JP6291298B2 - 半導体装置 - Google Patents

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Description

本発明の実施形態は、半導体装置に関する。
整流機能を有する半導体装置として、ショットキーバリア接合とｐｎ接合とを混在させたＪＢＳ（Junction Barrier Schottky）ダイオードが知られている。ＪＢＳダイオードは、ｎ形半導体領域内に形成された複数のｐ形半導体領域と、ｎ形半導体領域及びｐ形半導体領域に接するショットキーバリアメタルと、を有する。ＪＢＳダイオードは、逆方向バイアス時にｎ形半導体領域とショットキー電極との界面での電界を緩和して、リークを下げる構造である。半導体装置においては、サージ電圧などに対するさらなる耐量の向上を図ることが重要である。
特開２０１２−１７４８７８号公報
本発明の実施形態は、サージ電圧などに対する耐量の向上を図ることができる半導体装置を提供する。
実施形態に係る半導体装置は、第１導電形の第１半導体領域と、前記第１半導体領域とショットキー接合した第１電極と、前記第１半導体領域と前記第１電極との間に設けられた複数の第２導電形の第２半導体領域と、前記第１半導体領域と前記第１電極との間に設けられ前記第１電極とオーミック接合した第２導電形の第３半導体領域と、前記第１半導体領域と前記第３半導体領域との間に設けられ前記第１半導体領域の不純物の濃度よりも高い不純物の濃度を有する第１導電形の第４半導体領域と、前記第３半導体領域と前記第１電極の間に設けられ前記第３半導体領域の不純物の濃度よりも高い不純物の濃度を有する第２導電形の第５半導体領域と、前記第１半導体領域の前記第１電極とは反対側に設けられた第２電極と、を備え、前記第３半導体領域は、少なくとも第１の部分と第２の部分とからなり、前記第４半導体領域は、少なくとも第３の部分と第４の部分とからなり、前記第３の部分は、前記第１半導体領域と前記第１の部分との間に設けられ、前記第４の部分は、前記第１半導体領域と前記第２の部分との間に設けられ、前記第１の部分は、前記複数の半導体領域及び前記第２の部分を囲むように設けられる。
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図２は、第１の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図３は、不純物濃度分布を例示する図である。 図４は、電界強度分布を例示する図である。 図５（ａ）〜図５（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。 図６（ａ）〜図６（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。 図７は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図８は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図である。 図９（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図１０（ａ）及び（ｂ）は、第３の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図１１は、第３の実施形態に係る半導体装置の構成を例示する模式的平面図である。 図１２は、第４の実施形態に係る半導体装置の構成を例示する模式的平面図である。
以下、本発明の実施形態を図に基づき説明する。以下の説明では、同一の部材には同一の符号を付し、一度説明した部材については適宜その説明を省略する。また、以下の説明において、ｎ＋、ｎ、ｎ−及びｐ＋、ｐ、ｐ−の表記は、各導電形における不純物濃度の相対的な高低を表す。すなわち、＋の数が多いほど不純物濃度が相対的に高く、−の数が多いほど不純物濃度が相対的に低いことを示す。また、以下の説明では、一例として、第１導電形をｎ形、第２導電形をｐ形とした具体例を挙げる。
（第１の実施形態）
図１は、第１の実施形態に係る半導体装置の構成を例示する模式的断面図である。図２は、第１の実施形態に係る半導体装置の構成を例示する模式的平面図である。図１には、図２に示すＡ−Ａ線の模式的断面図が表される。
図１に表したように、本実施形態に係る半導体装置１１０は、ｎ−−形半導体領域（第
１半導体領域）１１と、アノード電極（第１電極）８１と、第１ｐ形半導体領域（第２半導体領域）２０と、第２ｐ形半導体領域（第３半導体領域）３０と、ｎ−形半導体領域（第４半導体領域）４０と、ｐ＋形半導体領域（第５半導体領域）５０と、カソード電極（第２電極）８２と、を備える。半導体装置１１０は、ＪＢＳダイオード及びＰＮダイオードを含む。
ｎ−−形半導体領域１１は、例えばｎ＋形の基板１０の上に設けられる。基板１０には、例えば炭化珪素（ＳｉＣ）基板が用いられる。例えば、基板１０には六方晶のＳｉＣ（例えば、４Ｈ−ＳｉＣ）が含まれる。基板１０は、例えば昇華法によって作製されたＳｉＣのバルク基板である。基板１０には、ｎ形の不純物（例えば、窒素（Ｎ））がドーピングされている。基板１０の不純物の濃度は、例えば１×１０１８ｃｍ−３以上５×１０１８ｃｍ−３以下程度である。
ｎ−−形半導体領域１１は、基板１０の第１面１０ａ上に、例えばエピタキシャル成長によって形成された領域である。ｎ−−形半導体領域１１は、例えばＳｉＣを含む。ｎ−−形半導体領域１１には、ｎ形の不純物（例えば、Ｎ）が含まれる。ｎ−−形半導体領域１１の不純物の濃度は、例えば５×１０１４ｃｍ−３以上５×１０１６ｃｍ−３以下程度である。ｎ−−形半導体領域１１の不純物の濃度は、基板１０の不純物の濃度よりも低い。本実施形態において、ｎ−−形半導体領域１１の不純物の濃度は、１×１０１５ｃｍ−３以上２×１０１６ｃｍ−３以下程度である。
ｎ−−形半導体領域１１の厚さは、半導体装置１１０の耐圧特性およびその他の特性の設計により決定される。ｎ−−形半導体領域１１の厚さは、例えば、耐圧６００ボルト（Ｖ）の場合、３．５マイクロメートル（μｍ）以上７μｍ程度以下である。
アノード電極８１は、ｎ−−形半導体領域１１とショットキー接合される。アノード電極８１は、ｎ−−形半導体領域１１の基板１０とは反対側に設けられる。本実施形態において、ｎ−−形半導体領域１１とアノード電極８１とを結ぶ方向をＺ方向、Ｚ方向と直交する方向の１つをＸ方向、Ｚ方向及びＸ方向と直交する方向をＹ方向とする。また、Ｚ方向に沿ってｎ−−形半導体領域１１からアノード電極８１へ向かう方向を上（上側）、その反対を下（下側）ということにする。
アノード電極８１は、ｎ−−形半導体領域１１の上に設けられる。アノード電極８１とｎ−−形半導体領域１１とのショットキー接合によって、ショットキーバリアダイオード（ＳＢＤ）が構成される。アノード電極８１には、例えばチタン（Ｔｉ）が用いられる。
第１ｐ形半導体領域２０は、ｎ−−形半導体領域１１とアノード電極８１との間に設けられる。第１ｐ形半導体領域２０は、アノード電極８１と接する。第１ｐ形半導体領域２０は、例えばＳｉＣを含む。
第１ｐ形半導体領域２０には、ｐ形の不純物（例えば、アルミニウム（Ａｌ）やボロン（Ｂ））が含まれる。第１ｐ形半導体領域２０の不純物の濃度は、例えば５×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下程度である。本実施形態において、第１ｐ形半導体領域２０の不純物の濃度は、１×１０１８ｃｍ−３程度である。第１ｐ形半導体領域２０の厚さ（Ｚ方向の厚さ）は、例えば０．３μｍ以上１．２μｍ以下程度である。第１ｐ形半導体領域２０とｎ−−形半導体領域１１との境界には、ｐｎ接合が構成される。
図２に表したように、第１ｐ形半導体領域２０は、例えば一方向に延びて設けられる。
本実施形態では、第１ｐ形半導体領域２０は、Ｙ方向に延びる。また、第１ｐ形半導体領域２０は、複数設けられていてもよい。複数の第１ｐ形半導体領域２０は、所定の間隔で平行に設けられていてもよい。なお、複数の第１ｐ形半導体領域２０のそれぞれは、島状に設けられていてもよい。
第２ｐ形半導体領域３０は、ｎ−−形半導体領域１１とアノード電極８１との間に設けられる。第２ｐ形半導体領域３０は、アノード電極８１とオーミック接合される。第２ｐ形半導体領域３０は、例えばＳｉＣを含む。
第２ｐ形半導体領域３０には、ｐ形の不純物（例えば、ＡｌやＢ）が含まれる。第２ｐ形半導体領域３０の不純物の濃度は、例えば５×１０１７ｃｍ−３以上１×１０１９ｃｍ−３以下程度である。第２ｐ形半導体領域３０の不純物の濃度は、第１ｐ形半導体領域２０の不純物の濃度と実質的に同じでもよい。本実施形態において「実質的に同じ」は、同じ場合及び製造上の誤差を含む場合を意味する。
第２ｐ形半導体領域３０の厚さ（Ｚ方向の厚さ）は、例えば例えば０．３μｍ以上１．
２μｍ以下程度である。第２ｐ形半導体領域３０の厚さは、第１ｐ形半導体領域２０の厚さと実質的に同じでもよい。
第２ｐ形半導体領域３０、ｎ−−形半導体領域１１及び基板１０によって、ＰＮダイオードが構成される。図２に表したように、第２ｐ形半導体領域３０は、Ｚ方向にみて、複数の第１ｐ形半導体領域２０の周りを囲むように設けられてもよい。第２ｐ形半導体領域３０は、Ｚ方向にみて、複数の第１ｐ形半導体領域２０の隣りに設けられていてもよい。
ｎ−形半導体領域４０は、ｎ−−形半導体領域１１と第２ｐ形半導体領域３０との間に設けられる。ｎ−形半導体領域４０は、第２ｐ形半導体領域３０と接する。ｎ−形半導体領域４０は、例えばＳｉＣを含む。
ｎ−形半導体領域４０には、ｎ形の不純物（例えば、Ｎ）が含まれる。ｎ−形半導体領域４０の不純物の濃度は、例えば１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下程度である。ｎ−形半導体領域４０の不純物の濃度は、ｎ−−形半導体領域１１の不純物の濃度よりも高い。本実施形態において、ｎ−形半導体領域４０の不純物の濃度は、２×１０１７ｃｍ−３程度である。
ｐ＋形半導体領域５０は、第２ｐ形半導体領域３０とアノード電極８１との間に設けられる。ｐ＋形半導体領域５０は、アノード電極８１と接する。ｐ＋形半導体領域５０は、例えばＳｉＣを含む。
ｐ＋形半導体領域５０には、ｐ形の不純物（例えば、ＡｌやＢ）が含まれる。ｐ＋形半導体領域５０の不純物の濃度は、例えば２×１０１９ｃｍ−３以上５×１０２０ｃｍ−３以下程度である。ｐ＋形半導体領域５０の不純物の濃度は、第２ｐ形半導体領域３０の不純物の濃度よりも高い。ｐ＋形半導体領域５０は、第２ｐ形半導体領域３０とアノード電極８１とを確実にオーミック接合させるために設けられる。本実施形態において、ｐ＋形半導体領域５０の不純物の濃度は、１×１０２０ｃｍ−３程度である。
ｐ＋形半導体領域５０は、第２ｐ形半導体領域３０の内側（内部）に設けられていることが望ましい。すなわち、ｐ＋形半導体領域５０は、第２ｐ形半導体領域３０によって囲まれていること、つまり、ｐ＋形半導体領域５０は、ｎ−−形半導体領域１１と接しないことが望ましい。これにより、リーク電流が抑制される。
ｐ＋形半導体領域５０のＸ方向の幅Ｗ１は、例えば２０μｍ以上１００μｍ以下程度である。幅Ｗ１は、例えばｎ−−形半導体領域１１の厚さの４倍以上であることが望ましい。幅Ｗ１が狭いと、ＰＮダイオードがオン状態になりにくい。また、オン状態やブレークダウンした際の電流集中が大きくなる。幅Ｗ１が広いと、ＪＢＳダイオードの面積が相対的に狭くなる。本実施形態において、幅Ｗ１は、例えば４０μｍ以上５０μｍ以下程度である。
ｐ＋形半導体領域５０の内側の端部から第２ｐ形半導体領域３０の内側の端部までのＸ方向の幅Ｗ２は、例えば２μｍ以上１０μｍ以下程度である。幅Ｗ２は、幅Ｗ１の例えば１／２０以上１／５以下程度である。本実施形態において、幅Ｗ２は、例えば５μｍ程度である。ｐ＋形半導体領域５０の外側の端部から第２ｐ形半導体領域３０の外側の端部までのＸ方向の幅Ｗ３は、例えば５μｍ以上２０μｍ以下程度である。幅Ｗ３は、幅Ｗ１の例えば１／１０以上１／２以下程度である。本実施形態において、幅Ｗ３は、例えば２０μｍ程度である。
ｐ＋形半導体領域５０とアノード電極８１との間には、オーミック接合を確実に行うためのオーミック電極８１ａが設けられていてもよい。オーミック電極８１ａには、例えばニッケル（Ｎｉ）が用いられる。
カソード電極８２は、ｎ−−形半導体領域１１のアノード電極８１とは反対側に設けられる。本実施形態では、カソード電極８２は、基板１０の第２面１０ｂと接する。第２面１０ｂは、基板１０の第１面１０ａとは反対側の面である。カソード電極８２は、基板１０とオーミック接合される。カソード電極８２には、例えばＮｉが用いられる。
半導体装置１１０は、ｐ−形半導体領域（第６半導体領域）６０をさらに備えていてもよい。ｐ−形半導体領域６０は、第２ｐ形半導体領域３０の端部３０ｅを囲むように設けられる。ｐ−形半導体領域６０は、ｐ形の不純物（例えば、ＡｌやＢ）を含む。ｐ−形半導体領域６０の不純物の濃度は、例えば１×１０１７ｃｍ−３以上１×１０１８ｃｍ−３以下程度である。ｐ−形半導体領域６０の不純物の濃度は、第２ｐ形半導体領域３０の不純物の濃度よりも低い。ｐ−形半導体領域６０は、半導体装置１１０の終端領域である。本実施形態において、ｐ−形半導体領域６０の不純物の濃度は、５×１０１７ｃｍ−３程度である。
半導体装置１１０において、アノード電極８１の外周端８１ｅは、Ｚ方向にみて、ｐ＋形半導体領域５０の端部５０ｅと、第２ｐ形半導体領域３０の端部３０ｅとの間に設けられる。すなわち、第２ｐ形半導体領域３０は、Ｚ方向にみて、アノード電極８１の内側から外側まで設けられる。
このような半導体装置１１０は、アノード電極８１、カソード電極８２、ｎ−−形半導体領域１１及び第１ｐ形半導体領域２０によって構成されるＪＢＳダイオードと、アノード電極８１、カソード電極８２、ｎ−−形半導体領域１１及び第２ｐ形半導体領域３０によって構成されるＰＮダイオードと、を含む。ＰＮダイオードは、ＪＢＳダイオードと並列接続される。
次に、半導体装置１１０の動作について説明する。半導体装置１１０のカソード電極８２に対してアノード電極８１が正になるよう(順方向)電圧を印加すると、アノード電極８１からショットキー障壁を越えた電子がｎ−−形半導体領域１１及び基板１０を介してカソード電極８２に流れる。さらに、所定の電圧（例えば、３Ｖ）を超えると、第２ｐ形半導体領域３０とｎ−−形半導体領域１１との界面に存在するｐｎ接合面を介してビルトインポテンシャルを超えた電子及びホールが流れる。
一方、カソード電極８２に対してアノード電極８１が負になるよう(逆方向)電圧を印加すると、電子はアノード電極８１とｎ−−形半導体領域１１との間のショットキー障壁を容易に超えることができず、電流の流れは抑制される。また、ｐｎ接合面の主にｎ−−形半導体領域１１側に空乏層が広がり、半導体装置１１０に電流はほとんど流れない。また、逆方向電圧が印加された際、第１ｐ形半導体領域２０によってアノード電極８１とｎ−−形半導体領域１１との界面での電界が緩和される。これにより、耐圧が向上する。
半導体装置１１０では、ＳＢＤによる低オン電圧と、ＰＮダイオードによる低オン抵抗との両立が達成される。
ここで、半導体装置１１０にアノード電極８１が負になるようなサージ電圧が印加された場合、ｎ−形半導体領域４０が設けられていないと第２ｐ形半導体領域３０の端部３０ｅに電界が集中しやすい。半導体装置１１０では、第２ｐ形半導体領域３０の下にｎ−形半導体領域４０が設けられているため、ｎ−形半導体領域４０が設けられていない場合に比べてｐｎ接合部分（第２ｐ形半導体領域３０とｎ−−形半導体領域１１との境界部分）での耐圧が低くなる。その結果、サージ電圧が印加された場合、ｎ−形半導体領域４０の位置でブレークダウンが発生しやすくなる。半導体装置１１０では、終端領域でのブレークダウンの集中を抑制し、終端領域での素子破壊を防止する。
ｎ−形半導体領域４０でのブレークダウン電圧は、終端領域でのブレークダウン電圧よりも低くすることが望ましい。これにより、終端領域よりも早くｎ−形半導体領域４０の部分でブレークダウンが発生する。その結果、半導体装置１１０では、ブレークダウンによる終端領域での素子破壊が防止される。
図３は、不純物濃度分布を例示する図である。図３の横軸は深さを表し、縦軸は不純物の濃度を表している。縦軸は、図１に表したｂ−ｂ線上において、ｐ＋形半導体領域５０とアノード電極８１との境界を「０」とした深さを表している。図３には、ｎ形の不純物（Ｎ）の濃度分布Ｃ１と、ｐ形の不純物（Ａｌ）の濃度分布Ｃ２と、が表される。
ｐ形の不純物の濃度分布Ｃ２に表したように、ｐ形の不純物の濃度は、ｐ＋形半導体領域５０とアノード電極８１との境界から深さ方向に徐々に減少する。説明の便宜上、図１にはｐ＋形半導体領域５０と第２ｐ形半導体領域３０との境界が明確に示されている。実際の不純物の濃度は、図３に表したｐ形の不純物の濃度分布Ｃ２のように徐々に減少していく。
ｎ形の不純物の濃度分布Ｃ１に表したように、ｎ形の不純物の濃度は、ｎ−形半導体領域４０の位置で高くなる。濃度分布Ｃ１のピーク位置は、第２ｐ形半導体領域３０の下側（ｎ−−形半導体領域１１の第２ｐ形半導体領域３０側）である。
図４は、電界強度分布を例示する図である。図４の横軸は深さを表し、縦軸は電界強度を表している。縦軸は、図１に表したｂ−ｂ線上において、ｐ＋形半導体領域５０とアノード電極８１との境界を「０」とした深さを表している。図４には、ｎ−形半導体領域４０を備えている場合の電界強度分布Ｅ１と、ｎ−形半導体領域４０を備えていない場合の電界強度分布Ｅ２と、が表される。
電界強度分布Ｅ２に表したように、ｎ−形半導体領域４０を備えていない場合の電界強度は、第２ｐ形半導体領域３０とｎ−−形半導体領域１１との境界付近をピークとして、深さ方向に徐々に減少する。
電界強度分布Ｅ１に表したように、ｎ−形半導体領域４０を備えた場合の電界強度は、
第２ｐ形半導体領域３０とｎ−−形半導体領域１１との境界付近をピークとして、ｎ−形半導体領域４０の位置で急激に低下する。また、電界強度分布Ｅ１の電界強度は、ｎ−形半導体領域４０の位置から深さ方向に徐々に減少する。
すなわち、図４から分かるように、ｎ−形半導体領域４０を備えた場合の電界強度分布Ｅ１では、ｎ−形半導体領域４０を備えていない場合の電界強度分布Ｅ２に比べてｎ−形半導体領域４０の位置で電界強度が低下することが分かる。
ここで、電界強度分布Ｅ１及びＥ２のそれぞれの積分が、耐圧になる。このため、ｎ−形半導体領域４０を備えることで、ｎ−形半導体領域４０を備えていない場合に比べて耐圧が低下する。半導体装置１１０では、ｎ−形半導体領域４０を設けることでブレークダウンを起こしやすくして、終端領域に集中したブレークダウンを抑制する。その結果、終端領域での素子破壊が防止される。
半導体装置１１０において、Ｚ方向にみたｎ−形半導体領域４０の位置は、Ｚ方向にみたｐ＋形半導体領域５０の位置と実質的に等しい。例えば、ｎ−形半導体領域４０のＸ方向の幅Ｗ４は、ｐ＋形半導体領域５０のＸ方向の幅Ｗ１と実質的に等しい。また、Ｚ方向にみたｎ−形半導体領域４０の端部の位置は、Ｚ方向にみたｐ＋形半導体領域５０の端部の位置と実質的に等しい。これにより、ｎ−形半導体領域４０により効率良くブレークダウンさせることができるようになる。また、ブレークダウンを低下させるエリアにｐ＋形半導体領域５０を最大限使用することができ、かつ、アノード電極８１を最大サイズにして、順方向電流を効率よく流すことができるようになる。
また、Ｚ方向にみたｎ−形半導体領域４０の位置を、Ｚ方向にみたｐ＋形半導体領域５０の位置と実質的に等しくする場合、後述する製造方法において、ｎ−形半導体領域４０とｐ＋形半導体領域５０とが同じマスクで形成される。
次に、半導体装置１１０の製造方法について説明する。図５（ａ）〜図６（ｃ）は、半導体装置の製造方法を例示する模式的断面図である。先ず、図５（ａ）に表したように、基板１０の第１面１０ａ上に、ｎ−−形半導体領域１１を形成する。基板１０には、例えば、ＳｉＣのバルク基板が用いられる。基板１０には、ｎ形の不純物（例えば、窒素（Ｎ））がドーピングされている。基板１０の不純物の濃度は、例えば１×１０１８ｃｍ−３以上５×１０１８ｃｍ−３以下程度である。
ｎ−−形半導体領域１１は、基板１０の第１面１０ａ上にエピタキシャル成長によって形成される。ｎ−−形半導体領域１１は、例えばＳｉＣを含む。ｎ−−形半導体領域１１には、ｎ形の不純物（例えば、Ｎ）が含まれる。ｎ−−形半導体領域１１の不純物の濃度は、例えば５×１０１４ｃｍ−３以上５×１０１６ｃｍ−３以下程度である。ｎ−−形半導体領域１１の不純物の濃度は、基板１０の不純物の濃度よりも低い。
次に、図５（ｂ）に表したように、ｎ−−形半導体領域１１の上にマスクＭ１を形成し、開口ｈ１を設ける。開口ｈ１の位置は、ｐ−形半導体領域６０を形成する位置の上側である。そして、マスクＭ１の開口ｈ１を介してＡｌ等のｐ形不純物のイオンを注入する。
これにより、開口ｈ１の下のｎ−−形半導体領域１１にｐ形不純物によるイオン注入領域６０Ｐが形成される。その後、マスクＭ１を除去する。
次に、図５（ｃ）に表したように、ｎ−−形半導体領域１１の上にマスクＭ２を形成し、開口ｈ２１及びｈ２２を設ける。開口ｈ２１の位置は、第１ｐ形半導体領域２０を形成する位置の上側である。開口ｈ２２の位置は、第２ｐ形半導体領域３０を形成する位置の上側である。そして、マスクＭ２の開口ｈ２１及びｈ２２を介してＡｌ等のｐ形不純物イオンを注入する。
これにより、開口ｈ２１の下のｎ−−形半導体領域１１にｐ形不純物によるイオン注入領域２０Ｐが形成される。また、開口ｈ２２の下のｎ−−形半導体領域１１にｐ形不純物によるイオン注入領域３０Ｐが形成される。その後、マスクＭ３を除去する。
次に、図６（ａ）に表したように、ｎ−−形半導体領域１１の上にマスクＭ３を形成し、開口ｈ３を設ける。開口ｈ３の位置は、ｎ−形半導体領域４０を形成する位置の上側である。そして、マスクＭ３の開口ｈ３を介してＮ等のｎ形不純物のイオンを注入する。これにより、開口ｈ３の下のイオン注入領域３０Ｐの下側にｎ形不純物によるイオン注入領域４０Ｎが形成される。
次に、図６（ｂ）に表したように、先のイオン注入で用いたマスクＭ３を用いて、Ａｌ等のｐ形不純物のイオンを注入する。これにより、開口ｈ３の下のイオン注入領域３０Ｐの表面側にｐ形不純物によるイオン注入領域５０Ｐが形成される。その後、マスクＭ３を除去する。
次に、熱拡散を行う。これにより、イオン注入領域２０Ｐ、３０Ｐ、４０Ｐ、５０Ｐ及び６０Ｐのイオンが活性化され、第１ｐ形半導体領域２０、第２ｐ形半導体領域３０、ｎ−形半導体領域４０、ｐ＋形半導体領域５０及びｐ−形半導体領域６０が形成される。
次に、図６（ｃ）に表したように、アノード電極８１及びカソード電極８２を形成する。アノード電極８１は、ｎ−−形半導体領域１１、第１ｐ形半導体領域２０、第２ｐ形半導体領域３０及びｐ＋形半導体領域５０の上に形成される。なお、ｐ＋形半導体領域５０の上にオーミック電極８１ａを形成した後、アノード電極８１を形成してもよい。アノード電極８１には、例えばＮｉが用いられる。
カソード電極８２は、基板１０の第２面１０ｂに接するように形成される。カソード電極８２には、例えばＴｉが用いられる。これにより、半導体装置１１０が完成する。
（第２の実施形態）
次に、第２の実施形態について説明する。図７は、第２の実施形態に係る半導体装置の構成を例示する模式的断面図である。図７には、第２の実施形態に係る半導体装置１２１が表される。
図７に表した半導体装置１２１においては、ｎ−形半導体領域４０の大きさが、第１の実施形態に係る半導体装置１１０のｎ−形半導体領域４０の大きさとは異なる。それ以外の構成は、第１の実施形態に係る半導体装置１１０と同様である。
（第３の実施形態）
次に、第３の実施形態について説明する。図８は、第３の実施形態に係る半導体装置の構成を例示する模式的断面図であり、図９〜図１１は、第３の実施形態に係る半導体装置の構成を例示する模式的平面図である。
図９（ａ）には、第３の実施形態の第１の例に係る半導体装置１３１が表され、図９（ｂ）には、第３の実施形態の第２の例に係る半導体装置１３２が表される。図１０（ａ）には、第３の実施形態の第３の例に係る半導体装置１３３が表され、図１０（ｂ）には、第３の実施形態の第４の例に係る半導体装置１３４が表される。図１１には、第３の実施形態の第５の例に係る半導体装置１３５が表される。
図１に表したように、ｎ−−形半導体領域１１は、第１領域Ｒ１、第２領域Ｒ２及び第３領域Ｒ３を有する。第１ｐ形半導体領域２０は、第１領域Ｒ１とアノード電極８１との間に設けられる。すなわち、第１領域Ｒ１の上にはＪＢＳダイオードが構成される。
第２ｐ形半導体領域３０は、第２領域Ｒ２とアノード電極８１との間、及び第３領域Ｒ３とアノード電極８１との間に設けられる。ｎ−形半導体領域４０は、第２領域Ｒ２とアノード電極８１との間には設けられていない。すなわち、第２領域Ｒ１の上には、ｎ−形半導体領域４０を備えていないＰＮダイオードが構成される。ｎ−形半導体領域４０は、第３領域Ｒ３とアノード電極８１との間に設けられる。すなわち、第３領域Ｒ３の上には、ｎ−形半導体領域４０を備えたＰＮダイオードが構成される。
半導体装置１３１では、Ｚ方向にみて、第１領域Ｒ１の周りを囲むように第３領域Ｒ３が設けられる。第１領域Ｒ１は、第２領域Ｒ２を中心とした両側に設けられる。第２領域Ｒ２を中心とした一方側には第１領域部分Ｒ１Ａが設けられ、他方側には第１領域部分Ｒ１Ｂが設けられる。
図９（ｂ）に表したように、半導体装置１３２のｎ−−形半導体領域１１は、第１領域Ｒ１、第２領域Ｒ２及び第３領域Ｒ３を有する。半導体装置１３２において、第１領域Ｒ１は、第１領域部分Ｒ１Ａ、Ｒ１Ｂ及びＲ１Ｃを有する。半導体装置１３２において、第２領域Ｒ２は、第２領域部分Ｒ２Ａ及びＲ２Ｂを有する。
半導体装置１３１と同様に、第１領域Ｒ１の上にはＪＢＳダイオードが構成され、第２領域Ｒ２の上には、ｎ−形半導体領域４０を備えていないＰＮダイオードが構成され、第３領域Ｒ３の上には、ｎ−形半導体領域４０を備えたＰＮダイオードが構成される。
半導体装置１３２では、Ｚ方向にみて、第１領域Ｒ１の周りを囲むように第２領域部分Ｒ２Ａが設けられる。第３領域Ｒ３及び第２領域部分Ｒ２Ｂのそれぞれは、例えばＸ方向に延在する。第２領域部分Ｒ２Ｂは、第３領域Ｒ３と所定の間隔で平行に設けられる。第３領域Ｒ３は、第１領域部分Ｒ１Ａと第１領域部分Ｒ１Ｂとの間に設けられる。第２領域部分Ｒ２Ｂは、第１領域部分Ｒ１Ｂと第１領域部分Ｒ１Ｃとの間に設けられる。
上記のような半導体装置１３１及び１３２においては、低電圧（例えば、３Ｖ未満）が印加された場合には、第１領域Ｒ１の上に構成されたＪＢＳダイオードによるＳＢＤが動作する。また、高電圧（例えば、３Ｖ以上）が印加された場合には、第１領域Ｒ１の上に構成されたＪＢＳダイオードによるＰＮダイオード、第２領域Ｒ２及び第３領域Ｒ３の上に構成されたＰＮダイオードが動作する。ＳＢＤの動作によって低オン電圧が実現される。ＰＮダイオードの動作によって、低オン抵抗化（大電流化）が実現される。
ここで、第３領域Ｒ３の上に形成されたｎ−形半導体領域４０を設けることで、逆方向電圧を印加した際にｎ−形半導体領域４０の部分でブレークダウンを起こしやすくなる。その結果、終端領域での素子破壊が抑制される。すなわち、耐サージ電圧が高まる。
その一方、ｎ−−形半導体領域１１よりもｎ形不純物の濃度の高いｎ形不純物の濃度を有するｎ−形半導体領域４０では、小数キャリアのライフタイムが短くなる。このため、順方向電流は、ｎ−形半導体領域４０を設けない場合に比べて少なくなる。すなわち、耐サージ電流が低下する。
そこで、半導体装置１３１及び１３２は、第２領域Ｒ２の上に、ｎ−形半導体領域４０を備えていないＰＮダイオードを設け、第３領域Ｒ３の上に、ｎ−形半導体領域４０を備えたＰＮダイオードを設ける。半導体装置１３１及び１３２では、ｎ−形半導体領域４０を備えたＰＮダイオードを設けることで耐サージ電圧を高め、ｎ−形半導体領域４０を備えていないＰＮダイオードを設けることで耐サージ電流を高める。このｎ−形半導体領域４０を備えたＰＮダイオードと、ｎ−形半導体領域４０を備えていないＰＮダイオードと、の大きさや配置によって、耐サージ電圧と、耐サージ電流と両立を図る。
図１０（ａ）に表したように、半導体装置１３３のｎ−−形半導体領域１１は、第１領域Ｒ１、第２領域Ｒ２及び第３領域Ｒ３を有する。半導体装置１３３において、第１領域Ｒ１は、第１領域部分Ｒ１Ａ、Ｒ１Ｂ及びＲ１Ｃを有する。半導体装置１３３において、第２領域Ｒ２は、第２領域部分Ｒ２Ａ及びＲ２Ｂを有する。
半導体装置１３３では、Ｚ方向にみて、第１領域Ｒ１の周りを囲むように第３領域Ｒ３が設けられる。第２領域部分Ｒ２Ａ及びＲ２Ｂのそれぞれは、例えばＸ方向に延在する。第２領域部分Ｒ２Ａは、第２領域部分Ｒ２Ｂと所定の間隔で平行に設けられる。
半導体装置１３１及び１３２と同様に、第１領域Ｒ１の上にはＪＢＳダイオードが構成され、第２領域Ｒ２の上には、ｎ−形半導体領域４０を備えていないＰＮダイオードが構成され、第３領域Ｒ３の上には、ｎ−形半導体領域４０を備えたＰＮダイオードが構成される。
上記のような半導体装置１３３において、第３領域Ｒ３の上にｎ−形半導体領域４０を備えたＰＮダイオードを設けることで、終端部よりも逆バイアス印加時の電界強度が強まる。第３領域Ｒ３を終端部の近傍に設けることにより、動特性動作時においても、安定して終端部よりも低い電圧でブレイクダウンが発生する。これにより、素子破壊が抑制される。
一方、第２領域Ｒ２の上にはｎ−形半導体領域４０を備えていないＰＮダイオードを設けることで、少数キャリアライフタイムが長くなり、順方向電流が増大する。
第２領域Ｒ２の面積が大きくなると、順方向電流が大きくなる。その一方、第２領域Ｒ２の面積が大きくなると、ＪＢＳダイオードを設ける第１領域Ｒ１が小さくなるので、定常的な順方向電流は小さくなる。したがって、第２領域Ｒ２の最適な面積は、定常的な順方向電流値及び順方向サージ電流値の規格によって変わるが、一般的には、第１領域Ｒ１の面積の５パーセント（％）以上１５％以下程度の値とすることが望ましい。
また、第２領域Ｒ２を複数個所に分散させることにより、順方向サージ電流が流れたときの発熱をチップ全体に分散させる。これにより、サージ電流による熱破壊を抑制し、サージ耐量が向上する。
図１０（ｂ）に表したように、半導体装置１３４のｎ−−形半導体領域１１は、第１領域Ｒ１、第２領域Ｒ２及び第３領域Ｒ３を有する。半導体装置１３４において、第２領域Ｒ２は、複数の第２領域部分Ｒ２Ｃを有する。複数の第２領域部分Ｒ２Ｃは、第１領域Ｒ１の内側に配列される。図９（ｂ）に表した例では、複数の第２領域部分Ｒ２Ｃは、Ｘ方向及びＹ方向のそれぞれに所定の間隔で配列される。第３領域Ｒ３は、Ｚ方向にみて、第１領域Ｒ１の周りを囲むように設けられる。
半導体装置１３１、１３２及び１３３と同様に、第１領域Ｒ１の上にはＪＢＳダイオードが構成され、第２領域Ｒ２の上には、ｎ−形半導体領域４０を備えていないＰＮダイオードが構成され、第３領域Ｒ３の上には、ｎ−形半導体領域４０を備えたＰＮダイオードが構成される。
上記のような半導体装置１３４において、複数の第２領域部分Ｒ２Ｃの上に設けられるＰＮダイオードのサイズは、ｎ−−形半導体領域１１の厚さの５倍程度以上である。このように、チップ全面に複数の第２領域部分Ｒ２Ｃを設け、それらの上にＰＮダイオードを設けることで、順方向サージ耐量がさらに改善される。
図１１に表したように、半導体装置１３５のｎ−−形半導体領域１１は、第１領域Ｒ１、第２領域Ｒ２及び第３領域Ｒ３を有する。半導体装置１３５において、第２領域は、複数の第２領域部分Ｒ２Ｃと、複数の第２領域部分Ｒ２Ｄと、を有する。半導体装置１３５のその他の構成は、半導体装置１３４と同様である。
複数の第２領域部分Ｒ２Ｄは、第３領域Ｒ３の隅部に相当する位置に設けられる。図１０に表した例では、第３領域Ｒ３の４つの隅部に相当する位置にそれぞれ第２領域部分Ｒ２Ｄが設けられる。
半導体装置１３５においては、逆方向サージ電圧の印加によるブレイクダウンが発生した際、第３領域Ｒ３の隅部に相当する位置に電流が集中して、素子破壊が発生しやすい。半導体装置１３５のように、第３領域Ｒ３の隅部に相当する位置に第２領域部分Ｒ２Ｄが設けられることで、この隅部での耐圧が高まる。これによって逆方向サージ電圧印加時に隅部には電流が流れず、隅部での素子破壊が抑制される。
（第４の実施形態）
次に、第４の実施形態について説明する。図１２は、第４の実施形態に係る半導体装置の構成を例示する模式的平面図である。図１２には、第４の実施形態に係る半導体装置１３６が表される。
図１２に表したように、半導体装置１３６のｎ−−形半導体領域１１は、第１領域Ｒ１、第２領域Ｒ２及び第３領域Ｒ３を有する。半導体装置１３６において、第２領域Ｒ２は、複数の第２領域部分Ｒ２Ｅを有する。また、第１ｐ形半導体領域２０が並ぶＸ方向、及び、第１ｐ形半導体領域２０が延びるＹ方向において、第１領域Ｒ１と第２領域部分Ｒ２Ｅが交互に配置される。その他の構成は、第２の実施形態の半導体装置１３４と同様である。
半導体装置１３１から１３５と同様に、第１領域Ｒ１の上にはＪＢＳダイオードが構成され、第２領域部分Ｒ２Ｅの上には、ｎ−形半導体領域４０を備えていないＰＮダイオードが構成され、第３領域Ｒ３の上には、ｎ−形半導体領域４０を備えたＰＮダイオードが構成される。
半導体装置１３６の効果について説明する。第１ｐ形半導体領域２０が延びるＹ方向において第１領域Ｒ１と第２領域部分Ｒ２Ｅが交互に配置されることで半導体装置１３３と同様の効果が得られる。
半導体装置１３６に順バイアスを印加した時の第１ｐ形半導体領域２０の電位は、第１ｐ形半導体領域２０からｎ−−形半導体領域１１への微小な順方向電流と第２ｐ形半導体領域３０から第１ｐ形半導体領域２０へ流れる電流が等しくなる値をとる。このため、第１ｐ形半導体領域２０と第２ｐ形半導体領域３０の距離が大きくなると、第１ｐ形半導体領域２０を電流が流れるときの電圧降下が大きくなり、第１ｐ形半導体領域２０とアノード電極８１との電位の差が大きいフローティング状態になる。第１ｐ形半導体領域２０がフローティング状態になると、第１ｐ形半導体領域２０に接するｎ−−形半導体領域１１も順バイアスが印加された状態になるため、アノード電極８１とｎ−−形半導体領域１１の間の順バイアスが小さくなり、順方向電流が小さくなる。
つまり、第１領域Ｒ１と第２領域部分Ｒ２Ｅの距離を小さくすることで、アノード電極８１とｎ−−形半導体領域１１の間の順バイアスが小さくなり、順方向電流を大きくすることができる。
第１ｐ形半導体領域２０が並ぶＸ方向において第１領域Ｒ１と第２領域部分Ｒ２Ｅが交互に配置されることで半導体装置１３４と同様の効果が得られる。半導体装置１３６に低電圧の順バイアスを印加した時には、主にＪＢＳダイオード領域を電流が流れる。この電流は、アノード電極８１から第１ｐ形半導体領域２０に挟まれたｎ−−形半導体領域１１を流れるが、ｎ−−形半導体領域１１下部及び基板１０では第１領域Ｒ１下部だけでなく、第２領域部分Ｒ２Ｅ下部にも拡がり流れる。つまり、順方向電流を大きくすることができる。
また、半導体装置１３６に順方向サージ電流が流れる時には、主にＰＮダイオード領域を電流が流れ、ＰＮダイオード領域で発熱する。第２領域部分Ｒ２Ｅを分散させることにより、発熱をチップ全体に分散させることができる。そのため、サージ電流による熱破壊を抑制し、サージ耐量の向上が可能となる。
以上説明したように、実施形態に係る半導体装置によれば、サージ電圧などに対する耐量の向上を図ることができる。
なお、上記に本実施の形態およびその変形例を説明したが、本発明はこれらの例に限定されるものではない。例えば、前述の各実施の形態またはその変形例に対して、当業者が適宜、構成要素の追加、削除、設計変更を行ったものや、各実施の形態の特徴を適宜組み合わせたものも、本発明の要旨を備えている限り、本発明の範囲に含有される。
例えば、前述の各実施の形態および各変形例においては、第１の導電形をｎ形、第２の導電形をｐ形として説明したが、本発明は第１の導電形をｐ形、第２の導電形をｎ形としても実施可能である。また、各半導体領域がＳｉＣを含む場合を例としたが、ＳｉＣ以外の半導体（例えば、Ｓｉ、ＧａＮ）であっても適用可能である。
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
１０…基板、１０ａ…第１面、１０ｂ…第２面、１１…ｎ−−形半導体領域、２０…第１ｐ形半導体領域、３０…第２ｐ形半導体領域、４０…ｎ−形半導体領域、５０…ｐ＋形半導体領域、６０…ｐ−形半導体領域、８１…アノード電極、８１ａ…オーミック電極、８２…カソード電極、１１０，１２１，１２２，１３１，１３２，１３３，１３４，１３５，１３６…半導体装置、Ｒ１…第１領域、Ｒ２…第２領域、Ｒ３…第３領域

Claims (10)

  1. 第１導電形の第１半導体領域と、
    前記第１半導体領域とショットキー接合した第１電極と、
    前記第１半導体領域と前記第１電極との間に設けられた複数の第２導電形の第２半導体領域と、
    前記第１半導体領域と前記第１電極との間に設けられ前記第１電極とオーミック接合した第２導電形の第３半導体領域と、
    前記第１半導体領域と前記第３半導体領域との間に設けられ前記第１半導体領域の不純物の濃度よりも高い不純物の濃度を有する第１導電形の第４半導体領域と、
    前記第３半導体領域と前記第１電極の間に設けられ前記第３半導体領域の不純物の濃度よりも高い不純物の濃度を有する第２導電形の第５半導体領域と、
    前記第１半導体領域の前記第１電極とは反対側に設けられた第２電極と、
    を備え、
    前記第３半導体領域は、少なくとも第１の部分と第２の部分とからなり、
    前記第４半導体領域は、少なくとも第３の部分と第４の部分とからなり、
    前記第３の部分は、前記第１半導体領域と前記第１の部分との間に設けられ、
    前記第４の部分は、前記第１半導体領域と前記第２の部分との間に設けられ、
    前記第１の部分は、前記複数の第２半導体領域及び前記第２の部分を囲むように設けられた半導体装置。
  2. 前記第１半導体領域から前記第１電極への方向において、前記第４半導体領域の前記第３の部分を投影した場合、前記第５半導体領域と実質的に重なる請求項１に記載の半導体装置。
  3. 前記第１半導体領域から前記第１電極への方向において、前記第１電極の外周端は前記第５半導体領域の端部と前記第３半導体領域の前記第１の部分の端部との間に設けられた請求項１または２に記載の半導体装置。
  4. 前記第５半導体領域は、前記第３半導体領域の前記第1の部分の内部に設けられた請求項１から３のいずれか１つに記載の半導体装置。
  5. 前記第３半導体領域の前記第１の部分の端部を囲むように設けられ前記第３半導体領域の不純物の濃度よりも低い不純物の濃度を有する第２導電形の第６半導体領域をさらに備えた請求項１から４のいずれか１つに記載の半導体装置。
  6. 前記第１半導体領域、前記第２半導体領域、前記第３半導体領域、前記第４半導体領域及び前記第５半導体領域は、ＳｉＣを含む請求項１から５のいずれか１つに記載の半導体装置。
  7. 前記複数の第２半導体領域は第１方向に延びて設けられるとともに、互いに略平行となるように前記第１方向と直交する第２方向に配置され、前記第２の部分は前記第１方向において前記複数の第２半導体領域の間に配置された請求項１から６のいずれか１つに記載の半導体装置。
  8. 前記第２の部分は複数の部分からなる請求項７に記載の半導体装置。
  9. 前記第１方向において、前記複数の第２半導体領域と前記第２の部分が交互に配置される請求項８に記載の半導体装置。
  10. 前記第２方向において、前記複数の第２半導体領域と前記第２の部分が交互に配置される請求項８または９に記載の半導体装置。
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