JP2016208030A - 半導体素子及びその製造方法 - Google Patents

半導体素子及びその製造方法 Download PDF

Info

Publication number
JP2016208030A
JP2016208030A JP2016082846A JP2016082846A JP2016208030A JP 2016208030 A JP2016208030 A JP 2016208030A JP 2016082846 A JP2016082846 A JP 2016082846A JP 2016082846 A JP2016082846 A JP 2016082846A JP 2016208030 A JP2016208030 A JP 2016208030A
Authority
JP
Japan
Prior art keywords
silicon carbide
region
semiconductor layer
carbide semiconductor
barrier
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2016082846A
Other languages
English (en)
Other versions
JP6624592B2 (ja
Inventor
内田　正雄
Masao Uchida
正雄 内田
齋藤　浩一
Koichi Saito
浩一 齋藤
貴行 若山
Takayuki Wakayama
貴行 若山
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Intellectual Property Management Co Ltd
Original Assignee
Panasonic Intellectual Property Management Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Panasonic Intellectual Property Management Co Ltd filed Critical Panasonic Intellectual Property Management Co Ltd
Publication of JP2016208030A publication Critical patent/JP2016208030A/ja
Application granted granted Critical
Publication of JP6624592B2 publication Critical patent/JP6624592B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/04—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes
    • H01L29/045—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their crystalline structure, e.g. polycrystalline, cubic or particular orientation of crystalline planes by their particular orientation of crystalline planes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/0212—Auxiliary members for bonding areas, e.g. spacers
    • H01L2224/02122—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body
    • H01L2224/02163—Auxiliary members for bonding areas, e.g. spacers being formed on the semiconductor or solid-state body on the bonding area
    • H01L2224/02165—Reinforcing structures
    • H01L2224/02166—Collar structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates

Abstract

【課題】高耐圧化を実現する半導体素子を提供する。【解決手段】半導体素子２０１は、半導体基板１０１の主面１２１の法線方向から見て、第２導電型の終端領域１５２に囲まれた前記第１導電型の炭化珪素半導体層１０２の表面１２２に配置された第２導電型の複数のバリア領域１５１を含み、炭化珪素半導体層１０２の表面１２２における複数のバリア領域１５１と炭化珪素半導体層１０２との境界線が多角形の形状であり、多角形の各辺と半導体基板１０１の結晶方位の＜１１−２０＞方向とのなす角度が０度以上５度以下である。複数のバリア領域１５１は、半導体基板１０１の主面１２１の法線方向から見て周期的に配置されており、複数のバリア領域１５１のうちの少なくとも２つが、半導体基板１０１の結晶方位の＜１１−２０＞方向において離間して位置している。【選択図】図２

Description

本開示は、半導体素子及びその製造方法に関する。特に、炭化珪素を含む半導体素子及びその製造方法に関する。
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きくかつ高硬度の半導体材料である。ＳｉＣは、例えば、スイッチング素子及び整流素子などのパワー素子に応用されている。ＳｉＣを用いたパワー素子は、Ｓｉを用いたパワー素子に比べて、例えば、電力損失を低減することができるという利点を有する。
ＳｉＣを用いた代表的な半導体素子は、金属−絶縁体−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＩＳＦＥＴ）及びショットキーバリアダイオード（Ｓｃｈｏｔｔｋｙ−Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ＳＢＤ）である。金属−酸化物−半導体電界効果トランジスタ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ−Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：ＭＯＳＦＥＴ）は、ＭＩＳＦＥＴの一種である。また、ジャンクションバリアショットキーダイオード（Ｊｕｃｔｉｏｎ−Ｂａｒｒｉｅｒ Ｓｃｈｏｔｔｋｙ Ｄｉｏｄｅ：ＪＢＳ）はＳＢＤの一種である。
ＪＢＳは、第１導電型の半導体層と、第１導電型の半導体層と接して配置された複数の第２導電型領域と、第１導電型の半導体層とショットキー接合を構成するショットキー電極とを備えている。ＪＢＳは、複数の第２導電型領域を有するので、逆バイアスが印加されたときのリーク電流をＳＢＤよりも低減できる（例えば、特許文献１参照）。
特開２０１４−６０２７６号公報
ＪＢＳなどのショットキーバリアダイオードを備えた半導体素子のさらなる高耐圧化が求められている。
本開示の一態様は、高耐圧化を実現可能な半導体素子及びその製造方法を提供する。
本開示の一態様に係る半導体素子は、主面及び裏面を有する第１導電型の半導体基板と、表面を有し、前記主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層内に配置された第２導電型の複数のバリア領域と、前記主面の法線方向から見て、前記複数のバリア領域を囲んでおり、前記炭化珪素半導体層内に配置された第２導電型の終端領域と、前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と、を備え、前記第１電極は、前記炭化珪素半導体層と接する面を有し、前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記終端領域と接し、前記主面の法線方向から見て、前記複数のバリア領域の各々と前記炭化珪素半導体層との境界線が多角形の形状であり、前記多角形の各辺と前記半導体基板の結晶方位の＜１１−２０＞方向とのなす角度が、０度以上５度以下であり、前記複数のバリア領域は、前記主面の法線方向から見て周期的に配置されており、前記複数のバリア領域のうちの少なくとも２つが、前記半導体基板の結晶方位の＜１１−２０＞方向において離間している。
本開示の他の態様に係る半導体素子は、主面及び裏面を有する第１導電型の半導体基板と、表面を有し、前記主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層内に配置された第２導電型のバリア領域と、前記主面の法線方向から見て、前記バリア領域を囲んでおり、前記炭化珪素半導体層内に配置された第２導電型の終端領域と、前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極であって、前記炭化珪素半導体層の前記表面において、前記終端領域と接するエッジを有する第１電極と、前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と、を備え、前記主面の法線方向から見て、前記バリア領域と前記炭化珪素半導体層との境界線が多角形の形状であり、前記多角形の各辺と前記半導体基板の結晶方位の＜１１−２０＞方向とのなす角度が、０度以上５度以下であり、前記主面の法線方向から見て、前記炭化珪素半導体層の前記表面において、前記バリア領域が、前記炭化珪素半導体層の一部を囲んでいる。
本開示の一態様によると、半導体素子の高耐圧化を実現できる。
本開示の第１の実施形態に係る半導体素子の概略を示す断面図 第１の実施形態に係る半導体素子の炭化珪素層を上方から見た概略を示す平面図 本開示の第１の実施形態に係る半導体素子の終端領域及びバリア領域の深さ方向の濃度プロファイル 比較例として作製した半導体素子の概略を示す断面図 比較例の半導体素子の炭化珪素層を上方から見た概略を示す平面図 別の比較例として作製した半導体素子の概略を示す断面図 別の比較例の半導体素子の炭化珪素層を上方から見た概略を示す平面図 本開示の半導体素子の効果を実証するために作製した半導体素子及び比較例に係る半導体素子の耐圧を示す図 さらに別の比較例として作製した半導体素子の概略を示す断面図 さらに別の比較例の半導体素子の炭化珪素層を上方から見た概略を示す平面図 本開示の半導体素子の効果を実証するために作製した半導体素子及びさらに別の比較例に係る半導体素子の耐圧を示す図 本開示の第１の実施形態に係る半導体素子の製造工程の概略を示す断面図 本開示の第１の実施形態に係る半導体素子の製造工程の概略を示す断面図 本開示の第１の実施形態に係る半導体素子の製造工程の概略を示す断面図 本開示の第１の実施形態に係る半導体素子の製造工程の概略を示す断面図 本開示の第１の実施形態に係る半導体素子の製造工程の概略を示す断面図 本開示の第１の実施形態に係る半導体素子の製造工程の概略を示す断面図 本開示の第１の実施形態に係る半導体素子の製造工程の概略を示す断面図 本開示の第１の実施形態に係る半導体素子の製造工程の概略を示す断面図 本開示の第１の実施形態に係る半導体素子の製造工程の概略を示す断面図 本開示の第１の実施形態に係る半導体素子の変形例におけるバリア領域の概略を示す平面図 本開示の第１の実施形態に係る半導体素子の変形例をさらに改変したバリア領域の概略を示す平面図 本開示の第１の実施形態に係る半導体素子の別の変形例におけるバリア領域の概略を示す平面図 本開示の第１の実施形態に係る半導体素子の別の変形例をさらに改変したバリア領域の概略を示す平面図 本開示の第１の実施形態に係る半導体素子のさらに別の変形例におけるバリア領域の概略を示す平面図 本開示の第１の実施形態に係る半導体素子のさらに別の変形例におけるバリア領域の概略を示す平面図 本開示の半導体素子の効果を実証するために作製した半導体素子の概略を示す断面図 本開示の半導体素子の効果を実証するために作製した半導体素子の炭化珪素層を上方から見た概略を示す平面図 本開示の第１の実施形態に係る半導体素子におけるバリア領域の一部を拡大して示す平面図
本開示の一態様の概要は以下のとおりである。
［項目１］
主面及び裏面を有する第１導電型の半導体基板と、表面を有し、前記主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層内に配置された第２導電型の複数のバリア領域と、前記主面の法線方向から見て、前記複数のバリア領域を囲んでおり、前記炭化珪素半導体層内に配置された第２導電型の終端領域と、前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と、を備え、前記第１電極は、前記炭化珪素半導体層と接する面を有し、前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記終端領域と接し、前記主面の法線方向から見て、前記複数のバリア領域の各々と前記炭化珪素半導体層との境界線が多角形の形状であり、前記多角形の各辺と前記半導体基板の結晶方位の＜１１−２０＞方向とのなす角度が、０度以上５度以下であり、前記複数のバリア領域は、前記主面の法線方向から見て周期的に配置されており、前記複数のバリア領域のうちの少なくとも２つが、前記半導体基板の結晶方位の＜１１−２０＞方向において離間している、半導体素子。
この構造によれば、バリア領域と炭化珪素半導体層との境界線が、半導体基板の結晶方位の＜１−１００＞方向に平行な方向を含む場合に比べて、半導体素子の耐圧を向上できる。また、終端領域に囲まれた炭化珪素半導体層のうち、バリア領域が配置されていない領域の面積が大きくなるため、半導体素子における順方向電流を大きくすることができ、半導体素子の順方向のオン電圧を小さくできる。
項目１に記載の半導体素子において、前記多角形の頂点が丸みを帯びた形状であってもよい。
［項目２］
主面及び裏面を有する第１導電型の半導体基板と、表面を有し、前記主面上に配置された第１導電型の炭化珪素半導体層と、前記炭化珪素半導体層内に配置された第２導電型のバリア領域と、前記主面の法線方向から見て、前記バリア領域を囲んでおり、前記炭化珪素半導体層内に配置された第２導電型の終端領域と、前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と、を備え、前記第１電極は、前記炭化珪素半導体層と接する面を有し、前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記終端領域と接し、前記主面の法線方向から見て、前記バリア領域と前記炭化珪素半導体層との境界線が多角形の形状であり、前記多角形の各辺と前記半導体基板の結晶方位の＜１１−２０＞方向とのなす角度が、０度以上５度以下であり、前記主面の法線方向から見て、前記炭化珪素半導体層の前記表面において、前記バリア領域が、前記炭化珪素半導体層の一部を囲んでいる、半導体素子。
この構造によれば、バリア領域と炭化珪素半導体層との境界線が、半導体基板の結晶方位の＜１−１００＞方向に平行な方向を含む場合に比べて、半導体素子の耐圧を向上できる。
項目２に記載の半導体素子において、前記多角形の頂点が丸みを帯びた形状であってもよい。
［項目３］
前記多角形の内角は６０度または１２０度である、項目１または２に記載の半導体素子。
この構造によれば、バリア領域と炭化珪素半導体層との境界線がすべて＜１１−２０＞方向と等価な方向になるため、半導体基板の結晶方位の＜１−１００＞方向に平行な方向を含む場合に比べて、半導体素子の耐圧を向上できる。
［項目４］
前記多角形は、平行四辺形または六角形である、項目１から３のいずれかに記載の半導体素子。
この構造によれば、終端領域に囲まれた炭化珪素半導体層のうち、バリア領域が配置されていない領域の面積が大きくなるため、半導体素子における順方向電流を大きくすることができ、半導体素子の順方向のオン電圧を小さくできる。
［項目５］
前記終端領域及び前記複数のバリア領域は、それぞれ、前記炭化珪素半導体層の前記表面に接する高濃度領域と、前記高濃度領域より前記半導体基板に近い位置にある低濃度領域とを含み、前記高濃度領域および前記低濃度領域はそれぞれ第２導電型の不純物を含み、前記高濃度領域の不純物濃度は、前記低濃度領域の不純物濃度よりも高い、項目１に記載の半導体素子。
この構造によれば、半導体素子のさらなる耐圧向上を実現することができる。
［項目６］
前記終端領域及び前記バリア領域は、それぞれ、前記炭化珪素半導体層の前記表面に接する高濃度領域と、前記高濃度領域より前記半導体基板に近い位置にある低濃度領域とを含み、前記高濃度領域および前記低濃度領域はそれぞれ第２導電型の不純物を含み、前記高濃度領域の不純物濃度は、前記低濃度領域の不純物濃度よりも高い、項目２に記載の半導体素子。
この構造によれば、半導体素子のさらなる耐圧向上を実現することができる。
［項目７］
前記主面の法線方向から見て、前記高濃度領域と前記低濃度領域とは同一の輪郭を有している、項目５または６に記載の半導体素子。
この構造によれば、高濃度領域及び低濃度領域を同時に形成することができるので、製造プロセスを簡便化できる。
［項目８］
前記終端領域は、前記第１電極と接する第２導電型のガードリング領域と、前記主面の法線方向から見て前記ガードリング領域を囲み、かつ前記ガードリング領域と離間している第２導電型のフローティング領域とを含む、項目１から７のいずれかに記載の半導体素子。
この構造によれば、例えば９００Ｖ以上の高耐圧を有する半導体素子において、フローティング領域の数により耐圧を制御することができる。
［項目９］
前記低濃度領域の深さ方向の前記不純物濃度のプロファイルは、上に凸である形状を含む、項目５から７のいずれかに記載の半導体素子。
この構造によれば、終端領域及びバリア領域と炭化珪素半導体層との間に形成されるｐｎ接合における結晶欠陥を比較的小さくすることができるので、ｐｎ接合からのリーク電流を低減できる。
［項目１０］
前記高濃度領域の前記不純物濃度は、１×１０19ｃｍ-3以上であり、前記低濃度領域の前記不純物濃度は、１×１０19ｃｍ-3未満である、項目９に記載の半導体素子。
この構造によれば、終端領域における電界集中がさらに緩和され、より高耐圧な半導体素子が実現できる。
［項目１１］
前記高濃度領域の前記不純物濃度は、１×１０20ｃｍ-3以上であり、前記低濃度領域の前記不純物濃度は、１×１０20ｃｍ-3未満である、項目９に記載の半導体素子。
この構造によれば、終端領域における電界集中がさらに緩和され、より高耐圧な半導体素子が実現できる。
［項目１２］
前記第１電極に含まれる金属がＴｉ、Ｎｉ及びＭｏからなる群から選択される、項目１から１１のいずれかに記載の半導体素子。
この構造によれば、第１電極と炭化珪素半導体層との間で容易にショットキー接合を形成することができる。
［項目１３］
主面および裏面を有する第１導電型の半導体基板を準備する工程と、前記主面上に第１導電型の炭化珪素半導体層を形成する工程と、前記炭化珪素半導体層内に第２導電型の終端領域を形成する工程と、前記炭化珪素半導体層内に第２導電型の複数のバリア領域を形成する工程と、前記裏面上に、前記半導体基板とオーミック接合を形成する第２電極を形成する工程と、前記炭化珪素半導体層上に、前記炭化珪素半導体層とショットキー接合を形成する第１電極を形成する工程とを含み、前記終端領域は、前記主面の法線方向から見て、前記複数のバリア領域を囲んでおり、前記主面の法線方向から見て、前記複数のバリア領域の各々と前記炭化珪素半導体層との境界線が多角形の形状であり、前記多角形の各辺と前記半導体基板の結晶方位の＜１１−２０＞方向とのなす角度が、０度以上５度以下であり、前記複数のバリア領域は、前記主面の法線方向から見て周期的に配置されており、前記複数のバリア領域のうちの少なくとも２つが、前記半導体基板の結晶方位の＜１１−２０＞方向において、離間している、半導体素子の製造方法。
この方法によれば、バリア領域と炭化珪素半導体層との境界線が、半導体基板の結晶方位の＜１−１００＞方向に平行な方向を含む場合に比べて、耐圧が向上した半導体素子を製造することができる。また、終端領域に囲まれた炭化珪素半導体層のうち、バリア領域が配置されていない領域の面積が大きくなるため、順方向電流を大きく、順方向のオン電圧が小さい半導体素子を製造することができる。
［項目１４］
主面および裏面を有する第１導電型の半導体基板を準備する工程と、前記主面上に第１導電型の炭化珪素半導体層を形成する工程と、前記炭化珪素半導体層内に第２導電型の終端領域を形成する工程と、前記炭化珪素半導体層内に第２導電型のバリア領域を形成する工程と、前記裏面上に、前記半導体基板とオーミック接合を形成する第２電極を形成する工程と、前記炭化珪素半導体層上に、前記炭化珪素半導体層とショットキー接合を形成する第１電極を形成する工程とを含み、前記終端領域は、前記主面の法線方向から見て、前記バリア領域を囲んでおり、前記主面の法線方向から見て、前記バリア領域と前記炭化珪素半導体層との境界線が多角形の形状であり、前記多角形の各辺と前記半導体基板の結晶方位の＜１１−２０＞方向とのなす角度が、０度以上５度以下であり、前記主面の法線方向から見て、前記炭化珪素半導体層の前記表面において、前記バリア領域が、前記炭化珪素半導体層の一部を囲んでいる、半導体素子の製造方法。
この方法によれば、バリア領域と炭化珪素半導体層との境界線が、半導体基板の結晶方位の＜１−１００＞方向に平行な方向を含む場合に比べて、耐圧が向上した半導体素子を製造することができる。
［項目１５］
前記終端領域と前記バリア領域とは同時に形成される、項目１３または１４に記載の半導体素子の製造方法。
この方法によれば、半導体素子の製造プロセスを簡便化できる。
（第１の実施形態）
以下、図面を参照しながら、本開示の第１の実施形態を説明する。以下の実施形態では、第１導電型がｎ型、第２導電型がｐ型である例を説明するが、これに限定されない。本開示の実施形態において、第１導電型がｐ型、第２導電型がｎ型であってもよい。
（半導体素子の構造）
図１から図１１を参照しながら、本開示の第１の実施形態に係る半導体素子２０１を説明する。図１は、本実施形態に係る半導体素子２０１の概略を示す断面模式図である。半導体素子２０１は、半導体基板１０１と、炭化珪素半導体層１０２と、複数のバリア領域１５１と、終端領域１５２と、第１電極１５９と、第２電極１１０とを備えている。
半導体基板１０１は、炭化珪素半導体基板であり、第１導電型を有している。また、半導体基板１０１は、主面１２１及び裏面１２３を有している。
炭化珪素半導体層１０２は第１導電型を有し、半導体基板１０１の主面１２１上に配置されている。半導体素子２０１は、半導体基板１０１と炭化珪素半導体層１０２との間にバッファー層１３２を備えていてもよい。炭化珪素半導体層１０２は、半導体基板１０１と反対側に位置する表面１２２を有する。図２は、半導体基板１０１の主面１２１の法線方向から見た炭化珪素半導体層１０２の表面１２２の平面図である。図２における１−１破線は、図１に示される断面の位置を示している。
複数のバリア領域１５１は炭化珪素半導体層１０２に配置されている。図１及び図２に示すように、複数のバリア領域１５１は、炭化珪素半導体層１０２の表面１２２の一部において露出しており、表面１２２から内部に伸びている。本実施形態では、バリア領域１５１は、表面１２２において、ストライプ形状を有する。バリア領域１５１については以下において詳述する。
終端領域１５２は炭化珪素半導体層１０２に配置されている。図１及び図２に示すように、終端領域１５２は、半導体基板１０１の主面１２１の法線方向から見て、複数のバリア領域１５１を囲んでいる。
終端領域１５２は、表面１２２においてバリア領域１５１を囲むガードリング領域１５４と、ガードリング領域１５４を囲むフローティング領域であるＦＬＲ（Ｆｉｅｌｄ Ｌｉｍｉｔｉｎｇ Ｒｉｎｇ）領域１５６とを含む。本実施形態では、半導体素子２０１は、４つのＦＬＲ領域１５６を含む。４つのＦＬＲ領域１５６は、表面１２２の中心からそれぞれ異なる距離において、バリア領域１５１を囲んでいる。
バリア領域１５１、ガードリング領域１５４及びＦＬＲ領域１５６は、それぞれ第２導電型の不純物を有する。具体的には、バリア領域１５１、ガードリング領域１５４及びＦＬＲ領域１５６は、それぞれ、炭化珪素半導体層１０２の表面１２２に接し、第２導電型の不純物を含む高濃度領域１５３と、高濃度領域１５３の不純物濃度よりも低い濃度で第２導電型の不純物を含み、高濃度領域１５３より半導体基板１０１に近い位置にある低濃度領域１５５とを有する。図１、図２に示すように、半導体基板１０１の主面１２１の法線方向から見て、高濃度領域１５３と低濃度領域１５５とは同一の輪郭を有している。ガードリング領域１５４とＦＬＲ領域１５６とは互いに離間しており接触していない。
第１電極１５９は、炭化珪素半導体層１０２の表面１２２に配置され、炭化珪素半導体層１０２とショットキー接合を形成している。また、第１電極１５９は、表面１２２との接触領域の外周を規定するエッジ１６２を有する。第１電極１５９のエッジ１６２は、表面１２２において終端領域１５２のガードリング領域１５４と接している。
炭化珪素半導体層１０２の表面１２２の第１電極１５９と接触していない領域上に絶縁層１１１が配置されている。つまり、絶縁層１１１は、表面１２２において、ＦＬＲ領域１５６を覆い、かつガードリング領域１５４の一部を覆っている。
第１電極１５９の上には上部電極１１２が配置されている。上部電極１１２の端面は絶縁層１１１上にある。上部電極１１２は、第１電極１５９の上面及び端面を覆っている。
絶縁層１１１の一部の上及び上部電極１１２の一部の上には、パッシベーション層１１４が配置されている。パッシベーション層１１４は上部電極１１２の上面の一部及び端面を覆っている。
第２電極１１０は、半導体基板１０１の裏面１２３に配置され、半導体基板とオーミック接合を形成している。さらに、第２電極１１０の半導体基板１０１と反対側の面に裏面電極１１３が配置されている。
次に図２を参照しながら、バリア領域１５１及び終端領域１５２を詳細に説明する。前述したように、各バリア領域１５１は、炭化珪素半導体層１０２の表面１２２においてストライプ形状を有する。より具体的には、複数のバリア領域１５１は、複数の第１のバリア領域３５１と複数の第２のバリア領域３５２とを含む。各第１のバリア領域３５１は、連続した１つのストライプである。各第２のバリア領域３５２は、１つのストライプがストライプの伸びる方向において少なくとも２つに分断された形状を有する。複数の第２のバリア領域３５２のうち少なくとも２つは、ストライプの伸びる方向において離間している。図２に示す例では、領域３５３において、第２のバリア領域３５２は分断されている。
複数の第１のバリア領域３５１および複数の第２のバリア領域３５２は、図２に示す例では、ストライプの伸びる方向と垂直な方向に交互にかつ周期的に配置されている。バリア領域１５１の幅３０１は例えば２μｍであり、間隔３０２は例えば４μｍである。
半導体基板１０１の主面１２１は例えば４Ｈ−ＳｉＣの（０００１）Ｓｉ面である。市販されている半導体基板１０１の主面１２１は、＜１１−２０＞方向、または＜１−１００＞方向にオフカットされていてもよい。図２においては、図中に示すように、紙面に対して右方向を＜１１−２０＞方向、紙面に対して上方向を＜１−１００＞方向としている。これらの方向における「−」は、ミラー指数における続く数字の「バー」を示す。これらの方向は、等価な方向を含んでいる。例えば＜１１−２０＞方向は、［１１−２０］、［−１２−１０］、［−２１１０］、［−１−１２０］、［１−２１０］、［２−１−１０］を含む。
バリア領域１５１と炭化珪素半導体層１０２との表面１２２における境界線１３３は＜１１−２０＞方向に対して平行である。ここで、平行とは、境界線１３３の方向と、＜１１−２０＞方向とのなす角度が±５度以内であることを指す。終端領域１５２は四角形上に配置されており、その辺は＜１１−２０＞方向または＜１−１００＞方向のいずれかに平行である。
図２９は、炭化珪素半導体層１０２の表面１２２におけるバリア領域１５１の一部を拡大して示す平面図である。上述したように第１のバリア領域３５１は、連続したストライプ形状を有する。第１のバリア領域３５１と炭化珪素半導体層１０２との境界線１３３は、＜１１−２０＞方向に平行である。一方、第２のバリア領域３５２は、１つのストライプが領域３５３において２つに分断された形状を有する。２つの第２のバリア領域３５２は、＜１１−２０＞方向において離間している。図２９に示すように、第１のバリア領域３５１と炭化珪素半導体層１０２との表面１２２における境界線１３３はストライプが伸びる方向に平行な部分のみからなる。一方、第２のバリア領域３５２と炭化珪素半導体層１０２との表面１２２における境界線１３３は領域３５２において、ストライプが伸びる方向と６０°の角度をなしている。以下の変形例において詳細に説明するように、炭化珪素半導体は六方晶系に属するため、ストライプが伸びる方向と、この方向に対して６０°または１２０°の角度をなす方向とは等価である。したがって、第２のバリア領域３５２と炭化珪素半導体層１０２との表面１２２における境界線１３３も、＜１１−２０＞方向に平行な部分のみからなる。
（半導体素子の動作）
金属と半導体との接触によるショットキー接合及び半導体のｐｎ接合に逆バイアス電圧を印加すると、ショットキー接合及びｐｎ接合における空乏層が延びる。逆バイアス電圧が大きくなり、接合界面での電界強度がある値に到達すると、アバランシェ電流が流れ、それ以上逆バイアス電圧を印加できなくなる。本願ではこのアバランシェ電流が流れる電圧を単に耐圧と称する。
本説明では第１導電型をｎ型、第２導電型をｐ型として説明する。本願における半導体素子２０１はＪＢＳ構造を有している。第２電極１１０に対して第１電極１５９に負の電圧を印加することによって、第１電極１５９とｎ型の炭化珪素半導体層１０２との間に発生する空乏層がｎ型の半導体基板１０１側に延びる。またｐ型のバリア領域１５１とｎ型の炭化珪素半導体層１０２との間にはｐｎ接合が形成されているため、このｐｎ接合から主に炭化珪素半導体層１０２側に空乏層が延びる。隣接するバリア領域１５１のｐｎ接合からの空乏層が、隣接するバリア領域１５１の間にあるショットキー接合からのリーク電流を遮断することで、半導体素子２０１のリーク電流が抑制される。一方で、耐圧は、ショットキー接合またはｐｎ接合の接合界面における電界強度がある値に到達したところで決定される。終端領域１５２は炭化珪素半導体層１０２の表面１２２における電界強度を緩和するために設けられる。
本願の半導体素子２０１は、プロセスの簡便化による製造コスト低減を図るため、終端領域１５２及びバリア領域１５１を同時に形成し得る構造を備える。終端領域１５２及びバリア領域１５１は炭化珪素半導体層１０２に対して、例えば、Ａｌイオンを注入することにより形成される。異なるエネルギーにてＡｌイオンを複数回注入することで、高濃度領域１５３と低濃度領域１５５とを有する終端領域１５２及びバリア領域１５１を同時に形成する。このときの不純物の深さ方向の濃度プロファイルの一例を図３に示す。終端領域１５２及びバリア領域１５１の高濃度領域１５３及び低濃度領域１５５を、注入領域１５７と定義する。注入領域１５７は図３に示す例では、４つの異なる注入エネルギーで形成されている。図３に示されるように、高濃度領域１５３は、炭化珪素半導体層１０２の表面１２２から低濃度領域１５５との境界に至るまで所定濃度以上の濃度で第２導電型不純物を含む領域と定義し、低濃度領域１５５は、所定濃度未満の濃度で第２導電型不純物を含む領域と定義してもよい。低濃度領域１５５の深さ方向の濃度プロファイルが、縦軸を対数スケール、横軸をリニアスケールで表示した際に、上に凸である形状を含んでもよい。また、上に凸である形状の濃度プロファイルは、ピーク、サブピークだけでなく、ショルダーも含む。ショルダーとは、深さが大きくなるにつれて、プロファイルの傾き、すなわち濃度の減少率が低下して緩やかになる部分を指す。所定濃度は、例えば、１×１０19ｃｍ-3、１×１０20ｃｍ-3等である。
例えば、所定濃度が１×１０19ｃｍ-3である場合、高濃度領域１５３は、図３に示すプロファイルにおいて、表面から深さ約０．３μｍ程度までであり、低濃度領域１５５はそれより深い領域である。
炭化珪素半導体層の表面において、複数のバリア領域と炭化珪素半導体層との境界線が＜１１−２０＞方向に平行である構造による効果を実証するため、図２７及び２８に示す半導体素子２０５を作製した。図２７及び図２８は、半導体素子２０５の断面図及び炭化珪素半導体層１０２の表面１２２における平面図である。半導体素子２０５は、複数のバリア領域２５１が、＜１１−２０＞方向において離間して位置している第２のバリア領域３５２を有しない点で、半導体素子２０１と異なる。半導体素子２０５のその他の構造は、半導体素子２０１と同様であるので説明を省略する。
また比較例として、半導体素子２０２及び半導体素子２０３を準備した。図４及び図５は、半導体素子２０２の断面図及び炭化珪素半導体層１０２の表面１２２における平面図である。半導体素子２０２のバリア領域１６１における高濃度領域１５３及び低濃度領域１５５の不純物濃度プロファイルは、半導体素子２０１と同じである。
図５に示すように、表面１２２において、半導体素子２０２における複数のバリア領域１６１は、紙面に対して縦方向に配置されており、バリア領域１６１と炭化珪素半導体層１０２との境界線１３４は、＜１１−２０＞方向に対して垂直である。バリア領域１６１の幅３０１は例えば２μｍであり、隣り合うバリア領域１６１の間隔３０２は例えば４μｍである。
図６及び図７は、半導体素子２０３の断面図及び炭化珪素半導体層１０２の表面１２２における平面図である。半導体素子２０３のバリア領域１７１における高濃度領域１５３及び低濃度領域１５５の不純物濃度プロファイルは、半導体素子２０１と同じである。
図７に示すように、表面１２２において、半導体素子２０３におけるバリア領域１７１は、四角形の形状を有し、離間して２次元（縦及び横方向）に配列されている。例えば、バリア領域１７１は、表面１２２において、正方形状を有し、その辺の長さ３０１は例えば２μｍである。また、隣り合うバリア領域１７１の間隔３０２は、縦方向及び横方向に、例えば３μｍである。バリア領域１７１と炭化珪素半導体層１０２との表面１２２における境界線１３５及び境界線１３６は、＜１１−２０＞方向及び＜１−１００＞方向にそれぞれ平行である。つまり、境界線１３６は、＜１１−２０＞方向に垂直である。
これらの異なるバリア領域を有する半導体素子２０５、２０２、及び２０３を４Ｈ−ＳｉＣウェハからなる半導体基板１０１を用いて作製し、耐圧を測定した。結果を図８に示す。作製した半導体素子２０５、２０２、及び２０３は、プロセス上の条件の差異による影響を低減するため、同一のウェハ上に近接して形成している。耐圧測定は、裏面電極１１３に対して、上部電極１１２に負の電圧を印加することにより実施される。図８におけるグラフの横軸は炭化珪素基板の中心からの距離をあらわしており、炭化珪素基板のオリエンテーションフラット側をマイナス、オリエンテーションフラットと反対側をプラスで表示している。ウェハ中心からの距離に対して耐圧が分布を有するのは、半導体基板１０１上に形成された炭化珪素半導体層１０２が、その面内で濃度分布を有しているためである。例えば、ウェハ外周部が内部に比べてｎ型（第１導電型）不純物の濃度が高い。
図８より明らかなように半導体基板上における中心からの距離によらず、半導体素子２０５の耐圧が最も高く、半導体素子２０３の耐圧が最も低いという結果になった。図８より耐圧のｍｅｄｉａｎ値を算出すると、半導体素子２０５、半導体素子２０２、及び半導体素子２０３の耐圧はそれぞれ、２０１５Ｖ、１９７５Ｖ、１９６０Ｖとなった。上述したように、これらの半導体素子は、同一の３インチウェハ上に近接して形成していることから、ウェハ中心からの距離が同じである半導体素子における炭化珪素半導体層１０２の濃度、膜厚、及び、注入領域１５７の濃度プロファイルの半導体素子２０５、２０２、２０３間の差はきわめて小さいといえる。つまり、半導体素子２０５、２０２、２０３間の耐圧差はバリア領域２５１、１６１、１７１の配置及び形状に依存しているといえる。
特に、半導体素子２０５及び２０２を比較すると、両者は、ストライプ状であるバリア領域２５１及びバリア領域１６１の伸びる方向が異なるのみで、バリア領域の幅及び間隔は同じである。したがって、バリア領域がストライプ状である場合、バリア領域１６１のように、炭化珪素半導体層１０２の表面１２２におけるバリア領域１６１と炭化珪素半導体層１０２との境界線１３４の方向が＜１−１００＞方向に平行であるよりも、バリア領域２５１のように、炭化珪素半導体層１０２の表面１２２におけるバリア領域２５１と炭化珪素半導体層１０２の境界線１３３が＜１１−２０＞方向に平行であるほうが、高い耐圧が得られることが分かった。
また、半導体素子２０３は、半導体素子２０５に比べて耐圧が低く、半導体素子２０２とほぼ同等、または若干低い耐圧を有することが分かった。半導体素子２０３におけるバリア領域１７１は、図７に示したように、表面１２２において、四角形状を有する。バリア領域が四角形状を有する場合、炭化珪素半導体層の表面におけるバリア領域と炭化珪素半導体層との間には、互いに垂直な２方向の境界線がある。バリア領域１７１では、炭化珪素半導体層１０２の表面１２２における、バリア領域１７１と炭化珪素半導体層１０２との境界線１３５は＜１１−２０＞方向に平行で、境界線１３６は＜１−１００＞方向に平行である。したがって、半導体素子２０２と同様に、半導体素子２０３のバリア領域１７１も＜１−１００＞方向に平行な境界線を有する。
以上より、バリア領域と炭化珪素半導体層との間に、＜１−１００＞方向に平行な境界線を有する場合、半導体素子の耐圧が低下することが明らかとなった。したがって、バリア領域と炭化珪素半導体層との間に、＜１１−２０＞方向に平行な境界線のみを有する半導体素子の場合には、＜１−１００＞方向に平行な境界線を有する半導体素子に比べて高い耐圧を実現できることが明らかとなった。
次に、終端領域に着目する。図２８、図５、及び、図７に示すように、終端領域１５２は、四角形のリング状に配置されているので、炭化珪素半導体層１０２の表面１２２において、終端領域１５２と炭化珪素半導体層１０２との間に、＜１１−２０＞方向に平行な境界線及び＜１−１００＞方向に平行な境界線を有する。終端領域１５２は半導体素子２０５、２０２、２０３において共通であることから、終端領域１５２の境界線の方向は半導体素子の耐圧に影響しないといえる。
これを確認するために、半導体素子２０５とバリア領域２５１を備えていない点のみが異なる半導体素子２０４を作製した。図９及び図１０は、半導体素子２０４の断面図及び炭化珪素半導体層１０２の表面１２２における平面図である。半導体素子２０４の耐圧を測定したところ、図１１に示すように、半導体素子２０５と比較してほぼ同等の耐圧を有していることが分かった。
以上の結果から、本実施形態で述べた半導体素子の耐圧は、炭化珪素半導体層１０２の表面１２２における、バリア領域と炭化珪素半導体層１０２との境界線の方向が＜１−１００＞方向を含むと低下し、＜１１−２０＞方向のみであると向上することが明らかとなった。
以上で述べたように、半導体素子において異なるバリア領域を有する場合、炭化珪素半導体層１０２の濃度、膜厚が同等であっても耐圧が変化する。したがって、バリア領域の構成を制御することにより、高耐圧な半導体素子を実現することができる。または十分な耐圧を確保しつつ、半導体素子の順方向のオン電圧低減を実現できる。例えば１７００Ｖの逆方向電圧に耐える半導体素子を作製することが要求されている場合、炭化珪素半導体層１０２の濃度及び膜厚の面内分布、並びに炭化珪素半導体層ごとのばらつきを考慮して、耐圧が例えば２０００Ｖ程度である半導体素子を作製することがある。例えば図６、図７に示したバリア領域１７１を有する半導体素子２０３で耐圧２０００Ｖを実現したと仮定する。このときの炭化珪素半導体層１０２の濃度をｎ、膜厚をｄとする。この炭化珪素半導体層１０２と同じ濃度及び膜厚を用いて、バリア領域１５１を有する半導体素子２０１を作製すると、例えば耐圧が２０５０Ｖ程度にまで向上することが期待できる。ここで炭化珪素半導体層１０２の濃度または膜厚、またはその両方を選択しなおし、耐圧が２０００Ｖ前後になるように調整する。耐圧を約５０Ｖほど低下させてもよいことになるので、例えば炭化珪素半導体層の濃度を高く設定する、または炭化珪素半導体層の膜厚を小さくすることが可能となる。炭化珪素半導体層の高濃度化または薄膜化は、いずれもドリフト抵抗を低減させる要因となる。つまり、半導体素子２０３に比べて半導体素子２０１は同じ耐圧であっても炭化珪素半導体層の高濃度化または薄膜化を実現できるので、順方向の抵抗が小さくなる。したがって、半導体素子のオン電圧低減が実現できる。
また、本実施の形態に係る半導体素子２０１は、バリア領域１５１の一部が、＜１１−２０＞方向において離間して位置しているため、図２７及び図２８に示される半導体素子２０５に比べて、ガードリング領域１５４に囲まれる領域内における、バリア領域１５１の占める割合が小さくなる。このため、半導体素子２０１において、順方向、すなわち裏面電極１１３に対して上部電極１１２に正の電圧を印加する方向の電圧に対する電流が大きくなるので、半導体素子２０１のオン電圧を低減することができる。
（半導体素子の製造方法）
次に、本実施形態に係る半導体素子２０１の製造方法について図１２から図２０を参照して説明する。図１２から図２０は、本実施形態に係る半導体素子２０１の製造方法を示す工程断面図である。
まず、半導体基板１０１を準備する。半導体基板１０１は、例えば、抵抗率が０．０２Ωｃｍ程度である低抵抗のｎ型４Ｈ−ＳｉＣ（０００１）オフカット基板であり、オフカット方向は例えば＜１１−２０＞方向である。半導体基板１０１のオリエンテーションフラットが、＜１１−２０＞方向と平行であるため、オリエンテーションフラットを基準として、半導体素子２０１を形成する種々のフォトマスクの位置合わせを行う。
図１２に示すように、半導体基板１０１の上に高抵抗でｎ型の炭化珪素半導体層１０２をエピタキシャル成長により形成する。炭化珪素半導体層１０２を形成する前に、半導体基板１０１上に、ｎ型で高不純物濃度のＳｉＣによって構成されるバッファー層１３２を堆積してもよい。バッファー層１３２の不純物濃度は、例えば、１×１０18ｃｍ-3であり、バッファー層１３２の厚さは、例えば、１μｍである。炭化珪素半導体層１０２は、例えば、ｎ型４Ｈ−ＳｉＣによって構成され、不純物濃度及び膜厚は、例えばそれぞれ１×１０16ｃｍ-3及び１０μｍである。
次に、図１３に示すように、炭化珪素半導体層１０２の上に、例えばＳｉＯ2からなり、バリア領域１５１を規定するパターンを有するマスク１９０を形成する。その後、マスク１９０を用いて、例えばＡｌイオンを炭化珪素半導体層１０２に注入し、イオン注入領域１９１、１９２、１９４、１９６を形成する。例えば、注入されるＡｌイオンの濃度プロファイルは、図３で示した濃度プロファイルに代表されるようなプロファイル、すなわち、イオン注入領域１９１、１９２、１９４、１９６が、表面側において高濃度注入領域１９３を有し、それより深い位置に低濃度注入領域１９５を有するように、イオン注入のエネルギーとドーズ量とを調整する。
この工程で形成される高濃度注入領域１９３及び低濃度注入領域１９５は、完成した半導体素子２０１の高濃度領域１５３及び低濃度領域１５５になる。また、イオン注入領域１９１、１９２、１９４、１９６は、それぞれ、後に、バリア領域１５１、終端領域１５２、ガードリング領域１５４、ＦＬＲ領域１５６となる。これらの注入領域への注入を同時に実施することにより、終端領域１５２及びバリア領域１５１の、半導体基板１０１の主面に垂直な方向における不純物の濃度プロファイルは同じとなる。また、同一のマスク１９０を用いて高濃度領域１５３及び低濃度領域１５５を同時に形成するため、半導体基板１０１の主面に垂直な方向からみた終端領域１５２及びバリア領域１５１における、高濃度領域１５３及び低濃度領域１５５の輪郭は同一となる。
イオン注入領域１９１は、炭化珪素半導体層１０２の表面１２２における炭化珪素半導体層１０２との境界線が、半導体基板１０１の結晶方位である＜１１−２０＞方向に平行となるように、マスク１９０の配置が決定される。
なお、図示していないが、必要に応じて半導体基板１０１の裏面側に対して、ｎ型の不純物注入を行い、裏面側のｎ型濃度をさらに高めてもよい。
次に、図１４に示すように、マスク１９０を除去後、１５００℃から１９００℃程度の温度で上述の構造を有する半導体基板１０１を熱処理することにより、それぞれ、高濃度領域１５３及び低濃度領域１５５を有する、バリア領域１５１と、ガードリング領域１５４及びＦＬＲ領域１５６を有する終端領域１５２とが形成される。なお、熱処理実施前に炭化珪素半導体層１０２の表面にカーボン膜を堆積し、熱処理後にカーボン膜を除去してもよい。また、その後に、炭化珪素半導体層１０２の表面１２２に熱酸化膜を形成し、その熱酸化膜をエッチングで除去することにより、炭化珪素半導体層１０２の表面１２２を清浄化してもよい。図２に示すように、バリア領域１５１の幅３０１は例えば２μｍであり、間隔３０２は例えば４μｍである。ガードリング領域１５４の幅は例えば１５μｍ程度である。図２に示すバリア領域１５１とガードリング領域１５４との間隔は、例えば３μｍである。ガードリング領域１５４と最も内側のＦＬＲ領域１５６との間隔は例えば１μｍである。
次に、図１５に示すように、半導体基板１０１の裏面１２３に、例えばＮｉ層を２００ｎｍ程度堆積した後、約１０００℃で熱処理することにより第２電極１１０を形成する。第２電極１１０は半導体基板１０１の裏面１２３とオーミック接合を形成する。
次に、炭化珪素半導体層１０２の表面１２２に例えばＳｉＯ2からなる絶縁層を形成す
る。絶縁層の厚さは例えば３００ｎｍである。次にフォトレジストによるマスクを形成して例えばウェットエッチングによりガードリング領域１５４の一部、及び、ガードリング領域１５４の内側の炭化珪素半導体層１０２を露出させる。その後マスクを除去して、図１６に示すように、開口を有する絶縁層１１１が形成される。
次に、絶縁層１１１及び開口部に露出した炭化珪素半導体層１０２の全面を覆うように、電極層が堆積される。電極層は例えば、Ｔｉ、Ｎｉ、Ｍｏ等によって構成される。電極層の厚さは例えば２００ｎｍである。この後フォトレジストによるマスクを形成して、少なくとも絶縁層１１１から露出した炭化珪素半導体層１０２を覆う部分が残るように電極層をパターニングする。図１７の例では、パターニングされた電極層が形成される。電極層の端部は絶縁層１１１上にある。電極層は、露出した炭化珪素半導体層１０２の表面１２２及びガードリング領域１５４の一部と接している。電極層の炭化珪素半導体層１０２と接する面のエッジは、ガードリング領域１５４上に位置している。
その後、上述した構造を有する半導体基板１０１を１００℃以上７００℃以下の温度で熱処理することにより、第１電極１５９が形成される。第１電極１５９は、炭化珪素半導体層１０２とショットキー接合を形成する。
次に、第１電極１５９及び絶縁層１１１の上方に電極層を堆積する。電極層は例えばＡｌを含む４μｍ程度の金属膜である。この電極層にマスクを形成し、不要な部分をエッチングすることで絶縁層１１１の一部を露出させる。電極層をウェットエッチングする際には、第１電極１５９が露出しないようにエッチングを調整してもよい。電極層の一部をエッチングしたのちにマスクを除去することで図１８に示すような上部電極１１２が形成される。
次に必要に応じて図１９に示したパッシベーション層を形成する。まず、露出した絶縁層１１１及び上部電極１１２の上方に、例えばＳｉＮからなるパッシベーション層を形成する。その後、上部電極１１２の上部に形成されたパッシベーション層が暴露するような開口を有するマスクを準備し、例えばドライエッチングによりパッシベーション層の一部をエッチングして上部電極１１２の一部を露出させる。その後、マスクを除去することにより、図１９に示したように、上部電極１１２上の一部が開口されたパッシベーション層１１４が形成される。パッシベーション層１１４は絶縁体であれば、その他の材質でもよい。パッシベーション層１１４の材質は、例えばＳｉＯ2でもよいし、ポリイミドなどの有機膜であってもよい。
次に、必要に応じて図２０に示したように、裏面電極１１３が形成される。裏面電極の形成は、上記のパッシベーション層１１４の形成前であってもよいし、上部電極１１２の形成の前であってもよい。裏面電極１１３は、例えば、第２電極１１０に接する側から、Ｔｉ、Ｎｉ、Ａｇの順に堆積する。それぞれの膜厚は、例えば０．１μｍ、０．３μｍ、０．７μｍである。
以上の工程を経て、半導体素子２０１が形成される。
（変形例）
以下、本実施形態の変形例を説明する。図１及び図２に示す半導体素子２０１は、炭化珪素半導体層１０２の表面１２２において、＜１１−２０＞方向に平行なストライプ状のバリア領域１５１を有している。しかし、バリア領域は、炭化珪素半導体層１０２の表面１２２において、＜１１−２０＞方向と平行な境界線のみを有していれば、他の形状を有していてもよい。
例えば図２１に示すように、バリア領域１８１は、炭化珪素半導体層１０２の表面１２２において、平行四辺形の形状の境界線１８２を有していてもよい。図２１に示すように、平行四辺形の境界線１８２は、＜１１−２０＞方向に平行な一対の辺と、＜１１−２０＞方向と６０°の角度をなす一対の辺とによって構成されている。つまり、平行四辺形の内角は１２０°または６０°である。バリア領域１８１は、表面１２２のガードリング領域１５４に囲まれる領域内において、＜１１−２０＞方向及び＜１１−２０＞方向と垂直な＜１−１００＞方向に周期的に配置されている。つまり、複数のバリア領域１８１は、表面１２２において、＜１１−２０＞方向において、離間して位置している。
バリア領域１８１の＜１１−２０＞方向及び＜１−１００＞方向における幅３０３及び幅３０４は、例えばそれぞれ１０μｍ及び２μｍである。また、バリア領域１８１の＜１１−２０＞方向及び＜１−１００＞方向における間隔３０５及び間隔３０６は、例えばそれぞれ３μｍ及び４μｍである。
炭化珪素半導体は六方晶系に属するため、［１１−２０］方向及び［１−１００］方向を含む平面において、［１１−２０］と６０°及び１２０°の角度をなす方向は、等価な結晶方位であり、いずれも＜１１−２０＞方向である。したがって、図２１に示される平行四辺形の４つの辺はいずれも＜１１−２０＞方向と平行である。つまり、バリア領域１８１は炭化珪素半導体層１０２の表面１２２において、＜１１−２０＞方向と平行な境界線のみを有している。
この構造によれば、バリア領域１８１が、＜１１−２０＞方向において離間して位置しているため、図１及び図２に示される半導体素子２０１に比べて、ガードリング領域１５４に囲まれる領域内における、バリア領域１８１の占める割合が小さくなる。このため、変形例の半導体素子において、順方向、すなわち裏面電極１１３に対して上部電極１１２に正の電圧を印加する方向の電圧に対する電流が大きくなり、オン電圧を低減することができる。また、バリア領域１８１が炭化珪素半導体層１０２の表面１２２において、＜１１−２０＞方向と平行な境界線のみを有しているため、半導体素子の耐圧の低下が抑制されている。
バリア領域１８１の表面１２２における配置は図２１に示す例に限られない。例えば、図２２に示すように、＜１−１００＞方向におけるバリア領域１８１の配置を、１つおきに半周期分シフトさせてもよい。
また、バリア領域１８１の炭化珪素半導体層１０２の表面１２２における境界線の形状は、六角形であってもよい。図２３はバリア領域１８１が表面１２２において、正六角形の形状の境界線１８２を有している例を示している。正六角形の６辺は、［１１−２０］方向に等価な方向と平行であり、＜１１−２０＞方向に平行である。内角はいずれも１２０°である。図２３に示すように、複数のバリア領域１８１は、＜１−１００＞方向において、１つおきに半周期分シフトして配置されている。
また、バリア領域１８１は、図２４に示すように、表面１２２において、一方向に延びた六角形の形状の境界線１８２を有していてもよい。図２４に示すように、六角形の６辺は、［１１−２０］方向に等価な方向と平行であり、＜１１−２０＞方向に平行である。図２４において、複数のバリア領域１８１は、＜１−１００＞方向において、１つおきに半周期分シフトして配置されている。
また、上述したように、半導体素子の耐圧の低下を抑制するためには、バリア領域１５１、１８１と炭化珪素半導体層１０２との境界線の方位が、＜１１−２０＞方向に平行であればよい。図２５は、炭化珪素半導体層１０２及びバリア領域の配置が、図２１に示す炭化珪素半導体層１０２及びバリア領域１８１の配置と反転している構造を有する半導体素子の例を示している。図２５に示すように、バリア領域１８３は、炭化珪素半導体層１０２の表面１２２において、複数の平行四辺形状の開口を区画する境界線１８４を有する。境界線１８４に囲まれた領域内において、炭化珪素半導体層１０２が露出している。境界線１８４の４つの辺は平行四辺形を構成しており、いずれも＜１１−２０＞方向に平行である。また、バリア領域１８３が炭化珪素半導体層１０２の露出した部分を囲んでいる。
この構造によれば、図２１に示されるバリア領域１８１を備える半導体素子に比べて、ガードリング領域１５４に囲まれる領域内における、バリア領域１８３の占める割合が大きくなる。このため、図２５に示すバリア領域１８３を有する半導体素子において、逆方向、すなわち裏面電極１１３に対して上部電極１１２に負の電圧を印加する方向のリーク電流を小さくすることができる。また、バリア領域１８３が、炭化珪素半導体層１０２の表面１２２において、＜１１−２０＞方向と平行な境界線のみを有しているため、半導体素子の耐圧の低下が抑制されている。
図２６は、炭化珪素半導体層１０２及びバリア領域の配置が、図２４に示す炭化珪素半導体層１０２及びバリア領域１８１の配置と反転している構造を有する半導体素子の例を示している。このバリア領域１８３も炭化珪素半導体層１０２の表面１２２において、六角形の境界線１８４を有し、境界線１８４内において、炭化珪素半導体層１０２が露出している。境界線１８４の６つの辺は、いずれも＜１１−２０＞方向に平行である。また、バリア領域１８３が、炭化珪素半導体層１０２の露出した部分を囲んでいる。このため、半導体素子の耐圧の低下が抑制される。
本実施形態においては、図１に示すように、注入領域１５７が、高濃度領域１５３及び低濃度領域１５５を有している。図１に示したように、高濃度領域１５３を炭化珪素半導体層１０２の表面１２２に近い位置に配置し、高濃度領域１５３よりも半導体基板１０１に近い位置に、半導体基板１０１の主面１２１の法線方向から見て高濃度領域１５３と同一輪郭を有する低濃度領域１５５を配置している。この構造により、高耐圧の半導体素子を実現できる。しかし、高濃度領域または低濃度領域のみからなる注入領域を有する半導体素子でＪＢＳ構造の半導体素子を作製する場合にも、上述した耐圧の低下を抑制する効果を得ることができる。具体的には、炭化珪素半導体層１０２の表面１２２におけるバリア領域と炭化珪素半導体層１０２との境界線が＜１１−２０＞方向に平行になるように形成することにより、＜１−１００＞方向に平行な境界線を有するバリア領域を備えた半導体素子に比べて耐圧劣化を抑制することができる。
また、本実施形態において、第１電極を構成する金属として、Ｔｉ、Ｎｉ、Ｍｏを例に挙げたが、第１電極として、炭化珪素半導体層１０２とショットキー接合を形成するその他の金属またはそれらの合金及び化合物からなる群から選択したものを使用してもよい。
また、バリア領域の幅及び配置間隔は特に制限はなく、炭化珪素半導体層とバリア領域との境界線が＜１１−２０＞方向に平行であればよい。表面側から見たバリア領域の形状も任意に変更可能である。例えば図２１のバリア領域１８１は表面１２２において平行四辺形の形状を有するが、これに代えて、バリア領域１８１は菱形の形状を有していてもよい。
また、第１電極１５９の上部であって、上部電極１１２下部に、例えばＴｉＮを含むバリア膜を形成してもよい。バリア膜の膜厚は、例えば５０ｎｍである。
また、本開示の実施形態において、炭化珪素が４Ｈ−ＳｉＣである例について説明したが、これに限定されない。炭化珪素が、６Ｈ−ＳｉＣなどの他のポリタイプであってもよい。また、本開示の実施形態において、ＳｉＣ基板の主面が、（０００１）面からオフカットした面である例について説明したが、ＳｉＣ基板の主面が、（０００−１）面、またはこの面からオフカットした面であってもよい。
本開示は、例えば、民生用、車載用、産業機器用等の電力変換器に搭載するためのパワー半導体デバイス用途において有用である。
１０１ 半導体基板
１０２ 炭化珪素半導体層
１１０ 第２電極
１１１ 絶縁層
１１２ 上部電極
１１３ 裏面電極
１１４ パッシベーション層
１２１ 主面
１２２ 表面
１２３ 裏面
１３２ バッファー層
１３３、１３４、１３５、１３６、１８２、１８４ 境界線
１５１、１６１、１７１、１８１、１８３、２５１ バリア領域
１５２ 終端領域
１５３ 高濃度領域
１５４ ガードリング領域
１５５ 低濃度領域
１５６ ＦＬＲ領域
１５７ 注入領域
１５９ 第１電極
１６２ エッジ
１９０ マスク
１９１、１９２、１９４、１９６ イオン注入領域
１９３ 高濃度注入領域
１９５ 低濃度注入領域
２０１、２０２、２０３、２０４、２０５ 半導体素子
３５１ 第１のバリア領域
３５２ 第２のバリア領域
３５３ 領域

Claims (15)

  1. 主面及び裏面を有する第１導電型の半導体基板と、
    表面を有し、前記主面上に配置された第１導電型の炭化珪素半導体層と、
    前記炭化珪素半導体層内に配置された第２導電型の複数のバリア領域と、
    前記主面の法線方向から見て、前記複数のバリア領域を囲んでおり、前記炭化珪素半導体層内に配置された第２導電型の終端領域と、
    前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、
    前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と、
    を備え、
    前記第１電極は、前記炭化珪素半導体層と接する面を有し、
    前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記終端領域と接し、
    前記主面の法線方向から見て、前記複数のバリア領域の各々と前記炭化珪素半導体層との境界線が多角形の形状であり、
    前記多角形の各辺と前記半導体基板の結晶方位の＜１１−２０＞方向とのなす角度が、０度以上５度以下であり、
    前記複数のバリア領域は、前記主面の法線方向から見て周期的に配置されており、
    前記複数のバリア領域のうちの少なくとも２つが、前記半導体基板の結晶方位の＜１１−２０＞方向において、離間している、半導体素子。
  2. 主面及び裏面を有する第１導電型の半導体基板と、
    表面を有し、前記主面上に配置された第１導電型の炭化珪素半導体層と、
    前記炭化珪素半導体層内に配置された第２導電型のバリア領域と、
    前記主面の法線方向から見て、前記バリア領域を囲んでおり、前記炭化珪素半導体層内に配置された第２導電型の終端領域と、
    前記炭化珪素半導体層上に配置され、前記炭化珪素半導体層とショットキー接合を形成する第１電極と、
    前記裏面上に配置され、前記半導体基板とオーミック接合を形成する第２電極と、
    を備え、
    前記第１電極は、前記炭化珪素半導体層と接する面を有し、
    前記第１電極は、前記炭化珪素半導体層と接する前記面の縁部において、前記終端領域と接し、
    前記主面の法線方向から見て、前記バリア領域と前記炭化珪素半導体層との境界線が多角形の形状であり、
    前記多角形の各辺と前記半導体基板の結晶方位の＜１１−２０＞方向とのなす角度が、０度以上５度以下であり、
    前記主面の法線方向から見て、前記炭化珪素半導体層の前記表面において、前記バリア領域が、前記炭化珪素半導体層の一部を囲んでいる、半導体素子。
  3. 前記多角形の内角は６０度または１２０度である、請求項１または２に記載の半導体素子。
  4. 前記多角形は、平行四辺形または六角形である、請求項１から３のいずれかに記載の半導体素子。
  5. 前記終端領域及び前記複数のバリア領域は、それぞれ、
    前記炭化珪素半導体層の前記表面に接する高濃度領域と、
    前記高濃度領域より前記半導体基板に近い位置にある低濃度領域とを含み、
    前記高濃度領域および前記低濃度領域はそれぞれ第２導電型の不純物を含み、
    前記高濃度領域の不純物濃度は、前記低濃度領域の不純物濃度よりも高い、請求項１に記載の半導体素子。
  6. 前記終端領域及び前記バリア領域は、それぞれ、
    前記炭化珪素半導体層の前記表面に接する高濃度領域と、
    前記高濃度領域より前記半導体基板に近い位置にある低濃度領域とを含み、
    前記高濃度領域および前記低濃度領域はそれぞれ第２導電型の不純物を含み、
    前記高濃度領域の不純物濃度は、前記低濃度領域の不純物濃度よりも高い、請求項２に記載の半導体素子。
  7. 前記主面の法線方向から見て、前記高濃度領域と前記低濃度領域とは同一の輪郭を有している、請求項５または６に記載の半導体素子。
  8. 前記終端領域は、
    前記第１電極と接する第２導電型のガードリング領域と、
    前記主面の法線方向から見て前記ガードリング領域を囲み、かつ前記ガードリング領域と離間している第２導電型のフローティング領域と
    を含む、請求項１から７のいずれかに記載の半導体素子。
  9. 前記低濃度領域の深さ方向の前記不純物濃度のプロファイルは、上に凸である形状を含む、請求項５から７のいずれかに記載の半導体素子。
  10. 前記高濃度領域の前記不純物濃度は、１×１０19ｃｍ-3以上であり、前記低濃度領域の前記不純物濃度は、１×１０19ｃｍ-3未満である、請求項９に記載の半導体素子。
  11. 前記高濃度領域の前記不純物濃度は、１×１０20ｃｍ-3以上であり、前記低濃度領域の前記不純物濃度は、１×１０20ｃｍ-3未満である、請求項９に記載の半導体素子。
  12. 前記第１電極に含まれる金属がＴｉ、Ｎｉ及びＭｏからなる群から選択される、請求項１から１１のいずれかに記載の半導体素子。
  13. 主面および裏面を有する第１導電型の半導体基板を準備する工程と、
    前記主面上に第１導電型の炭化珪素半導体層を形成する工程と、
    前記炭化珪素半導体層内に第２導電型の終端領域を形成する工程と、
    前記炭化珪素半導体層内に第２導電型の複数のバリア領域を形成する工程と、
    前記裏面上に、前記半導体基板とオーミック接合を形成する第２電極を形成する工程と、
    前記炭化珪素半導体層上に、前記炭化珪素半導体層とショットキー接合を形成する第１電極を形成する工程と、
    を含み、
    前記終端領域は、前記主面の法線方向から見て、前記複数のバリア領域を囲んでおり、
    前記主面の法線方向から見て、前記複数のバリア領域の各々と前記炭化珪素半導体層との境界線が多角形の形状であり、
    前記多角形の各辺と前記半導体基板の結晶方位の＜１１−２０＞方向とのなす角度が、０度以上５度以下であり、
    前記複数のバリア領域は、前記主面の法線方向から見て周期的に配置されており、
    前記複数のバリア領域のうちの少なくとも２つが、前記半導体基板の結晶方位の＜１１−２０＞方向において、離間している、半導体素子の製造方法。
  14. 主面および裏面を有する第１導電型の半導体基板を準備する工程と、
    前記主面上に第１導電型の炭化珪素半導体層を形成する工程と、
    前記炭化珪素半導体層内に第２導電型の終端領域を形成する工程と、
    前記炭化珪素半導体層内に第２導電型のバリア領域を形成する工程と、
    前記裏面上に、前記半導体基板とオーミック接合を形成する第２電極を形成する工程と、
    前記炭化珪素半導体層上に、前記炭化珪素半導体層とショットキー接合を形成する第１電極を形成する工程と、
    を含み、
    前記終端領域は、前記主面の法線方向から見て、前記バリア領域を囲んでおり、
    前記主面の法線方向から見て、前記バリア領域と前記炭化珪素半導体層との境界線が多角形の形状であり、
    前記多角形の各辺と前記半導体基板の結晶方位の＜１１−２０＞方向とのなす角度が、０度以上５度以下であり、
    前記主面の法線方向から見て、前記炭化珪素半導体層の前記表面において、前記バリア領域が、前記炭化珪素半導体層の一部を囲んでいる、半導体素子の製造方法。
  15. 前記終端領域と前記バリア領域とは同時に形成される、請求項１３または１４に記載の半導体素子の製造方法。
JP2016082846A 2015-04-22 2016-04-18 半導体素子及びその製造方法 Active JP6624592B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2015087488 2015-04-22
JP2015087488 2015-04-22

Publications (2)

Publication Number Publication Date
JP2016208030A true JP2016208030A (ja) 2016-12-08
JP6624592B2 JP6624592B2 (ja) 2019-12-25

Family

ID=57148013

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016082846A Active JP6624592B2 (ja) 2015-04-22 2016-04-18 半導体素子及びその製造方法

Country Status (2)

Country Link
US (1) US9773924B2 (ja)
JP (1) JP6624592B2 (ja)

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020145367A (ja) * 2019-03-08 2020-09-10 株式会社東芝 半導体装置
JP2020155687A (ja) * 2019-03-22 2020-09-24 パナソニックＩｐマネジメント株式会社 半導体エピタキシャルウェハ、半導体素子、および半導体エピタキシャルウェハの製造方法
WO2021019888A1 (ja) * 2019-07-29 2021-02-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
WO2022210255A1 (ja) * 2021-03-31 2022-10-06 住友電気工業株式会社 半導体装置

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP6745458B2 (ja) * 2015-04-15 2020-08-26 パナソニックＩｐマネジメント株式会社 半導体素子
US10714571B2 (en) * 2016-07-20 2020-07-14 Mitsubishi Electric Corporation Silicon carbide semiconductor device having halogen field limiting ring regions and method of manufacturing same
JP6719090B2 (ja) * 2016-12-19 2020-07-08 パナソニックＩｐマネジメント株式会社 半導体素子
DE112018001442T5 (de) * 2017-01-25 2020-01-09 Rohm Co., Ltd. Halbleitervorrichtung
JP2018186160A (ja) * 2017-04-25 2018-11-22 パナソニックＩｐマネジメント株式会社 半導体素子
JP6827433B2 (ja) * 2018-03-02 2021-02-10 株式会社東芝 半導体装置
CN108538925A (zh) * 2018-06-15 2018-09-14 深圳基本半导体有限公司 一种碳化硅结势垒肖特基二极管
US11171248B2 (en) * 2019-02-12 2021-11-09 Semiconductor Components Industries, Llc Schottky rectifier with surge-current ruggedness
CN111785785B (zh) * 2020-08-03 2022-02-22 中国科学院长春光学精密机械与物理研究所 Sbd器件结构及其制备方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008282972A (ja) * 2007-05-10 2008-11-20 Denso Corp ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP2014116471A (ja) * 2012-12-10 2014-06-26 Rohm Co Ltd 半導体装置および半導体装置の製造方法
WO2015060441A1 (ja) * 2013-10-24 2015-04-30 ローム株式会社 半導体装置および半導体パッケージ

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1065726B1 (en) 1998-03-19 2010-01-13 Hitachi, Ltd. Silicon carbide junction-gate field effect transistor
JP4892787B2 (ja) 2001-04-09 2012-03-07 株式会社デンソー ショットキーダイオード及びその製造方法
JP4844125B2 (ja) 2006-01-04 2011-12-28 住友電気工業株式会社 半導体装置およびその製造方法
JP4314277B2 (ja) * 2007-01-11 2009-08-12 株式会社東芝 ＳｉＣショットキー障壁半導体装置
JP5172916B2 (ja) 2010-09-08 2013-03-27 株式会社東芝 半導体整流装置
US8563988B2 (en) 2010-10-29 2013-10-22 Panasonic Corporation Semiconductor element and manufacturing method therefor
JP5644536B2 (ja) 2011-01-21 2014-12-24 三菱電機株式会社 電力用半導体装置
JP5926893B2 (ja) 2011-04-26 2016-05-25 株式会社 日立パワーデバイス 炭化珪素ダイオード
JP5811977B2 (ja) 2012-09-18 2015-11-11 株式会社デンソー 炭化珪素半導体装置

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008282972A (ja) * 2007-05-10 2008-11-20 Denso Corp ジャンクションバリアショットキーダイオードを備えた炭化珪素半導体装置
JP2014116471A (ja) * 2012-12-10 2014-06-26 Rohm Co Ltd 半導体装置および半導体装置の製造方法
WO2015060441A1 (ja) * 2013-10-24 2015-04-30 ローム株式会社 半導体装置および半導体パッケージ

Cited By (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2020145367A (ja) * 2019-03-08 2020-09-10 株式会社東芝 半導体装置
JP7244306B2 (ja) 2019-03-08 2023-03-22 株式会社東芝 半導体装置
US11676995B2 (en) 2019-03-08 2023-06-13 Kabushiki Kaisha Toshiba Semiconductor device
JP2020155687A (ja) * 2019-03-22 2020-09-24 パナソニックＩｐマネジメント株式会社 半導体エピタキシャルウェハ、半導体素子、および半導体エピタキシャルウェハの製造方法
JP7117551B2 (ja) 2019-03-22 2022-08-15 パナソニックＩｐマネジメント株式会社 半導体エピタキシャルウェハ、半導体素子、および半導体エピタキシャルウェハの製造方法
WO2021019888A1 (ja) * 2019-07-29 2021-02-04 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN113228236A (zh) * 2019-07-29 2021-08-06 富士电机株式会社 碳化硅半导体装置以及碳化硅半导体装置的制造方法
JPWO2021019888A1 (ja) * 2019-07-29 2021-11-25 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
JP7231040B2 (ja) 2019-07-29 2023-03-01 富士電機株式会社 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
US11929400B2 (en) 2019-07-29 2024-03-12 Fuji Electric Co., Ltd. Silicon carbide semiconductor device and method of manufacturing silicon carbide semiconductor device
WO2022210255A1 (ja) * 2021-03-31 2022-10-06 住友電気工業株式会社 半導体装置

Also Published As

Publication number Publication date
JP6624592B2 (ja) 2019-12-25
US20160315203A1 (en) 2016-10-27
US9773924B2 (en) 2017-09-26

Similar Documents

Publication Publication Date Title
JP6624592B2 (ja) 半導体素子及びその製造方法
US7816733B2 (en) SiC semiconductor having junction barrier schottky device
US7851882B2 (en) Silicon carbide semiconductor device having junction barrier schottky diode
US7863682B2 (en) SIC semiconductor having junction barrier Schottky diode
JP5452718B2 (ja) 半導体装置
US9178079B2 (en) Semiconductor diode device
JP5774205B2 (ja) 半導体装置
US8890169B2 (en) Semiconductor device
US8841741B2 (en) High breakdown voltage semiconductor rectifier
US10062750B2 (en) Semiconductor device and method of manufacturing semiconductor device
JP6745458B2 (ja) 半導体素子
JP6010773B2 (ja) 半導体素子及びその製造方法
JP7113230B2 (ja) 半導体素子
KR101416361B1 (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
CN108735720B (zh) 半导体元件
JP7113220B2 (ja) 半導体素子およびその製造方法
JP6125748B2 (ja) 半導体装置
JP2015207780A (ja) ワイドバンドギャップ半導体装置
KR101490937B1 (ko) 쇼트키 배리어 다이오드 및 그 제조 방법
US9722029B2 (en) Semiconductor device and method of manufacturing semiconductor device
RU157852U1 (ru) Силовой диод шоттки на карбиде кремния
JP5377548B2 (ja) 半導体整流装置
JP5755722B2 (ja) 半導体装置
US20210134960A1 (en) Silicon Carbide Device with Trench Gate Structure and Method of Manufacturing
KR20160116294A (ko) 쇼트키 다이오드

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181107

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190828

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190903

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190920

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20191112

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20191118

R151 Written notification of patent or utility model registration

Ref document number: 6624592

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151