DE112018001442T5 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE112018001442T5
DE112018001442T5 DE112018001442.8T DE112018001442T DE112018001442T5 DE 112018001442 T5 DE112018001442 T5 DE 112018001442T5 DE 112018001442 T DE112018001442 T DE 112018001442T DE 112018001442 T5 DE112018001442 T5 DE 112018001442T5
Authority
DE
Germany
Prior art keywords
area
type
areas
carrier capture
epitaxial layer
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE112018001442.8T
Other languages
English (en)
Inventor
Seigo MORI
Masatoshi Aketa
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Rohm Co Ltd
Original Assignee
Rohm Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Rohm Co Ltd filed Critical Rohm Co Ltd
Publication of DE112018001442T5 publication Critical patent/DE112018001442T5/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/0223—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by oxidation, e.g. oxidation of the substrate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02529—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/0455—Making n or p doped regions or layers, e.g. using diffusion
    • H01L21/046—Making n or p doped regions or layers, e.g. using diffusion using ion implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/0485—Ohmic electrodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/0445—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising crystalline silicon carbide
    • H01L21/048—Making electrodes
    • H01L21/049—Conductor-insulator-semiconductor electrodes, e.g. MIS contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3107—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed
    • H01L23/3121—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape the device being completely enclosed a substrate forming part of the encapsulation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
    • H01L23/495—Lead-frames or other flat leads
    • H01L23/49541—Geometry of the lead-frame
    • H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/063—Reduced surface field [RESURF] pn-junction structures
    • H01L29/0634—Multiple reduced surface field (multi-RESURF) structures, e.g. double RESURF, charge compensation, cool, superjunction (SJ), 3D-RESURF, composite buffer (CB) structures
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0657—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape of the body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
    • H01L29/41725—Source or drain electrodes for field effect devices
    • H01L29/41766—Source or drain electrodes for field effect devices with at least part of the source or drain electrode having contact below the semiconductor surface, e.g. the source or drain electrode formed at least partially in a groove or with inclusions of conductor inside the semiconductor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/6606—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66053—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide
    • H01L29/66068—Multistep manufacturing processes of devices having a semiconductor body comprising crystalline silicon carbide the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66674—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/66712—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/66734—Vertical DMOS transistors, i.e. VDMOS transistors with a step of recessing the gate electrode, e.g. to form a trench gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7811—Vertical DMOS transistors, i.e. VDMOS transistors with an edge termination structure
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7801—DMOS transistors, i.e. MISFETs with a channel accommodating body or base region adjoining a drain drift region
    • H01L29/7802—Vertical DMOS transistors, i.e. VDMOS transistors
    • H01L29/7813—Vertical DMOS transistors, i.e. VDMOS transistors with trench gate electrode, e.g. UMOS transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/872—Schottky diodes
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/003—Constructional details, e.g. physical layout, assembly, wiring or busbar connections
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/53—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
    • H02M7/537—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
    • H02M7/5387—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters in a bridge configuration
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02107—Forming insulating materials on a substrate
    • H01L21/02225—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer
    • H01L21/02227—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process
    • H01L21/02255—Forming insulating materials on a substrate characterised by the process for the formation of the insulating layer formation by a process other than a deposition process formation by thermal treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/06—Structure, shape, material or disposition of the bonding areas prior to the connecting process of a plurality of bonding areas
    • H01L2224/0601—Structure
    • H01L2224/0603—Bonding areas having different sizes, e.g. different heights or widths
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48153—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate
    • H01L2224/48175—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic
    • H01L2224/48177—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being arranged next to each other, e.g. on a common substrate the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48464—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area also being a ball bond, i.e. ball-to-ball
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0642—Isolation within the component, i.e. internal isolation
    • H01L29/0649—Dielectric regions, e.g. SiO2 regions, air gaps
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic System
    • H01L29/1602—Diamond
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/20—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only AIIIBV compounds
    • H01L29/2003—Nitride compounds
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/1026—Compound semiconductors
    • H01L2924/1027—IV
    • H01L2924/10272—Silicon Carbide [SiC]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1203—Rectifying Diode
    • H01L2924/12032—Schottky diode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02P—CONTROL OR REGULATION OF ELECTRIC MOTORS, ELECTRIC GENERATORS OR DYNAMO-ELECTRIC CONVERTERS; CONTROLLING TRANSFORMERS, REACTORS OR CHOKE COILS
    • H02P27/00—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage
    • H02P27/04—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage
    • H02P27/06—Arrangements or methods for the control of AC motors characterised by the kind of supply voltage using variable-frequency supply voltage, e.g. inverter or converter supply voltage using dc to ac converters or inverters

Abstract

Eine Halbleitervorrichtung weist Folgendes auf: eine Halbleiterschicht eines ersten Leitfähigkeitstyps, die eine Hauptfläche aufweist, ein Diodengebiet des ersten Leitfähigkeitstyps, das in einem Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht ausgebildet ist, ein Trägereinfangsgebiet, das Kristalldefekte aufweist und entlang eines Umfangsrands des Diodengebiets in dem Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht ausgebildet ist, und eine Anodenelektrode, die auf der Hauptfläche der Halbleiterschicht ausgebildet ist und einen Schottky-Übergang mit dem Diodengebiet bildet.

Description

  • Technisches Gebiet
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung.
  • Stand der Technik
  • Patentliteratur 1 offenbart eine Halbleitervorrichtung, die eine Superübergangstruktur aufweist. Die Halbleitervorrichtung weist eine Epitaxieschicht auf. Ein p-Typ-Body-Gebiet wird in einem Flächenschichtabschnitt der Epitaxieschicht ausgebildet. Ein Potentialextraktionsabschnitt des n-Typs ist in einem Flächenschichtabschnitt des p-Typ-Body-Gebiets ausgebildet.
  • Ein p--Säulengebiet wird in einem Gebiet der Epitaxieschicht unterhalb des p-Typ-Body-Gebiets ausgebildet. Die Gateelektrode wird auf der Epitaxieschicht ausgebildet. Die Gateelektrode ist dem p-Typ-Body-Gebiet und dem Potentialextraktionsgebiet des n-Typs über einen Gateisolationsfilm zugewandt.
  • Entgegenhaltungensliste
  • Patentliteratur
  • Patentliteratur 1: Japanische Patentanmeldung Veröffentlichungs-Nr. 2010-109296
  • Kurzdarstellung der Erfindung
  • Technisches Problem
  • Eine Halbleitervorrichtung, die eine Superübergangstruktur aufweist, weist Vorteile im Hinblick auf das Erzielen eines niedrigen Durchlasswiderstands und einer hohen Spannungsfestigkeit auf. Jedoch ist die Herstellungsschwierigkeit hoch, da das p--Typ-Säulengebiet an einer tiefen Position der Halbleiterschicht ausgebildet werden muss.
  • Als ein Beispiel ist ein Verfahren zum Ausbilden eines p--Typ-Säulengebiets, das entlang einer Dickenrichtung einer Halbleiterschicht ausgerichtet ist, vorhanden, indem epitaktisches Wachstum der Halbleiterschicht und Implantation einer p-Typ-Verunreinigung abwechselnd wiederholt werden. Als ein anderes Beispiel ist ein Verfahren zum Ausbilden eines p--Typ-Säulengebiets durch Ausbilden eines Grabens in einer Halbleiterschicht und anschließendes Einbetten eines p--Typ-Polysiliziums in den Graben vorhanden.
  • Diese Verfahren erfordern Aufwand und Zeit im Hinblick auf das Ausbilden des p--Typ-Säulengebiets. Außerdem steigt bei diesen Verfahren die Schwierigkeit der Herstellung, da die Halbleiterschicht dicker wird.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt daher eine Halbleitervorrichtung bereit, die leicht herzustellen ist und bei der eine Reduzierung eines Durchlasswiderstands und eine Verbesserung der Spannungsfestigkeit erzielt werden können.
  • Lösung der Aufgabe
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung bereit, die Folgendes aufweist: eine Halbleiterschicht eines ersten Leitfähigkeitstyps, die eine Hauptfläche aufweist, ein Diodengebiet des ersten Leitfähigkeitstyps, das in einem Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht ausgebildet ist, ein Trägereinfangsgebiet, das Kristalldefekte aufweist und entlang eines Umfangsrands des Diodengebiets in dem Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht ausgebildet ist, und eine Anodenelektrode, die auf der Hauptfläche der Halbleiterschicht ausgebildet ist und einen Schottky-Übergang mit dem Diodengebiet bildet.
  • Die vorliegende Halbleitervorrichtung weist eine Schottky-Barriere-Diode auf. In dem Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht wird das Trägereinfangsgebiet entlang des Umfangsrands des Diodengebiets ausgebildet.
  • Majoritätsträger innerhalb der Halbleiterschicht werden durch die Kristalldefekte, die im Trägereinfangsgebiet aufgenommen sind, eingefangen. Das heißt, die im Trägereinfangsgebiet aufgenommenen Kristalldefekte weisen die gleiche Funktion auf wie Donatoren oder Akzeptoren.
  • Das Trägereinfangsgebiet wird, durch Einfangen der Majoritätsträger, entgegengesetzt zu einer Verunreinigung des ersten Leitfähigkeitstyps, die innerhalb der Halbleiterschicht ionisiert wird, geladen. Eine Abnahme der elektrischen Feldstärke entlang einer Dickenrichtung der Halbleiterschicht, wenn eine Spannung an die Halbleiterschicht angelegt wird, kann dadurch unterdrückt werden. Infolgedessen kann die elektrische Feldstärke innerhalb der Halbleiterschicht nahezu gleichförmig gestaltet werden, und somit kann eine Spannungsfestigkeit verbessert werden.
  • Außerdem kann bei der vorliegenden Halbleitervorrichtung eine Konzentration der ersten Verunreinigung der Halbleiterschicht erhöht werden, während das Trägereinfangsgebiet ausgebildet wird. Eine Reduzierung des Durchlasswiderstands kann dadurch erzielt werden.
  • Ein solches Trägereinfangsgebiet kann zum Beispiel durch Bestrahlen der Halbleiterschicht mit leichten Ionen, Elektronen oder Neutronen usw. ausgebildet werden. Ein komplizierter Herstellungsprozess ist daher zum Ausbilden des Trägereinfangsgebiets nicht erforderlich.
  • Außerdem kann bei der Bestrahlung mit leichten Ionen, Elektronen oder Neutronen usw. ein Trägereinfangsgebiet, das eine beliebige Kristalldefektdichte aufweist, in einem beliebigen Gebiet der Halbleiterschicht ausgebildet werden, indem die Bedingungen, wie z. B. eine Bestrahlungsmenge, Bestrahlungsenergie usw. angepasst werden. eine Halbleitervorrichtung, die leicht herzustellen ist und mit der eine Reduzierung eines Durchlasswiderstands und eine Verbesserung der Spannungsfestigkeit erzielt werden können, kann auf diese Weise bereitgestellt werden.
  • Eine bevorzugte Ausführungsform der vorliegenden Erfindung stellt eine Halbleitervorrichtung bereit, aufweisend: eine Halbleiterschicht eines ersten Leitfähigkeitstyps, die eine Hauptfläche aufweist, ein Gebiet mit einer Verunreinigung des zweiten Leitfähigkeitstyps, das in einem Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht ausgebildet ist, ein Gebiet mit einer Verunreinigung des ersten Leitfähigkeitstyps, das in einem Flächenschichtabschnitt des Gebiets mit der Verunreinigung des zweiten Leitfähigkeitstyps ausgebildet ist, ein Trägereinfangsgebiet, das Kristalldefekte aufweist, die in die Halbleiterschicht eingeführt sind, und unterhalb des Gebiets mit der Verunreinigung des zweiten Leitfähigkeitstyps ausgebildet ist, und eine Gateelektrode, die dem Gebiet mit der Verunreinigung des zweiten Leitfähigkeitstyps und dem Gebiet mit der Verunreinigung des ersten Leitfähigkeitstyps über einen hinweg Gateisolationsfilm zugewand ist.
  • Die Vorliegende Halbleitervorrichtung weist einen Transistortyp mit isolierter Gateelektrode auf. Das Trägereinfangsgebiet wird im Gebiet der Halbleiterschicht unterhalb des Gebiets mit der Verunreinigung des zweiten Leitfähigkeitstyps ausgebildet.
  • Majoritätsträger innerhalb der Halbleiterschicht werden durch die Kristalldefekte, die in dem Trägereinfangsgebiet aufgenommen sind, eingefangen. Das heißt, die im Trägereinfangsgebiet aufgenommenen Kristalldefekte weisen die gleiche Funktion wie Donatoren oder Akzeptoren auf.
  • Das Trägereinfangsgebiet wird, durch Einfangen der Majoritätsträger, entgegengesetzt zu einer ionisierten Verunreinigung des ersten Leitfähigkeitstyps geladen. Eine Abnahme der elektrischen Feldstärke entlang einer Dickenrichtung der Halbleiterschicht, wenn eine Spannung an die Halbleiterschicht angelegt wird, kann dadurch unterdrückt werden. Infolgedessen kann die elektrische Feldstärke innerhalb der Halbleiterschicht nahezu gleichförmig gestaltet werden, und somit kann eine Spannungsfestigkeit verbessert werden.
  • Außerdem kann bei der vorliegenden Halbleitervorrichtung eine Konzentration der ersten Verunreinigung der Halbleiterschicht erhöht werden, während das Trägereinfangsgebiet ausgebildet wird. Eine Reduzierung des Durchlasswiderstands kann dadurch erzielt werden.
  • Ein solches Trägereinfangsgebiet kann zum Beispiel durch Bestrahlen der Halbleiterschicht mit leichten Ionen, Elektronen oder Neutronen usw. ausgebildet werden. Ein komplizierter Herstellungsprozess ist daher zum Ausbilden des Trägereinfangsgebiets nicht erforderlich.
  • Außerdem kann bei der Bestrahlung mit leichten Ionen, Elektronen oder Neutronen usw. ein Trägereinfangsgebiet, das eine beliebige Kristalldefektdichte aufweist, in einem beliebigen Gebiet der Halbleiterschicht ausgebildet werden, indem Bedingungen, wie z. B. eine Bestrahlungsmenge, Bestrahlungsenergie usw. angepasst werden. eine Halbleitervorrichtung, die leicht herzustellen ist und mit der eine Reduzierung eines Durchlasswiderstands und eine Verbesserung der Spannungsfestigkeit erzielt werden können, kann auf diese Weise bereitgestellt werden.
  • Die vorstehend erwähnten sowie andere Aufgaben, Merkmale und Wirkungen der vorliegenden Erfindung werden aus der nachstehenden Beschreibung von bevorzugten Ausführungsformen unter Bezugnahme auf die begleitenden Zeichnungen erläutert.
  • Figurenliste
    • 1 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung und ist ein Diagramm, das ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten und ein erstes Ausgestaltungsbeispiel von Entspannungsgebieten eines elektrischen Feldes zeigt.
    • 2 ist eine Schnittansicht, die entlang der in 1 gezeigten Linie II-II gezeichnet ist.
    • 3 ist eine Schnittansicht, die entlang der in 1 gezeigten Linie III-III gezeichnet ist.
    • 4 ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist ein Diagramm, das ein zweites Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt.
    • 5 ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist ein Diagramm, das ein drittes Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt.
    • 6 ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist ein Diagramm, das ein viertes Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt.
    • 7 ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist ein Diagramm, das ein fünftes Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt.
    • 8 ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist ein Diagramm, das ein sechstes Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt.
    • 9 ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist ein Diagramm, das ein siebtes Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt.
    • 10 ist eine Vergrößerungsansicht eines Abschnitts, der einer in 1 dargestellten Vergrößerungsansicht entspricht, und ist eine Draufsicht, die ein zweites Ausgestaltungsbeispiel der Entspannungsgebiete des elektrischen Feldes zeigt.
    • 11 ist eine Vergrößerungsansicht eines Abschnitts, der der in 1 dargestellten Vergrößerungsansicht entspricht, und ist eine Draufsicht, die ein drittes Ausgestaltungsbeispiel der Entspannungsgebiete des elektrischen Feldes zeigt.
    • 12 ist ein Diagramm, das Ergebnisse einer mithilfe von Simulation durchgeführten Untersuchung einer Verteilung des elektrischen Feldes einer Halbleiterschicht einer Halbleitervorrichtung gemäß einem Referenzbeispiel zeigt.
    • 13 ist ein Diagramm, das Ergebnisse einer mithilfe einer Simulation durchgeführten Untersuchung einer Verteilung des elektrischen Feldes einer Halbleiterschicht der in 1 dargestellten Halbleitervorrichtung zeigt.
    • 14 ist ein Graph, in dem die Verteilung des elektrischen Feldes von 12 und die Verteilung des elektrischen Feldes von 13 jeweils numerisch ausgedrückt sind.
    • 15 ist ein Ablaufdiagramm eines Beispiels eines Verfahrens zum Herstellen der in 1 gezeigten Halbleitervorrichtung.
    • 16 ist eine Draufsicht auf eine Halbleitervorrichtung gemäß einer zweien bevorzugten Ausführungsform der vorliegenden Erfindung und ist ein Diagramm, das ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten zeigt.
    • 17 ist eine entlang der Linie XVII-XVII von 16 gezeichnete Schnittansicht.
    • 18 ist eine entlang der Linie XVIII-XVIII von 16 gezeichnete Schnittansicht.
    • 19 ist eine Schnittansicht eines Abschnitts, der 18 entspricht, und ist eine Schnittansicht, die ein zweites Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt.
    • 20 ist eine Schnittansicht eines Abschnitts, der 18 entspricht, und ist eine Schnittansicht, die ein drittes Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt.
    • 21 ist eine Schnittansicht eines Abschnitts, der 18 entspricht, und ist eine Schnittansicht, die ein viertes Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt.
    • 22 ist eine Schnittansicht eines Abschnitts, der 18 entspricht, und ist eine Schnittansicht, die ein fünftes Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt.
    • 23 ist eine Schnittansicht eines Abschnitts, der 18 entspricht, und ist eine Schnittansicht, die ein sechstes Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt.
    • 24 ist eine Schnittansicht eines Abschnitts, der 17 entspricht, und ist eine Schnittansicht, die ein siebtes Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt.
    • 25 ist ein Ablaufdiagramm eines Beispiels eines Verfahrens zum Herstellen der in 16 gezeigten Halbleitervorrichtung.
    • 26 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung und ist ein Diagramm, das ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten zeigt.
    • 27 ist eine Schnittansicht eines zweiten Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete.
    • 28 ist eine Schnittansicht eines dritten Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete.
    • 29 ist eine Schnittansicht eines vierten Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete.
    • 30 ist eine Schnittansicht eines fünften Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete.
    • 31 ist eine Schnittansicht eines sechsten Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete.
    • 32 ist eine Schnittansicht eines siebten Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete.
    • 33 ist eine Schnittansicht eines achten Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete.
    • 34 ist ein Ablaufdiagramm eines Beispiels eines Verfahrens zum Herstellen der in 26 gezeigten Halbleitervorrichtung.
    • 35 ist eine Schnittansicht einer Halbleitervorrichtung gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung und ist ein Diagramm, das ein erstes Ausgestaltungsbeispiel für Trägereinfangsgebiete zeigt.
    • 36 ist eine Schnittansicht eines zweiten Ausgestaltungsbeispiels der in 35 dargestellten Trägereinfangsgebiete.
    • 37 ist eine perspektivische Ansicht eines Halbleiter-Package, in dem beliebige der Halbleitervorrichtungen gemäß der ersten bis vierten bevorzugten Ausführungsform aufgenommen werden können.
    • 38 ist ein Schaltplan einer Wechselrichterschaltung, in der beliebige der Halbleitervorrichtungen gemäß der ersten bis vierten bevorzugten Ausführungsform aufgenommen werden können.
    • 39 ist eine Schnittansicht eines anderen Ausgestaltungsbeispiels eines p-Typ-Anschlussgebiets der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform.
    • 40 ist eine Schnittansicht eines noch weiteren Ausgestaltungsbeispiels des p-Typ-Anschlussgebiets der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform.
    • 41A ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist eine Schnittansicht, die die Halbleitervorrichtung zeigt, auf die ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten gemäß einem ersten Modifikationsbeispiel angewendet wird.
    • 41B ist eine Vergrößerungsansicht eines in 41A dargestellten Gebiets XLIB.
    • 42 ist ein Graph einer Verunreinigungsdichte und einer Defektdichte jedes in 41A dargestellten Trägereinfangsgebiets.
    • 43 ist eine Vergrößerungsansicht eines Abschnitts, der 41B entspricht, und ist eine Schnittansicht zum Beschreiben von Verarmungsschichten, die sich von den in 41A dargestellten Trägereinfangsgebieten erstrecken.
    • 44A ist eine Vergrößerungsansicht eines Abschnitts, der 41B entspricht, und ist eine Schnittansicht zum Beschreiben eines Beispiels eines Verfahrens zum Ausbilden der in 41A dargestellten Trägereinfangsgebiete.
    • 44B ist eine Schnittansicht eines Schritts, der auf jenen von 44A folgt.
    • 44C ist eine Schnittansicht eines Schritts, der auf jenen von 44B folgt.
    • 44D ist eine Schnittansicht eines Schritts, der auf jenen von 44C folgt.
    • 45 ist eine Vergrößerungsansicht eines Abschnitts, der 41B entspricht, und ist ein Diagramm, das ein zweites Ausgestaltungsbeispiel der in 41A dargestellten Trägereinfangsgebiete zeigt.
    • 46 ist eine Vergrößerungsansicht eines Abschnitts, der 41B entspricht, und ist ein Diagramm, das ein drittes Ausgestaltungsbeispiel der in 41A dargestellten Trägereinfangsgebiete zeigt.
    • 47 ist eine Vergrößerungsansicht eines Abschnitts, der 41B entspricht, und ist ein Diagramm, das ein viertes Ausgestaltungsbeispiel der in 41A dargestellten Trägereinfangsgebiete zeigt.
    • 48 ist eine Vergrößerungsansicht eines Abschnitts, der 41B entspricht, und ist ein Diagramm, das ein fünftes Ausgestaltungsbeispiel der in 41A dargestellten Trägereinfangsgebiete zeigt.
    • 49A ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist eine Schnittansicht, die die Halbleitervorrichtung zeigt, auf die ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten gemäß einem zweiten Modifikationsbeispiel angewendet wird.
    • 49B ist eine Vergrößerungsansicht eines in 49A gezeigten Gebiets XLIXB.
    • 50 ist ein Graph einer Verunreinigungsdichte und einer Defektdichte jedes in 49A dargestellten Trägereinfangsgebiets.
    • 51 ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht, und ist eine Schnittansicht zum Beschreiben von Verarmungsschichten, die sich von den in 49A dargestellten Trägereinfangsgebieten erstrecken.
    • 52A ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht, und ist eine Schnittansicht zum Beschreiben eines Beispiels eines Verfahrens zum Ausbilden der in 49A dargestellten Trägereinfangsgebiete.
    • 52B ist eine Schnittansicht eines Schritts, der auf jenen von 52A folgt.
    • 52C ist eine Schnittansicht eines Schritts, der auf jenen von 52B folgt.
    • 52D ist eine Schnittansicht eines Schritts, der auf jenen von 52C folgt.
    • 52E ist eine Schnittansicht eines Schritts, der auf jenen von 52D folgt.
    • 53 ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht, und ist eine Schnittansicht, die ein zweites Ausgestaltungsbeispiel der in 49A dargestellten Trägereinfangsgebiete zeigt.
    • 54 ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht, und ist eine Schnittansicht, die ein drittes Ausgestaltungsbeispiel der in 49A dargestellten Trägereinfangsgebiete zeigt.
    • 55 ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht, und ist eine Schnittansicht, die ein viertes Ausgestaltungsbeispiel der in 49A dargestellten Trägereinfangsgebiete zeigt.
    • 56 ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht, und ist eine Schnittansicht, die ein fünftes Ausgestaltungsbeispiel der in 49A dargestellten Trägereinfangsgebiete zeigt.
    • 57 ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht, und ist eine Schnittansicht, die ein sechstes Ausgestaltungsbeispiel der in 49A dargestellten Trägereinfangsgebiete zeigt.
    • 58A ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist eine Schnittansicht, die die Halbleitervorrichtung zeigt, auf die ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten gemäß einem dritten Modifikationsbeispiel angewendet wird.
    • 58B ist eine Vergrößerungsansicht eines in 58A gezeigten Gebiets LVIIIB.
    • 59 ist eine Schnittansicht zum Beschreiben von Verarmungsschichten, die sich von den in 58A dargestellten Trägereinfangsgebieten erstrecken.
    • 60A ist eine Vergrößerungsansicht eines Abschnitts, der 58B entspricht, und ist eine Schnittansicht zum Beschreiben eines Beispiels eines Verfahrens zum Ausbilden der in 58A dargestellten Trägereinfangsgebiete.
    • 60B ist eine Schnittansicht eines Schritts, der auf jenen von 60A folgt.
    • 60C ist eine Schnittansicht eines Schritts, der auf jenen von 60B folgt.
    • 60D ist eine Schnittansicht eines Schritts, der auf jenen von 60C folgt.
    • 60E ist eine Schnittansicht eines Schritts, der auf jenen von 60D folgt.
    • 60F ist eine Schnittansicht eines Schritts, der auf jenen von 60E folgt.
    • 61 ist eine Vergrößerungsansicht eines Abschnitts, der 58B entspricht, und ist eine Schnittansicht, die ein zweites Ausgestaltungsbeispiel der in 58A dargestellten Trägereinfangsgebiete zeigt.
    • 62 ist eine Vergrößerungsansicht eines Abschnitts, der 58B entspricht, und ist eine Schnittansicht, die ein drittes Ausgestaltungsbeispiel der in 58A dargestellten Trägereinfangsgebiete zeigt.
    • 63 ist eine Vergrößerungsansicht eines Abschnitts, der 58B entspricht, und ist eine Schnittansicht, die ein viertes Ausgestaltungsbeispiel der in 58A dargestellten Trägereinfangsgebiete zeigt.
    • 64 ist eine Vergrößerungsansicht eines Abschnitts, der 58B entspricht, und ist eine Schnittansicht, die ein fünftes Ausgestaltungsbeispiel der in 58A dargestellten Trägereinfangsgebiete zeigt.
    • 65A ist eine Schnittansicht eines Abschnitts, der 26 entspricht, und ist eine Schnittansicht, die die Halbleitervorrichtung zeigt, auf die ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten gemäß einem vierten Modifikationsbeispiel angewendet wird.
    • 65B ist eine Vergrößerungsansicht eines in 65A gezeigten Gebiets LXVB.
    • 66 ist eine Vergrößerungsansicht eines Abschnitts, der 65B entspricht, und ist eine Schnittansicht zum Beschreiben von Verarmungsschichten, die sich von den in 65A dargestellten Trägereinfangsgebieten erstrecken.
    • 67A ist eine Vergrößerungsansicht eines Abschnitts, der 65B entspricht, und ist eine Schnittansicht zum Beschreiben eines Beispiels eines Verfahrens zum Ausbilden der in 65A dargestellten Trägereinfangsgebiete.
    • 67B ist eine Schnittansicht eines Schritts, der auf jenen von 67A folgt.
    • 67C ist eine Schnittansicht eines Schritts, der auf jenen von 67B folgt.
    • 67D ist eine Schnittansicht eines Schritts, der auf jenen von 67C folgt.
    • 67E ist eine Schnittansicht eines Schritts, der auf jenen von 67D folgt.
    • 67F ist eine Schnittansicht eines Schritts, der auf jenen von 67E folgt.
    • 67G ist eine Schnittansicht eines Schritts, der auf jenen von 67F folgt.
    • 68 ist eine Vergrößerungsansicht eines Abschnitts, der 65B entspricht, und ist eine Schnittansicht, die ein zweites Ausgestaltungsbeispiel der in 65A dargestellten Trägereinfangsgebiete zeigt.
    • 69 ist eine Vergrößerungsansicht eines Abschnitts, der 65B entspricht, und ist eine Schnittansicht, die ein drittes Ausgestaltungsbeispiel der in 65A dargestellten Trägereinfangsgebiete zeigt.
    • 70A ist eine Schnittansicht eines Abschnitts, der 26 entspricht, und ist eine Schnittansicht, die die Halbleitervorrichtung zeigt, auf die Trägereinfangsgebiete gemäß einem fünften Modifikationsbeispiel angewendet werden.
    • 70B ist eine Vergrößerungsansicht eines in 70A gezeigten Gebiets LXXB.
    • 71 ist eine Vergrößerungsansicht eines Abschnitts, der 70B entspricht, und ist eine Schnittansicht zum Beschreiben von Verarmungsschichten, die sich von den in 70A dargestellten Trägereinfangsgebieten erstrecken.
    • 72A ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist eine Schnittansicht, die die Halbleitervorrichtung zeigt, auf die Trägereinfangsgebiete gemäß einem sechsten Modifikationsbeispiel angewendet werden.
    • 72B ist eine Vergrößerungsansicht eines in 72A gezeigten Gebiets LXXIIB.
    • 73 ist ein Graph einer Verunreinigungsdichte und einer Defektdichte jedes in 72A dargestellten Trägereinfangsgebiets.
    • 74 ist eine Vergrößerungsansicht eines Abschnitts, der 72B entspricht, und ist eine Schnittansicht zum Beschreiben von Verarmungsschichten, die sich von den in 72A dargestellten Trägereinfangsgebieten erstrecken.
    • 75A ist eine Vergrößerungsansicht eines Abschnitts, der 72B entspricht, und ist eine Schnittansicht zum Beschreiben eines Beispiels eines Verfahrens zum Ausbilden der in 72A dargestellten Trägereinfangsgebiete.
    • 75B ist eine Schnittansicht eines Schritts, der auf jenen von 75A folgt.
    • 75C ist eine Schnittansicht eines Schritts, der auf jenen von 75B folgt.
  • Beschreibung von Ausführungsformen
  • 1 ist eine Draufsicht auf eine Halbleitervorrichtung 1 gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung und ist ein Diagramm, das ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten 15 und ein erstes Ausgestaltungsbeispiel von Entspannungsgebieten 16 eines elektrischen Feldes zeigt. 2 ist eine Schnittansicht, die entlang der in 1 gezeigten Linie II-II gezeichnet ist. 3 ist eine Schnittansicht, die entlang der in 1 gezeigten Linie III-III gezeichnet ist.
  • Unter Bezugnahme auf 1 weist die Halbleitervorrichtung 1 einen Chiphauptkörper 2 auf. Der Chiphauptkörper 2 weist eine erste Hauptfläche 3 auf einer Seite, eine zweite Hauptfläche 4 auf einer anderen Seite, und Seitenflächen 5, die die erste Hauptfläche 3 und die zweite Hauptfläche 4 verbinden, auf.
  • Die erste Hauptfläche 3 und die zweite Hauptfläche 4 werden, in einer Draufsicht bei Betrachtung in Normalrichtung davon (nachstehend einfach als „Draufsicht“ bezeichnet), in Viereckformen ausgebildet. Ein Vorrichtungsausbildungsgebiet 6 und ein Außengebiet 7 werden im Chiphauptkörper 2 eingestellt.
  • Das Vorrichtungsausbildungsgebiet 6 ist ein Gebiet, in dem eine Schottky-Barriere-Diode ausgebildet wird. Das Vorrichtungsausbildungsgebiet 6 wird auch als ein aktives Gebiet bezeichnet. Das Vorrichtungsausbildungsgebiet 6 wird auf eine Viereckform, die vier Seiten, die in einer Draufsicht parallel zu den Seitenflächen 5 des Chiphauptkörpers 2 sind, aufweist, eingestellt. Das Vorrichtungsausbildungsgebiet 6 wird in einem Innengebiet eines Chiphauptkörpers 2 in Abständen von Umfangsrändern des Chiphauptkörpers 2 eingestellt.
  • Das Außengebiet 7 wird, in einer Draufsicht, in einem Gebiet zwischen den Seitenflächen 5 des Chiphauptkörpers 2 und Umfangsrändern des Vorrichtungsausbildungsgebiets 6 eingestellt. Das Außengebiet 7 wird auf eine Endlosform (ringförmige Viereckform) eingestellt, die in einer Draufsicht das Vorrichtungsausbildungsgebiet 6 umgibt.
  • Eine Anodenpadelektrode 8 wird als eine Vorderflächenelektrode auf der ersten Hauptfläche 3 des Chiphauptkörpers 2 ausgebildet. In 1 ist die Anodenpadelektrode 8 mit gestrichelten Linien angezeigt. Die Anodenpadelektrode 8 deckt im Wesentlichen eine Gesamtheit des Vorrichtungsausbildungsgebiets 6 ab. Die Anodenpadelektrode 8 kann mindestens einen Typ einer Substanz aus Nickel, Aluminium, leitfähigem Polysilizium, Molybdän und Titan aufweisen.
  • Unter Bezugnahme auf 2 weist der Chiphauptkörper 2 eine laminierte Struktur auf, die ein n+-Typ-Halbleitersubstrat 11 und eine n--Typ-Epitaxieschicht 12 (Halbleiterschicht), die auf dem n+-Typ-Halbleitersubstrat 11 ausgebildet ist, aufweist.
  • Im Chiphauptkörper 2 wird das n+-Typ-Halbleitersubstrat 11 als ein Gebiet hoher Konzentration ausgebildet. Im Chiphauptkörper 2 wird die n--Typ-Epitaxieschicht 12 als ein Gebiet niedriger Konzentration (Driftgebiet) ausgebildet.
  • Die n--Typ-Epitaxieschicht 12 bildet die erste Hauptfläche 3 des Chiphauptkörpers 2 aus. Das n+-Typ-Halbleitersubstrat 11 bildet die zweite Hauptfläche 4 des Chiphauptkörpers 2 aus. In der nachstehenden Beschreibung kann die erste Hauptfläche 3 des Chiphauptkörpers 2 auch als die erste Hauptfläche 3 der n--Typ-Epitaxieschicht 12 bezeichnet werden.
  • Jedes von dem n+-Typ-Halbleitersubstrat 11 und der n--Typ-Epitaxieschicht 12 weist einen Halbleiter mit einer großen Bandlücke auf. Jedes von dem n+-Typ-Halbleitersubstrat 11 und der n--Typ-Epitaxieschicht 12 kann eine Bandlücke von nicht weniger als 3 eV und nicht mehr als 6 V aufweisen. Jedes von dem n+-Typ-Halbleitersubstrat 11 und der n--Typ-Epitaxieschicht 12 kann eine elektrische Feldstärke des dielektrischen Durchbruchs von nicht weniger als 1 MV/cm und nicht mehr als 9 MV/cm aufweisen.
  • Das n+-Typ-Halbleitersubstrat 11 kann einen SiC-, Diamant-, oder Nitridhalbleiter aufweisen. Die n--Typ-Epitaxieschicht 12 kann einen SiC-, Diamant oder Nitridhalbleiter aufweisen. Das SiC kann 4H-SiC sein. Der Nitridhalbleiter kann GaN sein.
  • 4H-SiC weist eine Bandlücke von ungefähr 3,26 eV und eine elektrische Feldstärke des dielektrischen Durchbruchs von ungefähr 2,8 MV/cm auf. Diamant weist eine Bandlücke von ungefähr 5,47 eV und eine elektrische Feldstärke des dielektrischen Durchbruchs von ungefähr 8,0 MV/cm auf. GaN weist eine Bandlücke von ungefähr 3,42 eV und eine elektrische Feldstärke des dielektrischen Durchbruchs von ungefähr 3,0 MV/cm auf.
  • Die n--Typ-Epitaxieschicht 12 kann aus demselben Materialtyp ausgebildet werden wie das n+-Typ-Halbleitersubstrat 11. Die n--Typ-Epitaxieschicht 12 kann aus einem Materialtyp ausgebildet werden, das vom n+-Typ-Halbleitersubstrat 11 verschieden ist.
  • Mit dieser Ausführungsform wird ein Beispiel beschrieben, in dem sowohl das n+-Typ-Halbleitersubstrat 11 als auch die n--Typ-Epitaxieschicht 12 ein SiC (4H-SiC) aufweisen. Ein Off-Winkel des n+-Typ-Halbleitersubstrats 11 kann 4° betragen.
  • Eine Kathodenpadelektrode 13 als eine Rückflächenelektrode wird mit der zweiten Hauptfläche 4 des Chiphauptkörpers 2 verbunden. Die Kathodenpadelektrode 13 bildet einen ohmschen Übergang mit dem n+-Typ-Halbleitersubstrat 11 aus.
  • Die Kathodenpadelektrode 13 kann eine dreilagige Struktur aufweisen, die einen Titanfilm, einen Nickelfilm und einen Silberfilm aufweist, die in dieser Reihenfolge von der zweiten Hauptfläche 4 des Chiphauptkörpers 2 laminiert werden. Die Kathodenpadelektrode 13 kann eine vierlagige Struktur aufweisen, die einen Titanfilm, einen Nickelfilm, einen Goldfilm und einen Silberfilm aufweist, die in dieser Reihenfolge von der zweiten Hauptfläche 4 des Chiphauptkörpers 2 laminiert werden.
  • Eine Dicke der n--Typ-Epitaxieschicht 12 kann nicht weniger als 1 µm und nicht mehr als 200 µm (zum Beispiel ungefähr 4 µm) betragen. Eine Spannungsfestigkeit der Halbleitervorrichtung 1 kann verbessert werden, indem die Dicke der n--Typ-Epitaxieschicht 12 erhöht wird.
  • Die Spannungsfestigkeit der Halbleitervorrichtung 1 wird durch eine maximale Sperrspannung über der Anodenpadelektrode 8 und der Kathodenpadelektrode 13 definiert, wenn veranlasst wird, dass ein Sperrstrom durch die Anodenpadelektrode 8 und die Kathodenpadelektrode 13 fließt.
  • Die maximale Sperrspannung, wenn der Sperrstrom auf 1 mA eingestellt ist, kann nicht weniger als 100 V und nicht mehr als 30000 V betragen. Zum Beispiel kann durch Einstellen der Dicke der n--Typ-Epitaxieschicht 12 auf nicht weniger als 5 µm eine Spannungsfestigkeit in Sperrrichtung von nicht weniger als 1000 V erzielt werden.
  • Unter Bezugnahme auf 1 bis 3 werden n--Typ-Diodengebiete 14, Trägereinfangsgebiete 15, Entspannungsgebiete 16 eines elektrischen Feldes und p-Typ-Anschlussgebiete 17 in der n--Typ-Epitaxieschicht 12 ausgebildet.
  • In 1 und 2 sind die Trägereinfangsgebiete 15 mit einer Kreuzschraffierung angezeigt. Außerdem sind in 1 die Entspannungsgebiete 16 eines elektrischen Feldes mit einer Punktschraffierung angezeigt.
  • In dieser Ausführungsform wird eine Vielzahl der n--Typ-Diodengebiete 14 in Abständen in einem Flächenschichtabschnitt der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet. Die Vielzahl von n--Typ-Diodengebieten 14 ist in einer Matrix in Abständen entlang einer beliebigen ersten Richtung A und einer zweiten Richtung B, die in einer Draufsicht die erste Richtung A schneidet, angeordnet.
  • In dieser Ausführungsform ist die erste Richtung A eine Richtung entlang einer beliebigen einer Seitenfläche 5 von den Seitenflächen 5 des Chiphauptkörpers 2. Die zweite Richtung B ist eine Richtung entlang einer Seitenfläche 5, die zu der beliebigen einen Seitenfläche 5 senkrecht ist.
  • Die erste Richtung A und die zweite Richtung B sind nicht auf Richtungen entlang der Seitenflächen 5 des Chiphauptkörpers 2 beschränkt. Die erste Richtung A und die zweite Richtung B können Richtungen entlang diagonalen Richtungen des Chiphauptkörpers 2 sein.
  • In dieser Ausführungsform wird jedes n--Typ-Diodengebiet 14, in einer Draufsicht, in einer Viereckform ausgebildet. In dieser Ausführungsform wird das n--Typ-Diodengebiet 14 unter Verwendung eines Gebiets eines Abschnitts der n--Typ-Epitaxieschicht 12 im Ist-Zustand ausgebildet. Das n--Typ-Diodengebiet 14 weist eine n-Typ-Verunreinigungskonzentration auf, die einer n-Typ-Verunreinigungskonzentration der n--Typ-Epitaxieschicht 12 im Wesentlichen gleich ist.
  • Das n--Typ-Diodengebiet 14 kann ausgebildet werden, indem eine n-Typ-Verunreinigung in das Gebiet des Abschnitts der n--Typ-Epitaxieschicht 12 eingeführt wird. In diesem Fall kann das n--Typ-Diodengebiet 14 eine höhere n-Typ-Verunreinigungskonzentration aufweisen als die n-Typ-Verunreinigungskonzentration der n--Typ-Epitaxieschicht 12.
  • Das n--Typ-Diodengebiet 14 bildet einen Schottky-Übergang mit einer vorstehend beschriebenen Anodenpadelektrode 8. Eine Schottky-Diode, die eine Anodenpadelektrode 8 als ein Anodengebiet und das n--Typ-Diodengebiet 14 (Kathodenpadelektrode 13) als ein Kathodengebiet aufweist, wird dadurch ausgebildet.
  • Unter Bezugnahme auf 1 und 2 weist jedes Trägereinfangsgebiet 15 Kristalldefekte auf, die selektiv in die n--Typ-Epitaxieschicht 12 eingeführt werden. Die Kristalldefekte können Gitterdefekte aufweisen, die durch Zwischengitteratome, Atomleerstellen usw. repräsentiert sind.
  • Das Trägereinfangsgebiet 15 weist eine Kristalldefektdichte N2 auf, die höher ist als eine n-Typ-Verunreinigungsdichte N1 der n--Typ-Epitaxieschicht 12 (N2>N1). Das Trägereinfangsgebiet 15 stellt außerdem ein Gebiet hohen Widerstands dar, das einen höheren speifischen Widerstand p2 aufweist als ein spezifischer Widerstand p1 der n--Typ-Epitaxieschicht 12 (p2>p1).
  • Die n-Typ-Verunreinigungsdichte N1 wird erzielt, indem ein Kapazitätswert und ein Spannungswert, die durch ein Kapazität-Spannung-Messverfahren erlangt werden, in eine n-Typ-Verunreinigungsdichte umgewandelt werden. Außerdem wird die n-Typ-Verunreinigungsdichte N1 mithilfe eines SIMS-Verfahrens (secondary ion mass spectrometry, Sekundärionenmassenspektrometrie) erzielt. Andererseits kann die Kristalldefektdichte N2 aus einer mithilfe eines DLTS-Verfahrens (deep level transient spectroscopy, Transientenspektroskopie im tiefen Bereich) erzielten Fallenniveaudichte berechnet werden.
  • Die Trägereinfangsgebiete 15 werden entlang von Umfangsrändern der n--Typ-Diodengebiete 14 ausgebildet. Jedes Trägereinfangsgebiet 15 wird in einer Bandform ausgebildet, die sich in einer Draufsicht entlang der ersten Richtung A erstreckt.
  • In dieser Ausführungsform wird eine Vielzahl der Trägereinfangsgebiete 15 in Abständen entlang der zweiten Richtung B ausgebildet. Die Vielzahl von Trägereinfangsgebieten 15 wird dadurch in einer Draufsicht in einer Streifenform ausgebildet. Die Trägereinfangsgebiete 15 definieren Gebiete zwischen den n--Typ-Diodengebieten 14, die entlang der zweiten Richtung B zueinander benachbart sind.
  • Die Trägereinfangsgebiete 15 werden in Spaltenformen ausgebildet, die sich entlang einer Dickenrichtung (Tiefenrichtung) der n--Typ-Epitaxieschicht 12 erstrecken. Die Dickenrichtung der n--Typ-Epitaxieschicht 12 ist auch die Richtung, die zur ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 senkrecht ist.
  • Jedes Trägereinfangsgebiet 15 weist ein erstes Gebiet 18 einer oberen Seite und ein zweites Gebiet 19 einer unteren Seite auf. Das erste Gebiet 18 ist oberhalb eines Zwischengebiets C der n--Typ-Epitaxieschicht 12 angeordnet. Das zweite Gebiet 19 ist unterhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 12 angeordnet.
  • Das Zwischengebiet C der n--Typ-Epitaxieschicht 12 stellt ein Gebiet der n--Typ-Epitaxieschicht 12 dar, das in einem, in Dickenrichtung, Zwischenabschnitt der n--Typ-Epitaxieschicht 12 angeordnet ist. In 2 ist das Zwischengebiet C mit einer Linie mit abwechselnd einem langen und zwei kurzen Strichen angezeigt.
  • In dieser Ausführungsform ist das erste Gebiet 18 des Trägereinfangsgebiets 15 von der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 freigelegt. In dieser Ausführungsform wird das zweite Gebiet 19 des Trägereinfangsgebiets 15 mit dem n+-Typ-Halbleitersubstrat 11 verbunden.
  • Strompfade, die die Anodenpadelektrode 8 und die Kathodenpadelektrode 13 geradlinig verbinden, werden in Gebieten der n--Typ-Epitaxieschicht 12 ausgebildet, die zwischen zueinander benachbarten Trägereinfangsgebieten 15 angeordnet sind.
  • Die Trägereinfangsgebiete 15 fangen Majoritätsträger ein, und bilden dadurch eine Superübergangstruktur des Trägerspeichertyps mit der n--Typ-Epitaxieschicht 12 aus. Durch die Trägereinfangsgebiete 15 kann die elektrische Feldstärke innerhalb der n--Typ-Epitaxieschicht 12 in einem hohen Zustand aufrechterhalten werden.
  • Die in den Trägereinfangsgebieten 15 aufgenommenen Kristalldefekte fangen Elektronen ein, die die in der n--Typ-Epitaxieschicht 12 aufgenommenen Majoritätsträger sind. Das heißt, die in den Trägereinfangsgebieten 15 aufgenommenen Kristalldefekte weisen die gleiche Funktion auf wie Akzeptoren.
  • Insbesondere wird die in die n--Typ-Epitaxieschicht 12 eingeführte n--Typ-Verunreinigung durch Freisetzen von Elektronen positiv ionisiert. Die Trägereinfangsgebiete 15 werden durch Einfangen der Elektronen im Gegensatz zur positiv ionisierten n-Typ-Verunreinigung negativ geladen. Das heißt, die Trägereinfangsgebiete 15 wirken praktisch als Akzeptoren.
  • Durch solche Trägereinfangsgebiete 15 wird eine Abnahme der elektrischen Feldstärke entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12, wenn eine Spannung an die n--Typ-Epitaxieschicht 12 angelegt wird, unterdrückt.
  • Die elektrische Feldstärke innerhalb der n--Typ-Epitaxieschicht 12 wird dadurch in einem Zustand aufrechterhalten, in dem sie entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 hoch ist. Das heißt, die elektrische Feldstärke innerhalb der n--Typ-Epitaxieschicht 12 wird in einem beinahe gleichmäßigen Zustand oder einem gleichmäßigen Zustand gehalten.
  • Ein Abstand DC zwischen den Trägereinfangsgebieten 15 kann nicht weniger als 0,5 µm und nicht mehr als 10 µm betragen. Insbesondere ist der Abstand DC ein Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt eines Trägereinfangsgebiets 15 und einem mittleren Abschnitt eines anderen Trägereinfangsgebiets 15. Eine Breite WC in der zweiten Richtung B jedes Trägereinfangsgebiets 15 kann nicht weniger als 0,1 µm und nicht mehr als 10 µm betragen.
  • Ein Abstand L, entlang der zweiten Richtung B, eines Abschnitts der n--Typ-Epitaxieschicht 12, der zwischen zwei zueinander benachbarten Trägereinfangsgebieten 15 angeordnet ist, kann nicht größer sein als eine Summe W1+W2 einer ersten Breite W1 einer ersten Verarmungsschicht, die sich von einem Trägereinfangsgebiet 15 erstreckt, und einer zweiten Breite W2 einer zweiten Verarmungsschicht, die sich von dem anderen Trägereinfangsgebiet 15 erstreckt (L≤W1+W2).
  • In diesem Fall überlappen die erste Verarmungsschicht und die zweite Verarmungsschicht einander im Abschnitt der n--Typ-Epitaxieschicht 12, der zwischen den zwei zueinander benachbarten Trägereinfangsgebieten 15 angeordnet ist. Der Abschnitt der n--Typ-Epitaxieschicht 12, der zwischen den zwei zueinander benachbarten Trägereinfangsgebieten 15 angeordnet ist, wird dadurch verarmt.
  • Unter Bezugnahme auf 1 werden die Entspannungsgebiete 16 des elektrischen Feldes entlang von Umfangsrändern der n--Typ-Diodengebiete 14 ausgebildet. Jedes Entspannungsgebiet 16 des elektrischen Feldes wird in einer Bandform ausgebildet, die sich in einer Draufsicht entlang der zweiten Richtung B erstreckt.
  • In dieser Ausführungsform wird eine Vielzahl der Entspannungsgebiete 16 des elektrischen Feldes in Abständen entlang der ersten Richtung A ausgebildet. Die Vielzahl von Entspannungsgebieten 16 des elektrischen Feldes wird dadurch, in einer Draufsicht, in einer Streifenform ausgebildet. Die Vielzahl von Entspannungsgebieten 16 des elektrischen Feldes definiert Gebiete zwischen den n--Typ-Diodengebieten 14, die entlang der ersten Richtung A zueinander benachbart sind.
  • In dieser Ausführungsform weisen die Entspannungsgebiete 16 des elektrischen Feldes Kreuzungsabschnitte auf, die in einer Draufsicht die Trägereinfangsgebiete 15 schneiden. In dieser Ausführungsform werden die n--Typ-Diodengebiete 14 durch die Trägereinfangsgebiete 15 und die Entspannungsgebiete 16 des elektrischen Feldes definiert.
  • Ein Abstand DE zwischen Entspannungsgebieten 16 des elektrischen Feldes kann nicht weniger als 0,2 µm und nicht mehr als 10 µm betragen. Insbesondere ist der Abstand DE ein Abstand entlang der ersten Richtung A zwischen einem mittleren Abschnitt eines Entspannungsgebiets 16 des elektrischen Feldes und einem mittleren Abschnitt eines anderen Entspannungsgebiets 16 des elektrischen Feldes. Eine Breite WE in der ersten Richtung A jedes Entspannungsgebiets 16 des elektrischen Feldes kann nicht weniger als 0,1 µm und nicht mehr als 10 µm betragen.
  • Unter Bezugnahme auf 3 weisen in dieser Ausführungsform die Entspannungsgebiete 16 des elektrischen Feldes p+-Typ-Verunreinigungsgebiete auf, die in einem Flächenschichtabschnitt der n--Typ-Epitaxieschicht 12 ausgebildet sind. Die Entspannungsgebiete 16 des elektrischen Feldes bilden pn-Übergangsabschnitte mit den n--Typ-Diodengebieten 14 .
  • Eine Vielzahl von pn-Übergang-Dioden, die die Entspannungsgebiete 16 des elektrischen Feldes als Anodengebiete und die n--Typ-Diodengebiete 14 (Kathodenpadelektrode 13) als Kathodengebiete aufweisen, wird dadurch ausgebildet.
  • Die Halbleitervorrichtung 1 weist eine MPS-Struktur (vereinigte PiN-Schottky-Struktur) auf, in der Schottky-Dioden in der gemeinsamen n--Typ-Epitaxieschicht 12 ausgebildet sind.
  • Die Entspannungsgebiete 16 des elektrischen Feldes können anstelle von oder zusätzlich zu den p+-Typ-Verunreinigungsgebieten Kristalldefekte aufweisen, die selektiv in den Flächenschichtabschnitt der n--Typ-Epitaxieschicht 12 eingeführt werden.
  • Das heißt, die Entspannungsgebiete 16 des elektrischen Feldes können als zweite Trägereinfangsgebiete ausgebildet werden. Die zweiten Trägereinfangsgebiete können die gleiche Struktur aufweisen wie die vorstehend beschriebenen Trägereinfangsgebiete 15, mit der Ausnahme, dass sie im Flächenschichtabschnitt der n--Typ-Epitaxieschicht 12 ausgebildet werden.
  • Unter Bezugnahme auf 1 und 2 werden die p-Typ-Anschlussgebiete 17 im Flächenschichtabschnitt der n--Typ-Epitaxieschicht 12 ausgebildet. Im Flächenschichtabschnitt der n--Typ-Epitaxieschicht 12 entspannen die p-Typ-Anschlussgebiete 17 ein elektrisches Feld.
  • Die p-Typ-Anschlussgebiete 17 werden im Außengebiet 7 und entlang des Vorrichtungsausbildungsgebiets 6 ausgebildet. In dieser Ausführungsform werden die p-Typ-Anschlussgebiete 17 in Endlosformen (ringförmigen Viereckformen) ausgebildet, die in einer Draufsicht das Vorrichtungsausbildungsgebiet 6 umgeben.
  • In dieser Ausführungsform wird eine Vielzahl (hier fünf) von p-Typ-Anschlussgebieten 17 in Abständen in Richtungen weg vom Vorrichtungsausbildungsgebiet 6 ausgebildet. Die Vielzahl von p-Typ-Anschlussgebieten 17 weist p-Typ-Anschlussgebiete 17A, 17B, 17C, 17D und 17E auf, die in dieser Reihenfolge in Abständen vom Vorrichtungsausbildungsgebiet 6 zur Seite des Außengebiets 7 hin ausgebildet werden. Das Vorrichtungsausbildungsgebiet 6 kann durch ein Gebiet definiert werden, das von inneren Umfangsrändern des p-Typ-Anschlussgebiets 17A der innersten Seite umgeben ist.
  • Wenn die Entspannungsgebiete 16 des elektrischen Feldes die p+-Typ-Verunreinigungsgebiete aufweisen, kann die Vielzahl von p-Typ-Anschlussgebieten 17 jeweils p-Typ-Verunreinigungskonzentrationen aufweisen, die niedriger sind als p-Typ-Verunreinigungskonzentrationen der Entspannungsgebiete 16 des elektrischen Feldes.
  • Die Vielzahl von p-Typ-Anschlussgebieten 17 kann jeweils p-Typ-Verunreinigungskonzentrationen aufweisen, die im Wesentlichen gleich sind. Die Vielzahl von p-Typ-Anschlussgebieten 17 kann jeweils p-Typ-Verunreinigungskonzentrationen aufweisen, die im Wesentlichen verschieden sind.
  • Die Anzahl und die p-Typ-Verunreinigungskonzentrationen der p-Typ-Anschlussgebiete 17 können auf eine geeignete Weise gemäß einer Stärke des elektrischen Feldes, das entspannt werden soll, eingestellt werden und sind nicht auf jene der vorstehend beschriebenen Ausgestaltung beschränkt. Endabschnitte der Entspannungsgebiete 16 des elektrischen Feldes können mit dem p-Typ-Anschlussgebiet 17A der innersten Seite verbunden werden. Die Endabschnitte der Entspannungsgebiete 16 des elektrischen Feldes können in Abständen vom p-Typ-Anschlussgebiet 17A der innersten Seite ausgebildet werden.
  • Unter Bezugnahme auf 2 und 3 wird eine Isolationsschicht 21 auf der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet. Ein Kontaktloch 22, das das Vorrichtungsausbildungsgebiet 6 freilegt, wird in der Isolationsschicht 21 ausgebildet. Innenränder (Innenwände) der Isolationsschicht 21, die das Kontaktloch 22 definieren, sind direkt über einem p-Typ-Anschlussgebiet 17 angeordnet (hier das p-Typ-Anschlussgebiet 17A der innersten Seite).
  • Die Anodenpadelektrode 8 dringt in das Kontaktloch 22 von oberhalb der Isolationsschicht 21 ein. Innerhalb des Kontaktlochs 22 wird die Anodenpadelektrode 8 mit den n--Typ-Diodengebieten 14, den Trägereinfangsgebieten 15, den Entspannungsgebieten 16 des elektrischen Feldes und den p-Typ-Anschlussgebieten 17 elektrisch verbunden.
  • Die Struktur der Trägereinfangsgebiete 15 und die Struktur der Entspannungsgebiete 16 des elektrischen Feldes sind nicht auf die vorstehend beschriebenen Ausgestaltungen beschränkt und können beliebige von verschiedenen Ausgestaltungen annehmen. Andere Ausgestaltungsbeispiele der Trägereinfangsgebiete 15 und andere Ausgestaltungsbeispiele der Entspannungsgebiete 16 des elektrischen Feldes werden nun beschrieben.
  • 4 ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist ein Diagramm, das ein zweites Ausgestaltungsbeispiel der Trägereinfangsgebiete 15 zeigt. Strukturen in 4, die in 2 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 4 wird in dieser Ausführungsform das zweite Gebiet 19 jedes Trägereinfangsgebiets 15 mit dem n+-Typ-Halbleitersubstrat 11 verbunden. Das zweite Gebiet 19 des Trägereinfangsgebiets 15 weist einen ersten Abschnitt 19a, der innerhalb der n--Typ-Epitaxieschicht 12 ausgebildet ist, und einen zweiten Abschnitt 19b, der innerhalb des n+-Typ-Halbleitersubstrats 11 ausgebildet ist, auf.
  • Eine Kristalldefektdichte N2 des ersten Abschnitts 19a des zweiten Gebiets 19 ist höher als die n-Typ-Verunreinigungsdichte N1 der n--Typ-Epitaxieschicht 12 (N2>N1). Eine Kristalldefektdichte N2 des zweiten Abschnitts 19b des zweiten Gebiets 19 ist niedriger als eine n-Typ-Verunreinigungsdichte N3 des n+-Typ-Halbleitersubstrats 11 (N2<N3). Eine Funktionsweise praktisch als ein Akzeptor wird im zweiten Abschnitt 19b des zweiten Gebiets 19 unterdrückt.
  • 5 ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist ein Diagramm, das ein drittes Ausgestaltungsbeispiel der Trägereinfangsgebiete 15 zeigt. Strukturen in 5, die in 2 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 5 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 19 jedes Trägereinfangsgebiets 15 über einen Abstand hinweg zur Seite der ersten Hauptfläche 3 vom n+-Typ-Halbleitersubstrat 11 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 12 ist in einem Gebiet zwischen dem zweiten Gebiet 19 und dem n+-Typ-Halbleitersubstrat 11 angeordnet.
  • 6 ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist ein Diagramm, das ein viertes Ausgestaltungsbeispiel der Trägereinfangsgebiete 15 zeigt. Strukturen in 6, die in 2 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 6 wird in diesem Ausgestaltungsbeispiel das erste Gebiet 18 jedes Trägereinfangsgebiets 15 über einen Abstand hinweg zur Seite der der zweiten Hauptfläche 4 von der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 12 wird in einem Gebiet zwischen dem ersten Gebiet 18 und der ersten Hauptfläche 3 angeordnet.
  • 7 ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist ein Diagramm, das ein fünftes Ausgestaltungsbeispiel der Trägereinfangsgebiete 15 zeigt. Strukturen in 7, die in 2 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 7 sind in diesem Ausgestaltungsbeispiel die Trägereinfangsgebiete 15 in einem Inneren der n--Typ-Epitaxieschicht 12 schwebend.
  • Das heißt, das erste Gebiet 18 jedes Trägereinfangsgebiets 15 wird über einen Abstand hinweg zur Seite der zweiten Hauptfläche 4 von der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 12 wird in einem Gebiet zwischen dem ersten Gebiet 18 und der ersten Hauptfläche 3 angeordnet.
  • Außerdem wird das zweite Gebiet 19 jedes Trägereinfangsgebiets 15 über einen Abstand hinweg zur Seite ersten Hauptfläche 3 vom n+-Typ-Halbleitersubstrat 11 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 12 wird in einem Gebiet zwischen dem zweiten Gebiet 19 und dem n+-Typ-Halbleitersubstrat 11 angeordnet.
  • 8 ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist ein Diagramm, das ein sechstes Ausgestaltungsbeispiel der Trägereinfangsgebiete 15 zeigt. Strukturen in 8, die in 2 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 8 weist in diesem Ausgestaltungsbeispiel jedes Trägereinfangsgebiet 15 eine Vielzahl von eingeteilten Abschnitten 23 auf. Die Vielzahl von eingeteilten Abschnitten 23 ist in Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 ausgebildet.
  • Ein oberster eingeteilter Abschnitt 23, der oberhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 12 in der Vielzahl von eingeteilten Abschnitten 23 angeordnet ist, bildet das erste Gebiet 18 aus. Ein unterster eingeteilter Abschnitt 23, der unterhalb des Zwischengebiets C in der Vielzahl von eingeteilten Abschnitten 23 angeordnet ist, bildet das zweite Gebiet 19 aus.
  • Die Vielzahl von eingeteilten Abschnitten 23 kann jeweils verschiedene Dicken aufweisen. Die Vielzahl von eingeteilten Abschnitten 23 kann jeweils unterschiedliche Kristalldefektdichten N2 aufweisen. Die Vielzahl von eingeteilten Abschnitten 23 kann in gleichen Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 ausgebildet werden. Die Vielzahl von eingeteilten Abschnitten 23 kann in ungleichen Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 ausgebildet werden.
  • 9 ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist ein Diagramm, das ein siebtes Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt. Strukturen in 9, die in 2 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 9 wird in diesem Ausgestaltungsbeispiel jedes Trägereinfangsgebiet 15 entlang von Umfangsrändern eines eingebetteten Isolators 24 ausgebildet, eingebettet in den Flächenschichtabschnitt der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12.
  • Insbesondere werden die eingebetteten Isolatoren 24 in Gräben 25 eingebettet, die in der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet sind. Die Gräben 25 werden entlang von Umfangsrändern der n--Typ-Diodengebiete 14 ausgebildet.
  • Jeder Graben 25 wird in einer Bandform ausgebildet, die sich in einer Draufsicht entlang der ersten Richtung A erstreckt. In diesem Ausgestaltungsbeispiel werden die Gräben 25 in Abständen entlang der zweiten Richtung B ausgebildet.
  • Das heißt, die Gräben 25 werden in einer Draufsicht in einer Streifenform ausgebildet. Die Gräben 25 definieren Gebiete zwischen den n--Typ-Diodengebieten 14, die zueinander entlang der zweiten Richtung B benachbart sind. Die eingebetteten Isolatoren 24 werden in die Gräben 25 einer solchen Struktur eingebettet.
  • In diesem Ausgestaltungsbeispiel werden die Trägereinfangsgebiete 15 in Gebieten der n--Typ-Epitaxieschicht 12 entlang von Seitenwänden und unteren Wänden der Gräben 25 ausgebildet.
  • Ein Ausgestaltungsbeispiel, in dem zwei oder mehr Ausgestaltungsbeispiele der Trägereinfangsgebiete 15 gemäß dem ersten Ausgestaltungsbeispiel bis siebten Ausgestaltungsbeispiel auf eine beliebige Weise miteinander kombiniert werden, kann angewendet werden.
  • Zum Beispiel kann ein Ausgestaltungsbeispiel, das die Trägereinfangsgebiete 15 gemäß dem ersten Ausgestaltungsbeispiel aufweist, während es auch ein beliebiges oder eine Vielzahl der Trägereinfangsgebiete 15 gemäß dem zweiten Ausgestaltungsbeispiel bis siebten Ausgestaltungsbeispiel aufweist, angewendet werden.
  • Zum Beispiel kann die Struktur, mit der die ersten Gebiete 18 der Trägereinfangsgebiete 15 von der ersten Hauptfläche 3 freigelegt sind und die zweiten Gebiete 19 mit dem n+-Typ-Halbleitersubstrat 11 verbunden sind (siehe 2), auf die eingeteilten Abschnitte 23 gemäß dem sechsten Ausgestaltungsbeispiel angewendet werden (siehe 8).
  • In diesem Fall sind die obersten eingeteilten Abschnitte 23 von der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 freigelegt. Außerdem sind die untersten eingeteilten Abschnitte 23 mit dem n+-Typ-Halbleitersubstrat 11 verbunden.
  • Zum Beispiel kann die Struktur der Trägereinfangsgebiete 15 gemäß dem dritten Ausgestaltungsbeispiel (siehe 5), auf die Trägereinfangsgebiete 15 gemäß dem siebten Ausgestaltungsbeispiel angewendet werden (siehe 9). In diesem Fall werden die zweiten Gebiete 19 der Trägereinfangsgebiete 15 gemäß dem siebten Ausgestaltungsbeispiel über Abstände hinweg zur Seite der ersten Hauptfläche 3 vom n+-Typ-Halbleitersubstrat 11 ausgebildet.
  • Außerdem kann die Struktur der Trägereinfangsgebiete 15 gemäß dem vorstehend beschriebenen sechsten Ausgestaltungsbeispiel (siehe 8), auf die Trägereinfangsgebiete 15 gemäß dem siebten Ausgestaltungsbeispiel angewendet werden (siehe 9).
  • In diesem Fall kann jedes der Trägereinfangsgebiete 15 gemäß dem siebten Ausgestaltungsbeispiel die Vielzahl von eingeteilten Abschnitten 23 aufweisen, die in Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 ausgebildet werden.
  • In diesem Fall kann außerdem jedes der Trägereinfangsgebiete 15 gemäß dem siebten Ausgestaltungsbeispiel die Vielzahl von eingeteilten Abschnitten 23 aufweisen, die in Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 an einem Gebiet, das unterhalb der unteren Wand eines Grabens 25 liegt, ausgebildet werden.
  • In diesem Fall können die obersten eingeteilten Abschnitte 23 von den unteren Wänden der Gräben 25 freigelegt werden. Die obersten eingeteilten Abschnitte 23 können mit den eingebetteten Isolatoren 24 in Kontakt stehen. Die untersten eingeteilten Abschnitte 23 in der Vielzahl von eingeteilten Abschnitten 23 können mit dem n+-Typ-Halbleitersubstrat 11 in Kontakt stehen.
  • 10 ist eine Vergrößerungsansicht eines Abschnitts, der einer in 1 dargestellten Vergrößerungsansicht entspricht, und ist eine Draufsicht, die ein zweites Ausgestaltungsbeispiel der Entspannungsgebiete 16 des elektrischen Feldes zeigt. Strukturen in 10, die in 1 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 10 wird in diesem Ausgestaltungsbeispiel eine Vielzahl der Entspannungsgebiete 16 des elektrischen Feldes in Abständen entlang der ersten Richtung A in jedem Gebiet zwischen zueinander benachbarten Trägereinfangsgebieten 15 ausgebildet.
  • Die Vielzahl von Entspannungsgebieten 16 des elektrischen Feldes kann in einer Draufsicht in einer Matrix ausgebildet werden. Die Vielzahl von Entspannungsgebieten 16 des elektrischen Feldes kann in einer Draufsicht in einer gestaffelten Anordnung ausgebildet werden. Die Vielzahl von Entspannungsgebieten 16 des elektrischen Feldes kann in einer Draufsicht in einem zufälligen Array ausgebildet werden.
  • In diesem Ausführungsbeispiel schneidet, in einer Draufsicht, die Vielzahl von Entspannungsgebieten 16 des elektrischen Feldes die Trägereinfangsgebiete 15 nicht. Die Vielzahl von Entspannungsgebieten 16 des elektrischen Feldes legt die Trägereinfangsgebiete 15 frei. Abschnitte der Vielzahl von Entspannungsgebieten 16 des elektrischen Feldes können in einer Draufsicht die Trägereinfangsgebiete 15 überlappen.
  • 11 ist eine Vergrößerungsansicht eines Abschnitts, der der in 1 dargestellten Vergrößerungsansicht entspricht, und ist eine Draufsicht, die ein zweites Ausgestaltungsbeispiel der Entspannungsgebiete 16 des elektrischen Feldes zeigt. Strukturen in 11, die in 1 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 11 erstrecken sich in diesem Ausgestaltungsbeispiel die Entspannungsgebiete 16 des elektrischen Feldes entlang der ersten Richtung A. In diesem Ausgestaltungsbeispiel wird die Vielzahl von Entspannungsgebieten 16 des elektrischen Feldes in Abständen entlang der zweiten Richtung B ausgebildet.
  • Jedes Entspannungsgebiet 16 des elektrischen Feldes überlappt ein Trägereinfangsgebiet 15 in einer Draufsicht. Der Abstand DC zwischen Trägereinfangsgebieten 47 ist dem Abstand DE zwischen Entspannungsgebieten 16 des elektrischen Feldes im Wesentlichen gleich.
  • Die Breite WE in der zweiten Richtung B jedes Entspannungsgebiets 16 des elektrischen Feldes ist größer als die Breite WC in der zweiten Richtung B jedes Trägereinfangsgebiets 15. Beide Endabschnitte, in der zweiten Richtung B, jedes Trägereinfangsgebiets 15 sind, in einer Draufsicht, in einem mehr innen befindlichen Gebiet angeordnet als beide Endabschnitte, in der zweiten Richtung B, eines Entspannungsgebiets 16 des elektrischen Feldes.
  • In diesem Ausgestaltungsbeispiel werden die n--Typ-Diodengebiete 14, von denen jedes eine, in einer Draufsicht, sich entlang der ersten Richtung A erstreckende Bandform aufweist, durch die Vielzahl von Entspannungsgebieten 16 des elektrischen Feldes definiert. Mit den Entspannungsgebieten 16 des elektrischen Feldes einer solchen Struktur kann, wenn jedes Entspannungsgebiet 16 des elektrischen Feldes ein p+-Verunreinigungsgebiet aufweist, es einen pn-Übergangsabschnitt mit einem n--Typ-Diodengebiet 14 auf eine zufriedenstellende Weise bilden.
  • 12 ist ein Diagramm, das Ergebnisse einer mithilfe von Simulation durchgeführten Untersuchung einer Verteilung des elektrischen Feldes in der n--Typ-Epitaxieschicht 12 einer Halbleitervorrichtung 26 gemäß einem Referenzbeispiel zeigt. In 12 sind lediglich Hauptabschnitte der n--Typ-Epitaxieschicht 12 gezeigt.
  • Unter Bezugnahme auf 12 weist die Halbleitervorrichtung 26 gemäß dem Referenzbeispiel im Wesentlichen die gleiche Struktur auf wie die Halbleitervorrichtung 1, mit der Ausnahme, dass sie die Trägereinfangsgebiete 15 nicht aufweist. In 12 sind Abschnitte, die Strukturen entsprechen, die für die Halbleitervorrichtung 1 beschrieben wurden, mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Mit der Halbleitervorrichtung 26 gemäß dem Referenzbeispiel wird eine Sperrspannung von 200 V über der Anodenpadelektrode 8 und der Kathodenpadelektrode 13 angelegt. Die Dicke der n--Typ-Epitaxieschicht 12 wird auf ungefähr 4 µm eingestellt.
  • 13 ist ein Diagramm, das Ergebnisse einer mithilfe von Simulation durchgeführten Untersuchung einer Verteilung des elektrischen Feldes innerhalb der n--Typ-Epitaxieschicht 12 einer Halbleitervorrichtung 1 zeigt. In 13 sind lediglich Hauptabschnitte der n--Typ-Epitaxieschicht 12 gezeigt.
  • Mit der Halbleitervorrichtung 1 wird eine Sperrspannung von 600 V über der Anodenpadelektrode 8 und der Kathodenpadelektrode 13 angelegt. Die Dicke der n--Typ-Epitaxieschicht 12 wird auf ungefähr 4 µm eingestellt.
  • 14 ist ein Diagramm, in dem die Verteilung des elektrischen Feldes der Halbleitervorrichtung 26 gemäß dem Referenzbeispiel und die Verteilung des elektrischen Feldes der Halbleitervorrichtung 1 numerisch ausgedrückt sind. In 14 zeigt die Ordinate die elektrische Feldstärke [V/cm] an. In 14 zeiget die Abszisse eine Tiefe der n--Typ-Epitaxieschicht 12 [µm] an.
  • Erste Charakteristiken SP1 und zweite Charakteristiken SP2 sind in 14 dargestellt. Die ersten Charakteristiken SP1 zeigen Charakteristiken der Halbleitervorrichtung 26 gemäß dem Referenzbeispiel an. Die zweiten Charakteristiken SP2 zeigen Charakteristiken der Halbleitervorrichtung 1 an.
  • Unter Bezugnahme auf die Verteilung des elektrischen Feldes von 12 und die ersten Charakteristiken SP1 von 14 wurde bei der Halbleitervorrichtung 26 gemäß dem Referenzbeispiel festgestellt, dass die elektrische Feldstärke entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 allmählich abnimmt.
  • Eine Spannungsfestigkeit in Sperrrichtung der Halbleitervorrichtung 26 gemäß dem Referenzbeispiel wird durch eine Fläche, die durch die Ordinate, die Abszisse und die ersten Charakteristiken SP1 umgeben ist, bestimmt. Aus der Tatsache, dass die elektrische Feldstärke entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 allmählich abnimmt, kann nicht gesagt werden, dass die Spannungsfestigkeit in Sperrrichtung der Halbleitervorrichtung 26 gemäß dem Referenzbeispiel ausgezeichnet ist.
  • Andererseits wurde unter Bezugnahme auf die Verteilung des elektrischen Feldes von 13 und die zweiten Charakteristiken SP2 von 14 bei der Halbleitervorrichtung 1 herausgefunden, dass die Abnahme der elektrischen Feldstärke innerhalb der n--Typ-Epitaxieschicht 12 unterdrückt wird.
  • Es wurde ebenfalls festgestellt, dass die elektrische Feldstärke innerhalb der n--Typ-Epitaxieschicht 12 in einem hohen Zustand aufrechterhalten wird. Das heißt, bei der Halbleitervorrichtung 1 befindet sich die elektrische Feldstärke innerhalb der n--Typ-Epitaxieschicht 12 in einem solchen Zustand, dass sie entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 im Wesentlichen gleichmäßig ist.
  • Eine Fläche, die von der Ordinate, der Abszisse und den zweiten Charakteristiken SP2 umgeben ist, ist größer als die Fläche, die von der Ordinate, der Abszisse und den ersten Charakteristiken SP1 umgeben ist. Es versteht sich daher, dass die Halbleitervorrichtung 1 eine bessere Spannungsfestigkeit in Sperrrichtung aufweist als die Spannungsfestigkeit in Sperrrichtung der Halbleitervorrichtung 26 gemäß dem Referenzbeispiel.
  • Wie vorstehend beschrieben, werden bei der Halbleitervorrichtung 1 Elektronen, die die in der n--Typ-Epitaxieschicht 12 aufgenommenen Majoritätsträger sind, durch die in den Trägereinfangsgebieten 15 aufgenommen Kristalldefekte eingefangen. Das heißt, die in den Trägereinfangsgebieten 15 aufgenommenen Kristalldefekte weisen daher die gleiche Funktion auf wie Akzeptoren.
  • Insbesondere wird die in die n--Typ-Epitaxieschicht 12 eingeführte n--Typ-Verunreinig durch Freisetzen von Elektronen positiv ionisiert. Die Trägereinfangsgebiete 15 werden durch Einfangen der Elektronen im Gegensatz zu der positiv ionisierten n-Typ-Verunreinigung negativ geladen. Das heißt, die Trägereinfangsgebiete 15 wirken praktisch als Akzeptoren.
  • Eine Abnahme der elektrischen Feldstärke entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 wird, wenn eine Spannung an die n--Typ-Epitaxieschicht 12 angelegt wird, durch solche Trägereinfangsgebiete 15 unterdrückt.
  • Insbesondere weisen bei der Halbleitervorrichtung 1 die Trägereinfangsgebiete 15 die ersten Gebiete 18, die oberhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 12 angeordnet sind, und die zweiten Gebiete 19, die unterhalb des Zwischengebiets C angeordnet sind, auf.
  • Daher kann, wie in 13 und 14 dargestellt, die Abnahme der elektrischen Feldstärke in einem Gebiet oberhalb des Zwischengebiets C und einem Gebiet unterhalb des Zwischengebiets C durch die Trägereinfangsgebiete 15 unterdrückt werden.
  • Die elektrische Feldstärke innerhalb der n--Typ-Epitaxieschicht 12 kann dadurch in dem Zustand aufrechterhalten werden, in dem sie entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 hoch ist. Das heißt, die elektrische Feldstärke innerhalb der n--Typ-Epitaxieschicht 12 kann in einem beinahe gleichmäßigen Zustand gehalten werden. Infolgedessen kann die Spannungsfestigkeit verbessert werden.
  • Außerdem kann eine erste Verunreinigungskonzentration der n--Typ-Epitaxieschicht 12 auch erhöht werden, während die Trägereinfangsgebiete 15 ausgebildet werden. Eine Reduzierung des Durchlasswiderstands kann dadurch ebenfalls erzielt werden.
  • 15 ist ein Ablaufdiagramm eines Beispiels eines Verfahrens zum Herstellen der in 1 gezeigten Halbleitervorrichtung 1.
  • Beim Herstellen der Halbleitervorrichtung 1 wird zuerst das n+-Typ-Halbleitersubstrat 11 vorbereitet, das 4H-SiC aufweist. Als Nächstes wird parallel zum Einführen der n-Typ-Verunreinigung SiC epitaktisch von einer Hauptfläche des n+-Typ-Halbleitersubstrats 11 aufgewachsen (Schritt S1).
  • Die n--Typ-Epitaxieschicht 12 wird dadurch auf dem n+-Typ-Halbleitersubstrat 11 ausgebildet. Die erste Hauptfläche 3 wird durch die n--Typ-Epitaxieschicht 12 ausgebildet und die zweite Hauptfläche 4 wird durch das n+-Typ-Halbleitersubstrat 11 ausgebildet.
  • Als Nächstes wird eine p-Typ-Verunreinigung in den Flächenschichtabschnitt der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 eingeführt (Schritt S2). In dem vorliegenden Schritt werden zuerst die n--Typ-Diodengebiete 14 in der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 eingestellt. Als Nächstes wird die p-Typ-Verunreinigung selektiv in Gebiete der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 außerhalb der n--Typ-Diodengebiete 14 eingeführt.
  • Die p-Typ-Verunreinigung wird in Gebiete selektiv eingeführt, in denen die Entspannungsgebiete 16 des elektrischen Feldes auszubilden sind. Außerdem wird die p-Typ-Verunreinigung selektiv in Gebiete eingeführt, in denen die p-Typ-Anschlussgebiete 17 auszubilden sind. Die Einführung der p-Typ-Verunreinigung kann mithilfe eines Ionenimplantationsverfahrens über eine lonenimplantationsmaske, die eine vorgegebene Struktur aufweist, durchgeführt werden.
  • Als Nächstes wird die p-Typ-Verunreinigung mithilfe eines Ausheilungsbehandlungsverfahrens aktiviert (Schritt S3). Das Ausheilungsbehandlungsverfahren kann in einer Atmosphäre von nicht weniger als 1500°C durchgeführt werden. Die Entspannungsgebiete 16 des elektrischen Feldes und die p-Typ-Anschlussgebiete 17 werden dadurch ausgebildet.
  • Als Nächstes werden die Trägereinfangsgebiete 15 in Gebieten des Flächenschichtabschnitts der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 entlang der Umfangsränder der n--Typ-Diodengebiete 14 ausgebildet (Schritt S4).
  • Die Trägereinfangsgebiete 15 werden zum Beispiel ausgebildet, indem die n--Typ-Epitaxieschicht 12 mit leichten Ionen, Elektronen oder Neutronen usw. selektiv bestrahlt wird. Die leichten Ionen können zumindest einen Typ von Ionen aus Wasserstoffionen (H+), Heliumionen (He+) und Borionen (B+) aufweisen.
  • Als Nächstes werden die in der n--Typ-Epitaxieschicht 12 ausgebildeten Kristalldefekte durch ein Ausheilungsbehandlungsverfahren teilweise wiederhergestellt (Schritt S5). Das Ausheilungsbehandlungsverfahren kann unter einer Atmosphäre von weniger als 1500°C (zum Beispiel nicht mehr als 1200°C) durchgeführt werden. Der Ausheilungsbehandlungsschritt (Schritt S5) muss nicht notwendigerweise durchgeführt werden und kann ausgelassen werden.
  • Tiefen und Erstreckungen der Trägereinfangsgebiete 15 können gesteuert werden, indem eine Bestrahlungsenergie (Beschleunigungsspannung, die an eine Bestrahlungsvorrichtung angelegt wird) der leichten Ionen, Elektronen oder Neutronen usw. angepasst wird. Kristalldefektdichten können ebenfalls durch eine Bestrahlungszeit der leichten Ionen, Elektronen oder Neutronen usw. gesteuert werden. Durch eine geeignete Anpassung dieser Bedingungen können die Trägereinfangsgebiete 15 gemäß dem ersten Ausgestaltungsbeispiel bis siebten Ausgestaltungsbeispiel, die vorstehend beschrieben wurden, ausgebildet werden.
  • Die vorstehend beschriebenen Schritte des Ausbildens der Entspannungsgebiete 16 des elektrischen Feldes und der p-Typ-Anschlussgebiete 17 (Schritt S2 und Schritt S3) können nach den Schritten des Ausbildens der Trägereinfangsgebiete 15 (Schritt S4 und Schritt S5) ausgebildet werden.
  • Als Nächstes wird die Isolationsschicht 21 auf der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet (Schritt S6). Die Isolationsschicht 21 kann mithilfe eines CVD-Verfahrens (chemische Gasphasenabscheidung) ausgebildet werden.
  • Als Nächstes werden unnötige Abschnitte der Isolationsschicht 21 selektiv entfernt (Schritt S7). Die unnötigen Abschnitte der Isolationsschicht 21 können mithilfe eines Ätzverfahrens über eine Maske, die eine vorgegebene Struktur aufweist, entfernt werden. Das Kontaktloch 22 wird dadurch in der Isolationsschicht 21 ausgebildet.
  • Als Nächstes wird die Anodenpadelektrode 8 auf der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet (Schritt S8). Die Anodenpadelektrode 8 kann mithilfe eines Sputterverfahrens oder eines Plattierungsverfahrens ausgebildet werden.
  • Außerdem wird die Kathodenpadelektrode 13 auf der zweiten Hauptfläche 4 der n--Typ-Epitaxieschicht 12 ausgebildet (Schritt S9). Die Kathodenpadelektrode 13 kann mithilfe eines Sputterverfahrens oder eines Plattierungsverfahrens ausgebildet werden.
  • Der Schritt des Ausbildens der Anodenpadelektrode 8 (Schritt S8) kann nach dem Schritt des Ausbildens der Kathodenpadelektrode 13 (Schritt S9) durchgeführt werden. Die Halbleitervorrichtung 1 wird mithilfe solcher Schritte gefertigt.
  • Wie vorstehend beschrieben, können mit dem Verfahren zum Herstellen der Halbleitervorrichtung 1 die Trägereinfangsgebiete 15 durch selektives Bestrahlen der n--Typ-Epitaxieschicht 12 mit leichten Ionen, Elektronen oder Neutronen usw. ausgebildet werden (Schritt S4 und Schritt S5).
  • Ein komplizierter Herstellungsprozess wird daher zum Ausbilden der Trägereinfangsgebiete 15 nicht benötigt. Die Halbleitervorrichtung 1, die leicht herzustellen ist und mit der die Reduzierung des Durchlasswiderstands und die Verbesserung der Spannungsfestigkeit erzielt werden können, kann auf diese Weise bereitgestellt werden.
  • Ein Fall des Ausbildens einer Superübergangstruktur durch p-Typ-Verunreinigungsgebiete anstelle der Trägereinfangsgebiete 15 wird nun erwogen werden. Wenn eine vergleichsweise dicke n--Typ-Epitaxieschicht 12 in dieser Struktur angewendet wird, wäre es schwierig, die p-Typ-Verunreinigung in vergleichsweise tiefe Abschnitte der n--Typ-Epitaxieschicht 12 einzuführen. Die Schwierigkeit der Fertigung wird daher erhöht.
  • Insbesondere kann in einem Fall, in dem die n--Typ-Epitaxieschicht 12, die SiC aufweist, angewendet wird, eine Diffusion der p-Typ-Verunreinigung aufgrund der Eigenschaften von SiC, die von Silizium (Si) verschieden sind, nicht erwartet werden. Das Herstellungsverfahren wird daher tendenziell beschwerlich.
  • Als ein Beispiel ist ein Verfahren vorhanden, in dem p-Typ-Verunreinigungsgebiete, die entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 ausgerichtet sind, ausgebildet werden, indem epitaktisches Wachstum von SiC und Implantation der p-Typ-Verunreinigung abwechselnd wiederholt werden.
  • Als ein anderes Beispiel ist ein Verfahren zum Ausbilden von p-Typ-Verunreinigungsgebieten vorhanden, indem Gräben in der n--Typ-Epitaxieschicht 12 ausgebildet werden und danach ein p-Typ-SiC durch epitaktisches Wachstum innerhalb der Gräben eingebettet wird. Bei diesen Verfahren steigt die Schwierigkeit der Herstellung, wenn die n--Typ-Epitaxieschicht 12 dicker wird.
  • Andererseits können mit dem Verfahren zum Herstellen der Halbleitervorrichtung 1 die Trägereinfangsgebiete 15, die eine beliebige Kristalldefektdichte N2 aufweisen, in einem beliebigen Gebiet der n--Typ-Epitaxieschicht 12 ausgebildet werden, indem nur Bedingungen, wie z. B. Bestrahlungsmenge, Bestrahlungsenergie usw. der leichten Ionen, Elektronen oder Neutronen usw. angepasst werden.
  • Daher kann gesagt werden, dass die Wirkungen der Einführung der Trägereinfangsgebiete 15 aus der Sicht der Schwierigkeit und der Kosten der Herstellung besonders hoch sind, wenn die aus SiC gebildete n--Typ-Epitaxieschicht 12 angewendet wird oder wenn eine vergleichsweise dicke n--Typ-Epitaxieschicht 12 angewendet wird.
  • Die Schritte Des Ausbildens der Trägereinfangsgebiete 15 sind wirksam, wenn eine vergleichsweise dünne n--Typ-Epitaxieschicht 12, zum Beispiel von nicht weniger als 1 µm und nicht mehr als 10 µm, angewendet wird.
  • Die Schritte des Ausbildens der Trägereinfangsgebiete 15 sind ebenfalls wirksam, wenn eine vergleichsweise dicke n--Typ-Epitaxieschicht 12, zum Beispiel von nicht weniger als 10 µm und nicht mehr als 50 µm, angewendet wird.
  • Die Schritte des Ausbildens der Trägereinfangsgebiete 15 sind ebenfalls wirksam, wenn eine vergleichsweise dicke n--Typ-Epitaxieschicht 12, zum Beispiel von nicht weniger als 50 µm und nicht mehr als 100 µm, angewendet wird.
  • Die Schritte des Ausbildens der Trägereinfangsgebiete 15 sind ebenfalls wirksam, wenn eine vergleichsweise dicke n--Typ-Epitaxieschicht 12, zum Beispiel von nicht weniger als 100 µm und nicht mehr als 150 µm, angewendet wird.
  • Die Schritte des Ausbildens der Trägereinfangsgebiete 15 sind ebenfalls wirksam, wenn eine vergleichsweise dicke n--Typ-Epitaxieschicht 12, zum Beispiel von nicht weniger als 150 µm und nicht mehr als 200 µm, angewendet wird.
  • Außerdem werden mit diesem Verfahren zum Herstellen der Halbleitervorrichtung 1 die Schritte des Ausbildens der Trägereinfangsgebiete 15 (Schritt S4 und Schritt S5) nach den Schritten des Ausbildens der Entspannungsgebiete 16 des elektrischen Feldes und der p-Typ-Anschlussgebiete 17 (Schritt S2 und Schritt S3) durchgeführt.
  • Die Schritte des Ausbildens der Entspannungsgebiete 16 des elektrischen Feldes und der p-Typ-Anschlussgebiete 17 müssen daher nicht nach den Schritten des Ausbildens der Trägereinfangsgebiete 15 ausgeführt werden. Übermäßiges Erhitzen der Trägereinfangsgebiete 15 nach den Schritten des Ausbildens der Trägereinfangsgebiete 15 kann dadurch unterdrückt werden. Unerwünschtes Wiederherstellen der Kristalldefekte kann dadurch unterdrückt werden.
  • Außerdem können mit dem Verfahren zum Herstellen der Halbleitervorrichtung 1 die Entspannungsgebiete 16 des elektrischen Feldes, die p-Typ-Verunreinigungsgebiete aufweisen, unter Verwendung des Schritts des Ausbildens der p-Typ-Anschlussgebiete 17 ausgebildet werden. Eine Zunahme des Arbeitsaufwands, die die Hinzufügung der Entspannungsgebiete 16 des elektrischen Feldes begleitet, kann dadurch beim Herstellen der Halbleitervorrichtung 1, die die p-Typ-Anschlussgebiete 17 aufweist, verhindert werden.
  • Wenn die Entspannungsgebiete 16 des elektrischen Feldes zweite Trägereinfangsgebiete anstelle der p-Typ-Verunreinigungsgebiete aufweisen, können die Entspannungsgebiete 16 des elektrischen Feldes unter Verwendung der Schritte des Ausbildens der Trägereinfangsgebiete 15 ausgebildet werden. Ein Anstieg des Arbeitsaufwands, der mit der Hinzufügung der Entspannungsgebiete 16 des elektrischen Feldes einhergeht, kann dadurch in diesem Fall ebenfalls verhindert werden.
  • Mit dem Verfahren zum Herstellen der Halbleitervorrichtung 1 kann die Halbleitervorrichtung 1, die die Trägereinfangsgebiete 15 gemäß dem siebten Ausgestaltungsbeispiel aufweist (siehe 9), mithilfe des folgenden Herstellungsverfahrens ausgebildet werden.
  • Zuerst wird vor den Schritten des Ausbildens der Trägereinfangsgebiete 15 (Schritt S4 und Schritt S5) die Vielzahl von Gräben 25 in der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet.
  • In dem vorliegenden Schritt wird zuerst eine Maske, die eine vorgegebene Struktur aufweist, auf der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet. Die Maske weist eine Vielzahl von Öffnungen auf, die Gebiete freilegen, in denen die Vielzahl von Gräben 25 auszubilden sind.
  • Als Nächstes werden unnötige Abschnitte der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 mithilfe eines Ätzverfahrens über die Maske selektiv entfernt. Die Vielzahl von Gräben 25 wird dadurch selektiv in der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet.
  • Als Nächstes werden die Trägereinfangsgebiete 15 durch Schritt S4 und Schritt S5 ausgebildet. In Schritt S4 werden leichte Ionen, Elektronen oder Neutronen usw. auf die n--Typ-Epitaxieschicht 12, die von den Innenwandflächen der Gräben 25 freigelegt ist, eingestrahlt.
  • Als Nächstes werden Isolatoren in die Gräben 25 eingebettet. Die Isolatoren werden in die Gräben 25 durch Abscheiden eines Isolationsmaterials mithilfe eines CVD-Verfahrens und Entfernen des Isolationsmaterials mithilfe eines Rückätzverfahrens eingebettet. Die eingebetteten Isolatoren 24 werden dadurch innerhalb der Gräben 25 ausgebildet.
  • Danach kann durch Schritt S6 bis Schritt S9 die Halbleitervorrichtung 1, die die Trägereinfangsgebiete 15 gemäß dem siebten Ausgestaltungsbeispiel aufweist (siehe 9), hergestellt werden.
  • 16 ist eine Draufsicht auf eine Halbleitervorrichtung 31 gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung und ist ein Diagramm, das ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten 47 zeigt. 17 ist eine entlang der Linie XVII-XVII von 16 gezeichnete Schnittansicht. 18 ist eine entlang der Linie XVIII-XVIII von 16 gezeichnete Schnittansicht.
  • Unter Bezugnahme auf 16 weist die Halbleitervorrichtung 31 einen Chiphauptkörper 32 auf. Der Chiphauptkörper 32 weist eine erste Hauptfläche 33 auf einer Seite, eine zweite Hauptfläche 34 auf der anderen Seite, und Seitenflächen 35, die die erste Hauptfläche 33 und die zweite Hauptfläche 34 verbinden, auf.
  • Die erste Hauptfläche 33 und die zweite Hauptfläche 34 werden, in einer Draufsicht bei Betrachtung in Normalrichtung zu den Flächen (nachstehend einfach als Draufsicht bezeichnet), in Viereckformen ausgebildet. Ein Vorrichtungsausbildungsgebiet 36 und ein Außengebiet 37 werden im Chiphauptkörper 32 eingestellt.
  • Das Vorrichtungsausbildungsgebiet 36 ist ein Gebiet, in dem ein MISFET (Metall-Isolator-Halbleiterfeldtransistor) ausgebildet wird. Das Vorrichtungsausbildungsgebiet 36 wird auch als ein aktives Gebiet bezeichnet.
  • Das Vorrichtungsausbildungsgebiet 36 wird auf eine Viereckform, die vier Seiten, parallel zu den Seitenflächen 35 des Chiphauptkörpers 32 in einer Draufsicht, aufweist, eingestellt. Das Vorrichtungsausbildungsgebiet 36 wird auf ein Innengebiet des Chiphauptkörpers 32 in Abständen von Umfangsrändern des Chiphauptkörpers 32 eingestellt.
  • Das Außengebiet 37 wird, in einer Draufsicht, auf eine Endlosform (ringförmige Viereckform), die das Vorrichtungsausbildungsgebiet 36 in einem Gebiet zwischen den Seitenflächen 35 des Chiphauptkörpers 32 und dem Umfangsrändern des Vorrichtungsausbildungsgebiets 36 umgibt, eingestellt.
  • Eine Gatepadelektrode 38 und eine Sourcepadelektrode 39 werden als Vorderflächenelektroden auf der ersten Hauptfläche 33 des Chiphauptkörpers 32 ausgebildet. In 16 werden die Gatepadelektrode 38 und die Sourcepadelektrode 39 mit gestrichelten Linien angezeigt.
  • In dieser Ausführungsform wird die Gatepadelektrode 38, in einer Draufsicht, entlang eines Mittelgebiets auf einer Seitenfläche 35 ausgebildet. In dieser Ausführungsform wird die Gatepadelektrode 38, in einer Draufsicht, in einer Viereckform ausgebildet. Die Gatepadelektrode 38 kann stattdessen entlang eines Eckabschnitts ausgebildet werden, der zwei Seitenflächen 35 verbindet, die sich, in Draufsicht, entlang einander kreuzenden Richtungen erstrecken.
  • Die Sourcepadelektrode 39 deckt das Vorrichtungsausbildungsgebiet 36 in einem Gebiet außerhalb der Gatepadelektrode 38 ab. Die Gatepadelektrode 38 und die Sourcepadelektrode 39 können zumindest einen Typ von Substanz aus Gold, Kupfer und Aluminium aufweisen.
  • Unter Bezugnahme auf 17 weist der Chiphauptkörper 32 eine laminierte Struktur auf, die ein n+-Typ-Halbleitersubstrat 41 und eine n--Typ-Epitaxieschicht 42 (Halbleiterschicht), die auf dem n+-Typ-Halbleitersubstrat 41 ausgebildet ist, aufweist.
  • Das n+-Typ-Halbleitersubstrat 41 wird als ein Gebiet hoher Konzentration (Draingebiet) ausgebildet. Die n--Typ-Epitaxieschicht 42 wird als ein Gebiet niedriger Konzentration (Drain-Driftgebiet) ausgebildet.
  • Die n--Typ-Epitaxieschicht 42 bildet die erste Hauptfläche 33 des Chiphauptkörpers 32 aus. Das n+-Typ-Halbleitersubstrat 41 bildet die zweite Hauptfläche 34 des Chiphauptkörpers 32 aus. In der nachstehenden Beschreibung kann die erste Hauptfläche 33 des Chiphauptkörpers 32 auch als die erste Hauptfläche 33 der n--Typ-Epitaxieschicht 42 bezeichnet werden.
  • Als Materialien des n+-Typ-Halbleitersubstrats 41 und der n--Typ-Epitaxieschicht 42 können die gleichen Materialien angewendet werden wie jene des n+-Typ-Halbleitersubstrats 11 und der n--Typ-Epitaxieschicht 12, die vorstehend beschrieben wurden. Eine konkrete Beschreibung des n+-Typ-Halbleitersubstrats 41 und der n--Typ-Epitaxieschicht 42 wird weggelassen.
  • Eine Drainpadelektrode 43 als eine Rückflächenelektrode wird mit der zweiten Hauptfläche 34 des Chiphauptkörpers 32 verbunden. Die Drainpadelektrode 43 bildet einen ohmschen Übergang mit dem n+-Typ-Halbleitersubstrat 41.
  • Die Drainpadelektrode 43 kann eine dreilagige Struktur aufweisen, die einen Titanfilm, einen Nickelfilm und einen Silberfilm aufweist, die in dieser Reihenfolge von der zweiten Hauptfläche 34 des Chiphauptkörpers 32 laminiert werden. Die Drainpadelektrode 43 kann eine vierlagige Struktur aufweisen, die einen Titanfilm, einen Nickelfilm, einen Goldfilm und einen Silberfilm aufweist, die in dieser Reihenfolge von der zweiten Hauptfläche 34 des Chiphauptkörpers 32 laminiert werden.
  • Eine Dicke der n--Typ-Epitaxieschicht 42 kann nicht weniger als 1 µm und nicht mehr als 200 µm (zum Beispiel ungefähr 4 µm) betragen. Eine Spannungsfestigkeit der Halbleitervorrichtung 31 kann verbessert werden, indem die Dicke der n--Typ-Epitaxieschicht 42 erhöht wird.
  • Die Spannungsfestigkeit der Halbleitervorrichtung 31 wird durch eine maximale Spannung über der Sourcepadelektrode 39 und der Drainpadelektrode 43 definiert, wenn veranlasst wird, dass ein Sperrstrom quer durch die Sourcepadelektrode 39 und die Drainpadelektrode 43 fließt.
  • Die maximale Spannung über der Sourcepadelektrode 39 und der Drainpadelektrode 43 kann, wenn der Strom über die Sourcepadelektrode 39 und die Drainpadelektrode 43 auf 1 mA eingestellt ist, nicht weniger als 100 V und nicht mehr als 30000 V betragen. Zum Beispiel kann durch Einstellen der Dicke der n--Typ-Epitaxieschicht 42 auf nicht weniger als 5 µm eine Spannungsfestigkeit von nicht weniger als 1000 V erzielt werden.
  • Unter Bezugnahme auf 16 bis 18 werden p-Typ-Body-Gebiete 44 (Gebiete mit einer Verunreinigung des zweiten Leitfähigkeitstyps), n+-Typ-Sourcegebiete 45 (Gebiete mit Verunreinigung des ersten Leitfähigkeitstyps), p+-Typ-Kontaktgebiete 46, Trägereinfangsgebiete 47 und p-Typ-Anschlussgebiete 48 in der n--Typ-Epitaxieschicht 42 ausgebildet.
  • In 16 und 18 sind die Trägereinfangsgebiete 47 mit einer Kreuzschraffierung angezeigt. Außerdem sind in 16 die n+-Typ-Sourcegebiete 45 und die p+-Typ-Kontaktgebiete 46 mit einer Punktschraffierung angezeigt.
  • Unter Bezugnahme auf 16 und 17 werden die p-Typ-Body-Gebiete 44 in einem Flächenschichtabschnitt der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Jedes p-Typ-Body-Gebiet 44 wird in einer Bandform ausgebildet, die sich in einer Draufsicht entlang einer ersten Richtung A erstreckt.
  • In dieser Ausführungsform wird eine Vielzahl der p-Typ-Body-Gebiete 44 in Abständen entlang einer zweiten Richtung B, die die erste Richtung A schneidet, ausgebildet. Die p-Typ-Body-Gebiete 44 werden in einer Draufsicht in einer Streifenform ausgebildet.
  • In dieser Ausführungsform ist die erste Richtung A eine Richtung entlang einer beliebigen Seitenfläche 35 von den Seitenflächen 35 des Chiphauptkörpers 32. Die zweite Richtung B ist eine Richtung entlang einer Seitenfläche 35, die zu der beliebigen einen Seitenfläche 35 senkrecht ist.
  • Die erste Richtung A und die zweite Richtung B sind nicht auf Richtungen, die sich entlang der Seitenflächen 35 des Chiphauptkörpers 32 erstrecken, beschränkt. Die erste Richtung A und die zweite Richtung B können Richtungen, die sich entlang diagonalen Richtungen des Chiphauptkörpers 32 erstrecken, sein.
  • Unter Bezugnahme auf 16 und 17 werden die n+-Typ-Sourcegebiete 45 in Flächenschichtabschnitten der p-Typ-Body-Gebiete 44 ausgebildet. Jedes n+-Typ-Sourcegebiet 45 wird in einem inneren Gebiet über Abstände von Umfangsrändern eines p-Typ-Body-Gebiets 44 hinweg ausgebildet. Das n+-Typ-Sourcegebiet 45 wird in einer Bandform ausgebildet, die sich, in einer Draufsicht, entlang der ersten Richtung A erstreckt.
  • Unter Bezugnahme auf 16 und 17 werden die p+-Typ-Kontaktgebiete 46 in den Flächenschichtabschnitten der p-Typ-Body-Gebiete 44 ausgebildet. Jedes p+-Typ-Kontaktgebiet 46 wird, in einer Draufsicht, in einem mittleren Abschnitt eines p-Typ-Body-Gebiets 44 ausgebildet.
  • In dieser Ausführungsform wird jedes p+-Typ-Kontaktgebiet 46 in einer Bandform ausgebildet, die sich in einer Draufsicht entlang der ersten Richtung A erstreckt. Das p+-Typ-Kontaktgebiet 46 durchdringt ein n+-Typ-Sourcegebiet 45 von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 und wird mit einem p-Typ-Body-Gebiet 44 elektrisch verbunden.
  • Unter Bezugnahme auf 16 und 18 weist jedes Trägereinfangsgebiet 47 Kristalldefekte auf, die selektiv in die n--Typ-Epitaxieschicht 42 eingeführt werden. Die Kristalldefekte können Gitterdefekte aufweisen, die durch Zwischengitteratome oder Atomleerstellen repräsentiert sind.
  • Das Trägereinfangsgebiet 47 weist eine Kristalldefektdichte N2 auf, die höher ist als eine n-Typ-Verunreinigungsdichte N1 der n--Typ-Epitaxieschicht 42 (N1 <N2). Das Trägereinfangsgebiet 47 stellt außerdem ein Gebiet hohen Widerstands dar, das einen höheren speifischen Widerstand p2 aufweist als ein spezifischer Widerstand p1 der n--Typ-Epitaxieschicht 42 (p1<p2).
  • Die n-Typ-Verunreinigungsdichte N1 wird erzielt, indem ein Kapazitätswert und ein Spannungswert, die durch ein Kapazität-Spannung-Messverfahren erlangt werden, in eine n-Typ-Verunreinigungsdichte umgewandelt werden. Außerdem wird die n-Typ-Verunreinigungsdichte N1 auch mithilfe eines SIMS-Verfahrens (secondary ion mass spectrometry, Sekundärionenmassenspektrometrie) erzielt. Andererseits kann die Kristalldefektdichte N2 aus einer mithilfe eines DLTS-Verfahrens (deep level transient spectroscopy, Transientenspektroskopie im tiefen Bereich) erzielten Fallenniveaudichte berechnet werden.
  • Unter Bezugnahme auf 16 wird jedes Trägereinfangsgebiet 47 in einer Bandform ausgebildet, die sich entlang einer Kreuzrichtung (insbesondere der zweiten Richtung B), die in einer Draufsicht die p-Typ-Body-Gebiete 44 schneidet, erstreckt.
  • In dieser Ausführungsform wird eine Vielzahl der Trägereinfangsgebiete 47 in Abständen entlang der ersten Richtung A ausgebildet. Die Vielzahl von Trägereinfangsgebieten 47 wird dadurch, in einer Draufsicht, in einer Streifenform ausgebildet. Jedes Trägereinfangsgebiet 47 weist Kreuzungsabschnitte auf, die in einer Draufsicht die p-Typ-Body-Gebiete 44 schneiden.
  • Unter Bezugnahme auf 16 werden die Trägereinfangsgebiete 47 in Gebieten unterhalb der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 und/oder der p-Typ-Body-Gebiete 44 selektiv ausgebildet.
  • Die Trägereinfangsgebiete 47 werden in Spaltenformen ausgebildet, die sich entlang einer Dickenrichtung (Tiefenrichtung) der n--Typ-Epitaxieschicht 42 erstrecken. Die Dickenrichtung der n--Typ-Epitaxieschicht 42 ist auch die Richtung, die zur ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 senkrecht ist.
  • Jedes Trägereinfangsgebiet 47 weist ein erstes Gebiet 49 einer oberen Seite und ein zweites Gebiet 50 einer unteren Seite auf. Das erste Gebiet 49 ist oberhalb eines Zwischengebiets C der n--Typ-Epitaxieschicht 42 angeordnet. Das zweite Gebiet 50 ist unterhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 42 angeordnet.
  • Das Zwischengebiet C der n--Typ-Epitaxieschicht 42 ist ein Gebiet der n--Typ-Epitaxieschicht 42, das in einem, in Dickenrichtung, Zwischenabschnitt der n--Typ-Epitaxieschicht 42 angeordnet ist. In 15 und 16 ist das Zwischengebiet C mit einer Linie mit abwechselnd einem langen und zwei kurzen Strichen angezeigt.
  • Das erste Gebiet 49 des Trägereinfangsgebiets 47 kann von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 in Gebieten außerhalb der Kreuzungsabschnitte mit den p-Typ-Body-Abschnitten 44 freigelegt werden.
  • An den Kreuzungsabschnitten mit den p-Typ-Body-Gebieten 44 kann das erste Gebiet 49 des Trägereinfangsgebiets 47 mit den p-Typ-Body-Gebieten 44 in Kontakt stehen. In dieser Ausführungsform wird das zweite Gebiet 50 des Trägereinfangsgebiets 47 mit dem n+-Typ-Halbleitersubstrat 41 verbunden.
  • Strompfade werden in Gebieten der n--Typ-Epitaxieschicht 42 ausgebildet, die zwischen zueinander benachbarten Trägereinfangsgebieten 47 angeordnet sind. Die Strompfade weisen Strompfade über Inversionskanäle, die in den Flächenschichtabschnitten der p-Typ-Body-Gebiete 44 zwischen der Sourcepadelektrode 39 und der Drainpadelektrode 43 induziert werden, auf.
  • Die Trägereinfangsgebiete 47 fangen Majoritätsträger ein, und bilden dadurch eine Superübergangstruktur des Trägerspeichertyps mit der n--Typ-Epitaxieschicht 42 aus. Durch die Trägereinfangsgebiete 47 kann die elektrische Feldstärke innerhalb der n--Typ-Epitaxieschicht 42 in einem hohen Zustand aufrechterhalten werden.
  • Die in den Trägereinfangsgebieten 47 aufgenommenen Kristalldefekte fangen Elektronen ein, die die in der n--Typ-Epitaxieschicht 42 aufgenommenen Majoritätsträger sind. Das heißt, die in den Trägereinfangsgebieten 47 aufgenommenen Kristalldefekte weisen die gleiche Funktion auf wie Akzeptoren.
  • Insbesondere wird durch Freisetzen von Elektronen die in die n--Typ-Epitaxieschicht 42 eingeführte n--Typ-Verunreinig positiv ionisiert. Durch Einfangen der Elektronen werden die Trägereinfangsgebiete 47 im Gegensatz zu der positiv ionisierten n-Typ-Verunreinigung negativ geladen. Das heißt, die Trägereinfangsgebiete 47 wirken praktisch als Akzeptoren.
  • Durch solche Trägereinfangsgebiete 47 wird eine Abnahme der elektrischen Feldstärke entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42, wenn eine Spannung an die n--Typ-Epitaxieschicht 42 angelegt wird, unterdrückt.
  • Die elektrische Feldstärke innerhalb der n--Typ-Epitaxieschicht 42 wird dadurch in einem Zustand aufrechterhalten, in dem sie entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 hoch ist. Das heißt, die elektrische Feldstärke innerhalb der n--Typ-Epitaxieschicht 42 wird in einem beinahe gleichmäßigen Zustand oder einem gleichmäßigen Zustand gehalten.
  • Unter Bezugnahme auf 16 bis 18 wird ein Abstand DC zwischen Trägereinfangsgebieten 47 vorzugsweise auf nicht größer eingestellt als ein Abstand DB zwischen p-Typ-Body-Gebieten 44. Insbesondere ist der Abstand DC ein Abstand entlang der ersten Richtung A zwischen einem mittleren Abschnitt eines Trägereinfangsgebiets 47 und einem mittleren Abschnitt eines anderen Trägereinfangsgebiets 47. Außerdem ist der Abstand DB insbesondere ein Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt eines p-Typ-Body-Gebiets 44 und einem mittleren Abschnitt eines anderen p-Typ-Body-Gebiets 44.
  • Ein Fall, in dem der Abstand DC zwischen Trägereinfangsgebieten 47 nicht größer als der Abstand DB zwischen p-Typ-Body-Gebieten 44 eingestellt wird, wird nun in einer Struktur erwogen, in der sich die Trägereinfangsgebiete 47 entlang der p-Typ-Body-Gebiete 44 und in der ersten Richtung A erstrecken.
  • In diesem Fall ist es möglich, dass zwei oder mehr Trägereinfangsgebiete 47 in einem Gebiet der n--Typ-Epitaxieschicht 42 unterhalb eines p-Typ-Body-Gebiets 44 ausgebildet werden. In dem Gebiet unterhalb des p-Typ-Body-Gebiets 44 wird ein Strompfad in einem Gebiet, das durch das p-Typ-Body-Gebiet 44 und die zwei oder mehr Trägereinfangsgebiete 47 definiert ist, kaum ausgebildet. Daher steigt als Ergebnis der Reduzierung des Strompfads ein Durchlasswiderstand an.
  • Daher wird mit der Halbleitervorrichtung 31 eine Struktur angewendet, in der die Trägereinfangsgebiete 47 die p-Typ-Body-Gebiete 44 schneiden. Das Ausbilden eines Gebiets, das durch ein p-Typ-Body-Gebiet 44 und zwei oder mehr Trägereinfangsgebiete 47 definiert ist, in einem Gebiet unterhalb des p-Typ-Body-Gebiets 44 kann dadurch verhindert werden.
  • Die Reduzierung des Strompfads kann daher unterdrückt werden und daher kann ein Anstieg des Durchlasswiderstands unterdrückt werden. Außerdem kann der Abstand DC zwischen Trägereinfangsgebieten 47 auf einen beliebigen Wert eingestellt werden, der nicht größer ist als ein Abstand DB zwischen p-Typ-Body-Gebieten 44. Ein Unterdrücken des Anstiegs des Durchlasswiderstands und eine Verbesserung der Spannungsfestigkeit können dadurch erzielt werden.
  • Der Abstand DC kann nicht weniger als 1 µm und nicht mehr als 20 µm betragen. Der Abstand DB kann nicht weniger als 2 µm und nicht mehr als 25 µm betragen. Eine Breite WC in der zweiten Richtung B jedes Trägereinfangsgebiets 47 ist kleiner als eine Breite WB in der zweiten Richtung B jedes p-Typ-Body-Gebiets 44. Die Breite WC kann nicht weniger als 0,1 µm und nicht mehr als 10 µm betragen. Die Breite WB kann nicht weniger als 2 µm und nicht mehr als 20 µm betragen.
  • Ein Abstand L, entlang der zweiten Richtung B, eines Abschnitts der n--Typ-Epitaxieschicht 42, der zwischen zwei zueinander benachbarten Trägereinfangsgebieten 47 angeordnet ist, kann nicht größer sein als eine Summe W1+W2 einer ersten Breite W1 einer ersten Verarmungsschicht, die sich von dem Trägereinfangsgebiet 47 erstreckt, und einer zweiten Breite W2 einer zweiten Verarmungsschicht, die sich von dem anderen Trägereinfangsgebiet 47 erstreckt (L≤W1+W2).
  • In diesem Fall überlappen die erste Verarmungsschicht und die zweite Verarmungsschicht einander im Abschnitt der n--Typ-Epitaxieschicht 42, der zwischen den zwei zueinander benachbarten Trägereinfangsgebieten 47 angeordnet ist. Der Abschnitt der n--Typ-Epitaxieschicht 42, der zwischen den zwei zueinander benachbarten Trägereinfangsgebieten 47 angeordnet ist, wird dadurch verarmt.
  • Unter Bezugnahme auf 16 bis 18 werden die p-Typ-Anschlussgebiete 48 in einem Flächenschichtabschnitt der n--Typ-Epitaxieschicht 42 ausgebildet. Im Flächenschichtabschnitt der n--Typ-Epitaxieschicht 42 entspannen die p-Typ-Anschlussgebiete 48 das elektrische Feld.
  • Die p-Typ-Anschlussgebiete 48 werden im Außengebiet 37 und entlang des Vorrichtungsausbildungsgebiets 36 ausgebildet. In dieser Ausführungsform werden die p-Typ-Anschlussgebiete 48 in Endlosformen (ringförmigen Viereckformen) ausgebildet, die in einer Draufsicht das Vorrichtungsausbildungsgebiet 36 umgeben.
  • In dieser Ausführungsform wird eine Vielzahl (hier fünf) der p-Typ-Anschlussgebiete 48 in Abständen in Richtungen weg vom Vorrichtungsausbildungsgebiet 36 ausgebildet. Die Vielzahl von p-Typ-Anschlussgebieten 48 weist p-Typ-Anschlussgebiete 48A, 48B, 48C, 48D und 48E auf, die in dieser Reihenfolge in Abständen von dem Vorrichtungsausbildungsgebiet 36 zur Seite des Außengebiets 37 hin ausgebildet werden. Das Vorrichtungsausbildungsgebiet 36 kann durch ein Gebiet definiert werden, das von inneren Umfangsrändern des p-Typ-Anschlussgebiets 48A der innersten Seite umgeben ist.
  • Die Vielzahl von p-Typ-Anschlussgebieten 48 kann jeweils p-Typ-Verunreinigungskonzentrationen aufweisen, die niedriger sind als p-Typ-Verunreinigungskonzentrationen der p+-Typ-Kontaktgebiete 46. Die Vielzahl von p-Typ-Anschlussgebieten 48 kann jeweils p-Typ-Verunreinigungskonzentrationen aufweisen, die im Wesentlichen gleich sind. Die Vielzahl von p-Typ-Anschlussgebieten 48 kann jeweils p-Typ-Verunreinigungskonzentrationen aufweisen, die im Wesentlichen verschieden sind.
  • Die Anzahl und die p-Typ-Verunreinigungskonzentrationen der p-Typ-Anschlussgebiete 48 können auf eine geeignete Weise gemäß einer Stärke des elektrischen Feldes, das entspannt werden soll, eingestellt werden und sind nicht auf jene der vorstehend beschriebenen Ausgestaltung beschränkt.
  • Unter Bezugnahme auf 17 und 18 werden plane Gatestrukturen 54 auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Jede plane Gatestruktur 54 weist eine laminierte Struktur auf, die einen Gateisolationsfilm 55 und eine Gateelektrode 56 aufweist, die in dieser Reihenfolge auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet werden.
  • Die plane Gatestruktur 54 wird in einer Bandform ausgebildet, die sich, in einer Draufsicht, entlang der ersten Richtung A zwischen zueinander benachbarten p-Typ-Body-Gebieten 44 erstreckt. In dieser Ausführungsform wird eine Vielzahl der planen Gatestrukturen 54 in Abständen entlang der zweiten Richtung B ausgebildet. Die Vielzahl von planen Gatestrukturen 54 wird dadurch in einer Draufsicht in einer Streifenform ausgebildet.
  • Die Gateelektroden 56 sind den p-Typ-Body-Gebieten 44, den n+-Typ-Sourcegebieten 45 und der n--Typ-Epitaxieschicht 42 zugewandt, wobei die Gateisolationsfilme 55 dazwischen angeordnet sind. Die Gateelektroden 56 sind mit der Gatepadelektrode 38 in einem nicht dargestellten Gebiet elektrisch verbunden.
  • Eine Isolationsschicht 57 wird auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Die Isolationsschicht 57 deckt die Gateelektroden 56 ab. Die Kontaktlöcher 58, die die n+-Typ-Sourcegebiete 45, die p+-Typ-Kontaktgebiete 46 und die p-Typ-Anschlussgebiete 48 freilegen, werden selektiv in der Isolationsschicht 57 ausgebildet.
  • Innenränder (Innenwände) der Isolationsschicht 57, die das Kontaktloch 58, das an einer äußersten Seite angeordnet ist, definieren, sind direkt über einem p-Typ-Anschlussgebiet 48 angeordnet (hier das p-Typ-Anschlussgebiet 48A der innersten Seite).
  • Die vorstehend beschriebene Sourcepadelektrode 39 dringt in die Kontaktlöcher 58 von oberhalb der Isolationsschicht 57 ein. Innerhalb der Kontaktlöcher 58 wird die Sourcepadelektrode 39 mit den n+-Typ-Sourcegebieten 45, den p+-Typ-Kontaktgebieten 46 und den p-Typ-Anschlussgebieten 48 elektrisch verbunden.
  • Die Struktur der Trägereinfangsgebiete 47 ist nicht auf die vorstehend beschriebene Ausgestaltung beschränkt und kann beliebige von verschiedenen Ausgestaltungen annehmen. Andere Ausgestaltungsbeispiele der Trägereinfangsgebiete 47 werden nun beschrieben.
  • 19 ist eine Schnittansicht eines Abschnitts, der 18 entspricht, und ist eine Schnittansicht, die ein zweites Ausgestaltungsbeispiel der Trägereinfangsgebiete 47 zeigt. Strukturen in 19, die in 18 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 19 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 50 jedes Trägereinfangsgebiets 47 mit dem n+-Typ-Halbleitersubstrat 41 verbunden. Das zweite Gebiet 50 des Trägereinfangsgebiets 47 weist einen ersten Abschnitt 50a, der innerhalb der n--Typ-Epitaxieschicht 42 ausgebildet ist, und einen zweiten Abschnitt 50b, der innerhalb des n+-Typ-Halbleitersubstrats 41 ausgebildet ist, auf.
  • Eine Kristalldefektdichte N2 des ersten Abschnitts 50a des zweiten Gebiets 50 ist höher als die n-Typ-Verunreinigungsdichte N1 der n--Typ-Epitaxieschicht 42 (N2>N1). Die Kristalldefektdichte N2 des zweiten Abschnitts 50b des zweiten Gebiets 50 ist niedriger als eine n-Typ-Verunreinigungsdichte N3 des n+-Typ-Halbleitersubstrats 41 (N2<N3). Eine praktische Funktionsweise als ein Akzeptor ist im zweiten Abschnitt 50b des zweiten Gebiets 50 unterdrückt.
  • 20 ist eine Schnittansicht eines Abschnitts, der 18 entspricht, und ist eine Schnittansicht, die ein drittes Ausgestaltungsbeispiel der Trägereinfangsgebiete 47 zeigt. Strukturen in 20, die in 18 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 20 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 50 jedes Trägereinfangsgebiets 47 über einen Abstand hinweg zur Seite ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem zweiten Gebiet 50 und dem n+-Typ-Halbleitersubstrat 41 angeordnet.
  • 21 ist eine Schnittansicht eines Abschnitts, der 18 entspricht, und ist eine Schnittansicht, die ein viertes Ausgestaltungsbeispiel der Trägereinfangsgebiete 47 zeigt. Strukturen in 21, die in 18 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 21 wird in diesem Ausgestaltungsbeispiel das erste Gebiet 49 jedes Trägereinfangsgebiets 47 über einen Abstand hinweg zur Seite der der zweiten Hauptfläche 34 von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem ersten Gebiet 49 und der ersten Hauptfläche 33 angeordnet.
  • 22 ist eine Schnittansicht eines Abschnitts, der 18 entspricht, und ist eine Schnittansicht, die ein fünftes Ausgestaltungsbeispiel der Trägereinfangsgebiete 47 zeigt. Strukturen in 22, die in 18 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 22 sind in diesem Ausgestaltungsbeispiel die Trägereinfangsgebiete 47 in einem Inneren der n--Typ-Epitaxieschicht 42 schwebend.
  • Das heißt, das erste Gebiet 49 jedes Trägereinfangsgebiets 47 wird über einen Abstand hinweg zur Seite der zweiten Hauptfläche 34 von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem ersten Gebiet 49 und der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 angeordnet.
  • Außerdem wird das zweite Gebiet 50 jedes Trägereinfangsgebiets 47 über einen Abstand hinweg zur Seite ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem zweiten Gebiet 50 und dem n+-Typ-Halbleitersubstrat 41 angeordnet.
  • 23 ist eine Schnittansicht eines Abschnitts, der 18 entspricht und ist eine Schnittansicht, die ein sechstes Ausgestaltungsbeispiel der Trägereinfangsgebiete 47 zeigt. Strukturen in 23, die in 18 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 23 weist in diesem Ausgestaltungsbeispiel jedes Trägereinfangsgebiet 47 eine Vielzahl von eingeteilten Abschnitten 59 auf. Die Vielzahl von eingeteilten Abschnitten 59 ist in Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 ausgebildet.
  • Ein oberster eingeteilter Abschnitt 59, der oberhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 42 in der Vielzahl von eingeteilten Abschnitten 59 angeordnet ist, bildet das erste Gebiet 49 aus. Ein unterster eingeteilter Abschnitt 59, der unterhalb des Zwischengebiets C in der Vielzahl von eingeteilten Abschnitten 59 angeordnet ist, bildet das zweite Gebiet 50 aus.
  • Die Vielzahl von eingeteilten Abschnitten 59 kann jeweils verschiedene Dicken aufweisen. Die Vielzahl von eingeteilten Abschnitten 59 kann außerdem jeweils unterschiedliche Kristalldefektdichten N2 aufweisen. Die Vielzahl von eingeteilten Abschnitten 59 kann außerdem in gleichen Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 ausgebildet werden. Die Vielzahl von eingeteilten Abschnitten 59 kann außerdem in ungleichen Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 ausgebildet werden.
  • 24 ist eine Schnittansicht eines Abschnitts, der 17 entspricht, und ist eine Schnittansicht, die ein siebtes Ausgestaltungsbeispiel der Trägereinfangsgebiete zeigt. Strukturen in 24, die in 17 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • In diesem Ausgestaltungsbeispiel erstrecken sich die Trägereinfangsgebiete 47 entlang der ersten Richtung A. Die Trägereinfangsgebiete 47 erstrecken sich entlang der p-Typ-Body-Gebiete 44 und überlappen die p-Typ-Body-Gebiete 44 in einer Draufsicht.
  • Der Abstand DC zwischen Trägereinfangsgebieten 47 ist dem Abstand DB zwischen p-Typ-Body-Gebieten 44 im Wesentlichen gleich. Die jeweiligen Trägereinfangsgebiete 47 werden in Gebieten der n--Typ-Epitaxieschicht 42 unterhalb der p-Typ-Body-Gebiete 44 in einer Eins-zu-Eins-Entsprechung mit den jeweiligen p-Typ-Body-Gebieten 44 ausgebildet.
  • Das erste Gebiet 49 jedes Trägereinfangsgebiets 47 kann mit einem p-Typ-Body-Gebiet 44 in Kontakt stehen. Das zweite Gebiet 50 jedes Trägereinfangsgebiets 47 kann mit dem n+-Typ-Halbleitersubstrat 41 verbunden sein.
  • Ein Ausgestaltungsbeispiel, in dem zwei oder mehr Ausgestaltungsbeispiele der Trägereinfangsgebiete 47 gemäß dem ersten Ausgestaltungsbeispiel bis siebten Ausgestaltungsbeispiel auf eine beliebige Weise miteinander kombiniert werden, kann angewendet werden.
  • Zum Beispiel kann ein Ausgestaltungsbeispiel, das die Trägereinfangsgebiete 47 gemäß dem ersten Ausgestaltungsbeispiel aufweist, während es auch ein beliebiges oder eine Vielzahl der Trägereinfangsgebiete 47 gemäß dem zweiten Ausgestaltungsbeispiel bis siebten Ausgestaltungsbeispiel aufweist, angewendet werden.
  • Zum Beispiel kann die Struktur, mit der die ersten Gebiete 49 der Trägereinfangsgebiete 47 von der ersten Hauptfläche 33 freigelegt sind und die zweiten Gebiete 50 mit dem n+-Typ-Halbleitersubstrat 41 verbunden sind (siehe 18), auf die eingeteilten Abschnitte 59 gemäß dem sechsten Ausgestaltungsbeispiel angewendet werden (siehe 23).
  • In diesem Fall sind die obersten eingeteilten Abschnitte 59 von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 freigelegt. Außerdem sind die untersten eingeteilten Abschnitte 59 mit dem n+-Typ-Halbleitersubstrat 41 verbunden.
  • Zum Beispiel kann die Struktur, in der die ersten Gebiete 49 der Trägereinfangsgebiete 47 über Abstände hinweg in Dickenrichtung (zur Seite der zweiten Hauptfläche 34) von den p-Typ-Body-Gebieten 44 ausgebildet sind, und die zweiten Gebiete 50 über Abstände hinweg zur Seite der ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet sind (siehe 22), auf die eingeteilten Abschnitte 59 gemäß dem sechsten Ausgestaltungsbeispiel angewendet werden (siehe 23).
  • In diesem Fall werden die obersten eingeteilten Abschnitte 59 über die Abstände hinweg in Dickenrichtung (zur Seite der zweiten Hauptfläche 34) von den p-Typ-Body-Gebieten 44 ausgebildet. Außerdem werden die untersten eingeteilten Abschnitte 59 über die Abstände hinweg zur Seite der ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet.
  • Wie vorstehend beschrieben werden bei der Halbleitervorrichtung 31 Elektronen, die die in der n--Typ-Epitaxieschicht 42 aufgenommenen Majoritätsträger sind, durch die Kristalldefekte eingefangen. Die in den Trägereinfangsgebieten 47 aufgenommenen Kristalldefekte weisen daher die gleiche Funktion auf wie Akzeptoren.
  • Insbesondere wird die in die n--Typ-Epitaxieschicht 42 eingeführte n-Typ-Verunreinig durch Freisetzen von Elektronen positiv ionisiert. Die Trägereinfangsgebiete 47 werden durch Einfangen der Elektronen im Gegensatz zu der positiv ionisierten n-Typ-Verunreinigung negativ geladen. Das heißt, die Trägereinfangsgebiete 47 wirken praktisch als Akzeptoren.
  • Eine Abnahme der elektrischen Feldstärke entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 wird, wenn eine Spannung an die n--Typ-Epitaxieschicht 42 angelegt wird, durch solche Trägereinfangsgebiete 47 unterdrückt.
  • Insbesondere weisen bei der Halbleitervorrichtung 31 die Trägereinfangsgebiete 47 die ersten Gebiete 49, die oberhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 42 angeordnet sind, und die zweiten Gebiete 50, die unterhalb des Zwischengebiets C angeordnet sind, auf.
  • Daher kann die Abnahme der elektrischen Feldstärke in einem Gebiet oberhalb des Zwischengebiets C und einem Gebiet unterhalb des Zwischengebiets C durch die Trägereinfangsgebiete 47 auf dieselbe Weise unterdrückt werden wie die Verteilung des elektrischen Feldes von 13 und die zweiten Charakteristiken SP2 von 14, die vorstehend beschrieben wurden.
  • Die elektrische Feldstärke innerhalb der n--Typ-Epitaxieschicht 42 kann dadurch in dem Zustand aufrechterhalten werden, in dem sie entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 hoch ist. Das heißt, die elektrische Feldstärke innerhalb der n--Typ-Epitaxieschicht 42 kann in einem beinahe gleichmäßigen Zustand gehalten werden. Infolgedessen kann die Spannungsfestigkeit verbessert werden.
  • Außerdem kann eine erste Verunreinigungskonzentration der n--Typ-Epitaxieschicht 42 auch erhöht werden, während die Trägereinfangsgebiete 47 ausgebildet werden. Eine Reduzierung des Durchlasswiderstands kann dadurch ebenfalls erzielt werden.
  • 25 ist ein Ablaufdiagramm eines Beispiels eines Verfahrens zum Herstellen der in 16 gezeigten Halbleitervorrichtung 31.
  • Beim Herstellen der Halbleitervorrichtung 31 wird zuerst das n+-Typ-Halbleitersubstrat 41 vorbereitet, das 4H-SiC aufweist. Als Nächstes wird parallel zum Einführen der n-Typ-Verunreinigung SiC epitaktisch von einer Hauptfläche des n+-Typ-Halbleitersubstrats 41 aufgewachsen (Schritt S11).
  • Die n--Typ-Epitaxieschicht 42 wird dadurch auf dem n+-Typ-Halbleitersubstrat 41 ausgebildet. Die erste Hauptfläche 33 wird durch die n--Typ-Epitaxieschicht 42 ausgebildet und die zweite Hauptfläche 34 wird durch das n+-Typ-Halbleitersubstrat 41 ausgebildet.
  • Als Nächstes werden eine p-Typ-Verunreinigung und eine n-Typ-Verunreinigung in den Flächenschichtabschnitt der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 eingeführt (Schritt S12).
  • Die p-Typ-Verunreinigung wird in Gebiete, in denen die p-Typ-Body-Gebiete 44 auszubilden sind, Gebiete, in denen die p+-Typ-Kontaktgebiete 46 auszubilden sind, und Gebiete, in denen die p-Typ-Anschlussgebiete 48 auszubilden sind, selektiv eingeführt.
  • Die n-Typ-Verunreinigung wird in Gebiete eingeführt, in denen die n+-Typ-Sourcegebiete 45 auszubilden sind. Die Einführung der p-Typ-Verunreinigung und die Einführung der n-Typ-Verunreinigung können mithilfe einer Ionenimplantation über eine lonenimplantationsmaske, die eine vorgegebene Struktur aufweist, durchgeführt werden.
  • Als Nächstes werden die p-Typ-Verunreinigung und die n-Typ-Verunreinigung mithilfe eines Ausheilungsbehandlungsverfahrens aktiviert (Schritt S13). Das Ausheilungsbehandlungsverfahren kann unter einer Atmosphäre von nicht weniger als 1500°C durchgeführt werden. Die p-Typ-Body-Gebiete 44, die p+-Typ-Kontaktgebiete 46, die p-Typ-Anschlussgebiete 48 und die n+-Typ-Sourcegebiete 45 werden dadurch ausgebildet.
  • Als Nächstes werden die Gateisolationsfilme 55 auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet (Schritt S14). Die Gateisolationsfilme 55 können mithilfe eines thermischen Oxidationsbehandlungsverfahrens oder eines CVD-Verfahrens ausgebildet werden. Die Gateisolationsfilme 55 können SiO2-Filme aufweisen.
  • Die Gateisolationsfilme 55 können Isolationsfilme aufweisen, die von SiO2-Filmen verschieden sind. Die Gateisolationsfilme 55 können SiN-Filme aufweisen. In diesem Fall können die Gateisolationsfilme 55 mithilfe des CVD-Verfahrens ausgebildet werden.
  • Als Nächstes werden die Trägereinfangsgebiete 47 in der n--Typ-Epitaxieschicht 42 ausgebildet (Schritt S15). Die Trägereinfangsgebiete 47 werden zum Beispiel ausgebildet, indem die n--Typ-Epitaxieschicht 42 mit leichten Ionen, Elektronen oder Neutronen usw. selektiv bestrahlt wird. Die leichten Ionen können zumindest einen Typ von Ionen aus Wasserstoffionen (H+), Heliumionen (He+) und Borionen (B+) aufweisen.
  • Als Nächstes werden die in der n--Typ-Epitaxieschicht 42 ausgebildeten Kristalldefekte durch ein Ausheilungsbehandlungsverfahren teilweise wiederhergestellt (Schritt S16). Das Ausheilungsbehandlungsverfahren kann unter einer Atmosphäre von weniger als 1500℃ (zum Beispiel nicht mehr als 1200°C) durchgeführt werden. Der Ausheilungsbehandlungsschritt (Schritt S16) muss nicht notwendigerweise durchgeführt werden und kann weggelassen werden.
  • Tiefen und Erstreckungen der Trägereinfangsgebiete 47 können gesteuert werden, indem eine Bestrahlungsenergie (Beschleunigungsspannung, die an eine Bestrahlungsvorrichtung angelegt wird) der leichten Ionen, Elektronen oder Neutronen usw. angepasst wird. Kristalldefektdichten können ebenfalls durch eine Bestrahlungszeit der leichten Ionen, Elektronen oder Neutronen usw. gesteuert werden. Durch eine geeignete Anpassung dieser Bedingungen können die Trägereinfangsgebiete 47 gemäß dem ersten Ausgestaltungsbeispiel bis siebten Ausgestaltungsbeispiel, die vorstehend beschrieben wurden, ausgebildet werden.
  • Die Schritte des Ausbildens der Trägereinfangsgebiete 47 (Schritt S15 und Schritt S16) können vor dem Schritt des Ausbildens des Gateisolationsfilms (Schritt S14) durchgeführt werden. Außerdem können die Schritte des Ausbildens der Trägereinfangsgebiete 47 (Schritt S15 und Schritt S16) vor den Schritten des Ausbildens der p-Typ-Body-Gebiete 44, der n+-Typ-Sourcegebiete 45 usw. (Schritt S12 und Schritt S13) durchgeführt werden.
  • Als Nächstes werden die Gateelektroden 56 auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet (Schritt S17). In dem vorliegenden Schritt wird zuerst eine Leiterschicht, die zu einer Basis der Gateelektroden 56 werden soll, auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet.
  • Die Leiterschicht kann mithilfe eines CVD-Verfahrens ausgebildet werden. Als Nächstes werden unnötige Abschnitte der Leiterschicht selektiv entfernt. Die unnötigen Abschnitte der Leiterschicht können mithilfe eines Ätzverfahrens entfernt werden. Die Gateelektroden 56 werden dadurch ausgebildet.
  • Als Nächstes wird die Isolationsschicht 57 auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet (Schritt S18). Die Isolationsschicht 57 kann mithilfe eines CVD-Verfahrens ausgebildet werden.
  • Als Nächstes werden die Kontaktlöcher 58 in der Isolationsschicht 57 ausgebildet (Schritt S19) In dem vorliegenden Schritt wird zuerst eine Maske, die eine vorgegebene Struktur aufweist, auf der Isolationsschicht 57 ausgebildet. Die Maske weist Öffnungen auf, die Gebiete freilegen, an denen die Kontaktlöcher 58 auszubilden sind.
  • Als Nächstes werden unnötige Abschnitte der Isolationsschicht 57 mithilfe eines Ätzverfahrens über die Maske selektiv entfernt. Das Kontaktloch 58 wird dadurch in der Isolationsschicht 57 ausgebildet.
  • Als Nächstes werden die Gateelektroden 38 und die Sourcepadelektrode 39 auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet (Schritt S20). Die Gatepadelektrode 38 und die Sourcepadelektrode 39 können mithilfe eines Sputterverfahrens oder eines Plattierungsverfahrens ausgebildet werden.
  • Außerdem wird die Drainpadelektrode 43 auf der zweiten Hauptfläche 34 des n+-Typ-Halbleitersubstrats 41 ausgebildet (Schritt S21). Die Drainpadelektrode 43 kann mithilfe eines Sputterverfahrens oder eines Plattierungsverfahrens ausgebildet werden.
  • Der Schritt des Ausbildens der Gatepadelektrode 38 und der Sourcepadelektrode 39 (Schritt S20) kann nach dem Schritt des Ausbildens der Drainpadelektrode 43 (Schritt S21) durchgeführt werden. Die Halbleitervorrichtung 31 wird mithilfe solcher Schritte gefertigt.
  • Wie vorstehend beschrieben, können mit dem Verfahren zum Herstellen der Halbleitervorrichtung 31 die Trägereinfangsgebiete 47 durch selektives Bestrahlen der n--Typ-Epitaxieschicht 42 mit leichten Ionen, Elektronen oder Neutronen usw. ausgebildet werden (Schritt S15 und Schritt S16).
  • Ein komplizierter Herstellungsprozess wird daher zum Ausbilden der Trägereinfangsgebiete 47 nicht benötigt. Die Halbleitervorrichtung 31, die leicht herzustellen ist und mit der die Reduzierung des Durchlasswiderstands und die Verbesserung der Spannungsfestigkeit erzielt werden können, kann auf diese Weise bereitgestellt werden.
  • Ein Fall des Ausbildens einer Superübergangstruktur durch p-Typ-Verunreinigungsgebiete anstelle der Trägereinfangsgebiete 47 wird nun erwogen werden. Wenn eine vergleichsweise dicke n--Typ-Epitaxieschicht 42 in dieser Struktur angewendet wird, wäre es schwierig, die p-Typ-Verunreinigung in vergleichsweise tiefe Abschnitte der n--Typ-Epitaxieschicht 42 einzuführen. Die Schwierigkeit der Fertigung wird daher erhöht.
  • Insbesondere besteht in einem Fall, in dem die n--Typ-Epitaxieschicht 42, die SiC aufweist, angewendet wird, ein Problem darin, dass eine Diffusion der p-Typ-Verunreinigung aufgrund der Eigenschaften von SiC, anders als in einem Fall, in dem Silizium (Si) angewendet wird, nicht erwartet werden kann. Das Herstellungsverfahren wird daher tendenziell beschwerlich.
  • Als ein Beispiel ist ein Verfahren vorhanden, in dem p-Typ-Verunreinigungsgebiete, die entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 ausgerichtet sind, ausgebildet werden, indem epitaktisches Wachstum von SiC und Implantation der p-Typ-Verunreinigung abwechselnd wiederholt werden.
  • Als ein anderes Beispiel ist ein Verfahren zum Ausbilden von p-Typ-Verunreinigungsgebieten vorhanden, indem Gräben in der n--Typ-Epitaxieschicht 42 ausgebildet werden und danach ein p-Typ-SiC durch epitaktisches Wachstum innerhalb der Gräben eingebettet wird. Bei diesen Verfahren steigt die Schwierigkeit der Herstellung, wenn die n--Typ-Epitaxieschicht 42 dicker wird.
  • Andererseits können mit dem Verfahren zum Herstellen der Halbleitervorrichtung 31 die Trägereinfangsgebiete 47, die eine beliebige Kristalldefektdichte N2 aufweisen, in einem beliebigen Gebiet der n--Typ-Epitaxieschicht 42 ausgebildet werden, indem nur Bedingungen, wie z. B. die Bestrahlungsmenge, Bestrahlungsenergie usw. der leichten Ionen, Elektronen oder Neutronen usw. angepasst werden.
  • Daher kann gesagt werden, dass die Wirkungen der Einführung der Trägereinfangsgebiete 47 aus der Sicht der Schwierigkeit und Kosten der Herstellung besonders hoch sind, wenn die aus SiC gebildete n--Typ-Epitaxieschicht 42 angewendet wird oder wenn eine vergleichsweise dicke n--Typ-Epitaxieschicht 42 angewendet wird.
  • Die Schritte des Ausbildens der Trägereinfangsgebiete 47 sind wirksam, wenn eine vergleichsweise dünne n--Typ-Epitaxieschicht 42, zum Beispiel von nicht weniger als 1 µm und nicht mehr als 10 µm, angewendet wird.
  • Die Schritte des Ausbildens der Trägereinfangsgebiete 47 sind ebenfalls wirksam, wenn eine vergleichsweise dicke n--Typ-Epitaxieschicht 42, zum Beispiel von nicht weniger als 10 µm und nicht mehr als 50 µm, angewendet wird.
  • Die Schritte des Ausbildens der Trägereinfangsgebiete 47 sind ebenfalls wirksam, wenn eine vergleichsweise dicke n--Typ-Epitaxieschicht 42, zum Beispiel von nicht weniger als 50 µm und nicht mehr als 100 µm, angewendet wird.
  • Die Schritte des Ausbildens der Trägereinfangsgebiete 47 sind ebenfalls wirksam, wenn eine vergleichsweise dicke n--Typ-Epitaxieschicht 42, zum Beispiel von nicht weniger als 100 µm und nicht mehr als 150 µm, angewendet wird.
  • Die Schritte des Ausbildens der Trägereinfangsgebiete 47 sind ebenfalls wirksam, wenn eine vergleichsweise dicke n--Typ-Epitaxieschicht 42, zum Beispiel von nicht weniger als 150 µm und nicht mehr als 200 µm, angewendet wird.
  • Außerdem werden mit dem Verfahren zum Herstellen der Halbleitervorrichtung 31 die Schritte des Ausbildens der Trägereinfangsgebiete 47 (Schritt S15 und Schritt S16) nach den Schritten des Ausbildens der p-Typ-Body-Gebiete 44, der n+-Typ-Sourcegebiete 45 usw. (SchrittS12 und Schritt S13) durchgeführt.
  • Die Schritte des Ausbildens der p-Typ-Body-Gebiete 44, der n+-Typ-Sourcegebiete 45 usw. müssen daher nicht nach den Schritten des Ausbildens der Trägereinfangsgebiete 47 ausgeführt werden. Übermäßiges Erhitzen der Trägereinfangsgebiete 47 nach den Schritten des Ausbildens der Trägereinfangsgebiete 47 kann dadurch unterdrückt werden. Unerwünschtes Wiederherstellen der Kristalldefekte kann dadurch unterdrückt werden.
  • 26 ist eine Schnittansicht einer Halbleitervorrichtung 61 gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung und ist ein Diagramm, das ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten 64 zeigt. 26 ist ebenfalls eine Schnittansicht eines Abschnitts, der 15 entspricht, die vorstehend beschrieben wurde. Strukturen in 26, die in 15 beschriebenen Strukturen entsprechen usw., die vorstehend beschrieben wurde, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Die Halbleitervorrichtung 61 weist im Wesentlichen die gleiche Struktur auf wie die Halbleitervorrichtung 31, mit der Ausnahme, dass sie Grabengatestrukturen 62 und die Trägereinfangsgebiete 64 aufweist.
  • Jede Grabengatestruktur 62 wird in einer Bandform ausgebildet, die sich in einer Draufsicht entlang der ersten Richtung A erstreckt (siehe 14). In dieser Ausführungsform wird eine Vielzahl der Grabengatestrukturen 62 in Abständen entlang der zweiten Richtung B ausgebildet (siehe 14). Die Vielzahl von Grabengatestrukturen 62 wird dadurch in einer Draufsicht in einer Streifenform ausgebildet.
  • Jede Grabengatestruktur 62 weist eine Gateelektrode 56 auf, die in einen in der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildeten Gategraben 63 (ersten Graben) eingebettet wird, über einen Gateisolationsfilm 55 hinweg.
  • Der Gategraben 63 weist eine Seitenwand und eine untere Wand auf. In dieser Ausführungsform wird die Seitenwand des Gategrabens 63 senkrecht zur ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Der Gategraben 63 kann zu einer verjüngten Form ausgebildet werden, wobei eine Öffnungsfläche größer ist als ein unterer Flächenbereich.
  • Der Gateisolationsfilm 55 wird entlang der Seitenwand und der unteren Wand des Gategrabens 63 ausgebildet. Der Gateisolationsfilm 55 definiert einen ausgesparten Raum innerhalb des Gategrabens 63. Die Gateelektrode 56 wird in den ausgesparten Raum eingebettet, der durch den Gateisolationsfilm 55 definiert ist.
  • Ein p-Typ-Body-Gebiet 44, ein n+-Typ-Sourcegebiet 45 und ein p+-Typ-Kontaktgebiet 46 werden in jedem Gebiet des Flächenschichtabschnitts der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 zwischen zueinander benachbarten Grabengatestrukturen 62 ausgebildet.
  • Das p-Typ-Body-Gebiet 44 wird in einer Bandform ausgebildet, die sich in einer Draufsicht entlang der ersten Richtung A im Gebiet zwischen den zueinander benachbarten Grabengatestrukturen 62 erstreckt. Das p-Typ-Body-Gebiet 44 wird durch die zueinander benachbarten Grabengatestrukturen 62 gemeinsam genutzt. Das p-Typ-Body-Gebiet 44 ist den Gateelektroden 56 zugewandt, wobei die Gateisolationsfilme 55 dazwischen angeordnet sind.
  • Das n+-Typ-Sourcegebiet 45 wird in einem Flächenschichtabschnitt des p-Typ-Body-Gebiets 44 ausgebildet. Das n+-Typ-Sourcegebiet 45 wird in einer Bandform ausgebildet, die sich in einer Draufsicht entlang der ersten Richtung A erstreckt, so dass sie in einer Draufsicht entlang der Seitenwände der Gategräben 63 ausgerichtet ist. Das n+-Typ-Sourcegebiet 45 ist den Gateelektroden 56 über die die Gateisolationsfilme 55 hin zugewandt.
  • Das p+-Typ-Kontaktgebiet 46 wird im Flächenschichtabschnitt des p-Typ-Body-Gebiets 44 ausgebildet. Das p+-Typ-Kontaktgebiet 46 wird, in einer Draufsicht, in einem Mittelgebiet des p-Typ-Body-Gebiets 44 ausgebildet.
  • Das p+-Typ-Kontaktgebiet 46 wird in einer Bandform ausgebildet, die sich in einer Draufsicht entlang der ersten Richtung A erstreckt. Das p+-Typ-Kontaktgebiet 46 durchdringt das n+-Typ-Sourcegebiet 45 von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 und wird mit dem p-Typ-Body-Gebiet 44 elektrisch verbunden.
  • Jede Gateelektrode 56 ist Teilbereichen eines n+-Typ-Sourcegebiets 45, eines p-Typ-Body-Gebiets 44 und der n--Typ-Epitaxieschicht 42 über einen Gateisolationsfilm 55 hinweg zugewandt. In jedem p-Typ-Body-Gebiet 44 ist ein Gebiet zwischen einem n+-Typ-Sourcegebiet 45 und der n--Typ-Epitaxieschicht 42 ein MISFET-Kanal.
  • Jedes Trägereinfangsgebiet 64 weist Kristalldefekte auf, die in die n--Typ-Epitaxieschicht 42 selektiv eingeführt werden. Außer, dass sie in Gebieten ausgebildet werden, die von den Trägereinfangsgebieten 47 verschieden sind, weisen die Trägereinfangsgebiete 64 die gleichen Eigenschaften wie die vorstehend beschriebenen Trägereinfangsgebiete 47 auf.
  • In der nachstehenden Beschreibung werden lediglich Aspekte, durch welche sich die Trägereinfangsgebiete 64 von den Trägereinfangsgebieten 47 unterscheiden, beschrieben, und eine Beschreibung anderer Aspekte wird weggelassen.
  • Jedes Trägereinfangsgebiet 64 wird in einem Gebiet der n--Typ-Epitaxieschicht 42 unterhalb der unteren Wand des Gategrabens 63 ausgebildet. Das Trägereinfangsgebiet 64 überlappt den Gategraben 63 in einer Draufsicht. In dieser Ausführungsform erstreckt sich das Trägereinfangsgebiet 64 entlang der ersten Richtung A (Siehe 14), so dass es entlang des Gategrabens 63 ausgerichtet ist.
  • Ein Abstand DC zwischen Trägereinfangsgebieten 64 ist einem Abstand DT zwischen Grabengatestrukturen 62 im Wesentlichen gleich. Insbesondere ist der Abstand DC ein Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt eines Trägereinfangsgebiets 64 und einem mittleren Abschnitt eines anderen Trägereinfangsgebiets 64. Der Abstand DT stellt insbesondere einen Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt einer Grabengatestruktur 62 und einem mittleren Abschnitt einer anderen Grabengatestruktur 62 dar.
  • Die jeweiligen Trägereinfangsgebiete 64 werden in einer Eins-zu-Eins-Entsprechung mit den jeweiligen Grabengatestrukturen 62 ausgebildet. In dieser Ausführungsform wird jedes Trägereinfangsgebiet 64 in einer Spaltenform ausgebildet, die sich entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 erstreckt.
  • Jedes Trägereinfangsgebiet 64 weist ein erstes Gebiet 65, das an einer oberen Seite angeordnet ist, und ein zweites Gebiet 66, das an einer unteren Seite in einem Gebiet unterhalb der unteren Wand eines Gategrabens 63 angeordnet ist, auf. Das erste Gebiet 65 ist oberhalb eines unteren Zwischengebiets Ct der n--Typ-Epitaxieschicht 42 angeordnet. Das zweite Gebiet 66 ist unterhalb des unteren Zwischengebiets Ct der n--Typ-Epitaxieschicht 42 angeordnet.
  • Das untere Zwischengebiet Ct der n--Typ-Epitaxieschicht 42 stellt ein Gebiet dar, das an einem Zwischenabschnitt der n--Typ-Epitaxieschicht 42 zwischen den unteren Wänden der Gategräben 63 und dem n+-Typ-Halbleitersubstrat 41 angeordnet ist. In 26 ist das untere Zwischengebiet Ct mit einer Linie mit abwechselnd einem langen und zwei kurzen Strichen angezeigt.
  • Das erste Gebiet 65 jedes Trägereinfangsgebiets 64 wird in einem Gebiet der n--Typ-Epitaxieschicht 42 entlang der unteren Wand des Gategrabens 63 ausgebildet. Das erste Gebiet 65 des Trägereinfangsgebiets 64 kann einen Randabschnitt abdecken, der die Seitenwand und die untere Wand des Gategrabens 63 verbindet.
  • In dieser Ausführungsform ist das erste Gebiet 65 des Trägereinfangsgebiets 64 von der unteren Wand des Gategrabens 63 freigelegt. Das erste Gebiet 65 jedes Trägereinfangsgebiets 64 ist einer Gateelektrode 56 über einen Gateisolationsfilm 55 hinweg zugewandt. In dieser Ausführungsform wird das zweite Gebiet 66 jedes Trägereinfangsgebiets 64 mit dem n+-Typ-Halbleitersubstrat 41 verbunden.
  • Ein Abstand L, entlang der zweiten Richtung B, eines Abschnitts der n--Typ-Epitaxieschicht 42, der zwischen zwei zueinander benachbarten Trägereinfangsgebieten 64 angeordnet ist, kann nicht größer sein als eine Summe W1+W2 einer ersten Breite W1 einer ersten Verarmungsschicht, die sich von dem Trägereinfangsgebiet 64 erstreckt, und einer zweiten Breite W2 einer zweiten Verarmungsschicht, die sich von dem anderen Trägereinfangsgebiet 64 erstreckt (L≤W1+W2).
  • In diesem Fall überlappen die erste Verarmungsschicht und die zweite Verarmungsschicht einander im Abschnitt der n--Typ-Epitaxieschicht 42, der zwischen den zwei zueinander benachbarten Trägereinfangsgebieten 64 angeordnet ist. Der Abschnitt der n--Typ-Epitaxieschicht 42, der zwischen den zwei zueinander benachbarten Trägereinfangsgebieten 64 angeordnet ist, wird dadurch verarmt.
  • Wie bei den vorstehend beschriebenen Trägereinfangsgebieten 47 kann jedes Trägereinfangsgebiet 64 entlang einer Kreuzungsrichtung (das heißt der zweiten Richtung B) ausgebildet werden, die die p-Typ-Body-Gebiete 44 usw. schneidet.
  • In diesem Fall weist jedes Trägereinfangsgebiet 64 erste Kreuzungsabschnitte, die in einer Draufsicht die Grabengatestrukturen 62 schneiden, und zweite Kreuzungsabschnitte, die die p-Typ-Body-Gebiete 44 schneiden, auf.
  • Das Trägereinfangsgebiet 64 kann ein erstes Gebiet 65, das oberhalb des unteren Zwischengebiets Ct angeordnet ist, und ein zweites Gebiet 66, das unterhalb des unteren Zwischengebiets Ct angeordnet ist, an jedem ersten Kreuzungsabschnitt aufweisen.
  • Das Trägereinfangsgebiet 64 kann an jedem zweiten Kreuzungsabschnitt ein erstes Gebiet 65, das oberhalb des unteren Zwischengebiets Ct angeordnet ist, und ein zweites Gebiet 66, das unterhalb des unteren Zwischengebiets Ct angeordnet ist, aufweisen.
  • Das Trägereinfangsgebiet 64 kann an jedem zweiten Kreuzungsabschnitt die gleiche Struktur aufweisen wie jene jedes vorstehend beschriebenen Trägereinfangsgebiets 47 (siehe auch 18). Insbesondere kann das Trägereinfangsgebiet 64 ein erstes Gebiet 49, das oberhalb des Zwischengebiets C in der Dickenrichtung der n--Typ-Epitaxieschicht 42 angeordnet ist, und ein zweites Gebiet 50, das unterhalb des Zwischengebiets C angeordnet ist, an jedem zweiten Kreuzungsabschnitt aufweisen.
  • In diesem Fall kann das erste Gebiet 49 des Trägereinfangsgebiets 64 mit einem p-Typ-Body-Gebiet 44 verbunden sein oder kann über einen Abstand hinweg zur Seite des n+-Typ-Halbleitersubstrats 41 vom p-Typ-Body-Gebiet 44 ausgebildet sein.
  • In diesem Fall kann außerdem das zweite Gebiet 50 des Trägereinfangsgebiets 64 mit dem n+-Typ-Halbleitersubstrat 41 verbunden sein oder kann über einen Abstand hinweg zur Seite der ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet sein.
  • Die vorstehend beschriebene Isolationsschicht 57 wird auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Die Isolationsschicht 57 deckt die Grabengatestrukturen 62 ab. Die Kontaktlöcher 58, die die n+-Typ-Sourcegebiete 45, die p+-Typ-Kontaktgebiete 46 und die p-Typ-Anschlussgebiete 48 freilegen, werden in der Isolationsschicht 57 selektiv ausgebildet.
  • Die Sourcepadelektrode 39 dringt in die Kontaktlöcher 58 von oberhalb der Isolationsschicht 57 ein. Innerhalb der Kontaktlöcher 58 wird die Sourcepadelektrode 39 mit den n+-Typ-Sourcegebieten 45, den p+-Typ-Kontaktgebieten 46 und den p-Typ-Anschlussgebieten 48 elektrisch verbunden.
  • Die Struktur der Trägereinfangsgebiete 64 ist nicht auf die vorstehend beschriebene Ausgestaltung beschränkt und kann beliebige von verschiedenen Ausgestaltungen annehmen. Andere Ausgestaltungsbeispiele der Trägereinfangsgebiete 64 werden nun beschrieben.
  • 27 ist eine Schnittansicht eines zweiten Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete 64. Strukturen in 27, die in 26 beschriebenen Strukturen entsprechen usw., die vorstehend beschrieben wurde, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 27 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 66 jedes Trägereinfangsgebiets 64 mit dem n+-Typ-Halbleitersubstrat 41 verbunden. Das zweite Gebiet 66 des Trägereinfangsgebiets 64 weist einen ersten Abschnitt 66a, der innerhalb der n--Typ-Epitaxieschicht 42 ausgebildet ist, und einen zweiten Abschnitt 66b, der innerhalb des n+-Typ-Halbleitersubstrats 41 ausgebildet ist, auf.
  • Eine Kristalldefektdichte N2 des ersten Abschnitts 66a des zweiten Gebiets 66 ist höher als die n-Typ-Verunreinigungsdichte N1 der n--Typ-Epitaxieschicht 42 (N2>N1). Die Kristalldefektdichte N2 des zweiten Abschnitts 66b des zweiten Gebiets 66 ist niedriger als die n-Typ-Verunreinigungsdichte N3 des n+-Typ-Halbleitersubstrats 41 (N2<N3). Eine praktische Funktionsweise als ein Akzeptor ist im zweiten Abschnitt 66b des zweiten Gebiet 66 unterdrückt.
  • 28 ist eine Schnittansicht eines dritten Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete 64. Strukturen in 28, die vorstehend in 26 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 28 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 66 jedes Trägereinfangsgebiets 64 über einen Abstand hinweg zur Seite ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem zweiten Gebiet 66 und dem n+-Typ-Halbleitersubstrat 41 angeordnet.
  • 29 ist eine Schnittansicht eines vierten Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete 64. Strukturen in 29, die vorstehend in 26 beschriebenen Strukturen entsprechen usw., die vorstehend beschrieben wurde, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 29 wird in diesem Ausgestaltungsbeispiel das erste Gebiet 65 jedes Trägereinfangsgebiets 64 über einen Abstand hinweg zur Seite der der zweiten Hauptfläche 34 von der unteren Wand eines Gategrabens 63 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem ersten Gebiet 49 und der unteren Wand des Gategrabens 63 angeordnet.
  • 30 ist eine Schnittansicht eines fünften Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete 64. Strukturen in 30, die vorstehend in 26 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 30 sind in diesem Ausgestaltungsbeispiel die ersten Gebiete 65 der Trägereinfangsgebiete 64 im Inneren der n--Typ-Epitaxieschicht 42 schwebend.
  • Das heißt, das erste Gebiet 65 jedes Trägereinfangsgebiets 64 wird über einen Abstand hinweg zur Seite der zweiten Hauptfläche 34 von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem ersten Gebiet 65 und der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 angeordnet.
  • Außerdem wird das zweite Gebiet 66 jedes Trägereinfangsgebiets 64 über einen Abstand hinweg zur Seite ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem zweiten Gebiet 66 und dem n+-Typ-Halbleitersubstrat 41 angeordnet.
  • 31 ist eine Schnittansicht eines sechsten Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete 64. Strukturen in 31, die vorstehend in 26 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 31 weist in diesem Ausgestaltungsbeispiel jedes Trägereinfangsgebiet 64 eine Vielzahl von eingeteilten Abschnitten 67 auf. Die Vielzahl von eingeteilten Abschnitten 67 wird in Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 in einem Gebiet zwischen der unteren Wand eines Gategrabens 63 und dem n+-Typ-Halbleitersubstrat 41 ausgebildet.
  • Ein oberster eingeteilter Abschnitt 67, der oberhalb des unteren Zwischengebiets Ct in der Vielzahl von eingeteilten Abschnitten 67 angeordnet ist, bildet das erste Gebiet 65 aus. Ein unterster eingeteilter Abschnitt 67, der unterhalb des unteren Zwischengebiets Ct in der Vielzahl von eingeteilten Abschnitten 67 angeordnet ist, bildet das zweite Gebiet 66 aus.
  • Die Vielzahl von eingeteilten Abschnitten 67 kann jeweils verschiedene Dicken aufweisen. Die Vielzahl von eingeteilten Abschnitten 67 kann außerdem jeweils unterschiedliche Kristalldefektdichten N2 aufweisen. Die Vielzahl von eingeteilten Abschnitten 67 kann außerdem in gleichen Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 ausgebildet werden. Die Vielzahl von eingeteilten Abschnitten 67 kann außerdem in ungleichen Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 ausgebildet werden.
  • 32 ist eine Schnittansicht eines siebten Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete 64. Strukturen in 32, die vorstehend in 26 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • In diesem Ausgestaltungsbeispiel erstrecken sich die Trägereinfangsgebiete 64 entlang der ersten Richtung A. die Trägereinfangsgebiete 64 erstrecken sich entlang der p-Typ-Body-Gebiete 44 und überlappen die p-Typ-Body-Gebiete 44 in einer Draufsicht.
  • Der Abstand DC zwischen Trägereinfangsgebieten 64 ist dem Abstand DB zwischen p-Typ-Body-Gebieten 44 im Wesentlichen gleich. Die jeweiligen Trägereinfangsgebiete 64 werden in Gebieten der n--Typ-Epitaxieschicht 42 unterhalb der p-Typ-Body-Gebiete 44 in einer Eins-zu-Eins-Entsprechung mit den jeweiligen p-Typ-Body-Gebieten 44 ausgebildet.
  • Jedes Trägereinfangsgebiet 64 weist anstelle des ersten Gebiets 65 und des zweiten Gebiets 66 ein erstes Gebiet 68 und ein zweites Gebiet 69 auf. Das erste Gebiet 68 liegt oberhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 42.
  • Das zweite Gebiet 69 ist unterhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 42 angeordnet. Das erste Gebiet 68 kann mit einem p-Typ-Body-Gebiet 44 in Kontakt stehen. Das zweite Gebiet 69 kann mit dem n+-Typ-Halbleitersubstrat 41 verbunden werden.
  • 33 ist eine Schnittansicht eines achten Ausgestaltungsbeispiels der in 26 dargestellten Trägereinfangsgebiete 64. Strukturen in 33, die vorstehend in 26 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 33 wird in diesem Ausgestaltungsbeispiel jedes Trägereinfangsgebiet 64 in einem Gebiet der n--Typ-Epitaxieschicht 42 entlang der Seitenwand und der unteren Wand des Gategrabens 63 ausgebildet.
  • In diesem Ausgestaltungsbeispiel weist das Trägereinfangsgebiet 64 zusätzlich zum ersten Gebiet 65 und dem zweiten Gebiet 69 ein drittes Gebiet 70 auf, das die Seitenwand des Gategrabens 63 abdeckt.
  • Das dritte Gebiet 70 erstreckt sich entlang der Seitenwand des Gategrabens 63 und ist mit dem ersten Gebiet 65 in einem Gebiet der n--Typ-Epitaxieschicht 42 auf der Seite der unteren Wand des Gategrabens 63 verbunden.
  • Das dritte Gebiet 70 kreuzt das Zwischengebiet C der n--Typ-Epitaxieschicht 42. In dieser Ausführungsform ist das dritte Gebiet 70 von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 freigelegt. Das dritte Gebiet 70 kann stattdessen über einen Abstand hinweg zur Seite der zweiten Hauptfläche 34 von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet werden.
  • Eine Kristalldefektdichte N2 des dritten Gebiets 70 ist höher als eine n-Typ-Verunreinigungsdichte N4 des n+-Typ-Sourcegebiets 45 (N2<N4). Eine Funktionsweise praktisch wie ein Akzeptor wird daher in einem Abschnitt des dritten Gebiets 70, das innerhalb des n+-Typ-Sourcegebiets 45 vorhanden ist, unterdrückt.
  • Ein Ausgestaltungsbeispiel, in dem zwei oder mehr Ausgestaltungsbeispiele der Trägereinfangsgebiete 64 gemäß dem ersten Ausgestaltungsbeispiel bis achten Ausgestaltungsbeispiel auf eine beliebige Weise miteinander kombiniert werden, kann angewendet werden.
  • Zum Beispiel kann ein Ausgestaltungsbeispiel, das die Trägereinfangsgebiete 64 gemäß dem ersten Ausgestaltungsbeispiel aufweist, während es auch ein beliebiges oder eine Vielzahl der Trägereinfangsgebiete 64 gemäß dem zweiten Ausgestaltungsbeispiel bis achten Ausgestaltungsbeispiel aufweist, angewendet werden.
  • Zum Beispiel kann die Struktur, mit der die ersten Gebiete 65 der Trägereinfangsgebiete 64 von den unteren Wänden der Gategräben 63 freigelegt sind und die zweiten Gebiete 66 mit dem n+-Typ-Halbleitersubstrat 41 verbunden sind (siehe 26), auf die Struktur der Trägereinfangsgebiete 64 gemäß dem sechsten Ausgestaltungsbeispiel angewendet werden (siehe 31). In diesem Fall sind die obersten eingeteilten Abschnitte 67 von den unteren Wänden der Gategräben 63 freigelegt. Außerdem sind die untersten eingeteilten Abschnitte 67 mit dem n+-Typ-Halbleitersubstrat 41 verbunden.
  • Zum Beispiel kann die Struktur der Trägereinfangsgebiete 64 gemäß dem dritten Ausgestaltungsbeispiel (siehe 28) auf die Struktur der Trägereinfangsgebiete 64 gemäß dem siebten Ausgestaltungsbeispiel angewendet werden (siehe 32).
  • In diesem Fall können die zweiten Gebiete 69 der Trägereinfangsgebiete 64 gemäß dem siebten Ausgestaltungsbeispiel eine Struktur aufweisen, so dass sie über Abstände hinweg zur Seite der Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet sind.
  • Zum Beispiel kann die Struktur der Trägereinfangsgebiete 64 gemäß dem fünften Ausgestaltungsbeispiel (siehe 30) auf die Struktur der Trägereinfangsgebiete 64 gemäß dem siebten Ausgestaltungsbeispiel angewendet werden (siehe 32).
  • In diesem Fall werden die Trägereinfangsgebiete 64 gemäß dem siebten Ausgestaltungsbeispiel derart ausgebildet, dass sie im Inneren der n--Typ-Epitaxieschicht 42 schwebend sind. Das heißt, die ersten Gebiete 68 der Trägereinfangsgebiete 64 gemäß dem siebten Ausgestaltungsbeispiel werden über Abstände hinweg zur Seite der zweiten Hauptfläche 34 von den p-Typ-Body-Gebieten 44 ausgebildet. Außerdem werden die zweiten Gebiete 69 über Abstände hinweg zur Seite der ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet.
  • Zum Beispiel kann die Struktur der Trägereinfangsgebiete 64 gemäß dem sechsten Ausgestaltungsbeispiel (siehe 31) auf die Struktur der Trägereinfangsgebiete 64 gemäß dem siebten Ausgestaltungsbeispiel angewendet werden (siehe 34).
  • In diesem Fall weist jedes Trägereinfangsgebiet 64 gemäß dem siebten Ausgestaltungsbeispiel eine Vielzahl von eingeteilten Abschnitten 67 auf, die über Abstände hinweg entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 in einem Gebiet zwischen einem p-Typ-Body-Gebiet 44 und dem n+-Typ-Halbleitersubstrat 41 ausgebildet werden.
  • 34 ist ein Ablaufdiagramm eines Beispiels eines Verfahrens zum Herstellen der in 26 gezeigten Halbleitervorrichtung 61.
  • Das Verfahren zum Herstellen der Halbleitervorrichtung 61 unterscheidet sich von dem Verfahren zum Herstellen der Halbleitervorrichtung 31 darin, dass es einen Schritt eines Ausbildens der Gategräben 63 (Schritt S101) aufweist. Der Schritt des Ausbildens der Gategräben 63 (Schritt S101) wird nach dem Schritt des Ausbildens der n--Typ-Epitaxieschicht 42 (Schritt S11) und vor den Schritten des Einführens der Verunreinigungen (Schritt S12 und Schritt S13) ausgeführt.
  • Nachstehend werden lediglich Unterschiede in Bezug auf das Verfahren zum Herstellen der Halbleitervorrichtung 31 beschrieben, und eine Beschreibung anderer Aspekte wird weggelassen.
  • Im Schritt des Ausbildens der Gategräben 63 (Schritt S101) wird zuerst eine Maske, die eine vorgegebene Struktur aufweist, auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Die Maske weist Öffnungen auf, die Gebiete freilegen, an denen die Gategräben 63 auszubilden sind.
  • Als Nächstes werden unnötige Abschnitte der n--Typ-Epitaxieschicht 42 mithilfe eines Ätzverfahrens über die Maske selektiv entfernt. Die Gategräben 63 werden dadurch in der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet.
  • Die Schritte des Einführens der Verunreinigungen (Schritt S12 und Schritt S13) weisen einen Schritt eines selektiven Einführens der p-Typ-Verunreinigung und der n-Typ-Verunreinigung in Gebiete des Flächenschichtabschnitts der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 zwischen zueinander benachbarten Gategräben 63 auf. Die p-Typ-Body-Gebiete 44 die n+-Typ-Sourcegebiete 45 und die p+-Typ-Kontaktgebiete 46 werden dadurch jeweils ausgebildet.
  • In dieser Ausführungsform weist der Schritt des Ausbildens der Gateisolationsfilme 55 (Schritt S14) einen Schritt des Ausbildens der Gateisolationsfilme 55 entlang der Seitenwände und der unteren Wände der Gategräben 63 auf. Die Gateisolationsfilme 55 können mithilfe einer thermischen Oxidationsbehandlung oder eines CVD-Verfahrens ausgebildet werden.
  • Der Schritt des Ausbildens der Gategräben 63 (Schritt S101) kann nach den Schritten des Einführens der Verunreinigungen (Schritt S12 und Schritt S13) und vor dem Schritt des Ausbildens der Gateisolationsfilme 55 (Schritt S14) ausgeführt werden.
  • In dieser Ausführungsform weisen die Schritte des Ausbildens der Trägereinfangsgebiete 64 (Schritt S15 und Schritt S16) einen Schritt des selektiven Einstrahlens der leichten Ionen, Elektronen oder Neutronen usw. in die n--Typ-Epitaxieschicht 42 von Innenwandflächen der Gategräben 63 oder insbesondere von den unteren Wänden der Gategräben 63 auf. Die Trägereinfangsgebiete 64 werden dadurch in Gebieten der n--Typ-Epitaxieschicht 42 unterhalb der unteren Wände der Gategräben 63 ausgebildet.
  • Die leichten Ionen, Elektronen oder Neutronen usw. können in die n--Typ-Epitaxieschicht 42 von den Seitenwänden und den unteren Wänden der Gategräben 63 eingestrahlt werden. In diesem Fall werden die Trägereinfangsgebiete 64, die entlang der Seitenwände und der unteren Wände der Gategräben 63 ausgerichtet sind, ausgebildet.
  • Die Schritte des Ausbildens der Trägereinfangsgebiete 64 (Schritt S15 und Schritt S16) können nach den Schritten des Einführens der Verunreinigungen (Schritt S12 und Schritt S13) und vor dem Schritt des Ausbildens der Gateisolationsfilme 55 (Schritt S14) ausgeführt werden.
  • In diesem Fall können der Schritt des Ausbildens der Gategräben 63 (S101) und der Schritt des Ausbildens der Gateisolationsfilme 55 (Schritt S14) in dieser Reihenfolge nach den Schritten des Ausbildens der Trägereinfangsgebiete 64 (Schritt S15 und Schritt S16) und vor dem Schritt des Ausbildens der Gateelektroden 56 (Schritt S17) ausgeführt werden.
  • Der Schritt des Ausbildens der Gateelektroden 56 (Schritt S17) weist einen Schritt des Ausbildens einer Leiterschicht auf, die die Gategräben 63 füllt und die erste Hauptfläche 33 der n--Typ-Epitaxieschicht 42 abdeckt. Die Leiterschicht kann mithilfe eines CVD-Verfahrens ausgebildet werden.
  • Außerdem weist der Schritt des Ausbildens der Gateelektroden 56 (Schritt S17) einen Schritt des selektiven Entfernens von Abschnitten der Leiterschicht auf, die die erste Hauptfläche 33 der n--Typ-Epitaxieschicht 42 abdecken. Unnötige Abschnitte der Leiterschicht können mithilfe eines Ätzverfahrens entfernt werden. Die Gateelektroden 56 werden dadurch innerhalb der Gategräben 63 ausgebildet.
  • Danach wird die Halbleitervorrichtung 61 durch Schritt S18 bis Schritt S21 hergestellt.
  • Wie vorstehend beschrieben, weist die Halbleitervorrichtung 61 die Trägereinfangsgebiete 64 auf, die in Gebieten der n--Typ-Epitaxieschicht 42 unterhalb der Grabengatestrukturen 62 ausgebildet werden. Eine Abnahme der elektrischen Feldstärke entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42, wenn eine Spannung an die n--Typ-Epitaxieschicht 42 angelegt wird, kann dadurch unterdrückt werden.
  • Insbesondere weisen bei der Halbleitervorrichtung 61 die Trägereinfangsgebiete 64 die ersten Gebiete 65, die oberhalb des unteren Zwischengebiets Ct angeordnet sind, und die zweiten Gebiete 66, die unterhalb des unteren Zwischengebiets Ct angeordnet sind, auf.
  • Daher kann die Abnahme der elektrischen Feldstärke in einem Gebiet oberhalb des unteren Zwischengebiets Ct und einem Gebiet unterhalb des unteren Zwischengebiets Ct durch die Trägereinfangsgebiet 64 unterdrückt werden.
  • Die Halbleitervorrichtung 61 kann daher die gleichen Aktionen und Wirkungen, wie die für die zweite bevorzugte Ausführungsform beschriebenen Aktionen und Wirkungen, ebenfalls aufweisen.
  • 35 ist eine Schnittansicht einer Halbleitervorrichtung 71 gemäß einer vierten bevorzugten Ausführungsform der vorliegenden Erfindung. 35 ist ebenfalls eine Schnittansicht eines Abschnitts, der 26 entspricht. Strukturen in 35, die vorstehend in 26 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Die Halbleitervorrichtung 71 unterscheidet sich von der Halbleitervorrichtung 61 darin, dass Grabensourcestrukturen 72 ausgebildet werden und darin, dass Trägereinfangsgebiete 73 anstelle der Trägereinfangsgebiete 64 ausgebildet werden. In 35 sind die Trägereinfangsgebiete 73 mit einer Kreuzschraffierung angezeigt.
  • Jede Grabensourcestruktur 72 wird in einem Gebiet zwischen zueinander benachbarten Grabengatestrukturen 62 ausgebildet. In dieser Ausführungsform wird jede Grabensourcestruktur 72 in einer Bandform ausgebildet, die sich in einer Draufsicht entlang der ersten Richtung A in einem Gebiet zwischen zueinander benachbarten Grabengatestrukturen 62 erstreckt.
  • Jede Grabensourcestruktur 72 kann eine Vielzahl von eingeteilten Abschnitten aufweisen, die in Abständen entlang der ersten Richtung A, in einer Draufsicht, in einem Gebiet zwischen zueinander benachbarten Grabengatestrukturen 62 ausgebildet werden.
  • Jede Grabensourcestruktur 72 weist eine eingebettete Sourceelektrode 75 auf, die in einen Sourcegraben 74 (zweiter Graben) eingebettet ist, der in der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet ist.
  • Der Sourcegraben 74 weist eine Seitenwand und eine untere Wand auf. In dieser Ausführungsform wird die Seitenwand des Sourcegrabens 74 senkrecht zur ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Der Sourcegraben 74 kann zu einer verjüngten Form ausgebildet werden, wobei eine Öffnungsfläche größer ist als ein unterer Flächenbereich.
  • In dieser Ausführungsform werden die Sourcegräben 74 unter Verwendung des Schritts des Ausbildens der Gategräben 63 (Schritt S101 von 34) ausgebildet. Das heißt, der Schritt des Ausbildens der Gategräben (Schritt S101 von 34) wird mithilfe eines Ätzverfahrens über dieselbe Maske ausgebildet.
  • Im vorliegenden Schritt werden die Gategräben 63 und die Sourcegräben 74 in der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 zur gleichen Zeit ausgebildet. Die Sourcegräben 74 weisen daher eine Form und eine Tiefe auf, die einer Form und einer Tiefe der Gategräben 63 im Wesentlichen gleich sind.
  • Die Sourcegräben 74 können durch einen Schritt ausgebildet werden, der sich von dem Schritt des Ausbildens der Gategräben 63 (Schritt S101 von 34) unterscheidet. Die Sourcegräben 74 können daher eine Form und eine Tiefe aufweisen, die sich von der Form und der Tiefe der Gategräben 63 unterscheiden.
  • Die p-Typ-Body-Gebiete 44 werden ausgebildet, indem die p-Typ-Verunreinigung in die Seitenwände und die unteren Wände der Sourcegräben 74 zusätzlich zum Flächenschichtabschnitt der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 in den Schritten des Einführens der Verunreinigungen (Schritt S12 und Schritt S13 von 34) eingeführt wird.
  • Jedes p-Typ-Body-Gebiet 44 weist einen ersten Abschnitt 76 und einen zweiten Abschnitt 77 auf. Der erste Abschnitt 76 des p-Typ-Body-Gebiets 44 wird im Flächenschichtabschnitt der ersten Hauptfläche 33 n--Typ-Epitaxieschicht 42 ausgebildet. Der zweite Abschnitt 77 des p-Typ-Body-Gebiets 44 wird in einem Gebiet der n--Typ-Epitaxieschicht 42 entlang der Seitenwand und der unteren Wand des Sourcegrabens 74 ausgebildet.
  • Die n+-Typ-Sourcegebiete 45 werden in Flächenschichtabschnitten der ersten Abschnitte 76 p-Typ-Body-Gebiete 44 ausgebildet. Jedes n+-Typ-Sourcegebiet 45 wird zwischen einem Gategraben 63 und einer Sourcegraben 74 ausgebildet.
  • Jedes n+-Typ-Sourcegebiet 45 wird derart ausgebildet, dass es in einer Draufsicht entlang der Seitenwand eines Gategrabens 63 und der Seitenwand eines Sourcegrabens 74 ausgerichtet ist. Jedes n+-Typ-Sourcegebiet 45 wird in einer Bandform ausgebildet, die sich entlang der ersten Richtung A erstreckt.
  • Jedes n+-Typ-Sourcegebiet 45 ist von der Seitenwand eines Sourcegrabens 74 freigelegt. Die n+-Typ-Sourcegebiete 45 sind mit der Sourcepadelektrode 39 auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 elektrisch verbunden. Außerdem ist das n+-Typ-Sourcegebiet 45 mit einer eingebetteten Sourceelektrode 75 elektrisch verbunden.
  • Die p+-Typ-Kontaktgebiete 46 werden ausgebildet, indem die p-Typ-Verunreinig in die unteren Wände der Sourcegräben 74 in den Schritten des Einführens der Verunreinigungen (Schritt S12 und Schritt S13 von 34) eingeführt wird.
  • Die p+-Typ-Kontaktgebiete 46 werden in Gebieten der zweiten Abschnitte 77 der p-Typ-Body-Gebiete 44 entlang der unteren Wände der Sourcegräben 74 ausgebildet. Die p+-Typ-Kontaktgebiete 46 werden mit den eingebetteten Sourceelektroden 75 elektrisch verbunden.
  • Die Trägereinfangsgebiete 73 weisen die gleiche Struktur auf wie die Trägereinfangsgebiete 64. Wie die Trägereinfangsgebiete 73 können die Trägereinfangsgebiete 64 gemäß dem ersten Ausgestaltungsbeispiel bis achten Ausgestaltungsbeispiel und Ausgestaltungsbeispielen, die diese beliebig kombinieren, angewendet werden. Abschnitte der Trägereinfangsgebiete 73, die jenen der Trägereinfangsgebiete 64 entsprechen, werden mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Die Sourcepadelektrode 39 dringt in die Sourcegräben 74 von oberhalb der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ein. Die eingebetteten Sourceelektroden 75 werden aus Abschnitten der Sourcepadelektrode 39 ausgebildet, die innerhalb der Sourcegräben 74 ausgebildet sind.
  • Die eingebetteten Sourceelektroden 75 können aus einem leitfähigen Material, das von den Sourcegräben 74 verschieden ist, ausgebildet werden. Die eingebetteten Sourceelektroden 75 können zur gleichen Zeit wie die Gateelektroden 56 im Schritt des Ausbildens der Gateelektroden 56 (Schritt S17 von 34) ausgebildet werden. Die eingebetteten Sourceelektroden 75 können aus demselben leitfähigen Material ausgebildet werden wie die Gateelektroden 56.
  • Auch mit einer Struktur, die zusätzlich zu den Grabengatestrukturen 62, wie in der vorstehend beschriebenen Halbleitervorrichtung 71, die Grabensourcestrukturen 72 aufweist, können die gleichen Aktionen und Wirkungen angeboten werden, wie die Aktionen die Wirkungen, die für die dritte bevorzugte Ausführungsform beschrieben wurden.
  • 36 ist eine Schnittansicht eines zweiten Ausgestaltungsbeispiels der in 35 dargestellten Trägereinfangsgebiete 73. Strukturen in 36, die vorstehend in 35 beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • In diesem Ausgestaltungsbeispiel werden die Trägereinfangsgebiete 73 in Gebieten der n--Typ-Epitaxieschicht 42 zwischen den unteren Wänden der Sourcegräben 74 und dem n+-Typ-Halbleitersubstrat 41 ausgebildet.
  • Ein Abstand DC zwischen Trägereinfangsgebieten 73 ist einem Abstand DST zwischen Sourcegräben 74 im Wesentlichen gleich. Insbesondere stellt der Abstand DST einen Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt eines Sourcegrabens 74 und einem mittleren Abschnitt eines anderen Sourcegrabens 74 dar.
  • Die jeweiligen Trägereinfangsgebiete 73 werden in einer Eins-zu-Eins-Entsprechung mit den jeweiligen Grabensourcestrukturen 72 ausgebildet. Jedes Trägereinfangsgebiet 73 weist ein erstes Gebiet 78, das an einer oberen Seite angeordnet ist, und ein zweites Gebiet 79, das an einer unteren Seite in einem Gebiet unterhalb der unteren Wand eines Sourcegrabens 74 angeordnet ist, auf.
  • Das erste Gebiet 78 ist oberhalb eines unteren Zwischengebiets Cst der n--Typ-Epitaxieschicht 42 angeordnet. Das zweite Gebiet 79 ist unterhalb des unteren Zwischengebiets Cst der n--Typ-Epitaxieschicht 42 angeordnet.
  • Das untere Zwischengebiet Cst der n--Typ-Epitaxieschicht 42 stellt ein Gebiet dar, das an einem Zwischenabschnitt der n--Typ-Epitaxieschicht 42 zwischen den unteren Wänden der Sourcegräben 74 und dem n+-Typ-Halbleitersubstrat 41 angeordnet ist. In 26 ist das untere Zwischengebiet Cst mit einer Linie mit abwechselnd einem langen und zwei kurzen Strichen angezeigt.
  • In diesem Ausgestaltungsbeispiel werden die Sourcegräben 74 derart ausgebildet, dass sie im Wesentlichen die gleiche Tiefe aufweisen wie die Gategräben 63. Das untere Zwischengebiet Cst der n--Typ-Epitaxieschicht 42 entspricht im Wesentlichen dem unteren Zwischengebiet Ct der n--Typ-Epitaxieschicht 42.
  • Die ersten Gebiete 78 können mit den zweiten Abschnitten 77 der p-Typ-Body-Gebiete 44 verbunden werden. Die ersten Gebiete 78 können mit den unteren Wänden der Sourcegräben 74 verbunden werden. In diesem Fall können die p-Typ-Body-Gebiete 44 und die p+-Typ-Kontaktgebiete 46 in Gebieten der n--Typ-Epitaxieschicht 42 außerhalb der unteren Wände der Sourcegräben 74 ausgebildet werden. Die zweiten Gebiete 79 können mit dem n+-Typ-Halbleitersubstrat 41 verbunden werden.
  • Jedes erste Gebiet 78 kann über einen Abstand hinweg zur Seite der zweiten Hauptfläche 34 vom zweiten Abschnitt 77 eines p-Typ-Body-Gebiets 44 ausgebildet werden. Außerdem kann jedes zweite Gebiet 79 über einen Abstand hinweg zur Seite der ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet werden.
  • Das zweite Gebiet 79 kann einen ersten Abschnitt, der innerhalb der n--Typ-Epitaxieschicht 42 ausgebildet ist, und einen zweiten Abschnitt, der innerhalb des n+-Typ-Halbleitersubstrats 41 ausgebildet ist, aufweisen. In diesem Fall ist eine Kristalldefektdichte N2 des ersten Abschnitts des zweiten Gebiets 66 höher als die n-Typ-Verunreinigungsdichte N1 der n--Typ-Epitaxieschicht 42 (N2>N1).
  • Außerdem ist eine Kristalldefektdichte N2 des zweiten Abschnitts des zweiten Gebiets 66 niedriger als die n-Typ-Verunreinigungsdichte N3 des n+-Typ-Halbleitersubstrats 41 (N2<N3). Eine praktische Funktionsweise als ein Akzeptor ist im zweiten Abschnitt des zweiten Gebiets 66 unterdrückt.
  • Die Trägereinfangsgebiete 73 können derart ausgebildet werden, dass sie in den Gebieten zwischen den unteren Wänden der Sourcegräben 74 und dem n+-Typ-Halbleitersubstrat 41 schwebend sind.
  • Das heißt, jedes erste Gebiet 78 kann über einen Abstand hinweg zur Seite der zweiten Hauptfläche 34 vom zweiten Abschnitt 77 des p-Typ-Body-Gebiets 44 ausgebildet werden. Außerdem kann jedes zweite Gebiet 79 über einen Abstand hinweg zur Seite der ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet werden.
  • Jedes Trägereinfangsgebiet 73 kann eine Vielzahl von eingeteilten Abschnitten aufweisen, die in Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 in einem Gebiet zwischen der unteren Wand eines Sourcegrabens 74 und dem n+-Typ-Halbleitersubstrat 41 ausgebildet sind.
  • In diesem Fall kann ein oberster eingeteilter Abschnitt der Vielzahl von eingeteilten Abschnitten von der unteren Wand des Sourcegrabens 74 freigelegt sein oder kann in einem Gebiet unterhalb der unteren Wand des Sourcegrabens 74 ausgebildet sein. Außerdem kann ein unterster Abschnitt der Vielzahl von eingeteilten Abschnitten mit dem n+-Typ-Halbleitersubstrat 41 verbunden sein oder kann über einen Abstand hinweg vom n+-Typ-Halbleitersubstrat 41 ausgebildet sein.
  • 37 ist eine perspektivische Ansicht eines Halbleiter-Package 301, in dem beliebige der Halbleitervorrichtungen 1, 31, 61, 71 gemäß der ersten bis vierten bevorzugten Ausführungsformen aufgenommen werden können.
  • Das Halbleiter-Package 301 weist einen Inselabschnitt 305, einen Halbleiterchip 302, eine Vielzahl (in dieser Ausführungsform drei) von Anschlüssen 303 und ein Versiegelungsharz 304 auf. Zur Klarheit ist ein Inneres des Versiegelungsharzes 304 perspektivisch in 37 dargestellt. Außerdem ist ein Beispiel, in dem die Halbleitervorrichtung 31 als der Halbleiterchip 302 eingebaut ist, in 37 dargestellt.
  • Der Inselabschnitt 305 weist eine Metallplatte auf. Der Inselabschnitt 305 kann Cu oder ein anderes Metallmaterial aufweisen. Der Inselabschnitt 305 wird in einer Draufsicht in einer Viereckform ausgebildet.
  • Der Inselabschnitt 305 weist eine Fläche auf, die größer ist als der Halbleiterchip 302. Die Drainpadelektrode 43 des Halbleiterchips 302 ist durch Die-Bonden mit dem Inselabschnitt 305 elektrisch verbunden.
  • Die Vielzahl von Anschlüssen 303 weist Metallplatten auf. Die Anschlüsse 303 können Cu oder ein anderes Metallmaterial aufweisen. Die Vielzahl von Anschlüssen 303 weist einen ersten Anschluss 303A, einen zweiten Anschluss 303B und einen dritten Anschluss 303C auf.
  • Der erste Anschluss 303A, der zweite Anschluss 303B und der dritte Anschluss 303C sind in Abständen entlang einer Seite des Inselabschnitts 305 ausgerichtet. Der erste Anschluss 303A wird als ein Band von einer Seite des Inselabschnitts 305 herausgeführt.
  • Der zweite Anschluss 303B und der dritte Anschluss 303C werden über Abstände hinweg von dem Inselabschnitt 305 ausgebildet. Der zweite Anschluss 303B und der dritte Anschluss 303C sind auf beiden Seiten des ersten Anschlusses 303A angeordnet. Der zweite Anschluss 303B und der dritte Anschluss 303C sind in Bändern ausgebildet, die zum ersten Anschluss 303A parallel sind.
  • Die Gatepadelektrode 38 des Halbleiterchips 302 ist über einen Zuleitungsdraht 307 mit dem zweiten Anschluss 303B elektrisch verbunden. Der Zuleitungsdraht 307 kann ein Bonddraht usw. sein.
  • Die Sourcepadelektrode 39 des Halbleiterchips 302 ist über einen Zuleitungsdraht 308 mit dem dritten Anschluss 303C elektrisch verbunden. Der Zuleitungsdraht 308 kann ein Bonddraht usw. sein.
  • Die Halbleitervorrichtung 1 kann als der Halbleiterchip 302 anstelle der Halbleitervorrichtung 31 angewendet werden. In diesem Fall kann die Kathodenpadelektrode 13 der Halbleitervorrichtung 1 durch Die-Bonden mit dem Inselabschnitt 305 elektrisch verbunden werden.
  • Außerdem kann die Anodenpadelektrode 8 der Halbleitervorrichtung 1 mit einem oder beiden von dem zweiten Anschluss 303B oder dem dritten Anschluss 303C über einen Zuleitungsdraht oder Zuleitungsdrähte elektrisch verbunden werden.
  • Eine Verbindungsausgestaltung der Anodenpadelektrode 8 und der Kathodenpadelektrode 13 der Halbleitervorrichtung 1 kann vertauscht werden. Die Anodenpadelektrode 8 der Halbleitervorrichtung 1 kann durch Die-Bonden mit dem Inselabschnitt 305 elektrisch verbunden werden.
  • Die Halbleitervorrichtung 61 oder die Halbleitervorrichtung 71 kann als der Halbleiterchip 302 anstelle der Halbleitervorrichtung 31 angewendet werden. In jedem Fall wäre die Innenstruktur des Halbleiter-Package 301 gleich wie jene, die in 37 dargestellt ist.
  • 38 ist ein Schaltplan einer Wechselrichterschaltung 401 (Wechselrichter), in dem beliebige der Halbleitervorrichtungen 1, 31, 61, 71 gemäß der ersten bis vierten bevorzugten Ausführungsformen aufgenommen werden können.
  • Unter Bezugnahme auf 38 ist die Wechselrichterschaltung 401 eine Dreiphasen-Wechselrichterschaltung, an die ein Dreiphasenmotor M als Last angeschlossen ist. Die Wechselrichterschaltung 401 weist eine Gleichstromversorgung 402 und einen Schalterabschnitt 403 auf.
  • Eine Spannung der Gleichstromversorgung 402 beträgt zum Beispiel nicht weniger als 100 V und nicht mehr als 10000 V. Eine Hochspannungsverdrahtung 404 ist mit einer Hochspannungsseite der Gleichstromversorgung 402 verbunden. Eine Niederspannungsverdrahtung 405 ist mit einer Niederspannungsseite der Gleichstromversorgung 402 verbunden.
  • Der Schalterabschnitt 403 weist eine U-Phasenarmschaltung 406, eine V-Phasenarmschaltung 407 und eine W-Phasenarmschaltung 408 auf. Die U-Phasenarmschaltung 406, die V-Phasenarmschaltung 407 und die W-Phasenarmschaltung 408 entsprechen jeweils einer U-Phase, einer V-Phase und einer W-Phase des Dreiphasenmotors M.
  • Die U-Phasenarmschaltung 406, die V-Phasenarmschaltung 407 und die W-Phasenarmschaltung 408 sind zwischen der Hochspannungsverdrahtung 404 und der Niederspannungsverdrahtung 405 parallel verbunden. Jede von der U-Phasenarmschaltung 406, der V-Phasenarmschaltung 407 und der W-Phasenarmschaltung 408 weist ein erstes Schaltelement SW1 eines High-Side-Arms und ein zweites Schaltelement SW2 eines Low-Side-Arms auf.
  • Hierbei werden die Halbleitervorrichtungen 31 als die ersten Schaltelemente SW1 und die zweiten Schaltelemente SW2 angewendet. Halbleiter-Packages 301, von denen jedes eine Halbleitervorrichtung 31 aufweist, können als die ersten Schaltelemente SW1 und die zweiten Schaltelemente SW2 angewendet werden.
  • Halbleitervorrichtungen 61 oder Halbleitervorrichtungen 71 können als die ersten Schaltelemente SW1 und die zweiten Schaltelemente SW2 anstelle der Halbleitervorrichtungen 31 (der in den Halbleiter-Packages 301 aufgenommenen Halbleitervorrichtungen 31) angewendet werden.
  • Eine erste regenerative Diode D1 ist zwischen der Sourcepadelektrode 39 und der Drainpadelektrode 43 jedes ersten Schaltelements SW1 verbunden. Eine zweite regenerative Diode D2 ist zwischen der Sourcepadelektrode 39 und der Drainpadelektrode 43 jedes zweiten Schaltelements SW2 verbunden.
  • Hierbei werden die Halbleitervorrichtungen 1 als die ersten regenerativen Dioden D1 und die zweiten regenerativen Dioden D2 angewendet. Halbleiter-Packages 301, von denen jedes eine Halbleitervorrichtung 1 aufweist, können als die ersten regenerativen Dioden D1 und die zweiten regenerativen Dioden D2 angewendet werden.
  • Wenn parasitäre Dioden der ersten Schaltelemente SW1 verwendet werden sollen, können die ersten regenerativen Dioden D1 weggelassen werden. Wenn parasitäre Dioden der zweiten Schaltelemente SW2 verwendet werden sollen, können die zweiten regenerativen Dioden D2 weggelassen werden.
  • Die Anodenpadelektroden 8 der ersten regenerativen Dioden D1 werden mit den Sourcepadelektroden 39 der ersten Schaltelemente SW1 elektrisch verbunden. Die Kathodenpadelektroden 13 der ersten regenerativen Dioden D1 werden mit den Drainpadelektroden 43 der ersten Schaltelemente SW1 elektrisch verbunden.
  • Die Anodenpadelektroden 8 der zweiten regenerativen Dioden D2 werden mit den Sourcepadelektroden 39 der zweiten Schaltelemente SW2 elektrisch verbunden. Die Kathodenpadelektroden 13 der zweiten regenerativen Dioden D2 werden mit den Drainpadelektroden 43 der zweiten Schaltelemente SW2 elektrisch verbunden.
  • Ein erster Gatetreiber 409 für die High-Side wird mit der Gatepadelektrode 38 jedes ersten Schaltelements SW1 verbunden. Das erste Schaltelement SW1 wird durch den ersten Gatetreiber 409 getrieben und gesteuert.
  • Ein zweiter Gatetreiber 410 für die Low-Side wird mit der Gatepadelektrode 38 jedes zweiten Schaltelements SW2 verbunden. Das zweite Schaltelement SW2 wird durch den zweiten Gatetreiber 410 getrieben und gesteuert.
  • In der U-Phasenarmschaltung 406 wird ein Verbindungsabschnitt des ersten Schaltelements SW1 und des zweiten Schaltelements SW2 mit der U-Phase des Dreiphasenmotors M über eine U-Phasenverdrahtung 411 verbunden.
  • In der V-Phasenarmschaltung 407 wird ein Verbindungsabschnitt des ersten Schaltelements SW1 und des zweiten Schaltelements SW2 mit der V-Phase des Dreiphasenmotors M über eine V-Phasenverdrahtung 412 verbunden.
  • In der W-Phasenarmschaltung 408 wird ein Verbindungsabschnitt des ersten Schaltelements SW1 und des zweiten Schaltelements SW2 mit der W-Phase des Dreiphasenmotors M über eine W-Phasenverdrahtung 413 verbunden.
  • Mit der Wechselrichterschaltung 401 werden die ersten Schaltelemente SW1 und die zweiten Schaltelemente SW2 der U-Phasenarmschaltung 406, der V-Phasenarmschaltung 407 und der W-Phasenarmschaltung 408 gemäß einem vorgegeben Muster ein-/aus-gesteuert. Der Dreiphasenmotor M wird dadurch sinusförmig angetrieben.
  • Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung vorstehend beschrieben wurden, kann die vorliegende Erfindung auch in noch weiteren Ausgestaltungen implementiert werden.
  • In jeder der vorstehend beschriebenen bevorzugten Ausführungsformen kann das n+-Typ-Halbleitersubstrat 11 oder 41, das aus Silizium (Si) anstelle eines Halbleiters mit einer großen Bandlücke gebildet ist, angewendet werden.
  • In jeder der vorstehend beschriebenen bevorzugten Ausführungsformen kann die n--Typ-Epitaxieschicht 12 oder 42, die aus Silizium (Si) anstelle eines Halbleiters mit einer großen Bandlücke gebildet ist, angewendet werden.
  • In jeder der vorstehend beschriebenen bevorzugten Ausführungsformen kann eine Struktur, bei der die Leitfähigkeitstypen der jeweiligen Halbleiterabschnitte vertauscht sind, angewendet werden. Das heißt, ein p-Typ-Abschnitt kann zu einem n-Typ ausgebildet werden, und ein n-Typ-Abschnitt kann zu einem p-Typ ausgebildet werden. In diesem Fall wird bei jeder der vorstehend beschriebenen bevorzugten Ausführungsformen eine p--Typ-Epitaxieschicht 12 oder 42 anstelle der n--Typ-Epitaxieschicht 12 oder 42 ausgebildet.
  • In diesem Fall werden Löcher, die die in der p--Typ-Epitaxieschicht 12 oder 42 aufgenommenen Majoritätsträger darstellen, durch die in den Trägereinfangsgebieten 15, 47 oder 64 aufgenommenen Kristalldefekte eingefangen. Jene in den Trägereinfangsgebieten 15, 47 oder 64 aufgenommenen Kristalldefekte weisen daher die gleiche Funktion auf wie Donatoren.
  • Insbesondere wird durch Freisetzen von Löchern die in die p--Typ-Epitaxieschicht 12 oder 42 eingeführte p-Typ-Verunreinig negativ ionisiert. Durch Einfangen der Löcher werden die Trägereinfangsgebiete 15, 47 oder 64 im Gegensatz zu der negativ ionisierten p-Typ-Verunreinigung positiv geladen. Die Trägereinfangsgebiete 15, 47 oder 64 fungieren daher praktisch als Donatoren.
  • Sogar durch solche Trägereinfangsgebiete 15, 47 oder 64 kann eine Abnahme der elektrischen Feldstärke entlang der Dickenrichtung der p--Typ-Epitaxieschicht 12 oder 42, wenn eine Spannung an die p--Typ-Epitaxieschicht 12 oder 42 angelegt wird, unterdrückt werden. Infolgedessen kann die Spannungsfestigkeit verbessert werden.
  • In jeder der vorstehend beschriebenen bevorzugten Ausführungsformen können Anschlussgebiete, die Kristalldefekte aufweisen, anstelle der p-Typ-Anschlussgebiete 17 oder 48, die die p-Typ-Verunreinigung aufweisen, ausgebildet werden. Mit der Ausnahme, dass sie im Flächenschichtabschnitt der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet werden, können die Anschlussgebiete, die Kristalldefekte aufweisen, die gleiche Struktur aufweisen wie die vorstehend beschriebenen Trägereinfangsgebiete 15, 47 oder 64. Anschlussgebiete, die sowohl eine p-Typ-Verunreinigung als auch Kristalldefekte aufweisen, können ausgebildet werden.
  • In der vorstehend beschriebenen ersten bevorzugten Ausführungsform kann das in 39 dargestellte p-Typ-Anschlussgebiet 17 angewendet werden. 39 ist eine Schnittansicht eines anderen Ausgestaltungsbeispiels des p-Typ-Anschlussgebiets 17 der Halbleitervorrichtung 1. Strukturen in 39, die den für die Halbleitervorrichtung 1 beschriebenen Strukturen gleich sind, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • In diesem Ausgestaltungsbeispiel wird das p-Typ-Anschlussgebiet 17 aus einem einzelnen p-Typ-Verunreinigungsgebiet ausgebildet. Das p-Typ-Anschlussgebiet 17 wird in einer Bandform einer vergleichsweise breiten Breite ausgebildet. Ein äußerer Umfangsrand des p-Typ-Anschlussgebiets 17 wird in einem Innengebiet über Abstände hinweg von den Seitenflächen 5 des Chiphauptkörpers 2 ausgebildet. Das p-Typ-Anschlussgebiet 17 kann in einer Draufsicht ein Gebiet von nicht weniger als 50 % des Außengebiets 7 belegen.
  • In jeder von der vorstehend beschriebenen zweiten bis vierten Ausführungsform kann ein p-Typ-Anschlussgebiet 48, das die gleiche Struktur aufweist wie das in 39 dargestellte p-Typ-Anschlussgebiet 17, angewendet werden.
  • In der vorstehend beschriebenen ersten bevorzugten Ausführungsform kann das in 40 dargestellte p-Typ-Anschlussgebiet 17 angewendet werden. 40 ist eine Schnittansicht eines noch anderen Ausgestaltungsbeispiels des p-Typ-Anschlussgebiets 17 der Halbleitervorrichtung 1. Strukturen in 40, die den für die Halbleitervorrichtung 1 beschriebenen Strukturen gleich sind, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • In diesem Ausgestaltungsbeispiel wird das p-Typ-Anschlussgebiet 17 aus einem einzelnen p-Typ-Verunreinigungsgebiet ausgebildet. Das p-Typ-Anschlussgebiet 17 wird in einer Bandform einer vergleichsweise breiten Breite ausgebildet. Ein äußerer Umfangsrand des p-Typ-Anschlussgebiets 17 wird von den Seitenflächen 5 des Chiphauptkörpers 2 freigelegt. Das p-Typ-Anschlussgebiet 17 definiert das Vorrichtungsausbildungsgebiet 6 und bildet auch das Außengebiet 7 aus.
  • In jeder von der vorstehend beschriebenen zweiten bis vierten bevorzugten Ausführungsform kann ein p-Typ-Anschlussgebiet 48, das die gleiche Struktur aufweist wie das in 40 dargestellte p-Typ-Anschlussgebiet 17, angewendet werden.
  • Eine Struktur, mit der ein p-Typ-Anschlussgebiet 17 oder 48 von den Seitenflächen 5 oder 35 des Chiphauptkörpers 2 oder 32 freigelegt ist, kann in jeder der vorstehend beschriebenen bevorzugten Ausführungsformen angewendet werden. In diesem Fall ist die Struktur derart, dass ein äußerer Umfangsrand des p-Typ-Anschlussgebiets 17E oder 48E, der an einer äußersten Seite angeordnet ist, von den Seitenflächen 5 oder 35 des Chiphauptkörpers 2 oder 32 freigelegt ist.
  • In der vorstehend beschriebenen ersten bevorzugten Ausführungsform kann die Halbleitervorrichtung 1 einer Struktur, die die Entspannungsgebiete 16 des elektrischen Feldes nicht aufweist, angewendet werden.
  • In der vorstehend beschriebenen ersten bevorzugten Ausführungsform kann ein Vorderflächen-Schutzfilm, der die Anodenpadelektrode 8 abdeckt, auf der Isolationsschicht 21 ausgebildet werden. Der Vorderflächen-Schutzfilm kann einen Randabschnitt der Anodenpadelektrode 8 abdecken und eine Anodenpadöffnung aufweisen, die ein Innengebiet der Anodenpadelektrode 8 als ein Padgebiet freilegt. Der Vorderflächen-Schutzfilm kann ein Polyimid oder ein anderes Harzmaterial aufweisen. Der Vorderflächen-Schutzfilm kann Siliziumnitrid oder Siliziumoxid aufweisen.
  • In jeder von den vorstehend beschriebenen zweiten bis vierten bevorzugten Ausführungsformen kann ein Vorderflächen-Schutzfilm, der die Gatepadelektrode 38 und die Sourcepadelektrode 39 abdeckt, auf der Isolationsschicht 57 ausgebildet werden. Der Vorderflächen-Schutzfilm kann einen Randabschnitt der Gatepadelektrode 38 abdecken und eine Gatepadöffnung aufweisen, die ein Innengebiet der Gatepadelektrode 38 als ein Padgebiet freilegt.
  • Außerdem kann der Vorderflächen-Schutzfilm einen Randabschnitt der Sourcepadelektrode 39 abdecken und eine Sourcepadöffnung aufweisen, die ein Innengebiet der Sourcepadelektrode 39 als ein Padgebiet freilegt. Der Vorderflächen-Schutzfilm kann ein Polyimid oder ein anderes Harzmaterial aufweisen. Der Vorderflächen-Schutzfilm kann Siliziumnitrid oder Siliziumoxid aufweisen.
  • In der vorstehend beschriebenen zweiten bevorzugten Ausführungsform kann ein p+-Typ-Halbleitersubstrat 41 anstelle des n+-Typ-Halbleitersubstrats 41 angewendet werden. Das heißt, ein IGBT (Bipolartransistor mit isolierter Gateelektrode) kann anstelle eines MISFET ausgebildet werden. In diesem Fall wird die „Source“ des MISFET durch einen „Emitter“ des IGBT ersetzt. Außerdem wird der „Drain“ des MISFET durch einen „Kollektor“ des IGBT ersetzt.
  • Die vorstehend beschriebenen Trägereinfangsgebiete 15, 47, 64 oder 73 können außer den vorstehend bei der ersten bevorzugten Ausführungsform bis vierten bevorzugten Ausführungsform beschriebenen Strukturen beliebige von verschiedenen Ausgestaltungen annehmen. Andere Ausgestaltungsbeispiele, die die Trägereinfangsgebiete 15, 47, 64 oder 73 annehmen können, werden nachstehend beschrieben.
  • 41A ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist eine Schnittansicht, die die Halbleitervorrichtung 1 zeigt, auf die ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten 81 gemäß einem ersten Modifikationsbeispiel angewendet wird. 41B eine Vergrößerungsansicht eines in 41A dargestellten Gebiets XLIB.
  • Im Folgenden wird ein Beispiel, in dem die Trägereinfangsgebiete 81 anstelle der Trägereinfangsgebiete 15 gemäß der ersten bevorzugten Ausführungsform (siehe 2 usw.) ausgebildet werden, der Einfachheit halber beschrieben. Nachstehend werden Strukturen, die für die Halbleitervorrichtung 1 beschrieben wurden, mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Jedes Trägereinfangsgebiet 81 weist Kristalldefekte auf, die in die n--Typ-Epitaxieschicht 12 selektiv eingeführt werden, und weist die gleichen Eigenschaften auf wie die Trägereinfangsgebiete 15.
  • Unter Bezugnahme auf 41A und 41B wird in diesem Ausgestaltungsbeispiel jedes Trägereinfangsgebiet 81 in einer Spaltenform ausgebildet, die sich entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 erstreckt und bei der sich ein unterer Abschnitt entlang der zweiten Richtung B in Bezug auf einen oberen Abschnitt ausbeult.
  • Ein Abstand DC zwischen den Trägereinfangsgebieten 81 kann nicht weniger als 0,5 µm und nicht mehr als 10 µm betragen. Insbesondere ist der Abstand DC ein Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt eines Trägereinfangsgebiets 81 und einem mittleren Abschnitt eines anderen Trägereinfangsgebiets 81.
  • Jedes Trägereinfangsgebiet 81 weist ein oberes erstes Gebiet 82 und ein unteres zweites Gebiet 83 auf. Das erste Gebiet 82 ist oberhalb des Zwischengebiets C der n-Typ-Epitaxieschicht 12 angeordnet. Das zweite Gebiet 83 ist unterhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 12 angeordnet. In 41A und 41B ist das Zwischengebiet C mit einer Linie mit abwechselnd einem langen und zwei kurzen Strichen angezeigt.
  • In diesem Ausgestaltungsbeispiel ist das erste Gebiet 82 von der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 freigelegt. In diesem Ausgestaltungsbeispiel wird das zweite Gebiet 83 mit dem n+-Typ-Halbleitersubstrat 11 verbunden.
  • Jedes Trägereinfangsgebiet 81 wird derart ausgebildet, dass eine Breite entlang der zweiten Richtung B allmählich von dem ersten Gebiet 82 zum zweiten Gebiet 83 zunimmt. Das zweite Gebiet 83 weist eine Form auf, die in der zweiten Richtung B in Bezug auf das erste Gebiet 82 ausgebaucht ist.
  • Eine Breite WW1 entlang der zweiten Richtung B des ersten Gebiets 82 ist nicht größer als eine Breite WW2 entlang der zweiten Richtung B des zweiten Gebiets 83 (WW1≤WW2). Die Breite WW1 des ersten Gebiets 82 und die Breite WW2 des zweiten Gebiets 83 können nicht kleiner als 0,1 µm und nicht größer als 10 µm sein.
  • 42 ist ein Diagramm einer Verunreinigungsdichte N5 und einer Kristalldefektdichte N2 jedes in 41A dargestellten Trägereinfangsgebiets 81. Die Verunreinigungsdichte N5 des Trägereinfangsgebiets 81 bezieht sich auf eine Dichte von leichten Ionen, Elektronen oder Neutronen usw., die in die n--Typ-Epitaxieschicht 12 eingeführt werden.
  • In 42 drückt die Ordinate die Dichte [cm-3] aus, und die Abszisse zeigt die Tiefe [µm] der n--Typ-Epitaxieschicht 12 an, wenn die erste Hauptfläche 3 der n--Typ-Epitaxieschicht 12 als null definiert ist.
  • Die Verunreinigungsdichte N5 des Trägereinfangsgebiets 81 weist ein einziges Maximum an einem Zwischenabschnitt in Dickenrichtung der n--Typ-Epitaxieschicht 12 auf. Das Maximum der Verunreinigungsdichte N5 ist unterhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 12 angeordnet.
  • Das Maximum der Verunreinigungsdichte N5 entspricht einer Position des Trägereinfangsgebiets 81, die sich am meisten ausbaucht, das heißt, es entspricht dem zweiten Gebiet 83. Eine Verunreinigungsdichte N5 des zweiten Gebiets 83 ist nicht kleiner als eine Verunreinigungsdichte N5 des ersten Gebiets 82.
  • Andererseits weist das Trägereinfangsgebiet 81 die Kristalldefektdichte N2 auf, die nicht kleiner ist als die Verunreinigungsdichte N5 (N2≥N5). Die Kristalldefektdichte N2 des Trägereinfangsgebiets 81 weist ein einziges Maximum an einem Zwischenabschnitt in Dickenrichtung der n--Typ-Epitaxieschicht 12 auf. Das Maximum der Kristalldefektdichte N2 ist unterhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 12 angeordnet.
  • Das Maximum der Kristalldefektdichte N2 entspricht der Position des Trägereinfangsgebiets 81, die sich am meisten ausbaucht, das heißt, es entspricht dem zweiten Gebiet 83. Die Kristalldefektdichte N2 des zweiten Gebiets 83 ist nicht kleiner als eine Kristalldefektdichte N2 des ersten Gebiets 82.
  • Unter Bezugnahme auf 41A und 41B weist die n--Typ-Epitaxieschicht 12 einen ersten Abschnitt 84 und einen zweiten Abschnitt 85 auf, die gegenseitig unterschiedliche Abstände in Bezug auf die zweite Richtung B in jedem Gebiet zwischen zwei zueinander benachbarten Trägereinfangsgebieten 81 aufweisen
  • Der erste Abschnitt 84 ist in einem Gebiet zwischen den ersten Gebieten 82 der zwei zueinander benachbarten Trägereinfangsgebiete 81 angeordnet. Der zweite Abschnitt 85 ist in einem Gebiet zwischen den zweiten Gebieten 83 der zwei zueinander benachbarten Trägereinfangsgebiete 81 angeordnet. Eine erste Breite L1, entlang der zweiten Richtung B, des ersten Abschnitts 84 ist nicht kleiner als eine zweite Breite L2, entlang der zweiten Richtung B, des zweiten Abschnitts 85 (L1 ≥L2).
  • 43 ist eine Vergrößerungsansicht eines Abschnitts, der 41B entspricht, und ist eine Schnittansicht zum Beschreiben von Verarmungsschichten, die sich von den in 41A dargestellten Trägereinfangsgebieten 81 erstrecken.
  • Die zweite Breite L2 des zweiten Abschnitts 85 kann nicht größer sein als eine Summe W1+W2 einer ersten Breite W1 einer ersten Verarmungsschicht 86, die sich von einem Trägereinfangsgebiet 81 erstreckt, und einer zweiten Breite W2 einer zweiten Verarmungsschicht 87, die sich von dem anderen Trägereinfangsgebiet 81 erstreckt (L2≤W1+W2).
  • Wenn L2≤W1+W2 erfüllt ist, überlappen die erste Verarmungsschicht 86 und die zweite Verarmungsschicht 87 einander im zweiten Abschnitt 85. Der zweite Abschnitt 85 wird dadurch verarmt. Konzentration des elektrischen Feldes im zweiten Abschnitt 85 kann dadurch entspannt werden und eine Kurzschlussfestigkeit kann somit erhöht werden.
  • Andererseits kann die erste Breite L1 des ersten Abschnitts 84 nicht kleiner sein als die Summe W1+W2 der ersten Breite W1 der ersten Verarmungsschicht 86 und der zweiten Breite W2 der zweiten Verarmungsschicht 87 (L1≥W1+W2). Offensichtlich kann sie stattdessen derart sein, dass L1≤W1+W2.
  • Selbst bei diesem vorstehend beschriebenen Ausgestaltungsbeispiel können die gleichen Wirkungen erzielt werden, wie die vorstehend für die Halbleitervorrichtung 1 beschriebenen Wirkungen.
  • 44A bis 44D sind Vergrößerungsansichten eines Abschnitts, der 41B entspricht, und sind Schnittansichten zum Beschreiben eines Beispiels eines Verfahrens zum Ausbilden der in 41A dargestellten Trägereinfangsgebiete 81. Das Verfahren zum Ausbilden der Trägereinfangsgebiete 81 kann in den Schritten des Ausbildens der Trägereinfangsgebiete 15 (Schritt S15 und Schritt 16) aufgenommen werden, die in der vorstehend beschriebenen 15 gezeigt sind.
  • Unter Bezugnahme auf 44A wird zuerst das n+-Typ-Halbleitersubstrat 11 vorbereitet. Als Nächstes wird parallel zum Einführen der n-Typ-Verunreinigung SiC epitaktisch von einer Hauptfläche des n+-Typ-Halbleitersubstrats 11 aufgewachsen.
  • Die n--Typ-Epitaxieschicht 12 wird dadurch auf dem n+-Typ-Halbleitersubstrat 11 ausgebildet. Die erste Hauptfläche 3 wird durch die n--Typ-Epitaxieschicht 12 ausgebildet und die zweite Hauptfläche 4 wird durch das n+-Typ-Halbleitersubstrat 11 ausgebildet.
  • Als Nächstes werden unter Bezugnahme auf 44B eine Maske 88, die eine vorgegebene Struktur aufweist, auf der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet. Die Maske 88 weist Öffnungen 88a auf, die Gebiete freilegen, an denen die Trägereinfangsgebiete 81 auszubilden sind.
  • Als Nächstes werden unter Bezugnahme auf 44C leichte Ionen, Elektronen oder Neutronen usw. auf die n--Typ-Epitaxieschicht 12 über die Maske 88 eingestrahlt. Die leichten Ionen können zumindest einen Typ von Ionen von Wasserstoffionen (H+), Heliumionen (He+) und Borionen (B+) aufweisen.
  • Im vorliegenden Schritt werden die Gebiete der n--Typ-Epitaxieschicht 12, in denen die Kristalldefekte einzuführen sind, durch Anpassen der Bestrahlungsenergie (Beschleunigungsspannung, die durch die Bestrahlungsvorrichtung angelegt wird) der leichten Ionen, Elektronen oder Neutronen usw. eingestellt.
  • In diesem Ausgestaltungsbeispiel werden die leichten Ionen, Elektronen oder Neutronen usw. in der Dickenrichtung von der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 bis zu einer Nähe eines Grenzgebiets des n+-Typ-Halbleitersubstrats 11 und der n--Typ-Epitaxieschicht 12 beim Ausbilden von Kristalldefekten getrieben. In 44C sind die Kristalldefekte durch „X“ angezeigt.
  • Unter Bezugnahme auf 44D werden dadurch die Trägereinfangsgebiete 81 der vorgegebenen Form in der n--Typ-Epitaxieschicht 12 ausgebildet. Danach kann ein Abschnitt der in der n--Typ-Epitaxieschicht 12 ausgebildeten Kristalldefekte mithilfe des Ausheilungsbehandlungsverfahrens wiederhergestellt werden. Das Ausheilungsbehandlungsverfahren kann unter einer Atmosphäre von weniger als 1500°C (zum Beispiel nicht mehr als 1200℃) durchgeführt werden.
  • Außer auf die erste bevorzugte Ausführungsform können die Trägereinfangsgebiete 81 auch auf eine beliebige der zweiten bevorzugten Ausführungsform bis vierten bevorzugten Ausführungsform angewendet werden. Die Trägereinfangsgebiete 81 können in einer beliebigen der Ausgestaltungen aufgenommen werden, die in 2, 4, 5, 6, 7, 9, 18, 19, 20, 21, 22, 24, 32 usw. dargestellt sind. Andere Ausgestaltungsbeispiele der Trägereinfangsgebiete 81 werden nun beschrieben.
  • 45 ist eine Vergrößerungsansicht eines Abschnitts, der 41B entspricht, und ist eine Schnittansicht, die ein zweites Ausgestaltungsbeispiel der in 41A dargestellten Trägereinfangsgebiete 81 zeigt. Strukturen in 45, die in 41A und 41B beschriebenen Strukturen entsprechen, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 45 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 83 jedes Trägereinfangsgebiets 81 mit dem n+-Typ-Halbleitersubstrat 11 verbunden. Das zweite Gebiet 83 weist einen ersten Abschnitt 83a, der innerhalb der n--Typ-Epitaxieschicht 12 ausgebildet ist, und einen zweiten Abschnitt 83b, der innerhalb des n+-Typ-Halbleitersubstrats 11 ausgebildet ist, auf.
  • Eine Kristalldefektdichte N2 des ersten Abschnitts 83a ist höher als die n-Typ-Verunreinigungsdichte N1 der n--Typ-Epitaxieschicht 12 (N2>N1). Eine Kristalldefektdichte N2 des zweiten Abschnitts 83b ist niedriger als die n-Typ-Verunreinigungsdichte N3 des n+-Typ-Halbleitersubstrats 11 (N2<N3). Eine Funktionsweise praktisch als ein Akzeptor ist im zweiten Abschnitt 83b des zweiten Gebiets 83 unterdrückt.
  • Das Maximum der Verunreinigungsdichte N5 und das Maximum der Kristalldefektdichte N2 im zweiten Gebiet 83 können innerhalb der n--Typ-Epitaxieschicht 12 angeordnet werden (siehe auch 42). Das Maximum der Verunreinigungsdichte N5 und das Maximum der Kristalldefektdichte N2 im zweiten Gebiet 83 können innerhalb des n+-Typ-Halbleitersubstrats 11 angeordnet werden (siehe auch 42).
  • 46 ist eine Vergrößerungsansicht eines Abschnitts, der 41B entspricht, und ist eine Schnittansicht, die ein drittes Ausgestaltungsbeispiel der in 41A dargestellten Trägereinfangsgebiete 81 zeigt. Strukturen in 46, die in 41A und 41B beschriebenen Strukturen entsprechen, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 46 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 83 jedes Trägereinfangsgebiets 81 über einen Abstand hinweg zur Seite der ersten Hauptfläche 3 vom n+-Typ-Halbleitersubstrat 11 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 12 ist in einem Gebiet zwischen dem zweiten Gebiet 83 und dem n+-Typ-Halbleitersubstrat 11 angeordnet.
  • 47 ist eine Vergrößerungsansicht eines Abschnitts, der 41B entspricht, und ist eine Schnittansicht, die ein viertes Ausgestaltungsbeispiel der in 41A dargestellten Trägereinfangsgebiete 81 zeigt. Strukturen in 47, die in 41A und 41B beschriebenen Strukturen entsprechen, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 47 wird in diesem Ausgestaltungsbeispiel das erste Gebiet 82 jedes Trägereinfangsgebiets 81 über einen Abstand hinweg zur Seite der zweiten Hauptfläche 4 von der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet.
  • In diesem Ausgestaltungsbeispiel wird ein oberer Abschnitt 82a jedes ersten Gebiets 82 in einer konvergenten Form ausgebildet, bei der die Breite WW1 entlang der zweiten Richtung B zur ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 hin allmählich abnimmt. Ein Abschnitt der n--Typ-Epitaxieschicht 12 ist in einem Gebiet zwischen dem ersten Gebiet 82 und der ersten Hauptfläche 3 angeordnet.
  • 48 ist eine Vergrößerungsansicht eines Abschnitts, der 41B entspricht, und ist eine Schnittansicht, die ein fünftes Ausgestaltungsbeispiel der in 41A dargestellten Trägereinfangsgebiete 81 zeigt. Strukturen in 48, die in 41A und 41B beschriebenen Strukturen entsprechen, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 48 sind in diesem Ausgestaltungsbeispiel die Trägereinfangsgebiete 81 im Inneren der n--Typ-Epitaxieschicht 12 schwebend.
  • Das heißt, das zweite Gebiet 82 jedes Trägereinfangsgebiets 81 wird über einen Abstand hinweg zur Seite der zweiten Hauptfläche 4 von der ersten Hauptfläche 3 der n-Typ-Epitaxieschicht 12 ausgebildet. In diesem Ausgestaltungsbeispiel wird der obere Abschnitt 82a des Gebiets 82 in einer konvergenten Form ausgebildet, bei der die Breite WW1 entlang der zweiten Richtung B zur ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 hin allmählich abnimmt. Ein Abschnitt der n--Typ-Epitaxieschicht 12 ist in einem Gebiet zwischen dem ersten Gebiet 82 und der ersten Hauptfläche 3 angeordnet.
  • Das zweite Gebiet 83 jedes Trägereinfangsgebiets 81 wird über einen Abstand hinweg zur Seite der ersten Hauptfläche 3 vom n+-Typ-Halbleitersubstrat 11 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 12 ist in einem Gebiet zwischen dem zweiten Gebiet 83 und dem n+-Typ-Halbleitersubstrat 11 angeordnet.
  • In einem Fall, in dem die Trägereinfangsgebiete 81 gemäß einem beliebigen von dem ersten Ausgestaltungsbeispiel bis fünften Ausgestaltungsbeispiel, die vorstehend beschrieben wurden, als die Trägereinfangsgebiete 64 eines MISFET (18, 19, 20, 21, 22, 24, 32 usw.) angewendet werden, können die folgenden Aktionen und Wirkungen erzielt werden.
  • Das heißt, wenn ein Kurzschluss in einem Zustand auftritt, in dem eine hohe Spannung an die n--Typ-Epitaxieschicht 42 angelegt wird, kann ein großer Strom an den zweiten Abschnitten 85 einer vergleichsweise schmalen Breite blockiert werden. Wärmeerzeugung an den zweiten Abschnitten 85 kann dadurch unterdrückt werden und eine zulässige Zeit für einen Kurzschluss aufgrund einer peripheren Schaltung kann derart ausgelegt werden, dass sie länger ist.
  • Andererseits können, wenn eine Spannung eines Leitungszustands an die n--Typ-Epitaxieschicht 42 angelegt wird, Strompfade an den ersten Abschnitten 84 einer vergleichsweise breiten Breite gesichert werden. Eine Zunahme des Durchlasswiderstands kann dadurch unter Verwendung der ersten Abschnitte 84 unterdrückt werden.
  • 49A ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist eine Schnittansicht, die die Halbleitervorrichtung 1 zeigt, auf die ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten 91 gemäß einem zweiten Modifikationsbeispiel angewendet wird. 49B ist eine Vergrößerungsansicht eines in 49A gezeigten Gebiets XLIXB.
  • Im Folgenden wird ein Beispiel, in dem die Trägereinfangsgebiete 91 anstelle der Trägereinfangsgebiete 15 gemäß der ersten bevorzugten Ausführungsform (siehe 2 usw.) ausgebildet werden, der Einfachheit halber beschrieben. Nachstehend werden Strukturen, die für die Halbleitervorrichtung 1 beschrieben wurden, mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Jedes Trägereinfangsgebiet 91 weist Kristalldefekte auf, die in die n--Typ-Epitaxieschicht 12 selektiv eingeführt werden, und weist die gleichen Eigenschaften auf wie die Trägereinfangsgebiete 15.
  • In diesem Ausgestaltungsbeispiel wird jedes Trägereinfangsgebiet 91 in einer Spaltenform ausgebildet, die sich entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 erstreckt und einen Seitenabschnitt ungleichmäßiger Form aufweist.
  • Ein Abstand DC zwischen den Trägereinfangsgebieten 91 kann nicht weniger als 0,5 µm und nicht mehr als 10 µm betragen. Insbesondere ist der Abstand DC ein Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt eines Trägereinfangsgebiets 91 und einem mittleren Abschnitt eines anderen Trägereinfangsgebiets 91.
  • Jedes Trägereinfangsgebiet 91 weist Gebiete 92 breiter Breite und Gebiete 93 schmaler Breite auf. Jedes Gebiet 93 schmaler Breite weist in Bezug auf die zweite Richtung B eine Breite WW4 auf, die kleiner ist als eine Breite WW3 jedes Gebiets 92 breiter Breite (WW4<WW3). Die Breite WW3 der Gebiete 92 breiter Breite und die Breite WW4 der Gebiete 93 schmaler Breite können nicht kleiner als 0,1 µm und nicht größer als 10 µm sein.
  • Die Gebiete 92 breiter Breite und die Gebiete 93 schmaler Breite werden abwechselnd mehrere Male entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 ausgebildet. In diesem Ausgestaltungsbeispiel werden fünf Gebiete 92 breiter Breite und vier Gebiete 93 schmaler Breite ausgebildet.
  • Jedes Trägereinfangsgebiet 91 kann auch derart betrachtet werden, dass es eine Ausgestaltung ist, bei der eine Vielzahl von eingeteilten Abschnitten (Gebiete 92 breiter Breite), die in Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 ausgebildet sind, durch Kristalldefekte (Gebiete 93 schmaler Breite), die zwischen den eingeteilten Abschnitten ausgebildet sind, miteinander verbunden sind.
  • Jedes Trägereinfangsgebiet 91 weist ein oberes erstes Gebiet 94 und ein unteres zweites Gebiet 95 auf. Das erste Gebiet 94 ist oberhalb des Zwischengebiets C der n-Typ-Epitaxieschicht 12 angeordnet. Das zweite Gebiet 95 ist unterhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 12 angeordnet. In 49A und 49B ist das Zwischengebiet C mit einer Linie mit abwechselnd einem langen und zwei kurzen Strichen angezeigt.
  • In diesem Ausgestaltungsbeispiel ist das erste Gebiet 94 von der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 freigelegt. Ein Gebiet 92 breiter Breite ist von der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 freigelegt. In diesem Ausgestaltungsbeispiel wird das zweite Gebiet 95 mit dem n+-Typ-Halbleitersubstrat 11 verbunden. Ein Gebiet 92 breiter Breite ist mit dem n+-Typ-Halbleitersubstrat 11 verbunden.
  • 50 ist ein Graph einer Verunreinigungsdichte N5 und einer Kristalldefektdichte N2 jedes in 49A dargestellten Trägereinfangsgebiets 91. Die Verunreinigungsdichte N5 des Trägereinfangsgebiets 91 bezieht sich auf die Dichte von leichten Ionen, Elektronen oder Neutronen usw., die in die n--Typ-Epitaxieschicht 12 eingeführt werden.
  • In 50 drückt die Ordinate die Dichte [cm-3] aus, und die Abszisse zeigt die Tiefe [µm] der n--Typ-Epitaxieschicht 12, wenn die erste Hauptfläche 3 der n--Typ-Epitaxieschicht 12 als null definiert ist.
  • Die Verunreinigungsdichte N5 des Trägereinfangsgebiets 91 weist fünf Maxima und vier Minima entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 auf. Die fünf Maxima der Verunreinigungsdichte N5 entsprechen jeweils den fünf Gebieten 92 breiter Breite.
  • Die vier Minima der Verunreinigungsdichte N5 entsprechen jeweils den vier Gebieten 93 schmaler Breite. Eine Verunreinigungsdichte N5 der Gebiete 92 breiter Breite ist nicht kleiner als eine Verunreinigungsdichte N5 der Gebiete 93 schmaler Breite.
  • Andererseits weist das Trägereinfangsgebiet 91 die Kristalldefektdichte N2 auf, die nicht kleiner ist als die Verunreinigungsdichte N5 (N2≥N5). Die Kristalldefektdichte N2 des Trägereinfangsgebiets 91 weist fünf Maxima und vier Minima entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 auf. Die fünf Maxima der Kristalldefektdichte N2 entsprechen jeweils den fünf Gebieten 92 breiter Breite.
  • Die vier Minima der Kristalldefektdichte N2 entsprechen jeweils den vier Gebieten 93 schmaler Breite. Eine Kristalldefektdichte N2 der Gebiete 92 breiter Breite ist nicht kleiner als eine Kristalldefektdichte N2 der Gebiete 93 schmaler Breite.
  • Unter Bezugnahme auf 49A und 49B weist die n--Typ-Epitaxieschicht 12 erste Abschnitte 96 und zweite Abschnitte 97 auf, die gegenseitig unterschiedliche Abstände in Bezug auf die zweite Richtung B in jedem Gebiet zwischen zwei zueinander benachbarten Trägereinfangsgebieten 91 aufweisen.
  • Die ersten Abschnitte 96 sind in Gebieten zwischen den Gebieten 92 breiter Breite der zwei zueinander benachbarten Trägereinfangsgebiete 91 angeordnet. Die zweiten Abschnitte 97 sind in Gebieten zwischen den Gebieten 93 schmaler Breite der zwei zueinander benachbarten Trägereinfangsgebiete 91 angeordnet. Eine erste Breite L1 entlang der zweiten Richtung B jedes ersten Abschnitts 96 ist nicht kleiner als eine zweite Breite L2 entlang der zweiten Richtung B jedes zweiten Abschnitts 97 (L1≥L2).
  • 51 ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht, und ist eine Schnittansicht zum Beschreiben von Verarmungsschichten, die sich von den in 49A dargestellten Trägereinfangsgebieten 91 erstrecken.
  • Die zweite Breite L2 jedes zweiten Abschnitts 97 kann nicht größer sein als eine Summe W1+W2 einer ersten Breite W1 einer ersten Verarmungsschicht 98, die sich von einem Trägereinfangsgebiet 91 erstreckt, und einer zweiten Breite W2 einer zweiten Verarmungsschicht 99, die sich von dem anderen Trägereinfangsgebiet 91 erstreckt (L2≤W1+W2).
  • Wenn L2≤5W1+W2 erfüllt ist, überlappen die erste Verarmungsschicht 98 und die zweite Verarmungsschicht 99 einander in den zweiten Abschnitten 97. Die zweiten Abschnitte 97 werden dadurch verarmt. Konzentration des elektrischen Feldes in den zweiten Abschnitten 97 kann dadurch entspannt werden und eine Kurzschlussfestigkeit kann somit erhöht werden.
  • Andererseits kann die erste Breite L1 des ersten Abschnitts 96 nicht kleiner sein als die Summe W1+W2 der ersten Breite W1 der ersten Verarmungsschicht 98 und der zweiten Breite W2 der zweiten Verarmungsschicht 99 (L1≥W1+W2). Offensichtlich kann sie stattdessen derart sein, dass L1≤W1+W2.
  • Selbst bei diesem vorstehend beschriebenen Ausgestaltungsbeispiel können die gleichen Wirkungen erzielt werden, wie die vorstehend für die Halbleitervorrichtung 1 beschriebenen Wirkungen.
  • 52A bis 52E sind Vergrößerungsansichten eines Abschnitts, der 49B entspricht, und sind Schnittansichten zum Beschreiben eines Beispiels eines Verfahrens zum Ausbilden der in 49A dargestellten Trägereinfangsgebiete 91. Das Verfahren zum Ausbilden der Trägereinfangsgebiete 91 kann in den vorstehend beschriebenen und in 15 dargestellten Schritten des Ausbildens der Trägereinfangsgebiete 15 (Schritt S15 und Schritt S16) aufgenommen werden.
  • Unter Bezugnahme auf 52A wird zuerst das n+-Typ-Halbleitersubstrat 11 vorbereitet. Als Nächstes wird parallel zum Einführen der n-Typ-Verunreinigung SiC epitaktisch von einer Hauptfläche des n+-Typ-Halbleitersubstrats 11 aufgewachsen.
  • Die n--Typ-Epitaxieschicht 12 wird dadurch auf dem das n+-Typ-Halbleitersubstrat 11 ausgebildet. Die erste Hauptfläche 3 wird durch die n--Typ-Epitaxieschicht 12 ausgebildet und die zweite Hauptfläche 4 wird durch das n+-Typ-Halbleitersubstrat 11 ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 52B eine Maske 100, die eine vorgegebene Struktur aufweist, auf der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet. Die Maske 100 weist Öffnungen 100a auf, die Gebiete freilegen, an denen die Trägereinfangsgebiete 91 auszubilden sind.
  • Als Nächstes werden unter Bezugnahme auf 52C leichte Ionen, Elektronen oder Neutronen usw. auf die n--Typ-Epitaxieschicht 12 über die Maske 100 eingestrahlt. Die leichten Ionen können zumindest einen Typ von Ionen unter Wasserstoffionen (H+), Heliumionen (He+) und Borionen (B+) aufweisen.
  • Im vorliegenden Schritt werden die Gebiete der n--Typ-Epitaxieschicht 12, in denen die Kristalldefekte einzuführen sind, durch Anpassen der Bestrahlungsenergie (Beschleunigungsspannung, die durch die Bestrahlungsvorrichtung angelegt wird) der leichten Ionen, Elektronen oder Neutronen usw. eingestellt.
  • In dem vorliegenden Schritt werden die leichten Ionen, Elektronen oder Neutronen usw. in die n--Typ-Epitaxieschicht 12 bis zu einer Nähe eines Grenzgebiets des n+-Typ-Halbleitersubstrats 11 und der n--Typ-Epitaxieschicht 12 getrieben.
  • Unterste Gebiete 92 breiter Breite der Trägereinfangsgebiete 91 werden dadurch ausgebildet. Ein oberer Abschnitt jedes untersten Gebiets 92 breiter Breite wird zu einer konvergenten Form ausgebildet, bei der eine Breite entlang der zweiten Richtung B zur ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 hin allmählich abnimmt.
  • Als Nächstes werden unter Bezugnahme auf 52D leichte Ionen, Elektronen oder Neutronen usw. auf die n--Typ-Epitaxieschicht 12 über die Maske 100 eingestrahlt. Die leichten Ionen können zumindest einen Typ von Ionen unter Wasserstoffionen (H+), Heliumionen (He+) und Borionen (B+) aufweisen.
  • Im vorliegenden Schritt werden die leichten Ionen, Elektronen oder Neutronen usw. auf Gebiete der n--Typ-Epitaxieschicht 12 oberhalb der untersten Gebiete 92 breiter Breite eingestrahlt. Zweite Gebiete 92 breiter Breite werden dadurch in den Gebieten der n--Typ-Epitaxieschicht 12 oberhalb der untersten Gebiete 92 breiter Breite ausgebildet.
  • Ein unterer Abschnitt jedes zweiten Gebiets 92 breiter Breite wird derart ausgebildet, dass er mit dem oberen Abschnitt eines untersten Gebiets 92 breiter Breite verbunden ist. Gebiete 93 schmaler Breite der Trägereinfangsgebiete 91 werden durch Verbinden von Abschnitten zwischen den untersten Gebieten 92 breiter Breite und den zweiten Gebieten 92 breiter Breite ausgebildet. Ein oberer Abschnitt jedes zweiten Gebiets 92 breiter Breite wird zu einer konvergenten Form ausgebildet, bei der eine Breite entlang der zweiten Richtung B zur ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 hin allmählich abnimmt.
  • Unter Bezugnahme auf 52E wird als Nächstes das gleiche Verfahren wie jenes von 52D wiederholt, um die leichten Ionen, Elektronen oder Neutronen usw. in mehreren Schritten in einer flachen Richtung zur ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 einzustrahlen. Die Trägereinfangsgebiete 91, von denen jedes die Vielzahl von Gebieten 92 breiter Breite und die Vielzahl von Gebieten 93 schmaler Breite aufweist, die abwechselnd in Bezug aufeinander entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 ausgebildet sind, werden dadurch ausgebildet.
  • Danach kann ein Abschnitt der in der n--Typ-Epitaxieschicht 12 ausgebildeten Kristalldefekte mithilfe des Ausheilungsbehandlungsverfahrens wiederhergestellt werden. Das Ausheilungsbehandlungsverfahren kann unter einer Atmosphäre von weniger als 1500 ℃ (zum Beispiel nicht mehr als 1200 ℃) durchgeführt werden.
  • Außer auf die erste bevorzugte Ausführungsform können die Trägereinfangsgebiete 91 auch auf die zweite bevorzugte Ausführungsform bis vierte bevorzugte Ausführungsform angewendet werden. Die Trägereinfangsgebiete 91 können in einer beliebigen der Ausgestaltungen aufgenommen werden, die in 2, 4, 5, 6, 7, 9, 18, 19, 20, 21, 22, 24, 32 usw. dargestellt sind. Andere Ausgestaltungsbeispiele der Trägereinfangsgebiete 91 werden nun beschrieben.
  • 53 ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht und ist eine Schnittansicht, die ein zweites Ausgestaltungsbeispiel der in 49A dargestellten Trägereinfangsgebiete 91 zeigt. Strukturen in 53, die in 41A und 49B beschriebenen Strukturen entsprechen, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 53 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 95 jedes Trägereinfangsgebiets 91 mit dem n+-Typ-Halbleitersubstrat 11 verbunden. Das zweite Gebiet 95 weist einen ersten Abschnitt 95a, der innerhalb der n--Typ-Epitaxieschicht 12 ausgebildet ist, und einen zweiten Abschnitt 95b, der innerhalb des n+-Typ-Halbleitersubstrats 11 ausgebildet ist, auf.
  • Eine Kristalldefektdichte N2 des ersten Abschnitts 95a ist höher als die n-Typ-Verunreinigungsdichte N1 der n--Typ-Epitaxieschicht 12 (N2>N1). Eine Kristalldefektdichte N2 des zweiten Abschnitts 95b ist niedriger als die n-Typ-Verunreinigungsdichte N3 des n+-Typ-Halbleitersubstrats 11 (N2<N3). Eine Funktionsweise praktisch als ein Akzeptor ist im zweiten Abschnitt 95b des zweiten Gebiets 95 unterdrückt.
  • Ein Maximum der Verunreinigungsdichte N5 und ein Maximum der Kristalldefektdichte N2 im zweiten Gebiet 95 können innerhalb der n--Typ-Epitaxieschicht 12 angeordnet werden (siehe auch 50). Ein Maximum der Verunreinigungsdichte N5 und ein Maximum der Kristalldefektdichte N2 im zweiten Gebiet 95 können innerhalb des n+-Typ-Halbleitersubstrats 11 angeordnet werden (siehe auch 50).
  • 54 ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht, und ist eine Schnittansicht, die ein drittes Ausgestaltungsbeispiel der in 49A dargestellten Trägereinfangsgebiete 91 zeigt. Strukturen in 54, die vorstehend in 49A und 49B beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 54 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 95 jedes Trägereinfangsgebiets 91 über einen Abstand hinweg zur Seite der ersten Hauptfläche 3 vom n+-Typ-Halbleitersubstrat 11 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 12 ist in einem Gebiet zwischen dem zweiten Gebiet 95 und dem n+-Typ-Halbleitersubstrat 11 angeordnet.
  • 55 ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht, und ist eine Schnittansicht, die ein viertes Ausgestaltungsbeispiel der in 49A dargestellten Trägereinfangsgebiete 91 zeigt. Strukturen in 55, die vorstehend in 49A und 49B beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 55 wird in diesem Ausgestaltungsbeispiel das erste Gebiet 94 jedes Trägereinfangsgebiets 91 über einen Abstand hinweg zur Seite der zweiten Hauptfläche 4 von der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 12 ist in einem Gebiet zwischen dem ersten Gebiet 94 und der ersten Hauptfläche 3 angeordnet.
  • In diesem Ausgestaltungsbeispiel wird ein oberer Abschnitt 92a eines obersten Gebiets 92 breiter Breite jedes Trägereinfangsgebiets 91 in einer konvergenten Form ausgebildet, bei der eine Breite WW1 entlang der zweiten Richtung B zur ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 hin allmählich abnimmt.
  • 56 ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht, und ist eine Schnittansicht, die ein fünftes Ausgestaltungsbeispiel der in 49A dargestellten Trägereinfangsgebiete 91 zeigt. Strukturen in 56, die vorstehend in 49A und 49B beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 56 sind in diesem Ausgestaltungsbeispiel die Trägereinfangsgebiete 91 im Inneren der n--Typ-Epitaxieschicht 12 schwebend.
  • Das heißt, das zweite Gebiet 94 jedes Trägereinfangsgebiets 91 wird über einen Abstand hinweg zur Seite der zweiten Hauptfläche 4 von der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 12 ist in einem Gebiet zwischen dem ersten Gebiet 94 und der ersten Hauptfläche 3 angeordnet.
  • In diesem Ausgestaltungsbeispiel wird der obere Abschnitt 92a des obersten Gebiets 92 breiter Breite jedes Trägereinfangsgebiets 91 zu einer konvergenten Form ausgebildet, bei der die Breite WW1 entlang der zweiten Richtung B zur ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 hin allmählich abnimmt.
  • Das zweite Gebiet 95 jedes Trägereinfangsgebiets 91 wird über einen Abstand hinweg zur Seite ersten Hauptfläche 3 vom n+-Typ-Halbleitersubstrat 11 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 12 ist in einem Gebiet zwischen dem zweiten Gebiet 95 und dem n+-Typ-Halbleitersubstrat 11 angeordnet.
  • 57 ist eine Vergrößerungsansicht eines Abschnitts, der 49B entspricht, und ist eine Schnittansicht, die ein sechstes Ausgestaltungsbeispiel der in 49A dargestellten Trägereinfangsgebiete 91 zeigt. Strukturen in 57, die vorstehend in 49A und 49B beschriebenen Strukturen entsprechen usw., sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 57 fehlen in diesem Ausgestaltungsbeispiel bei den Trägereinfangsgebieten 91 die Gebiete 93 schmaler Breite. Die Vielzahl von Gebieten 92 breiter Breite wird als eingeteilte Gebiete in Abständen voneinander entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 ausgebildet.
  • In einem Fall, in dem die Trägereinfangsgebiete 91 gemäß einem beliebigen von dem ersten Ausgestaltungsbeispiel bis sechsten Ausgestaltungsbeispiel, die vorstehend beschrieben wurden, als die Trägereinfangsgebiete 64 eines MISFET (18, 19, 20, 21, 22, 24, 32 usw.) angewendet werden, können die folgenden Aktionen und Wirkungen erzielt werden.
  • Das heißt, wenn ein Kurzschluss in einem Zustand auftritt, in dem eine hohe Spannung an die n--Typ-Epitaxieschicht 42 angelegt wird, kann ein großer Strom an den zweiten Abschnitten 85 einer vergleichsweise schmalen Breite blockiert werden. Wärmeerzeugung an den zweiten Abschnitten 85 kann dadurch unterdrückt werden und eine zulässige Zeit für einen Kurzschluss aufgrund einer peripheren Schaltung kann deshalb derart ausgelegt werden, dass sie länger ist.
  • Andererseits können, wenn eine Spannung eines Leitungszustands an die n--Typ-Epitaxieschicht 42 angelegt wird, Strompfade an den ersten Abschnitten 96 einer vergleichsweise breiten Breite gesichert werden. Eine Zunahme des Durchlasswiderstands kann dadurch unter Verwendung der ersten Abschnitte 96 unterdrückt werden.
  • 58A ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist eine Schnittansicht, die die Halbleitervorrichtung 61 zeigt, auf die ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten 101 gemäß einem dritten Modifikationsbeispiel angewendet wird. 58B ist eine Vergrößerungsansicht eines in 58A gezeigten Gebiets LVIIIB.
  • Im Folgenden wird ein Beispiel, in dem die Trägereinfangsgebiete 101 anstelle der Trägereinfangsgebiete 64 gemäß der dritten bevorzugten Ausführungsform (siehe 26 usw.) ausgebildet werden, der Einfachheit halber beschrieben. Nachstehend werden Strukturen, die für die Halbleitervorrichtung 61 beschrieben wurden, mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Jedes Trägereinfangsgebiet 101 weist Kristalldefekte auf, die in die n--Typ-Epitaxieschicht 42 selektiv eingeführt werden, und weist die gleichen Eigenschaften auf wie die Trägereinfangsgebiete 64.
  • Jedes Trägereinfangsgebiet 101 wird in einem Gebiet der n--Typ-Epitaxieschicht 42 unterhalb der unteren Wand eines Gategrabens 63 ausgebildet. Das Trägereinfangsgebiet 101 überlappt den Gategraben 63 in einer Draufsicht. In diesem Ausgestaltungsbeispiel erstreckt sich das Trägereinfangsgebiet 101 entlang der ersten Richtung A, so dass es entlang des Gategrabens 63 ausgerichtet ist.
  • Ein Abstand DC zwischen Trägereinfangsgebieten 101 ist dem Abstand DT zwischen Grabengatestrukturen 62 im Wesentlichen gleich. Der Abstand DC kann nicht weniger als 0,5 µm und nicht mehr als 10 µm betragen.
  • Insbesondere ist der Abstand DC ein Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt eines Trägereinfangsgebiets 101 und einem mittleren Abschnitt eines anderen Trägereinfangsgebiets 101. Der Abstand DT stellt insbesondere einen Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt einer Grabengatestruktur 62 und einem mittleren Abschnitt einer anderen Grabengatestruktur 62 dar.
  • Die jeweiligen Trägereinfangsgebiete 101 werden in einer Eins-zu-Eins-Entsprechung mit den jeweiligen Grabengatestrukturen 62 ausgebildet. Jedes Trägereinfangsgebiet 101 wird in einer Spaltenform ausgebildet, die sich entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 erstreckt und bei der sich ein unterer Abschnitt entlang der zweiten Richtung B in Bezug auf einen oberen Abschnitt ausbaucht.
  • Jedes Trägereinfangsgebiet 101 weist ein erstes Gebiet 102, das an einer oberen Seite angeordnet ist, und ein zweites Gebiet 103, das an einer unteren Seite in einem Gebiet unterhalb der unteren Wand eines Gategrabens 63 angeordnet ist, auf.
  • Das erste Gebiet 102 ist oberhalb des unteren Zwischengebiets Ct der n--Typ-Epitaxieschicht 42 angeordnet. Das zweite Gebiet 103 ist unterhalb des unteren Zwischengebiets Ct der n--Typ-Epitaxieschicht 42 angeordnet. In 58A und 58B ist das untere Zwischengebiet Ct mit einer Linie mit abwechselnd einem langen und zwei kurzen Strichen angezeigt.
  • Jedes erste Gebiet 102 wird in einem Gebiet der n--Typ-Epitaxieschicht 42 entlang der unteren Wand des Gategrabens 63 ausgebildet. Das erste Gebiet 102 kann einen Randabschnitt abdecken, der die Seitenwand und die untere Wand des Gategrabens 63 verbindet.
  • In diesem Ausgestaltungsbeispiel ist das erste Gebiet 102 von der unteren Wand des Gategrabens 63 freigelegt. Jedes erste Gebiet 102 ist einer Gateelektrode 56 über einen Gateisolationsfilm 55 hinweg zugewandt.
  • In diesem Ausgestaltungsbeispiel wird jedes zweite Gebiet 103 mit dem n+-Typ-Halbleitersubstrat 41 verbunden. Jedes Trägereinfangsgebiet 101 wird derart ausgebildet, dass eine Breite entlang der zweiten Richtung B allmählich von dem ersten Gebiet 102 zum zweiten Gebiet 103 zunimmt. Das zweite Gebiet 103 weist eine Form auf, die in der zweiten Richtung B in Bezug auf das erste Gebiet 102 ausgebaucht ist.
  • Eine Breite WW1 entlang der zweiten Richtung B des ersten Gebiets 102 ist nicht größer als eine Breite WW2 entlang der zweiten Richtung B des zweiten Gebiets 103 (WW1≤WW2). Die Breite WW1 des ersten Gebiets 102 und die Breite WW2 des zweiten Gebiets 103 können nicht kleiner als 0,1 µm und nicht größer als 10 µm sein.
  • Wie bei der Verunreinigungsdichte N5 jedes vorstehend beschriebenen Trägereinfangsgebiets 81 weist eine Verunreinigungsdichte N5 jedes Trägereinfangsgebiets 101 ein einziges Maximum an einem Zwischenabschnitt in Dickenrichtung der n--Typ-Epitaxieschicht 42 auf.
  • Das Maximum der Verunreinigungsdichte N5 des Trägereinfangsgebiets 101 ist unterhalb des unteren Zwischengebiets Ct der n--Typ-Epitaxieschicht 42 angeordnet. Das Maximum der Verunreinigungsdichte N5 entspricht einer Position des Trägereinfangsgebiets 101, die sich am meisten ausbaucht, das heißt, es entspricht dem zweiten Gebiet 103. Eine Verunreinigungsdichte N5 des zweiten Gebiets 103 ist nicht kleiner als eine Verunreinigungsdichte N5 des ersten Gebiets 102.
  • Andererseits ist wie bei der Kristalldefektdichte N2 jedes vorstehend beschriebenen Trägereinfangsgebiets 81 eine Kristalldefektdichte N2 jedes Trägereinfangsgebiets 101 nicht kleiner als die Verunreinigungsdichte N5 des Trägereinfangsgebiets 101 (N2≥N5). Das heißt, das Trägereinfangsgebiet 101 weist die Kristalldefektdichte N2 auf, die nicht kleiner ist als die Verunreinigungsdichte N5.
  • Die Kristalldefektdichte N2 des Trägereinfangsgebiets 101 weist ein einziges Maximum an einem Zwischenabschnitt in Dickenrichtung der n--Typ-Epitaxieschicht 42 auf. Das Maximum der Kristalldefektdichte N2 ist unterhalb des unteren Zwischengebiets Ct der n--Typ-Epitaxieschicht 42 angeordnet.
  • Das Maximum der Kristalldefektdichte N2 entspricht der Position des Trägereinfangsgebiets 101, die sich am meisten ausbaucht, das heißt, es entspricht dem zweiten Gebiet 103. Die Kristalldefektdichte N2 des zweiten Gebiets 103 ist nicht kleiner als die Kristalldefektdichte N2 des ersten Gebiets 102.
  • Die n--Typ-Epitaxieschicht 42 weist einen ersten Abschnitt 104 und einen zweiten Abschnitt 105 auf, die gegenseitig unterschiedliche Abstände in Bezug auf die zweite Richtung B in jedem Gebiet zwischen zwei zueinander benachbarten Trägereinfangsgebieten 101 aufweisen. Eine erste Breite L1 entlang der zweiten Richtung B des ersten Abschnitts 104 ist nicht kleiner als eine zweite Breite L2 entlang der zweiten Richtung B des zweiten Abschnitts 105 (L1≥L2).
  • Der erste Abschnitt 104 der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen den ersten Gebieten 102 der zwei zueinander benachbarten Trägereinfangsgebiete 101 angeordnet. Der zweite Abschnitt 105 der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen den zweiten Gebieten 103 der zwei zueinander benachbarten Trägereinfangsgebiete 101 angeordnet.
  • 59 ist eine Schnittansicht zum Beschreiben von Verarmungsschichten, die sich von den in 58A dargestellten Trägereinfangsgebieten 101 erstrecken.
  • Die zweite Breite L2 des zweiten Abschnitts 105 kann nicht größer sein als eine Summe W1+W2 einer ersten Breite W1 einer ersten Verarmungsschicht 106, die sich von einem Trägereinfangsgebiet 101 erstreckt, und einer zweiten Breite W2 einer zweiten Verarmungsschicht 107, die sich von dem anderen Trägereinfangsgebiet 101 erstreckt (L2≤W1+W2).
  • Wenn L2≤5W1+W2 erfüllt ist, überlappen die erste Verarmungsschicht 106 und die zweite Verarmungsschicht 107 einander im zweiten Abschnitt 105. Der zweite Abschnitt 105 wird dadurch verarmt. Konzentration des elektrischen Feldes im zweiten Abschnitt 105 kann dadurch entspannt werden und eine Kurzschlussfestigkeit kann somit erhöht werden.
  • Andererseits kann die erste Breite L1 des ersten Abschnitts 104 nicht kleiner sein als die Summe W1+W2 der ersten Breite W1 der ersten Verarmungsschicht 106 und der zweiten Breite W2 der zweiten Verarmungsschicht 107 (L1≥W1+W2). Offensichtlich kann sie stattdessen derart sein, dass L1≤W1+W2.
  • Selbst bei diesem vorstehend beschriebenen Ausgestaltungsbeispiel können die gleichen Wirkungen erzielt werden, wie die vorstehend für die Halbleitervorrichtung 61 beschriebenen Wirkungen. Außerdem werden bei diesem Ausgestaltungsbeispiel die ersten Abschnitte 104 einer vergleichsweise breiten Breite und die zweiten Abschnitte 105 einer vergleichsweise schmalen Breite in der n--Typ-Epitaxieschicht 42 ausgebildet.
  • Wenn zum Beispiel ein Kurzschluss in einem Zustand auftritt, in dem eine hohe Spannung an die n--Typ-Epitaxieschicht 42 angelegt wird, kann ein großer Strom an den zweiten Abschnitten 105 einer vergleichsweise schmalen Breite blockiert werden. Wärmeerzeugung an den zweiten Abschnitten 105 kann dadurch unterdrückt werden und eine zulässige Zeit für einen Kurzschluss aufgrund einer peripheren Schaltung kann deshalb derart ausgelegt werden, dass sie länger ist.
  • Andererseits können, wenn eine Spannung eines Leitungszustands an die n--Typ-Epitaxieschicht 42 angelegt wird, Strompfade an den ersten Abschnitten 104 einer vergleichsweise breiten Breite gesichert werden. Eine Zunahme des Durchlasswiderstands kann dadurch unter Verwendung der ersten Abschnitte 104 unterdrückt werden.
  • Bei diesem Ausgestaltungsbeispiel wurde ein Beispiel beschrieben, in dem jedes zweite Gebiet 103 das Maximum der Verunreinigungsdichte N5 und das Maximum der Kristalldefektdichte N2 aufweist. Jedoch kann anstelle des zweiten Gebiets 103 jedes erste Gebiet 102 das Maximum der Verunreinigungsdichte N5 und das Maximum der Kristalldefektdichte N2 aufweisen.
  • 60A bis 60F sind Vergrößerungsansichten eines Abschnitts, der 58B entspricht, und sind Schnittansichten zum Beschreiben eines Beispiels eines Verfahrens zum Ausbilden der in 58A dargestellten Trägereinfangsgebiete 101. Das Verfahren zum Ausbilden der Trägereinfangsgebiete 101 kann in den Schritten des Ausbildens der Trägereinfangsgebiete 64 (Schritt S15 und Schritt 16) aufgenommen werden, die in der vorstehend beschriebenen 25 gezeigt sind.
  • Unter Bezugnahme auf 60A wird zuerst das n+-Typ-Halbleitersubstrat 41 vorbereitet. Als Nächstes wird parallel zum Einführen der n-Typ-Verunreinigung SiC epitaktisch von einer Hauptfläche des n+-Typ-Halbleitersubstrats 41 aufgewachsen.
  • Die n--Typ-Epitaxieschicht 42 wird dadurch auf dem n+-Typ-Halbleitersubstrat 41 ausgebildet. Die erste Hauptfläche 33 wird durch die n--Typ-Epitaxieschicht 42 ausgebildet und die zweite Hauptfläche 34 wird durch das n+-Typ-Halbleitersubstrat 41 ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 60B eine Maske 108, die eine vorgegebene Struktur aufweist, auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Die Maske 108 weist Öffnungen 108a auf, die Gebiete freilegen, an denen die Gategräben 63 auszubilden sind.
  • Als Nächstes werden unter Bezugnahme auf 60C unnötige Abschnitte der n--Typ-Epitaxieschicht 42 mithilfe eines Ätzverfahrens über die Maske 108 selektiv entfernt. Die Gategräben 63 werden dadurch in der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet.
  • Als Nächstes werden unter Bezugnahme auf 60D leichte Ionen, Elektronen oder Neutronen usw. auf die unteren Wände der Gategräben 63, die von der Maske 108 freigelegt sind, eingestrahlt. Die leichten Ionen können zumindest einen Typ von Ionen unter Wasserstoffionen (H+), Heliumionen (He+) und Borionen (B+) aufweisen.
  • Im vorliegenden Schritt werden die Gebiete der n--Typ-Epitaxieschicht 42, in denen die Kristalldefekte einzuführen sind, durch Anpassen der Bestrahlungsenergie (Beschleunigungsspannung, die durch die Bestrahlungsvorrichtung angelegt wird) der leichten Ionen, Elektronen oder Neutronen usw. eingestellt.
  • In diesem Ausgestaltungsbeispiel werden die leichten Ionen, Elektronen oder Neutronen usw. in der Dickenrichtung der n--Typ-Epitaxieschicht 42 von den unteren Wänden der Gategräben 63 bis zu einer Nähe eines Grenzgebiets des n+-Typ-Halbleitersubstrats 41 und der n--Typ-Epitaxieschicht 42 beim Ausbilden von Kristalldefekten getrieben.
  • Dadurch werden die Trägereinfangsgebiete 101 der vorgegebenen Form in der n--Typ-Epitaxieschicht 42 ausgebildet. Danach kann ein Abschnitt der Kristalldefekte mithilfe des Ausheilungsbehandlungsverfahrens wiederhergestellt werden. Das Ausheilungsbehandlungsverfahren kann unter einer Atmosphäre von weniger als 1500 ℃ (zum Beispiel nicht mehr als 1200 ℃) durchgeführt werden.
  • Unter Bezugnahme auf 60E werden die Gateisolationsfilme 55 auf den Seitenwänden und den unteren Wänden der Gategräben 63 ausgebildet. Die Gateisolationsfilme 55 können mithilfe des thermischen Oxidationsbehandlungsverfahrens oder des CVD-Verfahrens ausgebildet werden.
  • Unter Bezugnahme auf 60F werden als Nächstes Gateelektroden 56 in die Gategräben 63 eingebettet. Im vorliegenden Schritt wird zuerst eine Leiterschicht, die zu einer Basis der Gateelektroden 56 werden soll, derart ausgebildet, dass sie die Gategräben 63 füllt und die erste Hauptfläche 33 der n--Typ-Epitaxieschicht 42 abdeckt. Die Leiterschicht kann mithilfe eines CVD-Verfahrens ausgebildet werden.
  • Als Nächstes werden Abschnitte der Leiterschicht, die die erste Hauptfläche 33 der n--Typ-Epitaxieschicht 42 abdecken, selektiv entfernt. Unnötige Abschnitte der Leiterschicht können mithilfe eines Ätzverfahrens (Rückätzverfahrens) entfernt werden. Die Gateelektroden 56 werden dadurch in die Gategräben 63 eingebettet. Mithilfe von Schritten, die die vorstehenden aufweisen, werden die Trägereinfangsgebiete 101 in Gebieten unterhalb der Grabengatestrukturen 62 ausgebildet.
  • Außer auf die dritte bevorzugte Ausführungsform können die Trägereinfangsgebiete 101 auch auf die vierte bevorzugte Ausführungsform angewendet werden. Die Trägereinfangsgebiete 101 können zum Beispiel in einer beliebigen der Ausgestaltungen aufgenommen werden, die in 26, 27, 28, 29, 30, 35, 36 usw. dargestellt sind. Andere Ausgestaltungsbeispiele der Trägereinfangsgebiete 101 werden nun beschrieben.
  • 61 ist eine Vergrößerungsansicht eines Abschnitts, der 58B entspricht und ist eine Schnittansicht, die ein zweites Ausgestaltungsbeispiel der in 58A dargestellten Trägereinfangsgebiete 101 zeigt. Strukturen in 61, die in 58A und 58B beschriebenen Strukturen entsprechen, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 61 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 103 jedes Trägereinfangsgebiets 101 mit dem n+-Typ-Halbleitersubstrat 41 verbunden. Das zweite Gebiet 103 weist einen ersten Abschnitt 103a, der innerhalb der n--Typ-Epitaxieschicht 42 ausgebildet ist, und einen zweiten Abschnitt 103b, der innerhalb des n+-Typ-Halbleitersubstrats 41 ausgebildet ist, auf.
  • Eine Kristalldefektdichte N2 des ersten Abschnitts 103a ist höher als die n-Typ-Verunreinigungsdichte N1 der n--Typ-Epitaxieschicht 42 (N2>N1). Eine Kristalldefektdichte N2 des zweiten Abschnitts 103b ist niedriger als die n-Typ-Verunreinigungsdichte N3 des n+-Typ-Halbleitersubstrats 41 (N2<N3). Eine Funktionsweise praktisch als ein Akzeptor ist im zweiten Abschnitt 103b des zweiten Gebiets 103 unterdrückt.
  • Das Maximum der Verunreinigungsdichte N5 und das Maximum der Kristalldefektdichte N2 im zweiten Gebiet 103 können innerhalb der n--Typ-Epitaxieschicht 42 angeordnet werden. Das Maximum der Verunreinigungsdichte N5 und das Maximum der Kristalldefektdichte N2 im zweiten Gebiet 103 können innerhalb des n+-Typ-Halbleitersubstrats 41 angeordnet werden.
  • 62 ist eine Vergrößerungsansicht eines Abschnitts, der 58B entspricht, und ist eine Schnittansicht, die ein drittes Ausgestaltungsbeispiel der in 58A dargestellten Trägereinfangsgebiete 101 zeigt. Strukturen in 62, die in 58A und 58B beschriebenen Strukturen entsprechen, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 62 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 103 jedes Trägereinfangsgebiets 101 über einen Abstand hinweg zur Seite der ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem zweiten Gebiet 103 und dem n+-Typ-Halbleitersubstrat 41 angeordnet.
  • 63 ist eine Vergrößerungsansicht eines Abschnitts, der 58B entspricht, und ist eine Schnittansicht, die ein viertes Ausgestaltungsbeispiel der in 58A dargestellten Trägereinfangsgebiete 101 zeigt. Strukturen in 63, die in 58A und 58B beschriebenen Strukturen entsprechen, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 63 wird in diesem Ausgestaltungsbeispiel das erste Gebiet 102 jedes Trägereinfangsgebiets 101 über einen Abstand hinweg zur Seite der zweiten Hauptfläche 34 von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet.
  • In diesem Ausgestaltungsbeispiel wird das erste Gebiet 102 der Trägereinfangsgebiete 101 zu einer konvergenten Form ausgebildet, bei der die Breite WW1 entlang der zweiten Richtung B zur ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 hin allmählich abnimmt. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem ersten Gebiet 102 und der ersten Hauptfläche 33 angeordnet.
  • 64 ist eine Vergrößerungsansicht eines Abschnitts, der 58B entspricht und ist eine Schnittansicht, die ein fünftes Ausgestaltungsbeispiel der in 58A dargestellten Trägereinfangsgebiete 101 zeigt. Strukturen in 64, die in 58A und 58B beschriebenen Strukturen entsprechen, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 64 sind in diesem Ausgestaltungsbeispiel die Trägereinfangsgebiete 101 im Inneren der n--Typ-Epitaxieschicht 42 schwebend.
  • Das heißt, das zweite Gebiet 102 jedes Trägereinfangsgebiets 101 wird über einen Abstand hinweg zur Seite der zweiten Hauptfläche 34 von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet.
  • In diesem Ausgestaltungsbeispiel wird das erste Gebiet 102 der Trägereinfangsgebiete 101 in einer konvergenten Form ausgebildet, bei der die Breite WW1 entlang der zweiten Richtung B zur ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 hin allmählich abnimmt. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem ersten Gebiet 102 und der ersten Hauptfläche 33 angeordnet.
  • Andererseits wird das zweite Gebiet 103 jedes Trägereinfangsgebiets 101 über einen Abstand hinweg zur Seite ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem zweiten Gebiet 103 und dem n+-Typ-Halbleitersubstrat 41 angeordnet.
  • 65A ist eine Schnittansicht eines Abschnitts, der 26 entspricht, und ist eine Schnittansicht, die die Halbleitervorrichtung 61 zeigt, auf die ein erstes Ausgestaltungsbeispiel von Trägereinfangsgebieten 111 gemäß einem vierten Modifikationsbeispiel angewendet wird. 65B ist eine Vergrößerungsansicht eines in 65A gezeigten Gebiets LXVB.
  • Im Folgenden wird ein Beispiel, in dem die Trägereinfangsgebiete 111 anstelle der Trägereinfangsgebiete 64 gemäß der dritten bevorzugten Ausführungsform (siehe 26 usw.) ausgebildet werden, der Einfachheit halber beschrieben. Nachstehend werden Strukturen, die für die Halbleitervorrichtung 61 beschrieben wurden, mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Jedes Trägereinfangsgebiet 111 weist Kristalldefekte auf, die in die n--Typ-Epitaxieschicht 42 selektiv eingeführt werden, und weist die gleichen Eigenschaften auf wie die Trägereinfangsgebiete 64.
  • Jedes Trägereinfangsgebiet 111 wird in einem Gebiet der n--Typ-Epitaxieschicht 42 unterhalb der unteren Wand eines Gategrabens 63 ausgebildet. Das Trägereinfangsgebiet 111 überlappt den Gategraben 63 in einer Draufsicht. In diesem Ausgestaltungsbeispiel erstreckt sich das Trägereinfangsgebiet 111 entlang der ersten Richtung A, so dass es entlang des Gategrabens 63 ausgerichtet ist.
  • Ein Abstand DC zwischen Trägereinfangsgebieten 111 ist dem Abstand DT zwischen Grabengatestrukturen 62 im Wesentlichen gleich. Der Abstand DC kann nicht weniger als 0,5 µm und nicht mehr als 10 µm betragen.
  • Insbesondere ist der Abstand DC ein Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt eines Trägereinfangsgebiets 111 und einem mittleren Abschnitt eines anderen Trägereinfangsgebiets 111. Der Abstand DT stellt insbesondere einen Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt einer Grabengatestruktur 62 und einem mittleren Abschnitt einer anderen Grabengatestruktur 62 dar.
  • Die jeweiligen Trägereinfangsgebiete 111 werden in einer Eins-zu-Eins-Entsprechung mit den jeweiligen Grabengatestrukturen 62 ausgebildet. In diesem Ausgestaltungsbeispiel wird jedes Trägereinfangsgebiet 111 in einer Spaltenform ausgebildet, die sich entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 erstreckt und bei der sich ein unterer Abschnitt entlang der zweiten Richtung B in Bezug auf einen oberen Abschnitt ausbaucht.
  • Jedes Trägereinfangsgebiet 111 weist ein erstes Gebiet 112, das an einer oberen Seite angeordnet ist, und ein zweites Gebiet 113, das an einer unteren Seite in einem Gebiet unterhalb der unteren Wand eines Gategrabens 63 angeordnet ist, auf.
  • Das erste Gebiet 112 ist oberhalb des unteren Zwischengebiets Ct der n--Typ-Epitaxieschicht 42 angeordnet. Das zweite Gebiet 113 ist unterhalb des unteren Zwischengebiets Ct der n--Typ-Epitaxieschicht 42 angeordnet. In 65A und 65B ist das untere Zwischengebiet Ct mit einer Linie mit abwechselnd einem langen und zwei kurzen Strichen angezeigt.
  • Jedes erste Gebiet 112 wird in einem Gebiet der n--Typ-Epitaxieschicht 42 entlang der unteren Wand eines Gategrabens 63 ausgebildet. Das erste Gebiet 112 ist von der unteren Wand des Gategrabens 63 freigelegt.
  • Das erste Gebiet 112 kann einen Randabschnitt abdecken, der die Seitenwand und die untere Wand des Gategrabens 63 verbindet. Jedes erste Gebiet 112 ist einer Gateelektrode 56 über einen Gateisolationsfilm 55 hinweg zugewandt.
  • Jedes Trägereinfangsgebiet 111 wird derart ausgebildet, dass eine Breite entlang der zweiten Richtung B allmählich von dem ersten Gebiet 112 zum zweiten Gebiet 113 zunimmt. Das zweite Gebiet 113 weist eine Form auf, die in der zweiten Richtung B in Bezug auf das erste Gebiet 112 ausgebaucht ist. In diesem Ausgestaltungsbeispiel wird jedes zweite Gebiet 113 mit dem n+-Typ-Halbleitersubstrat 41 verbunden.
  • Eine Breite WW1 entlang der zweiten Richtung B des ersten Gebiets 112 ist nicht kleiner als eine Breite WT entlang der zweiten Richtung B des Gategrabens 63 (WW1≥WT). Eine Breite WW2 entlang der zweiten Richtung B des zweiten Gebiets 113 ist nicht kleiner als die Breite WW1 entlang der zweiten Richtung B des ersten Gebiets 112 (WW2≥WW1). Die Breite WW1 des ersten Gebiets 112 und die Breite WW2 des zweiten Gebiets 113 können nicht kleiner als 0,1 µm und nicht größer als 10 µm sein.
  • In diesem Ausgestaltungsbeispiel weist jedes Trägereinfangsgebiet 111 ferner ein drittes Gebiet 114 auf, das sich entlang der Seitenwand eines Gategrabens 63 erstreckt. Das dritte Gebiet 114 ist mit dem ersten Gebiet 112 an der Seite der unteren Wand des Gategrabens 63 verbunden.
  • Das dritte Gebiet 114 kreuzt das Zwischengebiet C der n--Typ-Epitaxieschicht 42. In 65A und 65B ist das Zwischengebiet C mit einer Linie mit abwechselnd einem langen und zwei kurzen Strichen angezeigt. In diesem Ausgestaltungsbeispiel ist das dritte Gebiet 114 von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 freigelegt. Das dritte Gebiet 114 kann stattdessen über einen Abstand hinweg zur Seite der zweiten Hauptfläche 34 von der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet werden.
  • Das dritte Gebiet 114 wird derart ausgebildet, dass eine Breite in der zweiten Richtung entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 allmählich zunimmt. Eine Breite a, entlang der zweiten Richtung B eines Abschnitts des dritten Gebiets 114, das an der Seite der unteren Wand des Gategrabens 63 angeordnet ist, ist nicht kleiner als eine Breite b, entlang der zweiten Richtung B eines Abschnitts des dritten Gebiets 114, das an der Öffnungsseite des Gategrabens 63 angeordnet ist (a≥b).
  • Das Trägereinfangsgebiet 111 wird dadurch in einer Spaltenform ausgebildet, deren Breite entlang der zweiten Richtung B insgesamt in Dickenrichtung der n--Typ-Epitaxieschicht 42 allmählich zunimmt.
  • Die n+-Typ-Sourcegebiete 45 werden im Flächenschichtabschnitt der n--Typ-Epitaxieschicht 42 ausgebildet (siehe auch 26 usw.). Eine Kristalldefektdichte N2 jedes dritten Gebiets 114 ist höher als die n-Typ-Verunreinigungsdichte N4 jedes n+-Typ-Sourcegebiets 45 (N2<N4). Eine Funktionsweise praktisch als ein Akzeptor wird daher in einem Abschnitt des dritten Gebiets 114, das innerhalb des n+-Typ-Sourcegebiets 45 vorhanden ist, unterdrückt.
  • Wie bei der Verunreinigungsdichte N5 jedes vorstehend beschriebenen Trägereinfangsgebiets 81 weist eine Verunreinigungsdichte N5 jedes Trägereinfangsgebiets 111 ein einziges Maximum an einem Zwischenabschnitt in Dickenrichtung der n--Typ-Epitaxieschicht 42 auf. Das Maximum der Verunreinigungsdichte N5 ist unterhalb des unteren Zwischengebiets Ct der n--Typ-Epitaxieschicht 42 angeordnet.
  • Das Maximum der Verunreinigungsdichte N5 entspricht einer Position des Trägereinfangsgebiets 111, die sich am meisten ausbaucht, das heißt, es entspricht dem zweiten Gebiet 113. Eine Verunreinigungsdichte N5 des zweiten Gebiets 113 ist nicht kleiner als eine Verunreinigungsdichte N5 des ersten Gebiets 112 und eine Verunreinigungsdichte N5 des dritten Gebiets 114.
  • Andererseits weist jedes Trägereinfangsgebiet 111 eine Kristalldefektdichte N2 auf, die nicht kleiner ist als die Verunreinigungsdichte N5 (N2≥N5). Die Kristalldefektdichte N2 des Trägereinfangsgebiets 111 weist ein einziges Maximum an einem Zwischenabschnitt in Dickenrichtung der n--Typ-Epitaxieschicht 42 auf.
  • Das Maximum der Kristalldefektdichte N2 ist unterhalb des unteren Zwischengebiets Ct angeordnet. Das Maximum der Kristalldefektdichte N2 entspricht der Position des Trägereinfangsgebiets 111, die sich am meisten ausbaucht, das heißt, es entspricht dem zweiten Gebiet 113. Die Kristalldefektdichte N2 des zweiten Gebiets 113 ist nicht kleiner als die Kristalldefektdichte N2 des ersten Gebiets 112.
  • Die n--Typ-Epitaxieschicht 42 weist einen ersten Abschnitt 115, einen zweiten Abschnitt 116 und einen dritten Abschnitt 117 auf, die gegenseitig unterschiedliche Abstände in Bezug auf die zweite Richtung B in jedem Gebiet zwischen zwei zueinander benachbarten Trägereinfangsgebieten 111 aufweisen
  • Der erste Abschnitt 115 ist in einem Gebiet zwischen den ersten Gebieten 112 der zwei zueinander benachbarten Trägereinfangsgebiete 111 angeordnet. Der zweite Abschnitt 116 ist in einem Gebiet zwischen den zweiten Gebieten 113 der zwei zueinander benachbarten Trägereinfangsgebiete 111 angeordnet. Der dritte Abschnitt 117 ist in einem Gebiet zwischen den dritten Gebieten 114 der zwei zueinander benachbarten Trägereinfangsgebiete 111 angeordnet.
  • Eine erste Breite L1, entlang der zweiten Richtung B des ersten Abschnitts 115 ist nicht kleiner als eine zweite Breite L2, entlang der zweiten Richtung B des zweiten Abschnitts 116 (L1≥L2). Eine dritte Breite L3, entlang der zweiten Richtung B des dritten Abschnitts 117 ist nicht kleiner als eine erste Breite L1, entlang der zweiten Richtung B des ersten Abschnitts 115 (L3≥L1).
  • 66 ist eine Vergrößerungsansicht eines Abschnitts, der 65B entspricht, und ist eine Schnittansicht zum Beschreiben von Verarmungsschichten, die sich von den in 65A dargestellten Trägereinfangsgebieten 111 erstrecken.
  • Die zweite Breite L2 des zweiten Abschnitts 116 kann nicht größer sein als eine Summe W1+W2 einer ersten Breite W1 einer ersten Verarmungsschicht 118, die sich von einem Trägereinfangsgebiet 111 erstreckt, und einer zweiten Breite W2 einer zweiten Verarmungsschicht 119, die sich von dem anderen Trägereinfangsgebiet 111 erstreckt (L2≤W1+W2).
  • Wenn L2≤W1+W2 erfüllt ist, überlappen die erste Verarmungsschicht 118 und die zweite Verarmungsschicht 119 einander im zweiten Abschnitt 116. Der zweite Abschnitt 116 wird dadurch verarmt. Konzentration des elektrischen Feldes im zweiten Abschnitt 116 kann dadurch entspannt werden und eine Kurzschlussfestigkeit kann somit erhöht werden.
  • Die erste Breite L1 des ersten Abschnitts 115 kann nicht kleiner sein als die Summe W1+W2 der ersten Breite W1 der ersten Verarmungsschicht 118 und der zweiten Breite W2 der zweiten Verarmungsschicht 119 (L1≥W1+W2). Offensichtlich kann sie stattdessen derart sein, dass L1≤W1+W2.
  • Die dritte Breite L3 des dritten Abschnitts 117 kann nicht kleiner sein als die Summe W1+W2 der ersten Breite W1 der ersten Verarmungsschicht 118 und der zweiten Breite W2 der zweiten Verarmungsschicht 119 (L3≥W1+W2). Offensichtlich kann sie stattdessen derart sein, dass L3≤W1+W2.
  • Selbst bei diesem vorstehend beschriebenen Ausgestaltungsbeispiel können die gleichen Wirkungen erzielt werden, wie die vorstehend für die Halbleitervorrichtung 61 beschriebenen Wirkungen. Außerdem werden bei diesem Ausgestaltungsbeispiel die ersten Abschnitte 115 einer vergleichsweise breiten Breite und die zweiten Abschnitte 116 einer vergleichsweise schmalen Breite in der n--Typ-Epitaxieschicht 42 ausgebildet.
  • Wenn zum Beispiel ein Kurzschluss in einem Zustand auftritt, in dem eine hohe Spannung an die n--Typ-Epitaxieschicht 42 angelegt wird, kann ein großer Strom an den zweiten Abschnitten 116 einer vergleichsweise schmalen Breite blockiert werden. Wärmeerzeugung an den zweiten Abschnitten 116 kann dadurch unterdrückt werden und eine zulässige Zeit für einen Kurzschluss aufgrund einer peripheren Schaltung kann deshalb derart ausgelegt werden, dass sie länger ist.
  • Andererseits können, wenn eine Spannung eines Leitungszustands an die n--Typ-Epitaxieschicht 42 angelegt wird, Strompfade an den ersten Abschnitten 115 einer vergleichsweise breiten Breite gesichert werden. Eine Zunahme des Durchlasswiderstands kann dadurch unter Verwendung der ersten Abschnitte 115 unterdrückt werden.
  • Bei diesem Ausgestaltungsbeispiel wurde ein Beispiel beschrieben, in dem jedes zweite Gebiet 113 das Maximum der Verunreinigungsdichte N5 und das Maximum der Kristalldefektdichte N2 aufweist. Jedoch kann anstelle des zweiten Gebiets 113 jedes erste Gebiet 112 das Maximum der Verunreinigungsdichte N5 und das Maximum der Kristalldefektdichte N2 aufweisen.
  • 67A bis 67F sind Vergrößerungsansichten eines Abschnitts, der 65B entspricht, und sind Schnittansichten zum Beschreiben eines Beispiels eines Verfahrens zum Ausbilden der in 65A dargestellten Trägereinfangsgebiete 111. Das Verfahren zum Ausbilden der Trägereinfangsgebiete 111 kann in den Schritten des Ausbildens der Trägereinfangsgebiete 64 (Schritt S15 und Schritt S16) aufgenommen werden, die in der vorstehend beschriebenen 34 gezeigt sind.
  • Unter Bezugnahme auf 67A wird zuerst das n+-Typ-Halbleitersubstrat 41 vorbereitet. Als Nächstes wird parallel zum Einführen der n-Typ-Verunreinigung SiC epitaktisch von einer Hauptfläche des n+-Typ-Halbleitersubstrats 41 aufgewachsen.
  • Die n--Typ-Epitaxieschicht 42 wird dadurch auf dem n+-Typ-Halbleitersubstrat 41 ausgebildet. Die erste Hauptfläche 33 wird durch die n--Typ-Epitaxieschicht 42 ausgebildet und die zweite Hauptfläche 34 wird durch das n+-Typ-Halbleitersubstrat 41 ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 67B eine Maske 120, die eine vorgegebene Struktur aufweist, auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Die Maske 120 weist Öffnungen 120a auf, die Gebiete freilegen, an denen die Gategräben 63 auszubilden sind.
  • Als Nächstes werden unter Bezugnahme auf 67C unnötige Abschnitte der n--Typ-Epitaxieschicht 42 mithilfe eines Ätzverfahrens über die Maske 120 selektiv entfernt. Die Gategräben 63 werden dadurch in der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Nachdem die Gategräben 63 ausgebildet wurden, wird die Maske 120 entfernt.
  • Als Nächstes wird unter Bezugnahme auf 67D eine Maske 122, die die Gategräben 63 freilegt, auf der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 ausgebildet. Die Maske 122 weist Öffnungen 122a auf, die Öffnungsrandabschnitte der ersten Hauptfläche 33 der n--Typ-Epitaxieschicht 42 und der Gategräben 63 freilegen.
  • Als Nächstes werden unter Bezugnahme auf 67E leichte Ionen, Elektronen oder Neutronen usw. auf die erste Hauptfläche 33 der n--Typ-Epitaxieschicht 42 und die Innenwände der Gategräben 63, die von der Maske 122 freigelegt sind, eingestrahlt. Die leichten Ionen können zumindest einen Typ von Ionen unter Wasserstoffionen (H+), Heliumionen (He+) und Borionen (B+) aufweisen.
  • Im vorliegenden Schritt werden die Gebiete der n--Typ-Epitaxieschicht 42, in denen die Kristalldefekte einzuführen sind, durch Anpassen der Bestrahlungsenergie (Beschleunigungsspannung, die durch die Bestrahlungsvorrichtung angelegt wird) der leichten Ionen, Elektronen oder Neutronen usw. eingestellt.
  • In diesem Ausgestaltungsbeispiel werden die leichten Ionen, Elektronen oder Neutronen usw. in Dickenrichtung der n--Typ-Epitaxieschicht 42 bis zu einer Nähe eines Grenzgebiets des n+-Typ-Halbleitersubstrats 41 und der n--Typ-Epitaxieschicht 42 beim Ausbilden von Kristalldefekten getrieben.
  • Dadurch werden die Trägereinfangsgebiete 111 der vorgegebenen Form in der n--Typ-Epitaxieschicht 42 ausgebildet. Danach kann ein Abschnitt der Kristalldefekte mithilfe des Ausheilungsbehandlungsverfahrens wiederhergestellt werden. Das Ausheilungsbehandlungsverfahren kann unter einer Atmosphäre von weniger als 1500 ℃ (zum Beispiel nicht mehr als 1200 ℃) durchgeführt werden.
  • Unter Bezugnahme auf 67F werden die Gateisolationsfilme 55 auf den Seitenwänden und den unteren Wänden der Gategräben 63 ausgebildet. Die Gateisolationsfilme 55 können mithilfe des thermischen Oxidationsbehandlungsverfahrens oder des CVD-Verfahrens ausgebildet werden.
  • Unter Bezugnahme auf 67G werden als Nächstes die Gateelektroden 56 in die Gategräben 63 eingebettet. Im vorliegenden Schritt wird zuerst die Leiterschicht, die zur Basis der Gateelektroden 56 werden soll, derart ausgebildet, dass sie die Gategräben 63 füllt und die erste Hauptfläche 33 der n--Typ-Epitaxieschicht 42 abdeckt. Die Leiterschicht kann mithilfe des CVD-Verfahrens ausgebildet werden.
  • Als Nächstes werden Abschnitte der Leiterschicht, die die erste Hauptfläche 33 der n--Typ-Epitaxieschicht 42 abdecken, selektiv entfernt. Unnötige Abschnitte der Leiterschicht können mithilfe eines Ätzverfahrens (Rückätzverfahrens) entfernt werden.
  • Die Gateelektroden 56 werden dadurch in die Gategräben 63 eingebettet. Mithilfe von Schritten, die die vorstehenden aufweisen, werden die Trägereinfangsgebiete 111 in Gebieten unterhalb der Grabengatestrukturen 62 ausgebildet.
  • Außer auf die dritte bevorzugte Ausführungsform können die Trägereinfangsgebiete 111 auch auf die vierte bevorzugte Ausführungsform angewendet werden. Die Trägereinfangsgebiete 111 können zum Beispiel in einer beliebigen der Ausgestaltungen aufgenommen werden, die in 26, 27, 28, 30, 33, 35, 36 usw. dargestellt sind. Andere Ausgestaltungsbeispiele der Trägereinfangsgebiete 111 werden nun beschrieben.
  • 68 ist eine Vergrößerungsansicht eines Abschnitts, der 65B entspricht und ist eine Schnittansicht, die ein zweites Ausgestaltungsbeispiel der in 65A dargestellten Trägereinfangsgebiete 111 zeigt. Strukturen in 68, die in 65A und 65B beschriebenen Strukturen entsprechen, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 68 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 113 jedes Trägereinfangsgebiets 111 mit dem n+-Typ-Halbleitersubstrat 41 verbunden. Das zweite Gebiet 113 weist einen ersten Abschnitt 113a, der innerhalb der n--Typ-Epitaxieschicht 42 ausgebildet ist, und einen zweiten Abschnitt 113b, der innerhalb des n+-Typ-Halbleitersubstrats 41 ausgebildet ist, auf.
  • Eine Kristalldefektdichte N2 des ersten Abschnitts 113a ist höher als die n-Typ-Verunreinigungsdichte N1 der n--Typ-Epitaxieschicht 42 (N2>N1). Eine Kristalldefektdichte N2 des zweiten Abschnitts 113b ist niedriger als die n-Typ-Verunreinigungsdichte N3 des n+-Typ-Halbleitersubstrats 41 (N2<N3). Eine Funktionsweise praktisch als ein Akzeptor ist daher im zweiten Abschnitt 113b des zweiten Gebiets 113 unterdrückt.
  • Das Maximum der Verunreinigungsdichte N5 und das Maximum der Kristalldefektdichte N2 im zweiten Gebiet 113 können innerhalb der n--Typ-Epitaxieschicht 42 angeordnet werden. Das Maximum der Verunreinigungsdichte N5 und das Maximum der Kristalldefektdichte N2 im zweiten Gebiet 113 können innerhalb des n+-Typ-Halbleitersubstrats 41 angeordnet werden.
  • 69 ist eine Vergrößerungsansicht eines Abschnitts, der 65B entspricht, und ist eine Schnittansicht, die ein drittes Ausgestaltungsbeispiel der in 65A dargestellten Trägereinfangsgebiete 111 zeigt. Strukturen in 69, die in 65A und 65B beschriebenen Strukturen entsprechen, sind mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Unter Bezugnahme auf 69 wird in diesem Ausgestaltungsbeispiel das zweite Gebiet 113 jedes Trägereinfangsgebiets 111 über einen Abstand hinweg zur Seite der ersten Hauptfläche 33 vom n+-Typ-Halbleitersubstrat 41 ausgebildet. Ein Abschnitt der n--Typ-Epitaxieschicht 42 ist in einem Gebiet zwischen dem zweiten Gebiet 113 und dem n+-Typ-Halbleitersubstrat 41 angeordnet.
  • 70A ist eine Schnittansicht eines Abschnitts, der 26 entspricht, und ist eine Schnittansicht, die die Halbleitervorrichtung 61 zeigt, auf die Trägereinfangsgebiete 131 gemäß einem fünften Modifikationsbeispiel angewendet werden. 70B ist eine Vergrö-ßerungsansicht eines in 70A gezeigten Gebiets LXXB.
  • Im Folgenden wird ein Beispiel, in dem die Trägereinfangsgebiete 131 anstelle der Trägereinfangsgebiete 64 gemäß der dritten bevorzugten Ausführungsform (siehe 26 usw.) ausgebildet werden, der Einfachheit halber beschrieben. Nachstehend werden Strukturen, die für die Halbleitervorrichtung 61 beschrieben wurden, mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Jedes Trägereinfangsgebiet 131 weist Kristalldefekte auf, die in die n--Typ-Epitaxieschicht 42 selektiv eingeführt werden, und weist die gleichen Eigenschaften auf wie die Trägereinfangsgebiete 64.
  • Jedes Trägereinfangsgebiet 131 wird in einem Gebiet der n--Typ-Epitaxieschicht 42 unterhalb der unteren Wand eines Gategrabens 63 ausgebildet. Das Trägereinfangsgebiet 131 überlappt den Gategraben 63 in einer Draufsicht. In diesem Ausgestaltungsbeispiel erstreckt sich das Trägereinfangsgebiet 131 entlang der ersten Richtung A, so dass es entlang des Gategrabens 63 ausgerichtet ist.
  • Ein Abstand DC zwischen Trägereinfangsgebieten 131 ist dem Abstand DT zwischen Grabengatestrukturen 62 im Wesentlichen gleich. Der Abstand DC kann nicht weniger als 0,5 µm und nicht mehr als 10 µm betragen.
  • Insbesondere ist der Abstand DC ein Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt eines Trägereinfangsgebiets 131 und einem mittleren Abschnitt eines anderen Trägereinfangsgebiets 131. Der Abstand DT stellt insbesondere einen Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt einer Grabengatestruktur 62 und einem mittleren Abschnitt einer anderen Grabengatestruktur 62 dar.
  • Die jeweiligen Trägereinfangsgebiete 131 werden in einer Eins-zu-Eins-Entsprechung mit den jeweiligen Grabengatestrukturen 62 ausgebildet. In diesem Ausgestaltungsbeispiel wird jedes Trägereinfangsgebiet 131 in einer Spaltenform, die sich entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 erstreckt und einen Seitenabschnitt einer ungleichmäßigen Form aufweist, in einem Gebiet unterhalb der unteren Wand eines Gategrabens 63 ausgebildet.
  • Jedes Trägereinfangsgebiet 131 weist Gebiete 132 breiter Breite und Gebiete 133 schmaler Breite auf. Jedes Gebiet 133 schmaler Breite weist eine Breite WW6 auf, die in Bezug auf die zweite Richtung B kleiner ist als eine Breite WW5 jedes Gebiets 132 breiter Breite (WW6<WW5). Die Breite WW5 der Gebiete 132 breiter Breite und die Breite WW6 der Gebiete 133 schmaler Breite können nicht kleiner als 0,1 µm und nicht größer als 10 µm sein.
  • Die Gebiete 132 breiter Breite und die Gebiete 133 schmaler Breite werden abwechselnd mehrere Male entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 ausgebildet. In diesem Ausgestaltungsbeispiel werden drei Gebiete 132 breiter Breite und zwei Gebiete 133 schmaler Breite ausgebildet.
  • Jedes Trägereinfangsgebiet 131 kann auch derart betrachtet werden, dass es eine Ausgestaltung ist, bei der eine Vielzahl von eingeteilten Abschnitten (Gebiete 132 breiter Breite), die in Abständen entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 ausgebildet sind, durch Kristalldefekte (Gebiete 133 schmaler Breite), die zwischen den eingeteilten Abschnitten ausgebildet sind, miteinander verbunden ist.
  • Jedes Trägereinfangsgebiet 131 weist ein oberes erstes Gebiet 134 und ein unteres zweites Gebiet 135 auf. Das erste Gebiet 134 ist oberhalb des unteren Zwischengebiets Ct der n--Typ-Epitaxieschicht 42 angeordnet.
  • Das zweite Gebiet 135 ist unterhalb des unteren Zwischengebiets Ct der n--Typ-Epitaxieschicht 42 angeordnet. In 70A und 70B ist das untere Zwischengebiet Ct mit einer Linie mit abwechselnd einem langen und zwei kurzen Strichen angezeigt.
  • Jedes erste Gebiet 134 ist von der unteren Wand eines Gategrabens 63 freigelegt. Ein Gebiet 133 schmaler Breite ist von der unteren Wand des Gategrabens 63 freigelegt. Jedes zweite Gebiet 135 ist mit dem n+-Typ-Halbleitersubstrat 41 verbunden. Ein Gebiet 132 breiter Breite ist mit dem n+-Typ-Halbleitersubstrat 41 verbunden.
  • Eine Verunreinigungsdichte N5 jedes Trägereinfangsgebiets 131 weist drei Maxima und vier Minima entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 auf. Die drei Maxima der Verunreinigungsdichte N5 entsprechen jeweils den drei Gebieten 132 breiter Breite.
  • Die zwei Minima der Verunreinigungsdichte N5 entsprechen jeweils den zwei Gebieten 133 schmaler Breite. Eine Verunreinigungsdichte N5 der Gebiete 132 breiter Breite ist nicht kleiner als eine Verunreinigungsdichte N5 der Gebiete 133 schmaler Breite.
  • Andererseits weist das Trägereinfangsgebiet 131 eine Kristalldefektdichte N2 auf, die nicht kleiner ist als die Verunreinigungsdichte N5 (N2≥N5). Die Kristalldefektdichte N2 des Trägereinfangsgebiets 131 weist drei Maxima und zwei Minima entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 auf. Die drei Maxima der Kristalldefektdichte N2 entsprechen jeweils den drei Gebieten 132 breiter Breite.
  • Die zwei Minima der Kristalldefektdichte N2 entsprechen jeweils den zwei Gebieten 133 schmaler Breite. Eine Kristalldefektdichte N2 der Gebiete 132 breiter Breite ist nicht kleiner als eine Kristalldefektdichte N2 der Gebiete 133 schmaler Breite.
  • Die n--Typ-Epitaxieschicht 42 weist erste Abschnitte 136 und zweite Abschnitte 137 auf, die gegenseitig unterschiedliche Abstände in Bezug auf die zweite Richtung B in jedem Gebiet zwischen zwei zueinander benachbarten Trägereinfangsgebieten 131 aufweisen.
  • Die ersten Abschnitte 136 sind in Gebieten zwischen den Gebieten 132 breiter Breite der zwei zueinander benachbarten Trägereinfangsgebiete 131 angeordnet. Die zweiten Abschnitte 137 sind in Gebieten zwischen den Gebieten 133 schmaler Breite der zwei zueinander benachbarten Trägereinfangsgebiete 131 angeordnet. Eine erste Breite L1 entlang der zweiten Richtung B jedes ersten Abschnitts 136 ist nicht kleiner als eine zweite Breite L2, entlang der zweiten Richtung B jedes zweiten Abschnitts 137 (L1≥L2).
  • 71 ist eine Vergrößerungsansicht eines Abschnitts, der 70B entspricht, und ist eine Schnittansicht zum Beschreiben von Verarmungsschichten, die sich von den in 70A dargestellten Trägereinfangsgebieten 131 erstrecken.
  • Die zweite Breite L2 jedes zweiten Abschnitts 137 kann nicht größer sein als eine Summe W1+W2 einer ersten Breite W1 einer ersten Verarmungsschicht 138, die sich von einem Trägereinfangsgebiet 131 erstreckt, und einer zweiten Breite W2 einer zweiten Verarmungsschicht 139, die sich von dem anderen Trägereinfangsgebiet 131 erstreckt (L2≤W1+W2).
  • Wenn L2≤W1+W2 erfüllt ist, überlappen die erste Verarmungsschicht 138 und die zweite Verarmungsschicht 139 einander in den zweiten Abschnitten 137. Die zweiten Abschnitte 137 werden dadurch verarmt. Konzentration des elektrischen Feldes in den zweiten Abschnitten 137 kann dadurch entspannt werden und eine Kurzschlussfestigkeit kann somit erhöht werden.
  • Andererseits kann die erste Breite L1 des ersten Abschnitts 136 nicht kleiner sein als die Summe W1+W2 der ersten Breite W1 der ersten Verarmungsschicht 138 und der zweiten Breite W2 der zweiten Verarmungsschicht 139 (L1≥W1+W2). Offensichtlich kann sie stattdessen derart sein, dass L1≤W1+W2.
  • Selbst bei diesem vorstehend beschriebenen Ausgestaltungsbeispiel können die gleichen Wirkungen erzielt werden, wie die vorstehend für die Halbleitervorrichtung 61 beschriebenen Wirkungen. Außerdem werden bei diesem Ausgestaltungsbeispiel die ersten Abschnitte 136 einer vergleichsweise breiten Breite und die zweiten Abschnitte 137 einer vergleichsweise schmalen Breite in der n--Typ-Epitaxieschicht 42 ausgebildet.
  • Wenn zum Beispiel eine Stoßspannung an die n--Typ-Epitaxieschicht 42 angelegt wird, kann ein großer Strom an den zweiten Abschnitten 137 einer vergleichsweise schmalen Breite blockiert werden. Wärmeerzeugung an den zweiten Abschnitten 137 kann dadurch unterdrückt werden und daher kann eine Abnahme der Spannungsfestigkeit unterdrückt werden.
  • Andererseits können, wenn eine Spannung eines Leitungszustands an die n--Typ-Epitaxieschicht 42 angelegt wird, Strompfade an den ersten Abschnitten 136 einer vergleichsweise breiten Breite gesichert werden. Eine Zunahme des Durchlasswiderstands kann dadurch unter Verwendung der ersten Abschnitte 136 unterdrückt werden.
  • Die Trägereinfangsgebiete 131 einer solchen Struktur können ausgebildet werden, indem ein Verfahren zum Ausbilden der Trägereinfangsgebiete 131 gemäß dem zweiten Modifikationsbeispiel nach dem Ausbilden der Gategräben 63 angewendet wird.
  • Das heißt, die Trägereinfangsgebiete 131 können ausgebildet werden, indem leichte Ionen, Elektronen oder Neutronen usw. in mehreren Schritten zum Inneren der n--Typ-Epitaxieschicht 42 von den unteren Wänden der Gategräben 63 eingestrahlt werden.
  • Die Trägereinfangsgebiete 131, in denen die Gebiete 133 schmaler Breite fehlen, können angewendet werden. Das heißt, die Vielzahl von Gebieten 132 breiter Breite kann als eingeteilte Gebiete in Abständen voneinander entlang der Dickenrichtung der n--Typ-Epitaxieschicht 42 ausgebildet werden.
  • 72A ist eine Schnittansicht eines Abschnitts, der 2 entspricht, und ist eine Schnittansicht, die die Halbleitervorrichtung 1 zeigt, auf die Trägereinfangsgebiete 141 gemäß einem sechsten Modifikationsbeispiel angewendet werden. 72B ist eine Vergrößerungsansicht eines in 72A gezeigten Gebiets LXXIIB.
  • Im Folgenden wird ein Beispiel, in dem die Trägereinfangsgebiete 141 anstelle der Trägereinfangsgebiete 15 gemäß der ersten bevorzugten Ausführungsform (siehe 2 usw.) ausgebildet werden, der Einfachheit halber beschrieben. Nachstehend werden Strukturen, die für die Halbleitervorrichtung 1 beschrieben wurden, mit denselben Bezugszeichen versehen und eine Beschreibung davon wird weggelassen.
  • Jedes Trägereinfangsgebiet 141 weist Kristalldefekte auf, die in die n--Typ-Epitaxieschicht 12 selektiv eingeführt werden, und weist die gleichen Eigenschaften auf wie die Trägereinfangsgebiete 15.
  • In diesem Ausgestaltungsbeispiel wird jedes Trägereinfangsgebiet 141 in einer Spaltenform ausgebildet, die sich entlang der Dickenrichtung der n--Typ-Epitaxieschicht 12 erstreckt. Eine Breite WC in der zweiten Richtung B jedes Trägereinfangsgebiets 141 kann nicht weniger als 0,1 µm und nicht mehr als 10 µm betragen.
  • Ein Abstand DC zwischen den Trägereinfangsgebieten 141 kann nicht weniger als 0,5 µm und nicht mehr als 10 µm betragen. Insbesondere ist der Abstand DC ein Abstand entlang der zweiten Richtung B zwischen einem mittleren Abschnitt eines Trägereinfangsgebiets 141 und einem mittleren Abschnitt eines anderen Trägereinfangsgebiets 141.
  • In diesem Ausgestaltungsbeispiel wird jedes Trägereinfangsgebiet 141 über einen Abstand hinweg zur Seite der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 vom Zwischengebiet C ausgebildet.
  • 73 ist ein Diagramm einer Verunreinigungsdichte N5 und einer Kristalldefektdichte N2 jedes in 72A dargestellten Trägereinfangsgebiets 141. Die Verunreinigungsdichte N5 des Trägereinfangsgebiets 141 bezieht sich auf eine Dichte von leichten Ionen, Elektronen oder Neutronen usw., die in die n--Typ-Epitaxieschicht 12 eingeführt werden.
  • In 73 drückt die Ordinate die Dichte [cm-3] aus, und die Abszisse zeigt die Tiefe [µm] der n--Typ-Epitaxieschicht 12, wenn die erste Hauptfläche 3 der n--Typ-Epitaxieschicht 12 als null definiert ist.
  • Die Verunreinigungsdichte N5 des Trägereinfangsgebiets 141 weist ein einziges Maximum an einem Zwischenabschnitt in Dickenrichtung der n--Typ-Epitaxieschicht 12 auf. Das Maximum der Verunreinigungsdichte N5 ist oberhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 12 angeordnet.
  • Jedes Trägereinfangsgebiet 141 weist ein erstes Gebiet 142, das auf der Seite der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 angeordnet ist, und ein zweites Gebiet 143, das auf der Seite der zweiten Hauptfläche 4 in Bezug auf das erste Gebiet 142 angeordnet ist, auf.
  • Das erste Gebiet 142 stellt ein Gebiet dar, in dem die Verunreinigungsdichte N5 zum Maximum von der ersten Hauptfläche 3 allmählich steigt. Das zweite Gebiet 143 stellt ein Gebiet dar, in dem die Verunreinigungsdichte N5 vom Maximum zur zweiten Hauptfläche 4 allmählich abnimmt.
  • Im Hinblick auf die Dickenrichtung der n--Typ-Epitaxieschicht 12 ist eine dicke TT1 des ersten Gebiets 142 nicht größer als eine Dicke TT2 des zweiten Gebiets 143 (TT1 ≤TT2). Insbesondere ist die Dicke TT1 kleiner als TT2 (TT1<TT2).
  • Andererseits weist das Trägereinfangsgebiet 141 die Kristalldefektdichte N2 auf, die nicht kleiner ist als die Verunreinigungsdichte N5 (N2≥N5). Die Kristalldefektdichte N2 des Trägereinfangsgebiets 141 weist ein einziges Maximum an einem Zwischenabschnitt in Dickenrichtung der n--Typ-Epitaxieschicht 12 auf. Das Maximum der Kristalldefektdichte N2 ist oberhalb des Zwischengebiets C der n--Typ-Epitaxieschicht 12 angeordnet.
  • Eine Kristalldefektdichte N2 des ersten Gebiets 142 steigt allmählich zum Maximum von der ersten Hauptfläche 3. Eine Kristalldefektdichte N2 des zweiten Gebiets 143 nimmt allmählich vom Maximum zur zweiten Hauptfläche 4 ab.
  • 74 ist eine Vergrößerungsansicht eines Abschnitts, der 72B entspricht, und ist eine Schnittansicht zum Beschreiben von Verarmungsschichten, die sich von den in 72A dargestellten Trägereinfangsgebieten 141 erstrecken.
  • Ein Abstand L entlang der zweiten Richtung B eines Zwischenabschnitts 144 der n--Typ-Epitaxieschicht 12, der zwischen zwei zueinander benachbarten Trägereinfangsgebieten 141 angeordnet ist, kann nicht größer sein als eine Summe W1+W2 einer ersten Breite W1 einer ersten Verarmungsschicht 145, die sich von einem Trägereinfangsgebiet 141 erstreckt, und einer zweiten Breite W2 einer zweiten Verarmungsschicht 146, die sich von dem anderen Trägereinfangsgebiet 141 erstreckt (L≤W1+W2).
  • Wenn L2≤5W1+W2 erfüllt ist, überlappen die erste Verarmungsschicht 145 und die zweite Verarmungsschicht 146 einander im Zwischenabschnitt 144. Der Zwischenabschnitt 144 wird dadurch verarmt. Konzentration des elektrischen Feldes im Zwischenabschnitt 144 kann daher entspannt werden und eine Kurzschlussfestigkeit kann somit erhöht werden.
  • Selbst bei diesem vorstehend beschriebenen Ausgestaltungsbeispiel können die gleichen Wirkungen erzielt werden, wie die vorstehend für die Halbleitervorrichtung 1 beschriebenen Wirkungen. Außerdem ist bei diesem Ausgestaltungsbeispiel die Distanz L des Zwischenabschnitts 144 nicht größer als die Summe W1+W2 der ersten Breite W1 der ersten Verarmungsschicht 145 und der zweiten Breite W2 der zweiten Verarmungsschicht 146 (L≤W1+W2). Der Zwischenabschnitt 144 kann daher verarmt werden und die Spannungsfestigkeit kann daher verbessert werden.
  • Mit diesem Ausgestaltungsbeispiel wurde ein Beispiel beschrieben, in dem jedes Trägereinfangsgebiet 141 das erste Gebiet 142, in dem die Verunreinigungsdichte N5 allmählich steigt, und das zweite Gebiet 143, in dem die Verunreinigungsdichte N5 allmählich abnimmt, aufweist.
  • Jedoch kann die Dicke TT1 des ersten Gebiets 142 0 sein. Das heißt, das Trägereinfangsgebiet 141, das lediglich das zweite Gebiet 143 aufweist, kann angewendet werden. Außerdem kann das Trägereinfangsgebiet 141 derart ausgebildet werden, dass die Verunreinigungsdichte N5 von der ersten Hauptfläche 3 zur zweiten Hauptfläche 4 allmählich abnimmt.
  • Außerdem wurde mit diesem Ausgestaltungsbeispiel ein Beispiel beschrieben, in dem die Trägereinfangsgebiete 141 an Positionen oberhalb des Zwischengebiets C ausgebildet werden. Jedoch können die Trägereinfangsgebiete 141 stattdessen derart ausgebildet werden, dass sie das Zwischengebiet C in Bezug auf die Dickenrichtung der n--Typ-Epitaxieschicht 12 schneiden.
  • Außer auf die erste bevorzugte Ausführungsform können die Trägereinfangsgebiete 141 auch auf eine beliebige von der zweiten bevorzugten Ausführungsform bis vierten bevorzugten Ausführungsform angewendet werden. Die Trägereinfangsgebiete 141 können in einer beliebigen der Ausgestaltungen aufgenommen werden, die in 2, 4, 5, 9, 18, 19, 20, 24, 26, 27, 28, 32, 33, 35, 36 usw. dargestellt sind. Außerdem kann die Struktur der Trägereinfangsgebiete 141 in einem beliebigen von dem ersten Modifikationsbeispiel bis fünften Modifikationsbeispiel aufgenommen werden.
  • 75A bis 75D sind Vergrößerungsansichten eines Abschnitts, der 72B entspricht, und sind Schnittansichten zum Beschreiben eines Beispiels eines Verfahrens zum Ausbilden der in 72A dargestellten Trägereinfangsgebiete 141. Das Verfahren zum Ausbilden der Trägereinfangsgebiete 141 kann in den Schritten des Ausbildens der Trägereinfangsgebiete 15 (Schritt S15 und Schritt S16) aufgenommen werden, die in der vorstehend beschriebenen 15 gezeigt sind.
  • Unter Bezugnahme auf 75A wird zuerst das n+-Typ-Halbleitersubstrat 11 vorbereitet. Als Nächstes wird parallel zum Einführen der n-Typ-Verunreinigung SiC epitaktisch von einer Hauptfläche des n+-Typ-Halbleitersubstrats 11 aufgewachsen.
  • Die n--Typ-Epitaxieschicht 12 wird dadurch auf dem n+-Typ-Halbleitersubstrat 11 ausgebildet. Die erste Hauptfläche 3 wird durch die n--Typ-Epitaxieschicht 12 ausgebildet und die zweite Hauptfläche 4 wird durch das n+-Typ-Halbleitersubstrat 11 ausgebildet.
  • Als Nächstes wird unter Bezugnahme auf 75B eine Maske 147, die eine vorgegebene Struktur aufweist, auf der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet. Die Maske 147 weist Öffnungen 147a auf, die Gebiete freilegen, an denen die Trägereinfangsgebiete 141 auszubilden sind.
  • Als Nächstes werden unter Bezugnahme auf 75C leichte Ionen, Elektronen oder Neutronen usw. auf die n--Typ-Epitaxieschicht 12 über die Maske 147 eingestrahlt. Außerdem werden mit dieser Ausführungsform leichte Ionen, Elektronen oder Neutronen usw. auf die n--Typ-Epitaxieschicht 12 über eine Abschirmplatte 148 eingestrahlt. Die leichten Ionen können zumindest einen Typ von Ionen unter Wasserstoffionen (H+), Heliumionen (He+) und Borionen (B+) aufweisen.
  • Im vorliegenden Schritt werden Tiefenpositionen, in die die leichten Ionen, Elektronen oder Neutronen usw. in Bezug auf die n--Typ-Epitaxieschicht 12 getrieben werden, zusätzlich zur Bestrahlungsenergie (Beschleunigungsspannung, die an die Bestrahlungsvorrichtung angelegt wird) der leichten Ionen, Elektronen oder Neutronen usw. durch ein Material und eine Dicke der Abschirmplatte 148 eingestellt.
  • Als die Abschirmplatte 148 kann ein beliebiges Element angewendet werden sofern es ein Element ist, das die Einführung der leichten Ionen, Elektronen oder Neutronen usw. in die erste Hauptfläche 3 der n--Typ-Epitaxieschicht 12 teilweise behindert. Die Abschirmplatte 148 kann zum Beispiel eine Metallplatte sein. Die Metallplatte kann eine Aluminiumplatte sein.
  • Danach werden die Maske 147 und die Abschirmplatte 148 entfernt. Die Trägereinfangsgebiete 141, die die vergleichsweise hohe Verunreinigungsdichte N5 aufweisen, werden dadurch in der ersten Hauptfläche 3 der n--Typ-Epitaxieschicht 12 ausgebildet.
  • Danach kann ein Abschnitt der in der n--Typ-Epitaxieschicht 12 ausgebildeten Kristalldefekte mithilfe des Ausheilungsbehandlungsverfahrens wiederhergestellt werden. Das Ausheilungsbehandlungsverfahren kann unter einer Atmosphäre von weniger als 1500 ℃ (zum Beispiel nicht mehr als 1200 ℃) durchgeführt werden.
  • Beispiele von Merkmalen, die der/den vorliegenden Beschreibung und Zeichnungen entnommen sind, werden nachstehend angegeben.
  • [Punkt 1] Halbleitervorrichtung, aufweisend: eine Halbleiterschicht eines ersten Leitfähigkeitstyps, die eine Hauptfläche aufweist, in der ein erster Graben ausgebildet ist, eine Gateelektrode, die in den ersten Graben über einen Gateisolationsfilm hinweg eingebettet ist, ein Gebiet mit einer Verunreinigung eines zweiten Leitfähigkeitstyps, das in einem Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht ausgebildet ist und der Gateelektrode über den Gateisolationsfilm hinweg zugewandt ist, ein Gebiet mit einer Verunreinigung eines ersten Leitfähigkeitstyps, das in einem Flächenschichtabschnitt des Gebiets mit der Verunreinigung des zweiten Leitfähigkeitstyps ausgebildet ist und der Gateelektrode über den Gateisolationsfilm hinweg zugewandt ist, und ein Trägereinfangsgebiet, das Kristalldefekte aufweist und in einem Gebiet der Halbleiterschicht unterhalb einer unteren Wand des ersten Grabens ausgebildet ist.
  • Halbleitervorrichtung nach Punkt 1, die einen Transistor des Feldeffekttyps aufweist, der eine Grabengatestruktur verwendet. Das Trägereinfangsgebiet wird in dem Gebiet der Halbleiterschicht unterhalb der unteren Wand des ersten Grabens ausgebildet.
  • Majoritätsträger innerhalb der Halbleiterschicht werden durch die Kristalldefekte, die in dem Trägereinfangsgebiet aufgenommen sind, eingefangen. Die im Trägereinfangsgebiet aufgenommenen Kristalldefekte weisen daher die gleiche Funktion auf wie Donatoren oder Akzeptoren.
  • Das Trägereinfangsgebiet wird, durch Einfangen der Majoritätsträger, entgegengesetzt zu einer Verunreinigung des ersten Leitfähigkeitstyps, die ionisiert wird, geladen. Eine Abnahme der elektrischen Feldstärke entlang einer Dickenrichtung der Halbleiterschicht, wenn eine Spannung an die Halbleiterschicht angelegt wird, kann dadurch unterdrückt werden. Infolgedessen kann die elektrische Feldstärke innerhalb der Halbleiterschicht nahezu gleichförmig gestaltet werden, und somit kann eine Spannungsfestigkeit verbessert werden.
  • Außerdem kann bei der Halbleitervorrichtung nach Punkt 1 eine Konzentration der ersten Verunreinigung der Halbleiterschicht erhöht werden, während das Trägereinfangsgebiet ausgebildet wird. Eine Reduzierung des Durchlasswiderstands kann dadurch erzielt werden.
  • Ein solches Trägereinfangsgebiet kann zum Beispiel durch Bestrahlen der Halbleiterschicht mit leichten Ionen, Elektronen oder Neutronen usw. ausgebildet werden. Ein komplizierter Herstellungsprozess ist daher zum Ausbilden des Trägereinfangsgebiets nicht erforderlich.
  • Außerdem kann durch die Bestrahlung mit leichten Ionen, Elektronen oder Neutronen usw. ein Trägereinfangsgebiet, das eine beliebige Kristalldefektdichte aufweist, in einem beliebigen Gebiet der Halbleiterschicht ausgebildet werden, indem nur Bedingungen, wie z. B. eine Bestrahlungsmenge, Bestrahlungsenergie usw. angepasst werden. Eine Halbleitervorrichtung, die leicht herzustellen ist und mit der eine Reduzierung eines Durchlasswiderstands und eine Verbesserung der Spannungsfestigkeit erzielt werden können, kann auf diese Weise bereitgestellt werden.
  • [Punkt 2] Halbleitervorrichtung nach Punkt 1, die ferner ein Halbleitersubstrat aufweist, wobei die Halbleiterschicht auf dem Halbleitersubstrat ausgebildet ist und das Trägereinfangsgebiet ein erstes Gebiet, das oberhalb eines Zwischengebiets zwischen der unteren Wand des ersten Grabens und dem Halbleitersubstrat in Bezug auf eine Dickenrichtung der Halbleiterschicht angeordnet ist, und ein zweites Gebiet, das unterhalb des Zwischengebiets angeordnet ist, aufweist.
  • [Punkt 3] Halbleitervorrichtung nach Punkt 2, wobei ein Leitfähigkeitstyp des Halbleitersubstrats der erste Leitfähigkeitstyp ist.
  • [Punkt 4] Halbleitervorrichtung nach Punkt 2, wobei ein Leitfähigkeitstyp des Halbleitersubstrats der zweite Leitfähigkeitstyp ist.
  • [Punkt 5] Halbleitervorrichtung einem der Punkte 1 bis 4, wobei das Trägereinfangsgebiet eine Kristalldefektdichte aufweist, die höher ist als eine Verunreinigungsdichte des ersten Leitfähigkeitstyps der Halbleiterschicht.
  • [Punkt 6] Halbleitervorrichtung nach einem der Punkte 1 bis 5, wobei das Trägereinfangsgebiet einen höheren spezifischen Widerstand aufweist als ein spezifischer Widerstand der Halbleiterschicht.
  • [Punkt 7] Halbleitervorrichtung nach einem der Punkte 1 bis 6, wobei das Trägereinfangsgebiet in einer Spaltenform ausgebildet ist, die sich entlang einer Dickenrichtung der Halbleiterschicht erstreckt.
  • [Punkt 8] Halbleitervorrichtung nach einem der Punkte 1 bis 7, wobei das Trägereinfangsgebiet in einem Inneren der Halbleiterschicht schwebend ist.
  • [Punkt 9] Halbleitervorrichtung nach einem der Punkte 1 bis 8, wobei das Trägereinfangsgebiet eine Vielzahl von Abschnitten aufweist, die in Abständen entlang einer Dickenrichtung der Halbleiterschicht ausgebildet sind.
  • [Punkt 10] Halbleitervorrichtung nach einem der Punkte 1 bis 9, wobei sich der erste Graben in einer Draufsicht entlang einer Richtung erstreckt und sich das Trägereinfangsgebiet in einer Draufsicht entlang der einen Richtung erstreckt und den ersten Graben überlappt.
  • [Punkt 11] Halbleitervorrichtung nach einem der Punkte 1 bis 9, wobei sich der erste Graben in einer Draufsicht entlang einer ersten Richtung erstreckt und sich das Trägereinfangsgebiet in einer Draufsicht entlang einer zweiten Richtung, die erste Richtung schneidet, erstreckt.
  • [Punkt 12] Halbleitervorrichtung nach einem der Punkte 1 bis 11, die ferner eine Hauptflächenelektrode aufweist, die auf der Hauptfläche der Halbleiterschicht ausgebildet ist und mit dem Gebiet mit der Verunreinigung des zweiten Leitfähigkeitstyps und dem Gebiet mit der Verunreinigung des ersten Leitfähigkeitstyps elektrisch verbunden ist.
  • [Punkt 13] Halbleitervorrichtung nach Punkt 12, wobei ein zweiter Graben über einen Abstand hinweg von dem ersten Graben in der Hauptfläche der Halbleiterschicht ausgebildet ist, wobei das Gebiet mit der Verunreinigung des zweiten Leitfähigkeitstyps von einer Innenwand des zweiten Grabens freigelegt ist, das Gebiet mit der Verunreinigung des ersten Leitfähigkeitstyps von der Innenwand des zweiten Grabens freigelegt ist, und die Hauptflächenelektrode mit dem Gebiet mit der Verunreinigung des zweiten Leitfähigkeitstyps und dem Gebiet mit der Verunreinigung des ersten Leitfähigkeitstyps innerhalb des zweiten Grabens elektrisch verbunden ist.
  • [Punkt 14] Halbleitervorrichtung nach einem der Punkte 1 bis 13, wobei die Halbleiterschicht eine Epitaxieschicht ist.
  • [Punkt 15] Halbleitervorrichtung nach einem der Punkte 1 bis 14, wobei die Halbleiterschicht einen Halbleiter mit einer großen Bandlücke aufweist.
  • [Punkt 16] Halbleitervorrichtung nach Punkt 15, wobei die Halbleiterschicht ein SiC als den Halbleiter mit einer großen Bandlücke aufweist.
  • [Punkt 17] Halbleitervorrichtung nach Punkt 15, wobei die Halbleiterschicht einen Diamanten als den Halbleiter mit einer großen Bandlücke aufweist.
  • [Punkt 18] Halbleitervorrichtung nach Punkt 15, wobei die Halbleiterschicht einen Nitridhalbleiter als den Halbleiter mit einer großen Bandlücke aufweist.
  • [Punkt 19] Halbleitervorrichtung nach einem der Punkte 1 bis 14, wobei die Halbleiterschicht Si aufweist.
  • [Punkt 20] Halbleitergehäuse, das eine Insel, einen Zuleitungsanschluss, der an einem Umfang der Insel angeordnet ist, die Halbleitervorrichtung nach einem der Punkte 1 bis 19, die auf der Insel montiert ist, einen Zuleitungsdraht, der mit dem Zuleitungsanschluss und der Halbleitervorrichtung elektrisch verbunden ist, und ein Versiegelungsharz, das die Insel, den Zuleitungsanschluss, die Halbleitervorrichtung und den Zuleitungsdraht versiegelt, so dass ein Abschnitt des Zuleitungsanschlusses freigelegt ist, aufweist.
  • [Punkt 21] Wechselrichter, aufweisend: eine erste Verdrahtung, die mit einer Hochspannungsseite einer Stromversorgung verbunden ist, eine zweite Verdrahtung, die mit einer Niederspannungsseite der Stromversorgung verbunden ist, eine Armschaltung, die zwischen der ersten Verdrahtung und der zweiten Verdrahtung verbunden ist und eine Vielzahl der Halbleitervorrichtungen nach einem der Punkte 1 bis 19 aufweist, die in Reihe verbunden sind, und eine Ausgangsverdrahtung, die mit Verbindungsabschnitten der Vielzahl von Halbleitervorrichtungen in der Armschaltung verbunden ist.
  • Die vorliegende Anmeldung entspricht der japanischen Patentanmeldung Nr. 2017-011610 , die am 25. Januar 2017 im Japanischen Patentamt eingereicht wurde, und die gesamte Offenbarung dieser Anmeldung ist hier durch Bezugnahme aufgenommen.
  • Obwohl bevorzugte Ausführungsformen der vorliegenden Erfindung ausführlich beschrieben wurden, stellen diese lediglich konkrete Beispiele dar, die zum Erläutern des technischen Inhalts der vorliegenden Erfindung verwendet werden, und die vorliegende Erfindung sollte nicht derart ausgelegt werden, dass sie auf diese konkreten Beispiele beschränkt ist, und der Schutzumfang der vorliegenden Erfindung sollte ausschließlich durch die beigefügten Ansprüche begrenzt sein.
  • Bezugszeichenliste
    • 1
    Halbleitervorrichtung
    8
    Anodenpadelektrode (Anodenelektrode)
    12
    n--Typ-Epitaxieschicht (Halbleiterschicht)
    14
    n--Typ-Diodengebiet
    15
    Trägereinfangsgebiet
    16
    Entspannungsgebiet des elektrischen Feldes
    18
    Erstes Gebiet des Trägereinfangsgebiets
    19
    Zweites Gebiet des Trägereinfangsgebiets
    23
    Eingeteilter Abschnitt des Trägereinfangsgebiets
    24
    Eingebetteter Isolator (Isolator)
    31
    Halbleitervorrichtung
    42
    n--Typ-Epitaxieschicht
    44
    p-Typ-Body-Gebiet (Gebiet mit einer Verunreinigung eines zweiten Leitfähigkeitstyps)
    45
    n+-Typ-Sourcegebiet (Gebiet mit einer Verunreinigung eines ersten Leitfähigkeitstyps)
    47
    Trägereinfangsgebiet
    49
    Erstes Gebiet des Trägereinfangsgebiets
    50
    Zweites Gebiet des Trägereinfangsgebiets
    55
    Gateisolationsfilm
    56
    Gateelektrode
    59
    Eingeteilter Abschnitt des Trägereinfangsgebiets
    61
    Halbleitervorrichtung
    62
    Grabengatestruktur
    63
    Gategraben
    64
    Trägereinfangsgebiet
    65
    Erstes Gebiet des Trägereinfangsgebiets
    66
    Zweites Gebiet des Trägereinfangsgebiets
    67
    Eingeteilter Abschnitt des Trägereinfangsgebiets
    71
    Halbleitervorrichtung
    72
    Grabensourcestruktur
    73
    Sourcegraben
    74
    Eingebettete Sourceelektrode
    301
    Halbleitergehäuse
    401
    Wechselrichterschaltung
    A
    Erste Richtung
    B
    Zweite Richtung
    C
    Zwischengebiet
    N1
    n--Typ-Verunreinigungsdichte der n--Typ-Epitaxieschicht
    N2
    Kristalldefektdichte des Trägereinfangsgebiets
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2010109296 [0004]
    • JP 2017 [0792]

Claims (35)

  1. Halbleitervorrichtung, aufweisend: eine Halbleiterschicht eines ersten Leitfähigkeitstyps, die eine Hauptfläche aufweist; ein Diodengebiet des ersten Leitfähigkeitstyps, das in einem Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht ausgebildet ist; ein Trägereinfangsgebiet, das Kristalldefekte aufweist und entlang eines Umfangsrands des Diodengebiets im Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht ausgebildet ist; und eine Anodenelektrode, die auf der Hauptfläche der Halbleiterschicht ausgebildet ist und einen Schottky-Übergang mit dem Diodengebiet bildet.
  2. Halbleitervorrichtung nach Anspruch 1, wobei das Trägereinfangsgebiet ein erstes Gebiet, das oberhalb eines Zwischengebiets angeordnet ist, das an einem Dickenrichtungs-Zwischenabschnitt der Halbleiterschicht in der Halbleiterschicht angeordnet ist, und ein zweites Gebiet, das unterhalb des Zwischengebiets angeordnet ist, aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei das Trägereinfangsgebiet eine Kristalldefektdichte aufweist, die höher ist als eine Verunreinigungsdichte des ersten Leitfähigkeitstyps der Halbleiterschicht.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei das Trägereinfangsgebiet einen höheren spezifischen Widerstand aufweist als ein spezifischer Widerstand der Halbleiterschicht.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei das Trägereinfangsgebiet in einer Spaltenform ausgebildet ist, die sich entlang einer Dickenrichtung der Halbleiterschicht erstreckt.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei das Trägereinfangsgebiet in einem Inneren der Halbleiterschicht schwebend ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 1 bis 6, wobei das Trägereinfangsgebiet eine Vielzahl von Abschnitten aufweist, die in Abständen entlang einer Dickenrichtung der Halbleiterschicht ausgebildet sind.
  8. Halbleitervorrichtung nach einem der Ansprüche 1 bis 7, ferner aufweisend: einen Isolator, der in den Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht eingebettet ist; wobei das Trägereinfangsgebiet entlang des Isolators in der Halbleiterschicht ausgebildet ist.
  9. Halbleitervorrichtung nach einem der Ansprüche 1 bis 8, ferner aufweisend: ein Entspannungsgebiet des elektrischen Feldes, das entlang des Umfangsrands des Diodengebiets im Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht ausgebildet ist und ein elektrisches Feld im Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht entspannt; wobei die Anodenelektrode mit dem Entspannungsgebiet des elektrischen Feldes elektrisch verbunden ist.
  10. Halbleitervorrichtung nach Anspruch 9, wobei das Entspannungsgebiet des elektrischen Feldes ein Gebiet mit einer Verunreinigung eines zweiten Leitfähigkeitstyps aufweist und einen pn-Übergangsabschnitt mit dem Diodengebiet bildet.
  11. Halbleitervorrichtung nach Anspruch 9, wobei das Entspannungsgebiet des elektrischen Feldes Kristalldefekte aufweist, die in den Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht selektiv eingeführt sind.
  12. Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, wobei sich das Trägereinfangsgebiet bei Betrachtung in einer Draufsicht entlang einer ersten Richtung erstreckt, und sich das Entspannungsgebiet des elektrischen Feldes bei Betrachtung in einer Draufsicht entlang einer zweiten Richtung, die die erste Richtung schneidet, erstreckt.
  13. Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, wobei die Trägereinfangsgebiete in einer Streifenform ausgebildet sind, die sich bei Betrachtung in einer Draufsicht entlang einer Richtung erstreckt, und das Entspannungsgebiet des elektrischen Feldes in einem Gebiet zwischen den Trägereinfangsgebieten, die bei Betrachtung in einer Draufsicht zueinander benachbart sind, ausgebildet ist.
  14. Halbleitervorrichtung nach einem der Ansprüche 9 bis 11, wobei sich das Trägereinfangsgebiet bei Betrachtung in einer Draufsicht entlang einer Richtung erstreckt, und sich das Entspannungsgebiet des elektrischen Feldes bei Betrachtung in einer Draufsicht entlang der einen Richtung erstreckt und das Trägereinfangsgebiet überlappt.
  15. Halbleitervorrichtung nach einem der Ansprüche 1 bis 14, wobei die Halbleiterschicht eine Epitaxieschicht ist.
  16. Halbleitervorrichtung nach einem der Ansprüche 1 bis 15, ferner aufweisend: ein Halbleitersubstrat des ersten Leitfähigkeitstyps; wobei die Halbleiterschicht auf dem Halbleitersubstrat ausgebildet ist.
  17. Halbleitervorrichtung nach einem der Ansprüche 1 bis 16, wobei die Halbleiterschicht SiC aufweist.
  18. Halbleitervorrichtung nach einem der Ansprüche 1 bis 17, wobei ein Spannungsabfall, der in der Halbleiterschicht auftritt, nicht weniger als 100 V und nicht mehr als 30000 V beträgt, wenn ein Sperrstrom von 1 mA an den Schottky-Übergang angelegt wird.
  19. Halbleitervorrichtung, aufweisend: eine Halbleiterschicht eines ersten Leitfähigkeitstyps, die eine Hauptfläche aufweist; ein Gebiet mit einer Verunreinigung eines zweiten Leitfähigkeitstyps, das in einem Flächenschichtabschnitt der Hauptfläche der Halbleiterschicht ausgebildet ist; ein Gebiet mit einer Verunreinigung eines ersten Leitfähigkeitstyps, das in einem Flächenschichtabschnitt des Gebiets mit einer Verunreinigung des zweiten Leitfähigkeitstyps ausgebildet ist; ein Trägereinfangsgebiet, das Kristalldefekte aufweist, die in die Halbleiterschicht eingeführt sind, und in einem Gebiet der Halbleiterschicht unterhalb des Gebiets mit Verunreinigung des zweiten Leitfähigkeitstyps ausgebildet ist; und eine Gateelektrode, die dem Gebiet mit Verunreinigung des zweiten Leitfähigkeitstyps und dem Gebiet mit Verunreinigung des ersten Leitfähigkeitstyps über einen Gateisolationsfilm hinweg zugewandt ist.
  20. Halbleitervorrichtung nach Anspruch 19, wobei das Trägereinfangsgebiet ein erstes Gebiet, das oberhalb eines Zwischengebiets angeordnet ist, das an einem Dickenrichtungs-Zwischenabschnitt der Halbleiterschicht in der Halbleiterschicht angeordnet ist, und ein zweites Gebiet, das unterhalb des Zwischengebiets angeordnet ist, aufweist.
  21. Halbleitervorrichtung nach Anspruch 19 oder 20, wobei das Trägereinfangsgebiet eine Kristalldefektdichte aufweist, die höher ist als eine Verunreinigungsdichte des ersten Leitfähigkeitstyps der Halbleiterschicht.
  22. Halbleitervorrichtung nach einem der Ansprüche 19 bis 21, wobei das Trägereinfangsgebiet einen höheren spezifischen Widerstand aufweist als ein spezifischer Widerstand der Halbleiterschicht.
  23. Halbleitervorrichtung nach einem der Ansprüche 19 bis 22, wobei das Trägereinfangsgebiet in einer Spaltenform ausgebildet ist, die sich entlang einer Dickenrichtung der Halbleiterschicht erstreckt.
  24. Halbleitervorrichtung nach einem der Ansprüche 19 bis 23, wobei das Trägereinfangsgebiet in einem Inneren der Halbleiterschicht schwebend ist.
  25. Halbleitervorrichtung nach einem der Ansprüche 19 bis 24, wobei das Trägereinfangsgebiet eine Vielzahl von Abschnitten aufweist, die in Abständen entlang einer Dickenrichtung der Halbleiterschicht ausgebildet sind.
  26. Halbleitervorrichtung nach einem der Ansprüche 19 bis 25, wobei sich das Gebiet mit der Verunreinigung des zweiten Leitfähigkeitstyps bei Betrachtung in einer Draufsicht entlang einer ersten Richtung erstreckt, und sich das Trägereinfangsgebiet bei Betrachtung in einer Draufsicht entlang einer zweiten Richtung, die die erste Richtung schneidet, erstreckt.
  27. Halbleitervorrichtung nach einem der Ansprüche 19 bis 25, wobei sich das Gebiet mit der Verunreinigung des zweiten Leitfähigkeitstyps bei Betrachtung in einer Draufsicht entlang einer Richtung erstreckt, und sich das Trägereinfangsgebiet bei Betrachtung in einer Draufsicht entlang der einen Richtung erstreckt und das Gebiet mit der Verunreinigung des zweiten Leitfähigkeitstyps überlappt.
  28. Halbleitervorrichtung nach einem der Ansprüche 19 bis 27, wobei der Gateisolationsfilm auf der Hauptfläche der Halbleiterschicht ausgebildet ist, und die Gateelektrode dem Gebiet mit der Verunreinigung des zweiten Leitfähigkeitstyps und dem Gebiet mit der Verunreinigung des ersten Leitfähigkeitstyps von oberhalb der Hauptfläche der Halbleiterschicht über den Gateisolationsfilm hinweg zugewandt ist.
  29. Halbleitervorrichtung nach einem der Ansprüche 19 bis 27, wobei ein Graben in der Hauptfläche der Halbleiterschicht ausgebildet ist, der Gateisolationsfilm entlang einer Innenwandfläche des Grabens ausgebildet ist, und die Gateelektrode in den Graben über den Gateisolationsfilm hinweg eingebettet ist und dem Gebiet mit der Verunreinigung des zweiten Leitfähigkeitstyps und dem Gebiet mit der Verunreinigung des ersten Leitfähigkeitstyps innerhalb des Grabens über den Gateisolationsfilm hinweg zugewandt ist.
  30. Halbleitervorrichtung nach einem der Ansprüche 19 bis 29, wobei die Halbleiterschicht eine Epitaxieschicht ist.
  31. Halbleitervorrichtung nach einem der Ansprüche 19 bis 30, wobei die Halbleiterschicht SiC aufweist.
  32. Halbleitervorrichtung nach einem der Ansprüche 19 bis 31, ferner aufweisend: ein Halbleitersubstrat des ersten Leitfähigkeitstyps; wobei die Halbleiterschicht auf dem Halbleitersubstrat ausgebildet ist.
  33. Halbleitervorrichtung nach einem der Ansprüche 19 bis 31, ferner aufweisend: ein Halbleitersubstrat des zweiten Leitfähigkeitstyps; wobei die Halbleiterschicht auf dem Halbleitersubstrat ausgebildet ist.
  34. Halbleitergehäuse, aufweisend: eine Insel; einen Zuleitungsanschluss, der an einem Umfang der Insel angeordnet ist; die Halbleitervorrichtung nach einem der Ansprüche 1 bis 33, die auf der Insel montiert ist; einen Zuleitungsdraht, der mit dem Zuleitungsanschluss und der Halbleitervorrichtung elektrisch verbunden ist; und ein Versiegelungsharz, das die Insel, den Zuleitungsanschluss, die Halbleitervorrichtung und den Zuleitungsdraht versiegelt, so dass ein Abschnitt des Zuleitungsanschlusses freigelegt ist.
  35. Wechselrichter, aufweisend: eine erste Verdrahtung, die mit einer Hochspannungsseite einer Stromversorgung verbunden ist; eine zweite Verdrahtung, die mit einer Niederspannungsseite der Stromversorgung verbunden ist; eine Armschaltung, die zwischen der ersten Verdrahtung und der zweiten Verdrahtung verbunden ist und eine Vielzahl der Halbleitervorrichtungen nach einem der Ansprüche 1 bis 33 aufweist, die in Reihe verbunden sind; und eine Ausgangsverdrahtung, die mit einem Verbindungsabschnitt der Vielzahl von Halbleitervorrichtungen in der Armschaltung verbunden ist.
DE112018001442.8T 2017-01-25 2018-01-25 Halbleitervorrichtung Pending DE112018001442T5 (de)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP2017011610 2017-01-25
JP2017-011610 2017-01-25
PCT/JP2018/002358 WO2018139557A1 (ja) 2017-01-25 2018-01-25 半導体装置

Publications (1)

Publication Number Publication Date
DE112018001442T5 true DE112018001442T5 (de) 2020-01-09

Family

ID=62979155

Family Applications (2)

Application Number Title Priority Date Filing Date
DE112018001442.8T Pending DE112018001442T5 (de) 2017-01-25 2018-01-25 Halbleitervorrichtung
DE212018000097.2U Active DE212018000097U1 (de) 2017-01-25 2018-01-25 Halbleitervorrichtung

Family Applications After (1)

Application Number Title Priority Date Filing Date
DE212018000097.2U Active DE212018000097U1 (de) 2017-01-25 2018-01-25 Halbleitervorrichtung

Country Status (5)

Country Link
US (1) US20190371885A1 (de)
JP (1) JP7032331B2 (de)
CN (1) CN110226236B (de)
DE (2) DE112018001442T5 (de)
WO (1) WO2018139557A1 (de)

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102018106967B3 (de) * 2018-03-23 2019-05-23 Infineon Technologies Ag SILIZIUMCARBID HALBLEITERBAUELEMENT und Halbleiterdiode
US11387156B2 (en) * 2018-07-11 2022-07-12 Sumitomo Electric Industries, Ltd. Silicon carbide semiconductor device including a resin covering a silicon carbide semiconductor chip
WO2020181548A1 (zh) * 2019-03-14 2020-09-17 中国科学院微电子研究所 GaN基超结型垂直功率晶体管及其制作方法
CN116195034A (zh) * 2020-09-24 2023-05-30 罗姆股份有限公司 半导体装置
WO2022217538A1 (zh) * 2021-04-15 2022-10-20 苏州晶湛半导体有限公司 半导体结构及其制备方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010109296A (ja) 2008-10-31 2010-05-13 Sony Corp 半導体装置
JP2017011610A (ja) 2015-06-25 2017-01-12 株式会社リコー 画像投影システムおよび画像投影装置

Family Cites Families (23)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0927613A (ja) * 1995-07-10 1997-01-28 Rohm Co Ltd 半導体装置の製法
JP4447065B2 (ja) * 1999-01-11 2010-04-07 富士電機システムズ株式会社 超接合半導体素子の製造方法
JP2000312011A (ja) * 1999-04-26 2000-11-07 Rohm Co Ltd 整流用半導体装置
EP1225639A1 (de) * 2001-01-22 2002-07-24 STMicroelectronics S.r.l. Schottkydiode aus Silizium
JP5303819B2 (ja) * 2005-08-05 2013-10-02 住友電気工業株式会社 半導体装置およびその製造方法
JP5124964B2 (ja) * 2006-03-27 2013-01-23 サンケン電気株式会社 半導体装置の製法
US7368371B2 (en) * 2006-06-16 2008-05-06 Chip Integration Tech. Co., Ltd. Silicon carbide Schottky diode and method of making the same
CN100592532C (zh) * 2007-08-28 2010-02-24 电子科技大学 具有“u”字形漂移区的半导体器件
JP2009158519A (ja) * 2007-12-25 2009-07-16 Toyota Motor Corp 半導体装置及びその製造方法
US8704295B1 (en) * 2008-02-14 2014-04-22 Maxpower Semiconductor, Inc. Schottky and MOSFET+Schottky structures, devices, and methods
JP4670915B2 (ja) * 2008-08-08 2011-04-13 ソニー株式会社 半導体装置
JP5671867B2 (ja) * 2010-08-04 2015-02-18 富士電機株式会社 半導体装置およびその製造方法
JP5748476B2 (ja) * 2010-12-28 2015-07-15 ローム株式会社 半導体装置およびその製造方法
JP2012182236A (ja) * 2011-02-28 2012-09-20 Panasonic Corp ショットキーバリア型半導体装置
JP5377548B2 (ja) * 2011-03-03 2013-12-25 株式会社東芝 半導体整流装置
JPWO2012157679A1 (ja) * 2011-05-18 2014-07-31 ローム株式会社 半導体装置およびその製造方法
WO2012169044A1 (ja) * 2011-06-09 2012-12-13 三菱電機株式会社 半導体装置
US9698044B2 (en) * 2011-12-01 2017-07-04 Taiwan Semiconductor Manufacturing Company, Ltd. Localized carrier lifetime reduction
JP6065555B2 (ja) * 2012-12-04 2017-01-25 株式会社デンソー 半導体装置
JP5783997B2 (ja) * 2012-12-28 2015-09-24 三菱電機株式会社 電力用半導体装置
JP2014236171A (ja) * 2013-06-05 2014-12-15 ローム株式会社 半導体装置およびその製造方法
WO2016125490A1 (ja) * 2015-02-03 2016-08-11 富士電機株式会社 半導体装置及びその製造方法
US9773924B2 (en) * 2015-04-22 2017-09-26 Panasonic Intellectual Property Management Co., Ltd. Semiconductor device having barrier region and edge termination region enclosing barrier region

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010109296A (ja) 2008-10-31 2010-05-13 Sony Corp 半導体装置
JP2017011610A (ja) 2015-06-25 2017-01-12 株式会社リコー 画像投影システムおよび画像投影装置

Also Published As

Publication number Publication date
CN110226236A (zh) 2019-09-10
US20190371885A1 (en) 2019-12-05
DE212018000097U1 (de) 2019-07-31
JP7032331B2 (ja) 2022-03-08
JPWO2018139557A1 (ja) 2019-11-14
CN110226236B (zh) 2022-08-30
WO2018139557A1 (ja) 2018-08-02

Similar Documents

Publication Publication Date Title
DE112016003510B4 (de) HALBLEITERVORRlCHTUNG UND VERFAHREN ZUR HERSTELLUNG EINER HALBLEITERVORRICHTUNG
DE112018003104T5 (de) Halbleitervorrichtung
DE112010005443B4 (de) Halbleitervorrichtung mit einem Halbleitersubstrat mit einem Diodenbereich und einem IGBT-Bereich sowie Verfahren zu dessen Herstellung
DE112018001442T5 (de) Halbleitervorrichtung
DE112017000441B4 (de) Halbleiterbauteil
DE112017002382T5 (de) Halbleitervorrichtung und herstellungsverfahren derselben
DE112017002221T5 (de) Halbleiterbauelement und Leistungswandlervorrichtung
DE102017210665A1 (de) Siliziumkarbid-halbleiterbauelement und verfahren zur herstellung des siliziumkarbid-halbleiterbauelements
DE19811297A1 (de) MOS-Halbleitervorrichtung mit hoher Durchbruchspannung
DE102011080891A1 (de) Halbleitervorrichtung
DE102012210053A1 (de) Halbleitervorrichtung, die einen Bipolartransistor mit isolierter Gate-Elektrode und eine Diode beinhaltet
DE10112463A1 (de) SJ-Halbleiterbauelement und Verfahren zu dessen Herstellung
DE102009013781A1 (de) Halbleitervorrichtung aus Siliciumcarbid und Verfahren zu ihrer Herstellung
DE102018103849B4 (de) Siliziumcarbid-Halbleiterbauelement mit einer in einer Grabenstruktur ausgebildeten Gateelektrode
DE112017000689T5 (de) Halbleitervorrichtung und Herstellungsverfahren dafür
DE102015109545B4 (de) Transistor mit Feldelektroden und verbessertem Lawinendurchbruchsverhalten
DE212018000096U1 (de) Halbleitervorrichtung
DE102019202117A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112017004153T5 (de) Halbleitervorrichtung
EP0760528A2 (de) Halbleiterbauelement auf Siliciumbasis mit hochsperrendem Randabschluss
DE212018000102U1 (de) Halbleitervorrichtung
DE102017210255A1 (de) Leistungshalbleiterbauelement
DE102021117405A1 (de) Halbleitervorrichtung
DE112021002169T5 (de) Halbleitervorrichtung
DE112017004143T5 (de) Halbleitervorrichtung und verfahren zur herstellung einer halbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R409 Internal rectification of the legal status completed
R016 Response to examination communication