CN116195034A - 半导体装置 - Google Patents

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Abstract

半导体装置包括：半导体衬底，其具有主面；半导体层，其形成在所述半导体衬底的所述主面上，且包含与所述半导体衬底的所述主面相接的第一导电型的低浓度层、以及形成在该半导体层中与所述主面相反的一侧的表面的表层部且杂质浓度比所述低浓度层高的第一导电型的高浓度层；以及肖特基电极，其形成在所述半导体层的所述表面上，且与所述高浓度层形成肖特基结。

Description

半导体装置
技术领域
本发明涉及具备肖特基势垒二极管的半导体装置。
背景技术
在肖特基势垒二极管中，通常通过选择各种形成肖特基势垒的势垒金属来进行势垒高度的调整。通过调整势垒高度来调整正向的电压降、反向的漏电流的值。然而，由于势垒金属的种类有限，因此不容易调整为所需的势垒高度。
在下述专利文献1所公开的肖特基势垒二极管中，在通过源自衬底的硅与源自第一势垒金属的薄膜的第一势垒金属的反应而形成的硅化物层中，导入有源自第二势垒金属膜的第二势垒金属。
现有技术文献
专利文献
专利文献1：日本特开2003-257888号公报
发明内容
发明所要解决的课题
在专利文献1的肖特基势垒二极管中，难以将形成硅化物层的热处理温度管理为恒定，势垒高度的调整幅度存在极限。
因此，本发明的一个目的在于提供一种势垒高度降低的半导体处理装置。
用于解决课题的方案
本发明的半导体装置包含：半导体衬底，其具有主面；半导体层，其形成在所述半导体衬底的所述主面上，且包含与所述半导体衬底的所述主面相接的第一导电型的低浓度层、以及形成在该半导体层中与所述主面相反的一侧的表面的表层部且杂质浓度比所述低浓度层高的第一导电型的高浓度层；以及肖特基电极，其形成在所述半导体层的所述表面上，且与所述高浓度层形成肖特基结。
根据该结构，肖特基结在半导体层中形成于杂质浓度比低浓度层高的高浓度层与肖特基电极之间。因此，与在低浓度层与肖特基电极之间形成的肖特基结相比，能够降低势垒高度。
本发明中的上述的或者其他目的、特征以及效果，参照附图通过下面叙述的实施方式的说明而变得明确。
附图说明
图1是第一实施方式的肖特基势垒二极管的主要部分的俯视图。
图2是沿着图1所示的II-II线的剖视图。
图3是图2所示的III区域的放大图。
图4是表示在外延层中在与肖特基金属之间形成肖特基结的部分的n型杂质浓度与肖特基势垒二极管的阈值电压的关系的曲线图。
图5是所述肖特基势垒二极管的制造方法的流程图。
图6A是所述肖特基势垒二极管的第一变形例的剖视图。
图6B是放大了图6A所示的VIB区域的图。
图7A是所述肖特基势垒二极管的第二变形例的主要部分的俯视图。
图7B是沿着图7A所示的VIIB-VIIB线的剖视图。
图7C是放大了图7B所示的VIIC区域的图。
图8是第二实施方式的肖特基势垒二极管的主要部分的俯视图。
图9是沿着图8所示的IX-IX线的剖视图。
图10是图9所示的X区域的放大图。
图11是第二实施方式的第一变形例的肖特基势垒二极管的主要部分的俯视图。
图12是第二实施方式的第二变形例的肖特基势垒二极管的主要部分的俯视图。
图13是第三实施方式的肖特基势垒二极管的主要部分的俯视图。
图14是沿着图13所示的XIV-XIV线的剖视图。
图15是图14所示的XV区域的放大图。
图16A是用于说明第三实施方式的肖特基势垒二极管所包含的内侧杂质区域的周围的电压降的电路图。
图16B是用于对所述内侧杂质区域的周围的电压降进行说明的剖视图。
图17是第三实施方式的肖特基势垒二极管的制造方法的流程图。
图18A是用于说明在第三实施方式的肖特基势垒二极管的制造方法中，形成杂质区域及晶格缺陷区域的情况的示意图。
图18B是用于说明形成所述杂质区域和所述晶格缺陷区域的情况的示意图。
图18C是用于说明形成所述杂质区域和所述晶格缺陷区域的情况的示意图。
图19是第三实施方式的肖特基势垒二极管的第一变形例的剖视图。
图20是第三实施方式的肖特基势垒二极管的第二变形例的剖视图。
图21是第三实施方式的肖特基势垒二极管的第三变形例的剖面图。
图22A是用于说明在第三实施方式的第三变形例的肖特基势垒二极管的制造方法中，形成所述杂质区域及所述晶格缺陷区域的情况的示意图。
图22B是用于说明在第三实施方式的第三变形例的肖特基势垒二极管的制造方法中，形成所述杂质区域及所述晶格缺陷区域的情况的示意图。
图22C是用于说明在第三实施方式的第三变形例的肖特基势垒二极管的制造方法中，形成所述杂质区域及所述晶格缺陷区域的情况的示意图。
具体实施方式
＜第一实施方式＞
图1是作为第一实施方式的半导体装置的肖特基势垒二极管1的主要部分的俯视图。图2是沿着图1所示的II-II线的剖视图。图3是图2所示的III区域的放大图。
在图1中，去除后述的场绝缘膜15、肖特基金属16、阳极电极17、钝化层20。以下，参照图1～图3，对肖特基势垒二极管1的结构进行说明。
肖特基势垒二极管1是采用4H-SiC(绝缘击穿电场为约2.8MV/cm，带隙的宽度为约3.26eV的宽带隙半导体)的肖特基势垒二极管，例如是俯视正方形的芯片状。芯片状的肖特基势垒二极管1的各边的长度为0.5mm～20mm。即，肖特基势垒二极管1的芯片尺寸例如为0.5mm/□～20mm/□。
肖特基势垒二极管1具备由n型(第一导电型)的SiC构成的半导体衬底2。即，半导体衬底2是SiC衬底。另外，半导体衬底2的偏离角优选为4°以下。另外，作为n型杂质，例如使用N(氮)、P(磷)、As(砷)等。
半导体衬底2具有一侧的第一主面3(参照图2)、另一侧的第二主面4(参照图2)、以及连接第一主面3和第二主面4的侧面5a、5b、5c、5d。第一主面3和第二主面4在从它们的法线方向Z观察的俯视(以下，简称为“俯视”)中形成为四边形(在该方式中为正方形)。
在该方式中，侧面5a以及侧面5c沿着第一方向X延伸，在与第一方向X交叉的第二方向Y上相互对置。在该方式中，侧面5b以及侧面5d沿着第二方向Y延伸，并在第一方向X上相互对置。更具体而言，第二方向Y是与第一方向X正交的方向。
肖特基势垒二极管1还具备以覆盖半导体衬底2的第二主面4的整个区域的方式形成的作为欧姆电极的阴极电极6。阴极电极6由与n型的SiC欧姆接合的金属构成。作为与n型SiC欧姆接合的金属，例如可举出Ti/Ni/Ag、Ti/Ni/Au/Ag。
肖特基势垒二极管1还具备形成于半导体衬底2的第一主面3的由n型SiC构成的外延层7。外延层7是半导体层的一例。
半导体衬底2的厚度TS可以为40μm以上且150μm以下。厚度TS可以为40μm以上且50μm以下、50μm以上且60μm以下、60μm以上且70μm以下、70μm以上且80μm以下、80μm以上且90μm以下、90μm以上且100μm以下、100μm以上且110μm以下、110μm以上且120μm以下、120μm以上且130μm以下、130μm以上且140μm以下或140μm以上且150μm以下。厚度TS优选为40μm以上且130μm以下。
外延层7的厚度TE可以为1μm以上且50μm以下。厚度TE可以为1μm以上且5μm以下、5μm以上且10μm以下、10μm以上且15μm以下、15μm以上且20μm以下、20μm以上且25μm以下、25μm以上且30μm以下、30μm以上且35μm以下、35μm以上且40μm以下、40μm以上且45μm以下或45μm以上且50μm以下。厚度TE优选为5μm以上且15μm以下。
外延层7包含：低浓度层11，其与半导体衬底2的第一主面3相接；以及高浓度层10，其在外延层7中形成于与第一主面3相反侧的表面7a的表层部。高浓度层10是在外延层7中注入有n型杂质的区域。低浓度层11是在外延层7中未进行n型杂质的注入的区域。因此，高浓度层10以及低浓度层11通过n型杂质的注入而形成。
低浓度层11的n型杂质浓度比半导体衬底2的n型杂质浓度低。高浓度层10的n型杂质浓度比低浓度层11的n型杂质浓度高。高浓度层10的n型杂质浓度也可以与半导体衬底2的杂质浓度相等。半导体衬底2的n型杂质浓度可以为1.0×1018cm-3以上且1.0×1021cm-3以下。低浓度层11的n型杂质浓度可以为1.0×1015cm-3以上且1.0×1018cm-3以下。低浓度层11的n型杂质浓度优选为1.0×1015cm-3以上且小于1.0×1017cm-3。高浓度层10的n型杂质浓度例如为1.0×1017cm-3以上且1.0×1020cm-3以下。
作为n型杂质，例如使用N(氮)、P(磷)、As(砷)等。高浓度层10的n型杂质和低浓度层11的n型杂质也可以不同。例如，也可以使用砷作为半导体衬底2的n型杂质，使用磷作为高浓度层10的n型杂质，使用氮作为低浓度层11的n型杂质。
高浓度层10的厚度T1小于外延层7的厚度TE。高浓度层10的厚度T1例如为0.1μm以上且0.2μm以下。
在外延层7的表面7a设定有有源区域8及非有源区域9。有源区域8在俯视时从半导体衬底2的侧面5a～5d向内侧区域隔开间隔地设定于外延层7的中央部。有源区域8在俯视时被设定为具有与半导体衬底2的侧面5a～5d平行的四个边的四边形状。
非有源区域9被设定在半导体衬底2的侧面5a～5d以及有源区域8的周缘之间。非有源区域9被设定为在俯视时包围有源区域8的环状(在该方式中为四角环状)。
肖特基势垒二极管1还具备在非有源区域9中形成于外延层7的表面7a的表层部的p+型(第二导电型)的保护区域30。保护区域30形成为，在俯视观察时包围有源区域8的环状(例如四角环状、对角进行了倒角的四角环状或圆环状)。由此，保护区域30形成为保护环区域。在该方式中，有源区域8由保护区域30的内侧端划定。
保护区域30包括宽度宽的第一保护区域31和包围第一保护区域31且宽度比第一保护区域31窄的多个(在图1的例子中为两个)第二保护区域32。多个第二保护区域32从第一保护区域31的外侧端隔开等间隔地设置。与图1的例子不同，保护区域30也可以由单一的环状(例如四角环状、对角进行了倒角的四角环状或圆环状)的区域构成。
高浓度层10形成于有源区域8内。在图2的例子中，高浓度层10在有源区域8的整个区域中形成于外延层7的表面7a的表层部。因此，高浓度层10在俯视时与第一保护区域31的内侧端部的整个区域相接。在俯视观察时，最内侧的第二保护区域32隔着低浓度层11而与第一保护区域31对置。在俯视观察时，相邻的第二保护区域32彼此隔着低浓度层11而相互对置。
高浓度层10的底部10a位于比保护区域30的底部30a(严格来说，第一保护区域31的底部)靠外延层7的表面7a侧。
肖特基势垒二极管1还具备在外延层7的表面7a上形成的环状的场绝缘膜15。场绝缘膜15在非有源区域9中覆盖外延层7的表面7a的一部分。场绝缘膜15具有使外延层7的表面7a的一部分露出的开口14。
有源区域8的有源尺寸例如为0.1mm2以上且400mm2以下。场绝缘膜15例如也可以具有由SiO2(氧化硅)或SiN(氮化硅)层构成的单层构造。场绝缘膜15的厚度例如为0.5μm以上且3μm以下。
场绝缘膜15具有：内侧面15a，其以随着朝向场绝缘膜15的内侧而朝向外延层7侧的方式相对于外延层7的表面7a倾斜；外侧面15b，其以随着朝向场绝缘膜15的外侧而朝向外延层7侧的方式相对于外延层7的表面7a倾斜；以及第一连结面15c和第二连结面15d，它们将内侧面15a和外侧面15b连结起来并与外延层7的表面7a平行地延伸。第一连结面15c与外延层7的表面7a相接。第二连结面15d相对于第一连结面15c位于与外延层7的相反侧。
肖特基势垒二极管1包括在外延层7的表面7a上形成的作为肖特基电极的肖特基金属16和在肖特基金属16上形成的阳极电极17。
肖特基结SJ形成在肖特基金属16与外延层7的接触界面附近。肖特基结SJ包括在肖特基金属16和高浓度层10之间形成的第一肖特基结SJ1。
作为肖特基金属16，例如能够使用Ti、Ni、Al、Mo等。肖特基金属16包括在有源区域8中覆盖外延层7的表面7a的第一覆盖部18和覆盖场绝缘膜15的第二覆盖部19。第二覆盖部19覆盖场绝缘膜15的内侧面15a的整体和第二连结面15d的一部分。在第二连结面15d中被第二覆盖部19覆盖的部分在俯视时小于在第二连结面15d中位于比第二覆盖部19靠外侧的部分。
第一保护区域31与肖特基金属16及场绝缘膜15相接，多个第二保护区域32与场绝缘膜15相接。
阳极电极17例如也可以包含Ti、Ni、Al、Mo、导电性多晶硅中的至少一种。
肖特基势垒二极管1还具备形成于阳极电极17之上的钝化层20。钝化层20是绝缘层。钝化层20可以具有由氧化硅层或氮化硅层构成的单层结构，也可以具有包含氧化硅层和氮化硅层的层叠结构。在钝化层20具有层叠结构的情况下，氧化硅层可以形成在氮化硅层上，氮化硅层可以形成在氧化硅层上。钝化层20在该方式中具有由氮化硅层构成的单层结构。
钝化层20在俯视时从半导体衬底2的侧面5a～5d向内侧区域隔开间隔地形成。在钝化层20形成有使阳极电极17的一部分作为焊盘区域而露出的子焊盘开口21。
图4是表示在外延层7中在与肖特基金属16之间形成肖特基结SJ的部分的n型杂质浓度与肖特基势垒二极管1的阈值电压Vth的关系的曲线图。
势垒高度越大，肖特基结的正向的上升电压(阈值电压Vth)越大。如图4所示，在外延层7中，在与肖特基金属16之间形成肖特基结SJ的部分的n型杂质浓度越高，阈值电压Vth越小。如果n型杂质浓度为1.0×1017cm-3以上，则能够充分减小阈值电压Vth，具体而言，能够调整为0.93V以下。如上所述，高浓度层10的n型杂质浓度例如为1.0×1017cm-3以上且1.0×1020cm-3以下，因此能够充分减小阈值电压。
另一方面，如上所述，低浓度层11的n型杂质浓度例如为1.0×1015cm-3以上且小于1.0×1017cm-3。因此，与该实施方式不同，在肖特基金属16和低浓度层11形成肖特基结SJ的结构中，阈值电压Vth大于0.95V。
即，在如第一实施方式那样在高浓度层10与肖特基金属16之间形成肖特基结SJ的结构中，与在肖特基金属16与低浓度层11之间形成肖特基结SJ的结构相比，能够降低势垒高度。
通过调整向外延层7的表层部的n型杂质的注入程度，能够自如地调整势垒高度。即，肖特基势垒二极管1的设计的自由度提高。例如，如果将n型杂质浓度调整为1.0×1020cm-3，则能够将阈值电压Vth调整为0.82V左右。
在施加反向电压时由保护区域30形成的耗尽层从保护区域30(在图2的例子中为第一保护区域31的内侧端部)的内侧端部与低浓度层11相接的部分起有效地扩展。因此，与保护区域30(在图2的例子中为第一保护区域31的内侧端)的内侧端仅与高浓度层10相接的情况相比，在施加反向电压时由保护区域30形成的耗尽层在保护区域30的内侧端部与低浓度层11以及高浓度层10双方相接的情况下易于扩展。
如第一实施方式那样，如果是n型杂质浓度比低浓度层11高的高浓度层10的底部10a与保护区域30的底部30a(在图2的例子中为第一保护区域31的底部)相比位于外延层7的表面7a侧的结构，则保护区域30的内侧端与低浓度层11以及高浓度层10双方相接。因此，在施加反向电压时，能够使耗尽层向保护区域30的内侧扩展。由此，能够抑制因设置高浓度层10而引起的浪涌耐压的降低。
接着，说明肖特基势垒二极管1的制造方法。图5是用于说明图1所示的肖特基势垒二极管1的制造方法的一个例子的流程图。
在制造肖特基势垒二极管1时，首先，准备半导体衬底2(步骤S1)。接着，从半导体衬底2的第一主面3生长n型的外延层7(步骤S2)。接着，例如经由离子注入掩膜向外延层7的表面7a的表层部注入n型杂质。由此，形成高浓度层10及低浓度层11(步骤S3)。接下来，例如通过经由离子注入掩膜的p型杂质的注入，从而形成保护区域30(步骤S4)。
然后，例如通过CVD(Chemical Vapor Deposition：化学气相沉积)法在外延层7上形成场绝缘膜15(步骤S5)。接着，例如通过溅射法在场绝缘膜15上形成肖特基金属16(步骤S6)。接着，例如通过溅射法在阳极电极17上形成铝等(步骤S7)。接着，例如通过CVD法在阳极电极17上形成钝化层20(步骤S8)。然后，最后例如通过溅射法在半导体衬底2的第二主面4的整个区域形成阴极电极6(步骤S9)。
接下来，参照图6A～图7C，对肖特基势垒二极管1的第一变形例以及第二变形例进行说明。
图6A是第一变形例的肖特基势垒二极管1的剖视图。图6B是放大了图6A所示的VIB区域的图。图6A是与图2相同的部分的剖视图。在图6A以及图6B中，对于与上述的图1～图5所示的结构相同的结构，标注与图1等相同的参照符号并省略其说明。
在第一变形例的肖特基势垒二极管1中，高浓度层10不仅在有源区域8形成，在非有源区域9也形成于外延层7的表面7a的表层部。高浓度层10从外延层7的侧面露出。
详细而言，高浓度层10包括比第一保护区域31的内侧端部靠内侧的第一区域41、第一保护区域31与最内侧的第二保护区域32之间的第二区域42、相邻的第二保护区域32彼此之间的第三区域43、以及比最外侧的第二保护区域32的外侧端靠外侧的第四区域44。
第一区域41在俯视时与第一保护区域31的内侧端部的整个区域接触。第二区域42与第一保护区域31的外侧端部和最内侧的第二保护区域32的内侧端部接触。第三区域43与彼此相邻的第二保护区域32中的内侧的第二保护区域32的外侧端部和彼此相邻的第二保护区域32中的外侧的第二保护区域32的内侧端部这两方接触。第四区域44与最外侧的第二保护区域32的外侧端部相接。第四区域44从外延层7的侧面露出。
图7A是第二变形例的肖特基势垒二极管1的主要部分的俯视图。图7B是沿着图7A所示的VIIB-VIIB线的剖视图。图7C是图7B所示的VIIC区域的放大图。图7B是与图2相同的部分的剖视图。在图7A以及图7B中，对于与上述的图1～图7所示的结构相同的结构，标注与图1等相同的参照符号并省略其说明。
在第二变形例的肖特基势垒二极管1中，在俯视时，低浓度层11位于高浓度层10与保护区域30之间。在俯视时，高浓度层10被低浓度层11包围。在俯视观察时，高浓度层10隔着低浓度层11而与第一保护区域31对置。
低浓度层11在第一保护区域31与高浓度层10之间的位置与肖特基金属16相接。因此，肖特基结SJ不仅形成在肖特基金属16与高浓度层10之间，还形成在肖特基金属16与低浓度层11之间。也就是说，肖特基结SJ包括形成在肖特基金属16与高浓度层10之间的第一肖特基结SJ1和形成在肖特基金属16与低浓度层11之间的第二肖特基结SJ2。
然而，在俯视时，优选第一肖特基结SJ1比第二肖特基结SJ2大。这样的话，能够充分地降低势垒高度。
＜第二实施方式＞
图8是第二实施方式的肖特基势垒二极管1P的主要部分的俯视图。图9是沿着图8所示的IX-IX线的剖视图。图10是图9所示的X区域的放大图。
在图8至图10中，对于与前述的图1至图7所示的结构相同的结构，标注与图1等相同的参照符号并省略其说明(在后述的图11以及图12中也相同)。
肖特基势垒二极管1P以与肖特基金属16相接的方式形成于外延层7的表面7a的表层部，还包括在与外延层7之间形成pn结PJ的第二导电型的p+型的杂质区域50。pn结PJ形成在杂质区域50与外延层7的接触界面附近。杂质区域50的p型杂质浓度例如为10×1016cm-3以上且10×1021cm-3以下。
在俯视观察时，高浓度层10和杂质区域50沿着第二方向Y而交替配置。
详细而言，高浓度层10包含配置成条纹状的多个直线状区域45。杂质区域50包含配置成条纹状的多个直线状杂质区域51。
多个直线状区域45在第二方向Y上等间隔地配置，各直线状区域45在第一方向X上延伸。多个直线状区域45与保护区域30的内侧端部(在图8的例子中为第一保护区域31的内侧端部)接触。
多个直线状杂质区域51在第二方向Y上等间隔地配置，各直线状杂质区域51在第一方向X上延伸。多个直线状杂质区域51与第一保护区域31形成一体。详细而言，第一方向X上的直线状杂质区域51的两端部与第一保护区域31的内侧端部连接，不存在直线状杂质区域51与第一保护区域31的边界。
杂质区域50的底部50a(在图9的例子中为直线状杂质区域51的底部)与保护区域30的底部30a表面一致，位于比高浓度层10的底部10a(直线状区域45的底部)靠与外延层7的表面7a相反的一侧。
根据第二实施方式，起到与第一实施方式相同的效果。即，能够降低势垒高度。
根据第二实施方式，肖特基势垒二极管1P设置有肖特基结SJ和pn结PJ两者。因此，在施加反向电压时，在pn结PJ的周围形成耗尽层，抑制从阴极电极6向阳极电极17流动的漏电流。因此，即使使高浓度层10的n型杂质浓度上升而使势垒高度降低，也能够充分地抑制漏电流。
肖特基势垒二极管1P能够通过与第一实施方式所涉及的肖特基势垒二极管1同样的制造方法(参照图5)来制造。此外，杂质区域50与保护区域30同时形成。
接着，对第二实施方式的肖特基势垒二极管1P的第一变形例(参照图11)及第二变形例(参照图12)进行说明。
如图11所示，肖特基势垒二极管1P的杂质区域50也可以以在俯视时将高浓度层10划分为矩阵状的方式形成为网眼状。详细而言，高浓度层10由被杂质区域50包围的配置成矩阵状的多个单位区域46构成。杂质区域50由在第一方向X上延伸的多个第一延设杂质区域52和在第二方向Y上延伸的多个第二延设杂质区域53构成。
如图12所示，肖特基势垒二极管1P的杂质区域50也可以包含在俯视时在有源区域8内配置成交错状的多个点状杂质区域54。在图12所示的例子中，点状杂质区域54在俯视时为圆形状。点状杂质区域54也可以在俯视时为多边形状。
＜第三实施方式＞
图13是第三实施方式的肖特基势垒二极管1Q的主要部分的俯视图。图14是沿着图13所示的XIV-XIV线的剖视图。图15是图14所示的XV区域的放大图。
在图13至图15中，对于与前述的图1至图12所示的结构相同的结构，标注与图1等相同的参照符号并省略其说明(在后述的图16A至图22C中也相同)。
第三实施方式的肖特基势垒二极管1Q与第二实施方式的肖特基势垒二极管1P的主要不同点在于，晶格缺陷比外延层7多的晶格缺陷区域60形成于外延层7的表层部。
晶格缺陷区域60是通过向外延层7注入氩(Ar)等稀有气体原子而形成的区域。因此，晶格缺陷区域60也称为稀有气体含有区域。晶格缺陷区域60的杂质浓度例如为10×1019cm-3以上且10×1021cm-3以下。
晶格缺陷区域60与肖特基金属16相接。通过向外延层7注入稀有气体原子，构成外延层7的SiC的晶格被破坏，产生晶格缺陷。因此，晶格缺陷区域60尽管与肖特基金属16相接，但在与肖特基金属16之间不形成肖特基结，阻碍电流从肖特基金属16向外延层7流动。换言之，晶格缺陷区域60与外延层7相比晶格缺陷多，因此是与外延层7相比电阻高的高电阻层。
晶格缺陷区域60设置在多个直线状杂质区域51中的一个直线状杂质区域51的周围。
详细而言，杂质区域50包括以与晶格缺陷区域60相接的方式配置于晶格缺陷区域60的内侧的内侧杂质区域55和配置于晶格缺陷区域60的外侧的外侧杂质区域56。而且，多个直线状杂质区域51中的位于晶格缺陷区域60的内侧的直线状杂质区域51作为内侧杂质区域55发挥功能，多个直线状杂质区域51中的位于晶格缺陷区域60的外侧的直线状杂质区域51作为外侧杂质区域56发挥功能。内侧杂质区域55被晶格缺陷区域60从第二方向Y的两侧夹持。
外侧杂质区域56包括：一对外侧接触杂质区域57，其以与晶格缺陷区域60相接的方式隔着晶格缺陷区域60配置在与内侧杂质区域55相反的一侧；以及多个外侧分离杂质区域58，其以远离晶格缺陷区域60的方式隔着晶格缺陷区域60配置在与内侧杂质区域55相反的一侧。
晶格缺陷区域60从第二方向Y的两侧与内侧杂质区域55相接。在图13的例子中，第一方向X上的晶格缺陷区域60的两端部与第一保护区域31的内侧端接触。与图13的例子不同，第一方向X上的晶格缺陷区域60的两端部也可以不与第一保护区域31的内侧端接触，而隔着低浓度层11与第一保护区域31相对。
晶格缺陷区域60包括：第一晶格缺陷区域61，其在第一方向X上呈直线状延伸，并从第二方向Y的一侧与内侧杂质区域55相接；以及第二晶格缺陷区域62，其在第一方向X上呈直线状延伸，并从第二方向Y的另一侧与内侧杂质区域55相接。
第二方向Y的一侧的外侧接触杂质区域57在俯视时被第一晶格缺陷区域61和高浓度层10的直线状区域45夹着。第二方向Y的另一侧的外侧接触杂质区域57在俯视时被第二晶格缺陷区域62和高浓度层10的直线状区域45夹着。
各直线状杂质区域51的底部(杂质区域50的底部50a)与外延层7相接。各直线状杂质区域51的底部包括朝向外延层7的背面的一对弯曲部和将弯曲部彼此连结的平坦部。
晶格缺陷区域60的底部60a与低浓度层11相接。晶格缺陷区域60的底部60a包含朝向外延层7的背面的一对弯曲部、及将弯曲部彼此连结的平坦部。晶格缺陷区域60的底部60a的平坦部形成为与内侧杂质区域55的底部55a的平坦部以及外侧接触杂质区域57的底部57a的平坦部表面一致。
根据第三实施方式，起到与第一实施方式以及第二实施方式相同的效果。
在此，在如第二实施方式的肖特基势垒二极管1P那样未设置晶格缺陷区域60的结构中，在施加正向过电流时，从pn结PJ向外延层7注入少数载流子。由此，外延层7的电阻降低，因此能够抑制发热量，浪涌耐量提高。然而，在外延层7的厚度TE大的情况下，由外延层7引起的电压降变大，施加于pn结PJ的电压变小。
因此，如第三实施方式那样，通过设置晶格缺陷区域60，能够抑制流过晶格缺陷区域60的电流I1，使电流I1比流过肖特基结SJ1的电流I2小。由此，如图16A所示，在外延层7中位于晶格缺陷区域60的附近的第一附近部分70引起的电压降V1降低，变得比在外延层7中位于肖特基结SJ1的附近的第二附近部分71引起的电压降V2小。
因此，在外延层7中位于内侧杂质区域55的附近的部分的电压降也与由第一附近部分70引起的电压降V1同样地变小。因此，能够使施加于在内侧杂质区域55与外延层7之间形成的pn结PJ1的电位差VP比施加于肖特基结SJ1的电位差VS大。因此，能够充分确保施加于在内侧杂质区域55与外延层7之间形成的pn结PJ1的电位差VP。因此，能够提高抗浪涌性。
如图16B所示，如果肖特基结SJ1与内侧杂质区域55之间的距离L比外延层7的厚度TE大，则在外延层7中，能够进一步抑制电流在位于内侧杂质区域55与半导体衬底2之间的部分流动。
肖特基结SJ1与内侧杂质区域55之间的距离L相当于外侧接触杂质区域57的宽度W1与第一晶格缺陷区域61的宽度W2(第二晶格缺陷区域62的宽度)之和。
将比从肖特基结SJ1与pn结PJ2的边界73向内侧杂质区域55侧移动了与外延层7的厚度TE相同的宽度的位置靠内侧称为内侧区域IR，将比内侧区域IR靠外侧称为外侧区域OR。在内侧区域IR中，在外延层7中流动的电流被晶格缺陷区域60有效地抑制。如果肖特基结SJ与内侧杂质区域55之间的距离L比外延层7的厚度TE大，则在外延层7设定内侧区域IR。换言之，如果肖特基结SJ与内侧杂质区域55之间的距离L比外延层7的厚度TE大，则第一附近部分70位于内侧区域IR内。
接着，说明肖特基势垒二极管1Q的制造方法。图17是第三实施方式的肖特基势垒二极管1Q的制造方法的流程图。
肖特基势垒二极管1Q的制造方法与第一实施方式的肖特基势垒二极管1的制造方法不同，与保护区域30同时形成杂质区域50(步骤S4)，在形成保护区域30之后，形成晶格缺陷区域60(步骤S10)。然后，形成场绝缘膜15(步骤S5)。
接着，对形成杂质区域50和晶格缺陷区域60的情况进行详细说明。图18A至图18C是用于说明形成杂质区域50和晶格缺陷区域60的状态的示意图。
如图18A所示，在外延层7的表层部形成高浓度层10之后，在外延层7上形成具有预定图案的抗蚀剂掩模80。通过离子注入法，向外延层7的表层部中未被抗蚀剂掩模80覆盖的部分导入p型杂质，从而与保护区域30(参照图14)一起形成杂质区域50(多个直线状杂质区域51)(步骤S4)。之后，去除抗蚀剂掩模80。
在除去抗蚀剂掩模80之后，如图18B所示，在外延层7上形成抗蚀剂掩模81，该抗蚀剂掩模81具有使应形成晶格缺陷区域60的区域露出并覆盖其以外的区域的图案。
具体而言，抗蚀剂掩模81在外延层7的表层部使成为内侧杂质区域55的基极的直线状杂质区域51的两侧方露出。接着，如图18C所示，通过离子注入法，向外延层7的表面7a的表层部中未被抗蚀剂掩模81覆盖的部分导入稀有气体原子，由此在成为内侧杂质区域55的基极的直线状杂质区域51的两侧形成晶格缺陷区域60(步骤S10)。由此，形成内侧杂质区域55。
然后，除去抗蚀剂掩模81，将场绝缘膜15形成在外延层7上(步骤S5)。
接着，参照图19～图22C，对肖特基势垒二极管1Q的第一变形例以及第二变形例进行说明。
图19是第一变形例的肖特基势垒二极管1Q的剖面的放大图。图19是与图14相同的部分的剖视图。在图19中，对于与上述的图1～图18C所示的结构相同的结构，标注与图1等相同的附图标记并省略其说明。在第一变形例的肖特基势垒二极管1Q中，晶格缺陷区域60的底部60a位于比杂质区域50的底部50a靠外延层7的表面7a侧。晶格缺陷区域60的底部60a与低浓度层11相接。第一变形例的肖特基势垒二极管1Q能够通过与上述的制造方法(参照图17～图18C)同样的制造方法来制造。
图20是第二变形例的肖特基势垒二极管1Q的剖面的放大图。图20是与图14相同的部分的剖视图。在图20中，对于与上述的图1～图19所示的结构相同的结构，标注与图1等相同的附图标记并省略其说明。
在第二变形例的肖特基势垒二极管1Q中，晶格缺陷区域60的底部60a与高浓度层10的底部10a相比位于外延层7的表面7a侧，晶格缺陷区域60的底部60a与高浓度层10的直线状区域45相接。第二变形例的肖特基势垒二极管1Q能够通过与上述的制造方法(参照图17～图18C)同样的制造方法来制造。
图21是第三实施方式的肖特基势垒二极管1Q的第三变形例的剖面的放大图。
如图21所示，在第三变形例的肖特基势垒二极管1Q中，晶格缺陷区域60的底部60a位于比杂质区域50的底部50a靠外延层7的表面7a侧，杂质区域50与晶格缺陷区域60的底部60a相接。换言之，杂质区域50包含与晶格缺陷区域60的底部60a相接的底侧杂质区域59。底侧杂质区域59的底部与外延层7相接。
底侧杂质区域59与外侧接触杂质区域57以及内侧杂质区域55形成为一体。更详细而言，底侧杂质区域59在第二方向Y上设置于内侧杂质区域55的两侧。底侧杂质区域59包括：第一底侧杂质区域59A，其在位于内侧杂质区域55的一侧的外侧接触杂质区域57与内侧杂质区域55之间延伸，并与第一晶格缺陷区域61的底部相接；以及第二底侧杂质区域59B，其在位于内侧杂质区域55的另一侧的外侧接触杂质区域57与内侧杂质区域55之间延伸，并与第二晶格缺陷区域62的底部相接。
第三变形例的肖特基势垒二极管1Q的制造方法与前述的制造方法(图17～图18C)稍微不同。图22A至图22C是用于说明在第二变形例的肖特基势垒二极管1Q的制造方法中，形成杂质区域50及晶格缺陷区域60的情况的示意图。
如图22A所示，在半导体衬底2的第一主面3上形成外延层7之后，在外延层7上形成具有预定图案的抗蚀剂掩模82。通过离子注入法，向外延层7的表层部中未被抗蚀剂掩模82覆盖的部分导入p型杂质，从而形成保护区域30(参照图14)以及杂质区域50(多个直线状杂质区域51)(步骤S4)。详细而言，形成有多个外侧分离杂质区域58、和成为内侧杂质区域55以及一对外侧接触杂质区域57的基极的第一基极杂质区域83。
之后，去除抗蚀剂掩模82。在除去抗蚀剂掩模82之后，如图22B所示，在外延层7上形成具有使应形成晶格缺陷区域60的区域露出并覆盖除此以外的区域的图案的抗蚀剂掩模84。具体而言，抗蚀剂掩模84在第二方向Y上覆盖第一基极杂质区域83的中央部和第一基极杂质区域83的两端部。
接着，如图22C所示，通过离子注入法，向外延层7的表面7a的表层部中未被抗蚀剂掩模84覆盖的部分导入稀有气体原子，由此在第一基极杂质区域83中成为内侧杂质区域55的基极的部分的两侧形成晶格缺陷区域60(步骤S10)。由此，形成内侧杂质区域55、外侧接触杂质区域57以及底侧杂质区域59。
然后，除去抗蚀剂掩模84，将场绝缘膜15形成在外延层7上(步骤S5)。
＜其他实施方式＞
例如，各实施方式(第一实施方式～第三实施方式)能够适当组合。
具体而言，在第二实施方式的肖特基势垒二极管1P中，也可以如第一实施方式的第一变形例那样，不仅在有源区域8，在非有源区域9也可以形成高浓度层10。另外，在肖特基势垒二极管1P中，也可以如第一实施方式的第二变形例那样，高浓度层10隔着低浓度层11与第一保护区域31对置。
同样地，在第三实施方式的肖特基势垒二极管1Q中，不仅在有源区域8，在非有源区域9也可以形成高浓度层10，高浓度层10也可以隔着低浓度层11与第一保护区域31对置。
另外，在第三实施方式的肖特基势垒二极管1Q中，也可以如第二实施方式的第一变形例那样，杂质区域50以在俯视时将高浓度层10划分为矩阵状的方式形成为网眼状。另外，在第三实施方式的肖特基势垒二极管1Q中，也可以如第二实施方式的第二变形例那样，杂质区域50包含在俯视时配置为交错状的多个点状杂质区域54。
在上述的各实施方式的肖特基势垒二极管1、1P以及1Q中，半导体衬底2以及外延层7由n型的SiC构成，高浓度层10是n型杂质区域，高浓度层10是p型杂质区域。然而，也可以与上述的实施方式不同，半导体衬底2以及外延层7由p型的SiC构成，高浓度层10为p型杂质区域，杂质区域50为n型杂质区域。
以下，示出从本说明书以及附图提取的特征的例子。以下的[A1]～[A14]提供降低了势垒高度的半导体装置。
[A1]一种半导体装置，其包括：半导体衬底，其具有主面；半导体层，其形成在所述半导体衬底的所述主面上，且包含与所述半导体衬底的所述主面相接的第一导电型的低浓度层、以及形成在该半导体层中与所述主面相反的一侧的表面的表层部且杂质浓度比所述低浓度层高的第一导电型的高浓度层；以及肖特基电极，其形成在所述半导体层的所述表面上，且与所述高浓度层形成肖特基结。
根据该结构，肖特基结在半导体层中形成于杂质浓度比低浓度层高的高浓度层与肖特基电极之间。因此，与在低浓度层与肖特基电极之间形成的肖特基结相比，能够降低势垒高度。
[A2]根据A1所述的半导体装置，其中，所述低浓度层的杂质浓度为1.0×1012cm-3以上且小于1.0×1017cm-3，所述高浓度层的杂质浓度为1.0×1017cm-3以上且1.0×1020cm-3以下。
[A3]根据A1或A2所述的半导体装置，其中，还包括第二导电型的环状的保护区域，该保护区域形成于所述半导体层的所述表层部，所述高浓度层形成在由所述保护区域包围的有源区域内。
[A4]根据A3所述的半导体装置，其中，所述高浓度层的底部位于比所述保护区域的底部靠所述半导体层的所述表面侧。
[A5]根据A3或A4所述的半导体装置，其中，所述高浓度层形成于所述有源区域的整个区域。
[A6]根据A3至A5中任一项所述的半导体装置，其中，所述高浓度层隔着所述低浓度层与所述保护区域对置。
[A7]根据A3至A6中任一项所述的半导体装置，其中，所述高浓度层设定于所述半导体层的所述表面，且形成于包围所述有源区域的非有源区域。
[A8]根据A1至A7中任一项所述的半导体装置，其中，还包括第二导电型的杂质区域，该杂质区域以与所述肖特基电极相接的方式形成于所述半导体层的所述表层部，且在与所述半导体层之间形成pn结。
[A9]根据A8所述的半导体装置，其中，还包括晶格缺陷区域，该晶格缺陷区域以与所述肖特基电极相接的方式形成于所述半导体层的所述表层部，且晶格缺陷比所述半导体层多，所述杂质区域包括内侧杂质区域，该内侧杂质区域以与所述晶格缺陷区域相接的方式配置于所述晶格缺陷区域的内侧。
[A10]根据A9所述的半导体装置，其中，所述晶格缺陷区域的电阻比所述半导体层的电阻高。
[A11]根据A9或A10所述的半导体装置，其中，所述肖特基结与所述内侧杂质区域之间的距离比所述半导体层的厚度大。
[A12]根据A9至A11中任一项所述的半导体装置，其中，所述杂质区域包含外侧杂质区域，该外侧杂质区域以与所述晶格缺陷区域相接的方式隔着所述晶格缺陷区域而配置于与所述内侧杂质区域相反的一侧。
[A13]根据A8至A12中任一项所述的半导体装置，其中，所述杂质区域以在俯视时将所述高浓度层划分为矩阵状的方式形成为网眼状。
[A14]根据A8至A13中任一项所述的半导体装置，其中，所述杂质区域包含在俯视时配置成交错状的多个点状杂质区域。
对发明的实施方式进行了详细说明，但这些只不过是为了明确本发明的技术内容而使用的具体例，本发明不应被解释为限定于这些具体例，本发明的范围仅由所附的权利要求书限定。
该申请对应于在2020年9月24日向日本专利局提交的特愿2020-160064号，该申请的全部公开通过引用而并入到此。
符号说明
1：肖特基势垒二极管；1P：肖特基势垒二极管；1Q：肖特基势垒二极管；
2：半导体衬底；3：第一主面；7：外延层；7a：表面；8：有源区域；9：非有源区域；10：高浓度层；11：低浓度层；16：肖特基金属；30：保护区域；30a：底部；40：第一杂质区域；40a：底部；46：单位杂质区域；50：第二杂质区域；54：点状杂质区域；55：内侧杂质区域；56：外侧杂质区域；60：晶格缺陷区域；L：距离；PJ：pn结；SJ：肖特基结；TE：厚度。

Claims (14)

1.一种半导体装置，其特征在于，包括：
半导体衬底，其具有主面；
半导体层，其形成在所述半导体衬底的所述主面上，且包含与所述半导体衬底的所述主面相接的第一导电型的低浓度层、以及形成在该半导体层中与所述主面相反的一侧的表面的表层部且杂质浓度比所述低浓度层高的第一导电型的高浓度层；以及
肖特基电极，其形成在所述半导体层的所述表面上，且与所述高浓度层形成肖特基结。
2.根据权利要求1所述的半导体装置，其特征在于，
所述低浓度层的杂质浓度为1.0×1012cm-3以上且小于1.0×1017cm-3，
所述高浓度层的杂质浓度为1.0×1017cm-3以上且1.0×1020cm-3以下。
3.根据权利要求1或2所述的半导体装置，其特征在于，
还包括第二导电型的环状的保护区域，该保护区域形成于所述半导体层的所述表层部，
所述高浓度层形成在由所述保护区域包围的有源区域内。
4.根据权利要求3所述的半导体装置，其特征在于，
所述高浓度层的底部位于比所述保护区域的底部靠所述半导体层的所述表面侧。
5.根据权利要求3或4所述的半导体装置，其特征在于，
所述高浓度层形成于所述有源区域的整个区域。
6.根据权利要求3至5中任一项所述的半导体装置，其特征在于，
所述高浓度层隔着所述低浓度层与所述保护区域对置。
7.根据权利要求3至6中任一项所述的半导体装置，其特征在于，
所述高浓度层设定于所述半导体层的所述表面，且形成于包围所述有源区域的非有源区域。
8.根据权利要求1至7中任一项所述的半导体装置，其特征在于，
还包括第二导电型的杂质区域，该杂质区域以与所述肖特基电极相接的方式形成于所述半导体层的所述表层部，且在与所述半导体层之间形成pn结。
9.根据权利要求8所述的半导体装置，其特征在于，
还包括晶格缺陷区域，该晶格缺陷区域以与所述肖特基电极相接的方式形成于所述半导体层的所述表层部，且晶格缺陷比所述半导体层多，
所述杂质区域包括内侧杂质区域，该内侧杂质区域以与所述晶格缺陷区域相接的方式配置于所述晶格缺陷区域的内侧。
10.根据权利要求9所述的半导体装置，其特征在于，
所述晶格缺陷区域的电阻比所述半导体层的电阻高。
11.根据权利要求9或10所述的半导体装置，其特征在于，
所述肖特基结与所述内侧杂质区域之间的距离比所述半导体层的厚度大。
12.根据权利要求9至11中任一项所述的半导体装置，其特征在于，
所述杂质区域包含外侧杂质区域，该外侧杂质区域以与所述晶格缺陷区域相接的方式隔着所述晶格缺陷区域而配置于与所述内侧杂质区域相反的一侧。
13.根据权利要求8至12中任一项所述的半导体装置，其特征在于，
所述杂质区域以在俯视时将所述高浓度层划分为矩阵状的方式形成为网眼状。
14.根据权利要求8至13中任一项所述的半导体装置，其特征在于，
所述杂质区域包含在俯视时配置成交错状的多个点状杂质区域。
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