JPH07254718A - 半導体装置 - Google Patents
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- JPH07254718A JPH07254718A JP4357648A JP35764892A JPH07254718A JP H07254718 A JPH07254718 A JP H07254718A JP 4357648 A JP4357648 A JP 4357648A JP 35764892 A JP35764892 A JP 35764892A JP H07254718 A JPH07254718 A JP H07254718A
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Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
- H01L29/861—Diodes
- H01L29/872—Schottky diodes
-
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- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
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Abstract
(57)【要約】
【目的】 順方向電圧降下を小さくした新規な構造のダ
イオードを得ること。 【構成】 エピタキシャル層2の表面に選択的に形成し
た第2導電型の領域2と、第1導電型であって不純物濃
度が、前記エピタキシャル層2よりも高く、かつ、前記
第2導電型の互いに領域2間に形成したオーム接触領域
8と、前記第2導電型の領域3とオーム接触領域8とを
短絡するダイオードの一方の極性の電極金属5との構成
により、同期整流のように複雑な構成によらず、また、
現在のSBDの持つ順電圧降下以下の値での順電圧を持
つ素子を、縦型二重拡散型MOSFETのような複雑な
製造工程を経ることなく得られる。
イオードを得ること。 【構成】 エピタキシャル層2の表面に選択的に形成し
た第2導電型の領域2と、第1導電型であって不純物濃
度が、前記エピタキシャル層2よりも高く、かつ、前記
第2導電型の互いに領域2間に形成したオーム接触領域
8と、前記第2導電型の領域3とオーム接触領域8とを
短絡するダイオードの一方の極性の電極金属5との構成
により、同期整流のように複雑な構成によらず、また、
現在のSBDの持つ順電圧降下以下の値での順電圧を持
つ素子を、縦型二重拡散型MOSFETのような複雑な
製造工程を経ることなく得られる。
Description
【0001】
【産業上の利用分野】本発明は、高周波電流を整流する
半導体装置に関し、特に順方向電圧降下を小さくした新
規な構造のダイオードに関するものである。
半導体装置に関し、特に順方向電圧降下を小さくした新
規な構造のダイオードに関するものである。
【0002】
【従来の技術】ICを駆動する電源は現在5Vが主流で
ある。また、今後共スピードアップの目的や、ダウンサ
イズ、経済性等を求め、ICはより微細構造に移行する
と考えられる。その際に発熱対策や、信頼性向上のため
に電源電圧を3V又は2Vに下げることが真剣に考えら
れ、また、一部では実施もされている。一方、電源側で
考えると、現在主流を占めているスイッチモード電源で
の変換損失の大きな割合を2次側整流用ダイオードの順
電圧が占めており、出力電圧がより低圧になるに従い、
この順損失の占める割合が大きくなることは周知のこと
である。
ある。また、今後共スピードアップの目的や、ダウンサ
イズ、経済性等を求め、ICはより微細構造に移行する
と考えられる。その際に発熱対策や、信頼性向上のため
に電源電圧を3V又は2Vに下げることが真剣に考えら
れ、また、一部では実施もされている。一方、電源側で
考えると、現在主流を占めているスイッチモード電源で
の変換損失の大きな割合を2次側整流用ダイオードの順
電圧が占めており、出力電圧がより低圧になるに従い、
この順損失の占める割合が大きくなることは周知のこと
である。
【0003】ここで、例を示せば5V、10Aの出力電
源で2次側整流用に順電圧降下値VF=0.5Vのダイ
オードを用いた場合、順損失はおよそ次のようになる。 順損失電力・・・・0.5V×10A=5W・・・・(1) 上記(1)式の順損失電力を代入して順損失率を算出す
ると、下記(2)式のようになる。 順損失率・・・・・5W/50W+5W=約9%・・・(2) 一般的にスイッチモード電源の変換効率が80%程度で
あるから損失20%中の約9%は非常に大きな率を占め
ることが判る。従って、現在スイッチモード電源で低電
圧出力の電源では、2次側整流用には耐圧は低いが順電
圧降下の低いショットキー・バリア・ダイオード(以
下、SBDと略記する。)が用いられることが一般的で
あった。
源で2次側整流用に順電圧降下値VF=0.5Vのダイ
オードを用いた場合、順損失はおよそ次のようになる。 順損失電力・・・・0.5V×10A=5W・・・・(1) 上記(1)式の順損失電力を代入して順損失率を算出す
ると、下記(2)式のようになる。 順損失率・・・・・5W/50W+5W=約9%・・・(2) 一般的にスイッチモード電源の変換効率が80%程度で
あるから損失20%中の約9%は非常に大きな率を占め
ることが判る。従って、現在スイッチモード電源で低電
圧出力の電源では、2次側整流用には耐圧は低いが順電
圧降下の低いショットキー・バリア・ダイオード(以
下、SBDと略記する。)が用いられることが一般的で
あった。
【0004】ところで、SBDで低順電圧を得る方法と
してバリア金属の選択にバリアハイトの低減、オン時に
は抵抗として働く活性領域(エピタキシャル領域)の薄
膜化等の手法がある。しかしながら、上記バリアハイト
による順電圧VFの低下には限界がある。このことを図
6を参照して説明する。なお、図6では横軸にバリアハ
イト(φB)の大きさをとり、縦軸に逆電流による損失
(IRPL)、及び順電圧による損失(VFPL)の大き
さをとってある。図6において、バリアハイト(φB)
が小さいバリアメタル、例えばクロムを使用した場合は
順電圧による損失VFPLは小さい。しかし、目的の電
圧では逆電流による損失IRPLは大きくなってしま
い、IRPLとVFPLの和としての全損失は大きくなっ
てしまう。
してバリア金属の選択にバリアハイトの低減、オン時に
は抵抗として働く活性領域(エピタキシャル領域)の薄
膜化等の手法がある。しかしながら、上記バリアハイト
による順電圧VFの低下には限界がある。このことを図
6を参照して説明する。なお、図6では横軸にバリアハ
イト(φB)の大きさをとり、縦軸に逆電流による損失
(IRPL)、及び順電圧による損失(VFPL)の大き
さをとってある。図6において、バリアハイト(φB)
が小さいバリアメタル、例えばクロムを使用した場合は
順電圧による損失VFPLは小さい。しかし、目的の電
圧では逆電流による損失IRPLは大きくなってしま
い、IRPLとVFPLの和としての全損失は大きくなっ
てしまう。
【0005】一方、バリアハイト(φB)の大きいバリ
アメタルとしてモリブデンを使用すると、逆電流による
損失IRPLは小さくなるが、順電圧による損失VFPL
が大きくなってしまい、全損失も大きくなってしまう。
結局、バリアメタルの選定にも限界がある。従って、図
6の破線で示した最適動作点で使用せざるを得ない。ま
た、SBDのエピタキシャル層の厚さを薄くすることに
よる素子の信頼性の低下の問題もある。
アメタルとしてモリブデンを使用すると、逆電流による
損失IRPLは小さくなるが、順電圧による損失VFPL
が大きくなってしまい、全損失も大きくなってしまう。
結局、バリアメタルの選定にも限界がある。従って、図
6の破線で示した最適動作点で使用せざるを得ない。ま
た、SBDのエピタキシャル層の厚さを薄くすることに
よる素子の信頼性の低下の問題もある。
【0006】上記の問題を解決するため、SBDよりも
さらに順方向電圧を低下させる方法としてMOS FE
Tを使用する方法がある。これは、MOS FETのゲ
ートバイアスを制御し、零又は逆バイアスでソースとド
レイン間を非導通、正バイアスでソースドレイン間を導
通させる方法であり、交流の周波数に同期したゲート信
号を加えることによって実現するものである。さらに
は、ゲート電圧が零でも導通させるようにMOS FE
Tを作り込んで、2端子整流効果を持たせた試みも発表
されている(Proc’1992 ISPSD,TOK
YO,PP72)。上記のSBD、MOS FET及び
一般のダイオードの順方向の電圧、電流特性を図7に示
す。図7では横軸に素子の端子間の降下電圧、縦軸に順
電流若しくはオン電流をとってある。また、図中、aは
MOS FET、bはSBD、cは接合ダイオードを示
している。この図から明かなように、aのMOS FE
Tが小、中電流領域では順方向の降下電圧が一番小さい
ことが判る。
さらに順方向電圧を低下させる方法としてMOS FE
Tを使用する方法がある。これは、MOS FETのゲ
ートバイアスを制御し、零又は逆バイアスでソースとド
レイン間を非導通、正バイアスでソースドレイン間を導
通させる方法であり、交流の周波数に同期したゲート信
号を加えることによって実現するものである。さらに
は、ゲート電圧が零でも導通させるようにMOS FE
Tを作り込んで、2端子整流効果を持たせた試みも発表
されている(Proc’1992 ISPSD,TOK
YO,PP72)。上記のSBD、MOS FET及び
一般のダイオードの順方向の電圧、電流特性を図7に示
す。図7では横軸に素子の端子間の降下電圧、縦軸に順
電流若しくはオン電流をとってある。また、図中、aは
MOS FET、bはSBD、cは接合ダイオードを示
している。この図から明かなように、aのMOS FE
Tが小、中電流領域では順方向の降下電圧が一番小さい
ことが判る。
【0007】
【発明が解決しようとする課題】MOS FETを使用
した同期整流は、該MOS FETのゲート駆動回路が
複雑になる難点がある。また、MOS FET素子を製
作するには工程が複雑となり、高価となるため、ダイオ
ード特性としてのみ利用するのは経済的でない。一方、
SBDの場合、順電圧をさらに低くする方法としては、
チップの単位面積当たりの電流密度を下げるようにして
も良いが、チップのサイズが大きくなり高価となる欠点
を有する。
した同期整流は、該MOS FETのゲート駆動回路が
複雑になる難点がある。また、MOS FET素子を製
作するには工程が複雑となり、高価となるため、ダイオ
ード特性としてのみ利用するのは経済的でない。一方、
SBDの場合、順電圧をさらに低くする方法としては、
チップの単位面積当たりの電流密度を下げるようにして
も良いが、チップのサイズが大きくなり高価となる欠点
を有する。
【0008】
【発明の目的】本発明は、上記のような課題を解決する
ためになされたもので、バリアハイトによるダイオード
の立上がり電圧がなく、2端子素子で整流特性を持ち、
MOSFETの製造工程のような複雑な製造工程を経る
ことなく製造することができ、現在のSBDと同様な高
周波整流に使用することができるダイオード素子を得る
ことを目的とするものである。
ためになされたもので、バリアハイトによるダイオード
の立上がり電圧がなく、2端子素子で整流特性を持ち、
MOSFETの製造工程のような複雑な製造工程を経る
ことなく製造することができ、現在のSBDと同様な高
周波整流に使用することができるダイオード素子を得る
ことを目的とするものである。
【0009】
【問題点を解決するための手段】本発明の半導体装置
は、第1導電型のシリコン基板の一方の主面上に形成し
た該第1導電型と同一導電型のエピタキシャル層と、該
エピタキシャル層の表面に選択的に形成した第2導電型
の領域と、第1導電型であって不純物濃度が、前記エピ
タキシャル層よりも高く、かつ、前記第2導電型の互い
に領域間に形成したオーム接触領域と、前記第2導電型
の領域と前記オーム接触領域とを短絡するダイオードの
一方の極性となる電極金属と、前記シリコン基板の他方
の主面にダイオードの他方の極性となる電極金属と、を
有することを特徴とするものである。
は、第1導電型のシリコン基板の一方の主面上に形成し
た該第1導電型と同一導電型のエピタキシャル層と、該
エピタキシャル層の表面に選択的に形成した第2導電型
の領域と、第1導電型であって不純物濃度が、前記エピ
タキシャル層よりも高く、かつ、前記第2導電型の互い
に領域間に形成したオーム接触領域と、前記第2導電型
の領域と前記オーム接触領域とを短絡するダイオードの
一方の極性となる電極金属と、前記シリコン基板の他方
の主面にダイオードの他方の極性となる電極金属と、を
有することを特徴とするものである。
【0010】
【作用】本発明の半導体装置においては、エピタキシャ
ル層の表面に選択的に形成した第2導電型の領域と、第
1導電型であって不純物濃度が、前記エピタキシャル層
よりも高く、かつ、前記第2導電型の互いに領域間に形
成したオーム接触領域と、前記第2導電型の領域とオー
ム接触領域とを短絡するダイオードの一方の極性の電極
金属との構成により、同期整流のように複雑な構成によ
らず、また、現在のSBDの持つ順電圧降下以下の値で
の順電圧を持つ素子を、縦型二重拡散型MOS FET
のような複雑な製造工程を経ることなく得ることができ
る。
ル層の表面に選択的に形成した第2導電型の領域と、第
1導電型であって不純物濃度が、前記エピタキシャル層
よりも高く、かつ、前記第2導電型の互いに領域間に形
成したオーム接触領域と、前記第2導電型の領域とオー
ム接触領域とを短絡するダイオードの一方の極性の電極
金属との構成により、同期整流のように複雑な構成によ
らず、また、現在のSBDの持つ順電圧降下以下の値で
の順電圧を持つ素子を、縦型二重拡散型MOS FET
のような複雑な製造工程を経ることなく得ることができ
る。
【0011】
【実施例】以下に、本発明の実施例を図1ないし図5を
参照して説明する。図1は本発明に係わる半導体装置の
断面構造図である。図において、N↑+シリコン基板1
の上に、該基板1と同一導電型のエピタキシャル層が2
が形成されている。このエピタキシャル層2内に該基板
1と反対導電型のP型領域3が選択的に形成されてい
る。さらに、隣接するP型領域3間に該基板1と同一導
電型のN↑+層4が形成されている。また、チップの外
周部には絶縁膜4が形成され、さらに該絶縁膜4を除去
した中央部にはアノード電極金属5が設けられている。
このアノード電極金属5は、前記P型領域3、N↑+層
4を共通に短絡するように形成されている。一方、N↑
+シリコン基板側にはカソード電極金属6が形成されて
いる。
参照して説明する。図1は本発明に係わる半導体装置の
断面構造図である。図において、N↑+シリコン基板1
の上に、該基板1と同一導電型のエピタキシャル層が2
が形成されている。このエピタキシャル層2内に該基板
1と反対導電型のP型領域3が選択的に形成されてい
る。さらに、隣接するP型領域3間に該基板1と同一導
電型のN↑+層4が形成されている。また、チップの外
周部には絶縁膜4が形成され、さらに該絶縁膜4を除去
した中央部にはアノード電極金属5が設けられている。
このアノード電極金属5は、前記P型領域3、N↑+層
4を共通に短絡するように形成されている。一方、N↑
+シリコン基板側にはカソード電極金属6が形成されて
いる。
【0012】上記のような半導体装置の構造において、
特に重要なことは、図2に示すようにアノードAとカソ
ードK間に電圧を印加しないとき、すなわち、零バイア
ス時において、エピタキシャル層2内に拡る空乏層7が
P型領域3,3間で接触するように構成することであ
る。本発明の実施例では、エピタキシャル層2の抵抗率
を1Ωーcm、P型領域3,3間の間隔を5μm、P型
領域3,3間に形成したN↑+領域4の表面濃度を1×
10↑19/cmで製作した。
特に重要なことは、図2に示すようにアノードAとカソ
ードK間に電圧を印加しないとき、すなわち、零バイア
ス時において、エピタキシャル層2内に拡る空乏層7が
P型領域3,3間で接触するように構成することであ
る。本発明の実施例では、エピタキシャル層2の抵抗率
を1Ωーcm、P型領域3,3間の間隔を5μm、P型
領域3,3間に形成したN↑+領域4の表面濃度を1×
10↑19/cmで製作した。
【0013】次に、図1の示す構造のダイオードの動作
を説明する。まず、アノードAとカソードK間に電圧を
印加しないときは、図2に示すように空乏層7が拡るこ
とは前記の通りである。そこで、アノードAを正
(+)、カソードKを負(−)にして図示を省略した電
源を接続すると、順バイアスとなり空乏層7の拡りはな
くなり、小電流領域においては、図3の矢印αで示すよ
うにアノード電極AからN↑+層4→エピタキシャル層
2→N↑+シリコン基板1→カソード電極Kへと電流が
流れる。この電流経路はエピタキシャル層2の順抵抗分
での損失のみである。この電流領域をSBDと比較する
と、図4のようになる。すなわち、図4は横軸に順電圧
降下、縦軸に順電流降下をとってあるが、図から明らか
なように、実際に使用する実使用点PではSBDの特性
を示すBよりも本発明のダイオード素子の特性Aの方が
順電圧VFが小さくなる。
を説明する。まず、アノードAとカソードK間に電圧を
印加しないときは、図2に示すように空乏層7が拡るこ
とは前記の通りである。そこで、アノードAを正
(+)、カソードKを負(−)にして図示を省略した電
源を接続すると、順バイアスとなり空乏層7の拡りはな
くなり、小電流領域においては、図3の矢印αで示すよ
うにアノード電極AからN↑+層4→エピタキシャル層
2→N↑+シリコン基板1→カソード電極Kへと電流が
流れる。この電流経路はエピタキシャル層2の順抵抗分
での損失のみである。この電流領域をSBDと比較する
と、図4のようになる。すなわち、図4は横軸に順電圧
降下、縦軸に順電流降下をとってあるが、図から明らか
なように、実際に使用する実使用点PではSBDの特性
を示すBよりも本発明のダイオード素子の特性Aの方が
順電圧VFが小さくなる。
【0014】次に、アノードとカソード間を逆バイアス
した時は、図2の空乏層7の拡りはエピタキシャル層2
中の下方に拡大され導通することはない。上記の作用に
よってダイオードとしてしかも低順電圧の素子として利
用することが可能となる。ところで、島状の隣接するP
型領域3,3間のN↑+領域4は、アノード側の電極金
属5とのオーム接触を得るためのものであり、図1に示
すようにN↑+層4として選択拡散しても良いし、図5
に示すようにP型領域3を拡散する前に、エピタキシャ
ル層2上の全面にN↑+領域8として形成してからP型
領域3を選択拡散しても良い。ただし、図2に示したよ
うに、零バイアスのときにP型領域3,3間の空乏層7
が接するような深さでなければならない。なお、P型領
域3の形状は、ストライプ状、ドット状、メッシュ状の
いずれの形状でも良く、空乏層7が接触する構造であれ
ば良い。また、この実施例に示す各領域の導電型は全て
逆の導電型であっても良い。
した時は、図2の空乏層7の拡りはエピタキシャル層2
中の下方に拡大され導通することはない。上記の作用に
よってダイオードとしてしかも低順電圧の素子として利
用することが可能となる。ところで、島状の隣接するP
型領域3,3間のN↑+領域4は、アノード側の電極金
属5とのオーム接触を得るためのものであり、図1に示
すようにN↑+層4として選択拡散しても良いし、図5
に示すようにP型領域3を拡散する前に、エピタキシャ
ル層2上の全面にN↑+領域8として形成してからP型
領域3を選択拡散しても良い。ただし、図2に示したよ
うに、零バイアスのときにP型領域3,3間の空乏層7
が接するような深さでなければならない。なお、P型領
域3の形状は、ストライプ状、ドット状、メッシュ状の
いずれの形状でも良く、空乏層7が接触する構造であれ
ば良い。また、この実施例に示す各領域の導電型は全て
逆の導電型であっても良い。
【0015】
【発明の効果】本発明は以上のように構成したので、
同期整流のような回路構成によらないで、現在のSB
Dの持つ順電圧降下以下の値での順電圧を持つ素子を、
縦型二重拡散型MOS FETのような複雑な製造工
程によらず容易に得ることができるなどの効果がある。
同期整流のような回路構成によらないで、現在のSB
Dの持つ順電圧降下以下の値での順電圧を持つ素子を、
縦型二重拡散型MOS FETのような複雑な製造工
程によらず容易に得ることができるなどの効果がある。
【図1】本発明の一実施例を示す半導体装置の断面構造
図である。
図である。
【図2】上記本発明の半導体装置における空乏層の拡り
を示す説明図である。
を示す説明図である。
【図3】上記半導体装置を順バイアスした場合のアノー
ド電極からカソード電極へ流れる電流経路を示す説明図
である。
ド電極からカソード電極へ流れる電流経路を示す説明図
である。
【図4】SBDと本発明の半導体装置との順電圧降下特
性を比較したグラフである。
性を比較したグラフである。
【図5】本発明の他の実施例を示す半導体装置の断面構
造図である。
造図である。
【図6】SBDのバリアハイトと順電圧による損失VF
PL及び逆電流による損失IRPLとの関係を示すグラ
フである。
PL及び逆電流による損失IRPLとの関係を示すグラ
フである。
【図7】SBD、MOS FET及び一般ダイオードの
順方向の電圧−電流特性を示すグラフである。
順方向の電圧−電流特性を示すグラフである。
1 N↑+シリコン基板 2 エピタキシャル層 3 P型領域 4 N↑+領域 5 アノード電極金属 6 カソード電極金属 7 空乏層 8 N↑+領域
Claims (1)
- 【請求項1】 第1導電型のシリコン基板の一方の主面
上に形成した該第1導電型と同一導電型のエピタキシャ
ル層と、 該エピタキシャル層の表面に選択的に形成した第2導電
型の領域と、 第1導電型であって不純物濃度が、前記エピタキシャル
層よりも高く、かつ、前記第2導電型の互いに領域間に
形成したオーム接触領域と、 前記第2導電型の領域と前記オーム接触領域とを短絡す
るダイオードの一方の極性となる電極金属と、 前記シリコン基板の他方の主面にダイオードの他方の極
性となる電極金属と、 を有することを特徴とする半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4357648A JPH07254718A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP4357648A JPH07254718A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH07254718A true JPH07254718A (ja) | 1995-10-03 |
Family
ID=18455197
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP4357648A Pending JPH07254718A (ja) | 1992-12-24 | 1992-12-24 | 半導体装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH07254718A (ja) |
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Publication number | Priority date | Publication date | Assignee | Title |
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1992
- 1992-12-24 JP JP4357648A patent/JPH07254718A/ja active Pending
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