JP2007115920A - ダイオード内蔵パワースイッチングデバイスとその製造方法 - Google Patents
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Abstract
【課題】フライホイールダイオードを内蔵したパワースイッチングデバイスにおける、高速スイッチング性向上と、安価に製造できるデバイス構造と製造方法。
【解決手段】下面にコレクタ電極を有するN+半導体層上面に形成したN-半導体層上面から厚み方向にP型領域を櫛状に形成し、該P型領域上面をエミッタ電極に接続したショトキー金属層に接合してなる、MPS構造体のダイオードをコレクタ・エミッタ間に造り込み、MPS構造のダイオードの逆回復時間が従来のPINダイオードの6分の1に短くすることが出来た。
【選択図】 図1
【解決手段】下面にコレクタ電極を有するN+半導体層上面に形成したN-半導体層上面から厚み方向にP型領域を櫛状に形成し、該P型領域上面をエミッタ電極に接続したショトキー金属層に接合してなる、MPS構造体のダイオードをコレクタ・エミッタ間に造り込み、MPS構造のダイオードの逆回復時間が従来のPINダイオードの6分の1に短くすることが出来た。
【選択図】 図1
Description
本発明は、フライホイールダイオードを内蔵するMOSFET及びバイポーラトランジスタ等のパワースイッチングデバイスを安価に提供できる、パワースイッチングデバイスの構造とその製造方法に関する。
スイッチングレギュレータ等の高周波電力制御には、高周波スイッチングできるMOSFET又はバイポーラトランジスタ等のパワースイッチングデバイスが用いられる。このパワースイッチングデバイスは、従来、図3に示すように主電極(エミッタ電極8とコレクタ電極9)の間にフライホイールダイオード18を接続した構成としている。
すなわち、高濃度のN形半導体層1の上にエピタキシャル成長又は熱拡散により形成した低濃度(例えば1立方センチメートル当たり10の15乗アトム)のN形層2の所望個所に、ボロン、ガリウム等の高濃度のP形不順物を熱拡散し、高濃度(例えば1立方センチメートル当たり10の18乗アトム)で深いP形半導体領域3(ベース領域)及びP形半導体領域15(ダイオード)とP型半導体のFLR(フィールド・リミティング・リング)領域11を形成する。次に上記低濃度N形半導体層2にリン等の高濃度のN形不純物を選択的に熱処理拡散し、高濃度(例えば1立方センチメートル当たり10の18乗アトム)で浅いN形半導体層4及びN形半導体領域のEQR(イクイ・ポテンシャル・リング)12を形成する。この後、高濃度のP形半導体領域3の上にアルミニウムによるベース電極7を形成し、次にN形半導体層4の表面をアルミニウムによるエミッタ電極8を形成し、また、高濃度のN形半導体層1の下側表面にコレクタ電極9を形成してパワースイッチングデバイス得られる。前記P形半導体領域15(ダイオード)のアノード側がエミッタ電極8に接続され、カソード側であるN形半導体層1がコレクタ電極9と接続されフライホイールダイオード18として並列接続の形で内蔵される。
ベース電極7とエミッタ電極8の間に電圧を印加すると、コレクタ電極9に接続した負荷(図示しない)側に電流が流れる。そしてベース電極7とエミッタ電極8の間に印加した電圧を遮断すると、負荷に流れていた電流も遮断する。ところが、負荷側にインダクタンス分を有していると、負荷側に流れていた電流は、コレクタ電極と、フライホイールダイオードを介してダイオードの順電流として流れる。
N-半導体層の上表面から不純物拡散によってP型半導体領域を形成して上端をエミッタ電極に接続したPNダイオードをフライホイールダイオード18として内蔵させていた。ところが高周波スイッチングが要求されると共に逆回復時間が従来の3μSでは長いため、要求される50kHz以上でスイッチング出来ないという欠点があった。
ダイオードの逆回復時間の改善に関する技術文献として特許文献1がある。
特許文献1の(段落0004)に次の記述がある。「ダイオードの逆回復時間を改善するために重金属拡散や電子線照射などを用いた少数キャリアのタイムラグ制御が広く用いられている」、「逆回復時間や逆回復電流および逆回復電荷を小さくして、逆回復損失を低減させることが出来る」とタイムラグ制御について記述されている。
従来の内蔵ダイオードでは、逆回復時間が長くて損失が大きくなるので、短くすること
が要求される。
ところが上記従来のパワースイッチングデバイスは、ダイオードの逆回復時間を短くする
ライフタイム制御プロセス(金などの重金属拡散や電子照射)を導入する必要があったの
で、設備導入のために製造コストが上がる問題が発生する。新たに設備を導入せずに製造
コストの安価な方法で完成させる逆回復時間が短いダイオード内蔵パワースイッチングデ
バイスの構造と製造方法を創案する事が本発明の目的である。
が要求される。
ところが上記従来のパワースイッチングデバイスは、ダイオードの逆回復時間を短くする
ライフタイム制御プロセス(金などの重金属拡散や電子照射)を導入する必要があったの
で、設備導入のために製造コストが上がる問題が発生する。新たに設備を導入せずに製造
コストの安価な方法で完成させる逆回復時間が短いダイオード内蔵パワースイッチングデ
バイスの構造と製造方法を創案する事が本発明の目的である。
上記の課題を解決するために、本発明のパワースイッチングデバイスは、請求項1に関しては、
高濃度第1導電型(N+型)の半導体基板(第1半導体層)と,該第1半導体層上面に形成された低濃度第1導電型(N-型)の第2半導体層と,該第2半導体層上面に、第2導電型(P型)半導体のベース領域(第3半導体層)を形成して、該ベース領域を介して形成される第1導電型(N型)半導体のエミッタ領域(第4半導体層)を有し,該エミッタ領域上面で接続された第1主電極(エミッタ電極)と、前記半導体基板の下面に第2主電極(コレクタ電極)が設けられたコレクタウォール構造のパワースイッチングデバイスにおいて,前記第2半導体層上面から下面方向に伸びて形成された複数本の櫛状P型半導体領域(第5半導体領域)が該第2半導体層と該コレクタ電極及び該エミッタ電極とでPINダイオードを形成し、且つ該櫛状P型半導体領域の周辺部分の第2半導体層上端部がショトキー金属層に接合されてショトキーバリアダイオードが形成され、該PINダイオードとショトキーバリアダイオードとが交互没入配置で並列接続組込みされたMPSダイオード(Merged Pin/Schottky)構造体となって、該ショトキー金属層とエミッタ電極が結合されたことを特徴とするダイオード内蔵パワースイッチングデバイスの構造とした。
高濃度第1導電型(N+型)の半導体基板(第1半導体層)と,該第1半導体層上面に形成された低濃度第1導電型(N-型)の第2半導体層と,該第2半導体層上面に、第2導電型(P型)半導体のベース領域(第3半導体層)を形成して、該ベース領域を介して形成される第1導電型(N型)半導体のエミッタ領域(第4半導体層)を有し,該エミッタ領域上面で接続された第1主電極(エミッタ電極)と、前記半導体基板の下面に第2主電極(コレクタ電極)が設けられたコレクタウォール構造のパワースイッチングデバイスにおいて,前記第2半導体層上面から下面方向に伸びて形成された複数本の櫛状P型半導体領域(第5半導体領域)が該第2半導体層と該コレクタ電極及び該エミッタ電極とでPINダイオードを形成し、且つ該櫛状P型半導体領域の周辺部分の第2半導体層上端部がショトキー金属層に接合されてショトキーバリアダイオードが形成され、該PINダイオードとショトキーバリアダイオードとが交互没入配置で並列接続組込みされたMPSダイオード(Merged Pin/Schottky)構造体となって、該ショトキー金属層とエミッタ電極が結合されたことを特徴とするダイオード内蔵パワースイッチングデバイスの構造とした。
MPSダイオード構造体は、前記ショトキーバリアダイオードと前記PINダイオードとの体積比が、20乃至60%がショトキーバリアダイオードであり、80乃至40%がPINダイオードであるように形成したMPS構造体としたとき、ライフタイム制御プロセスを用いないでも逆回復時間を従来の3μSから0.5μSへ短くすることが出来、即ち逆回復の速さが6倍となった。
ショトキー金属層がMPSダイオード構造体のアノード電極を形成して第一主電極(エミッタ電極)に結合され、該MPS構造体に接する第2半導体層がMPSダイオード構造体のカソード領域を形成していて、第2主電極(コレクタ電極)へと電気的結合される。
また、前記ショトキー金属層がアルミニウムを主材質とした金属層である。
また、前記P型半導体のベース領域を介して形成されるN型半導体のエミッタ領域及びMPS構造体がP型半導体のFLR(フィールド・リミティング・リング)領域で囲まれていて、更にその外側にN型半導体のEQR(イクイ・ポテンシャル・リング)が形成される構造である。
製造方法は、従来の工程でPNダイオード組み込むところを交互に配置しただけのため工数の増加がなくて達成できた。N+型の半導体基板(第1半導体層)の上面にN−型の第2半導体層を形成する工程Aと,
第2半導体層に所定の形状にP層(第3半導体層)のベース領域とFLR領域を同時に不純物拡散によって形成する工程Bと、
ダイシングしたときの素子の外周となる位置に、N+型分離であるEQRを第2半導体層上面から不純物拡散で形成すると同時に、第3半導体層に所定の形状にN+層(第4半導体層)のエミッタ領域を不純物拡散によって形成する工程Cとが行われ、
第4半導体層に接続して第1主電極を形成する工程と同時に半導体基板(第1半導体層)の下面に第2主電極の形成が行われる工程Eの前段において、
第2半導体層に所定の形状に選択的P層のPINダイオード領域がショトキーバリアダイオードとの交互没入配置でMPS構造体として形成される工程Dを有することを特徴としたダイオード内蔵パワースイッチングデバイスの製造方法とした。
また、
PINダイオードがショトキーバリアダイオードとの交互配置でMPS構造体として形成される工程が、ショトキーバリアダイオードがショトキー金属によってエミッタ電極に結合されると同時にPINダイオードのP型半導体領域の上端部がエミッタ電極に結合されるように形成される工程であり、そのPINダイオードのP型半導体領域の体積占有率が40乃至80%になるようにMPS構造体が形成されることを特徴としたダイオード内蔵パワースイッチンスイッチングデバイスの製造方法とした。
第2半導体層に所定の形状にP層(第3半導体層)のベース領域とFLR領域を同時に不純物拡散によって形成する工程Bと、
ダイシングしたときの素子の外周となる位置に、N+型分離であるEQRを第2半導体層上面から不純物拡散で形成すると同時に、第3半導体層に所定の形状にN+層(第4半導体層)のエミッタ領域を不純物拡散によって形成する工程Cとが行われ、
第4半導体層に接続して第1主電極を形成する工程と同時に半導体基板(第1半導体層)の下面に第2主電極の形成が行われる工程Eの前段において、
第2半導体層に所定の形状に選択的P層のPINダイオード領域がショトキーバリアダイオードとの交互没入配置でMPS構造体として形成される工程Dを有することを特徴としたダイオード内蔵パワースイッチングデバイスの製造方法とした。
また、
PINダイオードがショトキーバリアダイオードとの交互配置でMPS構造体として形成される工程が、ショトキーバリアダイオードがショトキー金属によってエミッタ電極に結合されると同時にPINダイオードのP型半導体領域の上端部がエミッタ電極に結合されるように形成される工程であり、そのPINダイオードのP型半導体領域の体積占有率が40乃至80%になるようにMPS構造体が形成されることを特徴としたダイオード内蔵パワースイッチンスイッチングデバイスの製造方法とした。
以上のように、本発明のパワースイッチングデバイスは、従来の逆回復時間の6倍速いMPSダイードをコスト高にならずに形成できた。高周波スイッチング可能なパワースイッチングデバイスが外付けスナバ回路を不要として小さくできるので、省資源に寄与し工業的価値が高い。
以下の説明で、第1導電型をN型、第2導電型をP型とする逆であってもかまわない。図1(a)は一実施例のパワースイッチンスイッチングデバイスの断面構造を示し、これの等価回路を(b)に示す。高濃度第1導電型(N+型)の半導体基板(第1半導体層)1と,該第1半導体層上面に形成された低濃度第1導電型(N−型)の第2半導体層2と,該第2半導体層上面に、第2導電型(P型)半導体のベース領域(第3半導体層)3を形成して、該ベース領域を介して形成される第1導電型(N型)半導体のエミッタ領域(第4半導体層)4を形成し,ベース電極7がベース領域(第3半導体層)3の上に接続される。
エミッタ領域上面で接続された第1主電極(エミッタ電極)8と、前記半導体基板1の下面に第2主電極(コレクタ電極)9が設けられて、コレクタウォール構造のパワースイッチングデバイスの機能を発揮するトランジスタ14が形成される。
第2半導体層2の上面から下面方向に伸びて形成された複数本の櫛状P型半導体領域(第5半導体層)5が該第2半導体層と該コレクタ電極及び該エミッタ電極とでPINダイオード5を形成し、この櫛状P型半導体領域周辺部の第2半導体層2の上端部がショトキー金属層6に接合されてショトキーバリアダイオード17が形成される。
このようにしてPINダイオード5とショトキーバリアダイオード17とが交互没入配置で並列接続された、MPS(Merged Pin/Schottky)構造体16となる。ショトキー金属層6とエミッタ電極8が結合されてダイオード内蔵パワースイッチングデバイスとなる。
このようにしてPINダイオード5とショトキーバリアダイオード17とが交互没入配置で並列接続された、MPS(Merged Pin/Schottky)構造体16となる。ショトキー金属層6とエミッタ電極8が結合されてダイオード内蔵パワースイッチングデバイスとなる。
耐電圧向上の為に、高濃度のP形半導体領域(FLR)11とその外側に高濃度のN形半導体領域(EQR)12が形成されて、EQRの中央線でダイシングされてパワースイッチングデバイス(トランジスタ14)が完成する。図1(b)に、これの等価回路を示す。エミッタEにダイオードのアノードAが接続されて造り込まれ、コレクタCにダイオードのカソードKが接続されて造り込まれている。MPS構造体は図2に平面図で示すように櫛状P型半導体領域(第5半導体層)5が低濃度第1導電型(N−型)の第2半導体層2に上面から厚み方向に伸びて形成される。該PINダイオード5とショトキーバリアダイオード16とが交互没入配置で並列接続されたMPS(Merged Pin/Schottky)構造体となって、ショトキー金属層6とエミッタ電極が結合されたダイオード内蔵パワースイッチングデバイスの構造とした。
MPS構造体は、前記ショトキーバリアダイオード17とPINダイオード5との体積比が、20乃至60%がショトキーバリアダイオードであり80乃至40%がPINダイオードであるように形成したMPS構造体としたとき、ライフタイム制御プロセスを用いないでも逆回復時間を従来の3μSから0.5μSへ、速さが6倍となった。
この発明は、特許文献1で開示された従来のライフタイム制御プロセス(金などの重金属拡散や電子照射)を導入する必要が無くても、逆回復時間の6倍速いMPSダイオードを内蔵させる構造と製造方法を導くことに成功したので、半導体デバイスの製品コストが削減できる、半導体デバイスを製造する際の省エネルギーと省資源に貢献し,産業上の貢献度が高い。
1 (高濃度の)N形半導体層(第1の半導体層)
2 (低濃度の)N形半導体層(第2の半導体層)
3 (高濃度の)P形半導体層(第3の半導体層)
4 (低濃度の)N形半導体層(第4の半導体層)
5 (高濃度の)P形半導体層(第5の半導体層)
6 ショトキー金属層
7 ベース電極
8 エミッタ電極
9 コレクタ電極
11 (高濃度の)P形半導体領域(FLR)
12 (高濃度の)N形半導体領域(EQR)
14 トランジスタ
15 ダイオード
16 MPS構造体
17 ショトキーバリアダイオード
18 フライホイールダイオード
2 (低濃度の)N形半導体層(第2の半導体層)
3 (高濃度の)P形半導体層(第3の半導体層)
4 (低濃度の)N形半導体層(第4の半導体層)
5 (高濃度の)P形半導体層(第5の半導体層)
6 ショトキー金属層
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8 エミッタ電極
9 コレクタ電極
11 (高濃度の)P形半導体領域(FLR)
12 (高濃度の)N形半導体領域(EQR)
14 トランジスタ
15 ダイオード
16 MPS構造体
17 ショトキーバリアダイオード
18 フライホイールダイオード
Claims (7)
- 高濃度第1導電型(N+型)の半導体基板(第1半導体層)と,該第1半導体層上面に形成された低濃度第1導電型(N−型)の第2半導体層と,該第2半導体層上面に、第2導電型(P型)半導体のベース領域(第3半導体層)を形成して、該ベース領域を介して形成される第1導電型(N型)半導体のエミッタ領域(第4半導体層)を有し,該エミッタ領域上面で接続された第1主電極(エミッタ電極)と、前記半導体基板の下面に第2主電極(コレクタ電極)が設けられたコレクタウォール構造のパワースイッチングデバイスにおいて,前記第2半導体層上面から下面方向に伸びて形成された複数本の櫛状の第2導電型(P型)半導体領域(第5半導体層)が該第2半導体層と該コレクタ電極及び該エミッタ電極とでPINダイオードを形成し、該櫛状の第2導電型(P型)半導体領域周辺部の第2半導体層上端部がショトキー金属層に接合されてショトキーバリアダイオードが形成され、該PINダイオードとショトキーバリアダイオードとが交互没入配置で並列接続されたMPS(Merged Pin/Schottky)構造体となって、該ショトキー金属層とエミッタ電極が結合されたことを特徴とするダイオード内蔵パワースイッチングデバイスの構造。
- MPS構造体は、前記ショトキーバリアダイオードと前記PINダイオードとの体積比が、20乃至60%がショトキーバリアダイオードであり80乃至40%がPINダイオードであるように形成したMPS構造体であることを特徴とする請求項1記載のダイオード内蔵パワースイッチングデバイスの構造。
- ショトキー金属層がMPS構造体ダイオードのアノード電極を形成して第1主電極(エミッタ電極)に結合され、該MPS構造体に接する低濃度第1導電型(N−型)の第2半導体層がMPS構造体ダイオードのカソード領域を形成し第2主電極(コレクタ電極)に電気的結合されることを特徴とする請求項1乃至2記載のダイオード内蔵パワースイッチングデバイスの構造。
- 前記ショトキー金属層がアルミニウムを主材質とした金属層である請求項1乃至3記載のダイオード内蔵パワースイッチングデバイスの構造。
- 前記第2導電型(P型)半導体のベース領域を介して形成される第1導電型(N型)半導体のエミッタ領域及びMPS構造体が第2導電型(P型)半導体のFLRであるガードリング領域で囲まれていて、更にその外側に第1導電型(N型)半導体のEGRが形成されることを特徴とする請求項1乃至4記載のダイオード内蔵パワースイッチングデバイスの構造。
- 高濃度第1導電型(N+型)の半導体基板(第1半導体層)の上面に低濃度第1導電型(N−型)の第2半導体層を形成する工程Aと,
第2半導体層に所定の形状に第2導電型(P型)領域(第3半導体層)のベース領域と第2導電型(P型)のFLR領域を同時に不純物拡散によって形成する工程Bと、
ダイシングしたときの素子の外周となる位置に、高濃度第1導電型(N+型)分離であるEQRを第2半導体層上面から不純物拡散で形成すると同時に、第2導電型(P型)半導体のベース領域(第3半導体層)に所定の形状に高濃度第1導電型(N+型)領域(第4半導体層)のエミッタ領域を不純物拡散によって形成する工程Cとが行われ、
第1導電型(N型)半導体のエミッタ領域(第4半導体層)に接続して第1主電極を形成する工程と同時に高濃度第1導電型(N+型)の半導体基板(第1半導体層)の下面に第2主電極の形成が行われる工程Eの前段において、
第2半導体層に所定の形状に選択的第2導電型(P型)領域のPINダイオード領域がショトキーバリアダイオードとの交互没入配置でMPS構造体として形成される工程Dを有することを特徴としたダイオード内蔵パワースイッチングデバイスの製造方法。 - PINダイオードがショトキーバリアダイオードとの交互配置でMPS構造体として形成される工程は、ショトキーバリアダイオードがショトキー金属によってエミッタ電極に結合されると同時にPINダイオードの第2導電型(P型)半導体領域の上端部がエミッタ電極に結合されるように形成される工程であり、そのPINダイオードのP型半導体領域の体積占有率が40乃至80%になるようにMPS構造体が形成されることを特徴としたダイオード内蔵パワースイッチングデバイスの製造方法。
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