JP2003318412A - 半導体装置およびその製造方法 - Google Patents

半導体装置およびその製造方法

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Abstract

(57)【要約】 【課題】逆回復時のｄＶ／ｄｔの増加を抑制し、逆回復
時の電圧電流波形の振動を抑制し、高速・低損失特性と
ソフトリカバリー特性の両者を同時に向上させる半導体
装置およびその製造方法を提供すること。 【解決手段】ｎドリフト層１の不純物濃度（Ｎｄ
（Ｘ））を、位置Ｘｐで最大として、アノード電極４方
向またはカソード電極５方向に向かって、なだらかに減
少するようにする。そのときのピーク濃度Ｎｐと平均の
ドリフト濃度Ｎｄｍの比を１〜５の範囲とする。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、高速・低損失であ
るだけでなく、ソフトリカバリー特性の両立を可能にす
るダイオードに関する。
【０００２】
【従来の技術】現在広く用いられている図１７に示すｐ
ｉｎダイオード（従来例Ｂ）は、オン状態からオフ状態
にスイッチするとき（逆回復時）には、過渡的に大きな
逆向きの電流がダイオードに流れる。これを逆回復電流
というが、このときダイオードに、定常的な状態よりも
大きな電気的損失が生じる。この損失を小さくし、高速
化することが、ダイオードの特性に強く要求される。さ
らに、このときダイオード内部には、定常状態の場合に
比べて高い電気的責務が生じる。ダイオードに流れる定
常電流を大きくしたり、阻止状態の電圧を大きくする
と、この電気的責務が大きくなり、そのためダイオード
が破壊することがある。電力用途のダイオードにおいて
高い信頼性を保証するためには、この逆回復耐量を、定
格よりもはるかに大きくすることが強く要求される。
【０００３】現在、ｐｉｎダイオードの逆回復特性およ
び耐量を改善するための対策として、重金属拡散や電子
線照射などを用いた少数キャリアのライフタイム制御が
広く適用されている。すなわち、ライフタイムを小さく
することで、定常状態における総キャリア濃度が低減さ
れるため、逆回復中に空間電荷領域の広がりで掃き出さ
れるキャリア濃度が減少し、逆回復の時間や逆回復ピー
ク電流、逆回復電荷を小さくすることができ、逆回復損
失を低減できる。また、ホールが空間電荷領域を走り抜
けることによる逆回復中の電界強度も、そのホール濃度
の減少により緩和されるため、責務が小さくなり逆回復
耐量が向上する。
【０００４】一方、ダイオードのソフトリカバリー化も
重要な課題である。近年環境問題などにより、パワーエ
レクトロニクス機器から発生する電磁ノイズの低減が要
求されており、その対応策の一つに、ダイオード逆回復
をソフトリカバリーにして、発振等ノイズの原因を抑え
ることがある。ソフトリカバリー化の手段としては、ア
ノード側からの少数キャリア注入効率を低くするとよ
い。代表的には、Ｍｅｒｇｅｄ Ｐｉｎ／Ｓｃｈｏｔｔ
ｋｙ Ｄｉｏｄｅ（ＭＰＳ）（参考文献〔１〕に開示さ
れている）やＳｏｆｔ ａｎｄ Ｆａｓｔ ｒｅｃｏｖ
ｅｒｙ Ｄｉｏｄｅ（ＳＦＤ）（参考文献〔２〕に開示
されている）などがある。
【０００５】このＭＰＳダイオードは、ｐｉｎダイオー
ドのアノード層がｐ領域とショトキー領域で構成されて
いる。その構成をつぎに説明する。図３２は、ＭＰＳダ
イオードの要部斜視図である。表面構造（アノード層７
２ａ）が、ｐ領域７２ｂとショットキー領域７２ｃで構
成され、この図ではｐ領域７２ｂの平面形状が円形で、
その中心が三角形格子の格子点に配置されている。
【０００６】尚、図中の７１ａはｎドリフト層、７３ａ
はｎカソード層、７４ａはアノード電極、７５ａはカソ
ード電極、７６ａは耐圧構造である。
【０００７】
【発明が解決しようとする課題】逆回復動作の高速・低
損失特性とソフトリカバリー特性の間には、トレードオ
フの関係がある（参考文献〔３〕に開示されている）。
即ち、ソフトリカバリーにするには、特にカソード側に
少数キャリアを多く蓄積させ、逆回復時に空間電荷領域
がアノード側からカソード側に向かって広がる時にでき
るだけカソード側少数キャリアを残すことで、アノード
電流の減少率ｄｉｒ／ｄｔを小さくする。しかしながら
そのために、逆回復損失が増加し、逆回復の終了までに
時間を要する。一方、反対に、高速低損失逆回復にする
ということは、オン時にドリフト層に蓄積する少数キャ
リアを少なくすることであるが、そのためにいわゆるス
ナッピーな逆回復（ハードリカバリー）となり、電圧、
電流ともに発振する場合がある。
【０００８】例えば、参考文献〔６〕に示されているよ
うに、逆回復過程が終了する前にｎ - ドリフト層内の余
剰キャリアが消滅すると、ｄｉｒ／ｄｔが急激に増加す
るため、ダイオードのアノード・カソード電圧Ｖａｋも
それに伴って増加してサージ電圧が発生する。このサー
ジ電圧は、素子内部に電界集中を引き起こすため、素子
耐圧破壊をもたらす。更にそのサージ電圧がトリガーと
なり、振動波形となる。この波形振動が、インバータ等
の電力変換装置からの放射ノイズの発生源となる。従っ
て、逆回復時には、ダイオードが電流阻止の定常状態に
達するまでの途中で余剰キャリアが消滅しないようにし
なければならない。
【０００９】また、素子耐圧を損なわない範囲でｎ- ド
リフト層を薄くして逆回復電荷を減少させて、逆回復損
失を低減する方法もあるが、逆回復時のカソード側蓄積
キャリアを減らすこととなり、余剰キャリアが逆回復中
に消滅しやすくなるため、結果として発振しやすくな
る。よって、現状の方法では、ソフトリカバリー特性を
維持しながら逆回復損失を低減することは極めて困難に
なりつつある。
【００１０】上記トレードオフを改善する方法の代表例
の一つは、前述の低注入構造とドリフト層厚の低減を組
合せることである。少数キャリアの注入効率を下げるこ
とで、カソード側余剰キャリアを増やしてソフトリカバ
リー化を図り、かつドリフト層厚を低減すれば、ソフト
リカバリー化を達成しかつ高速逆回復化も可能である。
また、プロトンやヘリウムイオン等の軽イオン粒子線の
照射により、ライフタイムの局所制御でソフトリカバリ
ー化を向上する方法もある。しかしながらこれらの場
合、ドリフト層厚の減少により、耐圧の低下だけでな
く、ソフトリカバリー化の限界がある。これは、逆回復
時のドリフト層内における空間電荷領域の拡張が主にド
リフト層のドナー分布に依存するため、印加電圧が素子
耐圧以下の範囲で高くなれば、低注入化を行っていたと
しても結局はドリフトにより空間電荷領域へのキャリア
の掃き出しは多くなり、その結果ハードリカバリーとな
るからである。
【００１１】上記トレードオフを改善する他の例とし
て、ドリフト層のドナー分布を工夫する方法がある。例
えば、特開平８−１４８６９９号公報で開示されている
図１８（従来品Ｃ）に示すダイオードでは、ｎドリフト
層８１を２つの領域８１ａ、８１ｂに分けて、ｐアノー
ド層８２側を高比抵抗（低濃度）にし、ｎカソード層８
３側を低比抵抗（高濃度）にすることで、空乏層の伸び
をある電圧以上で抑えている。
【００１２】特開平８−３１６５００号公報に開示され
ている図１９（従来品Ｄ）に示すダイオードでは、ｎカ
ソード層９３に向かって徐々に比抵抗が低くなる構造を
なし、同様にソフトリカバリー化を図っている。しかし
ながら逆回復時のキャリアの掃き出しでは、ｐアノード
層９２側が高比抵抗の場合、アプリケーションの動作モ
ード（高電圧低電流等）によってはキャリアがドリフト
で掃き出される量が却って多くなることがあり、ハード
リカバリーとなる。
【００１３】最近では、発明者らが提案した特願２００
１−４８６３１号公報に開示されている図１６（従来品
Ａ）に示すダイオードでは、ｎドリフト層６１のほぼ中
間に、ｎドリフト層６１よりは低比抵抗でそれ自身逆バ
イアス時に空乏化する濃度および厚さのｎバッファ層６
１ａを設けることで、空乏層の伸びを制御し、ソフトリ
カバリー化と高速化の双方を著しく向上させる構造があ
る。しかしながら、この構造の場合、ｎバッファ層６１
ａの存在により、逆回復時に空間電荷領域が丁度ｎバッ
ファ層６１ａに達するときに電圧上昇率ｄＶ／ｄｔが増
加するという現象（逆回復電圧のピーク近傍のｄＶ／ｄ
ｔが増加する現象）が観測された。これは、ノイズ低減
という観点からデメリットとなるため、このｄＶ／ｄｔ
の増加を抑制する必要がある。
【００１４】図３０は、図１６、図１７、図１８の従来
の半導体装置において、逆回復動作時の電圧波形と電流
波形をシミュレーションした図であり、図５、図６、図
７はそれぞれの半導体装置の内部状態をシミュレーショ
ンした図である。図１６の従来品Ａではｎドリフト層６
１をつぎのように形成している。ｎカソード層６３側に
ついて、６５Ωｃｍ／５２μｍとなるようにリンを不純
物としてでエピ成長（エピタキシャル成長のこと）して
一定濃度領域６１ｂを形成し、そのつぎにリンのドーズ
量２×１０11ｃｍ-2で幅約５μｍのｎバッファ層６１ａ
を形成した後、ｐアノード層側について９０Ωｃｍ／６
０μｍとなるようにエピ成長して一定濃度領域６１ｃを
形成する。ｎドリフト層６１の積分濃度は、約１．０×
１０12ｃｍ-2である。このｎバッファ層６１ａの不純物
濃度分布はパルス的に急激にピーク濃度まで立ち上がる
場合であり、また、ｎドリフト層６１の全域での平均濃
度をＮｄｍとし、ｎバッファ層６１ａのピーク濃度をＮ
ｐとしたとき、Ｎｐ／Ｎｄｍが２０となっている。
【００１５】特願２００１−４８６３１号に記載され、
また図３０からも分かるように、図１６の従来の半導体
装置（従来品Ａ）は、逆回復時の発振を抑えたソフトリ
カバリーとなる。しかしながら、図３０に示すように、
逆回復電圧Ｖａｋの波形をみると、時刻０．４７３μｓ
あたりから電圧変化率ｄＶ／ｄｔが急激に増加してい
る。このｄｖ／ｄｔの増加は、電磁ノイズの原因の一つ
であり、抑制されなければならない。
【００１６】図５は、デバイスシミュレーションしたと
きの従来品Ａの内部キャリア（電子、ホール）と電界強
度の時間変化を示す図である。時刻が０．４７μｓから
０．４７５μｓの間で空間電荷領域がｎバッファ層６１
ａに達しており、その時に図３０からｄＶ／ｄｔが増加
していることがわかる。これは、いわゆる空間電荷領域
のピン止め効果（空乏層の伸びがバッファ層でストップ
する効果のこと）である。このピン止め効果により空間
電荷領域がバッファ層で拡張を止められるので、ｎカソ
ード層６３側にキャリアのドリフトによる掃き出しは無
くなり、電流はハードリカバリーとなる。しかしながら
ｎバッファ層６１ａよりｐアノード層６２側での電界強
度が急激に増加するために図３０のようにｄＶ／ｄｔが
増加する。
【００１７】図１７の従来品Ｂは、ｎドリフト層７１
（ｉ層）を５０Ωｃｍ／１１７μｍとしてエピ成長（リ
ン）したものである。ｎドリフト層７１におけるドナー
の積分濃度は、約１．１×１０12ｃｍ-2である。図１８
の従来品Ｃほどではないが、やはり時刻０．５０４μｓ
で発振を始めている。図６は、デバイスシミュレーショ
ンしたときの従来品Ｂの内部キャリア（電子、ホール）
と電界強度の時間変化を示す図である。時刻０．５０か
ら０．５２μｓに至るまでにキャリアが消滅しており、
そのときに発振を開始している。
【００１８】図１８の従来品Ｃは、ｎドリフト層８１
を、ｐアノード層８２側で６３Ωｃｍ／７０μｍ、ｎカ
ソード層８３側で４０Ωｃｍ／４７μｍとしてエピ成長
（リン）したものである。ｎドリフト層８１の全領域に
おけるドナーの積分濃度は、約１．１×１０12ｃｍ-2で
ある。図３０より、逆回復電流がピークを越えたあとに
波形が発振している。
【００１９】図７は、デバイスシミュレーションしたと
きの従来品Ｃの内部キャリア（電子、ホール）と電界強
度の時間変化を示す図である。時刻が０．４９μｓから
０．５０μｓに移る時に、キャリアが無くなり、その間
に図３０で示すように発振を始めていることがわかる。
逆回復時の発振は、逆回復時の電流減少率ｄｉｒ／ｄｔ
が急激に増加すること（すなわちハードリカバリー）に
起因しており、従来品Ｂおよび従来品Ｃはハードリカバ
リーである。
【００２０】この発明の目的は、前記の課題を解決し
て、逆回復時のｄＶ／ｄｔの増加を抑制し、逆回復時の
波形振動を抑制し、高速・低損失特性とソフトリカバリ
ー特性の両者を同時に向上する半導体装置およびその製
造方法を提供することである。
【００２１】
【課題を解決するための手段】前記の目的を達成するた
めに、 １）第１導電型の第１半導体層と、該第１半導体層の一
方の主面に形成され、該第１半導体層より高濃度の第２
導電型の第２半導体層と、前記第１半導体層の他方の主
面に形成され、該第１半導体層より高濃度の第１導電型
の第３半導体層とを具備する半導体装置において、前記
第１半導体層の不純物濃度が極大となる箇所が少なくと
も１か所あり、該第１半導体層の不純物濃度が、前記極
大となる箇所から前記第２半導体層および前記第３半導
体層の双方に向かって傾きをもって減少する構成とす
る。 ２）第１導電型の第１半導体層と、該第１半導体層の一
方の主面に形成され、該第１半導体層より高濃度の第２
導電型の第２半導体層と、前記第１半導体層の他方の主
面に形成され、該第１半導体層より高濃度の第１導電型
の第３半導体層とを具備する半導体装置において、前記
第１半導体層の不純物濃度が、前記第２半導体層および
前記第３半導体層の双方に向かって傾きをもって減少
し、前記第２半導体層および前記第３半導体層に達する
構成とする。 ３）前記第１半導体層が、前記第２半導体層と接する不
純物濃度と、前記第３半導体層と接する不純物濃度が等
しいとよい。 ４）前記第１半導体層が、前記第２半導体層と接する不
純物濃度より、前記第３半導体層と接する不純物濃度の
方が高いとよい。 ５） １）〜４）の半導体装置において、前記第１半導
体層の最大濃度Ｎｐが、
【００２２】
【数１５】 を満たす構成とするとよい。 ６） ５）の半導体装置において、前記第１半導体層の
最大濃度Ｎｐが、
【００２３】
【数１６】 を満たす構成とするとよい。 ７） １）〜６）の半導体装置において、前記第１半導
体層の不純物濃度が、前記第１半導体層の平均濃度Ｎｄ
ｍと一致する位置ＸｃとＸｄにおいて、ドリフト層内に
存在し、前記ＸｃからＸｄまでの領域における前記第１
半導体層の前記不純物濃度の積分濃度が、
【００２４】
【数１７】 を満たす構成とするとよい。 ８） ７）の半導体装置において、前記ＸｃからＸｄま
での領域における前記第１半導体層の前記不純物濃度の
積分濃度が、
【００２５】
【数１８】 を満たす構成とするとよい。 ９） １）〜８）の半導体装置において、前記第１半導
体層の不純物濃度が最大となる位置から前記第２半導体
層までの距離Ｘｐが、
【００２６】
【数１９】 を満たす構成とするとよい。 １０） ９）の半導体装置において、前記第１半導体層
の不純物濃度が最大となる位置から前記第２半導体層ま
での距離Ｘｐが、
【００２７】
【数２０】 を満たす構成とするとよい。 １１） １）〜１０）の半導体装置において、前記第３
半導体層の表面不純物濃度が１×１０17ｃｍ-3以上であ
り、前記第１半導体層と前記第２半導体層との境界か
ら、前記第１半導体層と前記第３半導体層との境界まで
の前記第１半導体層の不純物濃度の積分値が８×１０11
ｃｍ-2以上で、２×１０12ｃｍ-2以下とするとよい。 １２） １１）の半導体装置において、前記第１半導体
層と前記第２半導体層との境界から、前記第１半導体層
と前記第３半導体層との境界までの前記第１半導体層の
不純物濃度の積分値が８×１０11ｃｍ-2以上で、１．３
×１０12ｃｍ-2以下とするとよい。 １３） １）〜１２）の半導体装置において、
【００２８】
【数２１】 を満たすとよい。 １４） 第１導電型の第１半導体層と、該第１半導体層
の一方の主面に形成され、該第１半導体層より高濃度の
第２導電型の第２半導体層と、前記第１半導体層の他方
の主面に形成され、該第１半導体層より高濃度の第１導
電型の第３半導体層とを具備する半導体装置において、
前記第１半導体層の不純物濃度が、前記第２半導体層お
よび前記第３半導体層の双方に向かって徐々に減少し、
且つ前記第２半導体層側および前記第３半導体層側にそ
れぞれ所定の不純物濃度で一定となる領域を有し、前記
第１半導体層の最大濃度Ｎｐが、
【００２９】
【数２２】 を満たす構成とする。 １５） １４）の半導体装置において、前記の一定とな
る所定の不純物濃度が、前記第２半導体層側および前記
第３半導体層側とで等しいとよい。 １６） １４）の半導体装置において、前記一定となる
所定の不純物濃度が、前記第２半導体層側より、前記第
３半導体層側の方が高いとよい。 １７） １４）〜１６）の半導体装置において、前記第
１半導体層の最大濃度Ｎｐが、
【００３０】
【数２３】 を満たすとよい。 １８） １４）〜１７）の半導体装置において、前記第
１半導体層の不純物濃度が、最大値から減少して一定濃
度となる境界位置のうち第２半導体層側の位置をＸａと
し、第３半導体層側の位置をＸｂとし、前記ＸａからＸ
ｂまでの領域における前記第１半導体層の前記不純物濃
度の積分濃度が、
【００３１】
【数２４】 を満たすとよい。 １９） １８）の半導体装置において、前記ＸａからＸ
ｂまでの領域における前記第１半導体層の前記不純物濃
度の積分濃度が、
【００３２】
【数２５】 を満たすとよい。 ２０） １４）〜１９）の半導体装置において、前記第
１半導体層の不純物濃度が最大となる位置から前記第２
半導体層までの距離Ｘｐが、
【００３３】
【数２６】 を満たすとよい。 ２１） ２０）の半導体装置において、前記第１半導体
層の不純物濃度が最大となる位置から前記第２半導体層
までの距離Ｘｐが、
【００３４】
【数２７】 を満たすとよい。 ２２） １４）〜２１）の半導体装置において、前記第
３半導体層の表面不純物濃度が１×１０17ｃｍ-3以上で
あり、前記第１半導体層と前記第２半導体層との境界か
ら、前記第１半導体層と前記第３半導体層との境界まで
の前記第１半導体層の不純物濃度の積分値が、８×１０
11ｃｍ-2以上で、２×１０12ｃｍ-2以下であるとよい。 ２３） ２２）の半導体装置において、前記第１半導体
層と前記第２半導体層との境界から、前記第１半導体層
と前記第３半導体層との境界までの前記第１半導体層の
不純物濃度の積分値が８×１０11ｃｍ-2以上で、１．３
×１０12ｃｍ-2以下であるとよい。 ２４） １４）〜２３）の半導体装置において、
【００３５】
【数２８】 を満たすとよい。 ２５） １）〜２４）の半導体装置において、少数キャ
リアのライフタイム分布が、前記第１半導体層と前記第
２半導体層との境界近傍で最も短く、前記第１半導体層
と前記第３半導体層との境界近傍の前記第１半導体層に
て最も長くなるとよい。 ２６） １）〜２５）の半導体装置において、前記第２
半導体層から前記第１半導体層への少数キャリアの注入
効率が０．７以下であるとよい。 ２７） １）の半導体装置において、前記第１半導体層
の不純物濃度が極大となる箇所が複数箇所あり、該第１
半導体層の不純物濃度が、前記極大となる箇所から前記
第２半導体層および前記第３半導体層の双方に向かって
傾きをもって減少する構成とする。 ２８） １）〜２６）の前記半導体装置の製造方法にお
いて、第１導電型の第１半導体層と、該第１半導体層の
一方の主面に形成され、該第１半導体層より高濃度の第
２導電型の第２半導体層と、前記第１半導体層の他方の
主面に形成され、該第１半導体層より高濃度の第１導電
型の第３半導体層とを具備し、第１半導体層の不純物濃
度が、前記第２半導体層と前記第３半導体層の双方に向
かって徐々に減少し、不純物が第２半導体層および第３
半導体層のそれぞれの近傍または層端に達する半導体装
置の製造方法において、第１半導体層を前記第１導電型
を示す不純物の含有量を制御しながらエピタキシャル成
長させて形成する製造方法とする。 ２９） ２８）の製造方法において、第１導電型の半導
体基板を第３半導体層とし、該第３半導体層上に、第１
導電型の不純物の含有量を徐々に増加させながら所定の
位置までエピタキシャル成長させ、次に、第１導電型の
不純物の含有量を徐々に減少させてエピタキシャル成長
させ第１半導体層を形成する工程と、該第１半導体層の
表面に、第２半導体層を形成する工程とを有するとよ
い。 ３０） ２８）の製造方法において、第１導電型の半導
体基板を第３半導体層とし、該第３半導体層上に、第１
導電型の不純物を一定量として所定の第１位置までエピ
タキシャル成長させ、次に、第１導電型の不純物の含有
量を徐々に増加させながら所定の第２位置までエピタキ
シャル成長させ、そして、第１導電型の不純物の含有量
を徐々に減少させて所定の第３位置までエピタキシャル
成長させ、再び第１導電型の不純物を一定量としてエピ
タキシャル成長させ第１半導体層を形成する工程と、該
エピタキシャル成長で形成される第１半導体層の不純物
の含有量が一定な領域の表面に、第２導電型の不純物を
拡散して第２半導体層を形成する工程とを有するとよ
い。 ３１） ２８）の製造方法において、第１導電型の半導
体基板を第３半導体層とし、該第３半導体層上に、第１
導電型の不純物の含有量を一定としながら所定の位置ま
で第１回目のエピタキシャル成長させる工程と、該第１
回目のエピタキシャル成長層の表面に第１導電型の不純
物をイオン注入し、次に、前記第１回目のエピタキシャ
ル成長層の表面に第１導電型の不純物の含有量を一定と
しながら第２回目のエピタキシャル成長させる工程と、
該第１回目、第２回目のエピタキシャル成長層で構成さ
れる第１半導体層を熱処理し、イオン注入した不純物を
第１回目、第２回目のエピタキシャル層へ拡散させる工
程と、該第１半導体層の表面に第２導電型の不純物を拡
散して第２半導体層を形成する工程とを有するとよい。 ３２） ３１）の製造方法において、前記イオン注入さ
れた不純物を第３半導体層および第２半導体層に達する
位置まで拡散させるとよい。 ３３） ３１）の製造方法において、前記イオン注入さ
れた不純物を第３半導体層および第２半導体層に接しな
い位置まで拡散させるとよい。 ３４）２９）〜３１）の製造方法において、前記第３半
導体層を薄くする工程と、該第３半導体層の表面に高濃
度の第１導電型半導体層を形成する工程とを有するとよ
い。 ３５） ２８）の製造方法において、第１導電型の半導
体基板を第３半導体層とし、該第３半導体層の表面に第
１導電型の不純物をイオン注入する工程と、該第３半導
体層の表面に第１導電型の不純物の含有量を一定にしな
がらエピタキシャル成長させて第１半導体層を形成する
工程と、イオン注入した不純物を熱処理で前記第３半導
体層と前記第１半導体層へ拡散させる工程と、該第１半
導体層の表面に第２導電型の不純物を拡散して第２半導
体層を形成する工程と、前記第３半導体層を薄くする工
程と、前記第３半導体層の表面に高濃度の第１導電型半
導体層を形成する工程とを有する製造方法とする。 ３６） ３１）〜３３）および３５）の製造方法におい
て、前記イオン注入のドーズ量が５×１０11ｃｍ-2以下
であるとよい。 ３７） ３６）の製造方法において、前記イオン注入の
ドーズ量が３×１０11ｃｍ-2以下であるとよい。 ３８） ３１）〜３３）および３５）の製造方法におい
て、前記熱処理温度が１２００℃以上で１４１２℃以下
であるとよい。 ３９） ２８）の製造方法において、第１導電型の半導
体基板を第３半導体層とし、該第３半導体層上に、第１
導電型の不純物を一定量としてエピタキシャル成長させ
第１半導体層を形成する工程と、該第１半導体層の表面
に第２導電型の第２半導体層を形成する工程と、該第２
半導体層もしくは前記第３半導体層のいづれかを貫通し
て前記第１半導体層へ軽イオンを注入する工程と、熱処
理して、該軽イオンの導入領域を電気的に活性化させる
工程とを有するとよい。 ４０） ３９）の製造方法において、前記軽イオンが少
なくとも第２半導体層および第３半導体層のいずれかに
達する位置まで存在するように熱処理するとよい。 ４１） ３９）の製造方法において、前記軽イオンを第
２半導体層および第３半導体層の両方に接しない位置ま
で存在するように熱処理するとよい。 ４２） ２８）の製造方法において、第１導電型の半導
体基板を第３半導体層とし、該第３半導体層上に、第１
導電型の不純物を一定量としてエピタキシャル成長させ
第１半導体層を形成する工程と、該第１半導体層の表面
に第２導電型の第２半導体層を形成する工程と、該第２
半導体層もしくは第３半導体層のいづれかを貫通して前
記第１半導体層へ軽イオンを注入する工程と、熱処理し
て、該軽イオンの導入領域を電気的に活性化させる工程
と、前記第３半導体層を薄くする工程と、前記第３半導
体層の表面に高濃度の第１導電型半導体層を形成する工
程とを有する製造方法とする。 ４３） 第１導電型の半導体基板の第１主面の表面に、
第２導電型の第２半導体層を形成する工程と、該第２半
導体層もしくは第３半導体層のいづれかを貫通して前記
第１半導体層へ軽イオンを注入する工程と、前記半導体
基板の第２主面を切削し薄くする工程と、該切削した面
に第１導電型の不純物をイオン注入する工程と、熱処理
して、前記イオン注入層で第３半導体層を形成すると共
に、該第３半導体層と前記第２半導体層で挟まれる第１
半導体層に注入された軽イオンの導入領域を電気的に活
性化させる工程とを有するとよい。 ４４） ４２）、４３）の製造方法において、前記軽イ
オンが第３半導体層および第２半導体層に達する位置ま
で存在するようにするとよい。 ４５） ４２）、４３）の製造方法において、前記軽イ
オンが第３半導体層および第２半導体層に接しない位置
まで存在するようにするとよい。 ４６） ３９）〜４５）の製造方法において、前記軽イ
オンがプロトンであるとよい。 ４７） ３９）〜４６）の製造方法において、前記軽イ
オン注入量が１×１０11ｃｍ-2以上で、１×１０14ｃｍ
-2以下であるとよい。 ４８） ３９）〜４７）の製造方法において、前記熱処
理温度が３００℃以上で６００℃以下であるとよい。 ４９）第１導電型の第１半導体層と、該第１半導体層の
一方の主面に形成され、該第１半導体層より高濃度の第
２導電型の第２半導体層と、前記第１半導体層の他方の
主面に形成され、該第１半導体層より高濃度の第１導電
型の第３半導体層とを具備する半導体装置であって、前
記第１半導体層の不純物濃度が極大となる箇所が複数箇
所あり、該第１半導体層の不純物濃度が、前記極大とな
る各箇所から前記第２半導体層および前記第３半導体層
の双方に向かって傾きをもって減少する半導体装置の製
造方法であって、第１導電型の半導体基板を第３半導体
層とし、該第３半導体層上に、第１導電型の不純物を一
定量としてエピタキシャル成長させる工程と第１導電型
の不純物の含有量を、徐々に増加させながら所定の位置
までエピタキシャル成長させ、該所定の位置から徐々に
減少させて所定の位置までエピタキシャル成長させる工
程との２工程を複数組み合わせて第１導電型の第１半導
体層を形成する工程と、最後に形成されるエピタキシャ
ル成長層の表面に、第２導電型の不純物を拡散して第２
半導体層を形成する工程とを有する製造方法とする。 ５０） ２９）〜３１）、３５）、３９）、４２）およ
び４９）の製造方法において、前記第１導電型の不純物
の含有量を階段状に増加させながらエピタキシャル成長
させる工程と、前記第１導電型の不純物の含有量を階段
状に減少させながらエピタキシャル成長させる工程とを
有する製造方法とする。
【００３６】以下の説明では、前記の第１導電型をｎ
型、第２導電型をｐ型とする。本発明の特徴は、ドリフ
ト層のドナー濃度分布を、ドリフト層内の最大濃度の位
置からアノード電極およびカソード電極方向に向かって
徐々にドナー濃度が減少する構造としたことである。さ
らにその最大濃度およびその位置や所定区間での積分濃
度を上記数式を満たす様形成する。このような構造にす
ることで、耐圧を損なわずｎドリフト層総厚を薄くして
高速化し、かつソフトリカバリーとなるだけでなく、逆
回復時のｄＶ／ｄｔも抑制することができる。
【００３７】即ち、逆回復時に広がる空間電荷領域がｎ
バッファ層で一旦止まるため、バッファ層よりアノード
側の少数キャリアは空間電荷領域によりすばやく掃き出
される。一方バッファ層よりカソード側では、空間電荷
領域は、バッファ層を超えて少しだけ残りのカソード側
ドリフト層に進入し、それ以上は広がらない。このため
に、カソード側の少数キャリアは、空間電荷領域には掃
き出されずに、再結合のみにより減少する。したがって
従来型ダイオードに比べて十分キャリアが残るので、電
流減少率が抑えられて、ソフトリカバリーとなる。した
がって全ドリフト層厚を薄くすることができ、結果とし
て、従来ダイオードに比べてソフトリカバリーかつ高速
・低損失な逆回復動作にもすることが可能になる。
【００３８】さらにドリフト層（またはバッファ層）の
ドナー濃度分布の最大濃度を小さくすることで、空間電
荷領域の拡張が従来のバッファ構造よりもスムースとな
り、かつバッファ層の積分濃度を所定濃度にすることで
耐圧やソフトリカバリー効果を損なわないように逆回復
時のｄＶ／ｄｔを抑制できる。上記の作用は、空間電荷
領域の逆回復時の拡張を抑制し、かつ抑制範囲を、特に
抑制しない範囲よりも広くすることで得られる効果であ
る。空間電荷領域の拡張の抑制とは、図８０に示すよう
に、逆回復中における電界強度の勾配（１次微分、∂Ｅ
／∂ｘ）の絶対値が増加する領域を設け、その領域の方
が、同値が平均的に一定である領域よりも広くすること
である。ここで図８０は、ｐｉｎ構造での逆回復時にお
ける挙動を示した図で、同図（ａ）は空間電荷領域とキ
ャリアの動きを示した模式図、同図（ｂ）は従来のｐｉ
ｎ構造の電界強度分布を示した図、同図（ｃ）は本発明
の場合の電界強度分布を示した図である。同図（ｂ）と
同図（ｃ）の縦軸が空間電荷領域の電界強度、横軸がｐ
ｎ接合からカソード電極方向への距離である。電流導通
時に存在していた大量の少数キャリアは、逆回復時には
主に空間電荷領域の拡張によるドリフトで掃き出され、
空間電荷領域を駆け抜けてアノード層に達する。このた
め中性領域のキャリアは、この空間電荷領域の拡張が速
いほど、より多く減少し、最終的に消滅する。
【００３９】従って、同図（ｃ）のようにすれば、空間
電荷領域の拡張する幅が従来例に比べて抑えられるた
め、ドリフトにより中性領域から空間電荷領域に掃き出
される少数キャリアの量は減少する。よってその分、中
性領域の余剰キャリアは十分残るため、スナッピー（急
激に減少すること）な逆回復は回避され、ソフトリカバ
リーとなる。空間電荷領域の拡張の抑制領域が、そうで
ない領域すなわち∂Ｅ／∂ｘが一定の領域よりも広いほ
ど、その効果が大きい。
【００４０】一方、ソフトリカバリー特性を良好に確保
しながら、阻止特性を維持するには、空間電荷領域が抑
制領域を通過した後、空間電荷領域の拡張の抑制を緩和
するとよい。つまり、電界強度の２次微分∂2 Ｅ／∂ｘ
2 が負および正の両方の極性を示すことが良い。そのた
めに、不純物濃度分布は、ｎ- ドリフト層内で、アノー
ド方向及びカソード方向双方に徐々に減少する分布が良
い。
【００４１】図８１は、本発明の不純物濃度分布と電界
強度分布の関係を示した図で、同図（ａ）は不純物濃度
分布、同図（ｂ）は同図（ａ）の素子にある値の逆バイ
アス電圧が静的に印加されたときの電界強度分布、同図
（ｃ）は同図（ｂ）の１次微分∂Ｅ／∂ｘ、同図（ｄ）
は２次微分∂2 Ｅ／∂ｘ2 である。同図（ａ）のように
本発明の不純物濃度分布をとることで、同図（ｂ）の様
に電界強度Ｅの分布がｎ- ドリフト層の中心近傍で減少
し、それにより空間電荷領域の伸びを抑えて、さらに同
層中心よりもカソード側では、再び少しだけ空間電荷領
域が伸びる。これは、１次微分∂Ｅ／∂ｘがｎ- 層中で
同図（ｃ）のように極値をもつことで達成される。さら
に同図（ｄ）のように２次微分が負だけでなく正の値を
もつことで、空間電荷領域がカソード側に少しだけ伸び
るので、耐圧も高く維持することができる。以上によ
り、通常耐圧の半値程度での動作電圧では、逆回復時に
は空間電荷領域の抑制によりソフトリカバリーとなり、
耐圧も十分高くできる。
【００４２】
【発明の実施の形態】以下本発明の実施例を、図面を用
いて説明する。図１は、この発明の第１実施例の半導体
装置であり、同図（ａ）は要部断面図、同図（ｂ）は同
図（ａ）の不純物濃度の分布図である。この半導体装置
の表面構造は通常のｐｉｎダイオードの場合と同じで、
ｐアノード層は活性領域全面に形成されている。尚、以
上の図において活性領域のみを断面で示した図で説明す
るがこの活性領域のがいぐうには電力用途の素子で採用
されているガードリング、フィールドプレートあるいは
ＲＥＳＵＲＦなどの耐圧構造が設けられる。そして、ア
ノード側表面の外周端には、ｐ型領域のストッパ領域が
設けられ、その表面にはストッパ電極が設けられる。こ
のストッパ領域によって、空乏層が外周端まで達しない
ので、ｎドリフト層１がチップの外周側面に露出しても
特に問題ない。このため、チップ側端では切断後に特別
な処理を施さなくともよい。
【００４３】図１において、ｎドリフト層１の一方にｐ
アノード層２を形成し、他方にｎカソード層３を形成
し、ｐアノード層２上にアノード電極４、ｎカソード層
３上にカソード電極５を形成する。このｎドリフト層１
の不純物濃度は、同図（ｂ）で示すように中央付近でピ
ークとなり、このピークの位置Ｘｐからｐアノード層２
側およびｎカソード層３側に緩やかに減少するようにす
る。
【００４４】同図（ｂ）に示すように、ｎドリフト層１
において、ドナーの濃度、すなわち、不純物濃度Ｎｄ
（Ｘ）が、ｎドリフト層１内の位置Ｘｐにおいて最大濃
度を持ち、Ｘｐからアノード電極４方向またはカソード
電極５方向に向かって、なだらかに不純物濃度が減少す
るように形成されている。この不純物濃度の減少は単調
に減少する連続関数であってもよく、また、単調に減少
する小刻みなステップ関数の連続であっても構わない。
ｐアノード層２とアノード電極４の境界を始点（０）と
して、ｐアノード層２とｎドリフト層１の境界（接合）
までの距離をＸｊとし、ｎカソード層３とｎドリフト層
１の境界までの距離をＷｄとした場合に、ＸｊからＷｄ
までの不純物濃度分布Ｎｄ（Ｘ）を積分し、Ｗｄ−Ｘｊ
で割った平均濃度Ｎｄｍを、
【００４５】
【数２９】 とすると、Ｎｄ（Ｘ）とＮｄｍとの交点が２点与えら
れ、それをＸｃ、Ｘｄとそれぞれ置くことができる。こ
のＸｃとＸｄに挟まれる領域が実効的なｎバッファ層
（実効ｎバッファ層１ａ）となる。また、ｐアノード層
２とｎドリフト層１の交点での不純物濃度をＮ１、ｎカ
ソード層３とｎドリフト層１の交点での不純物濃度をＮ
２とした場合にＮ１≦Ｎ２となるようにする。
【００４６】このｎドリフト層１をエピタキシャル成長
で形成し、その不純物濃度の調整は、エピタキシャル成
長中の、リンを含有するガスの流量を調整することで行
う。このガス流量を時間的に単調な連続関数で変化させ
ると、滑らかな不純物濃度分布となり、小刻みなステッ
プ関数で変化させると、小刻みなステップ状に変化する
不純物濃度分布となる。また、不純物濃度分布のピーク
位置（Ｘｐ）は、ｎドリフト層１の中央部であっても、
ｐアノード層２よりであっても、ｎカソード層３よりで
あっても構わない。ｎドリフト層１のドナー積分濃度
を、１．０×１０ 12ｃｍ-2程度とする。
【００４７】図２は、この発明の第２実施例の半導体装
置であり、同図（ａ）は要部断面図、同図（ｂ）は不純
物濃度の分布図である。この半導体装置の表面構造は図
１と同じである。図２において、図１との違いは、ｎド
リフト層１０の不純物濃度が、ｐアノード層２側付近お
よびｎカソード層３側付近で一定となる領域（一定不純
物濃度層１０ｂ、１０ｃ）が存在する点である。
【００４８】同図（ｂ）において、ｎドリフト層１０の
不純物濃度は、ｐアノード層２およびｎカソード層３に
接する近傍で一定となり、ｎドリフト層１０内の中央付
近へ向かって、この一定の低い不純物濃度より緩やかに
高くなり、中央付近の位置Ｘｐでピークとなるようにす
る。この不純物濃度が高くなる領域をｎバッファ層１０
ａとする。
【００４９】このｎバッファ層１０ａの不純物濃度Ｎｄ
（Ｘ）は、位置Ｘｐにおいて最大濃度を持ち、Ｘｐから
アノード電極およびカソード電極に向かって濃度がなだ
らかに減少する。このｎバッファ層１０ａは、位置Ｘａ
およびＸｂにおいてｎドリフト層１０の低い一定の不純
物濃度となる領域（一定不純物濃度層１０ｂ、１０ｃ）
と接する。
【００５０】このｎバッファ層１０ａの不純物濃度分布
は、図１で説明したように、単調な連続関数であって
も、小刻みなステップ関数であっても構わない。また、
バッファ層１０ａの不純物濃度がピークとなる位置（Ｘ
ｐ）は、図１で説明したように、ｐアノード層２寄りで
あっても、ｎカソード層３寄りであっても構わないが、
ｎバッファ層１０ａの中央部付近に位置するとよい。
【００５１】また、Ｘａ−Ｘｊを、Ｗｄ−Ｘｊ（ｎドリ
フト層１０の厚さ）の半分より小さくする（半分未満）
ことで、空乏層がｎドリフト層１０より不純物濃度の高
いｎバッファ層１０ａに低い電圧で到達するようになる
ため、ソフトリカバリー効果の確保が容易になることか
ら、ｎバッファ層１０ａをｎドリフト層１０の中央より
ｐアノード層２寄りに形成するとよい。さらに、図１と
図２を組み合わせて、不純物濃度が徐々に減少するｎバ
ッファ層がｐアノード層側またはｎカソード層側の一方
に位置し、他方にのみ一定不純物濃度をゆうする構成と
しても同様の効果が得られるので構わない。
【００５２】図３は、本発明品と前記した従来品Ａ、
Ｂ、Ｃのそれぞれの逆回復波形を比較した図である。以
下に説明する本発明品は図１の半導体装置である。図３
において、Ｉａはアノード電流であり、Ｖａｋはアノー
ド・カソード間の電圧である。また、逆回復過程で発生
する電圧は逆電圧であるが、ここでは、その逆電圧を正
電圧として表現しており、実際の波形とは逆となってい
る。
【００５３】前記した従来品Ｂ、Ｃは逆回復電圧および
逆回復電流の発振が見られるが、本発明品は発振が抑制
されている。また、従来品Ａは、発振はしないものの電
圧のピーク近傍でのｄＶ／ｄｔが大きいが、本発明品は
ｄＶ／ｄｔが抑制されている。つまり、本発明品は、ｄ
Ｖ／ｄｔおよび発振が抑制されている。図４は、図３の
逆回復過程での本発明品の内部状態の時間変化を示した
図である。同図では、不純物（ドナー）濃度分布、電界
強度分布、正孔濃度分布および電子濃度分布の時間変化
を示す。図中の０．４７から０．５０の数字は図３の横
軸の時間（μｓで示す）と一致する。
【００５４】本発明品は、時刻０．５０μｓ以降もｎカ
ソード層３側に十分キャリアが残留しており、このため
アノード電流Ｉａが発振せずソフトリカバリーとなって
いることがわかる。また、従来品Ａとは異なり、時刻
０．４７５μｓ前後でも電界強度分布は滑らかであり、
空間電荷領域のピン止め効果（空乏層の伸びが停止する
こと）は起きていないことがわかる。このため、ソフト
リカバリーでありながらかつｄＶ／ｄｔの増加が抑制さ
れている。
【００５５】ここで、本発明品のｎドリフト層１の平均
濃度Ｎｄｍは、上記ドナー積分濃度をｎドリフト層１の
幅で割れば求められ、その値は約８×１０13ｃｍ-3であ
る。この濃度となるドナーの濃度（即ち、不純物濃度）
は、図１のように２点存在する。その２点間（Ｘｃ、Ｘ
ｄ）での積分濃度は実効ｎバッファ層１ａの積分濃度
（以下、実効バッファ積分濃度という）となり、その値
は約５×１０11ｃｍ-2で、後述する従来品Ａのｎバッフ
ァ層の積分濃度とほぼ同じである。このためソフトリカ
バリー効果は十分得られ、逆回復電圧・電流の振動が抑
制される。
【００５６】逆回復電圧のピーク近傍のｄＶ／ｄｔの抑
制効果は、図３１に示すように、ｎドリフト層１の最大
濃度Ｎｐと平均濃度Ｎｄｍの比に依存する。また、空乏
層のピン止め効果（空乏層の伸びをストップさせる効
果）は、ｎバッファ層１の最大濃度Ｎｐがｎドリフト層
平均濃度Ｎｄｍよりも高いほど大きい。その理由は次の
ように説明できる。ｎバッファ層１の不純物濃度が高い
ほど、ｎバッファ層１ａへの空乏層（＝空間電荷領域）
の侵入が抑えられる。
【００５７】従って、電圧が増加している時に空間電荷
領域がｎバッファ層１ａへ達すると、電圧の増加分δＶ
はｐアノード層２側の不純物濃度が低い（高比抵抗の）
ｎドリフト層１でのみ担うため、その電界強度は急激に
増加する。このためｄＶ／ｄｔが増加する。従って、ｎ
ドリフト層１（ｎバッファ層１ａ）の最大濃度Ｎｐを抑
えればｄＶ／ｄｔは抑制できる。
【００５８】従って、本発明品は逆回復電流のピークを
越えた後での振動が抑制され、さらに、逆回復電圧のピ
ーク近傍でのｄＶ／ｄｔが緩やかになる。図８は、本発
明品において、ｎドリフト層１（ｎバッファ層１ａ）の
最大濃度Ｎｐと平均濃度Ｎｄｍの比であるＮｐ／Ｎｄｍ
とｄＶ／ｄｔの関係を示す図である。ここで、ｄＶ／ｄ
ｔは従来品Ｂの値で規格化している。また、図３１に、
逆電圧波形とＮｐ／Ｎｄｍの関係を示す。Ｎｐ／Ｎｄｍ
が小さくなるとｄＶ／ｄｔが小さくなる。
【００５９】図８に示すように、Ｎｐ／Ｎｄｍが５より
小さければ、ｄＶ／ｄｔは従来品Ｂの２倍よりも小さく
なり、Ｎｐ／Ｎｄｍが２より小さければ、ほぼ従来例Ｂ
と同じｄＶ／ｄｔとなっている。したがって望ましく
は、Ｎｐ／Ｎｄｍは２以下が良い。勿論、波形振動はな
く、Ｎｐ／Ｎｄｍが２０である従来品ＡよりもｄＶ／ｄ
ｔの値は小さくなる。
【００６０】尚、従来品Ｂは前記したようにｄＶ／ｄｔ
は小さいが、逆回復電圧・電流波形が振動する。図９
は、本発明品にて、実効バッファ積分濃度による、素子
耐圧（ブレークダウン電圧）の依存性を示す図である。
素子耐圧は、従来品Ｂの耐圧にて規格化してある。横軸
が実効バッファ積分濃度である。
【００６１】ｐアノード層２側からｎカソード層３側に
向かう任意の２点間の電界強度の減少分（電界強度の勾
配）は、その２点間のｎドリフト層１（含むｎバッファ
層１ａ）の積分濃度差によって決まる。従って、その値
を調整して電界強度の勾配を減らし、耐圧を損ねない様
にする必要がある。図９に示すように、実効バッファ積
分濃度が８×１０11ｃｍ-2を超えると、耐圧の減少分が
大きくなることがわかる。さらに実効バッファ積分濃度
が６×１０11ｃｍ-2であれば、耐圧減少は無いことが判
る。従って、実効バッファ積分濃度は、８×１０11ｃｍ
-2以下か、望ましくは６×１０11ｃｍ-2以下がよい。
【００６２】図７２、図７３、図７４および図７５は、
それぞれ図４、図５、図６および図７の電界強度分布の
１次微分と２次微分したもので、同図（ａ）は１次微分
した図、同図（ｂ）は２次微分した図である。図４で示
す本発明の場合、ｔ＝０．４７〜０．５０μｓで、電界
強度Ｅはその傾きが一定ではなく、カソード層に近づく
ほどその傾きは急峻となる。すなわち図７２（ａ）のよ
うに∂Ｅ／∂ｘが一定ではない領域 (３０〜８０μｍぐ
らい）の方が一定な領域（１０〜３０μｍ）よりも広
い。
【００６３】図５の従来例Ａでは、バッファ層がＸ＝６
０μｍの位置を中心に１０μｍ程度と狭いため、結局図
７３（ａ）に示す∂Ｅ／∂ｘは〜５０μｍまで一定の値
を示し、バッファ層（〜６０μｍ）で∂Ｅ／∂ｘが本発
明品より大きくなっている。これは、空間電荷領域がそ
こで強く止められていることを示す。よってバッファ層
のために発振はしないものの、ｄＶ／ｄｔが増加する。
【００６４】図６の従来例Ｂでは、不純物濃度分布が一
定のため、図７４（ａ）に示すように、電界強度の傾き
∂Ｅ／∂ｘは一定である。図７の従来例Ｃでは、深さ７
０μｍ以降で濃度が高くなるが、７０μｍ前後それぞれ
で∂Ｅ／∂ｘは一定であることがわかる。つぎに、２次
微分である図７２（ｂ）から図７５（ｂ）をみると、図
７２（ｂ）の本発明では、空間電荷領域の∂2 Ｅ／∂ｘ
2 が０でない領域（２０μｍ以降）が、ほぼ０である領
域（１０〜２０μｍ）よりも広い。一方図７３（ｂ）〜
７５（ｂ）では、逆回復時間が経つほど（〜０．５μ
ｓ）、∂2 Ｅ／∂ｘ2 ＝０の領域の方が、０でない領域
よりも広くなっている。以上から本発明のように、電界
強度の制御により、空間電荷領域の逆回復時の拡張を抑
制することで、従来よりもスムースなソフトリカバリー
を達成できる。
【００６５】図７６は、不純物濃度分布が、細かいステ
ップ関数状で徐々に変化する場合で、同図（ａ）は不純
物プロフィル図（模式的）、同図（ｂ）は逆バイアス電
圧（〜耐圧程度）での電界強度Ｅ、同図（ｃ）は同１次
微分∂Ｅ／∂ｘ、同図（ｄ）は同２次微分∂2 Ｅ／∂ｘ
2 を示すである。例えばエピタキシャル成長時に、ガス
流量の制御によっては同図（ａ）のように不純物濃度分
布がステップ関数状になる。よって１次微分∂Ｅ／∂ｘ
も同様に同図（ｃ）のようにステップ関数状となり、２
次微分∂2 Ｅ／∂ｘ2 は有限のδ関数の集合のようにな
る。しかしながら前述のような同様の空間電荷領域の抑
制効果が得られるので、図３に示す本発明品のようにソ
フトリカバリーとなる。よって、ｎ- ドリフト層の不純
物濃度分布がこのようなステップ関数状であっても構わ
ない。
【００６６】さらに図７７に、実際に測定した不純物プ
ロフィル図を示す。この不純物プロフィル図は図７６
（ａ）に相当している。このように不純物濃度分布が波
打つように変化するが、その包絡線Ａ（波打つカーブの
局所的ピーク値をなぞった線）は、徐々に傾きをもって
増加し、また徐々に傾きをもって減少する分布となって
いる。このように、不純物プロフィルが波打つのは、エ
ピタキシャル成長時の不純物ドープ量を小刻みステップ
で増大および減少させるときに、ステップの変わり目で
ドープ量がオーバーシュートすることが一因と考えられ
る。
【００６７】図７８は、この発明の第１９実施例の半導
体装置の不純物プロフィル図である。この実施例では、
不純物濃度分布の極大箇所が２箇所ある場合である。ま
た、低い一定の不純物濃度から、２個の極大箇所を有す
る不純物濃度分布の場合である。このように２個の極大
箇所を設けた場合も図１と同様の効果が得られる。この
場合、∂2 Ｅ／∂ｘ2 は２個の負および正の有限値を有
する。
【００６８】図７９は、この発明の第２０実施例の半導
体装置の不純物プロフィル図であり、同図（ａ）は３個
の極大箇所の不純物濃度が同じ場合、同図（ｂ）は４個
の極大箇所の不純物濃度が同じ場合、同図（ｃ）は、３
個の極大箇所の不純物濃度が異なる場合、同図（ｄ）は
極大箇所からの不純物濃度の傾きが大きく異なる場合で
ある。これらの場合も図１と同様の効果が得られる。ま
た、不純物濃度分布はこれに限るものではない。
【００６９】図８５は、この発明の第２１実施例の半導
体装置の不純物プロフィル図であり、同図（ａ）は極大
となる箇所が１箇所の場合の図、同図（ｂ）は極大とな
る箇所が２箇所の場合の図である。いずれの場合も不純
物プロフィルは小さな極値となる箇所が多数あり、その
極値を結んだ包絡線Ａの最大箇所（極大となる箇所）が
同図（ａ）では１箇所、同図（ｂ）では２箇所ある場合
を示している。また、いずの場合も包絡線Ａは、極大と
なる箇所からアノード側およびカソード側の双方に向か
って傾きをもって徐々に減少する。また、いずれの場合
も前記した実施例と同様の効果が得られる。
【００７０】図１０は、逆回復電流減少率ｄｊｒ／ｄｔ
と、Ｘｐと位置指標の比の関係を示す図である。この図
はＸｐを位置指標（横軸の式の分母）に対して変化させ
たときのｄｊｒ／ｄｔを、位置指標との比が１の場合に
ついて規格化して示した。また、縦軸の逆回復電流減少
率ｄｊｒ／ｄｔの電流は電流密度（Ａ／ｃｍ2)で表現し
た場合である。前記の位置指標とは、
【００７１】
【数３０】 のことである。この位置指標の物理的意味は筆者らが特
願２００１─４８６３１号で説明済である。図１０にお
いて、ｎドリフト層１または実効ｎバッファ層１ａの最
大濃度Ｎｐの位置Ｘｐが位置指標と同じときに、最もｄ
ｊｒ／ｄｔが小さくなり、ソフトリカバリーになる。全
般的に従来品Ｂ（●で示す）よりもｄｊｒ／ｄｔは小さ
くでき、指標０．３から１．７の間で効果的に小さくで
きる。特に比が０．８から１．２の間で最もｄｊｒ／ｄ
ｔが小さくなる。従って、比は０．３から１．７の間が
よく、さらに、０．８から１．２の間が望ましい。
【００７２】図１１は、本発明品において、ｎドリフト
層全体の積分濃度と、逆回復損失Ｅｒｒと逆回復電流減
少率ｄｊｒ／ｄｔとの関係を示した図である。横軸がｎ
ドリフト層全体の積分濃度である。ｎドリフト層１全体
の積分濃度は、実効バッファ積分濃度を５×１０11ｃｍ
-2に固定して、ｎドリフト層の幅（Ｗｄ−Ｘｊ）を変え
て変化させた。この図から、ｎドリフト層全体の積分濃
度が、約１．３×１０ 12ｃｍ-2を超えると、素子は耐圧
時でも空乏層がｎカソード層に達しない、所謂、ノンパ
ンチスルー型となる。
【００７３】また、図１１から、積分濃度が１．３×１
０12ｃｍ-2を超えるとＥｒｒの増加は大きくなり、２×
１０12ｃｍ-2以上では急激にＥｒｒが増加する。このよ
うにｎドリフト層の幅を増加させて積分濃度を増やせ
ば、Ｅｒｒの増加につながってしまう。前記から、ｎド
リフト層全体の積分濃度は注意深く設計する必要があ
る。Ｅｒｒの急激な増加を抑えるためには、積分濃度は
２×１０12ｃｍ-2以下、望ましくは１．３×１０12ｃｍ
-2以下がよい。
【００７４】また、発振を抑えて逆回復電流減少率ｄｊ
ｒ／ｄｔを十分小さくするためには、同様に積分濃度を
適切に設定しなければならない。同じく図１１から、積
分濃度が８×１０11ｃｍ-2未満となると、素子厚は約１
００μｍと薄くなるため発振が生じるようになる。従っ
て、積分濃度は８×１０11ｃｍ-2以上とする必要があ
る。
【００７５】以上により、積分濃度の範囲は、８×１０
11ｃｍ-2以上、２×１０12ｃｍ-2以下とし、望ましくは
８×１０11ｃｍ-2以上、１．３×１０12ｃｍ-2以下であ
るとよい。また、ｎカソード層３の表面濃度は、カソー
ド電極５と低抵抗でコンタクトさせるために、少なくと
も１×１０17ｃｍ-3以上であるとよい。図２３には臨界
電界強度になったときの電界分布と積分濃度の模式図を
示す。この積分濃度はｎドリフト層全域で１．３×１０
12ｃｍ-2の場合の模式図であり、空乏層はｎドリフト層
端に達している。
【００７６】図１２は、本発明品において、ｐアノード
層２とｎドリフト層１のｐｎ接合Ｘｊ近傍におけるｎド
リフト層１の不純物濃度Ｎｄ（Ｘｊ）と濃度指標との比
と、素子耐圧（ブレークダウン電圧）の関係を示す図で
ある。横軸の式の分母が濃度指標であり、
【００７７】
【数３１】 と表され、参考文献〔４〕に開示されている。ここで
は、縦軸の素子耐圧は、濃度比（不純物濃度Ｎｄ（Ｘ
ｊ）と濃度指標との比）が１のときの素子耐圧で規格化
している。
【００７８】素子耐圧は臨界電界強度と逆バイアス時の
電界強度分布の関係で決り、接合での不純物濃度が小さ
くなれば、素子耐圧は向上する。本発明品の場合、Ｘｊ
近傍のドナー濃度（不純物濃度）を下げることで、素子
耐圧を向上させることができる。素子耐圧は、濃度比が
小さくなるほど増加し、逆に濃度比が１以上では急激に
耐圧が減少する。よってこの濃度比が１以下になるよう
にすることが望ましい。
【００７９】図１３は、本発明品において、少数キャリ
アのライフタイム分布が白金拡散の場合と電子線照射の
場合を示した図である。本発明品は、ｎカソード層３側
のｎドリフト層１への空間電荷領域の侵入を抑制し、且
つ、白金拡散のようにｎカソード層３側のｎドリフト層
１のライフタイムを相対的に長くすればソフトリカバリ
ー効果がより増大できる。
【００８０】図１４は、本発明品と従来品Ｂについて、
ライフタイム制御を白金拡散および電子線照射としたと
きの、逆回復波形を示す図である。イは本発明品に電子
線を照射したもの、ロは本発明品に白金を拡散したも
の、ハは従来品Ｂに電子線を照射したもの、ニは従来品
Ｂに白金を拡散したものである。白金拡散は、アノード
側から白金を９００℃／１ｈにて拡散した。また、電子
線照射は、４．６ＭｅＶ／４００ＫＧｙにて行い、３５
０℃／１ｈにて熱処理している。このとき動作電流密度
１８０Ａ／ｃｍ2 での順電圧降下は、いずれも約２．３
Ｖで同じ値である。
【００８１】図１４から明らかなように、本発明品に白
金拡散を施したもの（ロ）がもっともソフトリカバリー
で、しかも逆回復電荷Ｑｒｒも小さい。これは、例えば
図４から判るように、空間電荷領域が侵入しないｎカソ
ード層３側のｎドリフト層１では、キャリアはドリフト
効果では減少せずに再結合のみで減少するためである。
【００８２】また、白金拡散では、ｎカソード層３側の
ｎドリフト層１のライフタイムが長くなる様に分布に重
みをつけることができて、再結合による減少を抑制する
ことができる。つまり、ドリフト効果によるキャリアの
減少が少なく、キャリアが残留するｎカソード層３側の
ライフタイムを長くする効果により、ソフトリカバリー
となり、また、白金拡散によりライフタイムを減少でき
るために逆回復電荷Ｑｒｒを低減できて、低損失化が大
幅に改善される。この効果はｎカソード層３側のｎドリ
フト層１のライフタイムが長くなればいいので、例えば
Ｈｅやプロトン等の軽イオン照射でアノード層２近傍の
ライフタイムを局所的に短くしても良い。
【００８３】さらに、アノード電極４からｐアノード層
２やｎドリフト層１にかけての少数キャリアの注入効率
γを抑制して、カソード側のキャリア濃度を増加して
も、同様にソフトリカバリー化が大幅に改善される。図
１５は、ｎドリフト層への少数キャリアの注入効率γに
よる逆回復電流減少率ｄｊｒ／ｄｔの関係を示した図で
ある。比較のために、従来品Ｃの場合も示した。
【００８４】本発明品の場合も従来品の場合も、注入効
率γが大きくなるとｄｊｒ／ｄｔが増加する。全領域に
亘って、本発明品の場合の方がｄｊｒ／ｄｔが小さくな
る。また、ｄｊｒ／ｄｔは、従来品Ｂの場合で、逆回復
電流が零となる近傍で電流が急激に小さくなり、逆回復
電流が振動し始めるときの値で規格化した。本発明品の
場合、ｄｊｒ／ｄｔが１となる注入効率γが０．７であ
るので、この値より小さくすることで、ソフトリカバリ
ー化が一層図れるために好ましい。
【００８５】この注入効率γはアノード電極の全電流密
度におけるホール電流密度の割合であり、その値はｐア
ノード層の不純物濃度やアノード表面構造を変えること
で、変化させることができる。以下に詳細に説明する。
図１５の下に記した高注入ＰＩＮはｐｉｎダイオードの
アノード表面構造で、ｐアノード層の不純物濃度を高め
てｎドリフト層への正孔の注入効率を上げた場合であ
る。低注入ＰＩＮはｐｉｎダイオードのアノード表面構
造で、ｐアノード層の不純物濃度を低くしてｎドリフト
層への正孔の注入効率を小さくした場合である。ＳＦＤ
は、図２５に示すように、ｐアノード層を部分的に薄く
形成し、その不純物濃度を低くした場合である。ＭＰＳ
は、図２４や図３２に示すようにアノード表面構造をｐ
アノード領域とショットキー領域で構成した場合であ
る。ＴＯＰＳは、図２６に示すようにトレンチ溝の底部
にｐアノード領域を形成し、表面にはショットキー領域
を形成した場合である。いずれの場合も、ｎドリフト層
の不純物濃度分布は図１のようになっている。
【００８６】これらの表面構造の注入効率をシミュレー
ションした結果を説明する。図２４に示すＭＰＳの場
合、γは０．４である。図２５に示すＳＦＤの場合、γ
は０．５である。図２６に示すＴＯＰＳの場合、γは
０．２５である。低注入ＰＩＮの場合、γは０．７、高
注入ＰＩＮの場合、γは０．８である。ｄｊｒ／ｄｔは
低注入ＰＩＮで規格化した。
【００８７】前記したγを０．７以下とするためには、
ダイオードのアノード表面構造を低注入のＰＩＮ、ＳＦ
Ｄ、ＭＰＳおよびＴＯＰＳのような構造とするとよい。
以下に、本発明の他の実施例について説明する。図２０
は、この発明の第３実施例の半導体装置であり、同図
（ａ）は要部断面図、同図（ｂ）は不純物濃度分布図で
ある。第２実施例との違いは、ｎバッファ層１の最大濃
度の領域を広くフラットに分布させ、ｎバッファ層２０
ａの境界でなだらかに減少させた点である。このように
することで、例えば空乏層のピン止め効果を一層低減で
きたり、ｎバッファ層をエピタキシャル成長にて形成す
るときの不純物量の制御が容易となる。このｎバッファ
層の積分濃度やバッファ層の位置を第１実施例で示した
前述の式を満すようにすることで、同様の効果が得られ
る。
【００８８】尚、図中の２０はｎドリフト層、２０ａは
ｎバッファ層、２０ｂは一定不純物濃度層である。図２
１は、この発明の第４実施例の半導体装置であり、同図
（ａ）は要部断面図、同図（ｂ）は不純物濃度分布図で
ある。第２実施例との違いは、ｎバッファ層１１ａをｎ
ドリフト層内１１で縦方向に複数個に分割した点であ
る。この場合も前述と同様の効果が得られる。勿論、第
１実施例のｎバッファ層１を縦方向に複数個に分割した
場合も同様の効果が得られる。このようにすれば、逆バ
イアス時の空間電荷領域の拡張を制御する部分（１１
ａ）と、広げる部分（１１ｂ）を分けることができるの
で、ソフトリカバリー効果と耐圧の維持の双方を達成し
易くなる。
【００８９】尚、図中の１１はｎドリフト層、１１ａは
ｎバッファ層、１１ｂ、１１ｃは一定不純物濃度層であ
る。図２２は、この発明の第５実施例の半導体装置であ
り、同図（ａ）は要部断面図、同図（ｂ）は不純物濃度
分布図である。第３実施例との違いは、ｎバッファ層１
２ａをｎドリフト層１２内で縦方向に複数個に分割した
点である。この場合も前述と同様の効果が得られる。
【００９０】尚、図中の１２はｎドリフト層、１２ａは
ｎバッファ層、１２ｂは一定不純物濃度層である。図２
４は、この発明の第６実施例の半導体装置であり、同図
（ａ）は要部断面図、同図（ｂ）は不純物濃度分布図で
ある。参考文献〔１〕に開示されているＭＰＳダイオー
ドに、第１実施例または第２実施例のｎドリフト層を設
けることで、注入効率γを低下させ、ｄｊｒ／ｄｔを小
さくして、波形振動を図１および図２の半導体装置より
も一層抑制することができる。また、ｄＶ／ｄｔも図１
および図２の半導体装置より一層抑制することができ
る。
【００９１】尚、図中の２１はアノード層、２１ａはｐ
領域、２１ｂはショットキー領域である。図２５は、こ
の発明の第７実施例の半導体装置であり、同図（ａ）は
要部断面図、同図（ｂ）は不純物濃度分布図である。参
考文献〔２〕に開示されているＳＦＤ〔２〕に、第１実
施例または第２実施例のｎドリフト層を設けることで、
注入効率γを低下させ、ｄｊｒ／ｄｔを小さくして、波
形振動を図２４の半導体装置よりも一層抑制することが
できる。
【００９２】尚、図中の２２はアノード層、２２ａはｐ
領域、２２ｂはｐ- 領域である。図２６は、この発明の
第８実施例の半導体装置であり、同図（ａ）は要部断面
図、同図（ｂ）は不純物濃度分布図である。参考文献
〔５〕に開示されているＴＯＰＳダイオードに、第１実
施例または第２実施例のｎドリフト層を設けることで、
注入効率γを低下させ、ｄｊｒ／ｄｔを小さくして、波
形振動を図２５の半導体装置よりも一層抑制することが
できる。
【００９３】尚、図中の２３はアノード層、２３ａはｐ
領域、２３ｂはショットキー領域、２３ｃはトレンチ、
２４ｃは絶縁膜である。図２７は、この発明の第９実施
例の半導体装置（ＭＯＳＦＥＴ）であり、同図（ａ）は
プレーナゲート構造の要部断面図、同図（ｂ）はトレン
チゲート構造の要部断面図、同図（ｃ）は不純物濃度分
布図である。ＭＯＳＦＥＴのｎドリフト層に第１実施例
（他の実施例でもよい）を適用した場合である。ＭＯＳ
ＦＥＴに内蔵されるダイオードが動作し、逆回復動作し
たときに、従来型ＭＯＳＦＥＴよりもスムーズで高速な
逆回復が可能となる。ゲート構造がプレーナ構造（同図
（ａ）の場合もトレンチ構造（同図（ｂ））の場合も同
様な効果が得られる。
【００９４】尚、図中の３１はｎドリフト層、３２ａは
ｐウエル領域、３２ｂはｎソース領域、３２ｃはゲート
絶縁膜、３２ｄはゲート電極、３２ｅは層間絶縁膜、３
２ｆはトレンチ、３３はｎドレイン層、３４はソース電
極、３５はドレイン電極である。図２８は、この発明の
第１０実施例の半導体装置であり、同図（ａ）は要部断
面図、同図（ｂ）は不純物濃度分布図である。これはＮ
ＰＴ（ノンパンチスルー）−ＩＧＢＴに逆阻止能力を持
たせた逆阻止ＩＧＢＴの場合である。この逆阻止型ＩＧ
ＢＴはダイオード動作があるため、第１実施例（他の実
施例でもよい）のバッファ層を設けることでダイオード
動作の改善が可能である。このｎバッファ層は、側面ｐ
コレクタ層４３ａに到達しても、してなくても構わな
い。
【００９５】尚、図中の４１はｎドリフト層、４２ａは
ｐウエル領域、４２ｂはｎエミッタ領域、４２ｃはゲー
ト絶縁膜、４２ｄはゲート電極、４２ｅは層間絶縁膜、
４３はｐコレクタ層、４３ａは側面ｐコレクタ層、４４
はエミッタ電極、４５はコレクタ電極である。図２９
は、この発明の第１１実施例の半導体装置であり、同図
（ａ）は要部断面図、同図（ｂ）は不純物濃度分布図で
ある。逆導通ＧＴＯサイリスタの場合であり、第１実施
例（他の実施例でもよい）のｎバッファ層を設けること
で、ダイオードの逆回復動作時に、前記した効果が期待
できる。
【００９６】尚、図中の５１はｎドリフト層、５２ａは
ｐ層（ダイオードのｐアノード層）、５２ｂはｎカソー
ド層（サイリスタ）、５２ｃはゲート電極、５３はｐア
ノード層（サイリスタ）、５３ａはｎカソード層（ダイ
オード）、５４はカソード電極（サイリスタ）、５４ａ
はアノード電極（ダイオード）、５５はアノード電極
（サイリスタ）／カソード電極（ダイオード）である。
【００９７】つぎに、前記した実施例の半導体装置につ
いてその製造方法を説明する。以下の要部製造工程断面
図は、ウェハをスクライブラインで切断した後の半導体
チップに相当する箇所での要部断面図である。図３３か
ら図３５は、この発明の第１２実施例の半導体装置の製
造方法であり、工程順に示した要部製造工程断面図であ
る。
【００９８】アンチモン、ヒ素等のｎ型で低比抵抗のＣ
Ｚ（ＦＺの場合もある）によるバルクウェハ１００（図
３３）（ｎ半導体基板）に所定の前処理を施し、リン等
のｎ型不純物を含む高比抵抗（低不純物濃度）のエピタ
キシャル層１０１を形成する（図３４）。この時、リン
などのｎ型不純物を含むガスを所定の流量で供給するの
であるが、その流量を制御することで、同図（ｂ）に示
すように、徐々に濃度が増加し、所定位置から以降は徐
々に濃度が減少するような不純物濃度分布とする。その
詳細は前記した図１（ｂ）に示す。その後、ｐアノード
層１０２と、オーミックコンタクトを得るためのｎ+ 層
１０３を形成し、それぞれの上にアノード電極１０４と
カソード電極１０５を形成する（図３５）。ｎ型不純物
を含むガスの流量を調整することで、図２（ｂ）、図２
０（ｂ）のｎドリフト層の不純物分布が得られる。
【００９９】図３６から図４１は、この発明の第１３実
施例の半導体装置の製造方法であり、工程順に示した要
部製造工程断面図である。アンチモン、ヒ素等のｎ型で
低比抵抗のＣＺ（ＦＺの場合もある）によるバルクウェ
ハ１００（図３６）に所定の前処理を施し、リン等のｎ
型不純物を含む高比抵抗の第１エピタキシャル層１１０
を形成する（図３７）。その後、リン等のｎ型イオン
（不純物１１２）を所定の濃度でイオン注入１１１を行
い、欠陥回復の熱処理を施す（図３８）。その後リン等
のｎ型不純物を含む第２のエピタキシャル層１１３を形
成する（図３９）。形成後に、前記イオン注入で導入し
た不純物１１２を、熱拡散（ドライブイン）して、図１
（ｂ）のように徐々に不純物濃度が増加し、所定位置か
ら以降は徐々に濃度が減少するような不純物濃度分布と
する（図４０）。ここで、イオン注入濃度は、前記した
ように、５×１０11ｃｍ -2以下、望ましくは２×１０11
ｃｍ-2以下であることがよい。
【０１００】一方、熱拡散については、本実施例で用い
たリン元素の場合、拡散係数は１２５０℃で３×１０
-12 ｃｍ2 ／ｓであり、このとき拡散を１００時間行う
と拡散長√Ｄｔ（√Ｄｔは（Ｄｔ）の平方根を示す）は
１０．４μｍである。プロセスシミュレーションによれ
ば、１２５０℃で８０時間拡散すれば、この通りの拡散
となり、ドリフト層平均濃度Ｎｄｍ（８．４×１０13ｃ
ｍ-3）との２点の交点間の距離は約５０μｍとなる。こ
のときドリフト層内最大濃度Ｎｐ（図１（ｂ））は１．
９×１９14ｃｍ-3となり、Ｎｐ／Ｎｄｍは２程度であ
る。
【０１０１】従って、ほぼ所望の分布が得られる。拡散
時間は、そのままプロセス処理時間となるため、一工程
当たりの所要時間をできるだけ増加しないようにした
い。よって拡散温度をある程度高くする必要がある。前
記の考察により、拡散温度は、できれば１２００℃以上
が望ましい。理科年表に掲載されているように、Ｓｉの
融点は１４１２℃であるため、拡散温度はそれ以下でな
ければならない。
【０１０２】その後、ｐアノード層１１４とｎ+ 層１１
５を形成し、それぞれの上にアノード電極１１６とカソ
ード電極１１７を形成する（図４１）。また、ｎ型不純
物を含むガスの流量を調整することで、図２（ｂ）、図
２０（ｂ）のｎドリフト層の不純物分布が得られる。図
４２から図４７は、この発明の第１４実施例の半導体装
置の製造方法であり、工程順に示した要部製造工程断面
図である。
【０１０３】リンを含むｎ型で高比抵抗のＦＺのバルク
ウェハ２００（図４２）に所定の前処理を施し、リン等
のｎ型不純物を含む高比抵抗のエピタキシャル層２１０
を形成する（図４３）。この時、リンなどのｎ型不純物
を含むガスを所定の流量で供給するのであるが、その流
量を制御することで、図２のように一定の濃度から第１
の所定位置で徐々に濃度が増加し、第２の所定位置（ピ
ーク位置）から以降は徐々に濃度が減少し、第３の所定
位置から一定の濃度となる不純物濃度分布とする。
【０１０４】その後通常のプロセスを経過して一方の表
面にｐアノード層２１１を形成し、その上にアノード電
極２１２を形成する（図４４）。その後裏面側より前記
バルクウェハ２００をバックグラインドにより所定の厚
さまで切削する（図４５）。その後裏面にリン等のｎ型
不純物イオン（不純物２１４）を所定のドーズ量でイオ
ン注入２１３を行い（図４６）、所定の温度で熱処理を
行い、ｎカソード層２１５を形成し、その上にカソード
電極２１６を形成する（図４７）。このｎカソード層２
１５の表面濃度は、カソード電極２１６とのコンタクト
をとるために１×１０17ｃｍ-3以上であることが望まし
い。
【０１０５】図４８から図５４は、この発明の第１５実
施例の半導体装置の製造方法であり、工程順に示した要
部製造工程断面図である。リンによるｎ型で高比抵抗の
ＦＺによるバルクウェハ２００（図４８）に所定の前処
理を施し、リン等のｎ型不純物を含む高比抵抗の第１エ
ピタキシャル層２２０を形成する（図４９）。その後、
リン等のｎ型イオン（不純物２２２）を所定の濃度でイ
オン注入２２１を行い、欠陥回復の熱処理を施す（図５
０）。その後リン等のｎ型不純物を含む第２のエピタキ
シャル層２２３を形成する（図５１）。形成後に、前記
イオン注入で導入した不純物２２２を、熱拡散（ドライ
ブイン）する（図５２）。ここで、イオン注入濃度は、
前記したように、５×１０11ｃｍ-2以下、望ましくは２
×１０11ｃｍ-2以下であることがよい。
【０１０６】一方、熱拡散については、本実施例で用い
たリン元素の場合、拡散係数は１２５０℃で３×１０
-12 ｃｍ2 ／ｓ、このとき拡散を１００時間行うと拡散
長√Ｄｔは１０．４μｍである。プロセスシミュレーシ
ョンによれば、１２５０℃で８０時間拡散すれば、この
通りの拡散となり、ドリフト層平均濃度Ｎｄｍ（８．４
×１０13ｃｍ-3）との２点の交点間の距離は約５０μｍ
となる。このときドリフト層内最大濃度Ｎｐは１．９×
１０14ｃｍ-3となり、Ｎｐ／Ｎｄｍは２．３である。よ
ってほぼ所望の分布となる。拡散時間は、そのままプロ
セス処理時間となるため、一工程所要時間をできるだけ
増加しないようにしたい。よって拡散温度をある程度高
くする必要がある。前記の考察により、拡散温度は、で
きれば１２００℃以上が望ましい。理科年表に掲載され
ているように、Ｓｉの融点は１４１２℃であるため、拡
散温度はそれ以下でなければならない。
【０１０７】その後、ｐアノード層２２５を形成し、そ
の上にアノード電極２２６を形成する（図５３）。その
後、裏面側より前記バルクウェハ２００をバックグライ
ンドにより所定の厚さまで切削し、裏面にリン等のｎ型
不純物イオンを所定のドーズ量でイオン注入し、所定の
温度で熱処理を行い、ｎカソード層２２７を形成し、そ
の上にカソード電極２２８を形成する（図５４）。この
ｎカソード層２２７の表面濃度は、カソード電極２２８
とコンタクトをとるために１×１０17ｃｍ-3以上である
ことがのぞましい。
【０１０８】図５５から図５９は、この発明の第１６実
施例の半導体装置の製造方法であり、工程順に示した要
部製造工程断面図である。アンチモン、ヒ素等のｎ型で
低比抵抗のＣＺ（ＦＺの場合もある）によるバルクウェ
ハ１００（図５５）に所定の前処理を施し、リン等のｎ
型不純物を含む高比抵抗のエピタキシャル層１２０を形
成する。この時、濃度分布を一様にする（図５６）。そ
の後通常のプロセスにより、一方の表面にｐアノード層
１２１やｎカソード層１２３およびアノード電極１２２
を形成する（図５７）。この段階までは、従来の方法と
差異はない。その後、アノード側より軽イオン照射１２
４をする（図５８）。軽イオン１２５は、ヘリウムイオ
ン、プロトン、デュトロンなどがあるが、図５８では、
プロトンを照射した。前記軽イオンは、所望の深さに局
所的に欠陥を生成することができる（例えば、電気学会
編のパワーデバイスハンドブックを参照）。尚、軽イオ
ン照射１２４をカソード側より行って構わない。
【０１０９】本発明では、軽イオンの飛程をＸｐとし
て、Ｘｐが 前述の数式を満たす様になるように照射す
る。その後、熱処理を施すと、欠陥が回復するだけでな
く、欠陥の局在している領域のドナー濃度が増加する、
いわゆる軽イオンのドナー化が生じる。これは、軽イオ
ンが熱処理によりＳｉのＣＢ（伝導帯）から禁制帯の上
部の約０．２ｅＶと比較的浅い準位を形成するためであ
る。この軽イオンのドナー化については、例えば特開平
９−２３２３３２号公報、特開２０００−７７３５０号
公報あるいは（再公表：国際公開番号ＷＯ００／１６４
０８号公報）などに開示されている。
【０１１０】しかし、特開平９−２３２３３２号公報で
は、ＩＧＢＴのゲート部にカウンタードープとして用い
らており、本発明のように、ｎドリフト層への不純物と
して用いることとは本質的に用途が異なる。また、特開
２０００−７７３５０号公報では、単にゲートターンオ
フサイリスタ「ＧＴＯ」の半導体基板のドナー化をする
ためだけの記述であり、本発明のように、ドナー化によ
って形成する層の機能、それによって得られる素子内部
の物理的効果、さらには素子そのものの電気的特性上の
効果、およびその素子を用いることで得られる産業上の
効果については全く示唆されていない。さらに再公表：
国際公開番号ＷＯ００／１６４０８の場合、ドナー化に
よって形成する層は前記の従来例Ｃの図のようにｎカソ
ード層に接するところに形成するため、本発明の構造と
は本質的に形成する位置、物理的効果が異なる。
【０１１１】図５８に続いて、ｎカソード層１２３上に
カソード電極１２６を形成する（図５９）。この第１６
実施例では、前記したように、ｎドリフト層１２０の不
純物濃度分布を、プロセス後段の比較的低温にて形成す
ることが特徴である。プロトン照射量は、裏面電極形成
の前段階に、１×１０11ｃｍ-2から１×１０14ｃｍ-2で
照射することが望ましい。さらに熱処理温度は３００℃
以上６００℃以下であることがよい。１×１０11ｃｍ-2
で３００℃の熱処理では、ＦＺウェハの濃度８×１０ 13
ｃｍ-3に対し、ドナー化濃度が１．０×１０14ｃｍ-3と
極めて近い値となり、ドナー化の効果が小さい。また、
格子欠陥も多数残っているためライフタイムが約０．１
μｓと低かった。
【０１１２】一方１×１０14ｃｍ-2、３００℃では、ド
ナー化濃度が３×１０14ｃｍ-3となるものの、格子欠陥
が多くライフタイムが約０．０１μｓと極めて低くなっ
てしまった。他に、６００℃以上の熱処理ではドナー化
が生じないため、意味がない。よって、例えば１×１０
12ｃｍ-2の照射、３５０℃熱処理では、ドナー化および
ライフタイム値が適正となった。なお軽イオンは他にヘ
リウム、デュトロンがあるが、欠陥の半値幅（結晶欠陥
層の厚さ）との兼ね合いから、プロトンがドナー化幅が
約４０μｍと、ほぼ所望の分布となる。
【０１１３】図６０から図６５は、この発明の第１７実
施例の半導体装置の製造方法であり、工程順に示した要
部製造工程断面図である。リンを含むｎ型で高比抵抗の
ＦＺのバルクウェハ３００（図６０）にて通常のプロセ
ス処理を行い、一方の表面にｐアノード層３０１、アノ
ード電極３０２を形成する（図６１）。その後、前記第
１６実施例のように、プロトン等の軽イオン照射３０３
を行う（図６２）。照射後、裏面から所定の厚さまで、
切削する（図６３）。こうすることで、バルクウェハ３
００が薄くなってから行う処理の工程数が削減できる。
切削後、裏面の切削面３０５にリン等のｎ型不純物イオ
ン（不純物３０７）のイオン注入３０６を行い（図６
４）、熱処理を行い、ｎカソード層３０８を形成し、そ
の上にカソード電極３０９を形成する（図６５）。熱処
理温度は、第１６実施例と同様でよい。
【０１１４】尚、軽イオンの局在領域でのライフタイム
の低下を、素子特性向上のため積極的に利用しても構わ
ない。図６６から図７１は、この発明の第１８実施例の
半導体装置の製造方法であり、工程順に示した要部製造
工程断面図である。この製造方法は、第１６実施例と殆
ど同じであるが、図４９の第１エピ成長層２２０の形成
を省略して、バルクウエハ２００にイオン注入し、その
上に第２エピ成長層２２３を形成した点が異なる。この
ように第１エピ層２２０を省略することで、第１６実施
例より製造コストを低くすることができる。
【０１１５】図８２は、本発明品を適用した電力変換装
置の例である。同図（ａ）は、ＡＣ−ＡＣ用インバータ
・コンバーターである。効率良く誘導電動機やサーボモ
ータ等を制御することが可能で、産業・電鉄などで広く
用いることができる。図中のＩＧＢＴの還流用ダイオー
ド部に用いる。同図（ｂ）は、力率改善回路で、ＡＣ−
ＡＣ変換の入力電流を正弦波状に制御し波形改善をはか
り、スイッチング電源用に用いることができる。チョッ
パ回路中のダイオードに用いる。
【０１１６】同図（ｃ）は、図28の逆阻止ＩＧＢＴを用
いたＡＣ−ＡＣ直接変換用マトリクスコンバーターであ
る。特に、図８２（ａ）に適用したときの放射電磁ノイ
ズを測定した結果が図８３である。この図は、外部の電
磁ノイズを遮断した電波暗室にて同インバータを動作さ
せたときのノイズスペクトルである。図から明らかな様
に、本発明のダイオードを使用したインバータの方が、
１０ｄＢ以上のノイズ低減ができている。
【０１１７】図８４は、本発明品（ｎ- 層総厚１１７μ
ｍ）、従来品Ｂ（同１１７μｍ）、および従来品Ｂのｎ
- 層厚が１３０μｍの場合それぞれの逆回復波形を示し
た図である。いずれも、Ｖｆ＝１．７Ｖである。従来型
の場合、発振を抑えるには図の様に１３０μｍまで厚く
する必要がある。このとき逆回復損失Ｅｒｒは０．６０
９ｍＪである。一方、本発明品は１１７μｍで発振して
おらず、逆回復損失は、０、３２８ｍＪであり、１３０
μｍ品と比べて４６％もの損失削減となる。
【０１１８】
【発明の効果】この発明により、逆回復損失の低減、ソ
フトリカバリー特性の一層の向上、逆回復電圧のｄＶ／
ｄｔの抑制および逆回復電圧・電流波形の振動の抑制が
できる。その結果、電気的損失および放射電磁ノイズの
低い、環境問題を考慮したＩＧＢＴモジュール、ＩＰＭ
などの半導体装置を提供することができる。
【０１１９】参考文献 [1] B.J.Baliga, "The Pinch Rectifier," IEEE Electr
on. Dev. Lett., ED-5,pp194, 1984. [2] M. Mori, et. al., "A Novel Soft and Fast Recov
ery Diode (SFD) with Thin P-layer Formed by Al-Si
Electrode," Proceedings of ISPSD'91, pp113-117, 19
91. [3] M. Nemoto, et. al., "An Advanced FWD Design Co
ncept with Superior Soft Reverse Recovery Characte
ristics," Proceedings of ISPSD2000, pp119-122, 200
0. [4] B.J.Baliga, "Power Semiconductor Devices," PWS
Publishing Company, 1996. [5] M. Nemoto et. al., "Great Improvement in IGBT
Turn-on Characteristics with Trench Oxide PiN Scho
ttky (TOPS) Diode", Proc. ISPSD'01, pp307-310, 200
1. [6] M. Nemoto et. al., Proc. ISPSD'98, pp305-308,
1998.
【図面の簡単な説明】
【図１】この発明の第１実施例の半導体装置であり、
（ａ）は要部断面図、（ｂ）は同図（ａ）の不純物濃度
の分布図
【図２】この発明の第２実施例の半導体装置であり、
（ａ）は要部断面図、（ｂ）は同図（ａ）の不純物濃度
の分布図
【図３】本発明品と前記した従来品Ａ、Ｂ、Ｃのそれぞ
れの逆回復波形を比較した図
【図４】逆回復過程での本発明品の内部状態の時間変化
を示した図
【図５】逆回復過程での従来品Ａの内部状態の時間変化
を示した図
【図６】逆回復過程での従来品Ｂの内部状態の時間変化
を示した図
【図７】逆回復過程での従来品Ｃの内部状態の時間変化
を示した図
【図８】本発明品において、ｎドリフト層１（ｎバッフ
ァ層１ａ）の最大濃度Ｎｐと平均濃度Ｎｄｍの比である
Ｎｐ／ＮｄｍとｄＶ／ｄｔの関係を示す図
【図９】本発明品にて、実効バッファ積分濃度による、
素子耐圧（ブレークダウン電圧）の依存性を示す図
【図１０】逆回復電流減少率ｄｊｒ／ｄｔと、Ｘｐと位
置指標の比の関係を示す図
【図１１】本発明品において、ｎドリフト層全体の積分
濃度と、逆回復損失Ｅｒｒと逆回復電流減少率ｄｊｒ／
ｄｔとの関係を示した図である。
【図１２】本発明品において、ｐアノード層２とｎドリ
フト層１のｐｎ接合Ｘｊ近傍におけるｎドリフト層１の
不純物濃度Ｎｄ（Ｘｊ）と濃度指標との比と、素子耐圧
の関係を示す図
【図１３】本発明品において、少数キャリアのライフタ
イム分布が白金拡散の場合と電子線照射の場合を示した
図
【図１４】本発明品と従来品Ｂについて、ライフタイム
制御を白金拡散および電子線照射としたときの、逆回復
波形を示す図
【図１５】ｎドリフト層への少数キャリアの注入効率γ
による逆回復電流減少率ｄｊｒ／ｄｔの関係を示した図
【図１６】従来品Ａの要部断面図と不純物プロフィルの
図
【図１７】従来品Ｂの要部断面図と不純物プロフィルの
図
【図１８】従来品Ｃの要部断面図と不純物プロフィルの
図
【図１９】従来品Ｄの要部断面図と不純物プロフィルの
図
【図２０】この発明の第３実施例の半導体装置であり、
（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２１】この発明の第４実施例の半導体装置であり、
（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２２】この発明の第５実施例の半導体装置であり、
（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２３】本発明品の電界分布とｎドリフト層の積分濃
度の図
【図２４】この発明の第６実施例の半導体装置であり、
（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２５】この発明の第７実施例の半導体装置であり、
（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２６】この発明の第８実施例の半導体装置であり、
（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２７】この発明の第９実施例の半導体装置であり、
（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２８】この発明の第１０実施例の半導体装置であ
り、（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図２９】この発明の第１１実施例の半導体装置であ
り、（ａ）は要部断面図、（ｂ）は不純物濃度分布図
【図３０】従来品Ａ、Ｂ、Ｃのそれぞれの逆回復波形を
比較した図
【図３１】Ｎｐ／Ｎｄｍと逆回復電圧のｄＶ／ｄｔとの
関係を示す図
【図３２】ＭＰＳダイオードの要部斜視図
【図３３】この発明の第１２実施例の半導体装置の要部
製造工程断面図
【図３４】図３３に続く、この発明の第１２実施例の半
導体装置の要部製造工程断面図
【図３５】図３４に続く、この発明の第１２実施例の半
導体装置の要部製造工程断面図
【図３６】この発明の第１３実施例の半導体装置の要部
製造工程断面図
【図３７】図３６に続く、この発明の第１３実施例の半
導体装置の要部製造工程断面図
【図３８】図３７に続く、この発明の第１３実施例の半
導体装置の要部製造工程断面図
【図３９】図３８に続く、この発明の第１３実施例の半
導体装置の要部製造工程断面図
【図４０】図３９に続く、この発明の第１３実施例の半
導体装置の要部製造工程断面図
【図４１】図４０に続く、この発明の第１３実施例の半
導体装置の要部製造工程断面図
【図４２】この発明の第１４実施例の半導体装置の要部
製造工程断面図
【図４３】図４２に続く、この発明の第１４実施例の半
導体装置の要部製造工程断面図
【図４４】図４３に続く、この発明の第１４実施例の半
導体装置の要部製造工程断面図
【図４５】図４４に続く、この発明の第１４実施例の半
導体装置の要部製造工程断面図
【図４６】図４５に続く、この発明の第１４実施例の半
導体装置の要部製造工程断面図
【図４７】図４６に続く、この発明の第１４実施例の半
導体装置の要部製造工程断面図
【図４８】この発明の第１５実施例の半導体装置の要部
製造工程断面図
【図４９】図４８に続く、この発明の第１５実施例の半
導体装置の要部製造工程断面図
【図５０】図４９に続く、この発明の第１５実施例の半
導体装置の要部製造工程断面図
【図５１】図５０に続く、この発明の第１５実施例の半
導体装置の要部製造工程断面図
【図５２】図５１に続く、この発明の第１５実施例の半
導体装置の要部製造工程断面図
【図５３】図５２に続く、この発明の第１５実施例の半
導体装置の要部製造工程断面図
【図５４】図５３に続く、この発明の第１５実施例の半
導体装置の要部製造工程断面図
【図５５】この発明の第１６実施例の半導体装置の要部
製造工程断面図
【図５６】図５５に続く、この発明の第１６実施例の半
導体装置の要部製造工程断面図
【図５７】図５６に続く、この発明の第１６実施例の半
導体装置の要部製造工程断面図
【図５８】図５７に続く、この発明の第１６実施例の半
導体装置の要部製造工程断面図
【図５９】図５８に続く、この発明の第１６実施例の半
導体装置の要部製造工程断面図
【図６０】この発明の第１７実施例の半導体装置の要部
製造工程断面図
【図６１】図６０に続く、この発明の第１７実施例の半
導体装置の要部製造工程断面図
【図６２】図６１に続く、この発明の第１７実施例の半
導体装置の要部製造工程断面図
【図６３】図６２に続く、この発明の第１７実施例の半
導体装置の要部製造工程断面図
【図６４】図６３に続く、この発明の第１７実施例の半
導体装置の要部製造工程断面図
【図６５】図６４に続く、この発明の第１７実施例の半
導体装置の要部製造工程断面図
【図６６】この発明の第１８実施例の半導体装置の要部
製造工程断面図
【図６７】図６６に続く、この発明の第１８実施例の半
導体装置の要部製造工程断面図
【図６８】図６７に続く、この発明の第１８実施例の半
導体装置の要部製造工程断面図
【図６９】図６８に続く、この発明の第１８実施例の半
導体装置の要部製造工程断面図
【図７０】図６９に続く、この発明の第１８実施例の半
導体装置の要部製造工程断面図
【図７１】図７０に続く、この発明の第１８実施例の半
導体装置の要部製造工程断面図
【図７２】図４の電界強度分布の１次微分と２次微分し
たもので、（ａ）は１次微分した図、（ｂ）は２次微分
した図
【図７３】図５の電界強度分布の１次微分と２次微分し
たもので、（ａ）は１次微分した図、（ｂ）は２次微分
した図
【図７４】図６の電界強度分布の１次微分と２次微分し
たもので、（ａ）は１次微分した図、（ｂ）は２次微分
した図
【図７５】図７の電界強度分布の１次微分と２次微分し
たもので、（ａ）は１次微分した図、（ｂ）は２次微分
した図
【図７６】不純物濃度分布が、細かいステップ関数状で
徐々に変化する場合で、（ａ）は不純物プロフィル図
（模式的）、（ｂ）は逆バイアス電圧（〜耐圧程度）で
の電界強度Ｅ、（ｃ）は１次微分∂Ｅ／∂ｘを示す図、
（ｄ）は２次微分∂2 Ｅ／∂ｘ2 を示す図
【図７７】実際に測定した不純物プロフィル図
【図７８】この発明の第１９実施例の半導体装置の不純
物プロフィル図
【図７９】この発明の第２０実施例の半導体装置の不純
物プロフィル図であり、（ａ）は３個の極大箇所の不純
物濃度が同じ場合の図、（ｂ）は４個の極大箇所の不純
物濃度が同じ場合の図、（ｃ）は、３個の極大箇所の不
純物濃度が異なる場合の図、（ｄ）は極大箇所からの不
純物濃度の傾きが大きく異なる場合の図
【図８０】ｐｉｎ構造での逆回復時における挙動を示し
た図で、（ａ）は空間電荷領域とキャリアの動きを示し
た模式図、（ｂ）は従来のｐｉｎ構造の電界強度分布を
示した図、（ｃ）は本発明の場合の電界強度分布を示し
た図
【図８１】本発明の不純物濃度分布と電界強度分布の関
係を示した図で、（ａ）は不純物濃度分布図、（ｂ）は
（ａ）の素子にある値の逆バイアス電圧が静的に印加さ
れたときの電界強度分布図、（ｃ）は（ｂ）の１次微分
∂Ｅ／∂ｘを示す図、（ｄ）は２次微分∂2 Ｅ／∂ｘ2
を示す図
【図８２】本発明品を適用した電力変換装置の例を示す
図
【図８３】図８２（ａ）の電力変換装置に適用したとき
の放射電磁ノイズを測定した結果を示す図
【図８４】本発明品（ｎ- 層総厚１１７μｍ）、従来品
Ｂ（同１１７μｍ）、および従来品Ｂのｎ- 層厚が１３
０μｍの場合それぞれの逆回復波形を示した図
【図８５】この発明の第２１実施例の半導体装置の不純
物プロフィル図で、（ａ）は極大となる箇所が１箇所の
場合の図、（ｂ）は極大となる箇所が２箇所の場合の図
【符号の説明】
１ ｎドリフト層 １ａ 実効ｎバッファ層 ２ ｐアノード層 ３ ｎカソード層 ４ アノード電極 ５ カソード電極 １０ ｎドリフト層 １０ａ ｎバッファ層 １０ｂ、１０ｃ 一定不純物濃度層 １１ ｎドリフト層 １１ａ ｎバッファ層 １１ｂ、１１ｃ 一定不純物濃度層 １２ ｎドリフト層 １２ａ ｎバッファ層 １２ｂ 一定不純物濃度層 ２０ ｎドリフト層 ２０ａ ｎバッファ層 ２０ｂ、２０ｃ 一定不純物濃度層 ２１ アノード層 ２１ａ ｐ領域 ２１ｂ ショットキー領域 ２２ アノード層 ２２ａ ｐ領域 ２２ｂ ｐ- 領域 ２３ アノード層 ２３ａ ｐ領域 ２３ｂ ショットキー領域 ２３ｃ トレンチ ２３ｄ 絶縁膜 ３１ ｎドリフト層 ３２ａ ｐウエル領域 ３２ｂ ｎソース領域 ３２ｃ ゲート絶縁膜 ３２ｄ ゲート電極 ３２ｅ 層間絶縁膜 ３２ｆ トレンチ ３３ ｎドレイン層 ３４ ソース電極 ３５ ドレイン電極 ４１ ｎドリフト層 ４２ａ ｐウエル領域 ４２ｂ ｎエミッタ領域 ４２ｃ ゲート絶縁膜 ４２ｄ ゲート電極 ４２ｅ 層間絶縁膜 ４３ ｐコレクタ層 ４３ａ 側面ｐコレクタ層 ４４ エミッタ電極 ４５ コレクタ電極 ５１ ｎドリフト層 ５２ａ ｐ層（ダイオードのｐアノード層） ５２ｂ ｎカソード層（サイリスタ） ５２ｃ ゲート電極 ５３ ｐアノード層（サイリスタ） ５３ａ ｎカソード層（ダイオード） ５４ カソード電極（サイリスタ） ５４ａ アノード電極（ダイオード） ５５ アノード電極（サイリスタ）／カソード電極
（ダイオード）

Claims (50)

    【特許請求の範囲】
  1. 【請求項１】第１導電型の第１半導体層と、該第１半導
    体層の一方の主面に形成され、該第１半導体層より高濃
    度の第２導電型の第２半導体層と、前記第１半導体層の
    他方の主面に形成され、該第１半導体層より高濃度の第
    １導電型の第３半導体層とを具備する半導体装置におい
    て、 前記第１半導体層の不純物濃度が極大となる箇所が少な
    くとも１か所あり、該第１半導体層の不純物濃度が、前
    記極大となる箇所から前記第２半導体層および前記第３
    半導体層の双方に向かって傾きをもって減少すること特
    徴とする半導体装置。
  2. 【請求項２】第１導電型の第１半導体層と、該第１半導
    体層の一方の主面に形成され、該第１半導体層より高濃
    度の第２導電型の第２半導体層と、前記第１半導体層の
    他方の主面に形成され、該第１半導体層より高濃度の第
    １導電型の第３半導体層とを具備する半導体装置におい
    て、 前記第１半導体層の不純物濃度が、前記第２半導体層お
    よび前記第３半導体層の双方に向かって傾きをもって減
    少し、前記第２半導体層および前記第３半導体層に達す
    ることを特徴とする半導体装置。
  3. 【請求項３】前記第１半導体層が、前記第２半導体層と
    接する不純物濃度と、前記第３半導体層と接する不純物
    濃度が等しいことを特徴とする請求項２に記載の半導体
    装置。
  4. 【請求項４】前記第１半導体層が、前記第２半導体層と
    接する不純物濃度より、前記第３半導体層と接する不純
    物濃度の方が高いことを特徴とする請求項２に記載の半
    導体装置。
  5. 【請求項５】前記第１半導体層の最大濃度Ｎｐが、 【数１】 を満たすことを特徴とする請求項１〜４のいずれか一項
    に記載の半導体装置。
  6. 【請求項６】前記第１半導体層の最大濃度Ｎｐが、 【数２】 を満たすことを特徴とする請求項５に記載の半導体装
    置。
  7. 【請求項７】前記第１半導体層の不純物濃度が、前記第
    １半導体層の平均濃度Ｎｄｍと一致する位置ＸｃとＸｄ
    において、前記ＸｃからＸｄまでの領域における前記第
    １半導体層の不純物濃度の積分濃度が、 【数３】 を満たすことを特徴とする請求項１〜６のいずれか一項
    に記載の半導体装置。
  8. 【請求項８】前記ＸｃからＸｄまでの領域における前記
    第１半導体層の前記不純物濃度の積分濃度が、 【数４】 を満たすことを特徴とする請求項７に記載の半導体装
    置。
  9. 【請求項９】前記第１半導体層の不純物濃度が最大とな
    る位置から前記第２半導体層までの距離Ｘｐが、 【数５】 を満たすことを特徴とする請求項１〜８のいずれか一項
    に記載の半導体装置。
  10. 【請求項１０】前記第１半導体層の不純物濃度が最大と
    なる位置から前記第２半導体層までの距離Ｘｐが、 【数６】 を満たすことを特徴とする請求項９に記載の半導体装
    置。
  11. 【請求項１１】前記第３半導体層の表面不純物濃度が１
    ×１０17ｃｍ-3以上であり、前記第１半導体層と前記第
    ２半導体層との境界から、前記第１半導体層と前記第３
    半導体層との境界までの前記第１半導体層の不純物濃度
    の積分値が８×１０11ｃｍ-2以上で、２×１０12ｃｍ-2
    以下であることを特徴とする請求項１〜１０のいずれか
    一項に記載の半導体装置。
  12. 【請求項１２】前記第１半導体層と前記第２半導体層と
    の境界から、前記第１半導体層と前記第３半導体層との
    境界までの前記第１半導体層の不純物濃度の積分値が８
    ×１０11ｃｍ-2以上で、１．３×１０12ｃｍ-2以下であ
    ることを特徴とする請求項１１に記載の半導体装置。
  13. 【請求項１３】 【数７】 を満たすことを特徴とする請求項１〜１２のいずれか一
    項に記載の半導体装置。
  14. 【請求項１４】第１導電型の第１半導体層と、該第１半
    導体層の一方の主面に形成され、該第１半導体層より高
    濃度の第２導電型の第２半導体層と、前記第１半導体層
    の他方の主面に形成され、該第１半導体層より高濃度の
    第１導電型の第３半導体層とを具備する半導体装置にお
    いて、 前記第１半導体層の不純物濃度が、前記第２半導体層お
    よび前記第３半導体層の双方に向かって傾きをもって減
    少し、かつ前記第２半導体層側および前記第３半導体層
    側でそれぞれ所定の不純物濃度で一定となる領域を有
    し、前記第１半導体層の最大濃度Ｎｐが、 【数８】 を満たすことを特徴とする半導体装置。
  15. 【請求項１５】前記一定となる所定の不純物濃度が、前
    記第２半導体層側および前記第３半導体層側とで等しい
    ことを特徴とする請求項１４に記載の半導体装置。
  16. 【請求項１６】前記一定となる所定の不純物濃度が、前
    記第２半導体層側より、前記第３半導体層側の方が高い
    ことを特徴とする請求項１４に記載の半導体装置。
  17. 【請求項１７】前記第１半導体層の最大濃度Ｎｐが、 【数９】 を満たすことを特徴とする請求項１４〜１６に記載の半
    導体装置。
  18. 【請求項１８】前記第１半導体層の不純物濃度が、最大
    値から減少して一定濃度となる境界位置のうち、第２半
    導体層側の位置をＸａとし、第３半導体層側の位置をＸ
    ｂとし、前記ＸａからＸｂまでの領域における前記第１
    半導体層の不純物濃度の積分濃度が、 【数１０】 を満たすことを特徴とする請求項１４〜１７のいずれか
    一項に記載の半導体装置。
  19. 【請求項１９】前記ＸａからＸｂまでの領域における前
    記第１半導体層の前記不純物濃度の積分濃度が、 【数１１】 を満たすことを特徴とする請求項１８に記載の半導体装
    置。
  20. 【請求項２０】前記第１半導体層の不純物濃度が最大と
    なる位置から前記第２半導体層までの距離Ｘｐが、 【数１２】 を満たすことを特徴とする請求項１４〜１９のいずれか
    一項に記載の半導体装置。
  21. 【請求項２１】前記第１半導体層の不純物濃度が最大と
    なる位置から前記第２半導体層までの距離Ｘｐが、 【数１３】 を満たすことを特徴とする請求項２０に記載の半導体装
    置。
  22. 【請求項２２】前記第３半導体層の表面不純物濃度が１
    ×１０17ｃｍ-3以上であり、前記第１半導体層と前記第
    ２半導体層との境界から、前記第１半導体層と前記第３
    半導体層との境界までの前記第１半導体層の不純物濃度
    の積分値が８×１０11ｃｍ-2以上で、２×１０12ｃｍ-2
    以下であることを特徴とする請求項１４〜２１のいずれ
    か一項に記載の半導体装置。
  23. 【請求項２３】前記第１半導体層と前記第２半導体層と
    の境界から、前記第１半導体層と前記第３半導体層との
    境界までの前記第１半導体層の不純物濃度の積分値が８
    ×１０11ｃｍ-2以上で、１．３×１０12ｃｍ-2以下であ
    ることを特徴とする請求項２２に記載の半導体装置。
  24. 【請求項２４】 【数１４】 を満たすことを特徴とする請求項１４〜２３のいずれか
    一項に記載の半導体装置。
  25. 【請求項２５】少数キャリアのライフタイム分布が、前
    記第１半導体層と前記第２半導体層との境界近傍で最も
    短く、前記第１半導体層と前記第３半導体層との境界近
    傍の前記第１半導体層にて最も長くなることを特徴とす
    る請求項１〜２４のいずれか一項に記載の半導体装置。
  26. 【請求項２６】前記第１半導体層への少数キャリアの注
    入効率が０．７以下であることを特徴とする請求項１〜
    ２５のいずれか一項に記載の半導体装置。
  27. 【請求項２７】前記第１半導体層の不純物濃度が極大と
    なる箇所が複数箇所あり、該第１半導体層の不純物濃度
    が、前記極大となる箇所から前記第２半導体層および前
    記第３半導体層の双方に向かって傾きをもって減少する
    ことを特徴とする請求項１に記載の半導体装置。
  28. 【請求項２８】第１導電型の第１半導体層と、該第１半
    導体層の一方の主面に形成され、該第１半導体層より高
    濃度の第２導電型の第２半導体層と、前記第１半導体層
    の他方の主面に形成され、該第１半導体層より高濃度の
    第１導電型の第３半導体層とを具備し、前記第１半導体
    層の不純物濃度が、前記第２半導体層および前記第３半
    導体層の双方に向かって傾きをもって減少し、該不純物
    が前記第２半導体層および前記第３半導体層のそれぞれ
    の近傍もしくは層端に達する半導体装置の製造方法にお
    いて、 第１半導体層を前記第１導電型を示す不純物の含有量を
    制御しながらエピタキシャル成長させて形成することを
    特徴とする半導体装置の製造方法。
  29. 【請求項２９】第１導電型の半導体基板を第３半導体層
    とし、該第３半導体層上に、第１導電型の不純物の含有
    量を徐々に増加させながら所定の位置までエピタキシャ
    ル成長させ、次に、第１導電型の不純物の含有量を徐々
    に減少させてエピタキシャル成長させ第１半導体層を形
    成する工程と、該第１半導体層の表面に、第２半導体層
    を形成する工程とを有することを特徴とする請求項２８
    に記載の半導体装置の製造方法。
  30. 【請求項３０】第１導電型の半導体基板を第３半導体層
    とし、該第３半導体層上に、第１導電型の不純物を一定
    量として所定の第１位置までエピタキシャル成長させ、
    次に、第１導電型の不純物の含有量を徐々に増加させな
    がら所定の第２位置までエピタキシャル成長させ、そし
    て、第１導電型の不純物の含有量を徐々に減少させて所
    定の第３位置までエピタキシャル成長させ、再び第１導
    電型の不純物を一定量としてエピタキシャル成長させ第
    １半導体層を形成する工程と、該エピタキシャル成長で
    形成される第１半導体層の不純物の含有量が一定な領域
    の表面に、第２導電型の不純物を拡散して第２半導体層
    を形成する工程とを有することを特徴とする請求項２８
    に記載の半導体装置の製造方法。
  31. 【請求項３１】第１導電型の半導体基板を第３半導体層
    とし、該第３半導体層上に、第１導電型の不純物の含有
    量を一定としながら所定の位置まで第１回目のエピタキ
    シャル成長させ、該第１回目のエピタキシャル成長層の
    表面に第１導電型の不純物をイオン注入し、次に、前記
    第１回目のエピタキシャル成長層の表面に第１導電型の
    不純物の含有量を一定としながら第２回目のエピタキシ
    ャル成長させる工程と、該第１回目、第２回目のエピタ
    キシャル成長層で構成される第１半導体層を熱処理し、
    イオン注入した不純物を第１、第２エピタキシャル層へ
    拡散させる工程と、該第１半導体層の表面に第２導電型
    の不純物を拡散して第２半導体層を形成する工程を有す
    ることを特徴とする請求項２８に記載の半導体装置の製
    造方法。
  32. 【請求項３２】前記イオン注入された不純物を第３半導
    体層および第２半導体層に達する位置まで拡散させるこ
    とを特徴とする請求項３１に記載の半導体装置の製造方
    法。
  33. 【請求項３３】前記イオン注入された不純物を第３半導
    体層および第２半導体層に接しない位置まで拡散させる
    ことを特徴とする請求項３１に記載の半導体装置の製造
    方法。
  34. 【請求項３４】前記第３半導体層を薄くする工程と、該
    第３半導体層の表面に高濃度の第１導電型半導体層を形
    成する工程とを有することを特徴とする請求項２９〜３
    １のいずれか一項に記載の半導体装置の製造方法。
  35. 【請求項３５】第１導電型の半導体基板を第３半導体層
    とし、該第３半導体層の表面に第１導電型の不純物をイ
    オン注入する工程と、該第３半導体層の表面に第１導電
    型の不純物の含有量を一定にしながらエピタキシャル成
    長させて第１半導体層を形成する工程と、イオン注入し
    た不純物を熱処理で前記第３半導体層と前記第１半導体
    層へ拡散させる工程と、該第１半導体層の表面に第２導
    電型の不純物を拡散して第２半導体層を形成する工程
    と、前記第３半導体層を薄くする工程と、前記第３半導
    体層の表面に高濃度の第１導電型半導体層を形成する工
    程とを有することを特徴とする請求項２８に記載の半導
    体装置の製造方法。
  36. 【請求項３６】前記イオン注入のドーズ量が５×１０11
    ｃｍ-2以下であることを特徴とする請求項３１〜３３お
    よび３５のいずれか一項に記載の半導体装置の製造方
    法。
  37. 【請求項３７】前記イオン注入のドーズ量が３×１０11
    ｃｍ-2以下であることを特徴とする請求項３６に記載の
    半導体装置の製造方法。
  38. 【請求項３８】前記熱処理温度が１２００℃以上で１４
    １２℃以下であることを特徴とする請求項３１〜３３お
    よび３５のいずれか一項に記載の半導体装置の製造方
    法。
  39. 【請求項３９】第１導電型の半導体基板を第３半導体層
    とし、該第３半導体層上に、第１導電型の不純物を一定
    量としてエピタキシャル成長させ第１半導体層を形成す
    る工程と、該第１半導体層の表面に第２導電型の第２半
    導体層を形成する工程と、該第２半導体層もしくは前記
    第３半導体層のいづれかを貫通して前記第１半導体層へ
    軽イオンを注入する工程と、熱処理して、該軽イオンの
    導入領域を電気的に活性化させる工程とを有することを
    特徴とする請求項２８に記載の半導体装置の製造方法。
  40. 【請求項４０】前記軽イオンが少なくとも第２半導体層
    および第３半導体層のいづれかに達する位置まで存在す
    るように熱処理することを特徴とする請求項３９に記載
    の半導体装置の製造方法。
  41. 【請求項４１】前記軽イオンが第２半導体層および第３
    半導体層の両方に接しない位置まで存在するように熱処
    理することを特徴とする請求項３９に記載の半導体装置
    の製造方法。
  42. 【請求項４２】第１導電型の半導体基板を第３半導体層
    とし、該第３半導体層上に、第１導電型の不純物を一定
    量としてエピタキシャル成長させ第１半導体層を形成す
    る工程と、該第１半導体層の表面に第２導電型の第２半
    導体層を形成する工程と、該第２半導体層もしくは前記
    第３半導体層のいずれかを貫通して前記第１半導体層へ
    軽イオンを注入する工程と、熱処理して、該軽イオンの
    導入領域を電気的に活性化させる工程と、前記第３半導
    体層を薄くする工程と、前記第３半導体層の表面に高濃
    度の第１導電型半導体層を形成する工程とを有すること
    を特徴とする請求項２８に記載の半導体装置の製造方
    法。
  43. 【請求項４３】第１導電型の半導体基板の第１主面の表
    面に、第２導電型の第２半導体層を形成する工程と、該
    第２半導体層もしくは前記半導体基板のいずれかを貫通
    して前記第１半導体層へ軽イオンを注入する工程と、前
    記半導体基板の第２主面を切削し薄くする工程と、該切
    削した面に第１導電型の不純物をイオン注入する工程
    と、熱処理して、前記イオン注入層で第３半導体層を形
    成すると共に、該第３半導体層と前記第２半導体層で挟
    まれる第１半導体層に注入された軽イオンの導入領域を
    電気的に活性化させる工程とを有することを特徴とする
    半導体装置の製造方法。
  44. 【請求項４４】前記軽イオンが第３半導体層および第２
    半導体層に達する位置まで存在することを特徴とする請
    求項４２または４３に記載の半導体装置の製造方法。
  45. 【請求項４５】前記軽イオンが第３半導体層および第２
    半導体層に接しない位置まで存在することを特徴とする
    請求項４２または４３に記載の半導体装置の製造方法。
  46. 【請求項４６】前記軽イオンがプロトンであることを特
    徴とする請求項３９〜４５のいずれか一項に記載の半導
    体装置の製造方法。
  47. 【請求項４７】前記軽イオン注入量が１×１０11ｃｍ-2
    以上で、１×１０14ｃｍ-2以下であることを特徴とする
    請求項３９〜４６のいずれか一項に記載の半導体装置の
    製造方法。
  48. 【請求項４８】前記熱処理温度が３００℃以上で６００
    ℃以下であることを特徴とする請求項３９〜４７のいず
    れか一項に記載の半導体装置の製造方法。
  49. 【請求項４９】第１導電型の第１半導体層と、該第１半
    導体層の一方の主面に形成され、該第１半導体層より高
    濃度の第２導電型の第２半導体層と、前記第１半導体層
    の他方の主面に形成され、該第１半導体層より高濃度の
    第１導電型の第３半導体層とを具備する半導体装置であ
    って、前記第１半導体層の不純物濃度が極大となる箇所
    が複数箇所あり、該第１半導体層の不純物濃度が、前記
    極大となる各箇所から前記第２半導体層および前記第３
    半導体層の双方に向かって傾きをもって減少する半導体
    装置の製造方法であって、 第１導電型の半導体基板を第３半導体層とし、該第３半
    導体層上に、第１導電型の不純物を一定量としてエピタ
    キシャル成長させる工程と第１導電型の不純物の含有量
    を、徐々に増加させながら所定の位置までエピタキシャ
    ル成長させ、該所定の位置から徐々に減少させて所定の
    位置までエピタキシャル成長させる工程との２工程を複
    数組み合わせて第１導電型の第１半導体層を形成する工
    程と、最後に形成されるエピタキシャル成長層の表面
    に、第２導電型の不純物を拡散して第２半導体層を形成
    する工程とを有することを特徴とする半導体装置の製造
    方法。
  50. 【請求項５０】前記第１導電型の不純物の含有量を階段
    状に増加させながらエピタキシャル成長させる工程と、
    前記第１導電型の不純物の含有量を階段状に減少させな
    がらエピタキシャル成長させる工程とを有することを特
    徴とする請求項２８、２９、３０、３１、３５、３９、
    ４２および４９のいずれか一項に記載の半導体装置の製
    造方法。
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