WO2012063342A1 - 半導体装置の製造方法 - Google Patents

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篤志 谷田
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    • B23K2103/56—Inorganic material, e.g. metals, not provided for in B23K2103/02 – B23K2103/26 semiconducting

Definitions

  • the technique disclosed in this specification relates to a method for manufacturing a semiconductor device having a semiconductor layer in which crystal defects are formed.
  • Patent Document 1 Japanese Patent Publication No. 2008-177203 discloses a technique for forming crystal defects in a semiconductor substrate by implanting impurity ions into the semiconductor substrate. By forming crystal defects in the semiconductor substrate, the lifetime of carriers in the region where the crystal defects are formed can be shortened. Thereby, the characteristics of the semiconductor device can be controlled.
  • the present specification provides a technique capable of forming crystal defects at a target depth while suppressing the formation of crystal defects at a depth other than the target depth.
  • This specification discloses a method for manufacturing a semiconductor device.
  • This manufacturing method includes a step of irradiating light toward an effective area of a semiconductor substrate.
  • the wavelength of the light is a wavelength at which the light absorption rate of the semiconductor substrate increases as the intensity of the light increases.
  • light is irradiated so that a focal point is formed inside the semiconductor substrate.
  • the light absorption rate of the semiconductor substrate increases as the light intensity increases means that the light absorption rate of the semiconductor substrate increases as the light intensity increases (that is, the light absorption rate increases continuously). And when the light intensity exceeds a predetermined value, the light absorption rate of the semiconductor substrate increases (that is, the light absorption rate increases stepwise). For example, when the light intensity is less than a predetermined value, the light absorption rate of the semiconductor substrate is low, and when the light intensity exceeds the predetermined value, light having a wavelength that causes two-photon absorption to increase the light absorption rate of the semiconductor substrate is used. be able to.
  • the above “effective area” means an area other than an area that becomes an end face of the semiconductor device (an end face of the semiconductor substrate formed by dicing). Although it is necessary to irradiate the light toward the effective region, it is particularly preferable to irradiate a region where current flows when the semiconductor device is used (that is, a region where carriers pass).
  • the semiconductor substrate is irradiated with light so that a focal point is formed inside the semiconductor substrate. Since the light intensity is low in a region other than the focal point, the light absorption rate of the semiconductor substrate is low. For this reason, the semiconductor substrate easily transmits light in a region other than the focal point. Therefore, it is difficult for crystal defects to be formed in regions other than the focal point. On the other hand, since the focal point has high light intensity, the light absorption rate of the semiconductor substrate is high. For this reason, the semiconductor substrate absorbs light at the focal point. Accordingly, a crystal defect is formed at the focal position in the semiconductor substrate.
  • this manufacturing method it is possible to form a crystal defect at the focal position while suppressing the formation of a crystal defect in a region other than the focal point. Therefore, by positioning the focal point at the target depth for forming the crystal defect, the crystal defect is formed at the target depth while suppressing the crystal defect from being formed at a depth other than the target depth. be able to. According to this manufacturing method, crystal defects can be freely distributed in the semiconductor substrate by moving the focus position in the semiconductor substrate.
  • the focal point is moved in the depth direction of the semiconductor substrate in the step.
  • crystal defects can be distributed along the thickness direction of the semiconductor substrate. It should be noted that the crystal defects can be distributed along the thickness direction of the semiconductor substrate even by the conventional technique of injecting charged particles.
  • the density of crystal defects formed at the stopping position of the charged particles is different from the density of crystal defects formed in the moving path of the charged particles, so the density of crystal defects in the thickness direction of the semiconductor substrate is different. The distribution cannot be controlled.
  • the density distribution of crystal defects in the thickness direction of the semiconductor substrate can be controlled by controlling the light intensity and moving speed when the focal point is moved in the depth direction of the semiconductor substrate. it can. Therefore, according to this technique, crystal defects can be distributed in an unprecedented manner.
  • FIG. 1 is a cross-sectional view of a semiconductor device 10. Explanatory drawing of the process of irradiating the semiconductor substrate 12 with a laser beam. Explanatory drawing of the process of irradiating the semiconductor substrate 12 with a laser beam. Explanatory drawing of the process of irradiating the semiconductor substrate 12 with a laser beam. Sectional drawing of the semiconductor device of a 1st modification. Sectional drawing of the semiconductor device of a 2nd modification. Sectional drawing of the semiconductor device of a 3rd modification. Sectional drawing of the semiconductor device of a 4th modification. Sectional drawing of the semiconductor device of a 5th modification. Sectional drawing of the semiconductor device of a 6th modification.
  • FIG. 1 shows a longitudinal sectional view of a semiconductor device 10 manufactured by the manufacturing method of the embodiment.
  • the semiconductor device 10 includes a semiconductor substrate 12 made of silicon, a metal layer, an insulating layer, and the like formed on the upper and lower surfaces of the semiconductor substrate 12.
  • a diode region 20 and an IGBT region 40 are formed in the semiconductor substrate 12.
  • the direction from the diode region 20 toward the IGBT region 40 is referred to as the X direction
  • the thickness direction of the semiconductor substrate 12 is referred to as the Z direction
  • the direction orthogonal to both the X direction and the Z direction is the Y direction. That's it.
  • An anode electrode 22 is formed on the upper surface of the semiconductor substrate 12 in the diode region 20.
  • An emitter electrode 42 is formed on the upper surface of the semiconductor substrate 12 in the IGBT region 40.
  • a common electrode 60 is formed on the lower surface of the semiconductor substrate 12.
  • an anode layer 26 In the diode region 20, an anode layer 26, a diode drift layer 28, and a cathode layer 30 are formed.
  • the anode layer 26 is p-type.
  • the anode layer 26 includes an anode contact region 26a and a low concentration anode layer 26b.
  • the anode contact region 26 a is formed in an island shape in a range exposed on the upper surface of the semiconductor substrate 12.
  • the anode contact region 26a has a high impurity concentration.
  • the anode contact region 26 a is ohmically connected to the anode electrode 22.
  • the low concentration anode layer 26b is formed on the lower side and the side of the anode contact region 26a.
  • the impurity concentration of the low concentration anode layer 26b is lower than that of the anode contact region 26a.
  • the diode drift layer 28 is formed below the anode layer 26.
  • the diode drift layer 28 is n-type and has a low impurity concentration.
  • the cathode layer 30 is formed below the diode drift layer 28.
  • the cathode layer 30 is formed in a range exposed on the lower surface of the semiconductor substrate 12.
  • the cathode layer 30 is n-type and has a high impurity concentration.
  • the cathode layer 30 is ohmically connected to the common electrode 60.
  • the anode layer 26, the diode drift layer 28, and the cathode layer 30 form a diode.
  • an emitter region 44 In the IGBT region 40, an emitter region 44, a body layer 48, an IGBT drift layer 50, a collector layer 52, a gate electrode 54, and the like are formed.
  • a plurality of trenches are formed on the upper surface of the semiconductor substrate 12 in the IGBT region 40.
  • a gate insulating film 56 is formed on the inner surface of each trench.
  • a gate electrode 54 is formed inside each trench. The upper surface of the gate electrode 54 is covered with an insulating film 58. The gate electrode 54 is insulated from the emitter electrode 42.
  • the emitter region 44 is formed in an island shape in a range exposed on the upper surface of the semiconductor substrate 12.
  • the emitter region 44 is formed in a range in contact with the gate insulating film 56.
  • the emitter region 44 is n-type and has a high impurity concentration.
  • the emitter region 44 is ohmically connected to the emitter electrode 42.
  • the body layer 48 is p-type.
  • the body layer 48 includes a body contact region 48a and a low concentration body layer 48b.
  • the body contact region 48 a is formed in an island shape in a range exposed on the upper surface of the semiconductor substrate 12.
  • the body contact region 48 a is formed between the two emitter regions 44.
  • the body contact region 48a has a high impurity concentration.
  • the body contact region 48 a is ohmically connected to the emitter electrode 42.
  • the low concentration body layer 48b is formed under the emitter region 44 and the body contact region 48a.
  • the low concentration body layer 48 b is formed in a shallower range than the lower end of the gate electrode 54.
  • the impurity concentration of the low-concentration body layer 48b is lower than that of the body contact region 48a.
  • the emitter region 44 is separated from the IGBT drift layer 50 by the low-concentration body layer 48b.
  • the gate electrode 54 is opposed to the low-concentration body layer 48 b in a range separating the emitter region 44 and the IGBT drift layer 50 through the gate insulating film 56.
  • the IGBT drift layer 50 is formed below the body layer 48.
  • the IGBT drift layer 50 is n-type.
  • the IGBT drift layer 50 includes a drift layer 50a and a buffer layer 50b.
  • the drift layer 50 a is formed below the body layer 48.
  • the drift layer 50a has a low impurity concentration.
  • the drift layer 50 a has substantially the same impurity concentration as the diode drift layer 28 and is a layer continuous with the diode drift layer 28.
  • the buffer layer 50b is formed below the drift layer 50a.
  • the buffer layer 50b has a higher impurity concentration than the drift layer 50a.
  • the collector layer 52 is formed below the IGBT drift layer 50.
  • the collector layer 52 is formed in a range exposed on the lower surface of the semiconductor substrate 12.
  • the collector layer 52 is p-type and has a high impurity concentration.
  • the collector layer 52 is ohmically connected to the common electrode 60.
  • An IGBT is formed by the emitter region 44, the body layer 48, the IGBT drift layer 50, the collector layer 52, and the gate electrode 54.
  • An isolation region 70 is formed between the diode region 20 and the IGBT region 40.
  • the isolation region 70 is formed in a range from the upper surface of the semiconductor substrate 12 to a depth deeper than the lower end of the anode layer 26 and the lower end of the body layer 48.
  • the isolation region 70 is in contact with the anode layer 26 and the body layer 48.
  • the isolation region 70 is p-type.
  • the impurity concentration of the isolation region 70 is higher than that of the low concentration anode layer 26b and the low concentration body layer 48b.
  • the isolation region 70 prevents the electric field from concentrating between the anode layer 26 and the body layer 48. In particular, the isolation region 70 prevents the electric field from concentrating on the gate electrode 54 near the isolation region 70.
  • the diode drift layer 28 and the drift layer 50a are continuous. Further, the cathode layer 30 and the collector layer 52 are in contact with each other below the isolation region 70.
  • lifetime control regions 39, 49, and 59 are formed.
  • the lifetime control regions 39, 49, and 59 are regions where many crystal defects exist.
  • the crystal defect density in the lifetime control regions 39, 49, 59 is extremely higher than that of the surrounding semiconductor layer.
  • the lifetime control region 39 is formed in the diode drift layer 28.
  • the lifetime control region 39 is formed along the XY plane.
  • the lifetime control region 39 has a depth near the anode layer 26 and is deeper than the lower end of the separation region 70.
  • the lifetime control region 59 is formed in the drift layer 50a.
  • the lifetime control region 59 is formed along the XY plane.
  • the lifetime control region 59 is formed at a depth near the buffer layer 50b.
  • the lifetime control region 49 is formed in an n-type region below the isolation region 70 (that is, a region where the diode drift layer 28 and the drift layer 50a are continuous).
  • the lifetime control region 49 is formed along the YZ plane.
  • the lifetime control area 49 extends from the end 39 a of the lifetime control area 39 to the end 59 a of the lifetime control area 59.
  • the diode of the semiconductor device 10 When a voltage (that is, forward voltage) that makes the anode electrode 22 positive is applied between the anode electrode 22 and the common electrode 60, the diode is turned on. That is, a current flows from the anode electrode 22 to the common electrode 60 via the anode layer 26, the diode drift layer 28, and the cathode layer 30.
  • the diode When the voltage applied to the diode is switched from the forward voltage to the reverse voltage, the diode performs a reverse recovery operation. That is, holes that existed in the diode drift layer 28 when the forward voltage is applied are discharged to the anode electrode 22, and electrons that existed in the diode drift layer 28 when the forward voltage is applied are discharged to the common electrode 60.
  • a reverse current flows through the diode.
  • the reverse current decays in a short time, and thereafter, the current flowing through the diode becomes substantially zero.
  • the crystal defect formed in the diode lifetime control region 39 functions as a carrier recombination center. Therefore, during the reverse recovery operation, most of the carriers in the diode drift layer 28 disappear due to recombination in the diode lifetime control region 39. Therefore, in the semiconductor device 10, the reverse current generated during the reverse recovery operation is suppressed.
  • the IGBT of the semiconductor device 10 When a voltage that makes the common electrode 60 positive is applied between the emitter electrode 42 and the common electrode 60 and an ON potential (potential higher than a potential necessary for forming a channel) is applied to the gate electrode 54, the IGBT is turned on. To do. That is, a channel is formed in the low-concentration body layer 48 b in the range in contact with the gate insulating film 56 by applying the on potential to the gate electrode 54. Then, electrons flow from the emitter electrode 42 to the common electrode 60 through the emitter region 44, the channel, the IGBT drift layer 50, and the collector layer 52.
  • an ON potential potential higher than a potential necessary for forming a channel
  • a current flows from the common electrode 60 to the emitter electrode 42 through the collector layer 52, the IGBT drift layer 50, the low-concentration body layer 48b, and the body contact region 48a. That is, a current flows from the common electrode 60 to the emitter electrode 42.
  • a current (referred to as a tail current) continues to flow through the IGBT for a short time due to the carriers remaining in the drift layer 50a.
  • the tail current decays in a short time, and thereafter, the current flowing through the IGBT becomes substantially zero.
  • the crystal defect formed in the lifetime control region 59 functions as a carrier recombination center. Therefore, many carriers in the drift layer 50a disappear by recombination in the lifetime control region 59 during the turn-off operation. Therefore, in the semiconductor device 10, a tail current hardly occurs during the turn-off operation.
  • a lifetime control region 49 is formed between the diode region 20 and the IGBT region 40 (below the isolation region 70).
  • the lifetime control region 49 suppresses the reverse current and tail current described above from flowing between the diode drift region 28 and the drift region 50a. This also suppresses reverse current and tail current.
  • a method for manufacturing the semiconductor device 10 will be described.
  • a structure other than the common electrode 60 and the lifetime control regions 39, 49, and 59 is formed in the structure of the semiconductor device 10 shown in FIG.
  • a laser irradiation device 80 irradiates the semiconductor substrate 12 with laser light 82 from the back side of the semiconductor substrate 12.
  • the process of irradiating the laser beam 82 will be described in detail.
  • the laser beam 82 irradiated by the laser irradiation device 80 is near infrared.
  • the laser irradiation device 80 includes a laser light source and an optical system that condenses the laser light 82 from the laser light source.
  • the optical system includes a plurality of lenses and the like.
  • the laser beam 82 irradiated by the laser irradiation device 80 is focused on a predetermined position.
  • the near-infrared laser beam 82 passes through the semiconductor substrate 12 made of silicon. Two-photon absorption occurs in the semiconductor substrate 12 when the intensity (that is, photon density) of the laser beam 82 is equal to or higher than the threshold value. Therefore, in this case, the laser beam 82 is absorbed by the semiconductor substrate 12. That is, when the intensity of the laser beam 82 increases, the light absorption rate of the semiconductor substrate 12 increases.
  • the intensity of the laser beam 82 is lower than the threshold value at a position other than the focal point, and higher than the threshold value at the focal point.
  • the distance between the semiconductor substrate 12 and the laser irradiation apparatus 80 is adjusted.
  • the distance is adjusted so that the focal point 84 of the laser beam 82 is formed at a depth corresponding to the lifetime control region 39. Since the laser beam 82 is refracted on the lower surface of the semiconductor substrate 12, the distance needs to be adjusted.
  • the laser irradiation device 80 irradiates the laser beam 82.
  • the laser light emitted from the laser irradiation device 80 has low intensity except for the focal point 84. Therefore, the laser light enters the semiconductor substrate 12 and forms a focal point 84 at a depth corresponding to the lifetime control region 39.
  • the intensity of the laser light is high. For this reason, two-photon absorption occurs at the position of the focal point 84 in the semiconductor substrate 12, and a crystal defect is formed at that position.
  • the relative position between the laser irradiation device 80 and the semiconductor substrate 12 is changed as indicated by an arrow 90 in FIG.
  • the relative positions in the X direction and the Y direction are changed without changing the relative positions in the Z direction. That is, the focal point 84 is moved along the XY plane. As a result, the inside of the diode drift region 28 is scanned by the focal point 84. As a result, a large number of crystal defects distributed along the XY plane are formed in the diode drift region 28 as shown in FIG. That is, the lifetime control area 39 is formed.
  • the lifetime control area 49 is formed. That is, below the separation region 70, the laser irradiation device 80 is moved as indicated by an arrow 92 in FIG. 3, and the focal point 84 is moved along the YZ plane. As a result, a region corresponding to the lifetime control region 49 is scanned with the laser beam 82. As a result, a large number of crystal defects distributed along the YZ plane are formed as shown in FIG. That is, the lifetime control area 49 is formed.
  • a lifetime control area 59 is formed. That is, at a depth corresponding to the lifetime control region 59, the laser irradiation device 80 is moved as indicated by an arrow 94 in FIG. 4, and the focal point 84 is moved along the XY plane. Thus, the region corresponding to the lifetime control region 59 is scanned with the laser beam 82. As a result, a large number of crystal defects distributed along the XY plane are formed in the drift region 59a. That is, the lifetime control area 59 is formed.
  • the semiconductor substrate 12 is annealed at a low temperature of 300 ° C. to 500 ° C. This stabilizes the formed crystal defects.
  • the common electrode 60 is formed, and then dicing is performed to complete the semiconductor device 10.
  • a crystal defect can be formed at the focal position of the laser beam, and there is a crystal defect at a position other than the focal point (a position where the intensity of the laser beam is low). Little formed. Therefore, according to this technique, it is possible to form the crystal defect at the target depth while suppressing the crystal defect from being formed at a depth other than the target depth. For this reason, crystal defects can be distributed more freely than in the prior art. Further, in this technique, as long as the laser irradiation device 80 is not moved, the crystal is formed only at the focal point in the directions orthogonal to the laser irradiation direction (X direction and Y direction in the embodiment). Defects can be formed.
  • crystal defects can be freely distributed by moving the position of the focal point 84 in the semiconductor substrate 12. That is, the density of crystal defects can be controlled by controlling the speed at which the laser light is operated and the intensity of the laser light. Unlike conventional methods for injecting charged particles, there is no need to limit the injection range of charged particles using a stencil mask or the like, and crystal defects can be formed more easily.
  • the crystal defects can be distributed along the thickness direction of the semiconductor substrate 12 by moving the focal point 84 in the thickness direction of the semiconductor substrate 12. Since the crystal defects can be distributed in the thickness direction with the density controlled, a semiconductor device in which crystal defects are distributed in an unprecedented manner can be manufactured. For example, crystal defects can be distributed in the thickness direction at a constant density.
  • the lifetime control regions 39, 49, 59 are formed in the manufacturing method of the above-described embodiment, it is not always necessary to form all of them. If necessary, only some of these may be formed, or crystal defects may be formed in addition to these.
  • the method for manufacturing the semiconductor device 10 including the diode and the IGBT has been described.
  • other semiconductor devices may be manufactured by the technique disclosed in this specification.
  • a semiconductor device including only an IGBT may be manufactured.
  • a semiconductor device having a breakdown voltage structure such as FLR 88 around the IGBT may be manufactured.
  • the position of the crystal defect can be changed as appropriate.
  • no crystal defects that is, the lifetime control region 59
  • crystal defects are formed below the FLR 88
  • thick crystal defects are formed below the body region 48b.
  • a semiconductor device including only a diode may be manufactured. Further, as shown in FIGS. 9 and 10, a semiconductor device having a breakdown voltage structure such as FLR89 around the diode may be manufactured. As shown in FIGS. 9 and 10, the position of the crystal defect can be changed as appropriate. In FIG. 9, no crystal defects (that is, the lifetime control region 39) are formed below the FLR 89. In FIG. 10, crystal defects are formed below the FLR 89, and thick crystal defects are formed below the anode region 26. In the semiconductor devices of FIGS. 5 to 10 described above, portions having the same functions as those of the semiconductor device of FIG.

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Abstract

　半導体装置の製造方法であって、半導体基板の有効領域に向けて光を照射する工程を有しており、前記光の波長は、前記光の強度が高くなると半導体基板の光吸収率が高くなる波長であり、前記工程では半導体基板の内部で焦点が形成されるように光を照射する。　前記光の焦点の位置に結晶欠陥を形成することができ、焦点以外の位置（レーザ光の強度が低い位置）には結晶欠陥がほとんど形成されない。したがって、この技術によれば、目標の深さ以外の深さに結晶欠陥が形成されることを抑制しながら、目標の深さに結晶欠陥を形成することができる。このため、従来に比べてより自由に結晶欠陥を分布させることができる。

Description

半導体装置の製造方法
　本明細書に開示の技術は、結晶欠陥が形成された半導体層を有する半導体装置の製造方法に関する。
　半導体基板に荷電粒子（電子やイオン等）を注入することによって、半導体基板中に結晶欠陥を形成する技術が知られている。例えば、日本国特許公開公報２００８－１７７２０３（以下、特許文献１という）には、半導体基板に不純物イオンを注入することによって、半導体基板中に結晶欠陥を形成する技術が開示されている。半導体基板中に結晶欠陥を形成することで、その結晶欠陥が形成された領域におけるキャリアのライフタイムを短縮化することができる。これによって、半導体装置の特性を制御することができる。
　上述した荷電粒子を注入する技術では、半導体基板の厚さ方向に沿って荷電粒子を注入する。このとき、荷電粒子の加速エネルギーを制御することで、半導体基板に荷電粒子が打ち込まれる深さ（すなわち、半導体基板の厚さ方向における荷電粒子の停止位置）を制御することができる。結晶欠陥は、荷電粒子の停止位置で最も多く形成される。したがって、荷電粒子を注入するエネルギーを制御することで、半導体基板の厚さ方向における結晶欠陥の位置を制御することができる。しかしながら、結晶欠陥は、荷電粒子が停止する位置だけでなく、荷電粒子の移動経路にも形成される。従来の結晶欠陥の形成方法では、結晶欠陥を形成する目標の深さ以外の深さにも、結晶欠陥が形成されてしまうという問題があった。
　したがって、本明細書では、目標の深さ以外の深さに結晶欠陥が形成されることを抑制しながら、目標の深さに結晶欠陥を形成することができる技術を提供する。
　本明細書は、半導体装置の製造方法を開示する。この製造方法は、半導体基板の有効領域に向けて光を照射する工程を有している。前記光の波長は、前記光の強度が高くなると半導体基板の光吸収率が高くなる波長である。前記工程では、半導体基板の内部で焦点が形成されるように光を照射する。
　なお、上記の「光の強度が高くなると半導体基板の光吸収率が高くなる」とは、光の強度が高いほど半導体基板の光吸収率が高くなる（すなわち、光吸収率が連続的に上昇する）ことと、光の強度が所定値を超えると半導体基板の光吸収率が高くなる（すなわち、光吸収率がステップ状に上昇する）こととを含む。例えば、光の強度が所定値未満では半導体基板の光吸収率が低く、光の強度が所定値以上となると二光子吸収が生じて半導体基板の光吸収率が高くなるような波長の光を用いることができる。
　また、上記の「有効領域」とは、半導体装置の端面（ダイシングにより形成される半導体基板の端面）となる領域以外の領域を意味する。前記光は、有効領域に向けて照射される必要があるが、特に、半導体装置の使用時に電流が流れる領域（すなわち、キャリアが通過する領域）に照射されることが好ましい。
　この製造方法では、半導体基板の内部で焦点が形成されるように半導体基板に向けて光を照射する。焦点以外の領域では光の強度が低いので、半導体基板の光吸収率が低い。このため、焦点以外の領域では半導体基板が光を透過し易い。したがって、焦点以外の領域には結晶欠陥が形成され難い。一方、焦点は光の強度が高いので、半導体基板の光吸収率が高い。このため、焦点では半導体基板が光を吸収する。したがって、半導体基板中の焦点の位置に結晶欠陥が形成される。このように、この製造方法では、焦点以外の領域に結晶欠陥が形成されることを抑制しながら、焦点の位置に結晶欠陥を形成することができる。したがって、結晶欠陥を形成する目標の深さに焦点を位置させることで、目標の深さ以外の深さに結晶欠陥が形成されることを抑制しながら、目標の深さに結晶欠陥を形成することができる。この製造方法によれば、半導体基板中で焦点の位置を移動させることで、半導体基板中に自由に結晶欠陥を分布させることができる。
　上述した製造方法は、前記工程において、前記焦点を半導体基板の深さ方向に移動させることが好ましい。
　このような構成によれば、結晶欠陥を半導体基板の厚さ方向に沿って分布させることができる。なお、従来の荷電粒子を注入する技術でも、結晶欠陥を半導体基板の厚さ方向に沿って分布させることはできる。しかしながら、従来の技術では、荷電粒子の停止位置に形成される結晶欠陥の密度と荷電粒子の移動経路に形成される結晶欠陥の密度とが異なるので、半導体基板の厚さ方向における結晶欠陥の密度分布を制御することができない。これに対し、この技術では、焦点を半導体基板の深さ方向に移動させるときの光の強度や移動速度を制御することで、半導体基板の厚さ方向における結晶欠陥の密度分布を制御することができる。したがって、この技術によれば、従来にない態様で結晶欠陥を分布させることができる。
半導体装置１０の断面図。 半導体基板１２にレーザ光を照射する工程の説明図。 半導体基板１２にレーザ光を照射する工程の説明図。 半導体基板１２にレーザ光を照射する工程の説明図。 第１変形例の半導体装置の断面図。 第２変形例の半導体装置の断面図。 第３変形例の半導体装置の断面図。 第４変形例の半導体装置の断面図。 第５変形例の半導体装置の断面図。 第６変形例の半導体装置の断面図。
（実施例）
　図１は、実施例の製造方法により製造される半導体装置１０の縦断面図を示している。半導体装置１０は、シリコンからなる半導体基板１２と、半導体基板１２の上面及び下面に形成されている金属層及び絶縁層等を備えている。半導体基板１２には、ダイオード領域２０とＩＧＢＴ領域４０が形成されている。なお、以下の説明では、ダイオード領域２０からＩＧＢＴ領域４０に向かう方向をＸ方向といい、半導体基板１２の厚さ方向をＺ方向といい、Ｘ方向とＺ方向の両方に直交する方向をＹ方向という。
　ダイオード領域２０内の半導体基板１２の上面には、アノード電極２２が形成されている。ＩＧＢＴ領域４０内の半導体基板１２の上面には、エミッタ電極４２が形成されている。半導体基板１２の下面には、共通電極６０が形成されている。
　ダイオード領域２０には、アノード層２６、ダイオードドリフト層２８、カソード層３０が形成されている。
　アノード層２６は、ｐ型である。アノード層２６は、アノードコンタクト領域２６ａと低濃度アノード層２６ｂを備えている。アノードコンタクト領域２６ａは、半導体基板１２の上面に露出する範囲に、島状に形成されている。アノードコンタクト領域２６ａは、不純物濃度が高い。アノードコンタクト領域２６ａは、アノード電極２２に対してオーミック接続されている。低濃度アノード層２６ｂは、アノードコンタクト領域２６ａの下側及び側方に形成されている。低濃度アノード層２６ｂの不純物濃度は、アノードコンタクト領域２６ａより低い。
　ダイオードドリフト層２８は、アノード層２６の下側に形成されている。ダイオードドリフト層２８は、ｎ型であり、不純物濃度が低い。
　カソード層３０は、ダイオードドリフト層２８の下側に形成されている。カソード層３０は、半導体基板１２の下面に露出する範囲に形成されている。カソード層３０は、ｎ型であり、不純物濃度が高い。カソード層３０は、共通電極６０に対してオーミック接続されている。
　アノード層２６、ダイオードドリフト層２８、及び、カソード層３０によってダイオードが形成されている。
　ＩＧＢＴ領域４０には、エミッタ領域４４、ボディ層４８、ＩＧＢＴドリフト層５０、コレクタ層５２、及び、ゲート電極５４等が形成されている。
　ＩＧＢＴ領域４０内の半導体基板１２の上面には、複数のトレンチが形成されている。各トレンチの内面には、ゲート絶縁膜５６が形成されている。各トレンチの内部に、ゲート電極５４が形成されている。ゲート電極５４の上面は絶縁膜５８により覆われている。ゲート電極５４は、エミッタ電極４２から絶縁されている。
　エミッタ領域４４は、半導体基板１２の上面に露出する範囲に、島状に形成されている。エミッタ領域４４は、ゲート絶縁膜５６に接する範囲に形成されている。エミッタ領域４４は、ｎ型であり、不純物濃度が高い。エミッタ領域４４は、エミッタ電極４２に対してオーミック接続されている。
　ボディ層４８は、ｐ型である。ボディ層４８は、ボディコンタクト領域４８ａと低濃度ボディ層４８ｂを備えている。ボディコンタクト領域４８ａは、半導体基板１２の上面に露出する範囲に、島状に形成されている。ボディコンタクト領域４８ａは、２つのエミッタ領域４４の間に形成されている。ボディコンタクト領域４８ａは、不純物濃度が高い。ボディコンタクト領域４８ａは、エミッタ電極４２に対してオーミック接続されている。低濃度ボディ層４８ｂは、エミッタ領域４４及びボディコンタクト領域４８ａの下側に形成されている。低濃度ボディ層４８ｂは、ゲート電極５４の下端より浅い範囲に形成されている。低濃度ボディ層４８ｂの不純物濃度は、ボディコンタクト領域４８ａよりも低い。低濃度ボディ層４８ｂによって、エミッタ領域４４がＩＧＢＴドリフト層５０から分離されている。ゲート電極５４は、エミッタ領域４４とＩＧＢＴドリフト層５０を分離している範囲の低濃度ボディ層４８ｂにゲート絶縁膜５６を介して対向している。
　ＩＧＢＴドリフト層５０は、ボディ層４８の下側に形成されている。ＩＧＢＴドリフト層５０は、ｎ型である。ＩＧＢＴドリフト層５０は、ドリフト層５０ａとバッファ層５０ｂを備えている。ドリフト層５０ａは、ボディ層４８の下側に形成されている。ドリフト層５０ａは、不純物濃度が低い。ドリフト層５０ａは、ダイオードドリフト層２８と略同じ不純物濃度を有しており、ダイオードドリフト層２８と連続する層である。バッファ層５０ｂは、ドリフト層５０ａの下側に形成されている。バッファ層５０ｂは、ドリフト層５０ａよりも不純物濃度が高い。
　コレクタ層５２は、ＩＧＢＴドリフト層５０の下側に形成されている。コレクタ層５２は、半導体基板１２の下面に露出する範囲に形成されている。コレクタ層５２は、ｐ型であり、不純物濃度が高い。コレクタ層５２は、共通電極６０に対してオーミック接続されている。
　エミッタ領域４４、ボディ層４８、ＩＧＢＴドリフト層５０、コレクタ層５２、及び、ゲート電極５４によってＩＧＢＴが形成されている。
　ダイオード領域２０とＩＧＢＴ領域４０の間には、分離領域７０が形成されている。分離領域７０は、半導体基板１２の上面からアノード層２６の下端及びボディ層４８の下端より深い深さまでの範囲に形成されている。分離領域７０は、アノード層２６及びボディ層４８に接している。分離領域７０は、ｐ型である。分離領域７０の不純物濃度は、低濃度アノード層２６ｂ及び低濃度ボディ層４８ｂより高い。分離領域７０は、アノード層２６とボディ層４８の間において電界が集中することを抑制する。特に、分離領域７０は、分離領域７０近傍のゲート電極５４に電界が集中することを抑制する。
　分離領域７０の下側では、ダイオードドリフト層２８とドリフト層５０ａが連続している。また、分離領域７０の下側では、カソード層３０とコレクタ層５２とが互いに接している。
　半導体基板１２内には、ライフタイム制御領域３９、４９、５９が形成されている。ライフタイム制御領域３９、４９、５９は、多数の結晶欠陥が存在している領域である。ライフタイム制御領域３９、４９、５９内の結晶欠陥密度は、その周囲の半導体層に比べて極めて高い。
　ライフタイム制御領域３９は、ダイオードドリフト層２８内に形成されている。ライフタイム制御領域３９は、ＸＹ平面に沿って形成されている。ライフタイム制御領域３９は、アノード層２６の近傍の深さであり、分離領域７０の下端より深い深さに形成されている。
　ライフタイム制御領域５９は、ドリフト層５０ａ内に形成されている。ライフタイム制御領域５９は、ＸＹ平面に沿って形成されている。ライフタイム制御領域５９は、バッファ層５０ｂの近傍の深さに形成されている。
　ライフタイム制御領域４９は、分離領域７０の下側のｎ型領域内（すなわち、ダイオードドリフト層２８とドリフト層５０ａとが連続している領域）内に形成されている。ライフタイム制御領域４９は、ＹＺ平面に沿って形成されている。ライフタイム制御領域４９は、ライフタイム制御領域３９の端部３９ａから、ライフタイム制御領域５９の端部５９ａまで伸びている。
　半導体装置１０のダイオードの動作について説明する。アノード電極２２と共通電極６０の間に、アノード電極２２がプラスとなる電圧（すなわち、順電圧）を印加すると、ダイオードがオンする。すなわち、アノード電極２２から、アノード層２６、ダイオードドリフト層２８、及び、カソード層３０を経由して、共通電極６０に電流が流れる。ダイオードに印加される電圧を順電圧から逆電圧に切り換えると、ダイオードが逆回復動作を行う。すなわち、順電圧印加時にダイオードドリフト層２８内に存在していたホールがアノード電極２２に排出され、順電圧印加時にダイオードドリフト層２８内に存在していた電子が共通電極６０に排出される。これによって、ダイオードに逆電流が流れる。逆電流は、短時間で減衰し、その後は、ダイオードに流れる電流は略ゼロとなる。ダイオードライフタイム制御領域３９に形成されている結晶欠陥は、キャリアの再結合中心として機能する。したがって、逆回復動作時に、ダイオードドリフト層２８内のキャリアの多くが、ダイオードライフタイム制御領域３９内で再結合により消滅する。したがって、半導体装置１０では、逆回復動作時に生じる逆電流が抑制される。
　半導体装置１０のＩＧＢＴの動作について説明する。エミッタ電極４２と共通電極６０の間に共通電極６０がプラスとなる電圧を印加し、ゲート電極５４にオン電位（チャネルが形成されるのに必要な電位以上の電位）を印加すると、ＩＧＢＴがオンする。すなわち、ゲート電極５４へのオン電位の印加により、ゲート絶縁膜５６に接する範囲の低濃度ボディ層４８ｂにチャネルが形成される。すると、電子が、エミッタ電極４２から、エミッタ領域４４、チャネル、ＩＧＢＴドリフト層５０、及び、コレクタ層５２を介して、共通電極６０に流れる。また、ホールが、共通電極６０から、コレクタ層５２、ＩＧＢＴドリフト層５０、低濃度ボディ層４８ｂ、及び、ボディコンタクト領域４８ａを介して、エミッタ電極４２に流れる。すなわち、共通電極６０からエミッタ電極４２に電流が流れる。ゲート電極５４に印加する電位を、オン電位からオフ電位に切り換えると、チャネルが消失する。しかしながら、ドリフト層５０ａ内に残留しているキャリアによって、短時間の間はＩＧＢＴに電流（テール電流と呼ばれる）が流れ続ける。テール電流は、短時間で減衰し、その後は、ＩＧＢＴに流れる電流は略ゼロとなる。ライフタイム制御領域５９に形成されている結晶欠陥は、キャリアの再結合中心として機能する。したがって、ターンオフ動作時に、ドリフト層５０ａ内のキャリアの多くが、ライフタイム制御領域５９内で再結合により消滅する。したがって、半導体装置１０では、ターンオフ動作時にテール電流が生じ難い。
　半導体装置１０では、ダイオード領域２０とＩＧＢＴ領域４０の間（分離領域７０の下側）に、ライフタイム制御領域４９が形成されている。ライフタイム制御領域４９によって、上述した逆電流やテール電流が、ダイオードドリフト領域２８とドリフト領域５０ａの間に跨って流れることが抑制される。これによっても、逆電流とテール電流が抑制される。
　次に、半導体装置１０の製造方法について説明する。最初に、従来公知の方法によって、図１に示す半導体装置１０の構造のうち、共通電極６０と、ライフタイム制御領域３９、４９、５９以外の構造を形成する。次に、図２に示すように、レーザ照射装置８０によって、半導体基板１２の裏面側から半導体基板１２にレーザ光８２を照射する。以下、レーザ光８２を照射する工程について、詳細に説明する。
　レーザ照射装置８０が照射するレーザ光８２は、近赤外線である。また、レーザ照射装置８０は、レーザ光源と、レーザ光源からのレーザ光８２を集光する光学系を備えている。光学系は、複数のレンズ等によって構成されている。レーザ照射装置８０により照射されるレーザ光８２は、所定の位置に焦点を結ぶ。
　レーザ光８２の強度が低い場合には、近赤外線であるレーザ光８２はシリコンからなる半導体基板１２を透過する。レーザ光８２の強度（すなわち、光子密度）が閾値以上である場合には、半導体基板１２中で二光子吸収が生じる。したがって、この場合にはレーザ光８２が半導体基板１２に吸収される。すなわち、レーザ光８２の強度が高くなると、半導体基板１２の光吸収率が高くなる。レーザ光８２の強度は、焦点以外の位置では前記閾値よりも低く、焦点では前記閾値よりも高い。
　半導体基板１２にレーザ光を照射する工程では、最初に、半導体基板１２とレーザ照射装置８０との間の距離を調節する。ここでは、図２に示すように、ライフタイム制御領域３９に相当する深さでレーザ光８２の焦点８４が結ばれるように距離を調節する。なお、レーザ光８２は、半導体基板１２の下面において屈折するので、距離を調節する必要がある。
　次に、レーザ照射装置８０でレーザ光８２を照射する。レーザ照射装置８０から照射されたレーザ光は、焦点８４以外では強度が低い。したがって、レーザ光は半導体基板１２内に入射し、ライフタイム制御領域３９に相当する深さで焦点８４を結ぶ。焦点８４では、レーザ光の強度が高い。このため、半導体基板１２中の焦点８４の位置で二光子吸収が起こり、その位置に結晶欠陥が形成される。また、レーザ光８２を照射しながら、図２の矢印９０に示すように、レーザ照射装置８０と半導体基板１２との相対位置を変化させる。ここでは、Ｚ方向におけるこれらの相対位置を変化させないで、Ｘ方向及びＹ方向においてこれらの相対位置を変化させる。すなわち、焦点８４をＸＹ平面に沿って移動させる。これによって、ダイオードドリフト領域２８内を焦点８４により走査する。その結果、図３に示すように、ダイオードドリフト領域２８内にＸＹ平面に沿って分布する多数の結晶欠陥が形成される。すなわち、ライフタイム制御領域３９が形成される。
　図３に示すようにライフタイム制御領域３９を形成したら、次に、ライフタイム制御領域４９を形成する。すなわち、分離領域７０の下側において、図３の矢印９２に示すようにレーザ照射装置８０を移動させて、焦点８４をＹＺ平面に沿って移動させる。これによって、ライフタイム制御領域４９に相当する領域をレーザ光８２により走査する。その結果、図４に示すように、ＹＺ平面に沿って分布する多数の結晶欠陥が形成される。すなわち、ライフタイム制御領域４９が形成される。
　ライフタイム制御領域４９を形成したら、次に、ライフタイム制御領域５９を形成する。すなわち、ライフタイム制御領域５９に相当する深さにおいて、図４の矢印９４に示すようにレーザ照射装置８０を移動させて、焦点８４をＸＹ平面に沿って移動させる。これによって、ライフタイム制御領域５９に相当する領域をレーザ光８２により走査する。その結果、ドリフト領域５９ａ内にＸＹ平面に沿って分布する多数の結晶欠陥が形成される。すなわち、ライフタイム制御領域５９が形成される。
　レーザ光の照射によりライフタイム制御領域３９、４９、５９を形成したら、半導体基板１２に対して３００℃～５００℃の低温アニールを行う。これによって、形成した結晶欠陥を安定化させる。
　低温アニールを行ったら、共通電極６０を形成し、その後にダイシングを行うことで、半導体装置１０が完成する。
　以上に説明したように、本実施例の技術によれば、レーザ光の焦点の位置に結晶欠陥を形成することができ、焦点以外の位置（レーザ光の強度が低い位置）には結晶欠陥がほとんど形成されない。したがって、この技術によれば、目標の深さ以外の深さに結晶欠陥が形成されることを抑制しながら、目標の深さに結晶欠陥を形成することができる。このため、従来に比べてより自由に結晶欠陥を分布させることができる。また、この技術では、レーザ照射装置８０を移動させていない状態であれば、レーザの照射方向に対して直交する方向（実施例でいうＸ方向及びＹ方向）においても、焦点の位置だけに結晶欠陥を形成することができる。このため、半導体基板１２中で焦点８４の位置を移動させることで、自由に結晶欠陥を分布させることができる。すなわち、レーザ光を操作する速度、及び、レーザ光の強度を制御することで、結晶欠陥の密度を制御することができる。従来の荷電粒子を注入する方法のように、ステンシルマスク等を用いて荷電粒子の注入範囲を制限したりする必要が無く、より簡単に結晶欠陥を形成することができる。
　また、実施例の技術によれば、焦点８４を半導体基板１２の厚さ方向に移動させることで、結晶欠陥を半導体基板１２の厚さ方向に沿って分布させることができる。密度を制御した状態で結晶欠陥を厚さ方向に分布させることができるので、従来に無い態様で結晶欠陥が分布している半導体装置を製造することができる。例えば、一定の密度で結晶欠陥を厚さ方向に分布させることができる。
　なお、上述した実施例の製造方法は、ライフタイム制御領域３９、４９、５９を形成したが、必ずしもこれらの全てを形成する必要はない。必要に応じて、これらのうちの一部のみを形成するようにしてもよいし、これらの他に結晶欠陥を形成してもよい。
　また、上述した実施例では、ダイオードとＩＧＢＴを有する半導体装置１０の製造方法について説明したが、本明細書に開示の技術により他の半導体装置を製造してもよい。例えば、図５に示すように、ＩＧＢＴのみを備える半導体装置を製造してもよい。また、図６、７に示すように、ＩＧＢＴの回りにＦＬＲ８８等の耐圧構造を備えた半導体装置を製造してもよい。なお、図６、７に示すように、結晶欠陥の位置は適宜変更することができる。図６では、ＦＬＲ８８の下部には結晶欠陥（すなわち、ライフタイム制御領域５９）を形成していない。図７では、ＦＬＲ８８の下部に結晶欠陥を形成し、かつ、ボディ領域４８ｂの下部に結晶欠陥を厚く形成している。また、図８に示すように、ダイオードのみを備える半導体装置を製造してもよい。また、図９、１０に示すように、ダイオードの回りにＦＬＲ８９等の耐圧構造を備えた半導体装置を製造してもよい。なお、図９、１０に示すように、結晶欠陥の位置は適宜変更することができる。図９では、ＦＬＲ８９の下部には結晶欠陥（すなわち、ライフタイム制御領域３９）を形成していない。図１０では、ＦＬＲ８９の下部に結晶欠陥を形成し、かつ、アノード領域２６の下部に結晶欠陥を厚く形成している。なお、上述した図５～図１０の半導体装置において、図１の半導体装置と機能が共通する部分については、同じ参照番号を付している。

Claims (5)

  1. 　半導体装置の製造方法であって、
    　半導体基板の有効領域に向けて光を照射する工程を有しており、
    　前記光の波長は、前記光の強度が高くなると半導体基板の光吸収率が高くなる波長であり、
    　前記工程では、半導体基板の内部で焦点が形成されるように光を照射する、
    　ことを特徴とする製造方法。
  2. 　前記工程において、前記焦点を半導体基板の深さ方向に移動させることを特徴とする請求項１に記載の製造方法。
  3. 　前記半導体基板には、ＩＧＢＴが形成されており、
    　前記工程において、ＩＧＢＴのドリフト領域内に焦点を形成することを特徴とする請求項１または２に記載の製造方法。
  4. 　前記半導体基板には、ダイオードが形成されており、
    　前記工程において、ダイオードのドリフト領域内に焦点を形成することを特徴とする請求項１または２に記載の製造方法。
  5. 　前記半導体基板には、ＩＧＢＴとダイオードが形成されており、
    　ＩＧＢＴのドリフト領域とダイオードのドリフト領域が連続しており、
    　前記工程において、ＩＧＢＴのドリフト領域とダイオードのドリフト領域の間で焦点を移動させることを特徴とする請求項１または２に記載の製造方法。
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Cited By (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013065790A (ja) * 2011-09-20 2013-04-11 Denso Corp 半導体装置の製造方法
JP2015115401A (ja) * 2013-12-10 2015-06-22 三菱電機株式会社 レーザアニール方法およびレーザアニール装置
JP2017059837A (ja) * 2016-10-25 2017-03-23 三菱電機株式会社 半導体装置の製造方法
JP2017059712A (ja) * 2015-09-17 2017-03-23 ローム株式会社 半導体装置および半導体装置の製造方法
JP2018117044A (ja) * 2017-01-18 2018-07-26 株式会社 日立パワーデバイス 半導体装置、及びそれを用いた電力変換装置
WO2019098270A1 (ja) * 2017-11-15 2019-05-23 富士電機株式会社 半導体装置
JP6530867B1 (ja) * 2017-12-27 2019-06-12 新電元工業株式会社 Ｍｏｓｆｅｔ、ｍｏｓｆｅｔの製造方法及び電力変換回路
JPWO2018084020A1 (ja) * 2016-11-01 2019-06-24 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
US10475663B2 (en) 2012-10-02 2019-11-12 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing semiconductor device
US11942539B2 (en) 2021-03-24 2024-03-26 Kabushiki Kaisha Toshiba Semiconductor device

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5605073B2 (ja) * 2010-08-17 2014-10-15 株式会社デンソー 半導体装置
JP5881322B2 (ja) * 2011-04-06 2016-03-09 ローム株式会社 半導体装置
JP2013030618A (ja) 2011-07-28 2013-02-07 Rohm Co Ltd 半導体装置
CN104160488B (zh) * 2013-03-06 2016-08-31 丰田自动车株式会社 半导体晶片的正向电压偏差减少方法
JP6028852B2 (ja) * 2013-03-25 2016-11-24 富士電機株式会社 半導体装置
JP6119593B2 (ja) * 2013-12-17 2017-04-26 トヨタ自動車株式会社 半導体装置
JP2015153784A (ja) * 2014-02-10 2015-08-24 トヨタ自動車株式会社 半導体装置の製造方法及び半導体装置
JP2016001670A (ja) * 2014-06-12 2016-01-07 サンケン電気株式会社 半導体装置
JP2016029685A (ja) * 2014-07-25 2016-03-03 株式会社東芝 半導体装置
CN106158928B (zh) * 2015-03-25 2019-11-29 三垦电气株式会社 半导体装置及其制造方法
WO2018110703A1 (ja) * 2016-12-16 2018-06-21 富士電機株式会社 半導体装置および製造方法
CN109256422B (zh) * 2017-07-12 2022-04-29 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
WO2021161668A1 (ja) * 2020-02-12 2021-08-19 富士電機株式会社 半導体装置およびその製造方法
JP7488778B2 (ja) * 2021-01-29 2024-05-22 株式会社東芝 半導体装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62112161A (ja) * 1985-11-12 1987-05-23 Sanyo Electric Co Ltd フオトマスクの欠損欠陥修正方法
JP2003318412A (ja) * 2002-02-20 2003-11-07 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2005203596A (ja) * 2004-01-16 2005-07-28 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置および電子機器
JP2008177203A (ja) 2007-01-16 2008-07-31 Mitsubishi Electric Corp 半導体デバイスの製造方法
JP2009260310A (ja) * 2008-03-28 2009-11-05 Semiconductor Energy Lab Co Ltd 光電変換装置の製造方法及び光電変換装置

Family Cites Families (33)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5528058A (en) * 1986-03-21 1996-06-18 Advanced Power Technology, Inc. IGBT device with platinum lifetime control and reduced gaw
JPH08102545A (ja) 1994-09-30 1996-04-16 Meidensha Corp 半導体素子のライフタイム制御方法
JPH1022495A (ja) 1996-07-01 1998-01-23 Meidensha Corp 半導体素子の製造方法
US6274892B1 (en) * 1998-03-09 2001-08-14 Intersil Americas Inc. Devices formable by low temperature direct bonding
JP4659300B2 (ja) * 2000-09-13 2011-03-30 浜松ホトニクス株式会社 レーザ加工方法及び半導体チップの製造方法
US7253032B2 (en) * 2001-04-20 2007-08-07 Semiconductor Energy Laboratory Co., Ltd. Method of flattening a crystallized semiconductor film surface by using a plate
JP4123913B2 (ja) 2001-11-26 2008-07-23 富士電機デバイステクノロジー株式会社 半導体装置の製造方法
JP4298953B2 (ja) 2002-03-11 2009-07-22 浜松ホトニクス株式会社 レーザゲッタリング方法
KR100614106B1 (ko) * 2002-03-12 2006-08-22 미쓰보시 다이야몬도 고교 가부시키가이샤 취성재료의 가공방법 및 가공장치
JP2004221193A (ja) 2003-01-10 2004-08-05 Toyota Industries Corp 半導体装置およびその製造方法
DE102004030268B4 (de) * 2003-06-24 2013-02-21 Fuji Electric Co., Ltd Verfahren zum Herstellen eines Halbleiterelements
KR101119387B1 (ko) * 2003-07-18 2012-03-07 하마마츠 포토닉스 가부시키가이샤 절단방법
JP4843253B2 (ja) * 2005-05-23 2011-12-21 株式会社東芝 電力用半導体装置
JP2007036211A (ja) * 2005-06-20 2007-02-08 Fuji Electric Device Technology Co Ltd 半導体素子の製造方法
US7897452B2 (en) * 2005-06-20 2011-03-01 Fuji Electric Systems Co., Ltd. Method of producing a semiconductor device with an aluminum or aluminum alloy rear electrode
JP2007103770A (ja) * 2005-10-06 2007-04-19 Sanken Electric Co Ltd 絶縁ゲート型バイポーラトランジスタ
KR101299604B1 (ko) * 2005-10-18 2013-08-26 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치 및 그 제조 방법
JP2007142000A (ja) * 2005-11-16 2007-06-07 Denso Corp レーザ加工装置およびレーザ加工方法
US20070117287A1 (en) * 2005-11-23 2007-05-24 Semiconductor Energy Laboratory Co., Ltd. Laser irradiation apparatus
JP2007220825A (ja) 2006-02-15 2007-08-30 Sumco Corp シリコンウェーハの製造方法
DE102006055885B4 (de) * 2006-11-27 2018-02-15 Infineon Technologies Austria Ag Verfahren zum Dotieren eines Halbleiterkörpers
JP4412344B2 (ja) 2007-04-03 2010-02-10 株式会社デンソー 半導体装置およびその製造方法
JP5162163B2 (ja) * 2007-06-27 2013-03-13 株式会社ディスコ ウェーハのレーザ加工方法
JP5396703B2 (ja) * 2007-10-09 2014-01-22 富士通セミコンダクター株式会社 熱処理装置及び方法、並びに半導体装置の製造方法
JP5365009B2 (ja) * 2008-01-23 2013-12-11 富士電機株式会社 半導体装置およびその製造方法
JP5374883B2 (ja) * 2008-02-08 2013-12-25 富士電機株式会社 半導体装置およびその製造方法
JP5365063B2 (ja) * 2008-05-07 2013-12-11 株式会社Ｓｕｍｃｏ シリコンウェーハの製造方法
TWI419203B (zh) * 2008-10-16 2013-12-11 Sumco Corp 具吸附槽之固態攝影元件用磊晶基板、半導體裝置、背照式固態攝影元件及其製造方法
US8304829B2 (en) * 2008-12-08 2012-11-06 Fairchild Semiconductor Corporation Trench-based power semiconductor devices with increased breakdown voltage characteristics
WO2010100950A1 (ja) * 2009-03-05 2010-09-10 国立大学法人大阪大学 集光照射基板を用いた半導体薄膜の製造方法、半導体薄膜の製造装置、半導体薄膜の選択成長方法、および半導体素子
WO2011074075A1 (ja) * 2009-12-15 2011-06-23 トヨタ自動車株式会社 半導体装置の製造方法
CN102986011B (zh) * 2010-08-12 2016-05-11 富士电机株式会社 半导体器件的制造方法
JPWO2012056536A1 (ja) * 2010-10-27 2014-03-20 富士電機株式会社 半導体装置および半導体装置の製造方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62112161A (ja) * 1985-11-12 1987-05-23 Sanyo Electric Co Ltd フオトマスクの欠損欠陥修正方法
JP2003318412A (ja) * 2002-02-20 2003-11-07 Fuji Electric Co Ltd 半導体装置およびその製造方法
JP2005203596A (ja) * 2004-01-16 2005-07-28 Seiko Epson Corp 電気光学装置の製造方法、電気光学装置および電子機器
JP2008177203A (ja) 2007-01-16 2008-07-31 Mitsubishi Electric Corp 半導体デバイスの製造方法
JP2009260310A (ja) * 2008-03-28 2009-11-05 Semiconductor Energy Lab Co Ltd 光電変換装置の製造方法及び光電変換装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP2657958A4 *

Cited By (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013065790A (ja) * 2011-09-20 2013-04-11 Denso Corp 半導体装置の製造方法
US10475663B2 (en) 2012-10-02 2019-11-12 Mitsubishi Electric Corporation Semiconductor device and method for manufacturing semiconductor device
US10950461B2 (en) 2012-10-02 2021-03-16 Mitsubishi Electric Corporation Method for manufacturing semiconductor device
JP2015115401A (ja) * 2013-12-10 2015-06-22 三菱電機株式会社 レーザアニール方法およびレーザアニール装置
JP2017059712A (ja) * 2015-09-17 2017-03-23 ローム株式会社 半導体装置および半導体装置の製造方法
JP2017059837A (ja) * 2016-10-25 2017-03-23 三菱電機株式会社 半導体装置の製造方法
JPWO2018084020A1 (ja) * 2016-11-01 2019-06-24 三菱電機株式会社 炭化珪素半導体装置および電力変換装置
JP2018117044A (ja) * 2017-01-18 2018-07-26 株式会社 日立パワーデバイス 半導体装置、及びそれを用いた電力変換装置
WO2018135224A1 (ja) * 2017-01-18 2018-07-26 株式会社日立パワーデバイス 半導体装置、及びそれを用いた電力変換装置
WO2019098270A1 (ja) * 2017-11-15 2019-05-23 富士電機株式会社 半導体装置
US11183601B2 (en) 2017-11-15 2021-11-23 Fuji Electric Co., Ltd. Semiconductor device with carrier lifetime control
WO2019130513A1 (ja) * 2017-12-27 2019-07-04 新電元工業株式会社 Ｍｏｓｆｅｔ、ｍｏｓｆｅｔの製造方法及び電力変換回路
JP6530867B1 (ja) * 2017-12-27 2019-06-12 新電元工業株式会社 Ｍｏｓｆｅｔ、ｍｏｓｆｅｔの製造方法及び電力変換回路
US11942539B2 (en) 2021-03-24 2024-03-26 Kabushiki Kaisha Toshiba Semiconductor device

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CN102870201A (zh) 2013-01-09
JP5472462B2 (ja) 2014-04-16

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