JPWO2012056536A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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Abstract

ｎ-ドリフト領域（１）の表面には、ｐ+コレクタ領域（８）が設けられている。ｐ+コレクタ領域（８）は、ｎ-ドリフト領域（１）とｐｎ接合をなす。コレクタ電極（９）は、ｐ+コレクタ領域（８）に接する。ｎ-ドリフト領域（１）とｐ+コレクタ領域（８）との界面には、ｎ-ドリフト領域（１）からｐ+コレクタ領域（８）に跨って、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域（１０）が設けられている。低ライフタイム領域（１０）は、ｐ+コレクタ領域（８）を形成するために注入されたｐ型不純物の濃度分布に対応して部分的に活性化され、ほぼ活性化されていない状態にある。低ライフタイム領域（１０）は、ｐ+コレクタ領域（８）よりも活性化率が低い。ｐ+コレクタ領域（８）は、コレクタ電極（９）側の表面から例えば０．５μｍ以上０．８μｍ以下の深さまでが電気的に完全に活性化されている。

Description

この発明は、半導体装置および半導体装置の製造方法に関する。
高耐圧を有するディスクリート半導体（Ｄｉｓｃｒｅｔｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、電力変換装置において重要な役割を担っている。ディスクリート半導体として、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）や、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）などが公知である。特に、ＩＧＢＴは、導電度変調によりオン電圧が低くなる特性を有するため、より高電圧での電力変換を要する場合に適用されている。
図２６は、従来のＩＧＢＴを示す断面図である。図２６に示すＩＧＢＴは、ｐ+コレクタ領域となるｐ+基板１０１の上に、ｎ+バッファ領域１０８およびｎ-ドリフト領域１０２が積層されている。ｎ-ドリフト領域１０２の表面層には、ｐベース領域１０３およびｎ+エミッタ領域１０４が選択的に設けられている。ｎ-ドリフト領域１０２の表面の、ｎ+エミッタ領域１０４とｎ-ドリフト領域１０２に挟まれたｐベース領域１０３上には、ゲート絶縁膜１０５を介してゲート電極１０６が設けられている。エミッタ電極１０７は、ｐベース領域１０３およびｎ+エミッタ領域１０４を短絡する。
ＩＧＢＴの動作について説明する。ゲート電極１０６に閾値以上の電圧が印加されると、ゲート絶縁膜１０５近傍のｐベース領域１０３に電子を通すチャネルが形成され、ｎ-ドリフト領域１０２とｎ+エミッタ領域１０４との間で電圧降下が生じて電流が流れる（導通状態）。この定格電流での電圧降下がオン電圧Ｖｏｎである。ｎ-ドリフト領域１０２には、ｎ+エミッタ領域１０４側から電子が注入され、ｐ+基板１０１側から正孔が注入される。このため、ｎ-ドリフト領域１０２中の電子および正孔の数は、ｎ-ドリフト領域１０２に接するｎ+バッファ領域１０８よりも遥かに多くなる。
一方、導通状態からゲート電極１０６に印加される電圧を閾値以下にすると、ｎ-ドリフト領域１０２中の電子および正孔は、ｎ-ドリフト領域１０２から他の領域へと移動し、ｎ-ドリフト領域１０２とｎ+エミッタ領域１０４との間に電子障壁が形成されて電流が遮断される。この導通状態から電流遮断状態になる過程でエネルギー損失Ｅｏｆｆが発生する。このように、オン電圧Ｖｏｎとエネルギー損失Ｅｏｆｆはトレードオフ関係にある。
このようなＩＧＢＴ性能のトレードオフの改善のために、図２６に示すＩＧＢＴには、ｐ+基板１０１のｎ+バッファ領域１０８側の表面層に設けられたｐ+コレクタ領域１０９に、少数キャリアのライフタイムを制御する領域（以下、ライフタイム制御領域とする）１１０が設けられている。ライフタイム制御領域１１０は、ｎ+バッファ領域１０８とｐ+コレクタ領域１０９との界面近傍に、この界面から離れて設けられている。
トレードオフの改善したＩＧＢＴを作製する方法として、次の方法が提案されている。イオン注入およびアニールによって、ｐ+基板１０１の一方の主面の表面層にライフタイム制御領域１１０を形成する。イオン注入は、例えば、ヘリウム（Ｈｅ）などのｎ型不純物を用い、加速エネルギー３４０ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2〜４．０×１０15ｃｍ-2で行う。アニールは、例えば、アニール炉内を真空状態にして、７００℃で６０分間行う。ついで、ライフタイム制御領域１１０の表面に、エピタキシャル成長によりｐ+コレクタ領域１０９、ｎ+バッファ領域１０８およびｎ-ドリフト領域１０２をこの順に積層する。ついで、ｎ-ドリフト領域１０２となるｎ-基板のおもて面（以下、ｎ-ドリフト領域１０２のおもて面とする）側にＩＧＢＴの表面構造を形成し、図２６に示すＩＧＢＴが完成する（例えば、下記非特許文献１参照。）。
また、別の方法として、次の方法が提案されている。図２７は、従来のＩＧＢＴの別の一例を示す断面図である。イオン注入によって、ｐ+基板２０１の一方の主面の表面層に、ライフタイム制御領域２２０となる不純物領域を形成する。イオン注入に用いる不純物は、例えばタングステン（Ｗ）やタンタル（Ｔａ）である。ついで、ライフタイム制御領域２２０の表面に、エピタキシャル成長によりｎ-ドリフト領域２０２を積層する。このとき、ｐ+基板２０１の表面層に形成された不純物領域が、ｎ-ドリフト領域２０２側に拡散する。これにより、ｐ+基板２０１とｎ-ドリフト領域２０２との界面近傍に、ライフタイム制御領域２２０が形成される。ついで、ｎ-ドリフト領域２０２の表面層に、ｐ-ベース領域２０３、ｎ+エミッタ領域２０４、ｐ+コンタクト領域２０８、ゲート絶縁膜２０５、ゲート電極２０６およびエミッタ電極２０７からなるトレンチゲート構造部を形成し、図２７に示すＩＧＢＴが完成する（例えば、下記特許文献１参照。）。
図２８は、従来のＩＧＢＴの別の一例を示す断面図である。ｐ+基板２０１の一方の主面の表面層にｎバッファ領域２０９を形成し、ｎバッファ領域２０９の表面層に、イオン注入によってライフタイム制御領域２２０となる不純物領域を形成する。ついで、ｎバッファ領域２０９の表面に、ｎ-ドリフト領域２０２を形成する。この場合、ｎバッファ領域２０９の表面層にイオン注入された不純物がｎ-ドリフト領域２０２に拡散されることで、ライフタイム制御領域２２０は、ｎバッファ領域２０９とｎ-ドリフト領域２０２との界面近傍に形成される。その他の領域の形成方法は、図２７に示すＩＧＢＴと同様である。
図２９は、従来のＩＧＢＴの別の一例を示す断面図である。図２９に示すＩＧＢＴは、ｎ-ドリフト領域２０２とｎバッファ領域２０９との間に、活性化されていない領域（ライフタイム制御領域）２１０が設けられている。ライフタイム制御領域２１０は、次のように形成される。イオン注入およびアニールによって、ｎ-ドリフト領域２０２となる基板の裏面（以下、ｎ-ドリフト領域２０２の裏面とする）の表面層に、ｎバッファ領域２０９およびｐ+コレクタ領域２１１を順次形成する。ついで、ｎ-ドリフト領域２０２にｐ+コレクタ領域２１１側から、ライフタイム制御領域２１０を形成するためのイオン注入を行う。イオン注入条件は、例えば、リン（Ｐ）などのｎ型不純物を用い、加速エネルギー５００ｋｅＶ、ドーズ量１．０×１０14ｃｍ-2である。ついで、ｐ+コレクタ領域２１１に接するコレクタ電極２１２を形成する。このコレクタ電極２１２を形成するための熱処理による熱拡散によって、ライフタイム制御領域２１０が形成される（例えば、下記特許文献２参照。）。
図３０〜３３は、従来のＩＧＢＴの別の一例の製造方法について順に示す断面図である。図３０に示すように、まず、イオン注入およびアニールによって、ｎ-ドリフト領域１０２となるｎ-基板の一方の主面の表面層に、ｎ+バッファ領域１０８を形成する。イオン注入には、例えば、リンなどのｎ型不純物を用いる。ついで、図３１に示すように、ｎ+バッファ領域１０８の表面に、ライフタイム制御領域１１０を形成するためのイオン注入を行う。イオン注入は、例えば、アルゴン（Ａｒ）などを用い、加速エネルギー１５０ｋｅＶであり、ドーズ量３．０×１０15ｃｍ-2で行う。ついで、図３２に示すようにｎ-基板のｎ+バッファ領域１０８が形成された側の面と、予め用意されたｐ+基板１０１を貼り合せる。ついで、ｎ-基板のｎ+バッファ領域１０８が形成された側の面に対して反対側の面から、ｎ-基板を研削して薄化する。ついで、図３３に示すように、図２６に示すＩＧＢＴと同様に、プレーナゲート構造部を形成する。ライフタイム制御領域１２０は、各工程の熱処理によって、ｎ-ドリフト領域１０２とｎ+バッファ領域１０８との界面近傍に形成される。つまり、ライフタイム制御領域１２０は、ｎ-基板とｐ+基板１０１との貼り合せ面１１３から離れて設けられる（例えば、下記特許文献３および下記非特許文献２参照。）。
図３４は、従来のＩＧＢＴの別の一例を示す断面図である。図３４に示すＩＧＢＴでは、ｎ-ドリフト領域２０２となるｎ-基板の裏面に砒素（Ａｓ）などのｎ型不純物を注入する。ついで、ｎ-基板の裏面に、等間隔の隙間を空けてストライプ状にレーザーを照射してアニール処理（レーザーアニール処理）を行う。これにより、ストライプ状に活性化されたｎバッファ領域２４０およびライフタイム制御領域２５０が同時に形成される。ついで、ｎバッファ領域２４０およびライフタイム制御領域２５０の表面に、ボロン（Ｂ）などのｐ型不純物を注入して、レーザーアニール処理を行うことでｐ+コレクタ領域２１１を形成する。ついで、ｐ+コレクタ領域２１１に接するコレクタ電極２１２を形成し、図３４に示すＩＧＢＴが完成する。その他の領域の形成方法は、図２７に示すＩＧＢＴと同様である（例えば、下記特許文献４参照。）。
また、従来のＩＧＢＴのコレクタ領域とドリフト領域からなるｐｎ接合に、逆バイアス印加時に高い耐圧（以下、逆耐圧とする）を実現させる終端構造を設けた逆阻止型ＩＧＢＴ（ＲＢ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｂｌｏｃｋｉｎｇ ＩＧＢＴ）が公知である。逆阻止型ＩＧＢＴにおいても、上述したＩＧＢＴと同様に、オン電圧とエネルギー損失はトレードオフ関係にある。
図３５は、従来の逆阻止型ＩＧＢＴを示す断面図である。図３５に示す逆阻止型ＩＧＢＴは、ｎ-ドリフト領域１０２となるｎ-基板の裏面の表面層に、ｐコレクタ領域１１１が設けられている。コレクタ電極１１２は、ｐコレクタ領域１１１に接する。ｎ-ドリフト領域１０２の外周端部には、ｎ-ドリフト領域１０２のおもて面からｎ-ドリフト領域１０２を貫通して、ｐコレクタ領域１１１に達するｐ型の分離領域（シリコン貫通分離領域：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ 分離領域）１３０が設けられている。フィールドストッパー電極１３１は、分離領域１３０に接する。ｎ-ドリフト領域１０２のおもて面側には、フローティングのｐ領域１４１と、ｐ領域１４１に接するフィールドプレート電極１４２が設けられ、ｐ領域１４１およびフィールドプレート電極１４２からなる終端構造１４０が形成されている。分離領域１３０および終端構造１４０は、ドリフト電流が流れる活性領域１００を囲む。活性領域１００において、ｐベース領域１０３の表面層には、ｎ+エミッタ領域１０４に接するｐ+コンタクト領域１２２が設けられている。ｎ-ドリフト領域１０２の表面層には、ｐベース領域１０３の下の領域にかけてｐベース領域１０３を覆うｎ領域１２１が設けられている。その他の活性領域１００の構成は、図２６に示すＩＧＢＴと同様である。
図３５に示すように、逆阻止型ＩＧＢＴを作製するためには、ｎ-ドリフト領域１０２の外周端部に分離領域１３０を形成する必要がある。分離領域１３０を形成する方法として、次の方法が提案されている。ｎ-ドリフト領域１０２のおもて面にボロン（Ｂ）などのｐ型不純物を選択的に注入してｐ不純物領域を形成し、高温で長時間拡散させる。このｐ不純物領域が分離領域１３０である。ついで、ｎ-基板のおもて面側にＩＧＢＴの表面構造を形成する。ついで、ｎ-基板の裏面を、分離領域１３０が露出するまで研削する。これにより、ｎ-ドリフト領域１０２のおもて面からｐコレクタ領域１１１に達する分離領域１３０が形成される。
また、別の方法として、次の方法が提案されている。図３６は、従来の逆阻止型ＩＧＢＴの製造過程について示す断面図である。図３６に示すように、ｎ-ドリフト領域１０２となるｎ-基板の裏面全面に、ｐ型不純物を注入して拡散する。これにより、ｎ-ドリフト領域１０２の裏面の全面に、ｐコレクタ領域１１１が形成される。ついで、ｎ-ドリフト領域１０２となるｎ-基板のおもて面に、ｐ型不純物を選択的に注入し、ｐ型不純物領域を形成する。ついで、ｐコレクタ領域１１１に達するまで、ｐ型不純物領域を拡散させる。ｎ-ドリフト領域１０２のおもて面からｐコレクタ領域１１１に達する分離領域１３０が形成される（例えば、下記特許文献５（第２図）参照。）。
図３７は、従来の逆阻止型ＩＧＢＴを示す断面図である。図３７に示す逆阻止型ＩＧＢＴでは、ｐ型の分離領域１５０は、ｎ-ドリフト領域１０２のおもて面からｐコレクタ領域１１１に達するトレンチの側壁に沿って設けられ、ｐコレクタ領域１１１と連結している。トレンチは、ｎ-ドリフト領域１０２の活性領域１００および終端構造１４０を囲む。トレンチの内部には充填物１５１が埋め込まれている。それ以外の構成は、図３５に示す逆阻止型ＩＧＢＴと同様である。
このようなトレンチ構造の分離領域を形成する方法として、第１主面および前記第１主面に対向する第２主面とを有する第１導電型の半導体基板の前記第２主面側に第２導電型の第１不純物領域を形成する工程と、異方性エッチングによって前記半導体基板の周辺領域に前記第１主面から前記第１不純物領域に達するようにトレンチを形成する工程と、イオン注入によってトレンチ側壁より第２導電型の不純物を前記半導体基板内に導入して第２不純物領域を形成する工程を順次行う方法が提案されている（例えば、下記特許文献６参照。）。
図３８は、従来の逆阻止型ＩＧＢＴの別の一例を示す断面図である。図３８に示す逆阻止型ＩＧＢＴは、ｎ-ドリフト領域１０２の｛１００｝面（おもて面）側に、ｐ+型の分離領域１６０と逆阻止型ＩＧＢＴの表面構造を形成する。ＩＧＢＴの表面構造は、図３５に示す逆阻止型ＩＧＢＴと同様である。ついで、ｎ-ドリフト領域１０２の裏面側から、ｎ-ドリフト領域１０２を所定の厚さまで薄くする。ついで、ｎ-ドリフト領域１０２の裏面側からｎ-ドリフト領域１０２を貫通し、おもて面に達する凹部１６１を形成する。ここで、凹部１６１の側壁は、ｎ-ドリフト領域１０２の裏面に対して例えば５４．７°の角度をなす。ついで、イオン注入およびアニールによって、ｎ-ドリフト領域１０２の裏面にｐコレクタ領域１１１を形成するとともに、凹部１６１の側壁にｐ+領域１６２を形成する。これにより、ｐ+領域１６２を介してｐコレクタ領域１１１に連結する分離領域１６０が形成される。
このように外周端部が活性領域側に比べて薄い逆阻止型ＩＧＢＴの分離領域を形成する方法として、次のような方法が提案されている。半導体チップを構成する表面構造を形成した薄い半導体ウエハの表面を両面粘着テープで支持基板に貼り付ける。ついで、薄い半導体ウエハの裏面からスクライブラインとなるトレンチを湿式異方性エッチングで結晶面を出して形成する。ついで、結晶面が露出したトレンチの側面に逆耐圧を維持する分離層を裏面拡散層であるｐコレクタ領域と同時にイオン注入と低温アニールまたはレーザーアニールで形成する（例えば、下記特許文献７参照。）。
米国特許出願公開第２００９／００３２８５１号明細書 米国特許第６５２４８９４号明細書 米国特許第５０２３６９６号明細書 特開２００８−１８１９７５号公報 特開２００４−１６５６１９号公報 特開２００５−０９３９７２号公報 特開２００６−３０３４１０号公報
ドンチン・フー（Ｄｏｎｇｑｉｎｇ．Ｈｕ）、外４名、"ア ニュー インターナル トランスペアレント コレクタ ＩＧＢ（Ａ Ｎｅｗ Ｉｎｔｅｒｎａｌ Ｔｒａｎｓｐａｒｅｎｔ Ｃｏｌｌｅｃｔｏｒ ＩＧＢ）"、（バルセロナ）、パワー半導体デバイス国際シンポジウム２００９（ＩＳＰＳＤ ２００９：２１ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣ’ｓ ２００９）、２００９年６月１４日−１８日、ｐ．２８７−２９０ アキオ・ナカガワ（Ａ．Ｎａｋａｇａｗａ）、外４名、"１８００Ｖ バイポーラ−モード ＭＯＳＦＥＴｓ：ア ファースト アプリケーション オブ シリコン ウェハー ダイレクト ボンディング（ＳＤＢ） テクニーク トゥ ア パワー デバイス（１８００Ｖ Ｂｉｐｏｌａｒ−Ｍｏｄｅ ＭＯＳＦＥＴｓ：Ａ Ｆｉｒｓｔ Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ Ｗａｆｅｒ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ（ＳＤＢ） Ｔｅｃｈｎｉｑｕｅ ｔｏ ａ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）"、（米国）、国際電子デバイス会議（ＩＥＤＭ：１９８６ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）、１９８６年、第３２巻、ｐ．１２２−１２５
しかしながら、上述した図２６〜図３４に示すＩＧＢＴでは、ライフタイム制御領域を形成するためだけのイオン注入工程が増えてしまう。また、図２６，３３に示すＩＧＢＴでは、イオン注入時のドーズ量が高く、それぞれ１．０×１０15ｃｍ-2台，１．０×１０16ｃｍ-2台にまで及ぶため、製造コストが増大してしまうという問題がある。図２７，２８に示すＩＧＢＴでは、ライフタイム制御領域を形成するための特殊なイオン注入装置を必要とするため、一般的な製造ラインにのせることができないという問題がある。図３４に示すＩＧＢＴでは、枚葉処理によるレーザーアニール処理を２回行う必要があるため、スループットが低下するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、オン電圧とエネルギー損失のトレードオフ関係を改善することができる半導体装置および半導体装置の製造方法を提供することを目的とする。電気的特性を向上した半導体装置および半導体装置の製造方法を提供することを目的とする。また、製造コストを低減することができる半導体装置および半導体装置の製造方法を提供することを目的とする。また、効率的に作製することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、請求項１の発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１の半導体領域と、前記第１の半導体領域に接し、該第１の半導体領域とｐｎ接合をなす第２導電型の第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との界面に設けられ、該第２の半導体領域の第２導電型不純物の濃度分布に対応して電気的に活性化された、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域と、を備える。
また、請求項２の発明にかかる半導体装置は、請求項１に記載の発明において、前記低ライフタイム領域は、前記第１の半導体領域から前記第２の半導体領域に跨って設けられていることを特徴とする。
また、請求項３の発明にかかる半導体装置は、請求項２に記載の発明において、前記低ライフタイム領域は、前記第２の半導体領域が前記第１の半導体領域と接する面に対して反対側の表面から０．４μｍ以上１．２μｍ以下の深さで設けられていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、請求項４の発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第５の半導体領域と、前記第５の半導体領域に接し、該第５の半導体領域とｐｎ接合をなす第２導電型の第２の半導体領域と、前記第５の半導体領域と前記第２の半導体領域との界面に設けられ、該第２の半導体領域の第２導電型不純物の濃度分布に対応して電気的に活性化された、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域と、を備える。
また、請求項５の発明にかかる半導体装置は、請求項４に記載の発明において、前記低ライフタイム領域は、前記第５の半導体領域から前記第２の半導体領域に跨って設けられていることを特徴とする。
また、請求項６の発明にかかる半導体装置は、請求項５に記載の発明において、前記低ライフタイム領域は、前記第２の半導体領域が前記第５の半導体領域と接する面に対して反対側の表面から０．４μｍ以上１．２μｍ以下の深さで設けられていることを特徴とする。
また、請求項７の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記低ライフタイム領域の活性化率は、前記第２の半導体領域の活性化率よりも低いことを特徴とする。
また、請求項８の発明にかかる半導体装置は、請求項１〜６のいずれか一つに記載の発明において、前記第２の半導体領域の、前記第１の半導体領域に接する面に対して反対側の表面から０．５μｍ以上０．８μｍ以下の深さまでの部分が電気的に活性化されていることを特徴とする。
また、請求項９の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１の半導体領域の、前記第２の半導体領域が設けられた側の面に対して反対側の表面層に選択的に設けられた第２導電型の第３の半導体領域と、前記第１の半導体領域から前記第３の半導体領域の表面に跨って設けられた第１の絶縁膜と、前記第１の半導体領域の表面に、前記第１の絶縁膜に接して設けられた、該第１の絶縁膜よりも膜厚の厚い第２の絶縁膜と、前記第１の絶縁膜および第２の絶縁膜上に設けられた第１の電極と、前記第３の半導体領域の表面層の一部に、前記第１の電極の端部に整合して設けられた第１導電型の第４の半導体領域と、前記第３の半導体領域および第４の半導体領域に接する第２の電極と、前記第２の半導体領域に接する第３の電極と、をさらに備えることを特徴とする。
また、請求項１０の発明にかかる半導体装置は、請求項９に記載の発明において、前記第３の半導体領域の表面層に選択的に設けられ、かつ前記第４の半導体領域の下の領域を覆い、該第３の半導体領域よりも抵抗率の低い第２導電型の第６の半導体領域をさらに備える。そして、前記第２の電極は、前記第４の半導体領域および前記第６の半導体領域に接することを特徴とする。
また、請求項１１の発明にかかる半導体装置は、請求項１に記載の発明において、前記第１の半導体領域の、前記第２の半導体領域が設けられた側の面に対して反対側の表面層に選択的に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内部に、第１の絶縁膜を介して埋め込まれた第１の電極と、前記第３の半導体領域の表面層に選択的に設けられ、かつ前記トレンチの側壁に設けられた前記第１の絶縁膜を介して前記第１の電極と隣り合う第１導電型の第４の半導体領域と、前記第３の半導体領域および前記第４の半導体領域に接する第２の電極と、前記第２の半導体領域に接する第３の電極と、を備えることを特徴とする。
また、請求項１２の発明にかかる半導体装置は、請求項１１に記載の発明において、前記第３の半導体領域の表面層に選択的に設けられ、かつ前記第４の半導体領域の下の領域を覆い、該第３の半導体領域よりも抵抗率の低い第２導電型の第６の半導体領域をさらに備える。そして、前記第２の電極は、前記第４の半導体領域および前記第６の半導体領域に接することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、請求項１３の発明にかかる半導体装置の製造方法は、第１導電型の第１の半導体領域と第２導電型の第２の半導体領域とからなるｐｎ接合を有し、該ｐｎ接合の界面に、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域を備える半導体装置を製造するにあたって、次の特徴を有する。前記第１の半導体領域の表面に、第１の加速エネルギーで第２導電型不純物を注入した後、該第１の半導体領域の第２導電型不純物が注入された表面に、前記第１の加速エネルギーと異なる第２の加速エネルギーで第２導電型不純物を注入する注入工程を行う。
また、請求項１４の発明にかかる半導体装置の製造方法は、請求項１３に記載の発明において、さらに、前記注入工程によって注入された第２導電型不純物を部分的に活性化し、前記第１の半導体領域の表面層に、前記第２の半導体領域を形成するとともに、該第１の半導体領域と該第２の半導体領域との界面に、第２導電型不純物の濃度分布に対応して活性化された前記低ライフタイム領域を形成する活性化工程を行うことを特徴とする。
また、請求項１５の発明にかかる半導体装置の製造方法は、請求項１４に記載の発明において、前記活性化工程では、前記第１の半導体領域の第２導電型不純物が注入された表面に、照射エネルギー密度が１．０×１０-3Ｊ／ｃｍ2以上２．０×１０-3Ｊ／ｃｍ2以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを照射し、第２導電型不純物を部分的に活性化することを特徴とする。
また、請求項１６の発明にかかる半導体装置の製造方法は、請求項１４に記載の発明において、前記活性化工程では、前記低ライフタイム領域を、前記第２の半導体領域から前記第１の半導体領域に跨って形成することを特徴とする。
また、請求項１７の発明にかかる半導体装置の製造方法は、請求項１６に記載の発明において、前記活性化工程では、前記低ライフタイム領域を、前記第２の半導体領域が前記第１の半導体領域と接する面に対して反対側の表面から０．４μｍ以上１．２μｍ以下の深さで形成することを特徴とする。
また、請求項１８の発明にかかる半導体装置の製造方法は、請求項１４に記載の発明において、前記活性化工程では、前記第１の半導体領域の第２導電型不純物が注入された表面から０．５μｍ以上０．８μｍ以下の深さまでの領域を電気的に活性化して、前記第２の半導体領域を形成することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、請求項１９の発明にかかる半導体装置の製造方法は、第１導電型の第１の半導体領域の表面層に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第５の半導体領域と、第２導電型の第２の半導体領域とからなるｐｎ接合を有し、該ｐｎ接合の界面に、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域を備える半導体装置を製造するにあたって、次の特徴を有する。前記第５の半導体領域の表面に、第１の加速エネルギーで第２導電型不純物を注入した後、該第５の半導体領域の第２導電型不純物が注入された表面に、前記第１の加速エネルギーと異なる第２の加速エネルギーで第２導電型不純物を注入する注入工程を行う。
また、請求項２０の発明にかかる半導体装置の製造方法は、請求項１９に記載の発明において、前記注入工程によって注入された第２導電型不純物を部分的に活性化し、前記第５の半導体領域の表面層に、前記第２の半導体領域を形成するとともに、該第５の半導体領域と該第２の半導体領域との界面に、第２導電型不純物の濃度分布に対応して活性化された前記低ライフタイム領域を形成する活性化工程を行うことを特徴とする。
また、請求項２１の発明にかかる半導体装置の製造方法は、請求項２０に記載の発明において、前記活性化工程では、前記第５の半導体領域の第２導電型不純物が注入された表面に、照射エネルギー密度が１．０×１０-3Ｊ／ｃｍ2以上２．０×１０-3Ｊ／ｃｍ2以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを照射して、第２導電型不純物を部分的に活性化することを特徴とする。
また、請求項２２の発明にかかる半導体装置の製造方法は、請求項２０に記載の発明において、前記活性化工程では、前記低ライフタイム領域を、前記第２の半導体領域から前記第５の半導体領域に跨って形成することを特徴とする。
また、請求項２３の発明にかかる半導体装置の製造方法は、請求項２２に記載の発明において、前記活性化工程では、前記低ライフタイム領域を、前記第２の半導体領域が前記第５の半導体領域と接する面に対して反対側の表面から０．４μｍ以上１．２μｍ以下の深さで形成することを特徴とする。
また、請求項２４の発明にかかる半導体装置の製造方法は、請求項２０に記載の発明において、前記活性化工程では、前記第５の半導体領域の第２導電型不純物が注入された表面から０．５μｍ以上０．８μｍ以下の深さまでの領域を電気的に活性化して、前記第２の半導体領域を形成することを特徴とする。
また、請求項２５の発明にかかる半導体装置の製造方法は、請求項１４〜１８、２０〜２４のいずれか一つに記載の発明において、前記活性化工程では、前記低ライフタイム領域の活性化率を、前記第２の半導体領域の活性化率よりも低くすることを特徴とする。
また、請求項２６の発明にかかる半導体装置の製造方法は、請求項１４〜２４のいずれか一つに記載の発明において、前記第１の加速エネルギーは１００ｋｅＶ以上３００ｋｅＶ以下であることを特徴とする。
また、請求項２７の発明にかかる半導体装置の製造方法は、請求項１４〜２４のいずれか一つに記載の発明において、前記第２の加速エネルギーは３０ｋｅＶ以上６０ｋｅＶ以下であることを特徴とする。
また、請求項２８の発明にかかる半導体装置の製造方法は、請求項１４〜２４のいずれか一つに記載の発明において、前記第１の加速エネルギーで注入される第２導電型不純物のドーズ量は１．０×１０13ｃｍ-2以上３．０×１０14ｃｍ-2以下であることを特徴とする。
また、請求項２９の発明にかかる半導体装置の製造方法は、請求項１４〜２４のいずれか一つに記載の発明において、前記第２の加速エネルギーで注入される第２導電型不純物のドーズ量は１．０×１０13ｃｍ-2以上３．０×１０14ｃｍ-2以下であることを特徴とする。
また、請求項３０の発明にかかる半導体装置の製造方法は、請求項１４〜２４のいずれか一つに記載の発明において、前記第１の加速エネルギーで注入される第２導電型不純物は硼素であることを特徴とする。
また、請求項３１の発明にかかる半導体装置の製造方法は、請求項１４〜２４のいずれか一つに記載の発明において、前記第２の加速エネルギーで注入される第２導電型不純物は硼素であることを特徴とする。
上述した請求項１〜１２によれば、第１の半導体領域と第２の半導体領域との界面に、第２の半導体領域の第２導電型不純物の濃度分布に対応して部分的に活性化された、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域が設けられている。つまり、低ライフタイム領域は、第２の半導体領域よりも活性化率が低く、ほぼ活性化されていない。このため、ターンオン時に、第２の半導体領域から第１の半導体領域への少数キャリア（ホール）の注入を抑制することができる。これにより、ターンオン時に、オン電圧Ｖｏｎを低減することができる。一方、ターンオフ時には、低ライフタイム領域は、第２の半導体領域の第３の電極側の電子の再結合を加速させ、コレクタ電流が流れる時間を短くする。これにより、ターンオフ時に、エネルギー損失Ｅｏｆｆを低減することができる。
また、上述した請求項１３〜３１によれば、注入工程において加速エネルギーの異なる２回のイオン注入を行うことで、第２の半導体領域と低ライフタイム領域を同時に形成することができる。これにより、低ライフタイム領域を形成するためだけのイオン注入工程を行う必要がない。また、低ライフタイム領域を形成するためのイオン注入のドーズ量を従来よりも低くすることができる。
また、注入工程において、加速エネルギーの異なる２回のイオン注入を行うことで、第１の半導体領域の表面層の、第２の半導体領域が形成される部分のドーズ量を従来よりも高くすることができる。
また、従来のイオン注入装置を用いて、低ライフタイム領域を形成することができる。このため、低ライフタイム領域を形成するための特殊なイオン注入装置を必要としない。これにより、本発明の半導体装置を一般的な製造ラインで作製することができる。また、１回の熱処理で低ライフタイム領域を形成することができる。このため、スループットを向上することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、オン電圧とエネルギー損失のトレードオフ関係を改善することができるという効果を奏する。また、電気的特性を向上することができるという効果を奏する。また、製造コストを低減することができるという効果を奏する。また、半導体装置を効率的に作製することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置を示す断面図である。 図２は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図３は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図６は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図７は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図８は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図９は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１０は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１１は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１２は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１３は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１４は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１５は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１６は、実施の形態４にかかる半導体装置の製造過程を示す断面図である。 図１７は、実施の形態４にかかる半導体装置の製造過程を示す断面図である。 図１８は、実施の形態４にかかる半導体装置の製造過程を示す断面図である。 図１９は、実施の形態４にかかる半導体装置の製造過程を示す断面図である。 図２０は、実施の形態４にかかる半導体装置の製造過程を示す断面図である。 図２１は、本発明にかかる半導体装置の電気的特性を検証する回路図である。 図２２は、本発明にかかる半導体装置のオン電圧とエネルギー損失との関係を示す特性図である。 図２３は、本発明にかかる半導体装置の不純物濃度分布を模式的に示す特性図である。 図２４は、本発明にかかる半導体装置のライフタイムの分布を模式的に示す特性図である。 図２５は、本発明にかかる半導体装置の硼素濃度分布を示す特性図である。 図２６は、従来のＩＧＢＴを示す断面図である。 図２７は、従来のＩＧＢＴの別の一例を示す断面図である。 図２８は、従来のＩＧＢＴの別の一例を示す断面図である。 図２９は、従来のＩＧＢＴの別の一例を示す断面図である。 図３０は、従来のＩＧＢＴの別の一例の製造方法について順に示す断面図である。 図３１は、従来のＩＧＢＴの別の一例の製造方法について順に示す断面図である。 図３２は、従来のＩＧＢＴの別の一例の製造方法について順に示す断面図である。 図３３は、従来のＩＧＢＴの別の一例の製造方法について順に示す断面図である。 図３４は、従来のＩＧＢＴの別の一例を示す断面図である。 図３５は、従来の逆阻止型ＩＧＢＴを示す断面図である。 図３６は、従来の逆阻止型ＩＧＢＴの製造過程について示す断面図である。 図３７は、従来の逆阻止型ＩＧＢＴを示す断面図である。 図３８は、従来の逆阻止型ＩＧＢＴの別の一例を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置を示す断面図である。図１に示す半導体装置は、プレーナゲート構造のＩＧＢＴである。ｎ-型（第１導電型）のウエハからなるｎ-ドリフト領域（第１の半導体領域）１に、ドリフト電流が流れる活性領域と、活性領域を囲む終端構造部（不図示）が設けられている。ウエハとして、安価な例えば浮遊帯（ＦＺ：Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法によって作成されたシリコンウェハ（以下、ＦＺウェハとする）を用いるのが好ましい。ＩＧＢＴ完成後の最終的なＦＺウエハの厚さＴｓｕｂは、２４５μｍ以上２８５μｍ以下であってもよい。
ｎ-ドリフト領域１となるウエハのおもて面（ｎ-ドリフト領域１のおもて面）の表面層には、ｐ型（第２導電型）のｐベース領域（第３の半導体領域）２が選択的に設けられている。また、ｎ-ドリフト領域１の表面の表面層には、ｎ-ドリフト領域１の表面からｐベース領域２の下の領域にかけてｐベース領域２を覆うｎ領域１１が設けられている。ｎ領域１１は、ｎ-ドリフト領域１よりも低い抵抗率を有する。
ｎ-ドリフト領域１からｐベース領域２の表面に跨って、ゲート絶縁膜（第１の絶縁膜）５ａが設けられている。ｎ-ドリフト領域１の表面には、ゲート絶縁膜５ａに接する酸化膜領域（第２の絶縁膜）５ｂが設けられている。つまり、酸化膜領域５ｂは、隣り合うｐベース領域２の表面に設けられたゲート絶縁膜５ａの間に、ゲート絶縁膜５ａに接して設けられている。酸化膜領域５ｂは、ゲート絶縁膜５ａよりも膜厚が厚い。酸化膜領域５ｂの、一方の端部に接するゲート絶縁膜５ａ側から他方の端部に接するゲート絶縁膜５ａまでの長さ（以下、第１の長さとする）ＬＴは、２３μｍであってもよい。ゲート絶縁膜５ａの、第１の長さＬＴを計測する方向と同じ方向の長さ（以下、第２の長さとする）Ｌｃｈは、９．５μｍであってもよい。ゲート電極６（第１の電極）は、ゲート絶縁膜５ａおよび酸化膜領域５ｂの上に設けられている。
ｐベース領域２の表面層には、ｎ+エミッタ領域（第４の半導体領域）３が選択的に設けられている。ｎ+エミッタ領域３は、ゲート電極６の端部に自己整合している。また、ｎ+エミッタ領域３は、ゲート絶縁膜５ａの下の領域の一部にかかるように設けられている。ｎ+エミッタ領域３は、ｎ-ドリフト領域１よりも低い抵抗率を有する。また、ｐベース領域２の表面層には、ｐ+コンタクト領域（第６の半導体領域）４が選択的に設けられている。ｐ+コンタクト領域４は、ｐベース領域２よりも低い抵抗率を有する。また、ｐ+コンタクト領域４は、ｎ+エミッタ領域３に接し、ｎ+エミッタ領域３の下の領域の一部を覆う。
エミッタ電極７は、ｎ+エミッタ領域３およびｐ+コンタクト領域４に接し、ｎ+エミッタ領域３とｐ+コンタクト領域４を短絡する。また、ｐ+コンタクト領域４は、設けられていなくてもよい。その場合、エミッタ電極７は、ｐベース領域２およびｎ+エミッタ領域３に接し、ｐベース領域２とｎ+エミッタ領域３を短絡する。
ｎ-ドリフト領域１からなるウエハの裏面（ｎ-ドリフト領域１の裏面）の表面には、ｐ+コレクタ領域（第２の半導体領域）８が設けられている。ｐ+コレクタ領域８は、ｎ-ドリフト領域１とｐｎ接合をなす。コレクタ電極（第３の電極）９は、ｐ+コレクタ領域８に接する。
ｎ-ドリフト領域１とｐ+コレクタ領域８との界面には、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域１０が設けられている。具体的には、低ライフタイム領域１０は、ｎ-ドリフト領域１とｐ+コレクタ領域８との界面を含んで、ｐ+コレクタ領域８からｎ-ドリフト領域１に跨って設けられている。また、低ライフタイム領域１０は、ｐ+コレクタ領域８を形成するために注入された例えば硼素などのｐ型不純物（第２導電型不純物）の濃度分布に対応して部分的に活性化されている。部分的に活性化されているとは、活性化されていない部分があることで、活性化率が１００％に満たないことをいう。具体的には、低ライフタイム領域１０は、ｐ+コレクタ領域８よりも活性化率が低く、例えば１０％以下の活性化率でほぼ活性化されていない。つまり、低ライフタイム領域１０は、ｐ+コレクタ領域８を形成するために注入されて、ｎ-ドリフト領域１とｐ+コレクタ領域８との界面からｎ-ドリフト領域１側およびｐ+コレクタ領域８側に存在し、かつ活性化されていないｐ型不純物が存在する領域である。
ｐ+コレクタ領域８がコレクタ電極９と接する側の表面層から、例えば０．４μｍ以上１．２μｍ以下の深さまでを、低ライフタイム領域１０とするのが好ましい。ｐ+コレクタ領域８は、コレクタ電極９側の表面から例えば０．５μｍ以上０．８μｍ以下の深さまでが電気的に完全に活性化されているのが好ましい。そして、ｐ+コレクタ領域８の、コレクタ電極９側の表面から例えば０．５μｍ以上０．８μｍ以下より深い部分は、低ライフタイム領域１０とするのが好ましい。
図２〜１５は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。例えば、１７００Ｖの耐圧を有するプレーナゲート構造のＩＧＢＴを作製する方法について説明する。ここでは、ウエハのおもて面を上にして図示しているが、半導体ウエハの面は、各工程において適宜反転されているものとする（以下、図１６〜２０においても同様）。まず、ｎ-ドリフト領域１となるｎ-型のＦＺウエハを用意する。ＦＺウエハの抵抗率は、例えば８０Ω・ｃｍ以上１２０Ω・ｃｍ以下であってもよい。ついで、イオン注入および熱拡散処理によって、終端構造が形成される領域の、ｎ-ドリフト領域１のおもて面の表面層に、フローティングのｐ領域（不図示）を形成する（図３５参照）。ついで、フローティングのｐ領域の形成によって活性領域の、ｎ-ドリフト領域１のおもて面の表面に形成された酸化膜（不図示）を除去する。以下、活性領域に形成される各領域について説明する。
ついで、図２に示すように、ｎ-ドリフト領域１のおもて面の表面に、酸化膜領域５ｂとなる熱酸化膜を成長させる。熱酸化膜の厚さは、例えば、７００μｍ以上１０００μｍ以上であってもよい。ついで、フォトリソグラフィにより、酸化膜領域５ｂとなる熱酸化膜の表面に、熱酸化膜の一部が露出するように開口するレジストマスク２１を形成する。ついで、レジストマスク２１をマスクとしてエッチングを行い、レジストマスク２１の開口部に露出する熱酸化膜を除去する。これにより、ｎ-ドリフト領域１のおもて面の表面に、酸化膜領域５ｂが形成される。そして、レジストマスク２１を除去し、ＦＺウエハを洗浄する。ここで、エッチング方法として、ウエットエッチングを用いてもよいし、ドライエッチングを用いてもよい（以下、熱酸化膜をエッチングする処理において同様）。
ついで、図３に示すように、ｎ-ドリフト領域１のおもて面側に、スクリーン酸化膜２２を成長させる。ついで、ｎ-ドリフト領域１のおもて面に、スクリーン酸化膜２２の上から例えばリン（Ｐ）イオンをイオン注入する。ここで、イオン注入の加速エネルギーを例えば１００ｋｅＶとし、ドーズ量を１．０×１０12ｃｍ-2以上１．５×１０12ｃｍ-2以下としてもよい。これにより、ｎ-ドリフト領域１のおもて面の、表面に酸化膜領域５ｂが形成されていない部分の表面層に、ｎ領域１１となる不純物領域が形成される。
ついで、熱拡散処理によって、ｎ領域１１となる不純物領域を拡散させる。例えば、不活性ガス雰囲気下において１１５０℃で５時間の熱拡散処理を行ってもよい。これにより、図４に示すように、ｎ領域１１が形成される。ついで、図５に示すように、ウエットエッチングによって、ＦＺウエハ表面のシリコンが露出するまで酸化膜を除去する。これにより、スクリーン酸化膜２２が除去される。ついで、ｎ-ドリフト領域１のおもて面側に、ゲート絶縁膜５ａを成長させる。これにより、ゲート絶縁膜５ａは、酸化膜領域５ｂに接する。ついで、ｎ-ドリフト領域１のおもて面側の全面に、ゲート電極６となるｎ型の低抵抗率のポリシリコン層を堆積する。ここで、ポリシリコン層の厚さは、例えば、０．４μｍ以上０．８μｍ以上であってもよい。
ついで、図６に示すように、フォトリソグラフィにより、ゲート電極６となるポリシリコン層の表面に、ポリシリコン層の一部が露出するように開口するレジストマスク２３を形成する。ついで、レジストマスク２３をマスクとして等方性エッチングまたは異方性エッチングを行い、レジストマスク２３の開口部に露出するポリシリコン層を除去する。これにより、ｎ-ドリフト領域１のおもて面の表面に、ゲート絶縁膜５ａおよび酸化膜領域５ｂを介してゲート電極６が形成される。そして、レジストマスク２３を除去し、ＦＺウエハを洗浄する。
ついで、図７に示すように、ｎ-ドリフト領域１のおもて面に、ゲート電極６をマスクとしてゲート電極６に自己整合するように例えば硼素（Ｂ）イオンＦＺウエハの表面に対して垂直な方向からイオン注入する。ここで、イオン注入の加速エネルギーを例えば４５ｋｅＶとし、ドーズ量を１．０×１０14ｃｍ-2台としてもよい。これにより、ｎ領域１１の表面層に、ゲート電極６の端部に自己整合して、ｐベース領域２となる不純物領域（不図示）が形成される。そして、ＦＺウエハを洗浄する。
ついで、図８に示すように、熱拡散によって、ｐベース領域２を拡散させる。例えば、不活性ガス雰囲気下において１１５０℃で２時間の熱拡散処理を行ってもよい。ついで、図９に示すように、フォトリソグラフィにより、ｎ-ドリフト領域１のおもて面側に、ｐ+コンタクト領域４が形成される領域が開口するレジストマスク２４を形成する。ついで、ｎ-ドリフト領域１のおもて面に、ゲート絶縁膜５ａの上から例えば硼素イオンをイオン注入する。ここで、イオン注入の加速エネルギーを例えば１５０ｋｅＶとし、ドーズ量を２．０×１０15ｃｍ-2台としてもよい。これにより、ｐベース領域２の表面層に、ｐ+コンタクト領域４となる不純物領域（不図示）が形成される。そして、レジストマスク２４を除去し、ＦＺウエハを洗浄する。
ついで、熱拡散によって、ｐ+コンタクト領域４となる不純物領域を拡散させる。これにより、図１０に示すように、ｐ+コンタクト領域４が形成される。ついで、図１１に示すように、フォトリソグラフィにより、ｎ-ドリフト領域１のおもて面側に、ｎ+エミッタ領域３が形成される領域が開口するレジストマスク２５を形成する。ついで、ｎ-ドリフト領域１のおもて面に、ゲート絶縁膜５ａの上から例えば砒素（Ａｓ）イオンをイオン注入する。ここで、イオン注入の加速エネルギーを例えば１２０ｋｅＶとし、ドーズ量を１．０×１０15ｃｍ-2台としてもよい。これにより、ｐベース領域２およびｐ+コンタクト領域４の表面層に、ｎ+エミッタ領域３となる不純物領域（不図示）が形成される。そして、レジストマスク２５を除去し、ＦＺウエハを洗浄する。
ついで、熱拡散によって、ｎ+エミッタ領域３となる不純物領域を拡散させる。これにより、図１２に示すように、ｎ+エミッタ領域３が形成される。ついで、ｎ-ドリフト領域１のおもて面側に、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜と層間絶縁膜（ＢＰＳＧ：Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）の複合膜１２を堆積する。ＨＴＯ膜の厚さは、例えば２００μｍであってもよい。層間絶縁膜の厚さは、例えば１μｍであってもよい。以降、ＨＴＯ膜および層間絶縁膜からなる複合膜１２を、単に層間絶縁膜１２とする。ついで、層間絶縁膜１２に不活性ガス雰囲気下において熱処理を施す。
ついで、フォトリソグラフィにより、ｎ-ドリフト領域１のおもて面側に、エミッタ電極７とのコンタクト部分が開口するレジストマスク２６を形成する。ついで、レジストマスク２６をマスクとして異方性エッチング、または等方性エッチングおよび異方性エッチングを組み合わせて行い、レジストマスク２６の開口部に露出する層間絶縁膜１２およびゲート絶縁膜５ａを除去して、ＦＺウエハの表面を露出させる。これにより、ｎ+エミッタ領域３およびｐ+コンタクト領域４が露出する。そして、レジストマスク２６を除去し、ＦＺウエハを洗浄する。
ついで、図１３に示すように、スパッタリングによって、ｎ-ドリフト領域１のおもて面側に、エミッタ電極７となるアルミニウム（Ａｌ）膜を堆積する。ついで、図示省略するが、フォトリソグラフィによって形成されたレジストマスクをマスクとしてウエットエッチングまたはドライエッチングを行い、エミッタ電極７をパターニングする。これにより、エミッタ電極７が形成される。そして、レジストマスクを除去し、ＦＺウエハを洗浄する。
ついで、図示省略するが、ｎ-ドリフト領域１のおもて面側に、窒化シリコン（ＳｉＮ）膜またはポリイミド膜を堆積する。フォトリソグラフィによって形成されたレジストマスクをマスクとしてエッチングを行い、エミッタ電極７上に堆積された膜をパターニングし、エミッタ電極７の一部を露出する。これにより、エミッタ電極７と例えば外部装置とを接続するためのパッド（ＰＡＤ）領域が形成される。そして、レジストマスクを除去し、ＦＺウエハを洗浄する。
ついで、図１４に示すように、ｎ-ドリフト領域１のおもて面側に、ＦＺウエハの表面構造を保護するレジスト（以下、保護レジストとする）２７を塗布して硬化する。ついで、保護レジスト２７の上に、バックグラインド（ＢＧ：Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）時にウエハを保護するテープ（以下、ＢＧテープとする）２８を貼り付ける。ついで、ｎ-ドリフト領域１の裏面側からｎ-ドリフト領域１を研削し、ＦＺウエハを薄化する。そして、ＢＧテープ２８を除去し、ＦＺウエハを洗浄する。ついで、研削によってｎ-ドリフト領域１の裏面に生じた損傷の除去、およびＦＺウエハにかかる応力の緩和を図るために、エッチングによって、ｎ-ドリフト領域１の裏面全面を均一に除去し、ＦＺウエハを５μｍ以上２０μｍ以下程度に薄くする。
ついで、図１５に示すように、ｎ-ドリフト領域１の裏面の全面に、異なる加速エネルギーで、ｐ型不純物イオン（第２導電型不純物）のイオン注入を２回行う（注入工程）。具体的には、ｎ-ドリフト領域１の裏面の全面に、第１の加速エネルギーでｐ型不純物イオンをイオン注入した後、ｎ-ドリフト領域１のｐ型不純物イオンがイオン注入された裏面の全面に、再度、第２の加速エネルギーでｐ型不純物イオンをイオン注入する。ｐ型不純物イオンとして、硼素イオンを用いるのが好ましい。その理由は、後述する。第２の加速エネルギーは、第１の加速エネルギーより低い。例えば、１回目のイオン注入では、第１の加速エネルギーを例えば１００ｋｅＶ以上３００ｋｅＶ以下とし、ドーズ量を１．０×１０13ｃｍ-2以上３．０×１０14ｃｍ-2以下としてもよい。２回目のイオン注入では、第２の加速エネルギーを例えば３０ｋｅＶ以上６０ｋｅＶ以下とし、ドーズ量を１．０×１０13ｃｍ-2以上３．０×１０14ｃｍ-2以下としてもよい。１回目のイオン注入と２回目のイオン注入は、同じドーズ量で行ってもよいし、異なるドーズ量で行ってもよいし、順番を入れ替えてもよい。
ついで、熱処理によって、ｎ-ドリフト領域１の裏面に導入したｐ型不純物を電気的に活性化し、ｎ-ドリフト領域１の裏面の表面層にｐ+コレクタ領域８を形成するとともに、ｎ-ドリフト領域１とｐ+コレクタ領域８との界面に低ライフタイム領域１０を形成する（活性化工程）。つまり、ｎ-ドリフト領域１の裏面のｐ型不純物イオンがイオン注入された表面層において、表面から上記深さまでの部分（ｐ+コレクタ領域８となる領域のＦＺウエハ表面に近い部分）を電気的に完全に活性化し、深い部分（低ライフタイム領域１０となる領域）を部分的に活性化させない。ｐ+コレクタ領域８の、電気的に完全に活性化する部分の深さは上述したとおりである。
活性化工程において、低ライフタイム領域１０は、注入工程によって注入されたｐ型不純物の濃度分布に対応して部分的に活性化された領域となる。これにより、低ライフタイム領域１０の活性化率は、ｐ+コレクタ領域８の活性化率よりも低くなる。完全に活性化されたｐ+コレクタ領域８と、部分的に活性化されている低ライフタイム領域１０によって、ｐ+コレクタ領域８と低ライフタイム領域１０の合計の活性化率は、５２％以上５５％以下程度であるのがよい。つまり、ｎ-ドリフト領域１の裏面の表面層に２回に渡ってイオン注入されたｐ型不純物の活性化率が、５２％以上５５％以下程度となる。
具体的には、低ライフタイム領域１０の活性化率は、ＦＺウエハ表面に近い部分で９０％程度であってもよいが、低ライフタイム領域１０全体で１０％以下であるのが望ましい。つまり、低ライフタイム領域１０を含むＦＺウエハの表面から深い部分の活性化率が、１０％以下であるのが好ましい。より具体的には、低ライフタイム領域１０を含み、かつＦＺウエハの表面から０．７５μｍより深い部分の活性化率は、例えば１０％以下であるのが好ましい。
詳細には、活性化工程では、例えば、ｎ-ドリフト領域１の硼素イオンがイオン注入された裏面にレーザーを照射し、ｎ-ドリフト領域１の裏面に導入した硼素を電気的に活性化する。このとき、照射エネルギー密度が１．０×１０-3Ｊ／ｃｍ2以上２．０×１０-3Ｊ／ｃｍ2以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを用いてもよい。また、波長が５３２ｎｍのＹＡＧレーザーを用いてもよい。好ましくは、シリコンが溶解する臨界の照射エネルギー密度よりも低い照射エネルギー密度を有するレーザーを用いるのがよい。また、例えば、アニール炉によって、ＦＺウエハを３８０℃で１時間のアニールを行い、ｎ-ドリフト領域１の裏面に導入した硼素を電気的に活性化してもよい。
アニール炉によって活性化工程を行う場合、低ライフタイム領域１０を含むＦＺウエハの表面から深い部分の活性化率を、例えば１％以上６％以下とすることができる。レーザーを用いて活性化工程を行う場合、アニール炉によって活性化工程を行う場合に比べて活性化率が高くなるので、ｎ-ドリフト領域１とｐ+コレクタ領域８とのｐｎ接合からのリーク電流を少なくすることができる。
そして、ｎ-ドリフト領域１のおもて面側の表面構造を保護する保護レジスト２７を除去し、ＦＺウエハを洗浄する。ついで、ｐ+コレクタ領域８の表面に、コレクタ電極９となる電極材を堆積する。ついで、電極材に不活性ガス雰囲気下において熱処理を施す。熱処理温度は、例えば２８０℃以上３３０℃以下であってもよい。これにより、コレクタ電極９が形成される。コレクタ電極９を形成するための熱処理では、活性化工程に比べて熱処理温度が低いため、低ライフタイム領域１０の活性化率が変動することはない。
これにより、ｎ-ドリフト領域１の裏面側に、ｐ+コレクタ領域８に接するコレクタ電極９が形成され、図１に示す半導体装置が完成する。
上述した工程では、ライフタイムを調整するために、ｎ-ドリフト領域１の裏面に、例えば電子線（ＥＢ：Ｅｌｅｃｔｒｏｎ Ｂｅａｍ）やプロトン等の軽イオンを照射する処理を行ってもよい。この場合、ＩＧＢＴのおもて面の表面構造が完成した後（図１３参照）、注入工程を行う前に実施すればよい。
以上、説明したように、実施の形態１によれば、ｎ-ドリフト領域１とｐ+コレクタ領域８との界面に、ｐ型不純物の濃度分布に対応して部分的に活性化された低ライフタイム領域１０が設けられている。つまり、低ライフタイム領域１０は、ｐ+コレクタ領域８よりも活性化率が低く、ほぼ活性化されていない。このため、ターンオン時に、ｐ+コレクタ領域８からｎ-ドリフト領域１への少数キャリア（ホール）の注入を抑制することができる。これにより、オン電圧Ｖｏｎを低減することができる。一方、ターンオフ時には、低ライフタイム領域１０は、ｐ+コレクタ領域８のコレクタ電極９側の電子の再結合を加速させ、コレクタ電流が流れる時間を短くする。これにより、エネルギー損失Ｅｏｆｆを低減することができる。したがって、オン電圧Ｖｏｎとエネルギー損失Ｅｏｆｆはトレードオフ関係を改善することができる。
また、注入工程において加速エネルギーの異なる２回のイオン注入を行うことで、ｐ+コレクタ領域８と低ライフタイム領域１０を同時に形成することができる。これにより、低ライフタイム領域１０を形成するためだけのイオン注入工程を行う必要がない。また、低ライフタイム領域１０を形成するためのイオン注入のドーズ量を従来よりも低くすることができる。したがって、製造コストを低減することができる。
また、注入工程において、加速エネルギーの異なる２回のイオン注入を行うことで、ｎ-ドリフト領域１の表面層の、ｐ+コレクタ領域８が形成される部分のドーズ量を従来よりも高くすることができる。これにより、半導体装置の電気的特性を向上することができる。
また、従来のイオン注入装置を用いて、低ライフタイム領域１０を形成することができる。このため、低ライフタイム領域１０を形成するための特殊なイオン注入装置を必要としない。これにより、本発明のＩＧＢＴを一般的な製造ラインで作製することができる。また、１回の熱処理（活性化工程）で低ライフタイム領域１０を形成することができる。このため、スループットを向上することができる。これにより、半導体装置を効率的に作製することができる。
（実施の形態２）
実施の形態２にかかる半導体装置において、実施の形態１にかかるＩＧＢＴを、逆阻止型ＩＧＢＴとしてもよい。
実施の形態２では、ｎ-ドリフト領域１の外周端部に、ｎ-ドリフト領域１のおもて面からｎ-ドリフト領域１を貫通して、ｐ+コレクタ領域８に達するｐ型の分離領域（シリコン貫通分離領域：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ 分離領域：不図示）が設けられている（図３５〜３７参照）。つまり、活性領域を囲むように、分離領域および終端構造が設けられている。それ以外の構成は、実施の形態１と同様である。
このような逆阻止型ＩＧＢＴの製造方法について説明する（以下、第１の製造方法とする）。例えば、実施の形態１に示すＩＧＢＴの製造工程を始める前に、ｎ-ドリフト領域１のおもて面に、例えば硼素（Ｂ）イオンなどのｐ型不純物を選択的にイオン注入してｐ不純物領域を形成する。ついで、ｎ-ドリフト領域１の裏面に達するまで、ｐ不純物領域を高温で長時間拡散させる。これにより、ｎ-ドリフト領域１の外周端部に、おもて面から裏面に達するｐ+型の分離領域が形成される。その後、実施の形態１と同様に、ＩＧＢＴの製造工程を順次行う（図２〜１５参照）。同時に、ｎ-ドリフト領域１のおもて面側に、ｐ+領域およびフィールドプレート電極からなる終端構造を形成する。これにより、逆阻止型ＩＧＢＴが完成する。
また、外周端部が活性領域側に比べて薄い逆阻止型ＩＧＢＴ（図３８参照）の製造方法について説明する（以下、第２の製造方法とする）。まず、第１の製造方法と同様に、ｎ-ドリフト領域１のおもて面に、ｐ+型の分離領域とＩＧＢＴのおもて面の表面構造を形成する（図２〜１３参照）。ついで、実施の形態１と同様に、ｎ-ドリフト領域１の裏面側から、ｎ-ドリフト領域１を所定の厚さまで薄くする（図１４）。ついで、ｎ-ドリフト領域１の裏面からｎ-ドリフト領域１を貫通し、おもて面に達する凹部を形成する。ここで、凹部の側壁は、ｎ-ドリフト領域１の裏面に対して例えば５４．７°の角度をなしていてもよい。ついで、実施の形態１と同様に、ｎ-ドリフト領域１の裏面にｐ+コレクタ領域８および低ライフタイム領域１０を形成する（図１５参照）。同時に、凹部の側壁にｐ+領域を形成する。これにより、ｐ+領域を介してｐ+コレクタ領域８に連結する分離領域が形成される。ついで、ｐ+コレクタ領域８に接するコレクタ電極９を形成する（図１参照）。これにより、外周端部が活性領域側に比べて薄い逆阻止型ＩＧＢＴが完成する。
また、上述した第１，２の製造方法を組み合わせてもよい。つまり、まず、第１の製造方法と同様に、ｎ-ドリフト領域１のおもて面に、ｐ+型の分離領域を形成する。ここでは、分離領域が、ｎ-ドリフト領域１のおもて面から裏面に達しないように形成する。ついで、実施の形態１と同様に、ｎ-ドリフト領域１のおもて面に、逆阻止型ＩＧＢＴのおもて面の表面構造を形成する（図２〜１３参照）。ついで、実施の形態１と同様に、ｎ-ドリフト領域１の裏面側から、ｎ-ドリフト領域１を所定の厚さまで薄くする（図１４）。ついで、第２の製造方法と同様に、ｎ-ドリフト領域１の裏面側に凹部を形成する。ここでは、凹部は、ｎ-ドリフト領域１を貫通せずに、分離領域に達する深さで形成される。ついで、第２の製造方法と同様に、ｎ-ドリフト領域１の裏面に、ｐ+コレクタ領域８、ｐ+領域、コレクタ電極９を形成し、逆阻止型ＩＧＢＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
実施の形態３にかかる半導体装置において、実施の形態１にかかるＩＧＢＴを、トレンチゲート構造のＩＧＢＴとしてもよい。
実施の形態３では、ｎ-ドリフト領域１のおもて面側に、ｐベース領域２を貫通してｎ-ドリフト領域１に達するトレンチが設けられている。トレンチの内部には、ゲート絶縁膜５ａを介してゲート電極６が埋め込まれている。ｎ+エミッタ領域３は、トレンチの側壁に設けられたゲート絶縁膜５ａを介してゲート電極６と隣り合う。つまり、トレンチゲート構造が形成されている（図２７参照）。それ以外の構成は、実施の形態１と同様である。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態４）
実施の形態４にかかる半導体装置において、実施の形態１〜３にかかるＩＧＢＴを、パンチスルー型、ソフトパンチスルー型やフィールドストップ型のＩＧＢＴとしてもよい。
実施の形態４では、ｎ-ドリフト領域１とｐ+コレクタ領域８との間に、ｎバッファ領域（第５の半導体領域）が形成されている。ｎバッファ領域は、ｎ-ドリフト領域１よりも低い抵抗率を有する。また、ｎバッファ領域は、十分に活性化されているのが好ましい。ｐ+コレクタ領域８は、ｎバッファ領域に接し、ｎバッファ領域とｐｎ接合をなす。低ライフタイム領域１０は、ｎバッファ領域とｐ+コレクタ領域８との界面に設けられている。
また、低ライフタイム領域１０は、ｐ+コレクタ領域８に注入された例えば硼素などのｐ型不純物の濃度分布に対応して部分的に電気的に活性化されている。つまり、低ライフタイム領域１０の、ｎバッファ領域内に設けられている部分は、実施の形態１においてｎ-ドリフト領域１内に設けられている部分と同様の条件となっている。それ以外の構成は、実施の形態１〜３と同様である。
図１６〜２０は、実施の形態４にかかる半導体装置の製造過程を示す断面図である。まず、実施の形態１と同様に、コンタクト工程までの工程を行う（図２〜１２参照）。ついで、図１６に示すように、保護レジスト３１を塗布して硬化する。ついで、保護レジスト３１の上に、ＢＧテープ３２を貼り付ける。ついで、ｎ-ドリフト領域１の裏面側からｎ-ドリフト領域１を研削し、ＦＺウエハを薄化する。
そして、図１７に示すように、ＢＧテープ３２を除去し、ＦＺウエハを洗浄する。ついで、エッチングによって、ｎ-ドリフト領域１の裏面全面を均一に除去し、ＦＺウエハを５μｍ以上２０μｍ以下程度に薄くする。その理由は、実施の形態１と同様である。１７００Ｖの耐圧を有するＩＧＢＴにおいて、最終的なＦＺウエハの厚さは、２４５μｍ以上２８５μｍ以下であってもよい。
ついで、図１８に示すように、ｎ-ドリフト領域１の裏面に、例えばリンイオンなどのｎ型不純物イオンをイオン注入する。ここで、ソフトパンチスルー型やフィールドストップ型のＩＧＢＴを形成する際に、ドーパントとしてリンを用いる場合には、イオン注入のドーズ量を２．５×１０12ｃｍ-2以上４．０×１０12ｃｍ-2以下とするのが好ましい。これにより、ｎ-ドリフト領域１の裏面の表面層に、ｎバッファ領域となる不純物領域が形成される。
ついで、図１９に示すように、保護レジスト３１を除去し、ＦＺウエハを洗浄する。ついで、熱拡散処理によって、ｎバッファ領域となる不純物領域を拡散させる。例えば、不活性ガス雰囲気下において９００℃で６０分程度の熱拡散処理を行ってもよい。これにより、ｎバッファ領域１３が形成される。
ｎ-ドリフト領域１のおもて面側の、エミッタ電極７とのコンタクト部分に形成された自然酸化膜を除去して、ＦＺウエハのおもて面のエミッタ電極７とのコンタクト部分を露出する。ついで、実施の形態１と同様に、ｎ-ドリフト領域１のおもて面側にエミッタ電極７を形成し（図１３）、エミッタ電極７の一部を露出してパッド領域を形成する。
ついで、図２０に示すように、保護レジスト３３を塗布して硬化する。ついで、エッチングによって、ＦＺウエハ表面のシリコンが露出するまで、ｎバッファ領域１３の表面に形成された自然酸化膜を除去して、ＦＺウエハの裏面の表面を露出する。ついで、実施の形態１と同様に、注入工程および活性化工程を行い（図１５）、ｎバッファ領域１３の表面層に、ｐ+コレクタ領域８および低ライフタイム領域１０を形成する。これにより、ｎバッファ領域１３とｐ+コレクタ領域８との界面に、低ライフタイム領域１０が形成される。低ライフタイム領域１０の形成方法、および深さや活性化率などの条件は、実施の形態１と同様である。つまり、実施の形態１における、ｎ-ドリフト領域１とｐ+コレクタ領域８との界面を、ｎバッファ領域１３とｐ+コレクタ領域８との界面に読み替えた条件と同様である。
これにより、ｎ-ドリフト領域１とｐ+コレクタ領域８との間に、ｎバッファ領域１３が形成された構成の、パンチスルー型、ノンパンチスルー型やフィールドストップ型のＩＧＢＴが完成する。それ以外の方法は、実施の形態１と同様である。また、実施の形態２と同様に、逆阻止型ＩＧＢＴとしてもよいし、実施の形態３と同様に、トレンチゲート構造のＩＧＢＴとしてもよい。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。
（実施例１）
図２１は、本発明にかかる半導体装置の電気的特性を検証する回路図である。図２２は、本発明にかかる半導体装置のオン電圧とエネルギー損失との関係を示す特性図である。まず、実施の形態１に示すノンパンチスルー型のＩＧＢＴ（図１参照）について、ライフタイムを種々変更して、各ライフタイムにおけるオン電圧およびエネルギー損失をシミュレーションした（以下、第１の実施例とする。）。また、実際に、実施の形態１に従ってノンパンチスルー型のＩＧＢＴを複数作製し、それぞれオン電圧およびエネルギー損失を測定した（以下、第２の実施例とする。）。
第１，２の実施例の条件は、次のとおりである。耐圧を１７００Ｖとした。酸化膜領域５ｂの、一方の端部に接するゲート絶縁膜５ａ側から他方の端部に接するゲート絶縁膜５ａまでの長さ（第１の長さ）ＬＴを、２３μｍとした。ゲート絶縁膜５ａの、第１の長さＬＴを計測する方向と同じ方向の長さ（第２の長さ）Ｌｃｈを、９．５μｍとした。ＩＧＢＴ完成後のＦＺウエハの厚さＴｓｕｂを、２６５μｍとした。ｎ領域１１を形成するためのドーズ量を１．２５×１０12ｃｍ-2とした。ＦＺウエハ上に複数形成されたＩＧＢＴ間のセルピッチを４７μｍとした。
また、第２の実施例では、ｐ+コレクタ領域８および低ライフタイム領域１０を形成する前に、ｎ-ドリフト領域１の裏面に、４．６ＭｅＶの電子線を照射した後、３３０℃で６０分間の熱アニールを行った。また、注入工程において、１回目のイオン注入では、ドーパントを硼素とし、第１の加速エネルギーを１５０ｋｅＶ、ドーズ量を２．０×１０14ｃｍ-2とした。２回目のイオン注入では、ドーパントを硼素とし、第２の加速エネルギーを４５ｋｅＶとし、ドーズ量を２．０×１０14ｃｍ-2とした。活性化工程において、照射エネルギー密度が１．３×１０-3Ｊ／ｃｍ2以上１．８×１０-3Ｊ／ｃｍ2以下で、波長が５３２ｎｍのＹＡＧレーザーを用いて、レーザーの照射範囲がオーバーラップするように走査させながらアニールを実施した。このとき、レーザー照射による電子線量を種々変更した。具体的には、図２２に示すように、電子線量ＥＩは、オン電圧が約３．０Ｖと測定された素子における測定点５１では２０ＫＧｒｙｓとし、オン電圧が約３．９Ｖと測定された素子における測定点５２では４０ＫＧｒｙｓとした。また、オン電圧が約２．３Ｖと測定された素子における測定点５３では電子線照射を行っていない（Ｎｏ ＥＩ）。
上述した第１の実施例のシミュレーション、および第２の実施例の実験には、図２１に示す評価回路を用いた。図２１に示すように、ＩＧＢＴ４０のコレクタにコイル４１およびダイオード４２，４３を接続した評価回路において、ＩＧＢＴ４０のターンオンおよびターンオフ過程をシミュレーションすることにより、ＩＧＢＴ４０のオン電圧およびエネルギー損失を評価する。図２１において、符号４４は電源であり、符号４５はゲート抵抗であり、符号４６はセンス抵抗であり、符号４７は定電流源である。図２１に示す評価回路において、ＩＧＢＴ４０のコレクタにバス電圧ＶBUSとして８５０Ｖを印加し、コイル４２のインダクタンスＬを８５０μＨとし、ＩＧＢＴ４０のコレクタから電源４４までの電流経路の寄生インダクタンスを３００μＨとする。ゲート抵抗４５の抵抗値Ｒｇを１０Ωとし、センス抵抗４６の抵抗値Ｒｓを０．６Ωとし、定電流源４７のピーク電流Ｉｐｋの値を２５Ａとする。この条件で、第１，２の実施例をＩＧＢＴ４０として、ターンオンおよびターンオフ過程をシミュレーションすることにより、第１，２の実施例のオン電圧およびエネルギー損失を評価した。
比較として、低ライフタイム領域１０が設けられていない構成の従来のノンパンチスルー型のＩＧＢＴについて、ライフタイムを種々変更して、各ライフタイムにおけるオン電圧とエネルギー損失をシミュレーションした。ｐコレクタ領域を形成するためのドーズ量が異なる２種類のＩＧＢＴについて検証している（以下、第１，２の従来例とする）。ｐコレクタ領域を形成するためのドーズ量は、第１の従来例では４．０×１０14ｃｍ-2とし、第２の従来例では５．０×１０13ｃｍ-2とした。第１，２の従来例のそれ以外の構成は、第１，２の実施例と同様である。第１の実施例のシミュレーションに用いた評価回路は、第１，２の実施例と同様である（図２１参照）。
次に、第１，２の実施例および第１，２の比較例のライフタイムは、次のように算出した。まず、第１，２の比較例のライフタイムτ対ドーピング濃度の依存性は、次の（１）式に示すＳｃｈａｒｆｅｔｔｅｒモデルで算出した。
τ＝τmin0＋（τmax0−τmin0）／（１＋（Ｎ／Ｎref）γ） ・・・（１）
ここで、τmin0は高ドーピング濃度時のライフタイムあり、τmax0は低ドーピング濃度時のライフタイムであり、Ｎはドーピング濃度であり、Ｎrefは濃度の規格化パラメター（１×１０16ｃｍ-3とした）であり、γはＦｉｔｔｉｎｇパラメター（値を１とした）である。τmin0＝０とした。正孔のライフタイムは電子の１／３、つまり、ξ＝τmax,n0／τmax,p0＝３とした。図２２に示す各測定点のライフタイムは電子のτmax0である。電子線照射によるトラップ準位のエネルギーレベルは、ショックレー・リード・ホールによる過剰キャリアの再結合モデル（ＳＲＨモデル）を用いて算出し、３接合構造の中層（ｎ-ドリフト領域１）のバンドギャップの準位を基準として０．３２ｅＶとした。
第１，２の実施例では、ｐ+コレクタ領域８と低ライフタイム領域１０のライフタイムの分布τmax0（ｙ）は、ｐ+コレクタ領域８とコレクタ電極９との界面からのｐコレクタ領域８の深さ方向への深さｙとし、次の（２）式を満たすものとした。
τmax0（ｙ）
＝τ’max0−（τ’max0−τ’min0）×Δｐ（ｙ）／Δｐmax ・・・（２）
ここで、τ’max0は、ｎ-ドリフト領域１のライフタイムである。図２２に示すように、τ’max0は、測定点５４で２．０μｓであり、測定点５５で１．０μｓであり、測定点５６で０．７５μｓであり、測定点５７で０．５６μｓであった。また、τ’min0は領域１０における最小ライフタイムであり、Δｐmaxはｐ+コレクタ領域８のＳＩＭＳプロファイルとＳＳＲプロファイルと最大差である。Δｐ（ｙ）は、ｐ+コレクタ領域８における、実測による電気的に活性状態にある硼素濃度分布（以下、実測による活性状態の硼素濃度分布とする）と、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により分析された硼素濃度分布（以下、ＳＩＭＳによる硼素濃度分布とする）との差分の濃度分布（以下、活性状態にない硼素濃度分布の差分とする）である。実測による活性状態にある硼素濃度分布は、第２の実施例のシート抵抗（ＳＳＲ：Ｓｐｒｅａｄｉｎｇ Ｓｈｅｅｔ Ｒｅｓｉｓｔａｎｃｅ）の実際値の分布とした。ξ＝τmax,n0／τmax,p0＝３とした。
図２２に示す結果より、第２の実施例の測定点は、第１の実施例の曲線上に位置することがわかる。つまり、第１の実施例によるシミュレーション結果と、第２の実施例による実験結果は一致すると推測される。また、第１，２の実施例のオン電圧およびエネルギー損失ともに、第１の従来例よりも低くなっている。レーザーを用いて作製された第１，２の実施例のオン電圧およびエネルギー損失は、第２の従来例よりも低くなっている。これにより、本発明のＩＧＢＴは、従来のＩＧＢＴに比べて、オン電圧Ｖｏｎとエネルギー損失Ｅｏｆｆはトレードオフ関係を改善することができることがわかる。
図２３は、本発明にかかる半導体装置の不純物濃度分布を模式的に示す特性図である。図２３には、実測によるｐコレクタ領域の活性状態にある硼素濃度分布６１、ＳＩＭＳによる硼素濃度分布６２、および活性状態にない硼素濃度分布の差分６３（Δｐ（ｙ）の領域）を示す。また、図２４は、本発明にかかる半導体装置のライフタイムの分布を模式的に示す特性図である。図２４には、ｐ+コレクタ領域８と低ライフタイム領域１０のライフタイムの分布τmax0（ｙ）を示す。第１，２の実施例では、上述したように、注入工程における２回のイオン注入のドーズ量の合計は４．０×１０14ｃｍ-2である。しかし、２回目のイオン注入において、１回目のイオン注入よりも高い第２の加速エネルギーでｎ-ドリフト領域１の深い部分にイオン注入される硼素イオンは、活性化率が低く、ほぼ活性化されない。
具体的には、活性状態にある硼素濃度分布６１から求められる電気的に活性状態にある硼素のドーズ量は、ｐ+コレクタ領域８にイオン注入された硼素のドーズ量の約半分である（後述する図２５参照）。このため、活性状態にない硼素濃度分布の差分６３が、ライフタイムを短くするための領域（以下、ライフタイムキラー領域とする）として作用し、図２４に示すように、ターンオン時に、ｐ+コレクタ領域８からｎ-ドリフト領域１への少数キャリア（ホール）の注入を抑制して、ライフタイムを短くする。これにより、オン電圧Ｖｏｎを低減することができる。一方、ターンオフ時には、ライフタイムキラー領域は、ｐ+コレクタ領域８のコレクタ電極９側の電子の再結合を加速させ、コレクタ電流が流れる時間を短くする。これにより、エネルギー損失Ｅｏｆｆを低減することができる。したがって、オン電圧Ｖｏｎとエネルギー損失Ｅｏｆｆはトレードオフ関係を改善することができる。図２３に示すように、このライフタイムキラー領域は、低ライフタイム領域１０内に存在する。
また、順方向耐圧のみを有するノンパンチスルー型ＩＧＢＴに、保証耐圧に近い電圧が印加されたとしても、ｎ-ドリフト領域１とｐ+コレクタ領域８との界面に低ライフタイム領域１０が形成されているため、ｎ+エミッタ領域３側から延びる空乏層は、低ライフタイム領域１０中のライフタイムキラー領域（Δｐ（ｙ）の領域）に達しない。このため、オフ時に、ｎ-ドリフト領域１とｐ+コレクタ領域８からなるｐｎ接合からリーク電流は発生しない。また、逆方向耐圧を有する逆阻止型ＩＧＢＴにおいても、逆方向耐圧に近い電圧が印加された場合、ｎ-ドリフト領域１とｐ+コレクタ領域８とのｐｎ接合が、ｐ+コレクタ領域８側のキャリア濃度が極端に高い接合（片側階段接合：Ｏｎｅ−Ｓｉｄｅ Ａｂｒｕｐｔ接合）とみなせるため、空乏層は、ほぼ、キャリア濃度の低いｎ-ドリフト領域１内に伸びる。このため、ライフタイムキラー領域内に伸びる空乏層の体積は、ｎ-ドリフト領域１内に伸びる空乏層の体積に比べて極めて小さい。これにより、空乏層におけるキャリアの生成および再結合によるリーク電流は、ｎ-ドリフト領域１から発生する。したがって、ライフタイムキラー領域の幅を小さくすることで、オフ時のリーク電流を抑制することができる。
図２５は、本発明にかかる半導体装置の硼素濃度分布を示す特性図である。ここで、図２５の横軸の原点は、ｐ+コレクタ領域８とコレクタ電極９との界面である。図２５では、第１，２の実施例の硼素濃度分布を示している。図２５において、活性状態にない硼素の濃度分布とは、イオン注入した硼素の濃度分布である。図２５に示すように、ｐ+コレクタ領域８とコレクタ電極９との界面からの深さが０．７μｍより深い場所で、１．９２×１０14ｃｍ-2のドーズ量の硼素が活性化されずに、格子間原子として存在している。上述したように、注入工程における２回のイオン注入のドーズ量の合計は４．０×１０14ｃｍ-2であるため、注入工程における２回のイオン注入のドーズ量の約半分のドーズ量の硼素が活性化されていないことがわかる。この領域が、上述したライフタイムキラー領域である。また、ｐ+コレクタ領域８とコレクタ電極９との界面から０．４μｍ以上１．２μｍ以下の深さにおいて、活性状態にある硼素の濃度分布と、活性状態にない硼素の濃度分布は、同一の曲線上になく、一致していない。つまり、ｐ+コレクタ領域８とコレクタ電極９との界面から０．４μｍ以上１．２μｍ以下の深さでは、活性化されていない硼素が存在する。これにより、ｐ+コレクタ領域８とコレクタ電極９との界面から０．４μｍ以上１．２μｍ以下の深さまでを、低ライフタイム領域１０とするのが好ましいことがわかった。
以上において本発明では、上述した実施の形態に限らず、ｎ型とｐ型をすべて逆転した構成とすることも可能である。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置などに用いられるパワー半導体装置に有用である。
１ ｎ-ドリフト領域
２ ｐベース領域
３ ｎ+エミッタ領域
４ ｐ+コンタクト領域
５ａ ゲート絶縁膜
５ｂ 酸化膜領域
６ ゲート電極
７ エミッタ電極
８ ｐ+コレクタ領域
９ コレクタ電極
１０ 低ライフタイム領域
１１ ｎ領域
この発明は、半導体装置および半導体装置の製造方法に関する。
高耐圧を有するディスクリート半導体（Ｄｉｓｃｒｅｔｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）は、電力変換装置において重要な役割を担っている。ディスクリート半導体として、例えば、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）や、絶縁ゲート型電界効果トランジスタ（ＭＯＳＦＥＴ）などが公知である。特に、ＩＧＢＴは、導電度変調によりオン電圧が低くなる特性を有するため、より高電圧での電力変換を要する場合に適用されている。
図２６は、従来のＩＧＢＴを示す断面図である。図２６に示すＩＧＢＴは、ｐ+コレクタ領域となるｐ+基板１０１の上に、ｎ+バッファ領域１０８およびｎ-ドリフト領域１０２が積層されている。ｎ-ドリフト領域１０２の表面層には、ｐベース領域１０３およびｎ+エミッタ領域１０４が選択的に設けられている。ｎ-ドリフト領域１０２の表面の、ｎ+エミッタ領域１０４とｎ-ドリフト領域１０２に挟まれたｐベース領域１０３上には、ゲート絶縁膜１０５を介してゲート電極１０６が設けられている。エミッタ電極１０７は、ｐベース領域１０３およびｎ+エミッタ領域１０４を短絡する。
ＩＧＢＴの動作について説明する。ゲート電極１０６に閾値以上の電圧が印加されると、ゲート絶縁膜１０５近傍のｐベース領域１０３に電子を通すチャネルが形成され、ｎ-ドリフト領域１０２とｎ+エミッタ領域１０４との間で電圧降下が生じて電流が流れる（導通状態）。この定格電流での電圧降下がオン電圧Ｖｏｎである。ｎ-ドリフト領域１０２には、ｎ+エミッタ領域１０４側から電子が注入され、ｐ+基板１０１側から正孔が注入される。このため、ｎ-ドリフト領域１０２中の電子および正孔の数は、ｎ-ドリフト領域１０２に接するｎ+バッファ領域１０８よりも遥かに多くなる。
一方、導通状態からゲート電極１０６に印加される電圧を閾値以下にすると、ｎ-ドリフト領域１０２中の電子および正孔は、ｎ-ドリフト領域１０２から他の領域へと移動し、ｎ-ドリフト領域１０２とｎ+エミッタ領域１０４との間に電子障壁が形成されて電流が遮断される。この導通状態から電流遮断状態になる過程でエネルギー損失Ｅｏｆｆが発生する。このように、オン電圧Ｖｏｎとエネルギー損失Ｅｏｆｆはトレードオフ関係にある。
このようなＩＧＢＴ性能のトレードオフの改善のために、図２６に示すＩＧＢＴには、ｐ+基板１０１のｎ+バッファ領域１０８側の表面層に設けられたｐ+コレクタ領域１０９に、少数キャリアのライフタイムを制御する領域（以下、ライフタイム制御領域とする）１１０が設けられている。ライフタイム制御領域１１０は、ｎ+バッファ領域１０８とｐ+コレクタ領域１０９との界面近傍に、この界面から離れて設けられている。
トレードオフの改善したＩＧＢＴを作製する方法として、次の方法が提案されている。イオン注入およびアニールによって、ｐ+基板１０１の一方の主面の表面層にライフタイム制御領域１１０を形成する。イオン注入は、例えば、ヘリウム（Ｈｅ）などのｎ型不純物を用い、加速エネルギー３４０ｋｅＶ、ドーズ量２．０×１０15ｃｍ-2〜４．０×１０15ｃｍ-2で行う。アニールは、例えば、アニール炉内を真空状態にして、７００℃で６０分間行う。ついで、ライフタイム制御領域１１０の表面に、エピタキシャル成長によりｐ+コレクタ領域１０９、ｎ+バッファ領域１０８およびｎ-ドリフト領域１０２をこの順に積層する。ついで、ｎ-ドリフト領域１０２となるｎ-基板のおもて面（以下、ｎ-ドリフト領域１０２のおもて面とする）側にＩＧＢＴの表面構造を形成し、図２６に示すＩＧＢＴが完成する（例えば、下記非特許文献１参照。）。
また、別の方法として、次の方法が提案されている。図２７は、従来のＩＧＢＴの別の一例を示す断面図である。イオン注入によって、ｐ+基板２０１の一方の主面の表面層に、ライフタイム制御領域２２０となる不純物領域を形成する。イオン注入に用いる不純物は、例えばタングステン（Ｗ）やタンタル（Ｔａ）である。ついで、ライフタイム制御領域２２０の表面に、エピタキシャル成長によりｎ-ドリフト領域２０２を積層する。このとき、ｐ+基板２０１の表面層に形成された不純物領域が、ｎ-ドリフト領域２０２側に拡散する。これにより、ｐ+基板２０１とｎ-ドリフト領域２０２との界面近傍に、ライフタイム制御領域２２０が形成される。ついで、ｎ-ドリフト領域２０２の表面層に、ｐ-ベース領域２０３、ｎ+エミッタ領域２０４、ｐ+コンタクト領域２０８、ゲート絶縁膜２０５、ゲート電極２０６およびエミッタ電極２０７からなるトレンチゲート構造部を形成し、図２７に示すＩＧＢＴが完成する（例えば、下記特許文献１参照。）。
図２８は、従来のＩＧＢＴの別の一例を示す断面図である。ｐ+基板２０１の一方の主面の表面層にｎバッファ領域２０９を形成し、ｎバッファ領域２０９の表面層に、イオン注入によってライフタイム制御領域２２０となる不純物領域を形成する。ついで、ｎバッファ領域２０９の表面に、ｎ-ドリフト領域２０２を形成する。この場合、ｎバッファ領域２０９の表面層にイオン注入された不純物がｎ-ドリフト領域２０２に拡散されることで、ライフタイム制御領域２２０は、ｎバッファ領域２０９とｎ-ドリフト領域２０２との界面近傍に形成される。その他の領域の形成方法は、図２７に示すＩＧＢＴと同様である。
図２９は、従来のＩＧＢＴの別の一例を示す断面図である。図２９に示すＩＧＢＴは、ｎ-ドリフト領域２０２とｎバッファ領域２０９との間に、活性化されていない領域（ライフタイム制御領域）２１０が設けられている。ライフタイム制御領域２１０は、次のように形成される。イオン注入およびアニールによって、ｎ-ドリフト領域２０２となる基板の裏面（以下、ｎ-ドリフト領域２０２の裏面とする）の表面層に、ｎバッファ領域２０９およびｐ+コレクタ領域２１１を順次形成する。ついで、ｎ-ドリフト領域２０２にｐ+コレクタ領域２１１側から、ライフタイム制御領域２１０を形成するためのイオン注入を行う。イオン注入条件は、例えば、リン（Ｐ）などのｎ型不純物を用い、加速エネルギー５００ｋｅＶ、ドーズ量１．０×１０14ｃｍ-2である。ついで、ｐ+コレクタ領域２１１に接するコレクタ電極２１２を形成する。このコレクタ電極２１２を形成するための熱処理による熱拡散によって、ライフタイム制御領域２１０が形成される（例えば、下記特許文献２参照。）。
図３０〜３３は、従来のＩＧＢＴの別の一例の製造方法について順に示す断面図である。図３０に示すように、まず、イオン注入およびアニールによって、ｎ-ドリフト領域１０２となるｎ-基板の一方の主面の表面層に、ｎ+バッファ領域１０８を形成する。イオン注入には、例えば、リンなどのｎ型不純物を用いる。ついで、図３１に示すように、ｎ+バッファ領域１０８の表面に、ライフタイム制御領域１２０を形成するためのイオン注入を行う。イオン注入は、例えば、アルゴン（Ａｒ）などを用い、加速エネルギー１５０ｋｅＶであり、ドーズ量３．０×１０15ｃｍ-2で行う。ついで、図３２に示すようにｎ-基板のｎ+バッファ領域１０８が形成された側の面と、予め用意されたｐ+基板１０１を貼り合せる。ついで、ｎ-基板のｎ+バッファ領域１０８が形成された側の面に対して反対側の面から、ｎ-基板を研削して薄化する。ついで、図３３に示すように、図２６に示すＩＧＢＴと同様に、プレーナゲート構造部を形成する。ライフタイム制御領域１２０は、各工程の熱処理によって、ｎ-ドリフト領域１０２とｎ+バッファ領域１０８との界面近傍に形成される。つまり、ライフタイム制御領域１２０は、ｎ-基板とｐ+基板１０１との貼り合せ面１１３から離れて設けられる（例えば、下記特許文献３および下記非特許文献２参照。）。
図３４は、従来のＩＧＢＴの別の一例を示す断面図である。図３４に示すＩＧＢＴでは、ｎ-ドリフト領域２０２となるｎ-基板の裏面に砒素（Ａｓ）などのｎ型不純物を注入する。ついで、ｎ-基板の裏面に、等間隔の隙間を空けてストライプ状にレーザーを照射してアニール処理（レーザーアニール処理）を行う。これにより、ストライプ状に活性化されたｎバッファ領域２４０およびライフタイム制御領域２５０が同時に形成される。ついで、ｎバッファ領域２４０およびライフタイム制御領域２５０の表面に、ボロン（Ｂ）などのｐ型不純物を注入して、レーザーアニール処理を行うことでｐ+コレクタ領域２１１を形成する。ついで、ｐ+コレクタ領域２１１に接するコレクタ電極２１２を形成し、図３４に示すＩＧＢＴが完成する。その他の領域の形成方法は、図２７に示すＩＧＢＴと同様である（例えば、下記特許文献４参照。）。
また、従来のＩＧＢＴのコレクタ領域とドリフト領域からなるｐｎ接合に、逆バイアス印加時に高い耐圧（以下、逆耐圧とする）を実現させる終端構造を設けた逆阻止型ＩＧＢＴ（ＲＢ−ＩＧＢＴ：Ｒｅｖｅｒｓｅ Ｂｌｏｃｋｉｎｇ ＩＧＢＴ）が公知である。逆阻止型ＩＧＢＴにおいても、上述したＩＧＢＴと同様に、オン電圧とエネルギー損失はトレードオフ関係にある。
図３５は、従来の逆阻止型ＩＧＢＴを示す断面図である。図３５に示す逆阻止型ＩＧＢＴは、ｎ-ドリフト領域１０２となるｎ-基板の裏面の表面層に、ｐコレクタ領域１１１が設けられている。コレクタ電極１１２は、ｐコレクタ領域１１１に接する。ｎ-ドリフト領域１０２の外周端部には、ｎ-ドリフト領域１０２のおもて面からｎ-ドリフト領域１０２を貫通して、ｐコレクタ領域１１１に達するｐ型の分離領域（シリコン貫通分離領域：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ 分離領域）１３０が設けられている。フィールドストッパー電極１３１は、分離領域１３０に接する。ｎ-ドリフト領域１０２のおもて面側には、フローティングのｐ領域１４１と、ｐ領域１４１に接するフィールドプレート電極１４２が設けられ、ｐ領域１４１およびフィールドプレート電極１４２からなる終端構造１４０が形成されている。分離領域１３０および終端構造１４０は、ドリフト電流が流れる活性領域１００を囲む。活性領域１００において、ｐベース領域１０３の表面層には、ｎ+エミッタ領域１０４に接するｐ+コンタクト領域１２２が設けられている。ｎ-ドリフト領域１０２の表面層には、ｐベース領域１０３の下の領域にかけてｐベース領域１０３を覆うｎ領域１２１が設けられている。その他の活性領域１００の構成は、図２６に示すＩＧＢＴと同様である。
図３５に示すように、逆阻止型ＩＧＢＴを作製するためには、ｎ-ドリフト領域１０２の外周端部に分離領域１３０を形成する必要がある。分離領域１３０を形成する方法として、次の方法が提案されている。ｎ-ドリフト領域１０２のおもて面にボロン（Ｂ）などのｐ型不純物を選択的に注入してｐ不純物領域を形成し、高温で長時間拡散させる。このｐ不純物領域が分離領域１３０である。ついで、ｎ-基板のおもて面側にＩＧＢＴの表面構造を形成する。ついで、ｎ-基板の裏面を、分離領域１３０が露出するまで研削する。これにより、ｎ-ドリフト領域１０２のおもて面からｐコレクタ領域１１１に達する分離領域１３０が形成される。
また、別の方法として、次の方法が提案されている。図３６は、従来の逆阻止型ＩＧＢＴの製造過程について示す断面図である。図３６に示すように、ｎ-ドリフト領域１０２となるｎ-基板の裏面全面に、ｐ型不純物を注入して拡散する。これにより、ｎ-ドリフト領域１０２の裏面の全面に、ｐコレクタ領域１１１が形成される。ついで、ｎ-ドリフト領域１０２となるｎ-基板のおもて面に、ｐ型不純物を選択的に注入し、ｐ型不純物領域を形成する。ついで、ｐコレクタ領域１１１に達するまで、ｐ型不純物領域を拡散させる。ｎ-ドリフト領域１０２のおもて面からｐコレクタ領域１１１に達する分離領域１３０が形成される（例えば、下記特許文献５（第２図）参照。）。
図３７は、従来の逆阻止型ＩＧＢＴを示す断面図である。図３７に示す逆阻止型ＩＧＢＴでは、ｐ型の分離領域１５０は、ｎ-ドリフト領域１０２のおもて面からｐコレクタ領域１１１に達するトレンチの側壁に沿って設けられ、ｐコレクタ領域１１１と連結している。トレンチは、ｎ-ドリフト領域１０２の活性領域１００および終端構造１４０を囲む。トレンチの内部には充填物１５１が埋め込まれている。それ以外の構成は、図３５に示す逆阻止型ＩＧＢＴと同様である。
このようなトレンチ構造の分離領域を形成する方法として、第１主面および前記第１主面に対向する第２主面とを有する第１導電型の半導体基板の前記第２主面側に第２導電型の第１不純物領域を形成する工程と、異方性エッチングによって前記半導体基板の周辺領域に前記第１主面から前記第１不純物領域に達するようにトレンチを形成する工程と、イオン注入によってトレンチ側壁より第２導電型の不純物を前記半導体基板内に導入して第２不純物領域を形成する工程を順次行う方法が提案されている（例えば、下記特許文献６参照。）。
図３８は、従来の逆阻止型ＩＧＢＴの別の一例を示す断面図である。図３８に示す逆阻止型ＩＧＢＴは、ｎ-ドリフト領域１０２の｛１００｝面（おもて面）側に、ｐ+型の分離領域１６０と逆阻止型ＩＧＢＴの表面構造を形成する。ＩＧＢＴの表面構造は、図３５に示す逆阻止型ＩＧＢＴと同様である。ついで、ｎ-ドリフト領域１０２の裏面側から、ｎ-ドリフト領域１０２を所定の厚さまで薄くする。ついで、ｎ-ドリフト領域１０２の裏面側からｎ-ドリフト領域１０２を貫通し、おもて面に達する凹部１６１を形成する。ここで、凹部１６１の側壁は、ｎ-ドリフト領域１０２の裏面に対して例えば５４．７°の角度をなす。ついで、イオン注入およびアニールによって、ｎ-ドリフト領域１０２の裏面にｐコレクタ領域１１１を形成するとともに、凹部１６１の側壁にｐ+領域１６２を形成する。これにより、ｐ+領域１６２を介してｐコレクタ領域１１１に連結する分離領域１６０が形成される。
このように外周端部が活性領域側に比べて薄い逆阻止型ＩＧＢＴの分離領域を形成する方法として、次のような方法が提案されている。半導体チップを構成する表面構造を形成した薄い半導体ウエハの表面を両面粘着テープで支持基板に貼り付ける。ついで、薄い半導体ウエハの裏面からスクライブラインとなるトレンチを湿式異方性エッチングで結晶面を出して形成する。ついで、結晶面が露出したトレンチの側面に逆耐圧を維持する分離層を裏面拡散層であるｐコレクタ領域と同時にイオン注入と低温アニールまたはレーザーアニールで形成する（例えば、下記特許文献７参照。）。
米国特許出願公開第２００９／００３２８５１号明細書 米国特許第６５２４８９４号明細書 米国特許第５０２３６９６号明細書 特開２００８−１８１９７５号公報 特開２００４−１６５６１９号公報 特開２００５−０９３９７２号公報 特開２００６−３０３４１０号公報
ドンチン・フー（Ｄｏｎｇｑｉｎｇ．Ｈｕ）、外４名、"ア ニュー インターナル トランスペアレント コレクタ ＩＧＢ（Ａ Ｎｅｗ Ｉｎｔｅｒｎａｌ Ｔｒａｎｓｐａｒｅｎｔ Ｃｏｌｌｅｃｔｏｒ ＩＧＢ）"、（バルセロナ）、パワー半導体デバイス国際シンポジウム２００９（ＩＳＰＳＤ ２００９：２１ｔｈ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｓｙｍｐｏｓｉｕｍ ｏｎ Ｐｏｗｅｒ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｄｅｖｉｃｅｓ ＆ ＩＣ’ｓ ２００９）、２００９年６月１４日−１８日、ｐ．２８７−２９０ アキオ・ナカガワ（Ａ．Ｎａｋａｇａｗａ）、外４名、"１８００Ｖ バイポーラ−モード ＭＯＳＦＥＴｓ：ア ファースト アプリケーション オブ シリコン ウェハー ダイレクト ボンディング（ＳＤＢ） テクニーク トゥ ア パワー デバイス（１８００Ｖ Ｂｉｐｏｌａｒ−Ｍｏｄｅ ＭＯＳＦＥＴｓ：Ａ Ｆｉｒｓｔ Ａｐｐｌｉｃａｔｉｏｎ ｏｆ Ｓｉｌｉｃｏｎ Ｗａｆｅｒ Ｄｉｒｅｃｔ Ｂｏｎｄｉｎｇ（ＳＤＢ） Ｔｅｃｈｎｉｑｕｅ ｔｏ ａ Ｐｏｗｅｒ Ｄｅｖｉｃｅ）"、（米国）、国際電子デバイス会議（ＩＥＤＭ：１９８６ Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ）、１９８６年、第３２巻、ｐ．１２２−１２５
しかしながら、上述した図２６〜図３４に示すＩＧＢＴでは、ライフタイム制御領域を形成するためだけのイオン注入工程が増えてしまう。また、図２６，３３に示すＩＧＢＴでは、イオン注入時のドーズ量が高く、それぞれ１．０×１０15ｃｍ-2台，１．０×１０16ｃｍ-2台にまで及ぶため、製造コストが増大してしまうという問題がある。図２７，２８に示すＩＧＢＴでは、ライフタイム制御領域を形成するための特殊なイオン注入装置を必要とするため、一般的な製造ラインにのせることができないという問題がある。図３４に示すＩＧＢＴでは、枚葉処理によるレーザーアニール処理を２回行う必要があるため、スループットが低下するという問題がある。
この発明は、上述した従来技術による問題点を解消するため、オン電圧とエネルギー損失のトレードオフ関係を改善することができる半導体装置および半導体装置の製造方法を提供することを目的とする。電気的特性を向上した半導体装置および半導体装置の製造方法を提供することを目的とする。また、製造コストを低減することができる半導体装置および半導体装置の製造方法を提供することを目的とする。また、効率的に作製することができる半導体装置および半導体装置の製造方法を提供することを目的とする。
上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１の半導体領域と、前記第１の半導体領域に接し、該第１の半導体領域とｐｎ接合をなす第２導電型の第２の半導体領域と、前記第１の半導体領域と前記第２の半導体領域との界面に設けられ、該第２の半導体領域の第２導電型不純物の濃度分布に対応して電気的に活性化された、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域と、を備える。
また、この発明にかかる半導体装置は、上述した発明において、前記低ライフタイム領域は、前記第１の半導体領域から前記第２の半導体領域に跨って設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記低ライフタイム領域は、前記第２の半導体領域が前記第１の半導体領域と接する面に対して反対側の表面から０．４μｍ以上１．２μｍ以下の深さで設けられていることを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置は、次の特徴を有する。第１導電型の第１の半導体領域と、前記第１の半導体領域の表面層に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第５の半導体領域と、前記第５の半導体領域に接し、該第５の半導体領域とｐｎ接合をなす第２導電型の第２の半導体領域と、前記第５の半導体領域と前記第２の半導体領域との界面に設けられ、該第２の半導体領域の第２導電型不純物の濃度分布に対応して電気的に活性化された、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域と、を備える。
また、この発明にかかる半導体装置は、上述した発明において、前記低ライフタイム領域は、前記第５の半導体領域から前記第２の半導体領域に跨って設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記低ライフタイム領域は、前記第２の半導体領域が前記第５の半導体領域と接する面に対して反対側の表面から０．４μｍ以上１．２μｍ以下の深さで設けられていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記低ライフタイム領域の活性化率は、前記第２の半導体領域の活性化率よりも低いことを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第２の半導体領域の、前記第１の半導体領域に接する面に対して反対側の表面から０．５μｍ以上０．８μｍ以下の深さまでの部分が電気的に活性化されていることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の半導体領域の、前記第２の半導体領域が設けられた側の面に対して反対側の表面層に選択的に設けられた第２導電型の第３の半導体領域と、前記第１の半導体領域から前記第３の半導体領域の表面に跨って設けられた第１の絶縁膜と、前記第１の半導体領域の表面に、前記第１の絶縁膜に接して設けられた、該第１の絶縁膜よりも膜厚の厚い第２の絶縁膜と、前記第１の絶縁膜および第２の絶縁膜上に設けられた第１の電極と、前記第３の半導体領域の表面層の一部に、前記第１の電極の端部に整合して設けられた第１導電型の第４の半導体領域と、前記第３の半導体領域および第４の半導体領域に接する第２の電極と、前記第２の半導体領域に接する第３の電極と、をさらに備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３の半導体領域の表面層に選択的に設けられ、かつ前記第４の半導体領域の下の領域を覆い、該第３の半導体領域よりも抵抗率の低い第２導電型の第６の半導体領域をさらに備える。そして、前記第２の電極は、前記第４の半導体領域および前記第６の半導体領域に接することを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第１の半導体領域の、前記第２の半導体領域が設けられた側の面に対して反対側の表面層に選択的に設けられた第２導電型の第３の半導体領域と、前記第３の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内部に、第１の絶縁膜を介して埋め込まれた第１の電極と、前記第３の半導体領域の表面層に選択的に設けられ、かつ前記トレンチの側壁に設けられた前記第１の絶縁膜を介して前記第１の電極と隣り合う第１導電型の第４の半導体領域と、前記第３の半導体領域および前記第４の半導体領域に接する第２の電極と、前記第２の半導体領域に接する第３の電極と、を備えることを特徴とする。
また、この発明にかかる半導体装置は、上述した発明において、前記第３の半導体領域の表面層に選択的に設けられ、かつ前記第４の半導体領域の下の領域を覆い、該第３の半導体領域よりも抵抗率の低い第２導電型の第６の半導体領域をさらに備える。そして、前記第２の電極は、前記第４の半導体領域および前記第６の半導体領域に接することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型の第１の半導体領域と第２導電型の第２の半導体領域とからなるｐｎ接合を有し、該ｐｎ接合の界面に、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域を備える半導体装置を製造するにあたって、次の特徴を有する。前記第１の半導体領域の表面に、第１の加速エネルギーで第２導電型不純物を注入した後、該第１の半導体領域の第２導電型不純物が注入された表面に、前記第１の加速エネルギーと異なる第２の加速エネルギーで第２導電型不純物を注入する注入工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、さらに、前記注入工程によって注入された第２導電型不純物を部分的に活性化し、前記第１の半導体領域の表面層に、前記第２の半導体領域を形成するとともに、該第１の半導体領域と該第２の半導体領域との界面に、第２導電型不純物の濃度分布に対応して活性化された前記低ライフタイム領域を形成する活性化工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記活性化工程では、前記第１の半導体領域の第２導電型不純物が注入された表面に、照射エネルギー密度が１．０×１０-3Ｊ／ｃｍ2以上２．０×１０-3Ｊ／ｃｍ2以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを照射し、第２導電型不純物を部分的に活性化することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記活性化工程では、前記低ライフタイム領域を、前記第２の半導体領域から前記第１の半導体領域に跨って形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記活性化工程では、前記低ライフタイム領域を、前記第２の半導体領域が前記第１の半導体領域と接する面に対して反対側の表面から０．４μｍ以上１．２μｍ以下の深さで形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記活性化工程では、前記第１の半導体領域の第２導電型不純物が注入された表面から０．５μｍ以上０．８μｍ以下の深さまでの領域を電気的に活性化して、前記第２の半導体領域を形成することを特徴とする。
また、上述した課題を解決し、本発明の目的を達成するため、この発明にかかる半導体装置の製造方法は、第１導電型の第１の半導体領域の表面層に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第５の半導体領域と、第２導電型の第２の半導体領域とからなるｐｎ接合を有し、該ｐｎ接合の界面に、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域を備える半導体装置を製造するにあたって、次の特徴を有する。前記第５の半導体領域の表面に、第１の加速エネルギーで第２導電型不純物を注入した後、該第５の半導体領域の第２導電型不純物が注入された表面に、前記第１の加速エネルギーと異なる第２の加速エネルギーで第２導電型不純物を注入する注入工程を行う。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記注入工程によって注入された第２導電型不純物を部分的に活性化し、前記第５の半導体領域の表面層に、前記第２の半導体領域を形成するとともに、該第５の半導体領域と該第２の半導体領域との界面に、第２導電型不純物の濃度分布に対応して活性化された前記低ライフタイム領域を形成する活性化工程を行うことを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記活性化工程では、前記第５の半導体領域の第２導電型不純物が注入された表面に、照射エネルギー密度が１．０×１０-3Ｊ／ｃｍ2以上２．０×１０-3Ｊ／ｃｍ2以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを照射して、第２導電型不純物を部分的に活性化することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記活性化工程では、前記低ライフタイム領域を、前記第２の半導体領域から前記第５の半導体領域に跨って形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記活性化工程では、前記低ライフタイム領域を、前記第２の半導体領域が前記第５の半導体領域と接する面に対して反対側の表面から０．４μｍ以上１．２μｍ以下の深さで形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記活性化工程では、前記第５の半導体領域の第２導電型不純物が注入された表面から０．５μｍ以上０．８μｍ以下の深さまでの領域を電気的に活性化して、前記第２の半導体領域を形成することを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記活性化工程では、前記低ライフタイム領域の活性化率を、前記第２の半導体領域の活性化率よりも低くすることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１の加速エネルギーは１００ｋｅＶ以上３００ｋｅＶ以下であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２の加速エネルギーは３０ｋｅＶ以上６０ｋｅＶ以下であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１の加速エネルギーで注入される第２導電型不純物のドーズ量は１．０×１０13ｃｍ-2以上３．０×１０14ｃｍ-2以下であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２の加速エネルギーで注入される第２導電型不純物のドーズ量は１．０×１０13ｃｍ-2以上３．０×１０14ｃｍ-2以下であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第１の加速エネルギーで注入される第２導電型不純物は硼素であることを特徴とする。
また、この発明にかかる半導体装置の製造方法は、上述した発明において、前記第２の加速エネルギーで注入される第２導電型不純物は硼素であることを特徴とする。
上述した発明によれば、第１の半導体領域と第２の半導体領域との界面に、第２の半導体領域の第２導電型不純物の濃度分布に対応して部分的に活性化された、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域が設けられている。つまり、低ライフタイム領域は、第２の半導体領域よりも活性化率が低く、ほぼ活性化されていない。このため、ターンオン時に、第２の半導体領域から第１の半導体領域への少数キャリア（ホール）の注入を抑制することができる。これにより、ターンオン時に、オン電圧Ｖｏｎを低減することができる。一方、ターンオフ時には、低ライフタイム領域は、第２の半導体領域の第３の電極側の電子の再結合を加速させ、コレクタ電流が流れる時間を短くする。これにより、ターンオフ時に、エネルギー損失Ｅｏｆｆを低減することができる。
また、上述した発明によれば、注入工程において加速エネルギーの異なる２回のイオン注入を行うことで、第２の半導体領域と低ライフタイム領域を同時に形成することができる。これにより、低ライフタイム領域を形成するためだけのイオン注入工程を行う必要がない。また、低ライフタイム領域を形成するためのイオン注入のドーズ量を従来よりも低くすることができる。
また、注入工程において、加速エネルギーの異なる２回のイオン注入を行うことで、第１の半導体領域の表面層の、第２の半導体領域が形成される部分のドーズ量を従来よりも高くすることができる。
また、従来のイオン注入装置を用いて、低ライフタイム領域を形成することができる。このため、低ライフタイム領域を形成するための特殊なイオン注入装置を必要としない。これにより、本発明の半導体装置を一般的な製造ラインで作製することができる。また、１回の熱処理で低ライフタイム領域を形成することができる。このため、スループットを向上することができる。
本発明にかかる半導体装置および半導体装置の製造方法によれば、オン電圧とエネルギー損失のトレードオフ関係を改善することができるという効果を奏する。また、電気的特性を向上することができるという効果を奏する。また、製造コストを低減することができるという効果を奏する。また、半導体装置を効率的に作製することができるという効果を奏する。
図１は、実施の形態１にかかる半導体装置を示す断面図である。 図２は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図３は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図４は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図５は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図６は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図７は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図８は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図９は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１０は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１１は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１２は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１３は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１４は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１５は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。 図１６は、実施の形態４にかかる半導体装置の製造過程を示す断面図である。 図１７は、実施の形態４にかかる半導体装置の製造過程を示す断面図である。 図１８は、実施の形態４にかかる半導体装置の製造過程を示す断面図である。 図１９は、実施の形態４にかかる半導体装置の製造過程を示す断面図である。 図２０は、実施の形態４にかかる半導体装置の製造過程を示す断面図である。 図２１は、本発明にかかる半導体装置の電気的特性を検証する回路図である。 図２２は、本発明にかかる半導体装置のオン電圧とエネルギー損失との関係を示す特性図である。 図２３は、本発明にかかる半導体装置の不純物濃度分布を模式的に示す特性図である。 図２４は、本発明にかかる半導体装置のライフタイムの分布を模式的に示す特性図である。 図２５は、本発明にかかる半導体装置の硼素濃度分布を示す特性図である。 図２６は、従来のＩＧＢＴを示す断面図である。 図２７は、従来のＩＧＢＴの別の一例を示す断面図である。 図２８は、従来のＩＧＢＴの別の一例を示す断面図である。 図２９は、従来のＩＧＢＴの別の一例を示す断面図である。 図３０は、従来のＩＧＢＴの別の一例の製造方法について順に示す断面図である。 図３１は、従来のＩＧＢＴの別の一例の製造方法について順に示す断面図である。 図３２は、従来のＩＧＢＴの別の一例の製造方法について順に示す断面図である。 図３３は、従来のＩＧＢＴの別の一例の製造方法について順に示す断面図である。 図３４は、従来のＩＧＢＴの別の一例を示す断面図である。 図３５は、従来の逆阻止型ＩＧＢＴを示す断面図である。 図３６は、従来の逆阻止型ＩＧＢＴの製造過程について示す断面図である。 図３７は、従来の逆阻止型ＩＧＢＴを示す断面図である。 図３８は、従来の逆阻止型ＩＧＢＴの別の一例を示す断面図である。
以下に添付図面を参照して、この発明にかかる半導体装置および半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および−は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。
（実施の形態１）
図１は、実施の形態１にかかる半導体装置を示す断面図である。図１に示す半導体装置は、プレーナゲート構造のＩＧＢＴである。ｎ-型（第１導電型）のウエハからなるｎ-ドリフト領域（第１の半導体領域）１に、ドリフト電流が流れる活性領域と、活性領域を囲む終端構造部（不図示）が設けられている。ウエハとして、安価な例えば浮遊帯（ＦＺ：Ｆｌｏａｔｉｎｇ Ｚｏｎｅ）法によって作成されたシリコンウェハ（以下、ＦＺウェハとする）を用いるのが好ましい。ＩＧＢＴ完成後の最終的なＦＺウエハの厚さＴｓｕｂは、２４５μｍ以上２８５μｍ以下であってもよい。
ｎ-ドリフト領域１となるウエハのおもて面（ｎ-ドリフト領域１のおもて面）の表面層には、ｐ型（第２導電型）のｐベース領域（第３の半導体領域）２が選択的に設けられている。また、ｎ-ドリフト領域１の表面の表面層には、ｎ-ドリフト領域１の表面からｐベース領域２の下の領域にかけてｐベース領域２を覆うｎ領域１１が設けられている。ｎ領域１１は、ｎ-ドリフト領域１よりも低い抵抗率を有する。
ｎ-ドリフト領域１からｐベース領域２の表面に跨って、ゲート絶縁膜（第１の絶縁膜）５ａが設けられている。ｎ-ドリフト領域１の表面には、ゲート絶縁膜５ａに接する酸化膜領域（第２の絶縁膜）５ｂが設けられている。つまり、酸化膜領域５ｂは、隣り合うｐベース領域２の表面に設けられたゲート絶縁膜５ａの間に、ゲート絶縁膜５ａに接して設けられている。酸化膜領域５ｂは、ゲート絶縁膜５ａよりも膜厚が厚い。酸化膜領域５ｂの、一方の端部に接するゲート絶縁膜５ａ側から他方の端部に接するゲート絶縁膜５ａまでの長さ（以下、第１の長さとする）ＬＴは、２３μｍであってもよい。ゲート絶縁膜５ａの、第１の長さＬＴを計測する方向と同じ方向の長さ（以下、第２の長さとする）Ｌｃｈは、９．５μｍであってもよい。ゲート電極６（第１の電極）は、ゲート絶縁膜５ａおよび酸化膜領域５ｂの上に設けられている。
ｐベース領域２の表面層には、ｎ+エミッタ領域（第４の半導体領域）３が選択的に設けられている。ｎ+エミッタ領域３は、ゲート電極６の端部に自己整合している。また、ｎ+エミッタ領域３は、ゲート絶縁膜５ａの下の領域の一部にかかるように設けられている。ｎ+エミッタ領域３は、ｎ-ドリフト領域１よりも低い抵抗率を有する。また、ｐベース領域２の表面層には、ｐ+コンタクト領域（第６の半導体領域）４が選択的に設けられている。ｐ+コンタクト領域４は、ｐベース領域２よりも低い抵抗率を有する。また、ｐ+コンタクト領域４は、ｎ+エミッタ領域３に接し、ｎ+エミッタ領域３の下の領域の一部を覆う。
エミッタ電極７は、ｎ+エミッタ領域３およびｐ+コンタクト領域４に接し、ｎ+エミッタ領域３とｐ+コンタクト領域４を短絡する。また、ｐ+コンタクト領域４は、設けられていなくてもよい。その場合、エミッタ電極７は、ｐベース領域２およびｎ+エミッタ領域３に接し、ｐベース領域２とｎ+エミッタ領域３を短絡する。
ｎ-ドリフト領域１となるウエハの裏面（ｎ-ドリフト領域１の裏面）の表面には、ｐ+コレクタ領域（第２の半導体領域）８が設けられている。ｐ+コレクタ領域８は、ｎ-ドリフト領域１とｐｎ接合をなす。コレクタ電極（第３の電極）９は、ｐ+コレクタ領域８に接する。
ｎ-ドリフト領域１とｐ+コレクタ領域８との界面には、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域１０が設けられている。具体的には、低ライフタイム領域１０は、ｎ-ドリフト領域１とｐ+コレクタ領域８との界面を含んで、ｐ+コレクタ領域８からｎ-ドリフト領域１に跨って設けられている。また、低ライフタイム領域１０は、ｐ+コレクタ領域８を形成するために注入された例えば硼素などのｐ型不純物（第２導電型不純物）の濃度分布に対応して部分的に活性化されている。部分的に活性化されているとは、活性化されていない部分があることで、活性化率が１００％に満たないことをいう。具体的には、低ライフタイム領域１０は、ｐ+コレクタ領域８よりも活性化率が低く、例えば１０％以下の活性化率でほぼ活性化されていない。つまり、低ライフタイム領域１０は、ｐ+コレクタ領域８を形成するために注入されて、ｎ-ドリフト領域１とｐ+コレクタ領域８との界面からｎ-ドリフト領域１側およびｐ+コレクタ領域８側に存在し、かつ活性化されていないｐ型不純物が存在する領域である。
ｐ+コレクタ領域８がコレクタ電極９と接する側の表面層から、例えば０．４μｍ以上１．２μｍ以下の深さまでを、低ライフタイム領域１０とするのが好ましい。ｐ+コレクタ領域８は、コレクタ電極９側の表面から例えば０．５μｍ以上０．８μｍ以下の深さまでが電気的に完全に活性化されているのが好ましい。そして、ｐ+コレクタ領域８の、コレクタ電極９側の表面から例えば０．５μｍ以上０．８μｍ以下より深い部分は、低ライフタイム領域１０とするのが好ましい。
図２〜１５は、実施の形態１にかかる半導体装置の製造過程を示す断面図である。例えば、１７００Ｖの耐圧を有するプレーナゲート構造のＩＧＢＴを作製する方法について説明する。ここでは、ウエハのおもて面を上にして図示しているが、半導体ウエハの面は、各工程において適宜反転されているものとする（以下、図１６〜２０においても同様）。まず、ｎ-ドリフト領域１となるｎ-型のＦＺウエハを用意する。ＦＺウエハの抵抗率は、例えば８０Ω・ｃｍ以上１２０Ω・ｃｍ以下であってもよい。ついで、イオン注入および熱拡散処理によって、終端構造が形成される領域の、ｎ-ドリフト領域１のおもて面の表面層に、フローティングのｐ領域（不図示）を形成する（図３５参照）。ついで、フローティングのｐ領域の形成によって活性領域の、ｎ-ドリフト領域１のおもて面の表面に形成された酸化膜（不図示）を除去する。以下、活性領域に形成される各領域について説明する。
ついで、図２に示すように、ｎ-ドリフト領域１のおもて面の表面に、酸化膜領域５ｂとなる熱酸化膜を成長させる。熱酸化膜の厚さは、例えば、７００ｎｍ以上１０００ｎｍ以下であってもよい。ついで、フォトリソグラフィにより、酸化膜領域５ｂとなる熱酸化膜の表面に、熱酸化膜の一部が露出するように開口するレジストマスク２１を形成する。ついで、レジストマスク２１をマスクとしてエッチングを行い、レジストマスク２１の開口部に露出する熱酸化膜を除去する。これにより、ｎ-ドリフト領域１のおもて面の表面に、酸化膜領域５ｂが形成される。そして、レジストマスク２１を除去し、ＦＺウエハを洗浄する。ここで、エッチング方法として、ウエットエッチングを用いてもよいし、ドライエッチングを用いてもよい（以下、熱酸化膜をエッチングする処理において同様）。
ついで、図３に示すように、ｎ-ドリフト領域１のおもて面側に、スクリーン酸化膜２２を成長させる。ついで、ｎ-ドリフト領域１のおもて面に、スクリーン酸化膜２２の上から例えばリン（Ｐ）イオンをイオン注入する。ここで、イオン注入の加速エネルギーを例えば１００ｋｅＶとし、ドーズ量を１．０×１０12ｃｍ-2以上１．５×１０12ｃｍ-2以下としてもよい。これにより、ｎ-ドリフト領域１のおもて面の、表面に酸化膜領域５ｂが形成されていない部分の表面層に、ｎ領域１１となる不純物領域が形成される。
ついで、熱拡散処理によって、ｎ領域１１となる不純物領域を拡散させる。例えば、不活性ガス雰囲気下において１１５０℃で５時間の熱拡散処理を行ってもよい。これにより、図４に示すように、ｎ領域１１が形成される。ついで、図５に示すように、ウエットエッチングによって、ＦＺウエハ表面のシリコンが露出するまで酸化膜を除去する。これにより、スクリーン酸化膜２２が除去される。ついで、ｎ-ドリフト領域１のおもて面側に、ゲート絶縁膜５ａを成長させる。これにより、ゲート絶縁膜５ａは、酸化膜領域５ｂに接する。ついで、ウエハのおもて側の全面に、ゲート電極６となるｎ型の低抵抗率のポリシリコン層を堆積する。ここで、ポリシリコン層の厚さは、例えば、０．４μｍ以上０．８μｍ以下であってもよい。
ついで、図６に示すように、フォトリソグラフィにより、ゲート電極６となるポリシリコン層の表面に、ポリシリコン層の一部が露出するように開口するレジストマスク２３を形成する。ついで、レジストマスク２３をマスクとして等方性エッチングまたは異方性エッチングを行い、レジストマスク２３の開口部に露出するポリシリコン層を除去する。これにより、ｎ-ドリフト領域１のおもて面の表面に、ゲート絶縁膜５ａおよび酸化膜領域５ｂを介してゲート電極６が形成される。そして、レジストマスク２３を除去し、ＦＺウエハを洗浄する。
ついで、図７に示すように、ｎ-ドリフト領域１のおもて面に、ゲート電極６をマスクとしてゲート電極６に自己整合するように例えば硼素（Ｂ）イオンＦＺウエハの表面に対して垂直な方向からイオン注入する。ここで、イオン注入の加速エネルギーを例えば４５ｋｅＶとし、ドーズ量を１．０×１０14ｃｍ-2台としてもよい。これにより、ｎ領域１１の表面層に、ゲート電極６の端部に自己整合して、ｐベース領域２となる不純物領域（不図示）が形成される。そして、ＦＺウエハを洗浄する。
ついで、図８に示すように、熱拡散によって、ｐベース領域２を拡散させる。例えば、不活性ガス雰囲気下において１１５０℃で２時間の熱拡散処理を行ってもよい。ついで、図９に示すように、フォトリソグラフィにより、ｎ-ドリフト領域１のおもて面側に、ｐ+コンタクト領域４が形成される領域が開口するレジストマスク２４を形成する。ついで、ｎ-ドリフト領域１のおもて面に、ゲート絶縁膜５ａの上から例えば硼素イオンをイオン注入する。ここで、イオン注入の加速エネルギーを例えば１５０ｋｅＶとし、ドーズ量を２．０×１０15ｃｍ-2台としてもよい。これにより、ｐベース領域２の表面層に、ｐ+コンタクト領域４となる不純物領域（不図示）が形成される。そして、レジストマスク２４を除去し、ＦＺウエハを洗浄する。
ついで、熱拡散によって、ｐ+コンタクト領域４となる不純物領域を拡散させる。これにより、図１０に示すように、ｐ+コンタクト領域４が形成される。ついで、図１１に示すように、フォトリソグラフィにより、ｎ-ドリフト領域１のおもて面側に、ｎ+エミッタ領域３が形成される領域が開口するレジストマスク２５を形成する。ついで、ｎ-ドリフト領域１のおもて面に、ゲート絶縁膜５ａの上から例えば砒素（Ａｓ）イオンをイオン注入する。ここで、イオン注入の加速エネルギーを例えば１２０ｋｅＶとし、ドーズ量を１．０×１０15ｃｍ-2台としてもよい。これにより、ｐベース領域２およびｐ+コンタクト領域４の表面層に、ｎ+エミッタ領域３となる不純物領域（不図示）が形成される。そして、レジストマスク２５を除去し、ＦＺウエハを洗浄する。
ついで、熱拡散によって、ｎ+エミッタ領域３となる不純物領域を拡散させる。これにより、図１２に示すように、ｎ+エミッタ領域３が形成される。ついで、ｎ-ドリフト領域１のおもて面側に、ＨＴＯ（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ）膜と層間絶縁膜（ＢＰＳＧ：Ｂｏｒｏｎ Ｐｈｏｓｐｈｏｒ Ｓｉｌｉｃａｔｅ Ｇｌａｓｓ）の複合膜１２を堆積する。ＨＴＯ膜の厚さは、例えば２００ｎｍであってもよい。層間絶縁膜の厚さは、例えば１μｍであってもよい。以降、ＨＴＯ膜および層間絶縁膜からなる複合膜１２を、単に層間絶縁膜１２とする。ついで、層間絶縁膜１２に不活性ガス雰囲気下において熱処理を施す。
ついで、フォトリソグラフィにより、ｎ-ドリフト領域１のおもて面側に、エミッタ電極７とのコンタクト部分が開口するレジストマスク２６を形成する。ついで、レジストマスク２６をマスクとして異方性エッチング、または等方性エッチングおよび異方性エッチングを組み合わせて行い、レジストマスク２６の開口部に露出する層間絶縁膜１２およびゲート絶縁膜５ａを除去して、ＦＺウエハの表面を露出させる。これにより、ｎ+エミッタ領域３およびｐ+コンタクト領域４が露出する。そして、レジストマスク２６を除去し、ＦＺウエハを洗浄する。
ついで、図１３に示すように、スパッタリングによって、ｎ-ドリフト領域１のおもて面側に、エミッタ電極７となるアルミニウム（Ａｌ）膜を堆積する。ついで、図示省略するが、フォトリソグラフィによって形成されたレジストマスクをマスクとしてウエットエッチングまたはドライエッチングを行い、エミッタ電極７をパターニングする。これにより、エミッタ電極７が形成される。そして、レジストマスクを除去し、ＦＺウエハを洗浄する。
ついで、図示省略するが、ウエハのおもて側に、窒化シリコン（ＳｉＮ）膜またはポリイミド膜を堆積する。フォトリソグラフィによって形成されたレジストマスクでエッチングを行い、エミッタ電極７上に堆積された膜をパターニングし、エミッタ電極７の一部を露出する。これにより、エミッタ電極７と例えば外部装置とを接続するためのパッド（ＰＡＤ）領域が形成される。そして、レジストマスクを除去し、ＦＺウエハを洗浄する。
ついで、図１４に示すように、ウエハのおもて側に、ＦＺウエハの表面構造を保護するレジスト（以下、保護レジストとする）２７を塗布して硬化する。ついで、保護レジスト２７の上に、バックグラインド（ＢＧ：Ｂａｃｋ Ｇｒｉｎｄｉｎｇ）時にウエハを保護するテープ（以下、ＢＧテープとする）２８を貼り付ける。ついで、ｎ-ドリフト領域１の裏面側からｎ-ドリフト領域１を研削し、ＦＺウエハを薄化する。そして、ＢＧテープ２８を除去し、ＦＺウエハを洗浄する。ついで、研削によってｎ-ドリフト領域１の裏面に生じた損傷の除去、およびＦＺウエハにかかる応力の緩和を図るために、エッチングによって、ｎ-ドリフト領域１の裏面全面を均一に除去し、ＦＺウエハを５μｍ以上２０μｍ以下程度に薄くする。
ついで、図１５に示すように、ｎ-ドリフト領域１の裏面の全面に、異なる加速エネルギーで、ｐ型不純物イオン（第２導電型不純物）のイオン注入を２回行う（注入工程）。具体的には、ｎ-ドリフト領域１の裏面の全面に、第１の加速エネルギーでｐ型不純物イオンをイオン注入した後、ｎ-ドリフト領域１のｐ型不純物イオンがイオン注入された裏面の全面に、再度、第２の加速エネルギーでｐ型不純物イオンをイオン注入する。ｐ型不純物イオンとして、硼素イオンを用いるのが好ましい。その理由は、後述する。第２の加速エネルギーは、第１の加速エネルギーより低い。例えば、１回目のイオン注入では、第１の加速エネルギーを例えば１００ｋｅＶ以上３００ｋｅＶ以下とし、ドーズ量を１．０×１０13ｃｍ-2以上３．０×１０14ｃｍ-2以下としてもよい。２回目のイオン注入では、第２の加速エネルギーを例えば３０ｋｅＶ以上６０ｋｅＶ以下とし、ドーズ量を１．０×１０13ｃｍ-2以上３．０×１０14ｃｍ-2以下としてもよい。１回目のイオン注入と２回目のイオン注入は、同じドーズ量で行ってもよいし、異なるドーズ量で行ってもよいし、順番を入れ替えてもよい。
ついで、熱処理によって、ｎ-ドリフト領域１の裏面に導入したｐ型不純物を電気的に活性化し、ｎ-ドリフト領域１の裏面の表面層にｐ+コレクタ領域８を形成するとともに、ｎ-ドリフト領域１とｐ+コレクタ領域８との界面に低ライフタイム領域１０を形成する（活性化工程）。つまり、ｎ-ドリフト領域１の裏面のｐ型不純物イオンがイオン注入された表面層において、表面から上記深さまでの部分（ｐ+コレクタ領域８となる領域のＦＺウエハ表面に近い部分）を電気的に完全に活性化し、深い部分（低ライフタイム領域１０となる領域）を部分的に活性化させない。ｐ+コレクタ領域８の、電気的に完全に活性化する部分の深さは上述したとおりである。
活性化工程において、低ライフタイム領域１０は、注入工程によって注入されたｐ型不純物の濃度分布に対応して部分的に活性化された領域となる。これにより、低ライフタイム領域１０の活性化率は、ｐ+コレクタ領域８の活性化率よりも低くなる。完全に活性化されたｐ+コレクタ領域８と、部分的に活性化されている低ライフタイム領域１０によって、ｐ+コレクタ領域８と低ライフタイム領域１０の合計の活性化率は、５２％以上５５％以下程度であるのがよい。つまり、ｎ-ドリフト領域１の裏面の表面層に２回に渡ってイオン注入されたｐ型不純物の活性化率が、５２％以上５５％以下程度となる。
具体的には、低ライフタイム領域１０の活性化率は、ＦＺウエハ表面に近い部分で９０％程度であってもよいが、低ライフタイム領域１０全体で１０％以下であるのが望ましい。つまり、低ライフタイム領域１０を含むＦＺウエハの表面から深い部分の活性化率が、１０％以下であるのが好ましい。より具体的には、低ライフタイム領域１０を含み、かつＦＺウエハの表面から０．７５μｍより深い部分の活性化率は、例えば１０％以下であるのが好ましい。
詳細には、活性化工程では、例えば、ｎ-ドリフト領域１の硼素イオンがイオン注入された裏面にレーザーを照射し、ｎ-ドリフト領域１の裏面に導入した硼素を電気的に活性化する。このとき、照射エネルギー密度が１．０×１０-3Ｊ／ｃｍ2以上２．０×１０-3Ｊ／ｃｍ2以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを用いてもよい。また、波長が５３２ｎｍのＹＡＧレーザーを用いてもよい。好ましくは、シリコンが溶解する臨界の照射エネルギー密度よりも低い照射エネルギー密度を有するレーザーを用いるのがよい。また、例えば、アニール炉によって、ＦＺウエハを３８０℃で１時間のアニールを行い、ｎ-ドリフト領域１の裏面に導入した硼素を電気的に活性化してもよい。
アニール炉によって活性化工程を行う場合、低ライフタイム領域１０を含むＦＺウエハの表面から深い部分の活性化率を、例えば１％以上６％以下とすることができる。レーザーを用いて活性化工程を行う場合、アニール炉によって活性化工程を行う場合に比べて活性化率が高くなるので、ｎ-ドリフト領域１とｐ+コレクタ領域８とのｐｎ接合からのリーク電流を少なくすることができる。
そして、ｎ-ドリフト領域１のおもて面側の表面構造を保護する保護レジスト２７を除去し、ＦＺウエハを洗浄する。ついで、ｐ+コレクタ領域８の表面に、コレクタ電極９となる電極材を堆積する。ついで、電極材に不活性ガス雰囲気下において熱処理を施す。熱処理温度は、例えば２８０℃以上３３０℃以下であってもよい。これにより、コレクタ電極９が形成される。コレクタ電極９を形成するための熱処理では、活性化工程に比べて熱処理温度が低いため、低ライフタイム領域１０の活性化率が変動することはない。
これにより、ｎ-ドリフト領域１の裏面側に、ｐ+コレクタ領域８に接するコレクタ電極９が形成され、図１に示す半導体装置が完成する。
上述した工程では、ライフタイムを調整するために、ｎ-ドリフト領域１の裏面に、例えば加速電子やプロトン等の軽イオンを照射する処理を行ってもよい。この場合、ＩＧＢＴのおもて面の表面構造が完成した後（図１３参照）、コレクタ注入工程を行う前に実施すればよい。
以上、説明したように、実施の形態１によれば、ｎ-ドリフト領域１とｐ+コレクタ領域８との界面に、ｐ型不純物の濃度分布に対応して部分的に活性化された低ライフタイム領域１０が設けられている。つまり、低ライフタイム領域１０は、ｐ+コレクタ領域８よりも活性化率が低く、ほぼ活性化されていない。このため、ターンオン時に、ｐ+コレクタ領域８からｎ-ドリフト領域１への少数キャリア（ホール）の注入を抑制することができる。これにより、オン電圧Ｖｏｎを低減することができる。一方、ターンオフ時には、低ライフタイム領域１０は、ｐ+コレクタ領域８のコレクタ電極９側の電子の再結合を加速させ、コレクタ電流が流れる時間を短くする。これにより、エネルギー損失Ｅｏｆｆを低減することができる。したがって、オン電圧Ｖｏｎとエネルギー損失Ｅｏｆｆはトレードオフ関係を改善することができる。
また、注入工程において加速エネルギーの異なる２回のイオン注入を行うことで、ｐ+コレクタ領域８と低ライフタイム領域１０を同時に形成することができる。これにより、低ライフタイム領域１０を形成するためだけのイオン注入工程を行う必要がない。また、低ライフタイム領域１０を形成するためのイオン注入のドーズ量を従来よりも低くすることができる。したがって、製造コストを低減することができる。
また、注入工程において、加速エネルギーの異なる２回のイオン注入を行うことで、ｎ-ドリフト領域１の表面層の、ｐ+コレクタ領域８が形成される部分のドーズ量を従来よりも高くすることができる。これにより、半導体装置の電気的特性を向上することができる。
また、従来のイオン注入装置を用いて、低ライフタイム領域１０を形成することができる。このため、低ライフタイム領域１０を形成するための特殊なイオン注入装置を必要としない。これにより、本発明のＩＧＢＴを一般的な製造ラインで作製することができる。また、１回の熱処理（活性化工程）で低ライフタイム領域１０を形成することができる。このため、スループットを向上することができる。これにより、半導体装置を効率的に作製することができる。
（実施の形態２）
実施の形態２にかかる半導体装置において、実施の形態１にかかるＩＧＢＴを、逆阻止型ＩＧＢＴとしてもよい。
実施の形態２では、ｎ-ドリフト領域１の外周端部に、ｎ-ドリフト領域１のおもて面からｎ-ドリフト領域１を貫通して、ｐ+コレクタ領域８に達するｐ型の分離領域（シリコン貫通分離領域：Ｔｈｒｏｕｇｈ Ｓｉｌｉｃｏｎ 分離領域：不図示）が設けられている（図３５〜３７参照）。つまり、活性領域を囲むように、分離領域および終端構造が設けられている。それ以外の構成は、実施の形態１と同様である。
このような逆阻止型ＩＧＢＴの製造方法について説明する（以下、第１の製造方法とする）。例えば、実施の形態１に示すＩＧＢＴの製造工程を始める前に、ｎ-ドリフト領域１のおもて面に、例えば硼素（Ｂ）イオンなどのｐ型不純物を選択的にイオン注入してｐ不純物領域を形成する。ついで、ｎ-ドリフト領域１の裏面に達するまで、ｐ不純物領域を高温で長時間拡散させる。これにより、ｎ-ドリフト領域１の外周端部に、おもて面から裏面に達するｐ+型の分離領域が形成される。その後、実施の形態１と同様に、ＩＧＢＴの製造工程を順次行う（図２〜１５参照）。同時に、ｎ-ドリフト領域１のおもて面側に、ｐ+領域およびフィールドプレート電極からなる終端構造を形成する。これにより、逆阻止型ＩＧＢＴが完成する。
また、外周端部が活性領域側に比べて薄い逆阻止型ＩＧＢＴ（図３８参照）の製造方法について説明する（以下、第２の製造方法とする）。まず、第１の製造方法と同様に、ｎ-ドリフト領域１のおもて面に、ｐ+型の分離領域とＩＧＢＴのおもて面の表面構造を形成する（図２〜１３参照）。ついで、実施の形態１と同様に、ｎ-ドリフト領域１の裏面側から、ｎ-ドリフト領域１を所定の厚さまで薄くする（図１４）。ついで、ｎ-ドリフト領域１の裏面からｎ-ドリフト領域１を貫通し、おもて面に達する凹部を形成する。ここで、凹部の側壁は、ｎ-ドリフト領域１の裏面に対して例えば５４．７°の角度をなしていてもよい。ついで、実施の形態１と同様に、ｎ-ドリフト領域１の裏面にｐ+コレクタ領域８および低ライフタイム領域１０を形成する（図１５参照）。同時に、凹部の側壁にｐ+領域を形成する。これにより、ｐ+領域を介してｐ+コレクタ領域８に連結する分離領域が形成される。ついで、ｐ+コレクタ領域８に接するコレクタ電極９を形成する（図１参照）。これにより、外周端部が活性領域側に比べて薄い逆阻止型ＩＧＢＴが完成する。
また、上述した第１，２の製造方法を組み合わせてもよい。つまり、まず、第１の製造方法と同様に、ｎ-ドリフト領域１のおもて面に、ｐ+型の分離領域を形成する。ここでは、分離領域が、ｎ-ドリフト領域１のおもて面から裏面に達しないように形成する。ついで、実施の形態１と同様に、ｎ-ドリフト領域１のおもて面に、逆阻止型ＩＧＢＴのおもて面の表面構造を形成する（図２〜１３参照）。ついで、実施の形態１と同様に、ｎ-ドリフト領域１の裏面側から、ｎ-ドリフト領域１を所定の厚さまで薄くする（図１４）。ついで、第２の製造方法と同様に、ｎ-ドリフト領域１の裏面側に凹部を形成する。ここでは、凹部は、ｎ-ドリフト領域１を貫通せずに、分離領域に達する深さで形成される。ついで、第２の製造方法と同様に、ｎ-ドリフト領域１の裏面に、ｐ+コレクタ領域８、ｐ+領域、コレクタ電極９を形成し、逆阻止型ＩＧＢＴが完成する。
以上、説明したように、実施の形態２によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態３）
実施の形態３にかかる半導体装置において、実施の形態１にかかるＩＧＢＴを、トレンチゲート構造のＩＧＢＴとしてもよい。
実施の形態３では、ｎ-ドリフト領域１のおもて面側に、ｐベース領域２を貫通してｎ-ドリフト領域１に達するトレンチが設けられている。トレンチの内部には、ゲート絶縁膜５ａを介してゲート電極６が埋め込まれている。ｎ+エミッタ領域３は、トレンチの側壁に設けられたゲート絶縁膜５ａを介してゲート電極６と隣り合う。つまり、トレンチゲート構造が形成されている（図２７参照）。それ以外の構成は、実施の形態１と同様である。
以上、説明したように、実施の形態３によれば、実施の形態１と同様の効果を得ることができる。
（実施の形態４）
実施の形態４にかかる半導体装置において、実施の形態１〜３にかかるＩＧＢＴを、パンチスルー型、ソフトパンチスルー型やフィールドストップ型のＩＧＢＴとしてもよい。
実施の形態４では、ｎ-ドリフト領域１とｐ+コレクタ領域８との間に、ｎバッファ領域（第５の半導体領域）が形成されている。ｎバッファ領域は、ｎ-ドリフト領域１よりも低い抵抗率を有する。また、ｎバッファ領域は、十分に活性化されているのが好ましい。ｐ+コレクタ領域８は、ｎバッファ領域に接し、ｎバッファ領域とｐｎ接合をなす。低ライフタイム領域１０は、ｎバッファ領域とｐ+コレクタ領域８との界面に設けられている。
また、低ライフタイム領域１０は、ｐ+コレクタ領域８に注入された例えば硼素などのｐ型不純物の濃度分布に対応して部分的に電気的に活性化されている。つまり、低ライフタイム領域１０の、ｎバッファ領域内に設けられている部分は、実施の形態１においてｎ-ドリフト領域１内に設けられている部分と同様の条件となっている。それ以外の構成は、実施の形態１〜３と同様である。
図１６〜２０は、実施の形態４にかかる半導体装置の製造過程を示す断面図である。まず、実施の形態１と同様に、図１２までの工程を行う（図２〜１２参照）。ついで、図１６に示すように、保護レジスト３１を塗布して硬化する。ついで、保護レジスト３１の上に、ＢＧテープ３２を貼り付ける。ついで、ｎ-ドリフト領域１の裏面側からｎ-ドリフト領域１を研削し、ＦＺウエハを薄化する。
そして、図１７に示すように、ＢＧテープ３２を除去し、ＦＺウエハを洗浄する。ついで、エッチングによって、ｎ-ドリフト領域１の裏面全面を均一に除去し、ＦＺウエハを５μｍ以上２０μｍ以下程度に薄くする。その理由は、実施の形態１と同様である。１７００Ｖの耐圧を有するＩＧＢＴにおいて、最終的なＦＺウエハの厚さは、２４５μｍ以上２８５μｍ以下であってもよい。
ついで、図１８に示すように、ｎ-ドリフト領域１の裏面に、例えばリンイオンなどのｎ型不純物イオンをイオン注入する。ここで、ソフトパンチスルー型やフィールドストップ型のＩＧＢＴを形成する際に、ドーパントとしてリンを用いる場合には、イオン注入のドーズ量を２．５×１０12ｃｍ-2以上４．０×１０12ｃｍ-2以下とするのが好ましい。これにより、ｎ-ドリフト領域１の裏面の表面層に、ｎバッファ領域となる不純物領域が形成される。
ついで、図１９に示すように、保護レジスト３１を除去し、ＦＺウエハを洗浄する。ついで、熱拡散処理によって、ｎバッファ領域となる不純物領域を拡散させる。例えば、不活性ガス雰囲気下において９００℃で６０分程度の熱拡散処理を行ってもよい。これにより、ｎバッファ領域１３が形成される。
ｎ-ドリフト領域１のおもて面側の、エミッタ電極７とのコンタクト部分に形成された自然酸化膜を除去して、ＦＺウエハのおもて面のエミッタ電極７とのコンタクト部分を露出する。ついで、実施の形態１と同様に、ｎ-ドリフト領域１のおもて面側にエミッタ電極７を形成し（図１３）、エミッタ電極７の一部を露出してパッド領域を形成する。
ついで、図２０に示すように、保護レジスト３３を塗布して硬化する。ついで、エッチングによって、ＦＺウエハ表面のシリコンが露出するまで、ｎバッファ領域１３の表面に形成された自然酸化膜を除去して、ＦＺウエハの裏面の表面を露出する。ついで、実施の形態１と同様に、注入工程および活性化工程を行い（図１５）、ｎバッファ領域１３の表面層に、ｐ+コレクタ領域８および低ライフタイム領域１０を形成する。これにより、ｎバッファ領域１３とｐ+コレクタ領域８との界面に、低ライフタイム領域１０が形成される。低ライフタイム領域１０の形成方法、および深さや活性化率などの条件は、実施の形態１と同様である。つまり、実施の形態１における、ｎ-ドリフト領域１とｐ+コレクタ領域８との界面を、ｎバッファ領域１３とｐ+コレクタ領域８との界面に読み替えた条件と同様である。
これにより、ｎ-ドリフト領域１とｐ+コレクタ領域８との間に、ｎバッファ領域１３が形成された構成の、パンチスルー型、ノンパンチスルー型やフィールドストップ型のＩＧＢＴが完成する。それ以外の方法は、実施の形態１と同様である。また、実施の形態２と同様に、逆阻止型ＩＧＢＴとしてもよいし、実施の形態３と同様に、トレンチゲート構造のＩＧＢＴとしてもよい。
以上、説明したように、実施の形態４によれば、実施の形態１と同様の効果を得ることができる。
（実施例１）
図２１は、本発明にかかる半導体装置の電気的特性を検証する回路図である。図２２は、本発明にかかる半導体装置のオン電圧とエネルギー損失との関係を示す特性図である。まず、実施の形態１に示すノンパンチスルー型のＩＧＢＴ（図１参照）について、ライフタイムを種々変更して、各ライフタイムにおけるオン電圧およびエネルギー損失をシミュレーションした（以下、第１の実施例とする。）。また、実際に、実施の形態１に従ってノンパンチスルー型のＩＧＢＴを複数作製し、それぞれオン電圧およびエネルギー損失を測定した（以下、第２の実施例とする。）。
第１，２の実施例の条件は、次のとおりである。耐圧を１７００Ｖとした。酸化膜領域５ｂの、一方の端部に接するゲート絶縁膜５ａ側から他方の端部に接するゲート絶縁膜５ａまでの長さ（第１の長さ）ＬＴを、２３μｍとした。ゲート絶縁膜５ａの、第１の長さＬＴを計測する方向と同じ方向の長さ（第２の長さ）Ｌｃｈを、９．５μｍとした。ＩＧＢＴ完成後のＦＺウエハの厚さＴｓｕｂを、２６５μｍとした。ｎ領域１１を形成するためのドーズ量を１．２５×１０12ｃｍ-2とした。ＦＺウエハ上に複数形成されたＩＧＢＴ間のセルピッチを４７μｍとした。
また、第２の実施例では、ｐ+コレクタ領域８および低ライフタイム領域１０を形成する前に、ｎ-ドリフト領域１の裏面に、４．６ＭｅＶの電子線を照射した後、３３０℃で６０分間の熱アニールを行った。また、注入工程において、１回目のイオン注入では、ドーパントを硼素とし、第１の加速エネルギーを１５０ｋｅＶ、ドーズ量を２．０×１０14ｃｍ-2とした。２回目のイオン注入では、ドーパントを硼素とし、第２の加速エネルギーを４５ｋｅＶとし、ドーズ量を２．０×１０14ｃｍ-2とした。活性化工程において、照射エネルギー密度が１．３×１０-3Ｊ／ｃｍ2以上１．８×１０-3Ｊ／ｃｍ2以下で、波長が５３２ｎｍのＹＡＧレーザーを用いて、レーザーの照射範囲がオーバーラップするように走査させながらアニールを実施した。このとき、レーザー照射による電子線量を種々変更した。具体的には、図２２に示すように、電子線量ＥＩは、オン電圧が約３．０Ｖと測定された素子における測定点５１では２０ＫＧｒｙｓとし、オン電圧が約３．９Ｖと測定された素子における測定点５２では４０ＫＧｒｙｓとした。また、オン電圧が約２．３Ｖと測定された素子における測定点５３では電子線照射を行っていない（Ｎｏ ＥＩ）。
上述した第１の実施例のシミュレーション、および第２の実施例の実験には、図２１に示す評価回路を用いた。図２１に示すように、ＩＧＢＴ４０のコレクタにコイル４１およびダイオード４２，４３を接続した評価回路において、ＩＧＢＴ４０のターンオンおよびターンオフ過程をシミュレーションすることにより、ＩＧＢＴ４０のオン電圧およびエネルギー損失を評価する。図２１において、符号４４は電源であり、符号４５はゲート抵抗であり、符号４６はセンス抵抗であり、符号４７は定電流源である。図２１に示す評価回路において、ＩＧＢＴ４０のコレクタにバス電圧ＶBUSとして８５０Ｖを印加し、コイル４２のインダクタンスＬを８５０μＨとし、ＩＧＢＴ４０のコレクタから電源４４までの電流経路の寄生インダクタンスを３００μＨとする。ゲート抵抗４５の抵抗値Ｒｇを１０Ωとし、センス抵抗４６の抵抗値Ｒｓを０．６Ωとし、定電流源４７のピーク電流Ｉｐｋの値を２５Ａとする。この条件で、第１，２の実施例をＩＧＢＴ４０として、ターンオンおよびターンオフ過程をシミュレーションすることにより、第１，２の実施例のオン電圧およびエネルギー損失を評価した。
比較として、低ライフタイム領域１０が設けられていない構成の従来のノンパンチスルー型のＩＧＢＴについて、ライフタイムを種々変更して、各ライフタイムにおけるオン電圧とエネルギー損失をシミュレーションした。ｐコレクタ領域を形成するためのドーズ量が異なる２種類のＩＧＢＴについて検証している（以下、第１，２の従来例とする）。ｐコレクタ領域を形成するためのドーズ量は、第１の従来例では４．０×１０14ｃｍ-2とし、第２の従来例では５．０×１０13ｃｍ-2とした。第１，２の従来例のそれ以外の構成は、第１，２の実施例と同様である。第１の従来例のシミュレーションに用いた評価回路は、第１，２の実施例と同様である（図２１参照）。
次に、第１，２の実施例および第１，２の比較例のライフタイムは、次のように算出した。まず、第１，２の比較例のライフタイムτ対ドーピング濃度の依存性は、次の（１）式に示すＳｃｈａｒｆｅｔｔｅｒモデルで算出した。
τ＝τmin0＋（τmax0−τmin0）／（１＋（Ｎ／Ｎref）γ） ・・・（１）
ここで、τmin0は高ドーピング濃度時のライフタイムあり、τmax0は低ドーピング濃度時のライフタイムであり、Ｎはドーピング濃度であり、Ｎrefは濃度の規格化パラメター（１×１０16ｃｍ-3とした）であり、γはＦｉｔｔｉｎｇパラメター（値を１とした）である。τmin0＝０とした。正孔のライフタイムは電子の１／３、つまり、ξ＝τmax,n0／τmax,p0＝３とした。図２２に示す各測定点のライフタイムは電子のτmax0である。電子線照射によるトラップ準位のエネルギーレベルは、ショックレー・リード・ホールによる過剰キャリアの再結合モデル（ＳＲＨモデル）を用いて算出し、３接合構造の中層（ｎ-ドリフト領域１）のバンドギャップの準位を基準として０．３２ｅＶとした。
第１，２の実施例では、ｐ+コレクタ領域８と低ライフタイム領域１０のライフタイムの分布τmax0（ｙ）は、ｐ+コレクタ領域８とコレクタ電極９との界面からのｐ+コレクタ領域８の深さ方向への深さｙとし、次の（２）式を満たすものとした。
τmax0（ｙ）
＝τ’max0−（τ’max0−τ’min0）×Δｐ（ｙ）／Δｐmax ・・・（２）
ここで、τ’max0は、ｎ-ドリフト領域１のライフタイムである。図２２に示すように、τ’max0は、測定点５４で２．０μｓであり、測定点５５で１．０μｓであり、測定点５６で０．７５μｓであり、測定点５７で０．５６μｓであった。また、τ’min0は領域１０における最小ライフタイムであり、Δｐmaxはｐ+コレクタ領域８のＳＩＭＳプロファイルとＳＳＲプロファイルと最大差である。Δｐ（ｙ）は、ｐ+コレクタ領域８における、実測による電気的に活性状態にある硼素濃度分布（以下、実測による活性状態の硼素濃度分布とする）と、二次イオン質量分析（ＳＩＭＳ：Ｓｅｃｏｎｄａｒｙ Ｉｏｎ Ｍａｓｓ Ｓｐｅｃｔｒｏｍｅｔｒｙ）により分析された硼素濃度分布（以下、ＳＩＭＳによる硼素濃度分布とする）との差分の濃度分布（以下、活性状態にない硼素濃度分布の差分とする）である。実測による活性状態にある硼素濃度分布は、第２の実施例のシート抵抗（ＳＳＲ：Ｓｐｒｅａｄｉｎｇ Ｓｈｅｅｔ Ｒｅｓｉｓｔａｎｃｅ）の実際値の分布とした。ξ＝τmax,n0／τmax,p0＝３とした。
図２２に示す結果より、第２の実施例の測定点は、第１の実施例の曲線上に位置することがわかる。つまり、第１の実施例によるシミュレーション結果と、第２の実施例による実験結果は一致すると推測される。また、第１，２の実施例のオン電圧およびエネルギー損失ともに、第１の従来例よりも低くなっている。レーザーを用いて作製された第１，２の実施例のオン電圧およびエネルギー損失は、第２の従来例よりも低くなっている。これにより、本発明のＩＧＢＴは、従来のＩＧＢＴに比べて、オン電圧Ｖｏｎとエネルギー損失Ｅｏｆｆはトレードオフ関係を改善することができることがわかる。
図２３は、本発明にかかる半導体装置の不純物濃度分布を模式的に示す特性図である。図２３には、実測によるｐコレクタ領域の活性状態にある硼素濃度分布６１、ＳＩＭＳによる硼素濃度分布６２、および活性状態にない硼素濃度分布の差分６３（Δｐ（ｙ）の領域）を示す。また、図２４は、本発明にかかる半導体装置のライフタイムの分布を模式的に示す特性図である。図２４には、ｐ+コレクタ領域８と低ライフタイム領域１０のライフタイムの分布τmax0（ｙ）を示す。第１，２の実施例では、上述したように、注入工程における２回のイオン注入のドーズ量の合計は４．０×１０14ｃｍ-2である。しかし、２回目のイオン注入において、１回目のイオン注入よりも高い第２の加速エネルギーでｎ-ドリフト領域１の深い部分にイオン注入される硼素イオンは、活性化率が低く、ほぼ活性化されない。
具体的には、活性状態にある硼素濃度分布６１から求められる電気的に活性状態にある硼素のドーズ量は、ｐ+コレクタ領域８にイオン注入された硼素のドーズ量の約半分である（後述する図２５参照）。このため、活性状態にない硼素濃度分布の差分６３が、ライフタイムを短くするための領域（以下、ライフタイムキラー領域とする）として作用し、図２４に示すように、ターンオン時に、ｐ+コレクタ領域８からｎ-ドリフト領域１への少数キャリア（ホール）の注入を抑制して、ライフタイムを短くする。これにより、オン電圧Ｖｏｎを低減することができる。一方、ターンオフ時には、ライフタイムキラー領域は、ｐ+コレクタ領域８のコレクタ電極９側の電子の再結合を加速させ、コレクタ電流が流れる時間を短くする。これにより、エネルギー損失Ｅｏｆｆを低減することができる。したがって、オン電圧Ｖｏｎとエネルギー損失Ｅｏｆｆはトレードオフ関係を改善することができる。図２３に示すように、このライフタイムキラー領域は、低ライフタイム領域１０内に存在する。
また、順方向耐圧のみを有するノンパンチスルー型ＩＧＢＴに、保証耐圧に近い電圧が印加されたとしても、ｎ-ドリフト領域１とｐ+コレクタ領域８との界面に低ライフタイム領域１０が形成されているため、ｎ+エミッタ領域３側から延びる空乏層は、低ライフタイム領域１０中のライフタイムキラー領域（Δｐ（ｙ）の領域）に達しない。このため、オフ時に、ｎ-ドリフト領域１とｐ+コレクタ領域８からなるｐｎ接合からリーク電流は発生しない。また、逆方向耐圧を有する逆阻止型ＩＧＢＴにおいても、逆方向耐圧に近い電圧が印加された場合、ｎ-ドリフト領域１とｐ+コレクタ領域８とのｐｎ接合が、ｐ+コレクタ領域８側のキャリア濃度が極端に高い接合（片側階段接合：Ｏｎｅ−Ｓｉｄｅ Ａｂｒｕｐｔ接合）とみなせるため、空乏層は、ほぼ、キャリア濃度の低いｎ-ドリフト領域１内に伸びる。このため、ライフタイムキラー領域内に伸びる空乏層の体積は、ｎ-ドリフト領域１内に伸びる空乏層の体積に比べて極めて小さい。これにより、空乏層におけるキャリアの生成および再結合によるリーク電流は、ｎ-ドリフト領域１から発生する。したがって、ライフタイムキラー領域の幅を小さくすることで、オフ時のリーク電流を抑制することができる。
図２５は、本発明にかかる半導体装置の硼素濃度分布を示す特性図である。ここで、図２５の横軸の原点は、ｐ+コレクタ領域８とコレクタ電極９との界面である。図２５では、第１，２の実施例の硼素濃度分布を示している。図２５において、活性状態にない硼素の濃度分布とは、イオン注入した硼素の濃度分布である。図２５に示すように、ｐ+コレクタ領域８とコレクタ電極９との界面からの深さが０．７μｍより深い場所で、１．９２×１０14ｃｍ-2のドーズ量の硼素が活性化されずに、格子間原子として存在している。上述したように、注入工程における２回のイオン注入のドーズ量の合計は４．０×１０14ｃｍ-2であるため、注入工程における２回のイオン注入のドーズ量の約半分のドーズ量の硼素が活性化されていないことがわかる。この領域が、上述したライフタイムキラー領域である。また、ｐ+コレクタ領域８とコレクタ電極９との界面から０．４μｍ以上１．２μｍ以下の深さにおいて、活性状態にある硼素の濃度分布と、活性状態にない硼素の濃度分布は、同一の曲線上になく、一致していない。つまり、ｐ+コレクタ領域８とコレクタ電極９との界面から０．４μｍ以上１．２μｍ以下の深さでは、活性化されていない硼素が存在する。これにより、ｐ+コレクタ領域８とコレクタ電極９との界面から０．４μｍ以上１．２μｍ以下の深さまでを、低ライフタイム領域１０とするのが好ましいことがわかった。
以上において本発明では、上述した実施の形態に限らず、ｎ型とｐ型をすべて逆転した構成とすることも可能である。
以上のように、本発明にかかる半導体装置および半導体装置の製造方法は、電力変換装置などに用いられるパワー半導体装置に有用である。
１ ｎ-ドリフト領域
２ ｐベース領域
３ ｎ+エミッタ領域
４ ｐ+コンタクト領域
５ａ ゲート絶縁膜
５ｂ 酸化膜領域
６ ゲート電極
７ エミッタ電極
８ ｐ+コレクタ領域
９ コレクタ電極
１０ 低ライフタイム領域
１１ ｎ領域

Claims (31)

  1. 第１導電型の第１の半導体領域と、
    前記第１の半導体領域に接し、該第１の半導体領域とｐｎ接合をなす第２導電型の第２の半導体領域と、
    前記第１の半導体領域と前記第２の半導体領域との界面に設けられ、該第２の半導体領域の第２導電型不純物の濃度分布に対応して電気的に活性化された、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域と、
    を備えることを特徴とする半導体装置。
  2. 前記低ライフタイム領域は、前記第１の半導体領域から前記第２の半導体領域に跨って設けられていることを特徴とする請求項１に記載の半導体装置。
  3. 前記低ライフタイム領域は、前記第２の半導体領域が前記第１の半導体領域と接する面に対して反対側の表面から０．４μｍ以上１．２μｍ以下の深さで設けられていることを特徴とする請求項２に記載の半導体装置。
  4. 第１導電型の第１の半導体領域と、
    前記第１の半導体領域の表面層に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第５の半導体領域と、
    前記第５の半導体領域に接し、該第５の半導体領域とｐｎ接合をなす第２導電型の第２の半導体領域と、
    前記第５の半導体領域と前記第２の半導体領域との界面に設けられ、該第２の半導体領域の第２導電型不純物の濃度分布に対応して電気的に活性化された、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域と、
    を備えることを特徴とする半導体装置。
  5. 前記低ライフタイム領域は、前記第５の半導体領域から前記第２の半導体領域に跨って設けられていることを特徴とする請求項４に記載の半導体装置。
  6. 前記低ライフタイム領域は、前記第２の半導体領域が前記第５の半導体領域と接する面に対して反対側の表面から０．４μｍ以上１．２μｍ以下の深さで設けられていることを特徴とする請求項５に記載の半導体装置。
  7. 前記低ライフタイム領域の活性化率は、前記第２の半導体領域の活性化率よりも低いことを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  8. 前記第２の半導体領域の、前記第１の半導体領域に接する面に対して反対側の表面から０．５μｍ以上０．８μｍ以下の深さまでの部分が電気的に活性化されていることを特徴とする請求項１〜６のいずれか一つに記載の半導体装置。
  9. 前記第１の半導体領域の、前記第２の半導体領域が設けられた側の面に対して反対側の表面層に選択的に設けられた第２導電型の第３の半導体領域と、
    前記第１の半導体領域から前記第３の半導体領域の表面に跨って設けられた第１の絶縁膜と、
    前記第１の半導体領域の表面に、前記第１の絶縁膜に接して設けられた、該第１の絶縁膜よりも膜厚の厚い第２の絶縁膜と、
    前記第１の絶縁膜および第２の絶縁膜上に設けられた第１の電極と、
    前記第３の半導体領域の表面層の一部に、前記第１の電極の端部に整合して設けられた第１導電型の第４の半導体領域と、
    前記第３の半導体領域および第４の半導体領域に接する第２の電極と、
    前記第２の半導体領域に接する第３の電極と、
    をさらに備えることを特徴とする請求項１に記載の半導体装置。
  10. 前記第３の半導体領域の表面層に選択的に設けられ、かつ前記第４の半導体領域の下の領域を覆い、該第３の半導体領域よりも抵抗率の低い第２導電型の第６の半導体領域をさらに備え、
    前記第２の電極は、前記第４の半導体領域および前記第６の半導体領域に接することを特徴とする請求項９に記載の半導体装置。
  11. 前記第１の半導体領域の、前記第２の半導体領域が設けられた側の面に対して反対側の表面層に選択的に設けられた第２導電型の第３の半導体領域と、
    前記第３の半導体領域を貫通して前記第１の半導体領域に達するトレンチの内部に、第１の絶縁膜を介して埋め込まれた第１の電極と、
    前記第３の半導体領域の表面層に選択的に設けられ、かつ前記トレンチの側壁に設けられた前記第１の絶縁膜を介して前記第１の電極と隣り合う第１導電型の第４の半導体領域と、
    前記第３の半導体領域および前記第４の半導体領域に接する第２の電極と、
    前記第２の半導体領域に接する第３の電極と、
    を備えることを特徴とする請求項１に記載の半導体装置。
  12. 前記第３の半導体領域の表面層に選択的に設けられ、かつ前記第４の半導体領域の下の領域を覆い、該第３の半導体領域よりも抵抗率の低い第２導電型の第６の半導体領域をさらに備え、
    前記第２の電極は、前記第４の半導体領域および前記第６の半導体領域に接することを特徴とする請求項１１に記載の半導体装置。
  13. 第１導電型の第１の半導体領域と第２導電型の第２の半導体領域とからなるｐｎ接合を有し、該ｐｎ接合の界面に、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域を備える半導体装置を製造するにあたって、
    前記第１の半導体領域の表面に、第１の加速エネルギーで第２導電型不純物を注入した後、該第１の半導体領域の第２導電型不純物が注入された表面に、前記第１の加速エネルギーと異なる第２の加速エネルギーで第２導電型不純物を注入する注入工程を含むことを特徴とする半導体装置の製造方法。
  14. 前記注入工程によって注入された第２導電型不純物を部分的に活性化し、前記第１の半導体領域の表面層に、前記第２の半導体領域を形成するとともに、該第１の半導体領域と該第２の半導体領域との界面に、第２導電型不純物の濃度分布に対応して活性化された前記低ライフタイム領域を形成する活性化工程をさらに含むことを特徴とする請求項１３に記載の半導体装置の製造方法。
  15. 前記活性化工程では、前記第１の半導体領域の第２導電型不純物が注入された表面に、照射エネルギー密度が１．０×１０-3Ｊ／ｃｍ2以上２．０×１０-3Ｊ／ｃｍ2以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを照射し、第２導電型不純物を部分的に活性化することを特徴とする請求項１４に記載の半導体装置の製造方法。
  16. 前記活性化工程では、前記低ライフタイム領域を、前記第２の半導体領域から前記第１の半導体領域に跨って形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  17. 前記活性化工程では、前記低ライフタイム領域を、前記第２の半導体領域が前記第１の半導体領域と接する面に対して反対側の表面から０．４μｍ以上１．２μｍ以下の深さで形成することを特徴とする請求項１６に記載の半導体装置の製造方法。
  18. 前記活性化工程では、前記第１の半導体領域の第２導電型不純物が注入された表面から０．５μｍ以上０．８μｍ以下の深さまでの領域を電気的に活性化して、前記第２の半導体領域を形成することを特徴とする請求項１４に記載の半導体装置の製造方法。
  19. 第１導電型の第１の半導体領域の表面層に設けられた、前記第１の半導体領域よりも抵抗率の低い第１導電型の第５の半導体領域と、第２導電型の第２の半導体領域とからなるｐｎ接合を有し、該ｐｎ接合の界面に、他の領域よりもキャリアのライフタイムが短い低ライフタイム領域を備える半導体装置を製造するにあたって、
    前記第５の半導体領域の表面に、第１の加速エネルギーで第２導電型不純物を注入した後、該第５の半導体領域の第２導電型不純物が注入された表面に、前記第１の加速エネルギーと異なる第２の加速エネルギーで第２導電型不純物を注入する注入工程を含むことを特徴とする半導体装置の製造方法。
  20. 前記注入工程によって注入された第２導電型不純物を部分的に活性化し、前記第５の半導体領域の表面層に、前記第２の半導体領域を形成するとともに、該第５の半導体領域と該第２の半導体領域との界面に、第２導電型不純物の濃度分布に対応して活性化された前記低ライフタイム領域を形成する活性化工程をさらに含むことを特徴とする請求項１９に記載の半導体装置の製造方法。
  21. 前記活性化工程では、前記第５の半導体領域の第２導電型不純物が注入された表面に、照射エネルギー密度が１．０×１０-3Ｊ／ｃｍ2以上２．０×１０-3Ｊ／ｃｍ2以下で、かつ１．１ｅＶより大きいフォトンエネルギーを有するレーザーを照射して、第２導電型不純物を部分的に活性化することを特徴とする請求項２０に記載の半導体装置の製造方法。
  22. 前記活性化工程では、前記低ライフタイム領域を、前記第２の半導体領域から前記第５の半導体領域に跨って形成することを特徴とする請求項２０に記載の半導体装置の製造方法。
  23. 前記活性化工程では、前記低ライフタイム領域を、前記第２の半導体領域が前記第５の半導体領域と接する面に対して反対側の表面から０．４μｍ以上１．２μｍ以下の深さで形成することを特徴とする請求項２２に記載の半導体装置の製造方法。
  24. 前記活性化工程では、前記第５の半導体領域の第２導電型不純物が注入された表面から０．５μｍ以上０．８μｍ以下の深さまでの領域を電気的に活性化して、前記第２の半導体領域を形成することを特徴とする請求項２０に記載の半導体装置の製造方法。
  25. 前記活性化工程では、前記低ライフタイム領域の活性化率を、前記第２の半導体領域の活性化率よりも低くすることを特徴とする請求項１４〜１８、２０〜２４のいずれか一つに記載の半導体装置の製造方法。
  26. 前記第１の加速エネルギーは１００ｋｅＶ以上３００ｋｅＶ以下であることを特徴とする請求項１４〜２４のいずれか一つに記載の半導体装置の製造方法。
  27. 前記第２の加速エネルギーは３０ｋｅＶ以上６０ｋｅＶ以下であることを特徴とする請求項１４〜２４のいずれか一つに記載の半導体装置の製造方法。
  28. 前記第１の加速エネルギーで注入される第２導電型不純物のドーズ量は１．０×１０13ｃｍ-2以上３．０×１０14ｃｍ-2以下であることを特徴とする請求項１４〜２４のいずれか一つに記載の半導体装置の製造方法。
  29. 前記第２の加速エネルギーで注入される第２導電型不純物のドーズ量は１．０×１０13ｃｍ-2以上３．０×１０14ｃｍ-2以下であることを特徴とする請求項１４〜２４のいずれか一つに記載の半導体装置の製造方法。
  30. 前記第１の加速エネルギーで注入される第２導電型不純物は硼素であることを特徴とする請求項１４〜２４のいずれか一つに記載の半導体装置の製造方法。
  31. 前記第２の加速エネルギーで注入される第２導電型不純物は硼素であることを特徴とする請求項１４〜２４のいずれか一つに記載の半導体装置の製造方法。
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