JP7276407B2 - 炭化珪素半導体装置 - Google Patents

Description

この発明は、炭化珪素半導体装置に関する。

従来、高電圧や大電流を制御するパワー半導体装置の構成材料として、シリコン（Ｓｉ）が用いられている。パワー半導体装置は、バイポーラトランジスタやＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）、ＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電界効果トランジスタ）など複数種類あり、これらは用途に合わせて使い分けられている。

例えば、バイポーラトランジスタやＩＧＢＴは、ＭＯＳＦＥＴに比べて電流密度は高く大電流化が可能であるが、高速にスイッチングさせることができない。具体的には、バイポーラトランジスタは数ｋＨｚ程度のスイッチング周波数での使用が限界であり、ＩＧＢＴは数十ｋＨｚ程度のスイッチング周波数での使用が限界である。一方、パワーＭＯＳＦＥＴは、バイポーラトランジスタやＩＧＢＴに比べて電流密度が低く大電流化が難しいが、数ＭＨｚ程度までの高速スイッチング動作が可能である。

しかしながら、市場では大電流と高速性とを兼ね備えたパワー半導体装置への要求が強く、ＩＧＢＴやパワーＭＯＳＦＥＴはその改良に力が注がれ、現在ではほぼ材料限界に近いところまで開発が進んでいる。パワー半導体装置の観点からシリコンに代わる半導体材料が検討されており、低オン電圧、高速特性、高温特性に優れた次世代のパワー半導体装置を作製（製造）可能な半導体材料として炭化珪素（ＳｉＣ）が注目を集めている。

その背景には、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できる。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることからパワー半導体用途、特にＭＯＳＦＥＴでは今後の伸長が大きく期待される。特にそのオン抵抗が小さいことが期待されているが高耐圧特性を維持したままより一層の低オン抵抗を有する炭化珪素ＭＯＳＦＥＴが期待できる。

従来の炭化珪素半導体装置の構造について、トレンチ構造の縦型ＭＯＳＦＥＴを例に説明する。図３０は、従来の炭化珪素半導体装置の構造を示す断面図である。図３０に示すように、ｎ⁺型炭化珪素半導体基板１０１のおもて面に高濃度ｎ型エピタキシャル層１０２が堆積され、高濃度ｎ型エピタキシャル層１０２の表面にｎ^-型ドリフト層１０３が堆積される。ｎ^-型ドリフト層１０３の表面にｐ⁺型ベース領域１０４が選択的に設けられる。

炭化珪素半導体装置のｐ⁺型ベース領域１０４側には、トレンチ構造が形成されている。具体的には、トレンチ１１５は、ｐ⁺型ベース領域１０４のｎ⁺型炭化珪素半導体基板１０１側に対して反対側の表面からｐ⁺型ベース領域１０４を貫通してｎ^-型ドリフト層１０３に達する。トレンチ１１５の内壁に沿って、トレンチ１１５の底部および側壁にゲート絶縁膜１０５が形成されており、トレンチ１１５内のゲート絶縁膜１０５の内側にゲート電極１０６が形成されている。また、ｐ⁺型ベース層１０４の表面にｎ⁺型ソース領域１０８、ｐ⁺型コンタクト領域１０７が選択的に設けられる。

ここで、図３１は、従来の炭化珪素半導体装置の不純物濃度を示すグラフである。図３１は、図３０のＡ－Ａ１部分の不純物濃度を示し、縦軸はｐ⁺型コンタクト領域１０７の表面からの深さを示し、横軸は不純物濃度を示す。また、横軸の点線は、ｎ⁺型炭化珪素半導体基板１０１と高濃度ｎ型エピタキシャル層１０２との界面を示す。図３１に示すように、ｐ⁺型コンタクト領域１０７の不純物濃度はｐ⁺型ベース領域１０４の不純物濃度より高く、ｎ^-型ドリフト層１０３、高濃度ｎ型エピタキシャル層１０２、ｎ⁺型炭化珪素半導体基板１０１の順に不純物濃度が高くなっている。

また、層間絶縁膜１０９は、トレンチ１１５に埋め込まれたゲート電極１０６を覆うように設けられている。ソース電極１１０は、層間絶縁膜１０９に開口されたコンタクトホールを介して、ｎ⁺型ソース領域１０８およびｐ⁺型コンタクト領域１０７に接する。ｎ⁺型炭化珪素半導体基板１０１の裏面には、ドレイン電極（不図示）が設けられている。

このような構造の縦型ＭＯＳＦＥＴは、ソース－ドレイン間にボディーダイオードとしてｐ⁺型ベース領域１０４とｎ^-型ドリフト層１０３とで形成される寄生ｐｎダイオードを内蔵する。この寄生ｐｎダイオードは、ソース電極１１０に高電位を印加することで動作させることができ、ｐ⁺型コンタクト領域１０７からｐ⁺型ベース領域１０４とｎ^-型ドリフト層１０３と高濃度ｎ型エピタキシャル層１０２とを経由してｎ⁺型炭化珪素半導体基板１０１への方向（図３０において矢印Ｂで示す方向）に電流が流れる。このように、ＭＯＳＦＥＴではＩＧＢＴと異なり、寄生ｐｎダイオードを内蔵しているため、インバータに用いる還流ダイオード（ＦＷＤ：Ｆｒｅｅ Ｗｈｅｅｌｉｎｇ Ｄｉｏｄｅ）を省略することができ、低コスト化および小型化に貢献する。これ以降、ＭＯＳＦＥＴの寄生ｐｎダイオードを内蔵ダイオードと称する。

図３２は、従来の炭化珪素半導体装置のホール密度を示すグラフである。また、図３３は、従来の炭化珪素半導体装置の電子密度を示すグラフである。図３２、図３３は、図３０のＡ－Ａ１部分のホール密度、電子密度を示し、縦軸はｐ⁺型コンタクト領域１０７の表面からの深さを示し、横軸はそれぞれホール密度、電子密度を示す。また、横軸の点線は、ｎ⁺型炭化珪素半導体基板１０１と高濃度ｎ型エピタキシャル層１０２との界面を示す。

図３２、図３３に示すように、ｐ⁺型コンタクト領域１０７にホールが存在し、ｎ⁺型炭化珪素半導体基板１０１と高濃度ｎ型エピタキシャル層１０２に電子が存在する、このため、内蔵ダイオードに電流が流れると、ｐ⁺型コンタクト領域１０７からホールが注入され、ｎ^-型ドリフト層１０３またはｎ⁺型炭化珪素半導体基板１０１中で電子およびホールの再結合が発生する。このとき、ｎ⁺型炭化珪素半導体基板１０１の結晶に欠陥があると、発生するバンドギャップ相当の再結合エネルギー（３ｅＶ）により、ｎ⁺型炭化珪素半導体基板１０１に存在する結晶欠陥の一種である基底面転位が移動し、２つの基底面転位に挟まれる積層欠陥が拡張する。ここで、図３４は、従来の炭化珪素半導体装置の積層欠陥を示す断面図である。図３５は、従来の炭化珪素半導体装置の積層欠陥を示す上面図である。図３４では、基底面転位１１１が積層欠陥１１２に成長する例を示す。図３５は、電流印加後に積層欠陥が発生した素子のＰＬ（Ｐｈｏｔｏ Ｌｕｍｉｎｅｓｃｅｎｃｅ）画像の例であり、三角積層欠陥１１３および帯状積層欠陥１１４が発生していることがわかる。

積層欠陥が拡張すると、積層欠陥は電流を流しにくいため、ＭＯＳＦＥＴのオン抵抗および内蔵ダイオードの順方向電圧が上昇する。このような動作が継続すると積層欠陥は累積的に拡張するため、インバータ回路に発生する損失は経時的に増加し、発熱量も大きくなるため、装置故障の原因となる。この問題を防ぐためにＭＯＳＦＥＴと逆並列にＳｉＣ－ＳＢＤ（Ｓｃｈｏｔｔｋｙ Ｂａｒｒｉｅｒ Ｄｉｏｄｅ：ショットキーバリアダイオード）を接続し、電流がＭＯＳＦＥＴの内蔵ダイオードに流れないように対策することができる。

また、図３０のように、高濃度ｎ型エピタキシャル層１０２を設けることで、積層欠陥を成長しないようにすることができる。このような高ドーピング層を形成することで、ライフタイムキラーを導入し、ｎ^-型ドリフト層１０３からのホールを捕捉して、積層欠陥
の発生およびその面積拡大を抑制している。

また、エピタキシャル成長時またはエピタキシャル成長後に、遷移金属ドーピング、または電子若しくはプロトン照射技術による固有内部成長欠陥若しくは外部生成固有欠陥のいずれかを用いて、ライフタイムキラーを導入することにより、境界層内で少数キャリアを減少させる技術が存在する（下記、特許文献１参照）。また、少なくともプロトン（ｐｒｏｔｏｎ）、ヘリウム（Ｈｅ）、希ガス、白金（Ｐｔ）、バナジウム（Ｖ）、４属イオン等を炭化珪素半導体基板に注入することにより結晶欠陥を形成する技術が存在する（下記、特許文献２参照）。

特許第４９３９７７７号公報 米国特許出願公開第２０１７／００１２１０２号明細書

しかしながら、高濃度ｎ型エピタキシャル層１０２は、例えば、５μｍ～１０μｍの膜厚と２×１０¹⁸／ｃｍ³以上の不純物濃度が必要となる。このように厚い高濃度ｎ型エピタキシャル層１０２の成膜は、エピタキシャル成長のスループット低下によるコスト増大、欠陥密度増加による歩留まり低下および基板の抵抗増大につながるという問題がある。また、高濃度ｎ型エピタキシャル層１０２による、ライフタイムの精度は濃度、膜厚に依存してばらつきが大きいという問題がある。

この発明は、上述した従来技術による問題点を解消するため、低コストで安定して積層欠陥の拡張を抑制することができる炭化珪素半導体装置を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第２導電型の半導体基板上に、第１導電型の第１半導体層が設けられる。前記第１半導体層の、前記半導体基板側に対して反対側に、第２導電型の第２半導体層が設けられる。前記第２半導体層の、前記第１半導体層に対して反対側の表面層に選択的に、前記第１半導体層より高不純物濃度の第１導電型の第１半導体領域が設けられる。前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介してゲート電極が設けられる。前記半導体基板の、前記第１半導体層側の表面から所定の深さの第１領域、前記第１半導体層の、前記半導体基板側の表面から所定の深さの第２領域、前記第１半導体層の、前記第２半導体層側の表面から所定の深さの第３領域、および、前記第２半導体層の、前記第１半導体層側の表面から所定の深さの第４領域にプロトンが注入されている。前記半導体基板の、前記第１半導体層側の表面から２μｍ以上の前記第１領域、および、前記第１半導体層の、前記半導体基板側の表面から３μｍ以上の前記第２領域に、１×１０ ¹³ ／ｃｍ ³ 以上１×１０ ¹⁵ ／ｃｍ ³ 以下の濃度のプロトンが注入されている。

また、この発明にかかる炭化珪素半導体装置は、上述した発明において、前記第１領域および前記第２領域の厚さより、前記第３領域および前記第４領域の厚さが薄いことを特徴とする。

上述した発明によれば、第２導電型の半導体基板と第１導電型の第１半導体層との界面近傍、および第１導電型の第１半導体層と第２導電型の第２半導体層との界面近傍にライフタイムキラーとして、プロトンが注入されている。これにより、第２導電型の半導体基板と第１導電型の第１半導体層との界面、および第１導電型の第１半導体層と第２導電型の第２半導体層との界面のホール密度を低下させ、結晶欠陥の成長を抑制させることができる。

また、エピタキシャル成長で第１導電型の第１半導体層を形成する際、ライフタイムの精度は濃度、膜厚に依存してばらつきが大きい。一方、本発明では、プロトン照射をイオン注入で行うため、ライフタイムキラーのコントロール性がよく、安定して形成可能である。また、イオン注入で行うため、エピタキシャル成長より低コストで作成可能である。

本発明にかかる炭化珪素半導体装置によれば、低コストで安定して積層欠陥の拡張を抑制することができるという効果を奏する。

実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態１にかかる炭化珪素半導体装置のプロトン濃度を示すグラフである。 実施の形態１にかかる炭化珪素半導体装置のホール密度を示すグラフである。 実施の形態１にかかる炭化珪素半導体装置のＤＬＴＳ信号を示すグラフである。 実施の形態１にかかる炭化珪素半導体装置の製造の一部を示すフローチャートである。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態２にかかる炭化珪素半導体装置のプロトン濃度を示すグラフである。 実施の形態２にかかる炭化珪素半導体装置のホール密度を示すグラフである。 実施の形態２にかかる炭化珪素半導体装置の内蔵ダイオードの特性を示すグラフである。 実施の形態２にかかる炭化珪素半導体装置の逆回復時の電流特性を示すグラフである。 実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。 実施の形態３にかかる炭化珪素半導体装置のプロトン濃度を示すグラフである。 実施の形態３にかかる炭化珪素半導体装置のホール密度を示すグラフである。 実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態４にかかる炭化珪素半導体装置のヘリウム濃度を示すグラフである。 実施の形態４にかかる炭化珪素半導体装置のホール密度を示すグラフである。 実施の形態５にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態５にかかる炭化珪素半導体装置のプロトン濃度を示すグラフである。 実施の形態５にかかる炭化珪素半導体装置のホール密度を示すグラフである。 実施の形態５にかかる炭化珪素半導体装置のＩｃＶｃｅ特性を示すグラフである。 実施の形態６にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態６にかかる炭化珪素半導体装置のプロトン濃度を示すグラフである。 実施の形態６にかかる炭化珪素半導体装置のＣＶ特性を示すグラフである。 実施例の炭化珪素半導体装置のプロトン濃度を示すグラフである。 実施例の炭化珪素半導体装置のホール密度を示すグラフである。 従来例の炭化珪素半導体装置のホール密度を示すグラフである。 従来の炭化珪素半導体装置の構造を示す断面図である。 従来の炭化珪素半導体装置の不純物濃度を示すグラフである。 従来の炭化珪素半導体装置のホール密度を示すグラフである。 従来の炭化珪素半導体装置の電子密度を示すグラフである。 従来の炭化珪素半導体装置の積層欠陥を示す断面図である。 従来の炭化珪素半導体装置の積層欠陥を示す上面図である。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。また、本明細書では、ミラー指数の表記において、“－”はその直後の指数につくバーを意味しており、指数の前に“－”を付けることで負の指数をあらわしている。

（実施の形態１）
図１は、実施の形態１にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態１では、炭化珪素半導体装置が、ＭＯＳＦＥＴの場合を示す。図１に示すように、実施の形態１にかかる炭化珪素半導体装置は、ｎ⁺型炭化珪素半導体基板（第１導電型の半導体基板）１の第１主面（おもて面）、例えば（０００１）面（Ｓｉ面）、にｎ型境界層２、ｎ^-型ドリフト層（第１導電型の第１半導体層）３が堆積されている。

ｎ⁺型炭化珪素半導体基板１は、例えば窒素（Ｎ）がドーピングされた炭化珪素単結晶基板である。ｎ型境界層２は、ｎ⁺型炭化珪素半導体基板１よりも低い不純物濃度で、例えば窒素がドーピングされている。ｎ型境界層２は、ｎ⁺型炭化珪素半導体基板１の結晶欠陥がｎ^-型ドリフト層３に伝わらないようにするために設けられている。ｎ^-型ドリフト層３は、ｎ⁺型炭化珪素半導体基板１よりも低い不純物濃度で、例えば窒素がドーピングされている低濃度ｎ型ドリフト層である。以下、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２とｎ^-型ドリフト層３と後述するｐ⁺型ベース領域（第２導電型の第２半導体層）４とを併せて炭化珪素半導体基体とする。

ｎ⁺型炭化珪素半導体基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（不図示）が設けられている。裏面電極は、ドレイン電極を構成する。裏面電極の表面には、ドレイン電極パッド（不図示）が設けられている。

炭化珪素半導体基体の第１主面側（ｐ⁺型ベース領域４側）には、トレンチ構造が形成されている。具体的には、トレンチ１５は、ｐ⁺型ベース領域４のｎ⁺型炭化珪素半導体基板１側に対して反対側（炭化珪素半導体基体の第１主面側）の表面からｐ⁺型ベース領域４を貫通してｎ^-型ドリフト層３に達する。トレンチ１５の内壁に沿って、トレンチ１５の底部および側壁にゲート絶縁膜５が形成されており、トレンチ１５内のゲート絶縁膜５の内側にゲート電極６が形成されている。ゲート絶縁膜５によりゲート電極６が、ｎ^-型ドリフト層３およびｐ⁺型ベース領域４と絶縁されている。ゲート電極６の一部は、トレンチ１５上方（ソース電極１０側）からソース電極１０側に突出してもよい。

ｎ^-型ドリフト層３の基体第１主面側には、ｐ⁺型ベース領域４が設けられている。ｐ⁺型ベース領域４の内部には、基体第１主面側にｎ⁺型ソース領域（第１導電型の第１半導体領域）８およびｐ⁺型コンタクト領域７が選択的に設けられている。ｎ⁺型ソース領域８はトレンチ１５に接している。また、ｎ⁺型ソース領域８およびｐ⁺型コンタクト領域７は互いに接する。

図１では、４つのトレンチＭＯＳ構造のみを図示しているが、さらに多くのトレンチ構造のＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造が並列に配置されていてもよい。

層間絶縁膜９は、炭化珪素半導体基体の第１主面側の全面に、トレンチ１５に埋め込まれたゲート電極６を覆うように設けられている。ソース電極１０は、層間絶縁膜９に開口されたコンタクトホールを介して、ｎ⁺型ソース領域８およびｐ⁺型コンタクト領域７に接する。ソース電極１０は、層間絶縁膜９によって、ゲート電極６と電気的に絶縁されている。ソース電極１０上には、ソース電極パッド（不図示）が設けられている。ソース電極１０と層間絶縁膜９との間に、例えばソース電極１０からゲート電極５側への金属原子の拡散を防止するバリアメタル（不図示）が設けられていてもよい。

実施の形態１の炭化珪素半導体装置では、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面近傍にライフタイムキラーとして、プロトンが注入されている。このプロトンがライフタイムキラーとなり、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面のホール密度を２桁以上低下させることができる。これにより、ホールと電子の再結合を減少させ、結晶欠陥の成長を抑制させることができる。

図２は、実施の形態１にかかる炭化珪素半導体装置のプロトン濃度を示すグラフである。図２は、図１のＡ－Ａ１部分のプロトン濃度を示し、縦軸はｐ⁺型コンタクト領域７の表面からの深さを示し、横軸はプロトン濃度を示す。また、横軸の点線は、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面を示す。

図１、図２に示すように、プロトンは、例えば、ｎ⁺型炭化珪素半導体基板１の、ｎ型境界層２側の表面から深さｈ１（例えば、２μｍ）以上の領域、および、ｎ型境界層２の、ｎ⁺型炭化珪素半導体基板１側の表面から深さｈ２（例えば、３μｍ）以上の領域にプロトンが注入されている。プロトンは、１×１０¹³／ｃｍ³以上１×１０¹⁵／ｃｍ³以下の濃度である。濃度が１×１０¹³／ｃｍ³より低いとライフタイムキラーとして十分に機能せず、１×１０¹⁵／ｃｍ³より高いと内蔵ダイオードに電流が流れなくなるためである。

例えば、プロトンを１×１０¹⁴／ｃｍ³の濃度に設定することで、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面でのホール密度を１×１０¹⁵／ｃｍ³以下にすることができ、１５００Ａ／ｃｍ²での電流密度でも結晶欠陥が発生しないようにすることができる。

また、図３は、実施の形態１にかかる炭化珪素半導体装置のホール密度を示すグラフである。図３は、図１のＡ－Ａ１部分のホール密度を示し、縦軸はｐ⁺型コンタクト領域７の表面からの深さを示し、横軸はホール密度を示す。また、横軸の点線は、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面を示す。図３に示すように、従来例（図３２参照）と比較すると、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面でのホール密度が低下している。

ここで、図４は、実施の形態１にかかる炭化珪素半導体装置のＤＬＴＳ信号を示すグラフである。図４において、縦軸はＤＬＴＳ信号の強度を示し、横軸は温度を示し、単位はＫ（ケルビン）である。ＤＬＴＳ（Ｄｅｅｐ Ｌｅｖｅｌ Ｔｒａｎｓｉｅｎｔ Ｓｐｅｃｔｒｏｓｃｏｐｙ）法は、半導体中の不純物や欠陥を高感度で測定可能な手法であり、図４は、プロトン注入を行った炭化珪素半導体のＤＬＴＳ信号とプロトン注入を行わなかった炭化珪素半導体のＤＬＴＳ信号を示す。図４に示すように、プロトン注入を行わなかった炭化珪素半導体では、３００Ｋにピークを持ち、プロトン注入を行った炭化珪素半導体では、３００Ｋと４２０Ｋにピークを持つことがわかる。このため、ＤＬＴＳ法により、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面にプロトンを注入した炭化珪素半導体装置を検知することが可能になる。

（実施の形態１にかかる炭化珪素半導体装置の製造方法）
次に、実施の形態１にかかる炭化珪素半導体装置の製造方法について説明する。図５は、実施の形態１にかかる炭化珪素半導体装置の製造の一部を示すフローチャートである。図６～図８は、実施の形態１にかかる炭化珪素半導体装置の製造途中の状態を模式的に示す断面図である。図５では、本発明のプロトン照射に関する工程を詳しく記載している。

まず、ｎ型の炭化珪素でできたｎ⁺型炭化珪素半導体基板１を用意する。そして、このｎ⁺型炭化珪素半導体基板１の第１主面上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできたｎ型境界層２を、エピタキシャル成長させる。次に、このｎ型境界層２上に、ｎ型の不純物、例えば窒素原子をドーピングしながら炭化珪素でできたｎ^-型ドリフト層３を、エピタキシャル成長させる。ここまでの状態が図６に示されている。

次に、ｎ^-型ドリフト層３の表面上に、アルミニウム等のｐ型不純物をドーピングしたｐ⁺型ベース領域４を形成する。次に、ｐ⁺型ベース領域４の表面上に、フォトリソグラフィによって所定の開口部を有するイオン注入用マスクを例えば酸化膜で形成する。この開口部にリン（Ｐ）等のｎ型の不純物をイオン注入し、ｐ⁺型ベース領域４の表面の一部にｎ⁺型ソース領域８を形成する。ｎ⁺型ソース領域８の不純物濃度は、ｐ⁺型ベース領域４の不純物濃度より高くなるように設定する。

次に、ｎ⁺型ソース領域８の形成に用いたイオン注入用マスクを除去し、同様の方法で、所定の開口部を有するイオン注入用マスクを形成し、ｐ⁺型ベース領域４の表面の一部にアルミニウム等のｐ型の不純物をイオン注入し、ｐ⁺型コンタクト領域７を形成する。ｐ⁺型コンタクト領域７の不純物濃度は、ｐ⁺型ベース領域４の不純物濃度より高くなるように設定する。ここまでの状態が図７に示されている。

次に、１７００℃程度の不活性ガス雰囲気で熱処理（アニール）を行い、ｎ⁺型ソース領域８、ｐ⁺型コンタクト領域７の活性化処理を実施する。なお、上述したように１回の熱処理によって各イオン注入領域をまとめて活性化させてもよいし、イオン注入を行うたびに熱処理を行って活性化させてもよい。

次に、ｐ⁺型ベース領域４の表面上に、フォトリソグラフィによって所定の開口部を有するトレンチ形成用マスクを例えば酸化膜で形成する。次に、ドライエッチングによってｐ⁺型ベース領域４を貫通し、ｎ^-型ドリフト層３に達するトレンチ１５を形成する。次に、トレンチ形成用マスクを除去する。

次に、ｎ⁺型ソース領域８およびｐ⁺型コンタクト領域７の表面と、トレンチ１５の底部および側壁と、に沿ってゲート絶縁膜５を形成する。このゲート絶縁膜５は、酸素雰囲気中において１０００℃程度の温度の熱処理によって熱酸化によって形成してもよい。また、このゲート絶縁膜５は高温酸化（Ｈｉｇｈ Ｔｅｍｐｅｒａｔｕｒｅ Ｏｘｉｄｅ：ＨＴＯ）等のような化学反応によって堆積する方法で形成してもよい。

次に、ゲート絶縁膜５上に、例えばリン原子がドーピングされた多結晶シリコン層を設ける。この多結晶シリコン層はトレンチ１５内を埋めるように形成してもよい。この多結晶シリコン層をフォトリソグラフィによりパターニングし、トレンチ１５内部に残すことによって、ゲート電極６を形成する。

次に、ゲート絶縁膜５およびゲート電極６を覆うように、例えばリンガラスを１μｍ程度の厚さで成膜し、層間絶縁膜９を形成する（ステップＳ１）。次に、層間絶縁膜９を覆うように、チタン（Ｔｉ）または窒化チタン（ＴｉＮ）からなるバリアメタル（不図示）を形成してもよい。次に、層間絶縁膜９およびゲート絶縁膜５をフォトリソグラフィによりパターニングしｎ⁺型ソース領域８およびｐ⁺型コンタクト領域７を露出させたコンタクトホールを形成する（ステップＳ２）。その後、熱処理（リフロー）を行って層間絶縁膜９を平坦化する。

次に、炭化珪素半導体基体の第１主面側（ｐ⁺型ベース領域４側）からプロトンを照射する（ステップＳ３）。プロトンは、図８の矢印Ｃのように、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面近傍に照射する。ここまでの状態が図８に示されている。

次に、コンタクトホール内および層間絶縁膜９の上に、ソース電極１０となるニッケル（Ｎｉ）等の導電性の膜を形成する（ステップＳ４）。この導電性の膜をフォトリソグラフィによりパターニングし、コンタクトホール内にのみソース電極１０を残す。

次に、ｎ⁺型炭化珪素半導体基板１の第２主面上に、ニッケル等の裏面電極を設ける。この後、４２０℃以下の温度で熱処理（アニール）を行う（ステップＳ５）。４２０℃より高い温度では、注入したプロトンによる結晶欠陥がなくなり、ライフタイムキラーとして機能しなくなるためである。この後、ｎ⁺型ソース領域８、ｐ⁺型コンタクト領域７およびｎ⁺型炭化珪素半導体基板１とオーミック接合するソース電極１０および裏面電極を形成する。

次に、ｎ⁺炭化珪素半導体基板１の第１主面上に、スパッタ法によって５μｍ程度の厚さのアルミニウム膜を堆積し、フォトリソグラフィによりソース電極１０および層間絶縁膜９を覆うようにアルミニウムを除去し、ソース電極パッドを形成する。

次に、裏面電極の表面に、例えばチタン（Ｔｉ）、ニッケルおよび金（Ａｕ）を順に積層することによって、ドレイン電極パッド（不図示）を形成する。以上のようにして、図１に示す炭化珪素半導体装置が完成する。

以上、説明したように、実施の形態１にかかる炭化珪素半導体装置によれば、ｎ⁺型炭化珪素半導体基板とｎ型境界層との界面近傍にライフタイムキラーとして、プロトンが注入されている。これにより、ｎ⁺型炭化珪素半導体基板とｎ型境界層との界面のホール密度を低下させ、結晶欠陥の成長を抑制させることができる。このため、実施の形態１にかかる炭化珪素半導体装置は、内蔵ダイオードに電流を流すことができ、内蔵ダイオードに帰還電流が流れるインバータに使用することができる。

また、エピタキシャル成長で高濃度ｎ型エピタキシャル層を形成する際、ライフタイムの精度は濃度、膜厚に依存してばらつきが大きい。一方、実施の形態１では、プロトン照射をイオン注入で行うため、ライフタイムキラーのコントロール性がよく、安定して形成可能である。また、イオン注入で行うため、エピタキシャル成長より低コストで作成可能である。

（実施の形態２）
図９は、実施の形態２にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態２にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ｎ^-型ドリフト層３にもプロトンが注入されていることである。

図９に示すように、ｎ^-型ドリフト層３の、ｎ型境界層２側の表面から深さｈ３の領域にプロトンが注入されている。深さｈ３は例えば、ｎ^-型ドリフト層３の膜厚である。図１０は、実施の形態２にかかる炭化珪素半導体装置のプロトン濃度を示すグラフである。図１０は、図９のＡ－Ａ１部分のプロトン濃度を示し、縦軸はｐ⁺型コンタクト領域７の表面からの深さを示し、横軸はプロトン濃度を示す。また、横軸の点線は、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面を示す。

図１０に示すように、ｎ^-型ドリフト層３のプロトンは、ｎ⁺型炭化珪素半導体基板１、ｎ型境界層２に注入されるプロトンよりも濃度が低い。ｎ^-型ドリフト層３に低濃度のプロトンを注入することにより、炭化珪素半導体装置のＱｒｒ（逆回復電荷量）を低下させることができ、インバータ等で使用した場合にスイッチングロスを低下させることができる。

また、図１１は、実施の形態２にかかる炭化珪素半導体装置のホール密度を示すグラフである。図１１は、図１のＡ－Ａ１部分のホール密度を示し、縦軸はｐ⁺型コンタクト領域７の表面からの深さを示し、横軸はホール密度を示す。また、横軸の点線は、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面を示す。図１２は、実施の形態２にかかる炭化珪素半導体装置の内蔵ダイオードの特性を示すグラフである。図１２において、縦軸は、順方向電流を示し、単位はＡである。また、横軸は、順方向電圧を示し、単位はＶである。

図１１に示すようにプロトンを注入した場合、プロトン注入無しの場合と比べてｎ^-型ドリフト層３のホール密度が低下する。しかし、図１２に示すように、順方向電流の低下は少なくて、内蔵ダイオードを使用可能な範囲内である。また、図１３は、実施の形態２にかかる炭化珪素半導体装置の逆回復時の電流特性を示すグラフである。図１３において、縦軸は、電流を示し、横軸は、時間を示す。図１３に示すように、プロトンを注入した場合、逆回復時の電流の低下が少なく、Ｑｒｒが低下していることわかる。

（実施の形態２にかかる炭化珪素半導体装置の製造方法）
実施の形態２にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、炭化珪素半導体基体の第１主面側（ｐ⁺型ベース領域４側）からｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面近傍にプロトンを照射する前、または、照射後、ｎ^-型ドリフト層３にもプロトンを照射することで製造される。

以上、説明したように、実施の形態２にかかる炭化珪素半導体装置によれば、ｎ⁺型炭化珪素半導体基板とｎ型境界層との界面近傍にライフタイムキラーとして、プロトンが注入されている。これにより、実施の形態１と同様の効果を有する。また、実施の形態２では、ｎ^-型ドリフト層３にもプロトンが注入されている。これにより、炭化珪素半導体装置のＱｒｒを低下させることができ、インバータ等で使用した場合にスイッチングロスを低下させることができる。

（実施の形態３）
実施の形態３にかかる炭化珪素半導体装置の構造は、実施の形態１にかかる炭化珪素半導体装置の構造と同様であるために記載は省略する。実施の形態３にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、裏面からプロトンが注入されていることである。

（実施の形態３にかかる炭化珪素半導体装置の製造方法）
図１４は、実施の形態３にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。実施の形態３にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面近傍にプロトンを照射する際に、図１４の矢印Ｃのようにｎ⁺型炭化珪素半導体基板１の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）から、プロトンを照射することで製造される。

裏面からプロトンを照射する場合、例えば基板が１００μｍの膜厚である場合、４ＭｅＶの加速電圧でプロトンを照射する。裏面からプロトンを照射することで、ゲート絶縁膜５にプロトンが入ることを防止でき、炭化珪素半導体装置のしきい値が変化しない。

ここで、図１５は、実施の形態３にかかる炭化珪素半導体装置のプロトン濃度を示すグラフである。図１６は、実施の形態３にかかる炭化珪素半導体装置のホール密度を示すグラフである。図１５、図１６は、図１のＡ－Ａ１部分のプロトン濃度、ホール密度を示し、縦軸はｐ⁺型コンタクト領域７の表面からの深さを示し、横軸はそれぞれプロトン濃度、ホール密度を示す。また、横軸の点線は、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面を示す。図１５、図１６に示すように、裏面からプロトンを照射する場合も、プロトン濃度、ホール密度は、第１主面側からプロトンを照射した場合と同様になる。

以上、説明したように、実施の形態３にかかる炭化珪素半導体装置によれば、ｎ⁺型炭化珪素半導体基板とｎ型境界層との界面近傍にライフタイムキラーとして、裏面からプロトンが注入されている。これにより、実施の形態１と同様の効果を有する。また、実施の形態３では、ゲート絶縁膜にプロトンが入ることが防止されるため、炭化珪素半導体装置のしきい値が変化しない。

（実施の形態４）
図１７は、実施の形態４にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態４にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、プロトンの代わりにヘリウム（Ｈｅ）が注入されていることである。

図１７に示すように、ヘリウムは、例えば、ｎ⁺型炭化珪素半導体基板１の、ｎ型境界層２側の表面から深さｈ１’以上の領域、および、ｎ型境界層２の、ｎ⁺型炭化珪素半導体基板１側の表面から深さｈ２’以上の領域にプロトンが注入されている。ここで、ｈ１’、ｈ２’の値は、プロトン場合のｈ１（例えば、２μｍ）、ｈ２（例えば、３μｍ）と同様の値でよい。

プロトンと同様にヘリウムがライフタイムキラーとなり、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面のホール密度を２桁以上低下させることができる。これにより、ホールと電子の再結合を減少させ、結晶欠陥の成長を抑制させることができる。

ここで、図１８は、実施の形態４にかかる炭化珪素半導体装置のヘリウム濃度を示すグラフである。図１９は、実施の形態４にかかる炭化珪素半導体装置のホール密度を示すグラフである。図１８、図１９は、図１７のＡ－Ａ１部分のヘリウム濃度、ホール密度を示し、縦軸はｐ⁺型コンタクト領域７の表面からの深さを示し、横軸はそれぞれヘリウム濃度、ホール密度を示す。また、横軸の点線は、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面を示す。図１８、図１９に示すように、ヘリウムを注入した場合でも、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面のホール密度を２桁以上低下させることができる。

（実施の形態４にかかる炭化珪素半導体装置の製造方法）
実施の形態４にかかる炭化珪素半導体装置は、実施の形態４にかかる炭化珪素半導体装置の製造方法において、炭化珪素半導体基体の第１主面側（ｐ⁺型ベース領域４側）からｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面近傍にプロトンを照射する代わりに、ヘリウムを照射することで製造される。ヘリウムは、例えば、３．５ＭｅＶの加速電圧で照射する。

以上、説明したように、実施の形態４にかかる炭化珪素半導体装置によれば、ｎ⁺型炭化珪素半導体基板とｎ型境界層との界面近傍にライフタイムキラーとして、ヘリウムが注入されている。これにより、実施の形態１と同様の効果を有する。

（実施の形態５）
図２０は、実施の形態５にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態５では、炭化珪素半導体装置が、ＩＧＢＴの場合を示す。図２０に示すように、ｐ型炭化珪素半導体基板１６が設けられ、ｐ⁺型ベース領域４の内部には、基体第１主面側にｎ⁺型エミッタ領域１７が選択的に設けられている。

また、エミッタ電極１８が、層間絶縁膜９に開口されたコンタクトホールを介して、ｎ⁺型エミッタ領域１７およびｐ⁺型コンタクト領域７に接する。ｐ型炭化珪素半導体基板１６の第２主面（裏面、すなわち炭化珪素半導体基体の裏面）には、裏面電極（不図示）が設けられている。裏面電極は、コレクタ電極を構成する。裏面電極の表面には、コレクタ電極パッド（不図示）が設けられている。実施の形態５にかかる炭化珪素半導体装置の他の構造は、実施の形態１にかかる炭化珪素半導体装置と同様である。

実施の形態５の炭化珪素半導体装置では、ｐ型炭化珪素半導体基板１６とｎ型境界層２との界面近傍およびｎ^-型ドリフト層３とｐ⁺型ベース領域４との界面近傍にライフタイムキラーとして、プロトンが注入されている。ＩＧＢＴはバイポーラ動作するため、ｎ^-型ドリフト層３とｐ⁺型ベース領域４との界面からも結晶欠陥が成長するため、ｎ^-型ドリフト層３とｐ⁺型ベース領域４との界面近傍にもプロトンが注入されている。

このプロトンがライフタイムキラーとなり、ｐ型炭化珪素半導体基板１６とｎ型境界層２との界面およびｎ^-型ドリフト層３とｐ⁺型ベース領域４との界面のホール密度を低下させることができる。これにより、ホールと電子の再結合を減少させ、結晶欠陥の成長を抑制させることができる。

図２１は、実施の形態５にかかる炭化珪素半導体装置のプロトン濃度を示すグラフである。図２１は、図２０のＡ－Ａ１部分のプロトン濃度を示し、縦軸はｐ⁺型コンタクト領域７の表面からの深さを示し、横軸はプロトン濃度を示す。また、横軸の点線Ｌ１は、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面を示し、横軸の点線Ｌ２は、ｎ^-型ドリフト層３とｐ⁺型ベース領域４との界面を示す。

図２０、図２１に示すように、プロトンは、例えば、ｎ⁺型炭化珪素半導体基板１の、ｎ型境界層２側の表面から深さｈ１”以上の領域、および、ｎ型境界層２の、ｎ⁺型炭化珪素半導体基板１側の表面から深さｈ２”以上の領域にプロトンが注入されている。また、プロトンは、例えば、ｎ^-型ドリフト層３の、ｐ⁺型ベース領域４側の表面から深さｈ４”以上の領域、および、ｐ⁺型ベース領域４の、ｎ^-型ドリフト層３側の表面から深さｈ３”以上の領域にプロトンが注入されている。

また、図２２は、実施の形態５にかかる炭化珪素半導体装置のホール密度を示すグラフである。図２２は、図２０のＡ－Ａ１部分のホール密度を示し、縦軸はｐ⁺型コンタクト領域７の表面からの深さを示し、横軸はホール密度を示す。また、横軸の点線Ｌ１は、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面を示し、横軸の点線Ｌ２は、ｎ^-型ドリフト層３とｐ⁺型ベース領域４との界面を示す。図２２に示すように、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面、およびｎ^-型ドリフト層３とｐ⁺型ベース領域４との界面でのホール密度が低下している。

図２３は、実施の形態５にかかる炭化珪素半導体装置のＩｃＶｃｅ特性を示すグラフである。図２３では、縦軸はコレクタ電流Ｉｃを示し、単位はＡである。また、横軸はコレクタ－エミッタ間電圧を示し、単位はＶである。図２３に示すように、プロトンを注入してホール密度を減少させた場合でも、ＩＧＢＴの特性を大きく変えることがない。

（実施の形態５にかかる炭化珪素半導体装置の製造方法）
実施の形態５にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面近傍にプロトンを照射する前、または、照射した後に、ｎ^-型ドリフト層３とｐ⁺型ベース領域４との界面近傍にプロトンを照射することで製造される。

以上、説明したように、実施の形態５にかかる炭化珪素半導体装置によれば、ｎ⁺型炭化珪素半導体基板とｎ型境界層との界面近傍、およびｎ^-型ドリフト層とｐ⁺型ベース領域との界面近傍にライフタイムキラーとして、プロトンが注入されている。これにより、ＩＧＢＴにおいても実施の形態１と同様の効果を有する。

（実施の形態６）
図２４は、実施の形態６にかかる炭化珪素半導体装置の構造を示す断面図である。実施の形態６にかかる炭化珪素半導体装置が実施の形態１にかかる炭化珪素半導体装置と異なる点は、ゲート絶縁膜５にもプロトンが注入されていることである。

図２５は、実施の形態６にかかる炭化珪素半導体装置のプロトン濃度を示すグラフである。図２５は、図２４のＡ－Ａ１部分のプロトン濃度を示し、縦軸はｐ⁺型コンタクト領域７の表面からの深さを示し、横軸はプロトン濃度を示す。また、横軸の点線は、ｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面を示す。図２４、図２５に示すように、ｐ⁺型ベース領域４のソース電極１０側の表面から深さｈ３の領域にプロトンが注入されている。深さｈ３は、ゲート絶縁膜５が設けられているトレンチ１５の深さである。

図２６は、実施の形態６にかかる炭化珪素半導体装置のＣＶ特性を示すグラフである。図２６において、縦軸はゲート絶縁膜５の容量を示し、単位はＦである。横軸はゲート電圧を示し、単位はＶである。図２６に示すように、プロトン注入によりゲート絶縁膜５のホール密度が低下することにより、ＣＶ特性が向上している。このため、プロトン注入により品質のよいゲート絶縁膜５を製造できる。

（実施の形態６にかかる炭化珪素半導体装置の製造方法）
実施の形態６にかかる炭化珪素半導体装置は、実施の形態１にかかる炭化珪素半導体装置の製造方法において、炭化珪素半導体基体の第１主面側（ｐ⁺型ベース領域４側）からｎ⁺型炭化珪素半導体基板１とｎ型境界層２との界面近傍にプロトンを照射する前、または、照射後、ゲート絶縁膜５にもプロトンを照射することで製造される。

以上、説明したように、実施の形態６にかかる炭化珪素半導体装置によれば、ｎ⁺型炭化珪素半導体基板とｎ型境界層との界面近傍にライフタイムキラーとして、プロトンが注入されている。これにより、実施の形態１と同様の効果を有する。また、実施の形態６では、ゲート絶縁膜５にもプロトンが注入されている。これにより、品質のよいゲート絶縁膜５を製造でき、ＣＶ特性を向上させることができる。

（実施例）
図２７は、実施例の炭化珪素半導体装置のプロトン濃度を示すグラフである。また、図２８は、実施例の炭化珪素半導体装置のホール密度を示すグラフである。また、図２９は、従来例の炭化珪素半導体装置のホール密度を示すグラフである。図２７において、縦軸はプロトン濃度を示し、単位は／ｃｍ³である。また、横軸はｎ^-型ドリフト層３の表面からの深さを示し、単位はμｍである。図２８、図２９において、縦軸はホール密度を示し、単位は／ｃｍ³である。また、横軸はｎ^-型ドリフト層３の表面からの深さを示し、単位はμｍである。

図２７は、実施の形態１の炭化珪素半導体装置をシミュレーションした場合のプロトン濃度である。図２８は、実施の形態１の炭化珪素半導体装置および従来例の炭化珪素半導体装置をシミュレーションした場合のホール密度である。図２７、図２８は、実施の形態１の炭化珪素半導体装置でｎ型境界層２を設けない場合の例である。また、図２９は、従来例の炭化珪素半導体装置をシミュレーションした場合のホール密度である。

図２８、図２９に示すようにプロトンがライフタイムキラーとなり、ｎ⁺型炭化珪素半導体基板１とｎ^-型ドリフト層３との界面でホール密度が、プロトン注入がない場合よりも低下していることがわかる。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。また、本発明は、ＭＯＳ構造を有する半導体装置について説明してきたが、バイポーラ半導体装置にも適用可能である。

以上のように、本発明にかかる炭化珪素半導体装置は、炭化珪素ＭＯＳＦＥＴにダイオードを逆並列に接続したインバータ回路を用いる電力変換装置や種々の産業用機械などの電源装置などに有用である。

１、１０１ ｎ⁺型炭化珪素半導体基板
２ ｎ型境界層
３、１０３ ｎ^-型ドリフト層
４、１０４ ｐ⁺型ベース領域
５、１０５ ゲート絶縁膜
６、１０６ ゲート電極
７、１０７ ｐ⁺型コンタクト領域
８、１０８ ｎ⁺型ソース領域
９、１０９ 層間絶縁膜
１０、１１０ ソース電極
１５、１１５ トレンチ
１６ ｐ型炭化珪素半導体基板
１７ ｎ⁺型エミッタ領域
１８ エミッタ電極
１０２ 高濃度ｎ型エピタキシャル層
１１１ 基底面転位
１１２ 積層欠陥
１１３ 三角積層欠陥
１１４ 帯状積層欠陥

Claims (2)

1. 第２導電型の半導体基板と、
   前記半導体基板上に設けられた、第１導電型の第１半導体層と、
   前記第１半導体層の、前記半導体基板側に対して反対側に設けられた、第２導電型の第２半導体層と、
   前記第２半導体層の、前記第１半導体層に対して反対側の表面層に選択的に設けられた、前記第１半導体層より高不純物濃度の第１導電型の第１半導体領域と、
   前記第１半導体領域と前記第１半導体層とに挟まれた前記第２半導体層の表面上の少なくとも一部にゲート絶縁膜を介して設けられたゲート電極と、
   を備え、
   前記半導体基板の、前記第１半導体層側の表面から所定の深さの第１領域、前記第１半導体層の、前記半導体基板側の表面から所定の深さの第２領域、前記第１半導体層の、前記第２半導体層側の表面から所定の深さの第３領域、および、前記第２半導体層の、前記第１半導体層側の表面から所定の深さの第４領域にプロトンが注入され、
   前記半導体基板の、前記第１半導体層側の表面から２μｍ以上の前記第１領域、および、前記第１半導体層の、前記半導体基板側の表面から３μｍ以上の前記第２領域に、１×１０ ¹³ ／ｃｍ ³ 以上１×１０ ¹⁵ ／ｃｍ ³ 以下の濃度のプロトンが注入されていることを特徴とする炭化珪素半導体装置。
2. 前記第１領域および前記第２領域の厚さより、前記第３領域および前記第４領域の厚さが薄いことを特徴とする請求項１に記載の炭化珪素半導体装置。

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