JP6621925B2 - 半導体装置及びその製造方法 - Google Patents
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Description
図1は、第1関連半導体装置の構成を示す断面図である。この第1関連半導体装置は、トレンチゲート型IGBTである。具体的には、第1関連半導体装置は、キャリア蓄積用のキャリア蓄積領域を備えるキャリア蓄積型トレンチゲート型IGBTである。
図2は、第2関連半導体装置の構成を示す断面図である。この第2関連半導体装置は、プレーナゲート型IGBTである。
図3は、本実施の形態1に係る半導体装置51の構成を示す断面図である。この半導体装置51は、半導体材料として炭化珪素(SiC)を用いたプレーナゲート型SiC−IGBTである。なお、半導体装置51は、半導体材料に炭化珪素を用いているので、高温下においても安定して動作することが可能となっている。
次に、図4〜図10に示す工程断面図を用いて、プレーナゲート型SiC−IGBTである本実施の形態1に係る半導体装置51の製造方法について説明する。はじめに、図4に示すように、第2導電型のSiC基板80上に、コレクタ領域2をエピタキシャル成長により形成した後、コレクタ領域2上に、ドリフト領域3をエピタキシャル成長により形成する。この際、コレクタ領域2とドリフト領域3との間に、ドリフト領域3よりも不純物濃度の高い、図示しない第1導電型または第2導電型バッファ層を形成してもよい。
本実施の形態1に係る半導体装置51によれば、ベースコンタクト領域9の下方に埋め込み領域4が形成されている。このため、第1導電型がp型であり、第2導電型がn型である場合には、SiC−IGBTのオフ動作時に、ドリフト領域3に蓄積された少数キャリアである正孔が、埋め込み領域4を優先的にバイパスしてベースコンタクト領域9に到達する。これは、埋め込み領域4が、ドリフト領域3の第2導電型と異なる第1導電型を有しており、埋め込み領域4が、正孔にとってドリフト領域3よりも低抵抗になるためである。したがって、エミッタ領域8へ到達する正孔を抑制することができるので、コレクタ領域2、ドリフト領域3、ベース領域7、エミッタ領域8からなるpnpn構造の寄生サイリスタの動作を抑制することができ、ラッチアップ破壊耐量を向上させることができる。さらに、ベース領域7と埋め込み領域4との間にキャリアトラップ領域5が形成されているので、SiC−IGBTのオフ動作時に、埋め込み領域4をバイパスした正孔の再結合がキャリアトラップ領域5において促進される。したがって、埋め込み領域4、キャリア蓄積領域6、ベース領域7、エミッタ領域8からなるpnpn構造の寄生サイリスタの動作を抑制することができ、ラッチアップ破壊耐量を向上させることができる。また、SiC−IGBTのオフ動作時に、少数キャリアである正孔の再結合がキャリアトラップ領域5において促進されることによって、スイッチング損失、つまりターンオフ損失も低減することができる。
本発明の実施の形態2に係る半導体装置について、実施の形態1と同様に、半導体材料として炭化珪素(SiC)を用いたプレーナゲート型SiC−IGBTを例にして説明する。図11は、本実施の形態2による半導体装置52の構成を示す断面図である。本実施の形態2に係る半導体装置52は、前述の実施の形態1で説明した図3の半導体装置51に対して、キャリア蓄積領域6は、ベースコンタクト領域9の下方に配設されておらず、キャリアトラップ領域5は、ベース領域7と接続されている。
本発明の実施の形態3に係る半導体装置について、実施の形態1と同様に、半導体材料として炭化珪素(SiC)を用いたプレーナゲート型SiC−IGBTを例にして説明する。図12は、本実施の形態3による半導体装置53の構成を示す断面図である。本実施の形態3に係る半導体装置53は、前述の実施の形態1、2で示した半導体装置51,52に対して、キャリアトラップ領域5aが、第2導電型ではなく第1導電型を有している。すなわち、埋め込み領域4とベース領域7との間に、第1導電型のキャリアトラップ領域5aが配設されている。なお、キャリアトラップ領域5aの第1導電型の不純物濃度は、1×1015cm−3〜1×1021cm−3の範囲内にあることが望ましい。
本発明の実施の形態4に係る半導体装置について、実施の形態1と同様に、半導体材料として炭化珪素(SiC)を用いたプレーナゲート型SiC−IGBTを例にして説明する。図13は、本実施の形態4による半導体装置54の構成を示す断面図である。本実施の形態4に係る半導体装置は、前述の実施の形態1〜3で示した半導体装置51〜53に対して、埋め込み領域4とコレクタ領域2との間、つまり埋め込み領域4下において、キャリア寿命がドリフト領域3よりも高い第2導電型のキャリアトラップ低減領域13が配設されている。
本発明の実施の形態5に係る半導体装置について、実施の形態1と同様に、半導体材料として炭化珪素(SiC)を用いたプレーナゲート型SiC−IGBTを例にして説明する。なお、上述した実施の形態1では、図10の断面図を用いて半導体装置の構成を説明したが、本実施の形態5では、平面図である図14〜図16も用いて半導体装置の構成を説明する。図10のIGBTの単位セル構造のような単位セル構造を実現する平面視での配置パターンとしては、図14〜図16に示す三つのパターンが想定される。
図17及び図18は、本実施の形態5に係る半導体装置55の構成を示す断面図であり、それぞれ図14のA‐A’断面と図14のB‐B’断面とを示す。本実施の形態5に係るベースコンタクト領域9は、埋め込み領域4及びキャリアトラップ領域5が下方に配設された第1ベースコンタクト領域9aと、埋め込み領域4及びキャリアトラップ領域5が下方に配設されていない第2ベースコンタクト領域9bとを含んでいる。つまり、埋め込み領域4及びキャリアトラップ領域5は、全てのベースコンタクト領域9の下方に配設されておらず、適宜間引かれている。
図17及び図18は、本実施の形態5に係る半導体装置55の構成を示す断面図であり、それぞれ図15のA‐A’断面と図15のB‐B’断面とを示す。この図15の構成においても図14の構成と同様に、ベースコンタクト領域9は、上述した第1ベースコンタクト領域9aと、上述した第2ベースコンタクト領域9bとを含んでいる。ここでは、紙面上下方向に延在かつ配列された複数の第1ベースコンタクト領域9a同士の間に第2ベースコンタクト領域9bが配設されている。つまり、埋め込み領域4及びキャリアトラップ領域5は、全てのベースコンタクト領域9の下方に配設されておらず、紙面上下方向において離間させて複数配設されている。このようにすることで、ラッチアップ破壊耐量の低下を最小限に抑えつつ、オン抵抗の低減が見込める。埋め込み領域4及びキャリアトラップ領域5の離間距離及び延在距離は、IGBTに要求されるオン抵抗とラッチアップ破壊耐量とに基づいて、適宜調整が可能である。例えば、離間距離を大きくするほど、または、延在距離を小さくするほど、ラッチアップ破壊耐量が低下し、オン抵抗が低減することを考慮して、上記調整が行われる。
図19及び図20は、本実施の形態5に係る半導体装置56の構成を示す断面図であり、それぞれ図16のC‐C’断面と、図16のD‐D’断面とを示す。これまで説明した埋め込み領域4及びキャリアトラップ領域5は、ベースコンタクト領域9の下方に配設されていた。これに対して、図16,図19及び図20の構成では、埋め込み領域4b及びキャリアトラップ領域5bは、ベースコンタクト領域9の下方に配設されずに、エミッタ領域8の下方に配設されている。つまり、図19のC‐C’断面のように寄生サイリスタ(pnpn構造)が存在しない箇所ではラッチアップの懸念がないので、図20のD‐D’断面のように寄生サイリスタ(pnpn構造)が存在する箇所でのみ埋め込み領域4b及びキャリアトラップ領域5bが配設されている。このようにすることで、ラッチアップ破壊耐量の低下を最小限に抑えつつ、オン抵抗の低減が見込める。
実施の形態1〜5に係る半導体装置51〜56は、プレーナゲート型SiC−IGBTであるものとして説明した。しかし本発明に係る半導体装置は、これに限ったものではなく、例えばトレンチゲート型SiC−IGBTであってもよい。つまり、図3のゲート電極10の代わりに、図21に示すようにトレンチ内に配設されたゲート酸化膜16及びゲート電極17を備える半導体装置57であってもよい。このような半導体装置57においても、オン抵抗を低減しつつ、ラッチアップ破壊耐量を向上させることができる。SiCの結晶型や導電型、各層の具体的な厚さ及び不純物濃度などの好適な数値範囲は、当業者によく知られているものであり、実施の形態で述べたこれらの数値は、適宜に変更が可能である。
Claims (11)
- コレクタ電極と、
前記コレクタ電極上に配設された第1導電型のコレクタ領域と、
前記コレクタ領域上に配設された第2導電型のドリフト領域と、
前記ドリフト領域上に配設され、前記ドリフト領域よりも不純物濃度が高い第2導電型のキャリア蓄積領域と、
前記キャリア蓄積領域の上面内に選択的に配設された第1導電型のベース領域と、
前記ベース領域の上面内に選択的に配設された、互いに隣接する第2導電型のエミッタ領域及び第1導電型のベースコンタクト領域と、
前記ベース領域にチャネルを形成可能なゲート電極と、
前記エミッタ領域及び前記ベースコンタクト領域と接続されたエミッタ電極と、
前記ベースコンタクト領域または前記エミッタ領域の下方の前記ドリフト領域内に配設された第1導電型の埋め込み領域と、
前記埋め込み領域と前記ベース領域との間に配設され、キャリア寿命が前記ドリフト領域よりも低いキャリアトラップ領域と
を備える、半導体装置。 - 請求項1に記載の半導体装置であって、
前記キャリアトラップ領域は、前記ベース領域と直接接続されている、半導体装置。 - 請求項1または請求項2に記載の半導体装置であって、
前記キャリアトラップ領域は、
第2導電型を有し、かつ前記ドリフト領域よりも不純物濃度が高い、半導体装置。 - 請求項1に記載の半導体装置であって、
前記キャリアトラップ領域は、第1導電型を有する、半導体装置。 - 請求項1から請求項4のうちのいずれか1項に記載の半導体装置であって、
前記埋め込み領域と前記コレクタ領域との間に配設され、キャリア寿命が前記ドリフト領域よりも高い第2導電型のキャリアトラップ低減領域をさらに備える、半導体装置。 - 請求項1から請求項5のうちのいずれか1項に記載の半導体装置であって、
前記ベースコンタクト領域は、
前記埋め込み領域及び前記キャリアトラップ領域が下方に配設された第1ベースコンタクト領域と、前記埋め込み領域及び前記キャリアトラップ領域が下方に配設されていない第2ベースコンタクト領域とを含む、半導体装置。 - 請求項1から請求項6のうちのいずれか1項に記載の半導体装置であって、
前記半導体装置の半導体材料はSiCを含む、半導体装置。 - 請求項1から請求項7のうちのいずれか1項に記載の半導体装置であって、
前記ドリフト領域の不純物濃度は、1×1012cm−3以上1×1015cm−3以下である、半導体装置。 - 第1導電型のコレクタ領域を、第2導電型のSiC基板上に形成する工程と、
前記コレクタ領域上の第2導電型のドリフト領域と、前記ドリフト領域上の前記ドリフト領域よりも不純物濃度が高い第2導電型のキャリア蓄積領域と、前記キャリア蓄積領域の上面内の第1導電型のベース領域と、前記ベース領域の上面内の互いに隣接する第2導電型のエミッタ領域及び第1導電型のベースコンタクト領域と、前記ベースコンタクト領域または前記エミッタ領域の下方の前記ドリフト領域内の第1導電型の埋め込み領域と、前記埋め込み領域と前記ベース領域との間のキャリア寿命が前記ドリフト領域よりも低いキャリアトラップ領域とを形成する工程と、
前記ベース領域にチャネルを形成可能なゲート電極を形成する工程と、
前記エミッタ領域及び前記ベースコンタクト領域と接続されたエミッタ電極を形成する工程と、
前記コレクタ領域と接続されたコレクタ電極を形成する工程と
を備え、
前記SiC基板上に前記コレクタ領域から前記エミッタ電極までの構造を形成した後に、前記SiC基板を除去し、当該除去によって露出された前記コレクタ領域下に前記コレクタ電極を形成する、半導体装置の製造方法。 - 第1導電型のコレクタ領域を、第2導電型のSiC基板上に形成する工程と、
前記コレクタ領域上の第2導電型のドリフト領域と、前記ドリフト領域上の前記ドリフト領域よりも不純物濃度が高い第2導電型のキャリア蓄積領域と、前記キャリア蓄積領域の上面内の第1導電型のベース領域と、前記ベース領域の上面内の互いに隣接する第2導電型のエミッタ領域及び第1導電型のベースコンタクト領域と、前記ベースコンタクト領域または前記エミッタ領域の下方の前記ドリフト領域内の第1導電型の埋め込み領域と、前記埋め込み領域と前記ベース領域との間のキャリア寿命が前記ドリフト領域よりも低いキャリアトラップ領域とを形成する工程と、
前記ベース領域にチャネルを形成可能なゲート電極を形成する工程と、
前記エミッタ領域及び前記ベースコンタクト領域と接続されたエミッタ電極を形成する工程と、
前記コレクタ領域と接続されたコレクタ電極を形成する工程と
を備え、
前記SiC基板上に前記コレクタ領域及び前記ドリフト領域を順にエピタキシャル成長によって形成した後に、前記SiC基板を除去し、当該除去によって露出された前記コレクタ領域下に前記コレクタ電極を形成する、半導体装置の製造方法。 - 第1導電型のコレクタ領域を、第2導電型のSiC基板上に形成する工程と、
前記コレクタ領域上の第2導電型のドリフト領域と、前記ドリフト領域上の前記ドリフト領域よりも不純物濃度が高い第2導電型のキャリア蓄積領域と、前記キャリア蓄積領域の上面内の第1導電型のベース領域と、前記ベース領域の上面内の互いに隣接する第2導電型のエミッタ領域及び第1導電型のベースコンタクト領域と、前記ベースコンタクト領域または前記エミッタ領域の下方の前記ドリフト領域内の第1導電型の埋め込み領域と、前記埋め込み領域と前記ベース領域との間のキャリア寿命が前記ドリフト領域よりも低いキャリアトラップ領域とを形成する工程と、
前記ベース領域にチャネルを形成可能なゲート電極を形成する工程と、
前記エミッタ領域及び前記ベースコンタクト領域と接続されたエミッタ電極を形成する工程と、
前記コレクタ領域と接続されたコレクタ電極を形成する工程と
を備え、
前記SiC基板上に前記ドリフト領域をエピタキシャル成長によって形成した後に、前記SiC基板を除去し、当該除去によって露出された前記ドリフト領域にイオン注入を行うことによって前記コレクタ領域を形成し、前記コレクタ領域下に前記コレクタ電極を形成する、半導体装置の製造方法。
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