JP7349089B2 - 炭化珪素半導体装置および炭化珪素半導体装置の製造方法 - Google Patents

Description

この発明は、炭化珪素半導体装置および炭化珪素半導体装置の製造方法に関する。

高耐圧、大電流を制御するパワー半導体素子の材料としては、従来シリコン（Ｓｉ）単結晶が用いられている。シリコンパワー半導体素子にはいくつかの種類があり、用途に合わせてそれらが使い分けられているのが現状である。例えば、ＰｉＮダイオード（Ｐ－ｉｎｔｒｉｎｓｉｃ－Ｎ ｄｉｏｄｅ）やバイポーラトランジスタ、さらに、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型バイポーラトランジスタ）は、いわゆるバイポーラ型デバイスである。これらの素子は、電流密度は多く取れるものの高速でのスイッチングができず、バイポーラトランジスタは数ｋＨｚが、ＩＧＢＴでは２０ｋＨｚ程度の周波数がその使用限界である。一方、パワーＭＯＳＦＥＴ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ：絶縁ゲート型電解効果トランジスタ）は、大電流は取れないものの、数ＭＨｚまでの高速で使用できる。しかしながら、市場では大電流と高速性を兼ね備えたパワーデバイスへの要求は強く、シリコンＩＧＢＴやパワーＭＯＳＦＥＴなどの改良に力が注がれ、現在ではほぼシリコン材料物性限界に近いところまで開発が進んできた。

また、パワー半導体素子の観点からの材料検討も行われ、炭化珪素（ＳｉＣ）が次世代のパワー半導体素子として、低オン電圧、高速・高温特性に優れた素子であることから、最近特に注目を集めている。というのも、ＳｉＣは化学的に非常に安定な材料であり、バンドギャップが３ｅＶと広く、高温でも半導体として極めて安定的に使用できるためである。また、最大電界強度もシリコンより１桁以上大きいからである。ＳｉＣはシリコンにおける材料限界を超える可能性大であることから、パワー半導体用途で今後の伸長が大きく期待される。特に、耐圧１０ｋＶを超えるような電力ならびにパルスパワーなどの超高耐圧用途では、バイポーラデバイスであるＰｉＮダイオードへの期待も集まっている。

図１２は、従来の珪素半導体装置の構造を示す断面図である。図１２は、ｎチャネル炭化珪素ＩＧＢＴ１２０を示す。図１２に示すｎチャネル炭化珪素ＩＧＢＴ１２０は、ｐ型コンタクト層１１７のおもて面上にエピタキシャル成長により、ｐ^-型コレクタ層１０１、ｎ型ＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層１０２、ｎ^-型ドリフト層１０３、ｎ型ＣＳ層（Ｃａｒｒｉｅｒ Ｓｔｏｒａｇｅ：キャリア蓄積）１０５を順に積層してなる炭化珪素基体を用いて構成される。ｎ型ＣＳ層１０５の内部にｐ型ベース領域１０６が設けられる。また、ｐ型ベース領域１０６の内部に、ｎ⁺型エミッタ領域１０７およびｐ⁺型コンタクト領域１０８が設けられている。

また、ｐ型ベース領域１０６およびｎ⁺型エミッタ領域１０７の表面にわたってゲート絶縁膜１０９が設けられている。ゲート絶縁膜１０９の表面上には、ゲート電極１１０が設けられており、ゲート電極１１０を覆うように層間絶縁膜１１１が設けられている。炭化珪素基体のおもて面側に、ｎ⁺型エミッタ領域１０７およびｐ⁺型コンタクト領域１０８に接するエミッタ電極１１２が設けられ、エミッタ電極１１２上にエミッタ配線１１３が設けられ、エミッタ配線１１３上に保護膜１１４が設けられている。また、裏面にコレクタ電極１１５が設けられている。

ｎ型ＦＳ層１０２は、窒素（Ｎ）が高不純物濃度で添加（ドープ）された、エピタキシャル成長により形成された膜であり、ｎ^-型ドリフト層１０３は、Ｎが低不純物濃度で添加（ドープ）された、エピタキシャル成長により形成された膜である。ｐ型ベース領域１０６は、ｎ型ＣＳ層１０５の内部のアルミニウム（Ａｌ）が添加された領域である。

また、ｐ型ベース領域１０６の底面とｎ^-型ドリフト層１０３との間において、ｐ型ベース領域１０６の底面に接して水平方向に層状に連続したｎ型ホールバリア領域１０４を設けたｎチャネル炭化珪素ＩＧＢＴが知られている（下記、非特許文献１参照）。このｎ型ホールバリア領域１０４により、炭化珪素半導体装置のオン抵抗が低減される。

また、複数のｐ型ベース領域の底面とｎ^-型ドリフト層の間において、ｐ型ベース領域の底面に接して、局所的にｎ型ホールバリア領域を設けているｎチャネルＳｉＣ－ＭＯＳＦＥＴが知られている（下記、特許文献１参照）。このホールバリア領域により、ボディダイオードにおける通電劣化が抑制される。

国際公開第２０１４／２０３３１７号公報

Ｎ． Ｗａｔａｎａｂｅ ｅｔ ａｌ．，"Ｉｍｐａｃｔ ｏｆ Ｃｅｌｌ Ｌａｙｏｕｔ ａｎｄ Ｄｅｖｉｃｅ Ｓｔｒｕｃｔｕｒｅ ｏｎ Ｏｎ－Ｖｏｌｔａｇｅ Ｒｅｄｕｃｔｉｏｎ ｏｆ ６．５－ｋＶ ｎ－Ｃｈａｎｎｅｌ ＳｉＣ ＩＧＢＴｓ"， Ｍａｔｅｒｉａｌｓ Ｓｃｉｅｎｃｅ Ｆｏｒｕｍ， Ｖｏｌ． ９２４， ｐｐ． ６３７－６４０， ２０１８

しかしながら、ｎチャネル炭化珪素ＩＧＢＴに、低抵抗のｎ型ホールバリア領域を設けることにより、オン抵抗は低減されるが、ＪＦＥＴ領域での電界密度が上昇し、ゲート絶縁膜中の電界強度も上昇するという課題がある。

この発明は、上述した従来技術による問題点を解消するため、低オン抵抗とゲート絶縁膜中の低電界強度を両立できる炭化珪素半導体装置および炭化珪素半導体装置の製造方法を提供することを目的とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置は、次の特徴を有する。第１導電型の第１半導体層の一方の主面側に第１導電型の第２半導体層が設けられる。前記第２半導体層の、前記第１半導体層に対して反対側の表面に第２導電型の第１半導体領域が設けられる。前記第１半導体層内に前記第１半導体層より不純物濃度が高い第１導電型の第２半導体領域が設けられる。前記第１半導体領域の、前記第１半導体層に対して反対側の表面に選択的に第１導電型の第３半導体領域が設けられる。前記第１半導体領域の、前記第１半導体層と前記第３半導体領域とに挟まれた領域の表面上にゲート絶縁膜が設けられる。前記ゲート絶縁膜の上にゲート電極が設けられる。前記第１半導体領域および前記第３半導体領域に接する第１電極が設けられる。前記第１半導体層の他方の主面側に第２導電型の第３半導体層が設けられる。前記第３半導体層の、前記第１半導体層に対して反対側の表面に接する第２電極が設けられる。前記第１半導体領域と前記第２半導体領域とは離間している。前記第２半導体領域は、前記第１半導体領域と深さ方向に対向する領域のみに設けられ、前記第２半導体領域の幅は、前記第１半導体領域の幅より所定の距離狭められ、前記離間の距離および前記所定の距離は、オン抵抗を前記第２半導体領域が設けられていない炭化珪素半導体装置の０．９倍、かつ、前記ゲート絶縁膜中の電界強度を１．９ＭＶ／ｃｍ以下とする範囲内の値である。

また、前記離間の距離および前記所定の距離は、オン抵抗を前記第２半導体領域が設けられていない炭化珪素半導体装置の０．８倍、かつ、前記ゲート絶縁膜中の電界強度を１．９ＭＶ／ｃｍ以下とする範囲内の値であることを特徴とする。

上述した課題を解決し、本発明の目的を達成するため、この発明にかかる炭化珪素半導体装置の製造方法は、次の特徴を有する。まず、第２導電型の第３半導体層の一方の主面側に第１導電型の第１半導体層を形成する第１工程を行う。次に、前記第１半導体層内に、前記第１半導体層より不純物濃度が高い第１導電型の第２半導体領域を形成する第２工程を行う。次に、前記第１半導体層の、前記第３半導体層に対して反対側の表面に第１導電型の第２半導体層を形成する第３工程を行う。次に、前記第２半導体層の、前記第１半導体層に対して反対側の表面に、前記第２半導体領域と離間している第２導電型の第１半導体領域を形成する第４工程を行う。次に、前記第１半導体領域の、前記第１半導体層に対して反対側の表面に選択的に第１導電型の第３半導体領域を形成する第５工程を行う。次に、前記第１半導体領域の、前記第１半導体層と前記第３半導体領域とに挟まれた領域の表面上にゲート絶縁膜を形成する第６工程を行う。次に、前記ゲート絶縁膜の上にゲート電極を形成する第７工程を行う。次に、前記第１半導体領域および前記第３半導体領域に接する第１電極を形成する第８工程を行う。次に、前記第３半導体層の、前記第１半導体層に対して反対側の表面に接する第２電極を形成する第９工程を行う。前記第２工程では、前記第２半導体領域を、前記第１半導体領域と深さ方向に対向する領域のみに形成し、前記第２半導体領域の幅を、前記第１半導体領域の幅より所定の距離狭め、前記離間の距離および前記所定の距離を、オン抵抗を前記第２半導体領域が設けられていない炭化珪素半導体装置の０．９倍、かつ、前記ゲート絶縁膜中の電界強度を１．９ＭＶ／ｃｍ以下とする範囲内の値にする。

上述した発明によれば、炭化珪素半導体装置において、ｎ^-型ドリフト層（第１導電型の第１半導体層）の内部に、ｐ型ベース領域（第２導電型の第１半導体領域）と離間したｎ型ホールバリア領域（第１導電型の第２半導体領域）を設け、ｎ型ホールバリア領域とｐ型ベース領域との離間距離およびｎ型ホールバリア領域のセットバック幅を適切な範囲に選択することで、オン抵抗を、ｎ型ホールバリア領域を設けない炭化珪素半導体装置の０．９倍、より好ましくは０．８倍にすることと、ゲート絶縁膜中の電界強度を１．９ＭＶ／ｃｍ以下にすることを両立させることができる。

本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法によれば、低オン抵抗とゲート絶縁膜中の低電界強度とを両立できるという効果を奏する。

実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。 実施の形態にかかる炭化珪素半導体装置の構造を示す他の断面図である。 ｎ型ホールバリア領域のセットバック幅に対するオン抵抗とゲート絶縁膜の電界強度とを示すグラフである。 ｎ型ホールバリア領域とｐ型ベース領域との離間距離に対するオン抵抗とゲート絶縁膜の電界強度とを示すグラフである。 実施の形態にかかる炭化珪素半導体装置におけるｎ型ホールバリア領域のセットバック幅と、ｎ型ホールバリア領域とｐ型ベース領域との離間距離の適切な範囲での値を示すグラフである。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その１）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その２）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その３）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その４）。 実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である（その５）。 実施の形態にかかる炭化珪素半導体装置の構造を示す他の断面図である。 従来の珪素半導体装置の構造を示す断面図である。

以下に添付図面を参照して、この発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法の好適な実施の形態を詳細に説明する。本明細書および添付図面においては、ｎまたはｐを冠記した層や領域では、それぞれ電子または正孔が多数キャリアであることを意味する。また、ｎやｐに付す＋および－は、それぞれそれが付されていない層や領域よりも高不純物濃度および低不純物濃度であることを意味する。＋および－を含めたｎやｐの表記が同じ場合は近い濃度であることを示し濃度が同等とは限らない。なお、以下の実施の形態の説明および添付図面において、同様の構成には同一の符号を付し、重複する説明を省略する。

（実施の形態）
本発明にかかる炭化珪素半導体装置として、ｎチャネル炭化珪素ＩＧＢＴ２０を例に説明する。図１は、実施の形態にかかる炭化珪素半導体装置の構造を示す断面図である。

図１に示すように、ｎチャネル炭化珪素ＩＧＢＴ２０は、ｐ型コンタクト層（第２導電型の第３半導体層）１７のおもて面に、ｐ^-型コレクタ層（第２導電型の第３半導体層）１と、ｎ型ＦＳ層２と、ｎ^-型ドリフト層（第１導電型の第１半導体層）３と、ｎ型ＣＳ層（Ｃａｒｒｉｅｒ Ｓｔｏｒａｇｅ：キャリア蓄積）（第１導電型の第２半導体層）５と、を順に積層してなる炭化珪素基体を用いて構成される。ｎ型ＣＳ層５の表面にｐ型ベース領域（第２導電型の第１半導体領域）６が選択的に設けられる。また、ｎ^-型ドリフト層３の内部にｎ型ホールバリア領域（第１導電型の第２半導体領域）４が設けられ、ｐ型ベース領域６の底面から距離Ｙ離間している。

ｐ型コンタクト層１７は、例えばアルミニウム（Ａｌ）がドーピングされた炭化珪素単結晶基板である。ｐ^-型コレクタ層１は、ｐ型コンタクト層１７より低い不純物濃度で設けられた層である。ｎ型ＦＳ層２は、ｎ^-型ドリフト層３よりも高い不純物濃度で設けられた層である。ｎ型ＦＳ層２により、オフ時に高抵抗のｎ^-型ドリフト層３中に伸びる空乏層が抑えられるため、ｎ^-型ドリフト層３を薄くしてもパンチスルーを防ぐことができる。ｎ型ＦＳ層２は単層でも良いし多層でも良く、多層の場合は同じ設定膜厚と設定キャリア濃度で多層としても良いし、異なる設定膜厚と設定キャリア濃度で積層しても良い。

ここで、ＩＧＢＴは、伝導度変調効果によりオン抵抗が低いという利点を有する。従来、伝導度変調効果による低オン抵抗化を効率よく図るために、上述のようにｎ^-型ドリフト層３の内部の基体おもて面側に、ｎ^-型ドリフト層３と同導電型で、かつｎ^-型ドリフト層３よりも不純物濃度の高いｎ型ＣＳ層５を設けている。ｎ型ＣＳ層５が少数キャリアの障壁となり、少数キャリアの蓄積効果が高くなるため、コレクタ－エミッタ間の電流密度が増大され、伝導度変調効果が高くなる。

ｎ型ホールバリア領域４は、ｎ^-型ドリフト層３およびｎ型ＣＳ層５よりも不純物濃度が高く、例えば１．０×１０¹⁷／ｃｍ³である。理由は後述するが、ｐ型ベース領域６と所定の距離離間したｎ型ホールバリア領域４を設けることで、低オン抵抗とゲート絶縁膜中の低電界強度を両立させることができる。

炭化珪素基体のおもて面側（ｐ型ベース領域６側）には、ＭＯＳゲート（金属－酸化膜－半導体からなる絶縁ゲート）構造（素子構造）が設けられている。ＭＯＳゲートは、ｐ型ベース領域６、ｎ⁺型エミッタ領域（第１導電型の第３半導体領域）７、ｐ⁺型コンタクト領域（第２導電型の第４半導体領域）８、ゲート絶縁膜９およびゲート電極１０からなる。具体的には、ｐ型ベース領域６は、ｎ型ＣＳ層５上に設けられ、イオン注入により形成される。ｐ型ベース領域６の内部には、ｐ型ベース領域６を深さ方向（ｙ軸の負の方向）に貫通してｎ^-型ドリフト層３に達するｎ型のＪＦＥＴ領域（Ｊｕｎｃｔｉｏｎ Ｆｉｅｌｄ Ｅｆｆｅｃｔ Ｔｒａｎｓｉｓｔｏｒ）１６が設けられている。ＪＦＥＴ領域１６の不純物濃度は、ｎ^-型ドリフト層３の不純物濃度よりも高い。ＪＦＥＴ領域１６は、ＪＦＥＴ抵抗を低減させ、オン抵抗を低下させる機能を有する。ｐ型ベース領域６の、ＪＦＥＴ領域１６以外の部分に、ゲート電極９に沿ってチャネルが形成される。

また、ｐ型ベース領域６の内部には、ｎ⁺型エミッタ領域７およびｐ⁺型コンタクト領域８がそれぞれ選択的に設けられている。ｎ⁺型エミッタ領域７およびｐ⁺型コンタクト領域８は、ＪＦＥＴ領域１６と離して配置されている。ｐ⁺型コンタクト領域８は、ｎ⁺型エミッタ領域７よりもＪＦＥＴ領域１６から離れた位置に配置され、かつｎ⁺型エミッタ領域７に接する。ｐ型ベース領域６の、ＪＦＥＴ領域１６とｎ⁺型エミッタ領域７とに挟まれた部分の表面上には、ＪＦＥＴ領域１６の表面からｎ⁺型エミッタ領域７の表面にわたってゲート絶縁膜９が設けられている。ゲート絶縁膜９の表面上には、ゲート電極１０が設けられている。ゲート電極１０を覆うように層間絶縁膜１１が設けられている。

層間絶縁膜１１は、炭化珪素基体のおもて面上に設けられている。層間絶縁膜１１を深さ方向に貫通するコンタクトホールには、ｎ⁺型エミッタ領域７およびｐ⁺型コンタクト領域８が露出されている。エミッタ電極１２は、層間絶縁膜１１を深さ方向に貫通するコンタクトホールを介してｎ⁺型エミッタ領域７およびｐ⁺型コンタクト領域８に接するとともに、層間絶縁膜１１によってゲート電極１０と電気的に絶縁されている。ｐ⁺型コンタクト領域８が設けられていない場合、エミッタ電極１２は、ｎ⁺型エミッタ領域７およびｐ型ベース領域６に接する。エミッタ電極１２の表面に、エミッタ配線１３が設けられ、エミッタ配線１３を保護するため、ポリイミドからなる保護膜１４が設けられている。炭化珪素基体の裏面（すなわちｐ型コンタクト層１７の裏面）には、コレクタ電極１５が設けられている。

このような炭化珪素ＩＧＢＴでは、ゲート電極１０に正の電圧を印加した場合には、ゲート絶縁膜９と接するｐ型ベース領域６（ｐ型炭化珪素チャネル層）の界面近傍付近に反転層が形成され、ＩＧＢＴがオン状態になる。チャネルから流れ出た電子はｐ型ベース領域６間のｎ型ＣＳ層５から、ｎ型ホールバリア領域４を通り、ｎ^-型ドリフト層３に到達すると、ｐ型ベース領域６とｎ^-型ドリフト層３とｐ^-型コレクタ層１とで形成されるＰＮＰトランジスタがオンされｐ^-型コレクタ層１からホール（空孔）がｎ^-型ドリフト層３に注入されて伝導変調により低抵抗化する。

一方、逆方向印加時には、ｐ型ベース領域６からｎ型ＣＳ層５、ｎ型ホールバリア領域４を経由してｎ^-型ドリフト層３に空乏層が広がる。このとき、ｐ型ベース領域６の角部あるいは側部に電界が集中するとアバランシェが発生し耐圧が下がる。

図２は、実施の形態にかかる炭化珪素半導体装置の構造を示す他の断面図である。図２に示すように、実施の形態にかかるＩＧＢＴは、ｎ型ホールバリア領域４をｐ型ベース領域６より距離Ｘ（セットバック幅）狭めた形態となって、ｐ型ベース領域６の下部の一部のみに選択的に設けられている形態でもよい。また、例えば、ｐ型ベース領域６は、ＪＦＥＴ領域１６の中心を通る対称軸Ａ－Ａ’からＸ’（例えば、０．８μｍ）離れている。

図３は、ｎ型ホールバリア領域のセットバック幅に対するオン抵抗とゲート絶縁膜の電界強度とを示すグラフである。図３において、横軸は、ｎ型ホールバリア領域４のセットバック幅Ｘを示し、単位はμｍである。左縦軸は、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置のＪＦＥＴ領域のオン抵抗に対する実施の形態にかかる炭化珪素半導体装置のＪＦＥＴ領域のオン抵抗の比率（実施の形態にかかる炭化珪素半導体装置のＪＦＥＴ領域のオン抵抗／ｎ型ホールバリア領域４を設けない炭化珪素半導体装置のＪＦＥＴ領域のオン抵抗）を示す。それぞれ、炭化珪素半導体装置に１００Ａ／ｃｍ²の電流を流した際のＪＦＥＴ領域のオン抵抗である。

また、右縦軸は、２０ｋＶの電圧を印加させた際のゲート絶縁膜９の電界強度を示し、単位はＭＶ／ｃｍである。図３において、太線は、ｎ型ホールバリア領域４のセットバック幅Ｘに対するオン抵抗を示し、細線は、ｎ型ホールバリア領域４のセットバック幅Ｘに対するゲート絶縁膜の電界強度を示す。それぞれ、ｎ型ホールバリア領域４とｐ型ベース領域６との離間距離Ｙを０μｍ（ｎ型ホールバリア領域がｐ型ベース領域と接する従来の炭化珪素半導体装置（図１２））から、１．２μｍまで変化させた場合を示す。

図４は、ｎ型ホールバリア領域とｐ型ベース領域との離間距離に対するオン抵抗とゲート絶縁膜の電界強度とを示すグラフである。図４において、横軸は、ｎ型ホールバリア領域４とｐ型ベース領域６との離間距離Ｙを示し、単位はμｍである。左縦軸は、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置のＪＦＥＴ領域のオン抵抗に対する実施の形態にかかる炭化珪素半導体装置のＪＦＥＴ領域のオン抵抗の比率（実施の形態にかかる炭化珪素半導体装置のＪＦＥＴ領域のオン抵抗／ｎ型ホールバリア領域４を設けない炭化珪素半導体装置のＪＦＥＴ領域のオン抵抗）を示す。それぞれ、炭化珪素半導体装置に１００Ａ／ｃｍ²の電流を流した際のオン抵抗である。

また、右縦軸は、２０ｋＶの電圧を印加させた際のゲート絶縁膜９の電界強度を示し、単位はＭＶ／ｃｍである。図４において、太線は、ｎ型ホールバリア領域４とｐ型ベース領域６との離間距離Ｙに対するオン抵抗を示し、細線は、ｎ型ホールバリア領域４とｐ型ベース領域６との離間距離Ｙに対するゲート絶縁膜の電界強度を示す。それぞれ、ｎ型ホールバリア領域４のセットバック幅Ｘを－０．８μｍ（ｎ型ホールバリア領域が全面に設けられた従来の炭化珪素半導体装置（図１２））から、５．３μｍまで変化させた場合を示す。

図３および図４に示すように、ｎ型ホールバリア領域４を設けない場合から、ｎ型ＣＳ層５の膜厚を２μｍにして、実施の形態の図１のように、ｎ型ホールバリア領域４を設けた場合、図３および図４の矢印（１）のようになる。矢印（１）が示すように、ＪＦＥＴ領域１６のオン抵抗（ＲｏｎＪＦＥＴ）は、ｎ型ホールバリア領域４を設けない場合より低下するが、ゲート絶縁膜９の電界強度が増加し、ゲート絶縁膜９の絶縁破壊電界強度（２ＭＶ／ｃｍ）を超えるようになる。

一方、ｎ型ホールバリア領域４をｐ型ベース領域６に近づけた［（Ｘ，Ｙ）＝（－０．８，１．２）→（Ｘ，Ｙ）＝（－０．８，０）］場合は、図３および図４の矢印（２）のようになる。矢印（２）が示すように、ｐ型ベース領域６に近づくにつれて、ゲート絶縁膜９中の電界強度が低下するが、ＪＦＥＴ領域１６のオン抵抗（ＲｏｎＪＦＥＴ）は増加するようになる。

また、実施の形態の図２のように、セットバック幅Ｘを設けて、ｎ型ホールバリア領域４の幅を短くする（Ｘ：－０．８→６．４）と、図３および図４の矢印（３）のように、とゲート絶縁膜９の電界強度が低下し、ＪＦＥＴ領域１６のオン抵抗（ＲｏｎＪＦＥＴ）は増加するようになる。

このため、実施の形態では、ｎ型ホールバリア領域４とｐ型ベース領域６との離間距離Ｙとｎ型ホールバリア領域４のセットバック幅Ｘを適切な範囲（例えば、図３および図４の領域Ｓ）を選択する。これにより、ＪＦＥＴ領域１６のオン抵抗（ＲｏｎＪＦＥＴ）を、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置の０．９倍、より好ましくは０．８倍にすることと、ゲート絶縁膜９中の電界強度を１．９ＭＶ／ｃｍ以下にすることを両立させることができる。

適切な範囲の具体的な例を以下に示す。図５は、実施の形態にかかる炭化珪素半導体装置におけるｎ型ホールバリア領域のセットバック幅と、ｎ型ホールバリア領域とｐ型ベース領域との離間距離の適切な範囲での値を示すグラフである。図５において、横軸は、ｎ型ホールバリア領域４のセットバック幅ＸをＪＦＥＴ領域１６の幅で割った値ｘを示し、縦軸は、ｎ型ホールバリア領域４とｐ型ベース領域６との離間距離Ｙをｎ型ホールバリア領域４の膜厚で割った値ｙを示す。

図５のグラフＡ（ｘ＝０．０７ｙ³－０．２ｙ²＋０．４ｙ－０．５）は、ＪＦＥＴ領域１６のオン抵抗が、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置の０．９倍となる条件を示す。グラフＡより矢印Ｓ側の領域の（ｘ、ｙ）では、ＪＦＥＴ領域１６のオン抵抗が、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置の０．９倍以下となる。また、図５のグラフＢ（ｘ＝０．０５５ｙ³－０．２ｙ²＋０．４ｙ－０．５）は、ＪＦＥＴ領域１６のオン抵抗が、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置の０．８倍となる条件を示す。グラフＢより矢印Ｓ側の領域の（ｘ、ｙ）では、ＪＦＥＴ領域のオン抵抗が、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置の０．８倍以下となる。

また、図５のグラフＣ（ｘ＝０．０４５ｙ³－０．２ｙ²＋０．４ｙ－０．５）は、ゲート絶縁膜９中の電界強度が、１．９ＭＶ／ｃｍより小さくなる条件を示す。グラフＣより矢印Ｔ側の領域の（ｘ、ｙ）では、ゲート絶縁膜９中の電界強度が、１．９ＭＶ／ｃｍより小さくなる。

このため、図５のグラフＡとグラフＣで囲まれた領域Ｗ１の（ｘ、ｙ）では、ＪＦＥＴ領域１６のオン抵抗を、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置の０．９倍以下とすることと、ゲート絶縁膜９中の電界強度を、１．９ＭＶ／ｃｍより小さくすることを両立できる。同様に、図５のグラフＢとグラフＣで囲まれた領域Ｗ２の（ｘ、ｙ）では、ＪＦＥＴ領域１６のオン抵抗を、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置の０．８倍以下とすることと、ゲート絶縁膜９中の電界強度が、１．９ＭＶ／ｃｍより小さくすることを両立できる。

具体的に、ＪＦＥＴ領域１６のオン抵抗を、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置の０．９倍以下とすることと、ゲート絶縁膜９中の電界強度を１．９ＭＶ／ｃｍより小さくすることを両立するための条件は以下のようになる。なお、括弧内は、ＪＦＥＴ領域１６の幅を１．６μｍ、ｎ型ホールバリア領域４の膜厚０．３μｍにした場合の値である。
ｙ＝２（Ｙ＝０．６μｍ）のとき、ｘ＝－０．２～０．２（Ｘ＝－０．３～０．３μｍ）
ｙ＝３（Ｙ＝０．９μｍ）のとき、ｘ＝０～０．９（Ｘ＝０～１．４μｍ）
ｙ＝４（Ｙ＝１．２μｍ）のとき、ｘ＝０．５～２．５（Ｘ＝０．９～３．９μｍ）

また、ＪＦＥＴ領域１６のオン抵抗を、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置の０．８倍以下とすることと、ゲート絶縁膜９中の電界強度を１．９ＭＶ／ｃｍより小さくすることを両立するための条件は以下のようになる。なお、括弧内は、ＪＦＥＴ領域１６の幅を１．６μｍ、ｎ型ホールバリア領域４の膜厚０．３μｍにした場合の値である。
ｙ＝２（Ｙ＝０．６μｍ）のとき、ｘ＝－０．２～０（Ｘ＝－０．３～０μｍ）
ｙ＝３（Ｙ＝０．９μｍ）のとき、ｘ＝０～０．６（Ｘ＝０～０．９μｍ）
ｙ＝４（Ｙ＝１．２μｍ）のとき、ｘ＝０．５～１．５（Ｘ＝０．９～２．４μｍ）

ここでは、オン抵抗としてＪＦＥＴ領域１６のオン抵抗を説明したが、他の領域（例えば、ｎ^-型ドリフト層３、型ＦＳ層２）でも同様であり、上記に示した値を用いることにより、炭化珪素半導体装置のオン抵抗を、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置の０．９倍以下または０．８倍以下とすることと、ゲート絶縁膜９中の電界強度を１．９ＭＶ／ｃｍより小さくすることを両立させることが可能である。

（実施の形態にかかる炭化珪素半導体装置の製造方法）
実施の形態にかかる炭化珪素半導体装置の製造方法について、半導体材料として炭化珪素を用い、ｎチャネル型ＩＧＢＴを作製（製造）する場合を例に説明する。図６～図１０は、実施の形態にかかる炭化珪素半導体装置の製造途中の状態を示す断面図である。

まず、ｐ型の炭化珪素でできた、ｐ型コンタクト層１７となるｐ型基板を用意する。次に、ｐ型基板（ｐ型コンタクト層１７）の第１主面（おもて面）の上に、エピタキシャル成長により、ｐ^-型コレクタ層１、ｎ型ＦＳ層２およびｎ^-型ドリフト層３を堆積させる。ここまでの状態が図６に記載される。

次に、ｎ^-型ドリフト層３の表面に、ｎ型不純物をイオン注入することにより、膜厚０．３μｍ、不純物濃度が１．０×１０¹⁷／ｃｍ³のｎ型ホールバリア領域４を形成する。また、エピタキシャル成長により、ｎ^-型ドリフト層３の表面にｎ型ホールバリア領域４を堆積させることで形成することも可能である。ここまでの状態が図７に記載される。

次に、ｎ型ホールバリア領域４の表面に、エピタキシャル成長により、ｎ型ＣＳ層５を堆積させる。次に、ｐ型基板を裏面から研磨して、ｐ型コンタクト層１７を１０μｍ程度の膜厚とする。ここまでの状態が図８に記載される。次に、ｎ型ＣＳ層５の表面にｐ型ベース領域６の形成領域に対応する部分を開口したイオン注入用マスクを形成する。次に、このイオン注入用マスクをマスクとしてｐ型不純物イオン注入により、ｐ型ベース領域６を形成する。ｎ型ＣＳ層５のｐ型ベース領域６に挟まれた領域がＪＦＥＴ領域１６となる。次に、イオン注入用マスクを除去する。

次に、フォトリソグラフィおよびｐ型不純物のイオン注入によりｐ型ベース領域６の表面層に、ｐ⁺型コンタクト領域８を選択的に形成する。次に、フォトリソグラフィおよびｎ型不純物のイオン注入により、ｐ型ベース領域６の表面層に、ｎ⁺型エミッタ領域７を選択的に形成する。

上述したｎ⁺型エミッタ領域７およびｐ⁺型コンタクト領域８を形成するための各イオン注入の順序は種々変更可能である。次に、各イオン注入によってそれぞれ形成された拡散領域を活性化させるための活性化アニール（熱処理）を行う。ここまでの状態が図９に記載される。

次に、炭化珪素基体のおもて面（ｐ⁺型ベース層６側の面）を熱酸化して、ゲート絶縁膜９を形成する。次に、ゲート絶縁膜９上にゲート電極１０として、例えば多結晶シリコン（ｐｏｌｙ－Ｓｉ）層を形成し、パターニングする。

次に、ゲート電極１０を覆うように層間絶縁膜１１を形成し、パターニングしてから熱処理（リフロー）する。層間絶縁膜１１のパターニング時、コンタクトホールを形成するとともに、コンタクトホールに露出されたゲート絶縁膜９も除去して、ｎ⁺型エミッタ領域７およびｐ⁺型コンタクト領域８を露出させる。次に、例えばスパッタ法により、コンタクトホールを埋め込むようにエミッタ電極１２を形成する。ここまでの状態が図１０に記載される。

次に、ｐ型コンタクト層１７の裏面にコレクタ電極１５を形成する。次に、エミッタ電極１２上に、エミッタ配線１３を形成する。次に、炭化珪素基体のおもて面に保護膜１４を形成する。その後、炭化珪素基体をチップ状に切断（ダイシング）することで、図１に示したＩＧＢＴが完成する。

以上、説明したように、実施の形態によれば、ｎ^-型ドリフト層の内部に、ｐ型ベース領域と離間したｎ型ホールバリア領域を設け、ｎ型ホールバリア領域とｐ型ベース領域との離間距離およびｎ型ホールバリア領域のセットバック幅を適切な範囲に選択することで、オン抵抗を、ｎ型ホールバリア領域を設けない炭化珪素半導体装置の０．９倍、より好ましくは０．８倍にすることと、ゲート絶縁膜中の電界強度を１．９ＭＶ／ｃｍ以下にすることを両立させることができる。

図１１は、実施の形態にかかる炭化珪素半導体装置の構造を示す他の断面図である。実施の形態の炭化珪素半導体装置は、ｎチャネル炭化珪素ＭＯＳＦＥＴ３０にも適用可能である。図１１に示すように、ｎチャネル炭化珪素ＭＯＳＦＥＴ３０は、ｎ型半導体基板３１のおもて面上にエピタキシャル成長により、ｎ型ＦＳ層２、ｎ^-型ドリフト層３、ｎ型ＣＳ層５を順に積層してなる炭化珪素基体を用いて構成される。ｎ型ＣＳ層５の内部にｐ型ベース領域６が設けられる。また、ｐ型ベース領域６の内部に、ｎ⁺型ソース領域３７およびｐ⁺型コンタクト領域８が設けられている。

また、ｐ型ベース領域６の底面とｎ^-型ドリフト層３との間において、ｐ型ベース領域６の底面と離間距離Ｙだけ離して、水平方向に層状に連続したｎ型ホールバリア領域４が設けられている。また、ｎ型ホールバリア領域４をｐ型ベース領域６より距離Ｘ（セットバック幅）狭めた形態としてもよい。この場合、ｎチャネル炭化珪素ＭＯＳＦＥＴ３０でも、ｎチャネル炭化珪素ＩＧＢＴ２０のように、ｎ型ホールバリア領域４とｐ型ベース領域６との離間距離Ｙとｎ型ホールバリア領域４のセットバック幅Ｘの適切な範囲を選択することにより、ＪＦＥＴ領域１６のオン抵抗を、ｎ型ホールバリア領域４を設けない炭化珪素半導体装置の０．９倍、より好ましくは０．８倍にすることと、ゲート絶縁膜９中の電界強度を１．９ＭＶ／ｃｍ以下にすることを両立させることができる。

また、ｐ型ベース領域６およびｎ⁺型ソース領域３７の表面にわたってゲート絶縁膜９が設けられている。ゲート絶縁膜９の表面上には、ゲート電極１０が設けられており、ゲート電極１０を覆うように層間絶縁膜１１が設けられている。炭化珪素基体のおもて面側に、ソース領域３７およびｐ⁺型コンタクト領域８に接するソース電極４２が設けられ、ソース電極４２上にソース配線４３が設けられ、ソース配線４３上に保護膜１４が設けられている。また、裏面にドレイン電極４５が設けられている。

以上において本発明は本発明の趣旨を逸脱しない範囲で種々変更可能であり、上述した各実施の形態において、例えば各部の寸法や不純物濃度等は要求される仕様等に応じて種々設定される。また、本発明では、各実施の形態では第１導電型をｎ型とし、第２導電型をｐ型としたが、本発明は第１導電型をｐ型とし、第２導電型をｎ型としても同様に成り立つ。

以上のように、本発明にかかる炭化珪素半導体装置および炭化珪素半導体装置の製造方法は、インバータなどの電力変換装置や種々の産業用機械などの電源装置や自動車のイグナイタなどに使用されるパワー半導体装置に有用である。

１、１０１ ｐ^-型コレクタ層
２、１０２ ｎ型ＦＳ層
３、１０３ ｎ^-型ドリフト層
４、１０４ ｎ型ホールバリア領域
５、１０５ ｎ型ＣＳ層
６、１０６ ｐ型ベース領域
７、１０７ ｎ⁺型エミッタ領域
８、１０８ ｐ⁺型コンタクト領域
９、１０９ ゲート絶縁膜
１０、１１０ ゲート電極
１１、１１１ 層間絶縁膜
１２、１１２ エミッタ電極
１３、１１３ エミッタ配線
１４、１１４ 保護膜
１５、１１５ コレクタ電極
１６ ＪＦＥＴ領域
１７、１１７ ｐ型コンタクト層
２０、１２０ ｎチャネル炭化珪素ＩＧＢＴ
３０ ｎチャネル炭化珪素ＭＯＳＦＥＴ
３１ ｎ型半導体基板
３７ ｎ⁺型ソース領域
４２ ソース電極
４３ ソース配線
４５ ドレイン電極

Claims (3)

1. 第１導電型の第１半導体層と、
   前記第１半導体層の一方の主面側に設けられた第１導電型の第２半導体層と、
   前記第２半導体層の、前記第１半導体層に対して反対側の表面に設けられた第２導電型の第１半導体領域と、
   前記第１半導体層内に設けられた前記第１半導体層より不純物濃度が高い第１導電型の第２半導体領域と、
   前記第１半導体領域の、前記第１半導体層に対して反対側の表面に選択的に設けられた第１導電型の第３半導体領域と、
   前記第１半導体領域の、前記第１半導体層と前記第３半導体領域とに挟まれた領域の表面上に設けられたゲート絶縁膜と、
   前記ゲート絶縁膜の上に設けられたゲート電極と、
   前記第１半導体領域および前記第３半導体領域に接する第１電極と、
   前記第１半導体層の他方の主面側に設けられた第２導電型の第３半導体層と、
   前記第３半導体層の、前記第１半導体層に対して反対側の表面に接する第２電極と、
   を備え、
   前記第１半導体領域と前記第２半導体領域とは離間し、
   前記第２半導体領域は、前記第１半導体領域と深さ方向に対向する領域のみに設けられ、
   前記第２半導体領域の幅は、前記第１半導体領域の幅より所定の距離狭められ、
   前記離間の距離および前記所定の距離は、オン抵抗を前記第２半導体領域が設けられていない炭化珪素半導体装置の０．９倍、かつ、前記ゲート絶縁膜中の電界強度を１．９ＭＶ／ｃｍ以下とする範囲内の値であることを特徴とする炭化珪素半導体装置。
2. 前記離間の距離および前記所定の距離は、オン抵抗を前記第２半導体領域が設けられていない炭化珪素半導体装置の０．８倍、かつ、前記ゲート絶縁膜中の電界強度を１．９ＭＶ／ｃｍ以下とする範囲内の値であることを特徴とする請求項１に記載の炭化珪素半導体装置。
3. 第２導電型の第３半導体層の一方の主面側に第１導電型の第１半導体層を形成する第１工程と、
   前記第１半導体層内に、前記第１半導体層より不純物濃度が高い第１導電型の第２半導体領域を形成する第２工程と、
   前記第１半導体層の、前記第３半導体層に対して反対側の表面に第１導電型の第２半導体層を形成する第３工程と、
   前記第２半導体層の、前記第１半導体層に対して反対側の表面に、前記第２半導体領域と離間している第２導電型の第１半導体領域を形成する第４工程と、
   前記第１半導体領域の、前記第１半導体層に対して反対側の表面に選択的に第１導電型の第３半導体領域を形成する第５工程と、
   前記第１半導体領域の、前記第１半導体層と前記第３半導体領域とに挟まれた領域の表面上にゲート絶縁膜を形成する第６工程と、
   前記ゲート絶縁膜の上にゲート電極を形成する第７工程と、
   前記第１半導体領域および前記第３半導体領域に接する第１電極を形成する第８工程と、
   前記第３半導体層の、前記第１半導体層に対して反対側の表面に接する第２電極を形成する第９工程と、
   を含み、
   前記第２工程では、前記第２半導体領域を、前記第１半導体領域と深さ方向に対向する領域のみに形成し、前記第２半導体領域の幅を、前記第１半導体領域の幅より所定の距離狭め、前記離間の距離および前記所定の距離を、オン抵抗を前記第２半導体領域が設けられていない炭化珪素半導体装置の０．９倍、かつ、前記ゲート絶縁膜中の電界強度を１．９ＭＶ／ｃｍ以下とする範囲内の値にすることを特徴とする炭化珪素半導体装置の製造方法。

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