DE112017003667T5 - Halbleitereinheit und Verfahren zur Herstellung derselben - Google Patents

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Abstract

Die vorliegende Erfindung hat die Aufgabe, eine Halbleitereinhei anzugeben, die in der Lage ist, die Latch-Up-Durchschlag-Toleranz zu verbessern. Die Halbleitereinheit weist Folgendes auf: einen Emitter-Bereich, einen Basis-Kontaktbereich, einen vergrabenen Bereich sowie einen Ladungsträger-Einfangbereich. Der Emitter-Bereich und der Basis-Kontaktbereich sind selektiv in der oberen Oberfläche des Basis-Bereichs angeordnet, wobei sie benachbart zueinander sind. Der vergrabene Bereich ist in dem Drift-Bereich unterhalb des Basis-Kontaktbereichs oder des Emitter-Bereichs angeordnet. Der Ladungsträger-Einfangbereich ist zwischen dem vergrabenen Bereich und dem Basis-Bereich angeordnet und weist eine Ladungsträger-Lebensdauer auf, die geringer als jene des Drift-Bereichs ist.

Description

  • TECHNISCHES GEBIET
  • Die vorliegende Erfindung bezieht sich auf eine Halbleitereinheit sowie auf ein Verfahren zur Herstellung der Halbleitereinheit.
  • STAND DER TECHNIK
  • Es ist ein Bipolartransistor mit isoliertem Gate bekannt (auf den im Folgenden als ein „IGBT“ Bezug genommen wird), der Silicium (Si) oder Siliciumcarbid (SiC) als ein Halbleitermaterial verwendet.
  • Bei einem IGBT hat man verschiedene Techniken vorgeschlagen, um den Widerstand während des EIN-Zustands, das heißt, den Ein-Widerstand zu reduzieren. Bei der Technik gemäß dem Patentdokument 1 reduziert zum Beispiel das Bilden eines Ladungsträger-Akkumulationsbereichs für eine Ladungsträgerakkumulation den Ein-Widerstand. Bei der Technik gemäß dem Patentdokuments 2 reduziert darüber hinaus zum Beispiel das Bilden einer Stromunterbindungsschicht den Ein-Widerstand.
  • DOKUMENTE ZUM STAND DER TECHNIK
  • Patentdokumente
    • Patentdokument 1: Japanische Patentanmeldungs-Offenlegungsschrift JP 2005-347 289 A
    • Patentdokument 2: Japanische Patentanmeldungs-Offenlegungsschrift JP 2008-211 178 A
  • KURZBESCHREIBUNG
  • Mit der Erfindung zu lösendes Problem
  • Wenngleich der Ein-Widerstand des IGBT reduziert werden kann, besteht gemäß den Techniken der Patentdokumente 1 und 2 ein Problem dahingehend, dass die Latch-Up-Durchschlag-Toleranz abnimmt. Es ist anzumerken, dass mit dem Latch-Up ein Zustand gemeint ist, in dem, wenn eine Spannung, die nicht niedriger als die Leistungsversorgungsspannung ist, oder eine negative Spannung an einen Eingangs- oder Ausgangsanschluss einer integrierten Schaltung (IC) oder eines IGBT angelegt wird, eine PNPN-Struktur, die in der Einheit vorliegt, als ein parasitärer Thyristor wirkt und der Strom weiterhin fließt, bis die Stromversorgung abgeschaltet wird.
  • In dem parasitären Thyristor der PNPN-Struktur, die eine Kollektor-Schicht, eine Drift-Schicht, eine Basis-Schicht sowie eine Emitter-Schicht in dem IGBT aufweist, strömen im Einzelnen während des AUS-Betriebs die Elektronen, die in der Drift-Schicht akkumuliert werden, zu der Kollektor-Elektrode, und die Löcher strömen zu der Emitter-Elektrode. Auch wenn in diesem Fall der Durchlass für Elektronen, der durch die Gate-Spannung gebildet wird, das heißt, der Kanal, durch ein Verringern der Gate-Spannung blockiert wird, fließt ein Großteil des Kollektor-Stroms weiterhin zu der PNPN-Struktur, bei der es sich um einen parasitären Thyristor handelt.
  • Im Ergebnis kann der IGBT in einem Zustand mit einem hohen Strom, einer hohen Spannung, einer hohen Temperatur oder dergleichen betrieben werden, der über die Auslegung hinausgeht. Mit anderen Worten, wenn der Strom nicht abgeschaltet wird, gibt es eine prognostizierte Wahrscheinlichkeit, dass Wärme, die aufgrund eines hohen Stroms erzeugt wird, zu einer Zerstörung führt, die als ein Latch-Up-Durchschlag bezeichnet wird.
  • Wie vorstehend beschrieben, ist das Auftreten eines Latch-Up ungünstig für einen IC und einen IGBT, da es zu einer Fehlfunktion oder einer Zerstörung der Einheit führt. Insbesondere wird prognostiziert, dass dieses Problem in einer Struktur deutlich wird, die einen Ladungsträger-Akkumulationsbereich und eine Stromunterbindungsschicht für eine Reduzierung des Ein-Widerstands aufweist, wie in den Patentdokumenten 1 und 2 offenbart.
  • Daher wurde die vorliegende Erfindung im Hinblick auf das vorstehend beschriebene Problem konzipiert, und sie hat die Aufgabe, eine Technik anzugeben, die in der Lage ist, eine Latch-Up-Durchschlag-Toleranz zu verbessern.
  • Mittel zum Lösen des Problems
  • Die Halbleitereinheit gemäß der vorliegenden Erfindung weist Folgendes auf: eine Kollektor-Elektrode; einen Kollektor-Bereich eines ersten Leitfähigkeitstyps, der auf der Kollektor-Elektrode angeordnet ist; einen Drift-Bereich eines zweiten Leitfähigkeitstyps, der auf dem Kollektor-Bereich angeordnet ist; einen Ladungsträger-Akkumulationsbereich des zweiten Leitfähigkeitstyps, der auf dem Drift-Bereich angeordnet ist, wobei der Ladungsträger-Akkumulationsbereich eine Störstellenkonzentration aufweist, die höher als eine Störstellenkonzentration des Drift-Bereichs ist; einen Basis-Bereich des ersten Leitfähigkeitstyps, der selektiv in einer oberen Oberfläche des Ladungsträger-Akkumulationsbereichs angeordnet ist; einen Emitter-Bereich des zweiten Leitfähigkeitstyps sowie einen Basis-Kontaktbereich des ersten Leitfähigkeitstyps, die benachbart zueinander sind und selektiv in einer oberen Oberfläche des Basis-Bereichs angeordnet sind; eine Gate-Elektrode, die in der Lage ist, in dem Basis-Bereich einen Kanal zu bilden; eine Emitter-Elektrode, die mit dem Emitter-Bereich und dem Basis-Kontaktbereich verbunden ist; einen vergrabenen Bereich des ersten Leitfähigkeitstyps, der in dem Drift-Bereich unterhalb des Basis-Kontaktbereichs oder des Emitter-Bereichs angeordnet ist; sowie einen Ladungsträger-Einfangbereich, der zwischen dem vergrabenen Bereich und dem Basis-Bereich angeordnet ist, wobei der Ladungsträger-Einfangbereich eine Ladungsträger-Lebensdauer aufweist, die geringer als eine Ladungsträger-Lebensdauer des Drift-Bereichs ist.
  • Effekte der Erfindung
  • Gemäß der vorliegenden Erfindung sind ein vergrabener Bereich, der in einem Drift-Bereich unterhalb des Basis-Kontaktbereichs oder des Emitter-Bereichs angeordnet ist, sowie ein Ladungsträger-Einfangbereich vorhanden, der zwischen dem vergrabenen Bereich und dem Basis-Bereich angeordnet ist und eine Ladungsträger-Lebensdauer aufweist, die geringer als jene des Drift-Bereichs ist. Dadurch wird eine Verbesserung der Latch-Up-Durchschlag-Toleranz ermöglicht.
  • Weitere Ziele, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung werden aus der folgenden detaillierten Beschreibung und den beigefügten Zeichnungen noch deutlicher ersichtlich.
  • Figurenliste
  • In den Figuren zeigen:
    • 1 eine Querschnittsansicht, die eine Konfiguration einer ersten herkömmlichen Halbleitereinheit zeigt;
    • 2 eine Querschnittsansicht, die eine Konfiguration einer zweiten herkömmlichen Halbleitereinheit zeigt;
    • 3 eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß einer ersten Ausführungsform zeigt;
    • 4 eine Querschnittsansicht eines Prozesses, um ein Verfahren zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform darzustellen;
    • 5 eine Querschnittsansicht eines Prozesses, um ein Verfahren zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform darzustellen;
    • 6 eine Querschnittsansicht eines Prozesses, um ein Verfahren zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform darzustellen;
    • 7 eine Querschnittsansicht eines Prozesses, um ein Verfahren zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform darzustellen;
    • 8 eine Querschnittsansicht eines Prozesses, um ein Verfahren zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform darzustellen;
    • 9 eine Querschnittsansicht eines Prozesses, um ein Verfahren zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform darzustellen;
    • 10 eine Querschnittsansicht eines Prozesses, um ein Verfahren zur Herstellung der Halbleitereinheit gemäß der ersten Ausführungsform darzustellen;
    • 11 eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß einer zweiten Ausführungsform zeigt;
    • 12 eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß einer dritten Ausführungsform zeigt;
    • 13 eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß einer vierten Ausführungsform zeigt;
    • 14 eine Draufsicht, die eine Konfiguration einer Halbleitereinheit gemäß einer fünften Ausführungsform zeigt;
    • 15 eine Draufsicht, die eine Konfiguration der Halbleitereinheit gemäß der fünften Ausführungsform zeigt;
    • 16 eine Draufsicht, die eine Konfiguration der Halbleitereinheit gemäß der fünften Ausführungsform zeigt;
    • 17 eine Querschnittsansicht, die eine Konfiguration der Halbleitereinheit gemäß der fünften Ausführungsform zeigt;
    • 18 eine Querschnittsansicht, die eine Konfiguration der Halbleitereinheit gemäß der fünften Ausführungsform zeigt;
    • 19 eine Querschnittsansicht, die eine Konfiguration der Halbleitereinheit gemäß der fünften Ausführungsform zeigt;
    • 20 eine Querschnittsansicht, die eine Konfiguration der Halbleitereinheit gemäß der fünften Ausführungsform zeigt;
    • 21 eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit gemäß einer Modifikation zeigt.
  • BESCHREIBUNG VON AUSFÜHRUNGSFORMEN
  • Im Folgenden werden Ausführungsformen unter Bezugnahme auf die beigefügten Zeichnungen beschrieben. Es ist anzumerken, dass die Zeichnungen nur schematisch gezeigt sind und die wechselseitige Relation zwischen den Abmessungen und Positionen der jeweiligen Komponenten, die in den verschiedenen Zeichnungen gezeigt sind, nicht zwangsläufig präzise beschrieben ist und in einer geeigneten Weise verändert werden kann. Darüber hinaus handelt es sich in der folgenden Beschreibung bei den Richtungen nach oben, nach unten, nach links oder nach rechts um Richtungen für eine bequeme Beschreibung, und sie können sich von der tatsächlichen Richtung in der Praxis unterscheiden.
  • Zunächst werden vor einer Beschreibung der Halbleitereinheit und des Herstellungsverfahrens für diese gemäß der ersten Ausführungsform der vorliegenden Erfindung eine erste und eine zweite herkömmliche Halbleitereinheit beschrieben (auf die im Folgenden als eine „erste und eine zweite herkömmliche Halbleitereinheit“ Bezug genommen wird).
  • Erste herkömmliche Halbleitereinheit
  • 1 ist eine Querschnittsansicht, die eine Konfiguration einer ersten herkömmlichen Halbleitereinheit zeigt. Bei dieser ersten herkömmlichen Halbleitereinheit handelt es sich um einen IGBT vom Typ mit Graben-Gate. Im Einzelnen handelt es sich bei der ersten herkömmlichen Halbleitereinheit um einen IGBT vom Typ mit Graben-Gate vom Typ mit Ladungsträgerakkumulation, der einen Ladungsträger-Akkumulationsbereich für eine Ladungsträgerakkumulation aufweist.
  • Die erste herkömmliche Halbleitereinheit weist folgendes auf: eine Kollektor-Elektrode 101; ein Substrat 102 vom P-Typ, das auf der Kollektor-Elektrode 101 angeordnet ist; eine Pufferschicht 103 vom N+-Typ, die auf dem Substrat 102 angeordnet ist; sowie eine Halbleiterschicht 104 vom N--Typ, die auf der Pufferschicht 103 angeordnet ist.
  • Darüber hinaus weist die erste herkömmliche Halbleitereinheit Folgendes auf: einen Ladungsträger-Akkumulationsbereich 105, der auf der Halbleiterschicht 104 angeordnet ist, wobei der Ladungsträger-Akkumulationsbereich 105 einen ersten und einen zweiten Ladungsträger-Akkumulationsbereich 105a und 105b aufweist; einen Basis-Bereich 106 vom P-Typ, der auf dem Ladungsträger-Akkumulationsbereich 105 angeordnet ist; sowie einen Emitter-Bereich 107 vom N+-Typ, der selektiv in der oberen Oberfläche des Basis-Bereichs 106 angeordnet ist.
  • Darüber hinaus weist die erste herkömmliche Halbleitereinheit Folgendes auf: eine Gate-Oxid-Schicht 108 sowie eine Gate-Elektrode 109, die in einem Graben angeordnet sind, der von dem Emitter-Bereich 107 zu der Oberseite der Puffer-Schicht 103 hin angeordnet ist; eine isolierende Zwischenschicht 110, die auf der Gate-Elektrode 109 angeordnet ist; sowie eine Emitter-Elektrode 111, die auf der isolierenden Zwischenschicht 110 angeordnet ist und mit dem Emitter-Bereich 107 verbunden ist.
  • Bei der ersten herkömmlichen Halbleitereinheit, die konfiguriert ist, wie vorstehend beschrieben, wird das Gate eingeschaltet, wenn eine vorgegebene Gate-Spannung VGE zwischen der Emitter-Elektrode 111 und der Gate-Elektrode 109 angelegt wird, wobei eine vorgegebene positive Kollektor-Spannung VCE zwischen der Emitter-Elektrode 111 und der Kollektor-Elektrode 101 anliegt. Dabei wird ein Kanalbereich, bei dem es sich um einen Bereich in der Nähe der Gate-Elektrode 109 in dem Basis-Bereich 106 handelt, vom P-Typ in den N-Typ umgewandelt, um einen Kanal zu bilden, und Elektronen werden von der Emitter-Elektrode 111 durch diesen Kanal und den Emitter-Bereich 107 in die Halbleiterschicht 104 vom N--Typ injiziert.
  • Die injizierten Elektronen bewirken, dass sich der Raum zwischen dem Substrat 102 vom P-Typ als einem Kollektor und der Halbleiterschicht 104 vom N--Typ in einem Durchlassspannungszustand befindet, und Löcher werden von dem Substrat 102 in die Halbleiterschicht 104 injiziert. Somit wird der Widerstand der Halbleiterschicht 104 beträchtlich verringert, und der Ein-Widerstand des IGBT wird beträchtlich verringert. Das heißt, ein Injizieren von Löchern aus dem Substrat 102 verringert den Widerstand der Halbleiterschicht 104.
  • Des Weiteren verhindert der Ladungsträger-Akkumulationsbereich 105 für eine Ladungsträgerakkumulation, der unter dem Basis-Bereich 106 angeordnet ist, dass Löcher von dem Substrat 102 die Emitter-Elektrode 111 erreichen, und ein Akkumulieren von Löchern in dem Ladungsträger-Akkumulationsbereich 105 ermöglicht eine weitere Reduzierung des Ein-Widerstands.
  • Zweite herkömmliche Halbleitereinheit
  • 2 ist eine Querschnittsansicht, die eine Konfiguration einer zweiten herkömmlichen Halbleitereinheit zeigt. Bei dieser zweiten herkömmlichen Halbleitereinheit handelt es sich um einen IGBT vom Typ mit planarem Gate.
  • Die zweite herkömmliche Halbleitereinheit weist Folgendes auf:
    eine Kollektor-Elektrode 201; ein 4H-SiC-Substrat 202 vom N+-Typ, das auf der Kollektor-Elektrode 201 angeordnet ist; eine Puffer-Schicht 203 vom P-Typ, die auf dem SiC-Substrat 202 angeordnet ist; sowie eine Drift-Schicht 204 vom P--Typ , die auf der Puffer-Schicht 203 angeordnet ist.
  • Darüber hinaus weist die zweite herkömmliche Halbleitereinheit Folgendes auf: eine Stromunterbindungsschicht 205 vom P-Typ, die auf der Drift-Schicht 204 angeordnet ist; einen Basis-Bereich 206 vom N+-Typ, der selektiv in der oberen Oberfläche der Stromunterbindungsschicht 205 angeordnet ist; sowie einen Emitter-Bereich 207 vom P+-Typ und einen Basis-Kontaktbereich 208 vom N+-Typ, die benachbart zueinander sind und selektiv in der oberen Oberfläche des Basis-Bereichs 206 angeordnet sind.
  • Darüber hinaus weist die zweite herkömmliche Halbleitereinheit Folgendes auf: eine Emitter-Elektrode 209, die mit dem Emitter-Bereich 207 und dem Basis-Kontaktbereich 208 verbunden ist; eine Gate-Elektrode 211, die über eine erste Gate-Isolierschicht 210 oberhalb des Basis-Bereichs 206 angeordnet ist; sowie eine zweite Gate-Isolierschicht 212, um die Gate-Elektrode 211 abzudecken.
  • Bei der zweiten herkömmlichen Halbleitereinheit, die so konfiguriert ist, wie vorstehend beschrieben, wird dann, wenn eine Gate-Spannung an die Gate-Elektrode 211 angelegt wird, ein Kanalbereich, bei dem es sich um einen Bereich in der Nähe der Gate-Elektrode 211 in dem Basis-Bereich 206 handelt, vom N-Typ in den P-Typ umgewandelt, um einen Kanal zu bilden. Darüber hinaus unterbindet die Stromunterbindungsschicht 205 vom P-Typ eine Stromleitung in dem Bipolartransistor, der durch den Basis-Bereich 206 vom N+-Typ, die Drift-Schicht 204 vom P-Typ und das SiC-Substrat 202 vom N+-Typ gebildet wird.
  • Somit wird eine Akkumulation von Löchern unter dem vorstehend beschriebenen Kanalbereich unterstützt. Im Ergebnis nähert sich die Ladungsträgerverteilung der IGBT-Einheit an die Ladungsträgerverteilung in dem EIN-Zustand einer PiN-Diode an, so dass der Ein-Widerstand des IGBT reduziert werden kann.
  • Nebenbei kann der Ein-Widerstand des IGBT gemäß der ersten und der zweiten herkömmlichen Halbleitereinheit reduziert werden, wie vorstehend beschrieben. Da die erste und die zweite herkömmliche Halbleitereinheit jedoch eine PNPN-Struktur aufweisen, entsteht ein Problem dahingehend, dass die Latch-Up-Durchschlag-Toleranz abnimmt. Gemäß der Halbleitereinheit der ersten Ausführungsform kann dagegen die Latch-Up-Durchschlag-Toleranz verbessert werden.
  • Erste Ausführungsform
  • 3 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit 51 gemäß einer ersten Ausführungsform zeigt. Bei der Halbleitereinheit 51 handelt es sich um einen SiC-IGBT vom Typ mit planarem Gate, der Siliciumcarbid (SiC) als ein Halbleitermaterial verwendet. Es ist anzumerken, dass die Halbleitereinheit 51 auch bei einer hohen Temperatur stabil betrieben werden kann, da die Halbleitereinheit 51 Siliciumcarbid als ein Halbleitermaterial verwendet.
  • Die Halbleitereinheit 51 weist Folgendes auf: eine Kollektor-Elektrode 1, einen Kollektor-Bereich 2 eines ersten Leitfähigkeitstyps, einen Drift-Bereich 3 eines zweiten Leitfähigkeitstyps, einen vergrabenen Bereich 4 des ersten Leitfähigkeitstyps, einen Ladungsträger-Einfangbereich 5 des zweiten Leitfähigkeitstyps, einen Ladungsträger-Akkumulationsbereich 6 des zweiten Leitfähigkeitstyps, einen Basis-Bereich 7 des ersten Leitfähigkeitstyps, einen Emitter-Bereich 8 des zweiten Leitfähigkeitstyps, einen Basis-Kontaktbereich 9 des ersten Leitfähigkeitstyps, eine Gate-Elektrode 10, eine Gate-Oxid-Schicht 11 sowie eine Emitter-Elektrode 12.
  • Es ist anzumerken, dass bei der ersten Ausführungsform beschrieben ist, dass es sich bei dem ersten Leitfähigkeitstyp um einen P-Typ handelt und dass es sich bei dem zweiten Leitfähigkeitstyp um einen N-Typ handelt, sie können jedoch umgekehrt zueinander sein.
  • Der Kollektor-Bereich 2 ist auf der Kollektor-Elektrode 1 angeordnet, und der Drift-Bereich 3 ist auf dem Kollektor-Bereich 2 angeordnet. Die Störstellenkonzentration des Drift-Bereichs 3 ist geringer als die Störstellenkonzentration des Kollektor-Bereichs 2. Es ist zum Beispiel wünschenswert, dass die Störstellenkonzentrationen des Kollektor-Bereichs 2 und des Drift-Bereichs 3 in einem Bereich von 1 × 1018 cm-3 bis 1 × 1021 cm-3 beziehungsweise von 1 × 1012 cm-3 bis 1 × 1015 cm-3 liegen.
  • Darüber hinaus liegen die Dicken, das heißt, die größten Längen des Kollektor-Bereichs 2 und des Drift-Bereichs 3 in der vertikalen Richtung, wünschenswerterweise in einem Bereich von 2 µm bis 100 µm beziehungsweise von 50 µm bis 300 µm. Es ist anzumerken, dass eine Puffer-Schicht des ersten Leitfähigkeitstyps oder des zweiten Leitfähigkeitstyps (nicht gezeigt), die eine höhere Störstellenkonzentration als der Drift-Bereich 3 aufweist, zwischen dem Kollektor-Bereich 2 und dem Drift-Bereich 3 angeordnet sein kann.
  • Bevor der vergrabene Bereich 4 und der Ladungsträger-Einfangbereich 5 beschrieben werden, wird der Ladungsträger-Akkumulationsbereich 6 und dergleichen beschrieben. Bei dem Ladungsträger-Akkumulationsbereich 6 handelt es sich um einen Bereich, der auf dem Drift-Bereich 3 angeordnet ist, wobei der Bereich eine höhere Störstellenkonzentration als der Drift-Bereich 3 aufweist. Es ist anzumerken, dass die Störstellenkonzentration des Ladungsträger-Akkumulations-bereichs 6 wünschenswerterweise in einem Bereich von 1 × 1015 cm-3 bis 1 × 1017 cm-3 liegt. Die Dicke des Ladungsträger-Akkumulationsbereichs 6 liegt wünschenswerterweise in einem Bereich von 1 µm bis 10 µm.
  • Der Basis-Bereich 7 ist selektiv in der oberen Oberfläche des Ladungsträger-Akkumulationsbereichs 6 angeordnet. Der Emitter-Bereich 8 und der Basis-Kontaktbereich 9, die benachbart zueinander sind, sind selektiv in der oberen Oberfläche des Basis-Bereichs 7 angeordnet.
  • Die Gate-Elektrode 10 ist über die Gate-Isolierschicht 11 oberhalb des Basis-Bereichs 7 angeordnet. Mit dieser Konfiguration kann die Gate-Elektrode 10 einen Kanal in dem Basis-Bereich 7 bilden. Es ist anzumerken, dass die Gate-Isolierschicht 11 bei der ersten Ausführungsform außerdem einen Bereich aufweist, der die Gate-Elektrode 10 abdeckt.
  • Die Emitter-Elektrode 12 ist auf der Gate-Isolierschicht 11 angeordnet und ist mit dem Emitter-Bereich 8 und dem Basis-Kontaktbereich 9 in dem Loch der Gate-Isolierschicht 11 verbunden. Dann ist ein Bereich der Emitter-Elektrode 12 auf dem Emitter-Bereich 8 und dem Basis-Kontaktbereich 9 angeordnet.
  • Als Nächstes werden der vergrabene Bereich 4 und der Ladungsträger-Einfangbereich 5 beschrieben.
  • Der vergrabene Bereich 4 ist in dem Drift-Bereich 3 unterhalb des Basis-Kontaktbereichs 9 angeordnet und ist entfernt von dem Ladungsträger-Akkumulationsbereich 6 angeordnet. Es ist anzumerken, dass die Störstellenkonzentration des vergrabenen Bereichs 4 wünschenswerterweise in einem Bereich von 1 × 1016 cm-3 bis 1 × 1019 cm-3 liegt. Die Breite des vergrabenen Bereichs 4, das heißt, die Länge in der horizontalen Richtung, ist wünschenswerterweise nicht geringer als die Breite des Basis-Kontaktbereichs 9 und liegt zum Beispiel wünschenswerterweise in einem Bereich von 1 µm bis 10 µm.
  • Dann ist der Endbereich des vergrabenen Bereichs 4 in der horizontalen Richtung wünschenswerterweise auf der in der horizontalen Richtung äußeren Seite des Basis-Kontaktbereichs 9 in Bezug auf den Endbereich des Basis-Kontaktbereichs 9 in der horizontalen Richtung positioniert, das heißt, in 3 in der Mitte. Darüber hinaus liegt die Dicke des vergrabenen Bereichs 4 wünschenswerterweise in einem Bereich von 0,5 µm bis 5 µm.
  • Der Ladungsträger-Einfangbereich 5 ist zwischen dem vergrabenen Bereich 4 und dem Basis-Bereich 7 angeordnet. Da der Ladungsträger-Einfangbereich 5 bei der ersten Ausführungsform zwischen dem vergrabenen Bereich 4 und dem Ladungsträger-Akkumulationsbereich 6 angeordnet ist, sind der Ladungsträger-Einfangbereich 5 und der Ladungsträger-Akkumulationsbereich 6 zwischen dem vergrabenen Bereich 4 und dem Basis-Bereich 7 angeordnet.
  • Hierbei bezieht sich der „Ladungsträgereinfang“ auf das Einfangen von Ladungsträgern, wie beispielsweise Elektronen und Löchern, die zu den elektrischen Charakteristika des IGBT beitragen, und zeigt spezifischer an, dass die Ladungsträger-Lebensdauer gering ist. Hierbei ist die Ladungsträger-Lebensdauer des Ladungsträger-Einfangbereichs 5 geringer als die Ladungsträger-Lebensdauer des Drift-Bereichs 3. Es ist anzumerken, dass die Ladungsträger-Lebensdauern des Ladungsträger-Einfangbereichs 5 und des Drift-Bereichs 3 zum Beispiel dadurch eingestellt werden können, dass Defekte in dem Halbleiter verursacht werden, und dass sie wünschenswerterweise in einem Bereich von 1 ns bis 1 µs beziehungsweise von 1 µs bis 1 ms liegen.
  • Die Dicke des Ladungsträger-Einfangbereichs 5 liegt wünschenswerterweise in einem Bereich von 0,5 µm bis 5 µm. Darüber hinaus ist der Endbereich des Ladungsträger-Einfangbereichs 5 in der horizontalen Richtung wünschenswerterweise auf der in der horizontalen Richtung äußeren Seite des vergrabenen Bereichs 4 in Bezug auf den Endbereich des vergrabenen Bereichs 4 in der horizontalen Richtung positioniert, das heißt, in 3 in der Mitte.
  • Herstellungsverfahren
  • Als Nächstes wird ein Herstellungsverfahren der Halbleitereinheit 51 gemäß der ersten Ausführungsform, bei der es sich um einen SiC-IGBT vom Typ mit planarem Gate handelt, unter Bezugnahme auf Querschnittsansichten des Prozesses beschrieben, die in den 4 bis 10 gezeigt sind. Zunächst wird, wie in 4 gezeigt, ein Kollektor-Bereich 2 durch epitaxiales Aufwachsen auf einem SiC-Substrat 80 von einem zweiten Leitfähigkeitstyp gebildet, und dann wird durch epitaxiales Aufwachsen ein Drift-Bereich 3 auf dem Kollektor-Bereich 2 gebildet. Dabei kann zwischen dem Kollektor-Bereich 2 und dem Drift-Bereich 3 eine Pufferschicht des ersten Leitfähigkeitstyps oder des zweiten Leitfähigkeitstyps (nicht gezeigt) gebildet werden, die eine höhere Störstellenkonzentration als der Drift-Bereich 3 aufweist.
  • Als Nächstes werden eine Ionenimplantationsbehandlung und eine Wärmebehandlung zur Aktivierung der implantierten Ionen an einem vorgegebenen Bereich des Drift-Bereichs 3 durchgeführt. Ein mehrmaliges Durchführen einer Reihe von Prozessen bildet selektiv den vergrabenen Bereich 4, den Ladungsträger-Akkumulationsbereich 6, den Basis-Bereich 7, den Emitter-Bereich 8 sowie den Basis-Kontaktbereich 9 in einer Mehrzahl von Bereichen in dem Drift-Bereich 3, wie in 5 gezeigt. Die Ionenimplantationsbehandlung kann mit einer einzigen Implantationsenergie durchgeführt werden oder kann durchgeführt werden, während die Implantationsenergie graduell zum Beispiel von hoch nach niedrig geändert wird.
  • Darüber hinaus wird die Ionenimplantationsbehandlung über eine Implantationsmaske durchgeführt, um eine Ionenimplantation an einem vorgegebenen Bereich durchzuführen. Als Implantationsmaske wird zum Beispiel eine Photoresist- oder eine Oxidschicht für eine Photogravur verwendet. Die implantierte Oberflächendichte während der Ionenimplantationsbehandlung liegt wünschenswerterweise in einem Bereich von 1 × 1013 cm-2 bis 1 × 1016 cm-2, und die Implantationsenergie liegt wünschenswerterweise in einem Bereich von 10 keV bis 10 MeV. Darüber hinaus liegt die Temperatur des SiC-Substrats 80 während der Ionenimplantationsbehandlung wünschenswerterweise in einem Bereich von 10 °C bis 1000 °C.
  • Die Störstellenkonzentrationen des vergrabenen Bereichs 4 und des Ladungsträger-Akkumulationsbereichs 6 liegen wünschenswerterweise in einem Bereich von 1 × 1016 cm-3 bis 1 × 1019 cm-3 beziehungsweise von 1 × 1015 cm-3 bis 1 × 1017 cm-3. Darüber hinaus liegen die Störstellenkonzentrationen des Basis-Bereichs 7, des Emitter-Bereichs 8 und des Basis-Kontaktbereichs 9 wünschenswerterweise in einem Bereich von 1 × 1017 cm-3 bis 1 × 1019 cm-3, von 1 × 1018 cm- 3 bis 1 × 1020 cm-3 beziehungsweise von 1 × 1019 cm-3 bis 1 × 1021 cm-3.
  • Die Dicken des vergrabenen Bereichs 4 und des Ladungsträger-Akkumulationsbereichs 6 liegen wünschenswerterweise in einem Bereich von 0,5 µm bis 5 µm beziehungsweise von 1 µm bis 10 µm. Darüber hinaus liegen die Dicken des Basis-Bereichs 7, des Emitter-Bereichs 8 und des Basis-Kontaktbereichs 9 wünschenswerterweise in einem Bereich von 0,5 µm bis 3 µm, von 0,2 µm bis 1 µm beziehungsweise von 0,2 µm bis 1 µm.
  • Beispiele für die Dotierstoffatome, die bei der vorstehenden Ionenimplantationsbehandlung verwendet werden, umfassen Aluminium, Bor, Phosphor und Stickstoff. Die Temperatur der Wärmebehandlung für eine Aktivierung der implantierten Ionen liegt wünschenswerterweise in einem Bereich von 1500 °C bis 2000 °C. Es ist anzumerken, dass bei der ersten Ausführungsform Verfahren zur Bildung des vergrabenen Bereichs 4, des Ladungsträger-Akkumulationsbereichs 6, des Basis-Bereichs 7, des Emitter-Bereichs 8 und des Basis-Kontaktbereichs 9 mittels Ionenimplantation beschrieben sind, dass jedoch einige oder sämtliche dieser Bereiche durch epitaxiales Aufwachsen und Ätztechniken gebildet werden können.
  • Als Nächstes bildet ein thermisches Oxidieren der oberen Bereiche des Ladungsträger-Akkumulationsbereichs 6, des Basis-Bereichs 7, des Emitter-Bereichs 8 und des Basis-Kontaktbereichs 9 in einer Sauerstoffatmosphäre eine Gate-Oxid-Schicht. Die Dicke der Gate-Oxid-Schicht liegt wünschenswerterweise in einem Bereich von zum Beispiel 10 nm bis 100 nm. Nachfolgend wird eine Gate-Elektrode 10 als eine abgeschiedene Schicht auf der oberen Seite der Gate-Oxid-Schicht gebildet. Als Material für die Gate-Elektrode 10 wird zum Beispiel Poly-Si verwendet.
  • Danach wird zur elektrischen Isolierung der Gate-Elektrode 10 eine Gate-Isolierschicht 11 so gebildet, dass die Gate-Elektrode 10 abgedeckt ist. So wird, wie in 6 gezeigt, die Gate-Elektrode 10 über die Gate-Isolierschicht 11 oberhalb des Basis-Bereichs 7 gebildet. Es ist anzumerken, dass bei der ersten Ausführungsform eine thermische Oxidschicht aus SiC als Gate-Oxid-Schicht verwendet werden kann, dass jedoch verschiedene abgeschiedene Schichten verwendet werden können.
  • Als Nächstes wird, wie in 7 gezeigt, in einem Bereich über dem Emitter-Bereich 8 und dem Basis-Kontaktbereich 9 der Gate-Isolierschicht 11 ein Loch geöffnet, und dann wird eine Emitter-Elektrode 12 in ohmschem Kontakt mit dem Emitter-Bereich 8 und dem Basis-Kontaktbereich 9 gebildet. So wird die Emitter-Elektrode 12 gebildet, die durch die Gate-Isolierschicht 11 von der Gate-Elektrode 10 isoliert ist und die mit dem Emitter-Bereich 8 und dem Basis-Kontaktbereich 9 verbunden ist. Für die Emitter-Elektrode 12 wird zum Beispiel Aluminium, Titan, Nickel, Gold, Silber, Kupfer oder dergleichen verwendet, und die Emitter-Elektrode 12 wird durch ein Elektronenstrahl-Verdampfungsverfahren oder ein Sputter-Verfahren gebildet.
  • Als Nächstes wird an der unteren Oberfläche des SiC-Substrats 80 eine Bearbeitung durch Zurückschleifen, chemisch-mechanisches Polieren (CMP) oder sonstige Verfahren durchgeführt. So wird, wie in 8 gezeigt, das SiC-Substrat 80 entfernt, und der Kollektor-Bereich 2 wird freigelegt. Die Dicke des Kollektor-Bereichs 2 kann vor und nach der Bearbeitung die gleiche oder eine andere sein.
  • Als Nächstes wird, wie in 9 gezeigt, unter dem freigelegten Kollektor-Bereich 2 eine Kollektor-Elektrode 1 gebildet. Das heißt, die Kollektor-Elektrode 1 wird auf der Seite gebildet, die der Emitter-Elektrode 12 gegenüberliegt. Für die Kollektor-Elektrode 1 wird zum Beispiel Aluminium, Titan, Nickel, Gold, Silber, Kupfer oder dergleichen verwendet, und die Kollektor-Elektrode 1 wird mittels eines Elektronenstrahl-Verdampfungsverfahrens oder eines Sputter-Verfahrens gebildet. Die Kollektor-Elektrode 1 befindet sich in einem ohmschen Kontakt mit dem Kollektor-Bereich 2.
  • Schließlich wird, wie in 10 gezeigt, ein Bereich mit Ausnahme eines Bereichs oberhalb oder unterhalb des Bereichs, in dem der Ladungsträger-Einfangbereich 5 zu bilden ist, mit einer Bestrahlungsmaske abgedeckt, und es wird eine Bestrahlung mit einem Elektronenstrahl über die Bestrahlungsmaske von der Seite der Emitter-Elektrode 12 oder der Seite der Kollektor-Elektrode 1 her durchgeführt.
  • So wird ein Punktdefekt erzeugt, und es wird ein Ladungsträger-Einfangbereich 5 zwischen dem vergrabenen Bereich 4 und dem Basis-Bereich 7 gebildet. Als Bedingungen für das Bilden des Ladungsträger-Einfangbereichs 5 liegt die Bestrahlungsmenge des Elektronenstrahls wünschenswerterweise in einem Bereich von 1 × 1014 cm-2 bis 1 × 1017 cm-2, und die Bestrahlungsenergie liegt wünschenswerterweise in einem Bereich von 10 keV bis 1 MeV.
  • Die Dicke des Ladungsträger-Einfangbereichs 5 und die Tiefe in der Dickenrichtung von der Substratoberfläche aus können eingestellt werden, indem die Bestrahlungsenergie des Elektronenstrahls in einer geeigneten Weise gewählt wird, und die Ladungsträger-Lebensdauer des Ladungsträger-Einfangbereichs 5 kann eingestellt werden, indem die Bestrahlungsmenge des Elektronenstrahls in einer geeigneten Weise gewählt wird.
  • Es ist anzumerken, dass bei der ersten Ausführungsform ein Beispiel für eine Bildung des Ladungsträger-Einfangbereichs 5 nach einer Bildung der Emitter-Elektrode 12 und der Kollektor-Elektrode 1 beschrieben ist, dass es jedoch möglich ist, den Ladungsträger-Einfangbereich 5 zu jedem beliebigen Zeitpunkt nach einer Durchführung der Wärmebehandlung zur Aktivierung der implantierten Ionen zu bilden.
  • Darüber hinaus ist bei der ersten Ausführungsform ein Beispiel beschrieben, bei dem nach einem Bilden der Struktur von dem Kollektor-Bereich 2 bis zu der Emitter-Elektrode 8 auf dem SiC-Substrat 80 mit den Schritten der 4 bis 7 das SiC-Substrats 80 entfernt wird, wie in 8 gezeigt, und die Kollektor-Elektrode 1 unter dem Kollektor-Bereich 2 gebildet wird, der durch das Entfernen freiliegt, wie in 9 gezeigt. Die vorliegende Erfindung ist jedoch nicht darauf beschränkt, und der zeitliche Ablauf der Entfernung des SiC-Substrats 80 kann in einer geeigneten Weise geändert werden.
  • Zum Beispiel wird das SiC-Substrat 80 entfernt, nachdem der Kollektor-Bereich 2 und der Drift-Bereich 3 auf dem SiC-Substrat 8 durch epitaxiales Aufwachsen sequentiell gebildet worden sind, und die Kollektor-Elektrode 1 kann unter dem durch das Entfernen freiliegenden Kollektor-Bereich 2 gebildet werden.
  • Darüber hinaus ist bei der ersten Ausführungsform ein Beispiel beschrieben, bei dem der Kollektor-Bereich 2 durch epitaxiales Aufwachsen gebildet wird, die vorliegende Erfindung ist jedoch nicht darauf beschränkt. Zum Beispiel wird das SiC-Substrat 80 entfernt, nachdem der Drift-Bereich 3 auf dem SiC-Substrat 80 durch epitaxiales Aufwachsen gebildet wurde, und der Kollektor-Bereich 2 kann durch eine Ionenimplantation in den durch das Entfernen freiliegenden Drift-Bereich 3 gebildet werden. Dann kann die Kollektor-Elektrode 1 unter dem Kollektor-Bereich 2 gebildet werden.
  • Kurzbeschreibung der ersten Ausführungsform
  • Gemäß der Halbleitereinheit 51 der ersten Ausführungsform ist der vergrabene Bereich 4 unterhalb des Basis-Kontaktbereichs 9 ausgebildet. Wenn es sich bei dem ersten Leitfähigkeitstyp um den P-Typ handelt und es sich bei dem zweiten Leitfähigkeitstyp um den N-Typ handelt, umgehen daher Löcher, bei denen es sich um Minoritätsladungsträger handelt, die in dem Drift-Bereich 4 akkumuliert sind, während des Aus-Betriebs des SiC-IGBT den vergrabenen Bereich 4 bevorzugt und erreichen den Basis-Kontaktbereich 9.
  • Dies liegt daran, dass der vergrabene Bereich 4 den ersten Leitfähigkeitstyp aufweist, der sich von dem zweiten Leitfähigkeitstyp der Drift-Schicht 3 unterscheidet, und der vergrabene Bereich 4 einen geringeren Widerstand als der Drift-Bereich 3 für die Löcher aufweist. Da die Anzahl der Löcher reduziert werden kann, die den Emitter-Bereich 8 erreichen, ist es daher möglich, die Wirkung des parasitären Thyristors mit der PNPN-Struktur zu verhindern, die den Kollektor-Bereich 2, den Drift-Bereich 3, den Basis-Bereich 7 und den Emitter-Bereich 8 aufweist, und die Latch-Up-Durchschlag-Toleranz zu verbessern.
  • Da der Ladungsträger-Einfangbereich 5 zwischen dem Basis-Bereich 7 und dem vergrabenen Bereich 4 ausgebildet ist, wird des Weiteren eine Rekombination von Löchern, die den vergrabenen Bereich 4 umgehen, in dem Ladungsträger-Einfangbereich 5 während des Aus-Betriebs des Si-IGBT unterstützt. Daher kann die Wirkung des parasitären Thyristors mit der PNPN-Struktur verhindert werden, die den vergrabenen Bereich 4, den Ladungsträger-Akkumulationsbereich 6, den Basis-Bereich 7 sowie den Emitter-Bereich 8 aufweist, und die Latch-Up-Durchschlag-Toleranz kann verbessert werden.
  • Darüber hinaus ermöglicht eine Unterstützung der Rekombination von Löchern, bei denen es sich um Minoritätsladungsträger handelt, in dem Ladungsträger-Einfangbereich 5 während des Aus-Betriebs des SiC-IGBT außerdem eine Reduzierung von Schaltverlusten, das heißt, von Ausschalt-Verlusten.
  • Es ist anzumerken, dass es möglich ist, dass der Ladungsträger-Einfangbereich 5 nur auf dem vergrabenen Bereich 4 und schließlich nur unter dem Basis-Kontaktbereich 9 ausgebildet ist. Mit dieser Konfiguration kann bewirkt werden, dass der Einfluss auf die Leitfähigkeitsmodulation des Drift-Bereichs 3, die während des Ein-Betriebs des SiC-IGBT auftritt, extrem gering ist, und es kann bewirkt werden, dass die Vergrößerung des Ein-Widerstands extrem gering ist.
  • Darüber hinaus kann bewirkt werden, dass die Konzentration von Störstellen des zweiten Leitfähigkeitstyps des Ladungsträger-Einfangbereichs 5 höher als die Konzentration von Störstellen des zweiten Leitfähigkeitstyps des Drift-Bereichs 3 ist. In diesem Fall liegt die Konzentration von Störstellen des zweiten Leitfähigkeitstyps wünschenswerterweise in einem Bereich von 1 × 1015 cm-3 bis 1 × 1021 cm-3. Mit dieser Konfiguration kann eine Akkumulation von Löchern in dem Drift-Bereich 3 während des Ein-Betriebs des SiC-IGBT unterstützt werden, und der Ein-Widerstand kann weiter reduziert werden. Daher ist es gemäß dieser Konfiguration möglich, die Latch-Up-Durchschlag-Toleranz weiter zu verbessern, während der Ein-Widerstand weiter reduziert wird.
  • Zweite Ausführungsform
  • Wie bei der ersten Ausführungsform wird die Halbleitereinheit gemäß der zweiten Ausführungsform der vorliegenden Erfindung als ein Beispiel mit einem SiC-IGBT vom Typ mit planarem Gate beschrieben, der Siliciumcarbid (SiC) als ein Halbleitermaterial verwendet. 11 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit 52 gemäß einer zweiten Ausführungsform zeigt. Die Halbleitereinheit 52 gemäß der zweiten Ausführungsform unterscheidet sich von der bei der ersten Ausführungsform beschriebenen Halbleitereinheit 51 in 3 dahingehend, dass der Ladungsträger-Akkumulationsbereich 6 nicht unterhalb des Basis-Kontaktbereichs 9 angeordnet ist und der Ladungsträger-Einfangbereich 5 mit dem Basis-Bereich 7 verbunden ist.
  • Während des Aus-Betriebs des SiC-IGBT umgehen gemäß der bei der zweiten Ausführungsform beschriebenen Halbleitereinheit 52 die Löcher, bei denen es sich um Minoritätsladungsträger handelt, die in dem Drift-Bereich 3 akkumuliert sind, bevorzugt den vergrabenen Bereich 4 und erreichen den Basis-Kontaktbereich 9. Dabei erreichen die Löcher den Basis-Bereich 7 direkt, ohne den Ladungsträger-Akkumulationsbereich 6 zu umgehen. Daher wird der Widerstand von dem vergrabenen Bereich 4 zu dem Basis-Bereich 7 im Vergleich zu der bei der ersten Ausführungsform beschriebenen Halbleitereinheit 51 zu einem geringen Widerstand für Löcher. Da Löcher, die den Emitter-Bereich 8 erreichen, weiter reduziert werden können, kann daher die Latch-Up-Durchschlag-Toleranz verbessert werden.
  • Dritte Ausführungsform
  • Wie bei der ersten Ausführungsform wird die Halbleitereinheit gemäß der dritten Ausführungsform der vorliegenden Erfindung als ein Beispiel mit einem SiC-IGBT vom Typ mit planarem Gate beschrieben, der Siliciumcarbid (SiC) als ein Halbleitermaterial verwendet. 12 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit 53 gemäß der dritten Ausführungsform zeigt. Die Halbleitereinheit 53 gemäß der dritten Ausführungsform unterscheidet sich von den bei der ersten und der zweiten Ausführungsform beschriebenen Halbleitereinheiten 51 und 52 dahingehend, dass der Ladungsträger-Einfangbereich 5a den ersten Leitfähigkeitstyp anstelle des zweiten Leitfähigkeitstyps aufweist.
  • Das heißt, der Ladungsträger-Einfangbereich 5a des ersten Leitfähigkeitstyps ist zwischen dem vergrabenen Bereich 4 und dem Basis-Bereich 7 angeordnet. Es ist anzumerken, dass die Konzentration von Störstellen des ersten Leitfähigkeitstyps des Ladungsträger-Einfangbereichs 5a wünschenswerterweise in einem Bereich von 1 × 1015 cm-3 bis 1 × 1021 cm-3 liegt.
  • Gemäß der bei der dritten Ausführungsform beschriebenen Halbleitereinheit 53 umgehen dieLöcher, bei denen es sich um Minoritätsladungsträger handelt, die in dem Drift-Bereich 3 akkumuliert sind, während des Aus-Betriebs des SiC-IGBT bevorzugt den vergrabenen Bereich 4 und erreichen den Basis-Kontaktbereich 9. Dabei erreichen die Löcher den Basis-Bereich 7 über den Ladungsträger-Einfangbereich 5a des ersten Leitfähigkeitstyps. Daher wird der Widerstand von dem vergrabenen Bereich 4 zu dem Basis-Bereich 7 im Vergleich zu der bei der ersten Ausführungsform beschriebenen Halbleitereinheit 51 zu einem niedrigen Widerstand für Löcher. Da Löcher, die den Emitter-Bereich 8 erreichen, weiter reduziert werden können, wird daher die Latch-Up-Durchschlag-Toleranz verbessert.
  • Es ist anzumerken, dass der Ladungsträger-Einfangbereich bei der vorstehenden Beschreibung den ersten Leitfähigkeitstyp oder den zweiten Leitfähigkeitstyp aufweist, der Ladungsträger-Einfangbereich jedoch nicht auf diese beschränkt ist, und der Ladungsträger-Einfangbereich einen intrinsischen Halbleiter aufweisen kann, der weder den ersten Leitfähigkeitstyp noch den zweiten Leitfähigkeitstyp aufweist.
  • Vierte Ausführungsform
  • Wie bei der ersten Ausführungsform wird die Halbleitereinheit gemäß der vierten Ausführungsform der vorliegenden Erfindung als ein Beispiel mit einem SiC-IGBT vom Typ mit planarem Gate beschrieben, der Siliciumcarbid (SiC) als ein Halbleitermaterial verwendet. 13 ist eine Querschnittsansicht, die eine Konfiguration einer Halbleitereinheit 54 gemäß der vierten Ausführungsform zeigt. Die Halbleitereinheit gemäß der vierten Ausführungsform unterscheidet sich von den bei der ersten bis dritten Ausführungsform beschriebenen Halbleitereinheiten 51 bis 53 dahingehend, dass ein Ladungsträgereinfangreduktionsbereich 13 des zweiten Leitfähigkeitstyps mit einer Ladungsträger-Lebensdauer, die höher als jene des Drift-Bereichs 3 ist, zwischen dem vergrabenen Bereich 4 und dem Kollektor-Bereich 2, das heißt, unter dem vergrabenen Bereich 4, angeordnet ist.
  • Hier zeigt „der Ladungsträger-Einfang ist reduziert“ an, dass ein Faktor (wie beispielsweise ein tiefes Niveau aufgrund eines Punktdefekts) reduziert ist, durch den Ladungsträger eingefangen werden, wie beispielsweise Elektronen und Löcher, die zu den elektrischen Charakteristika des IGBT beitragen, und zeigt spezifisch an, dass die Ladungsträger-Lebensdauer hoch ist. Wie vorstehend beschrieben, ist die Ladungsträger-Lebensdauer des Ladungsträger-Einfangreduktionsbereichs 13 höher als die Ladungsträger-Lebensdauer des Drift-Bereichs 3. Es ist anzumerken, dass die Ladungsträger-Lebensdauer des Ladungsträger-Einfangreduktionsbereichs 13 wünschenswerterweise in einem Bereich von 10 µs bis 10 ms liegt.
  • Gemäß der bei der vierten Ausführungsform beschriebenen Halbleitereinheit 54 wird die Akkumulation von Löchern in dem Ladungsträger-Einfangreduktionsbereich 13 während des Ein-Betriebs des SiC-IGBT unterstützt. So ist es möglich, die Anzahl an Löchern zu erhöhen, die den vergrabenen Bereich 4 während des Aus-Betriebs des SiC-IGBT bevorzugt umgehen. Daher kann der Ein-Widerstand im Vergleich zu den bei der ersten bis dritten Ausführungsform beschriebenen Halbleitereinheiten 51 bis 53 weiter reduziert werden, und die Latch-Up-Durchschlag-Toleranz kann weiter verbessert werden.
  • Fünfte Ausführungsform
  • Wie bei der ersten Ausführungsform wird die Halbleitereinheit gemäß der fünften Ausführungsform der vorliegenden Erfindung als ein Beispiel mit einem SiC-IGBT vom Typ mit planarem Gate beschrieben, der Siliciumcarbid (SiC) als ein Halbleitermaterial verwendet. Es ist anzumerken, dass die Konfiguration der Halbleitereinheit bei der ersten Ausführungsform unter Bezugnahme auf die Querschnittsansicht in 10 beschrieben ist, bei der fünften Ausführungsform wird die Konfiguration der Halbleitereinheit jedoch auch unter Bezugnahme auf die 14 bis 16 beschrieben, bei denen es sich um Draufsichten handelt. Drei Strukturen, die in den 14 bis 16 gezeigt sind, werden als Anordnungsstrukturen in Draufsichten angesehen, um eine Einheitszellenstruktur ähnlich wie die Einheitszellenstruktur des IGBT in 10 zu erhalten.
  • Struktur, bei der Zellen in der Form eines Gitters angeordnet sind (FIG. 14)
  • Die 17 und 18 sind Querschnittsansichten, welche die Konfiguration der Halbleitereinheit 55 gemäß der fünften Ausführungsform zeigen, und sie zeigen den Querschnitt entlang einer Linie A-A' in 14 beziehungsweise den Querschnitt entlang einer Linie B-B' in 14. Der Basis-Kontaktbereich 9 gemäß der fünften Ausführungsform weist einen ersten Basis-Kontaktbereich 9a auf, unterhalb dessen der vergrabene Bereich 4 und der Ladungsträger-Einfangbereich 5 angeordnet sind, und weist einen zweiten Basis-Kontaktbereich 9b auf, unterhalb dessen irgendeiner von dem vergrabenen Bereich 4 und dem Ladungsträger-Einfangbereich 5 nicht angeordnet ist. Das heißt, der vergrabene Bereich 4 und der Ladungsträger-Einfangbereich 5 sind nicht unterhalb sämtlicher Basis-Kontaktbereiche 9 angeordnet, und es erfolgt in einer geeigneten Weise eine Ausdünnung.
  • In 14 ist nur der Basis-Kontaktbereich 9 von einer der neun Einheitszellen (der Einheitszelle in der Mitte von 14) der zweite Basis-Kontaktbereich 9b, unterhalb dessen der vergrabene Bereich 4 und der Ladungsträger-Einfangbereich 5 nicht angeordnet sind. Dadurch wird eine Reduktion des Ein-Widerstands ermöglicht, der zu erwarten ist, während die Verringerung der Latch-Up-Durchschlag-Toleranz minimiert wird.
  • Die Rate der Ausdünnung des vergrabenen Bereichs 4 und des Ladungsträger-Einfangbereichs 5 kann basierend auf dem Ein-Widerstand und der Latch-Up-Durchschlag-Toleranz, die für den IGBT erforderlich sind, in einer geeigneten Weise eingestellt werden. Die Einstellung wird zum Beispiel unter Berücksichtigung der Tatsache durchgeführt, dass die Latch-Up-Durchschlag-Toleranz abnimmt und der Ein-Widerstand abnimmt, wenn die Ausdünnungsrate zunimmt.
  • Struktur, bei der Zellen in der Form eines Kamms angeordnet sind (FIG. 15)
  • Die 17 und 18 sind Querschnittsansichten, welche die Konfiguration der Halbleitereinheit 55 gemäß der fünften Ausführungsform zeigen, und sie zeigen den Querschnitt entlang einer Linie A-A' in 15 beziehungsweise den Querschnitt entlang einer Linie B-B' in 15. Wie bei der Konfiguration in 14 weist der Basis-Kontaktbereich 9 auch bei der Konfiguration in 15 den vorstehend beschriebenen ersten Basis-Kontaktbereich 9a und den vorstehend beschriebenen zweiten Basis-Kontaktbereich 9b auf. Hier ist der zweite Basis-Kontaktbereich 9b zwischen einer Mehrzahl der ersten Basis-Kontaktbereiche 9a angeordnet, die sich in der vertikalen Richtung auf der Papieroberfläche erstrecken und in dieser Richtung angeordnet sind.
  • Mit anderen Worten, der vergrabene Bereich 4 und der Ladungseinfangbereich 5 sind nicht unterhalb sämtlicher Basis-Kontaktbereiche 9 angeordnet, und eine Mehrzahl der vergrabenen Bereiche 4 und der Ladungsträger-Einfangbereiche 5 ist in der vertikalen Richtung auf der Papieroberfläche beabstandet voneinander angeordnet. Dadurch wird eine Reduktion des Ein-Widerstands ermöglicht, der zu erwarten ist, während die Verringerung der Latch-Up-Durchschlagspannung minimiert wird.
  • Der Abstand und die Ausdehnungsstrecke des vergrabenen Bereichs 4 und des Ladungsträger-Einfangbereichs 5 können, basierend auf dem Ein-Widerstand und der Latch-Up-Durchschlag-Toleranz, die für den IGBT erforderlich sind, in einer geeigneten Weise eingestellt werden. Die Einstellung wird zum Beispiel unter der Berücksichtigung der Tatsache durchgeführt, dass die Latch-Up-Durchschlag-Toleranz abnimmt und der Ein-Widerstand abnimmt, wenn der Abstand zunimmt oder die Ausdehnungsstrecke abnimmt.
  • Struktur, bei der Zellen in einem Streifen angeordnet sind (FIG. 16)
  • Die 19 und 20 sind Querschnittsansichten, welche die Konfiguration der Halbleitereinheit 56 gemäß der fünften Ausführungsform zeigen, und sie zeigen den Querschnitt entlang einer Linie C-C' in 16 beziehungsweise den Querschnitt entlang einer Linie D-D' in 16. Der vergrabene Bereich 4 und der Ladungsträger-Einfangbereich 5, die bisher beschrieben sind, sind unterhalb des Basis-Kontaktbereichs 9 angeordnet. Bei den Konfigurationen der 16, 19 und 20 sind der vergrabene Bereich 4b und der Ladungsträger-Einfangbereich 5b dagegen nicht unterhalb des Basis-Kontaktbereichs 9 angeordnet, sondern sind unterhalb des Emitter-Bereichs 8 angeordnet.
  • Das heißt, da es keine Bedenken in Bezug auf einen Latch-Up in einem Bereich gibt, in dem ein parasitärer Thyristor (eine PNPN-Struktur) nicht existiert, wie in dem Querschnitt C-C' in 19 gezeigt, sind der vergrabene Bereich 4b und der Ladungsträger-Einfangbereich 5b nur in einem Bereich angeordnet, in dem ein parasitärer Thyristor (eine PNPN-Struktur) existiert, wie in dem Querschnitt D-D' in 20. Dadurch wird eine Reduktion des Ein-Widerstands ermöglicht, der zu erwarten ist, während die Verringerung der Latch-Up-Durchschlag-Toleranz minimiert wird.
  • Es ist anzumerken, dass in 16 ein Beispiel gezeigt ist, bei dem der vergrabene Bereich 4b und der Ladungsträger-Einfangbereich 5b unterhalb sämtlicher Emitter-Bereichen 8 angeordnet sind, diese können jedoch in einer geeigneten Weise ausgedünnt werden. Zum Beispiel ist es nicht notwendig, dass der vergrabene Bereich 4b und der Ladungsträger-Einfangbereich 5b unterhalb von einem der neun Emitter-Bereiche 8 angeordnet sind.
  • Die Rate der Ausdünnung des vergrabenen Bereichs 4b und des Ladungsträger-Einfangbereichs 5b kann basierend auf dem Ein-Widerstand und der Latch-Up-Durchschlag-Toleranz, die für den IGBT erforderlich sind, in einer geeigneten Weise eingestellt werden. Die Einstellung wird zum Beispiel unter Berücksichtigung der Tatsache durchgeführt, dass die Latch-Up-Durchschlag-Toleranz abnimmt und der Ein-Widerstand abnimmt, wenn die Ausdünnungsrate zunimmt.
  • Wie bei den vorstehenden drei Strukturen beschrieben, ermöglicht ein teilweises Bilden des vergrabenen Bereichs und des Ladungsträger-Einfangbereichs in einer Draufsicht eine geeignete Einstellung der Latch-Up-Durchschlag-Toleranz und des Ein-Widerstands.
  • Modifikationen der ersten bis fünften Ausführungsform
  • Die Halbleitereinheiten 51 bis 56 gemäß der ersten bis fünften Ausführungsform sind als SiC-IGBTs vom Typ mit planarem Gate beschrieben. Die Halbleitereinheit gemäß der vorliegenden Erfindung ist jedoch nicht auf diese beschränkt, und es kann sich zum Beispiel um einen SiC-IGBT vom Typ mit Graben-Gate handeln. Das heißt, es kann eine Halbleitereinheit 57, die eine Gate-Oxid-Schicht 16 und eine Gate-Elektrode 17 aufweist, die in einem Graben angeordnet sind, wie in 21 gezeigt, anstelle der Gate-Elektrode 10 in 3 verwendet werden.
  • Auch bei dieser Halbleitereinheit 57 ist es möglich, die Latch-Up-Durchschlag-Toleranz zu verbessern, während der Ein-Widerstand reduziert wird. Der Kristalltyp und der Leitfähigkeitstyp des SiC sowie bevorzugte numerische Bereiche der konkreten Dicke und Störstellenkonzentration jeder Schicht sind dem Fachmann allgemein bekannt, und diese bei den Ausführungsformen beschriebenen numerischen Werte können in einer geeigneten Weise geändert werden.
  • Die vorstehend beschriebenen Halbleitereinheiten 51 bis 57 verwenden SiC als Halbleitermaterial. Da SiC eine breitere Bandlücke als Si aufweist, kann in der gleichen Spannungsfestigkeits-Auslegung bewirkt werden, dass die Störstellenkonzentration des Drift-Bereichs des SiC-IGBT eine oder mehrere Größenordnungen höher als die Störstellenkonzentration des Drift-Bereichs des Si-IGBT ist. Dagegen ist jedoch das Auftreten des Latch-Up-Durchschlags aufgrund der hohen Störstellenkonzentration in dem Drift-Bereich wahrscheinlich.
  • Um die Wirkung des parasitären Thyristors der PNPN-Struktur zu reduzieren und den Latch-Up während des Aus-Betriebs des IGBT zuverlässig zu verhindern, wie bei den vorstehend beschriebenen Halbleitereinheiten 51 bis 57, sollte daher die Anordnung des vergrabenen Bereichs und des Ladungsträger-Einfangbereichs die Anzahl von Löchern reduzieren, die den Emitter-Bereich erreichen.
  • Darüber hinaus können bei der vorliegenden Erfindung die jeweiligen Ausführungsform frei kombiniert werden, und jede Ausführungsform kann, soweit angemessen, innerhalb des Umfangs der vorliegenden Erfindung modifiziert oder dabei Merkmale weggelassen werden.
  • Obwohl die vorliegende Erfindung im Detail beschrieben ist, ist die vorstehende Beschreibung in sämtlichen Ausführungsformen illustrativ, und die vorliegende Erfindung ist nicht auf die vorstehende Beschreibung beschränkt. Es versteht sich, dass zahlreiche Modifikationen, die nicht dargestellt sind, ins Auge gefasst werden können, ohne von dem Umfang der vorliegenden Erfindung abzuweichen.
  • Bezugszeichenliste
    • 1
    Kollektor-Elektrode
    2
    Kollektor-Bereich
    3
    Drift-Bereich
    4, 4b
    vergrabener Bereich
    5, 5a, 5b
    Ladungsträger-Einfangbereich
    6
    Ladungsträger-Akkumulationsbereich
    7
    Basis-Bereich
    8
    Emitter-Bereich
    9
    Basis-Kontaktbereich
    9a
    erster Basis-Kontaktbereich
    9b
    zweiter Basis-Kontaktbereich
    10
    Gate-Elektrode
    12
    Emitter-Elektrode
    13
    Ladungsträgereinfangreduktionsbereich
    51, 52, 53, 54, 55, 56, 57
    Halbleitereinheit
    80
    SiC-Substrat
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2005347289 A [0003]
    • JP 2008211178 A [0003]

Claims (11)

  1. Halbleitereinheit, die Folgendes aufweist: - eine Kollektor-Elektrode; - einen Kollektor-Bereich eines ersten Leitfähigkeitstyps, der auf der Kollektor-Elektrode angeordnet ist; - einen Drift-Bereich eines zweiten Leitfähigkeitstyps, der auf dem Kollektor-Bereich angeordnet ist; - einen Ladungsträger-Akkumulationsbereich des zweiten Leitfähigkeitstyps, der auf dem Drift-Bereich angeordnet ist, wobei der Ladungsträger-Akkumulationsbereich eine Störstellenkonzentration aufweist, die höher als eine Störstellenkonzentration des Drift-Bereichs ist; - einen Basis-Bereich des ersten Leitfähigkeitstyps, der selektiv in einer oberen Oberfläche des Ladungsträger-Akkumulationsbereichs angeordnet ist; - einen Emitter-Bereich des zweiten Leitfähigkeitstyps sowie einen Basis-Kontaktbereich des ersten Leitfähigkeitstyps, die benachbart zueinander sein und selektiv in einer oberen Oberfläche des Basis-Bereichs angeordnet sind; - eine Gate-Elektrode, die in der Lage ist, in dem Basis-Bereich einen Kanal zu bilden; - eine Emitter-Elektrode, die mit dem Emitter-Bereich und dem Basis-Kontaktbereich verbunden ist; - einen vergrabenen Bereich des ersten Leitfähigkeitstyps, der in dem Drift-Bereich unterhalb des Basis-Kontaktbereichs oder des Emitter-Bereichs angeordnet ist; und - einen Ladungsträger-Einfangbereich, der zwischen dem vergrabenen Bereich und dem Basis-Bereich angeordnet ist, wobei der Ladungsträger-Einfangbereich eine Ladungsträger-Lebensdauer aufweist, die geringer als eine Ladungsträger-Lebensdauer des Drift-Bereichs ist.
  2. Halbleitereinheit nach Anspruch 1, wobei der Ladungsträger-Einfangbereich mit dem Basis-Bereich direkt verbunden ist.
  3. Halbleitereinheit nach Anspruch 1 oder 2, wobei der Ladungsträger-Einfangbereich den zweiten Leitfähigkeitstyp und eine Störstellenkonzentration aufweist, die höher als die Störstellenkonzentration des Drift-Bereichs ist.
  4. Halbleitereinheit nach Anspruch 1, wobei der Ladungsträger-Einfangbereich den ersten Leifähigkeitstyp aufweist.
  5. Halbleitereinheit nach einem der Ansprüche 1 bis 4, die des Weiteren einen Ladungsträgereinfangreduktionsbereich des zweiten Leitfähigkeitstyps aufweist, der zwischen dem vergrabenen Bereich und dem Kollektor-Bereich angeordnet ist, wobei der Ladungsträger-Einfangreduktionsbereich eine Ladungsträger-Lebensdauer aufweist, die höher als eine Ladungsträger-Lebensdauer des Drift-Bereichs ist.
  6. Halbleitereinheit nach einem der Ansprüche 1 bis 5, wobei der Basis-Kontaktbereich Folgendes aufweist: - einen ersten Basis-Kontaktbereich, unterhalb dessen der vergrabene Bereich und der Ladungsträger-Einfangbereich angeordnet sind, sowie einen zweiten Basis-Kontaktbereich, unterhalb dessen irgendeiner von dem vergrabenen Bereich und dem Ladungsträger-Einfangbereich nicht angeordnet ist.
  7. Halbleitereinheit nach einem der Ansprüche 1 bis 6, wobei das Halbleitermaterial der Halbleitereinheit aus SiC besteht.
  8. Halbleitereinheit nach einem der Ansprüche 1 bis 7, wobei die Störstellenkonzentration des Drift-Bereichs nicht geringer als 1 × 1012 cm-3 und nicht höher als 1 × 1015 cm-3 ist.
  9. Verfahren zur Herstellung einer Halbleitereinheit, wobei das Verfahren die folgenden Schritte aufweist: - Bilden eines Kollektor-Bereichs eines ersten Leitfähigkeitstyps auf einem SiC-Substrat eines zweiten Leitfähigkeitstyps; - Bilden eines Drift-Bereichs des zweiten Leitfähigkeitstyps auf dem Kollektor-Bereich, eines Ladungsträger-Akkumulationsbereichs des zweiten Leitfähigkeitstyps, der eine höhere Störstellenkonzentration als der Drift-Bereich aufweist, auf dem Drift-Bereich, eines Basis-Bereichs des ersten Leitfähigkeitstyps in einer oberen Oberfläche des Ladungsträger-Akkumulationsbereichs, eines Emitter-Bereichs des zweiten Leitfähigkeitstyps und eines Basis-Kontaktbereichs des ersten Leitfähigkeitstyps, die benachbart zueinander sind, in einer oberen Oberfläche des Basis-Bereichs, eines vergrabenen Bereichs des ersten Leitfähigkeitstyps in dem Drift-Bereich unterhalb des Basis-Kontaktbereichs oder des Emitter-Bereichs sowie eines Ladungsträger-Einfangbereichs zwischen dem vergrabenen Bereich und dem Basis-Bereich, wobei der Ladungsträger-Einfangbereich eine Ladungsträger-Lebensdauer aufweist, die geringer als eine Ladungsträger-Lebensdauer des Drift-Bereichs ist; - Bilden einer Gate-Elektrode, die in der Lage ist, in dem Basis-Bereich einen Kanal zu bilden; - Bilden einer Emitter-Elektrode, die mit dem Emitter-Bereich und dem Basis-Kontaktbereich verbunden ist; und - Bilden einer Kollektor-Elektrode, die mit dem Kollektor-Bereich verbunden ist, wobei das SiC-Substrat nach dem Bilden einer Struktur von dem Kollektor-Bereich zu der Emitter-Elektrode auf dem SiC-Substrat entfernt wird und die Kollektor-Elektrode unter dem durch das Entfernen freigelegten Kollektor-Bereich gebildet wird.
  10. Verfahren zur Herstellung einer Halbleitereinheit, wobei das Verfahren die folgenden Schritte aufweist. - Bilden eines Kollektor-Bereichs eines ersten Leitfähigkeitstyps auf einem SiC-Substrat eines zweiten Leitfähigkeitstyps; - Bilden eines Drift-Bereichs des zweiten Leitfähigkeitstyps auf dem Kollektor-Bereich, eines Ladungsträger-Akkumulationsbereichs des zweiten Leitfähigkeitstyps, der eine höhere Störstellenkonzentration als der Drift-Bereich aufweist, auf dem Drift-Bereich, eines Basis-Bereichs des ersten Leitfähigkeitstyps in einer oberen Oberfläche des Ladungsträger-Akkumulationsbereichs, eines Emitter-Bereichs des zweiten Leitfähigkeitstyps und eines Basis-Kontaktbereichs des ersten Leitfähigkeitstyps, die benachbart zueinander sind, in einer oberen Oberfläche des Basis-Bereichs, eines vergrabenen Bereichs des ersten Leitfähigkeitstyps in dem Drift-Bereich unterhalb des Basis-Kontaktbereichs oder des Emitter-Bereichs sowie eines Ladungsträger-Einfangbereichs zwischen dem vergrabenen Bereich und dem Basis-Bereich, wobei der Ladungsträger-Einfangbereich eine Ladungsträger-Lebensdauer aufweist, die geringer als eine Ladungsträger-Lebensdauer des Drift-Bereichs ist; - Bilden einer Gate-Elektrode, die in der Lage ist, in dem Basis-Bereich einen Kanal zu bilden; - Bilden einer Emitter-Elektrode, die mit dem Emitter-Bereich und dem Basis-Kontaktbereich verbunden ist; und - Bilden einer Kollektor-Elektrode, die mit dem Kollektor-Bereich verbunden ist, wobei das SiC-Substrat entfernt wird, nachdem der Kollektor-Bereich und der Drift-Bereich durch epitaxiales Aufwachsen sequentiell auf dem SiC-Substrat gebildet worden sind, und die Kollektor-Elektrode unter dem durch das Entfernen freigelegten Kollektor-Bereich gebildet wird.
  11. Verfahren zur Herstellung einer Halbleitereinheit, wobei das Verfahren die folgenden Schritte aufweist: - Bilden eines Kollektor-Bereichs eines ersten Leitfähigkeitstyps auf einem SiC-Substrat eines zweiten Leitfähigkeitstyps; - Bilden eines Drift-Bereichs des zweiten Leitfähigkeitstyps auf dem Kollektor-Bereich, eines Ladungsträger-Akkumulationsbereichs des zweiten Leitfähigkeitstyps, der eine höhere Störstellenkonzentration als der Drift-Bereich aufweist, auf dem Drift-Bereich, eines Basis-Bereichs des ersten Leitfähigkeitstyps in einer oberen Oberfläche des Ladungsträger-Akkumulationsbereichs, eines Emitter-Bereichs des zweiten Leitfähigkeitstyps und eines Basis-Kontaktbereichs des ersten Leitfähigkeitstyps, die benachbart zueinander sind, in einer oberen Oberfläche des Basis-Bereichs, eines vergrabenen Bereichs des ersten Leitfähigkeitstyps in dem Drift-Bereich unterhalb des Basis-Kontaktbereichs oder des Emitter-Bereichs sowie eines Ladungsträger-Einfangbereichs zwischen dem vergrabenen Bereich und dem Basis-Bereich, wobei der Ladungsträger-Einfangbereich eine Ladungsträger-Lebensdauer aufweist, die geringer als eine Ladungsträger-Lebensdauer des Drift-Bereichs ist; - Bilden einer Gate-Elektrode, die in der Lage ist, in dem Basis-Bereich einen Kanal zu bilden; - Bilden einer Emitter-Elektrode, die mit dem Emitter-Bereich und dem Basis-Kontaktbereich verbunden ist; und - Bilden einer Kollektor-Elektrode, die mit dem Kollektor-Bereich verbunden ist, wobei das SiC-Substrat entfernt wird, nachdem der Drift-Bereich durch epitaxiales Aufwachsen auf dem SiC-Substrat gebildet wurde, der Kollektor-Bereich durch Ionenimplantation in den durch das Entfernen freigelegten Drift-Bereich gebildet wird und die Kollektor-Elektrode unter dem Kollektor-Bereich gebildet wird.
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Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11251046B2 (en) 2018-02-02 2022-02-15 Mitsubishi Electric Corporation Method of manufacturing semiconductor device
JP6862381B2 (ja) * 2018-03-02 2021-04-21 株式会社東芝 半導体装置
WO2020026401A1 (ja) * 2018-08-02 2020-02-06 三菱電機株式会社 ワイドバンドギャップ半導体装置、および、電力変換装置
CN109713030B (zh) * 2018-12-25 2021-12-31 郑州师范学院 一种rc-igbt器件
JP7349089B2 (ja) * 2019-05-09 2023-09-22 国立研究開発法人産業技術総合研究所 炭化珪素半導体装置および炭化珪素半導体装置の製造方法
CN113921595B (zh) * 2021-10-11 2023-11-17 上海华虹宏力半导体制造有限公司 半导体结构及其形成方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347289A (ja) 2004-05-31 2005-12-15 Mitsubishi Electric Corp 絶縁ゲート型半導体装置
JP2008211178A (ja) 2007-02-27 2008-09-11 Cree Inc 電流抑制層を備える絶縁ゲート・バイポーラ・トランジスタ

Family Cites Families (22)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS6449273A (en) * 1987-08-19 1989-02-23 Mitsubishi Electric Corp Semiconductor device and its manufacture
JP5201485B2 (ja) * 1994-01-21 2013-06-05 ルネサスエレクトロニクス株式会社 半導体集積回路装置
JPH09270513A (ja) * 1996-03-29 1997-10-14 Toyota Central Res & Dev Lab Inc 絶縁ゲート型半導体装置およびその製造方法
JP2001135817A (ja) * 1999-11-09 2001-05-18 Toyota Motor Corp 絶縁ゲート型半導体装置およびその製造方法
JP2005263853A (ja) * 2004-03-16 2005-09-29 Mitsubishi Polyester Film Copp 高透明光学用積層ポリエステルフィルム
JP2006019553A (ja) 2004-07-02 2006-01-19 Matsushita Electric Ind Co Ltd 縦型半導体装置
JP2010050161A (ja) 2008-08-19 2010-03-04 Nec Electronics Corp 半導体装置
JP5423018B2 (ja) * 2009-02-02 2014-02-19 三菱電機株式会社 半導体装置
EP2477226B1 (de) 2009-09-07 2016-06-22 Toyota Jidosha Kabushiki Kaisha Halbleiterbauelement mit einem halbleitersubstrat mit diodenregion und igbt-region
JP4489150B1 (ja) * 2010-01-15 2010-06-23 株式会社東芝 情報記憶媒体と情報再生方法と情報記録方法と情報再生装置
JP5083468B2 (ja) * 2010-04-02 2012-11-28 トヨタ自動車株式会社 ダイオード領域とｉｇｂｔ領域を有する半導体基板を備える半導体装置
JP5348276B2 (ja) * 2011-07-04 2013-11-20 株式会社デンソー 半導体装置
CN103125023B (zh) * 2011-09-28 2016-05-25 丰田自动车株式会社 半导体装置及其制造方法
CN102683403B (zh) * 2012-04-24 2015-05-27 电子科技大学 一种沟槽栅电荷存储型igbt
JP5915756B2 (ja) * 2012-08-22 2016-05-11 富士電機株式会社 半導体装置および半導体装置の製造方法
CN109755321B (zh) * 2013-02-05 2022-02-18 三菱电机株式会社 绝缘栅型碳化硅半导体装置及其制造方法
CN203339170U (zh) * 2013-04-26 2013-12-11 英飞凌科技股份有限公司 绝缘栅双极型晶体管
CN103794647B (zh) * 2014-02-28 2016-05-11 电子科技大学 一种双向igbt器件及其制作方法
US9640610B2 (en) * 2014-02-28 2017-05-02 Mitsubishi Electric Corporation Semiconductor device and method of manufacturing semiconductor device
US9373710B2 (en) 2014-05-15 2016-06-21 Infineon Technologies Ag Insulated gate bipolar transistor
JP6222140B2 (ja) * 2015-03-04 2017-11-01 トヨタ自動車株式会社 半導体装置
CN105047704B (zh) * 2015-06-30 2018-04-27 西安理工大学 一种具有连通型存储层的高压igbt及其制造方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2005347289A (ja) 2004-05-31 2005-12-15 Mitsubishi Electric Corp 絶縁ゲート型半導体装置
JP2008211178A (ja) 2007-02-27 2008-09-11 Cree Inc 電流抑制層を備える絶縁ゲート・バイポーラ・トランジスタ

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Publication number Publication date
WO2018016208A1 (ja) 2018-01-25
US10516017B2 (en) 2019-12-24
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CN109478513A (zh) 2019-03-15
JP6621925B2 (ja) 2019-12-18
JPWO2018016208A1 (ja) 2018-12-06
CN109478513B (zh) 2021-09-28
US20190198607A1 (en) 2019-06-27

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