DE102021107989A1 - Halbleitervorrichtung - Google Patents

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Shinya SONEDA
Kenji Harada
Kakeru Otsuka
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Abstract

Eine Halbleitervorrichtung enthält einen Transistor und eine Diode, die in einem gemeinsamen Halbleitersubstrat ausgebildet sind. Der Diodenbereich enthält: eine fünfte Halbleiterschicht eines zweiten Leitfähigkeitstyps; eine zweite Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf der fünften Halbleiterschicht angeordnet ist; eine dritte Halbleiterschicht eines ersten Leitfähigkeitstyps, die näher zu einer ersten Hauptoberfläche des Halbleitersubstrats angeordnet ist; eine sechste Halbleiterschicht des ersten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht angeordnet ist; und eine Schicht zur Steuerung der Lebensdauer, die von einer Kristalldefektschicht gebildet wird, die eine tiefere Position als eine Zwischenposition der zweiten Halbleiterschicht zwischen einem Ende der dritten Halbleiterschicht in einer Dickenrichtung von der ersten Hauptoberfläche aus gesehen und einem Ende der fünften Halbleiterschicht in einer Dickenrichtung von einer zweiten Hauptoberfläche aus gesehen erreicht.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung, insbesondere auf eine rückwärtsleitende Halbleitervorrichtung.
  • Beschreibung der Hintergrundtechnik
  • Ein rückwärtsleitender Bipolartransistor mit isoliertem Gate (RC-IGBT) ist eine Halbleitervorrichtung, die einen Bipolartransistor mit isoliertem Gate (IGBT) und eine Freilaufdiode (FWD) enthält, die in einem gemeinsamen Halbleitersubstrat ausgebildet sind.
  • Bezugnehmend auf einen zum Beispiel in der offengelegten japanischen Patentanmeldung Nr. 2011-216825 offenbarten RC-IGBT wird zur Reduzierung eines Erholungsstroms die Lebensdauer durch Implantieren leichter Ionen in einen Bereich direkt unterhalb einer Anode vom p-Typ lokal gesteuert.
  • In dem RC-IGBT wird eine Stromdichte für die Freilaufdiode hoch eingestellt. Infolge der Ausbildung einer Schicht zur Steuerung der Lebensdauer durch Implantation der leichten Ionen in den Bereich direkt unterhalb der Anode vom p-Typ zum Zweck der lokalen Steuerung der Lebensdauer werden Träger in großen Mengen während eines Übergangsbetriebs in einem Bereich von einer Zwischenposition einer Driftschicht in Richtung einer rückseitigen Oberfläche erzeugt, was eine Schwierigkeit beim Ausdehnen einer Verarmungsschicht verursacht. Infolgedessen wird während eines Erholungsbetriebs ein Lawinenstrom erzeugt, was ein Problem einer Reduzierung einer Durchbruchtoleranz bei einer Erholung verursacht.
  • Zusammenfassung
  • Die vorliegende Offenbarung ist dazu gedacht, einen RC-IGBT bereitzustellen, in dem ein Lawinenbetrieb während eines Erholungsbetriebs unterdrückt wird, um eine Durchbruchtoleranz bei einer Erholung zu verbessern.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung ist eine Halbleitervorrichtung, die einen Transistor und eine Diode enthält, die in einem gemeinsamen Halbleitersubstrat ausgebildet sind. Das Halbleitersubstrat enthält: einen Transistorbereich, in dem der Transistor ausgebildet ist; und einen Diodenbereich, in dem die Diode ausgebildet ist. Der Transistorbereich enthält: eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, die auf der Seite einer zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist; eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht angeordnet ist; eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die näher zu einer ersten Hauptoberfläche des Halbleitersubstrats als die zweite Halbleiterschicht angeordnet ist; eine vierte Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht angeordnet ist; eine zweite Elektrode, die mit der vierten Halbleiterschicht elektrisch verbunden ist; und eine erste Elektrode, die mit der ersten Halbleiterschicht elektrisch verbunden ist. Der Diodenbereich enthält: eine fünfte Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist; die zweite Halbleiterschicht, die auf der fünften Halbleiterschicht angeordnet ist; die dritte Halbleiterschicht, die näher zur ersten Hauptoberfläche des Halbleitersubstrats als die zweite Halbleiterschicht angeordnet ist; eine sechste Halbleiterschicht des ersten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht angeordnet ist; die zweite Elektrode, die mit der sechsten Halbleiterschicht elektrisch verbunden ist; die erste Elektrode, die mit der fünften Halbleiterschicht elektrisch verbunden ist; und eine Schicht zur Steuerung der Lebensdauer, die von einer Kristalldefektschicht gebildet wird, die eine tiefere Position als eine Zwischenposition der zweiten Halbleiterschicht zwischen einem Ende der dritten Halbleiterschicht in einer Dickenrichtung von der ersten Hauptoberfläche aus gesehen und einem Ende der fünften Halbleiterschicht in einer Dickenrichtung von der zweiten Hauptoberfläche aus gesehen erreicht.
  • Die oben beschriebene Halbleitervorrichtung enthält die Schicht zur Steuerung der Lebensdauer, die von der Kristalldefektschicht gebildet wird, die eine tiefere Position als die Zwischenposition der zweiten Halbleiterschicht zwischen dem Ende der dritten Halbleiterschicht in der Dickenrichtung von der ersten Hauptoberfläche aus gesehen und dem Ende der fünften Halbleiterschicht in der Dickenrichtung von der zweiten Hauptoberfläche aus gesehen erreicht. Dies erlaubt eine Reduzierung der Träger, die in einem Teil gespeichert werden, der näher zur zweiten Hauptoberfläche als die Zwischenposition der zweiten Halbleiterschicht liegt, während eines Vorwärts- bzw. Durchlassbetriebs, wodurch bewirkt wird, dass sich eine Verarmungsschicht während eines Erholungsbetriebs der Diode leicht ausdehnt, und ein Lawinenbetrieb im Diodenbereich unterdrückt wird, um eine Verbesserung der Durchbruchtoleranz bei einer Erholung zu erreichen.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Offenbarung werden aus der folgenden detaillierten Beschreibung der vorliegenden Offenbarung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist eine Draufsicht, die einen RC-IGBT gemäß einer ersten bevorzugten Ausführungsform darstellt;
    • 2 ist eine Draufsicht, die den RC-IGBT gemäß der ersten bevorzugten Ausführungsform darstellt;
    • 3 ist eine Querschnittsansicht eines Grenzteils zwischen einem IGBT-Bereich und einem Diodenbereich im RC-IGBT gemäß der ersten bevorzugten Ausführungsform;
    • 4 stellt eine Verteilung der Kristalldefektdichte in einer Tiefenrichtung dar, die in einer Schicht zur Steuerung der Lebensdauer im RC-IGBT gemäß der ersten bevorzugten Ausführungsform ausgebildet ist;
    • 5 ist eine Querschnittsansicht, die ein Vergleichsbeispiel im Vergleich mit dem RC-IGBT gemäß der ersten bevorzugten Ausführungsform darstellt;
    • 6 stellt eine Verteilung einer Trägerdichte während eines Durchlassbetriebs einer Diode in jedem der RC-IGBT gemäß der ersten bevorzugten Ausführungsform und dem Vergleichsbeispiel dar;
    • 7 stellt eine Erholungswellenform der Diode in jedem der RC-IGBT gemäß der ersten bevorzugten Ausführungsform und dem Vergleichsbeispiel dar;
    • 8 ist eine partielle Draufsicht eines IGBT im RC-IGBT gemäß der ersten bevorzugten Ausführungsform;
    • 9 ist eine partielle Querschnittsansicht des RC-IGBT gemäß der ersten bevorzugten Ausführungsform;
    • 10 ist eine partielle Querschnittsansicht des RC-IGBT gemäß der ersten bevorzugten Ausführungsform;
    • 11 ist eine partielle Draufsicht des IGBT im RC-IGBT gemäß der ersten bevorzugten Ausführungsform;
    • 12 ist eine partielle Querschnittsansicht des RC-IGBT gemäß der ersten bevorzugten Ausführungsform;
    • 13 ist eine partielle Querschnittsansicht des RC-IGBT gemäß der ersten bevorzugten Ausführungsform;
    • 14 ist eine Querschnittsansicht eines Grenzteils zwischen dem IGBT-Bereich und einem Abschlussbereich im RC-IGBT gemäß der ersten bevorzugten Ausführungsform;
    • 15 ist eine Querschnittsansicht eines Grenzteils zwischen dem Diodenbereich und dem Abschlussbereich im RC-IGBT gemäß der ersten bevorzugten Ausführungsform;
    • 16 ist eine Querschnittsansicht eines Grenzteils zwischen einem IGBT-Bereich und einem Diodenbereich in einem RC-IGBT gemäß einer Modifikation der ersten bevorzugten Ausführungsform;
    • 17 ist eine Querschnittsansicht eines Grenzteils zwischen einem Diodenbereich und einem Abschlussbereich in einem RC-IGBT gemäß einer Modifikation der ersten bevorzugten Ausführungsform; und
    • 18 bis 28 sind Querschnittsansichten, die jeweils ein Verfahren zum Herstellen des RC-IGBT gemäß der ersten bevorzugten Ausführungsform beschreiben.
  • Beschreibung der bevorzugten Ausführungsformen
  • <Einführung>
  • In der folgenden Beschreibung stellen ein n-Typ und ein p-Typ Leitfähigkeitstypen eines Halbleiters dar, und die vorliegende Offenbarung wird unter der Annahme beschrieben, dass ein erster Leitfähigkeitstyp dem p-Typ entspricht und ein zweiter Leitfähigkeitstyp dem n-Typ entspricht. Alternativ dazu kann der erste Leitfähigkeitstyp dem n-Typ entsprechen und kann der zweite Leitfähigkeitstyp dem p-Typ entsprechen. Ferner stellt ein n--Typ eine niedrigere Störstellenkonzentration als der n-Typ dar, und ein n+-Typ stellt eine höhere Störstellenkonzentration als der n-Typ dar. Desgleichen stellt ein p--Typ eine niedrigere Störstellenkonzentration als der p-Typ dar, und ein p+-Typ stellt eine höhere Störstellenkonzentration als der p-Typ dar.
  • Die Zeichnungen sind als schematische Zeichnungen dargestellt. Die Größen und Positionen von Abbildungen in Bezug aufeinander, die in verschiedenen Zeichnungen dargestellt sind, sind nicht immer zutreffend veranschaulicht, sondern können soweit erforderlich geändert werden. In der folgenden Beschreibung ist ähnlichen Bestandteilen mit dem gleichen Zeichen, die in den Zeichnungen veranschaulicht sind, der gleiche Name gegeben und haben sie die gleiche Funktion. In einigen Fällen wird folglich eine detaillierte Beschreibung dieser Elemente unterlassen.
  • Einige Teile der folgenden Beschreibung enthalten Begriffe, die spezielle Positionen und Richtungen angeben, wie etwa „oberer“, „unterer“, „seitlich“, „vorderseitig“ und „rückseitig“. Diese Begriffe werden der Zweckmäßigkeit halber verwendet, um ein Verständnis des Inhalts einer bevorzugten Ausführungsform zu erleichtern, und beziehen sich nicht auf Richtungen während einer tatsächlichen Realisierung der bevorzugten Ausführungsform.
  • <Erste bevorzugte Ausführungsform>
  • 1 ist eine Draufsicht, die eine Halbleitervorrichtung 100, die ein rückwärtsleitender Bipolartransistor mit isoliertem Gate (RC-IGBT) ist, gemäß einer ersten bevorzugten Ausführungsform darstellt. 2 ist eine Draufsicht, die eine Halbleitervorrichtung 101, die ein RC-IGBT mit einer unterschiedlichen Konfiguration ist, gemäß der ersten bevorzugten Ausführungsform darstellt. In der in 1 dargestellten Halbleitervorrichtung 100 sind IGBT-Bereiche 10 und Diodenbereiche 20 wie Streifen nebeneinander angeordnet, und dies kann einfach als „Streifenmuster“ bezeichnet werden. In der in 2 dargestellten Halbleitervorrichtung 101 ist eine Vielzahl von Diodenbereichen 20 in der vertikalen Richtung und der horizontalen Richtung angeordnet und ist ein IGBT-Bereich 10 um die Diodenbereiche 20 herum angeordnet, und dies kann einfach als „Inselmuster“ bezeichnet werden.
  • <Allgemeine planare Konfiguration des Streifenmusters>
  • In 1 enthält die Halbleitervorrichtung 100 die IGBT-Bereiche 10 und die Diodenbereiche 20 in einer Halbleitervorrichtung. Die IGBT-Bereiche 10 und die Diodenbereiche 20 erstrecken sich von einem Ende zum anderen Ende der Halbleitervorrichtung 100 und sind in einer Richtung orthogonal zu einer Richtung, in der sich die IGBT-Bereiche 10 und die Diodenbereiche 20 erstrecken, abwechselnd wie Streifen angeordnet. In der Konfiguration von 1 sind drei IGBT-Bereiche 10 und zwei Diodenbereiche 20 dargestellt, und all die Diodenbereiche 20 sind zwischen den IGBT-Bereichen 10 sandwichartig angeordnet. Die Anzahl der IGBT-Bereiche 10 und diejenige der Diodenbereiche 20 sind jedoch nicht auf diese beschränkt. Die Anzahl der IGBT-Bereiche 10 kann gleich drei oder größer oder gleich drei oder kleiner sein. Die Anzahl der Diodenbereiche 20 kann ebenfalls gleich zwei oder größer oder gleich zwei oder kleiner sein. In der Konfiguration von 1 können die Position des IGBT-Bereichs 10 und jene des Diodenbereichs 20 miteinander vertauscht werden oder können all die IGBT-Bereiche 10 zwischen den Diodenbereichen 20 sandwichartig angeordnet sein. Die Konfiguration kann auch derart sein, dass ein IGBT-Bereich 10 und ein Diodenbereich 20 einander benachbart angeordnet sind.
  • Wie in 1 dargestellt ist, ist ein Pad-Bereich 40 in einem unteren Teil der Zeichnungsebene dem IGBT-Bereich 10 benachbart angeordnet. Der Pad-Bereich 40 ist ein Bereich, in dem ein Steuerungs-Pad 41 zum Steuern der Halbleitervorrichtung 100 angeordnet ist. Der IGBT-Bereich 10 und der Diodenbereich 20 werden zusammen als Zellenbereich bezeichnet. Ein Abschlussbereich 30, um die Durchbruchspannung der Halbleitervorrichtung 100 beizubehalten, ist um einen den Zellenbereich und den Pad-Bereich 40 enthaltenden Bereich angeordnet. Der Abschlussbereich 30 kann vorgesehen werden, indem eine allgemein bekannte, eine Durchbruchspannung beibehaltende Struktur geeignet ausgewählt wird. Die eine Durchbruchspannung beibehaltende Struktur kann zum Beispiel auf der Seite einer ersten Hauptoberfläche, die der vorderen Oberfläche der Halbleitervorrichtung 100 entspricht, ausgeführt werden, indem ein feldbegrenzender Ring (FLR), der eine aus einem Halbleiter vom p-Typ bestehende Abschluss-Wannenschicht vom p-Typ nutzt, so angeordnet wird, dass er den Zellenbereich umgibt, und eine Variation einer lateralen Dotierung (VLD), die eine Wannenschicht vom p-Typ nutzt, der ein Konzentrationsgradient verliehen ist, so angeordnet wird, dass sie den Zellenbereich umgibt. Die Anzahl der für den FLR genutzten ringartigen Abschluss-Wannenschichten vom p-Typ und eine in der VLD genutzte Konzentrationsverteilung können in Abhängigkeit von der Durchbruchspannungsauslegung für die Halbleitervorrichtung 100 geeignet ausgewählt werden. Die Abschluss-Wannenschicht vom p-Typ kann so angeordnet sein, dass sie sich im Wesentlichen ganz über den Pad-Bereich 40 erstreckt. Ferner können eine IGBT-Zelle und eine Diodenzelle im Pad-Bereich 40 angeordnet werden.
  • Das Steuerungs-Pad 41 kann beispielsweise ein Stromerfassungs-Pad 41a, ein Kelvin-Emitter-Pad 41b, ein Gate-Pad 41c und ein Pad 41d für eine Temperaturerfassungsdiode und ein Pad 41e für eine Temperaturerfassungsdiode sein. Das Stromerfassungs-Pad 41a ist ein Steuerungs-Pad, um einen im Zellenbereich der Halbleitervorrichtung 100 fließenden Strom zu erfassen. Dieses Steuerungs-Pad ist mit einigen der IGBT-Zellen oder Diodenzellen im Zellenbereich auf solch eine Weise elektrisch verbunden, dass, wenn ein Strom im Zellenbereich der Halbleitervorrichtung 100 fließt, ein Strom in einem Bereich von einem Bruchteil des im Zellenbereich insgesamt fließenden Stroms bis zu einige Zehntausendstel kleiner als dieser Strom in das Steuerungs-Pad fließen soll.
  • Das Kelvin-Emitter-Pad 41b und das Gate-Pad 41c sind Steuerungs-Pads, an die eine Spannung zur Gate-Ansteuerung, um Ein-Aus der Halbleitervorrichtung 100 zu steuern, angelegt werden soll. Das Kelvin-Emitter-Pad 41b ist mit einer Basisschicht vom p-Typ der IGBT-Zelle elektrisch verbunden. Das Gate-Pad 41c ist mit einer Elektrode eines Gate-Grabens der IGBT-Zelle elektrisch verbunden. Das Kelvin-Emitter-Pad 41b und die Basisschicht vom p-Typ können über eine Kontaktschicht vom p+-Typ elektrisch miteinander verbunden sein. Die Pads 41d und 41e einer Temperaturerfassungsdiode sind Steuerungs-Pads, die mit einer Anode bzw. einer Kathode einer Temperaturerfassungsdiode, die an der Halbleitervorrichtung 100 angeordnet ist, elektrisch verbunden sind. Die Pads 41d und 41e für eine Temperaturerfassungsdiode messen die Temperatur der Halbleitervorrichtung 100, indem eine Spannung zwischen der Anode und der Kathode der in den Zeichnungen nicht dargestellten Temperaturerfassungsdiode, die im Zellenbereich angeordnet ist, gemessen wird.
  • <Allgemeine planare Konfiguration des Inselmusters>
  • In 2 enthält die Halbleitervorrichtung 101 den IGBT-Bereich 10 und den Diodenbereich 20 in einer Halbleitervorrichtung. Der Diodenbereich 20 umfasst eine Vielzahl der Diodenbereiche 20, die in sowohl der vertikalen Richtung als auch der horizontalen Richtung in der Halbleitervorrichtung 100 in Draufsicht nebeneinander angeordnet sind. Der Diodenbereich 20 ist vom IGBT-Bereich 10 umgeben. Das heißt, eine Vielzahl der Diodenbereiche 20 ist in einem Inselmuster im IGBT-Bereich 10 angeordnet. In 2 hat der Diodenbereich 20 eine Matrixkonfiguration mit vier Spalten, die in der Links-Rechts-Richtung in der Zeichnungsebene angeordnet sind, und zwei Reihen, die in der Aufwärts-Abwärts-Richtung in der Zeichnungsebene angeordnet sind. Die Anzahl der Diodenbereiche 20 und deren Anordnung sind jedoch nicht auf diese beschränkt. Solange ein oder eine Vielzahl der Diodenbereiche 20 in dem IGBT-Bereich 10 getrennt vorgesehen ist und jeder Diodenbereich 20 vom IGBT-Bereich 10 umgeben ist, kann jede beliebige Konfiguration verwendet werden.
  • Wie in 2 dargestellt ist, ist ein Pad-Bereich 40 in einem unteren Teil der Zeichnungsebene dem IGBT-Bereich 10 benachbart angeordnet. Der Pad-Bereich 40 ist ein Bereich, in dem ein Steuerungs-Pad 41 zum Steuern der Halbleitervorrichtung 101 angeordnet ist. Der IGBT-Bereich 10 und der Diodenbereich 20 werden zusammen als Zellenbereich bezeichnet. Ein Abschlussbereich 30, um die Durchbruchspannung der Halbleitervorrichtung 100 beizubehalten, ist um einen den Zellenbereich und den Pad-Bereich 40 enthaltenden Bereich angeordnet. Der Abschlussbereich 30 kann vorgesehen werden, indem eine allgemein bekannte, eine Durchbruchspannung beibehaltende Struktur geeignet ausgewählt wird. Die eine Durchbruchspannung beibehaltende Struktur kann ausgeführt werden, indem auf der Seite der ersten Hauptoberfläche, die der vorderen Oberfläche der Halbleitervorrichtung 101 entspricht, beispielsweise ein feldbegrenzender Ring (FLR), der eine aus einem Halbleiter vom p-Typ bestehende Abschluss-Wannenschicht vom p-Typ nutzt, so angeordnet wird, dass er einen den Zellenbereich und den Pad-Bereich 40 enthaltenden Bereich umgibt, und eine Variation einer lateralen Dotierung (VLD), die eine Wannenschicht vom p-Typ nutzt, der ein Konzentrationsgradient verliehen ist, so angeordnet wird, dass sie den Zellenbereich umgibt. Die Anzahl der für den FLR genutzten ringartigen Abschluss-Wannenschichten vom p-Typ und eine in der VLD genutzte Konzentrationsverteilung können in Abhängigkeit von einer Durchbruchspannungsauslegung für die Halbleitervorrichtung 101 geeignet ausgewählt werden. Die Abschluss-Wannenschicht vom p-Typ kann so angeordnet werden, dass sie sich im Wesentlichen ganz über den Pad-Bereich 40 erstreckt. Ferner können eine IGBT-Zelle und eine Diodenzelle im Pad-Bereich 40 angeordnet werden.
  • Das Steuerungs-Pad 41 kann beispielsweise ein Stromerfassungs-Pad 41a, ein Kelvin-Emitter-Pad 41b, ein Gate-Pad 41c und ein Pad 41d für eine Temperaturerfassungsdiode und ein Pad 41e für eine Temperaturerfassungsdiode sein. Das Stromerfassungs-Pad 41a ist ein Steuerungs-Pad, um einen im Zellenbereich der Halbleitervorrichtung 101 fließenden Strom zu erfassen. Dieses Steuerungs-Pad ist mit einigen der IGBT-Zellen oder Diodenzellen im Zellenbereich auf solch eine Weise elektrisch verbunden, dass, wenn ein Strom im Zellenbereich der Halbleitervorrichtung 101 fließt, ein Strom in einem Bereich von einem Bruchteil des im Zellenbereich insgesamt fließenden Stroms bis zu einige Zehntausendstel kleiner als dieser Strom in das Steuerungs-Pad fließen soll
  • Das Kelvin-Emitter-Pad 41b und das Steuerungs-Pad 41c sind Steuerungs-Pads, an die eine Spannung zur Gate-Ansteuerung, um Ein-Aus der Halbleitervorrichtung 101 zu steuern, angelegt werden soll. Das Kelvin-Emitter-Pad 41b ist mit einer Basisschicht vom p-Typ und einer Sourceschicht vom n+-Typ der IGBT-Zelle elektrisch verbunden. Das Gate-Pad 41c ist mit einer Elektrode eines Gate-Grabens der IGBT-Zelle elektrisch verbunden. Das Kelvin-Emitter-Pad 41b und die Basisschicht vom p-Typ können über eine Kontaktschicht vom p+-Typ elektrisch miteinander verbunden sein. Die Pads 41d und 41e für eine Temperaturerfassungsdiode sind Steuerungs-Pads, die mit einer Anode bzw. einer Kathode einer Temperaturerfassungsdiode, die an der Halbleitervorrichtung 101 vorgesehen ist, elektrisch verbunden sind. Die Pads 41d und 41e für eine Temperaturerfassungsdiode messen die Temperatur der Halbleitervorrichtung 101, indem eine Spannung zwischen der Anode und der Kathode der in den Zeichnungen nicht dargestellten Temperaturerfassungsdiode, die im Zellenbereich angeordnet ist, gemessen wird.
  • <Querschnittskonfiguration>
  • 3 ist eine Querschnittsansicht, die in einer Richtung von Pfeilen entlang einer in der in 1 dargestellten Halbleitervorrichtung 100 oder in der in 2 dargestellten Halbleitervorrichtung 101 angegebenen Linie G-G genommen ist. Diese Querschnittsansicht zeigt eine Konfiguration bei einem Grenzteil zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20.
  • Wie in 3 dargestellt ist, enthält die Halbleitervorrichtung 100 oder 101 eine von einem Halbleitersubstrat gebildete Driftschicht 1 vom n--Typ (zweite Halbleiterschicht). Die Driftschicht 1 vom n--Typ ist eine Halbleiterschicht, die zum Beispiel Arsen (As) oder Phosphor (P) als Störstelle vom n-Typ enthält und eine Störstellenkonzentration von 1,0 × 1012 bis 1,0 × 1015/cm3 aufweist. Im IGBT-Bereich 10 deckt das Halbleitersubstrat einen Bereich von einer Sourceschicht 13 vom n+-Typ (vierte Halbleiterschicht) und einer Kontaktschicht 14 vom p+-Typ bis zu einer Kollektorschicht 16 vom p-Typ (erste Halbleiterschicht) ab. Im Diodenbereich 20 deckt das Halbleitersubstrat einen Bereich von einer Kontaktschicht 24 vom p+-Typ (sechste Halbleiterschicht) bis zu einer Kathodenschicht 26 vom n+-Typ (fünfte Halbleiterschicht) ab.
  • In 3 werden das obere Ende der Sourceschicht 13 vom n+-Typ und jenes der Kontaktschicht 14 vom p+-Typ in dem IGBT-Bereich 10 in der Zeichnungsebene als erste Hauptoberfläche des Halbleitersubstrats bezeichnet und wird das untere Ende der Kollektorschicht 16 vom p-Typ im IGBT-Bereich 10 in der Zeichnungsebene als zweite Hauptoberfläche des Halbleitersubstrats bezeichnet. In 3 wird das obere Ende der Kontaktschicht 24 vom p+-Typ im Diodenbereich 20 in der Zeichnungsebene als erste Hauptoberfläche des Halbleitersubstrats bezeichnet und wird das untere Ende der Kathodenschicht 26 vom n+-Typ im Diodenbereich 20 in der Zeichnungsebene als zweite Hauptoberfläche des Halbleitersubstrats bezeichnet. Die erste Hauptoberfläche im Diodenbereich 20 und die ersten Hauptoberfläche im IGBT-Bereich 10 liegen in der gleichen Ebene. Die zweite Hauptoberfläche im Diodenbereich 20 und die zweite Hauptoberfläche im IGBT-Bereich 10 liegen in dergleichen Ebene.
  • Die erste Hauptoberfläche des Halbleitersubstrats ist eine der vorderen Oberfläche der Halbleitervorrichtung 100 oder 101 entsprechende Hauptoberfläche. Die zweite Hauptoberfläche des Halbleitersubstrats ist eine der rückseitigen Oberfläche der Halbleitervorrichtung 100 oder 101 entsprechende Hauptoberfläche. Im IGBT-Bereich 10 als der Zellenbereich enthält die Halbleitervorrichtung 100 oder 101 die Driftschicht 1 vom n--Typ zwischen der ersten Hauptoberfläche und der der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche. Im Diodenbereich 20 enthält die Halbleitervorrichtung 100 oder 101 ebenfalls die vom gleichen Halbleitersubstrat wie im IGBT-Bereich 10 gebildete Driftschicht 1 vom n--Typ. Die Driftschicht 1 vom n--Typ im Diodenbereich 20 und die Driftschicht 1 vom n--Typ im IGBT-Bereich 10 sind unter Verwendung des gleichen Halbleitersubstrats durchgehend und integral ausgebildet.
  • Wie in 3 dargestellt ist, ist im IGBT-Bereich 10 eine Trägerspeicherschicht 2 vom n-Typ, die eine höhere Störstellenkonzentration vom n-Typ als die Driftschicht 1 vom n--Typ aufweist, auf der Driftschicht 1 vom n--Typ näher zur ersten Hauptoberfläche gelegen angeordnet. Die Trägerspeicherschicht 2 vom n-Typ ist eine Halbleiterschicht, die zum Beispiel Arsen (As) oder Phosphor (P) als Störstelle vom n-Typ enthält und eine Störstellenkonzentration vom n-Typ von 1,0 × 1013 bis 1,0 × 1017/cm3 aufweist. In der Konfiguration von jeder der Halbleitervorrichtungen 100 und 101 kann die Trägerspeicherschicht 2 vom n-Typ weggelassen werden und kann ferner die Driftschicht 1 vom n--Typ in einem Bereich der Trägerspeicherschicht 2 vom n-Typ angeordnet sein. Ein Anordnen der Trägerspeicherschicht 2 vom n-Typ ermöglicht, dass eine Reduzierung des Leitungsverlusts herbeigeführt wird, wenn Strom im IGBT-Bereich 10 fließt. Die Trägerspeicherschicht 2 vom n-Typ und die Driftschicht 1 vom n--Typ können auch zusammen als Driftschicht bezeichnet werden.
  • Die Trägerspeicherschicht 2 vom n-Typ wird gebildet, indem Ionen einer Störstelle vom n-Typ in das die Driftschicht 1 vom n--Typ bildende Halbleitersubstrat implantiert werden und man dann die implantierte Störstelle vom n-Typ durch Ausheilen in das der Driftschicht 1 vom n--Typ entsprechende Halbleitersubstrat diffundieren lässt.
  • Eine Basisschicht 15 vom p-Typ (dritte Halbleiterschicht) ist auf der Trägerspeicherschicht 2 vom n-Typ näher zur ersten Hauptoberfläche gelegen angeordnet. Die Basisschicht 15 vom p-Typ ist eine Halbleiterschicht, die zum Beispiel Bor (B) oder Aluminium (AI) als Störstelle vom p-Typ enthält und eine Störstellenkonzentration vom p-Typ von 1,0 × 1012 bis 1,0 × 1019/cm3 aufweist. Die Basisschicht 15 vom p-Typ berührt einen Isolierfilm 11b eines Gate-Grabens eines Gates 11 eines aktiven Grabens. In einem Bereich auf der Basisschicht 15 vom p-Typ und näher zur ersten Hauptoberfläche ist die Sourceschicht 13 vom n+-Typ so angeordnet, dass sie den Isolierfilm 11b eines Gate-Grabens des Gates 11 eines aktiven Grabens berührt, und ist im verbleibenden Bereich die Kontaktschicht 14 vom p+-Typ angeordnet. Die Sourceschicht 13 vom n+-Typ und die Kontaktschicht 14 vom p+-Typ bilden die erste Hauptoberfläche des Halbleitersubstrats. Die Kontaktschicht 14 vom p+-Typ ist ein Bereich mit einer höheren Störstellenkonzentration vom p-Typ als die Basisschicht 15 vom p-Typ. Falls die Kontaktschicht 14 vom p+-Typ und die Basisschicht 15 vom p-Typ voneinander unterschieden werden müssen, kann auf sie mit ihren jeweiligen Bezeichnungen verwiesen werden. Falls nicht, können die Kontaktschicht 14 vom p+-Typ und die Basisschicht 15 vom p-Typ zusammen als Basisschicht vom p-Typ bezeichnet werden.
  • Die Halbleitervorrichtung 100 oder 101 enthält eine Pufferschicht 3 vom n-Typ, die eine höhere Störstellenkonzentration vom n-Typ als die Driftschicht 1 vom n--Typ aufweist und auf der Driftschicht 1 vom n--Typ näher zur zweiten Hauptoberfläche gelegen angeordnet ist. Die Pufferschicht 3 vom n-Typ ist angeordnet, um einen Durchgriff einer Verarmungsschicht zu unterdrücken, die sich von der Basisschicht 15 vom p-Typ in Richtung der zweiten Hauptoberfläche ausdehnt, wenn die Halbleitervorrichtung 100 oder 101 in einem Aus-Zustand ist. Die Pufferschicht 3 vom n-Typ kann gebildet werden, indem zum Beispiel Phosphor (P) oder Protonen (H+) implantiert werden, oder kann gebildet werden, indem sowohl Phosphor (P) als auch Protonen (H+) implantiert werden. Eine Störstellenkonzentration vom n-Typ in der Pufferschicht 3 vom n-Typ reicht von 1,0 × 1012 bis 1,0 × 1018/cm3.
  • Die Konfiguration der Halbleitervorrichtung 100 oder 101 kann auch derart sein, dass die Pufferschicht 3 vom n-Typ weggelassen wird und sich ferner die Driftschicht 1 vom n--Typ ferner in einen Bereich der Pufferschicht 3 vom n-Typ erstreckt. Die Pufferschicht 3 vom n-Typ und die Driftschicht 1 vom n--Typ können zusammen als Driftschicht bezeichnet werden.
  • In der Halbleitervorrichtung 100 oder 101 ist die Kollektorschicht 16 vom p-Typ auf der Pufferschicht 3 vom n-Typ näher zur zweiten Hauptoberfläche gelegen angeordnet. Die Kollektorschicht 16 vom p-Typ ist nämlich zwischen der Driftschicht 1 vom n--Typ und der zweiten Hauptoberfläche angeordnet. Die Kollektorschicht 16 vom p-Typ ist eine Halbleiterschicht, die beispielsweise Bor (B) oder Aluminium (Al) als Störstelle vom p-Typ enthält und eine Störstellenkonzentration vom p-Typ von 1,0 × 1016 bis 1,0 × 1020/cm 3 aufweist.
  • Die Kollektorschicht 16 vom p-Typ bildet die zweite Hauptoberfläche des Halbleitersubstrats. Die Kollektorschicht 16 vom p-Typ ist nicht nur im IGBT-Bereich 10, sondern auch im in 3 nicht dargestellten Abschlussbereich 30 angeordnet. Ein Teil der im Abschlussbereich 30 angeordneten Kollektorschicht 16 vom p-Typ bildet die Abschluss-Kollektorschicht 16a vom p-Typ.
  • Wie in 3 dargestellt ist, ist im IGBT-Bereich 10 ein von der ersten Hauptoberfläche des Halbleitersubstrats ausgehender Graben so ausgebildet, dass er die Driftschicht 1 vom n--Typ erreicht, während er die Basisschicht 15 vom p-Typ durchdringt. Eine Elektrode 11a eines Gate-Grabens ist in dem Graben über den Isolierfilm 11b eines Gate-Grabens angeordnet, um das Gate 11 eines aktiven Grabens auszubilden. Die Elektrode 11a eines Gate-Grabens liegt über den Isolierfilm 11b eines Gate-Grabens der Driftschicht 1 vom n-- Typ gegenüber. Eine Elektrode 12a eines Dummy-Grabens ist in einem Graben über einen Isolierfilm 12b eines Dummy-Grabens angeordnet, wodurch ein Gate 12 eines Dummy-Grabens gebildet wird. Die Elektrode 12a eines Dummy-Grabens liegt über den Isolierfilm 12b eines Dummy-Grabens der Driftschicht 1 vom n--Typ gegenüber. Der Isolierfilm 11b eines Gate-Grabens des Gates 11 eines aktiven Grabens berührt die Basisschicht 15 vom p-Typ und die Sourceschicht 13 vom n+-Typ. Als Antwort auf die Anlegung einer Spannung zur Gate-Ansteuerung an die Elektrode 11a eines Gate-Grabens wird ein Kanal in der Basisschicht 15 vom p-Typ ausgebildet, die den Isolierfilm 11b eines Gate-Grabens des Gates 11 eines aktiven Grabens berührt.
  • Wie in 3 dargestellt ist, ist ein Zwischenschicht-Isolierfilm 4 auf der Elektrode 11a eines Gate-Grabens des Gates 11 eines aktiven Grabens angeordnet. Ein Barrierenmetall 5 ist auf einem Bereich der ersten Hauptoberfläche des Halbleitersubstrats, in dem der Zwischenschicht-Isolierfilm 4 nicht vorhanden ist, und auf dem Zwischenschicht-Isolierfilm 4 ausgebildet. Das Barrierenmetall 5 kann ein zum Beispiel Titan (Ti) enthaltender Leiter sein und kann beispielsweise Titannitrid oder TiSi sein, das durch Legieren zwischen Titan und Silizium (Si) gebildet wird. Wie in 3 dargestellt ist, steht das Barrierenmetall 5 in ohmschem Kontakt mit der Sourceschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ und der Elektrode 12a eines Dummy-Grabens und ist mit der Sourceschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ und der Elektrode 12a eines Dummy-Grabens elektrisch verbunden. Auf dem Barrierenmetall 5 ist eine Emitterelektrode 6 angeordnet. Die Emitterelektrode 6 kann aus einer Aluminiumlegierung wie etwa einer Aluminium-Silizium-Legierung (AI-Si basierte Legierung) bestehen oder kann eine Elektrode sein, die metallische Filme in mehreren Schichten enthält, die plattierte Filme sind, die beispielsweise durch stromloses Plattieren oder elektrolytisches Plattieren auf einer aus einer Aluminiumlegierung bestehenden Elektrode gebildet werden. Die durch stromloses Plattieren oder elektrolytisches Plattieren gebildeten plattierten Filme können zum Beispiel mit Nickel (Ni) plattierte Filme sein. Falls es beispielsweise einen feinen bzw. dünnen Bereich zwischen einander benachbarten Zwischenschicht-Isolierfilmen 4 gibt und falls es unmöglich ist, diesen dünnen Bereich unter Verwendung der Emitterelektrode 6 vorteilhaft einzubetten, kann Wolfram (W), das ein vorteilhafteres Einbettungsverhalten als die Emitterelektrode 6 erfüllt, in diesem feinen Bereich angeordnet werden und kann die Emitterelektrode 6 auf dem Wolfram angeordnet werden. In einem anderen Fall kann die Emitterelektrode 6 ohne Anordnen des Barrierenmetalls 5 auf der Sourceschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ und der Elektrode 12a eines Dummy-Grabens angeordnet werden. Alternativ dazu kann das Barrierenmetall 5 nur auf einer Halbleiterschicht vom n-Typ wie etwa der Sourceschicht 13 vom n+-Typ angeordnet werden. Das Barrierenmetall 5 und die Emitterelektrode 6 können zusammen als Emitterelektrode bezeichnet werden. Wenngleich der Zwischenschicht-Isolierfilm 4 auf der Elektrode 12a eines Dummy-Grabens des Gates 12 eines Dummy-Grabens in 3 nicht angeordnet ist, kann der Zwischenschicht-Isolierfilm 4 auf der Elektrode 12a eines Dummy-Grabens des Gates 12 eines Dummy-Grabens angeordnet werden. Bei Vorhandensein des auf der Elektrode 12a eines Dummy-Grabens des Gates 12 eines Dummy-Grabens ausgebildeten Zwischenschicht-Isolierfilms 4 kann eine elektrische Verbindung zwischen der Emitterelektrode 6 und der Elektrode 12a eines Dummy-Grabens an einem unterschiedlichen Querschnitt ausgebildet sein.
  • Eine Kollektorelektrode 7 (erste Elektrode) ist auf der Kollektorschicht 16 vom p-Typ näher zur zweiten Hauptoberfläche gelegen angeordnet. Wie die Emitterelektrode 6 (zweite Elektrode) kann die Kollektorelektrode 7 aus einer Aluminiumlegierung oder einer Aluminiumlegierung und einem plattierten Film geschaffen sein. Die Kollektorelektrode 7 kann eine von der Emitterelektrode 6 verschiedene Konfiguration aufweisen. Die Kollektorelektrode 7 steht in ohmschem Kontakt mit der Kollektorschicht 16 vom p-Typ und ist mit der Kollektorschicht 16 vom p-Typ elektrisch verbunden.
  • Wie in 3 dargestellt ist, ist wie im IGBT-Bereich 10 die Trägerspeicherschicht 2 vom n-Typ auf der Driftschicht 1 vom n--Typ näher zur ersten Hauptoberfläche gelegen angeordnet und ist eine Pufferschicht 3 vom n-Typ auf der Driftschicht 1 vom n--Typ näher zur zweiten Hauptoberfläche gelegen angeordnet. Die Trägerspeicherschicht 2 vom n-Typ und die Pufferschicht 3 vom n-Typ, die im Diodenbereich 20 angeordnet sind, haben gleiche Konfigurationen wie jene der Trägerspeicherschicht 2 vom n-Typ bzw. der Pufferschicht 3 vom n-Typ, die im IGBT-Bereich 10 angeordnet sind. Die Trägerspeicherschicht 2 vom n-Typ muss nicht immer in dem IGBT-Bereich 10 und dem Diodenbereich 20 vorgesehen sein. In einer Konfiguration kann, während die Trägerspeicherschicht 2 vom n-Typ im IGBT-Bereich 10 angeordnet ist, die Trägerspeicherschicht 2 vom n-Typ aus dem Diodenbereich 20 weggelassen werden. Wie im IGBT-Bereich 10 können die Driftschicht 1 vom n--Typ, die Trägerspeicherschicht 2 vom n-Typ und die Pufferschicht 3 vom n-Typ zusammen als Driftschicht bezeichnet werden.
  • Eine Anodenschicht 25 vom p-Typ (dritte Halbleiterschicht) ist auf der Trägerspeicherschicht 2 vom n-Typ näher zur ersten Hauptoberfläche gelegen angeordnet. Die Anodenschicht 25 vom p-Typ ist zwischen der Driftschicht 1 vom n-- Typ und der ersten Hauptoberfläche angeordnet. Eine Störstellenkonzentration vom p-Typ in der Anodenschicht 25 vom p-Typ kann so eingestellt werden, dass sie gleich jener in der Basisschicht 15 vom p-Typ im IGBT-Bereich 10 ist, und die Anodenschicht 25 vom p-Typ und die Basisschicht 15 vom p-Typ können gleichzeitig gebildet werden. Eine Störstellenkonzentration in der Anodenschicht 25 vom p-Typ kann so eingestellt werden, dass sie niedriger als jene in der Basisschicht 15 vom p-Typ im IGBT-Bereich 10 ist, und die Menge an in den Diodenbereich 20 zu injizierenden Löchern kann während des Betriebs der Diode reduziert werden. Ein Reduzieren der Menge an während des Betriebs der Diode zu injizierenden Löchern erreicht eine Reduzierung des Erholungsverlustes, der während des Betriebs der Diode auftritt.
  • Die Kontaktschicht 24 vom p+-Typ ist auf der Anodenschicht 25 vom p-Typ näher zur ersten Hauptoberfläche gelegen angeordnet. Eine Störstellenkonzentration vom p-Typ in der Kontaktschicht 24 vom p+-Typ kann so eingestellt sein, dass sie gleich jener in der Kontaktschicht 14 vom p+-Typ im IGBT-Bereich 10 oder von ihr verschieden ist. Die Kontaktschicht 24 vom p+-Typ bildet die erste Hauptoberfläche des Halbleitersubstrats. Die Kontaktschicht 24 vom p+-Typ ist ein Bereich mit einer höheren Störstellenkonzentration vom p-Typ als die Anodenschicht 25 vom p-Typ. Falls die Kontaktschicht 24 vom p+-Typ und die Anodenschicht 25 vom p-Typ voneinander unterschieden werden müssen, kann auf sie mit ihren jeweiligen Bezeichnungen verwiesen werden. Die Kontaktschicht 24 vom p+-Typ und die Anodenschicht 25 vom p-Typ können auch zusammen als Anodenschicht bezeichnet werden.
  • Im Diodenbereich 20 ist die Kathodenschicht 26 vom n+-Typ auf der Pufferschicht 3 vom n-Typ näher zur zweiten Hauptoberfläche gelegen angeordnet. Die Kathodenschicht 26 vom n+-Typ ist zwischen der Driftschicht 1 vom n-- Typ und der zweiten Hauptoberfläche angeordnet. Die Kathodenschicht 26 vom n+-Typ ist eine Halbleiterschicht, die zum Beispiel Arsen (As) oder Phosphor (P) als Störstelle vom n-Typ enthält und eine Störstellenkonzentration vom n-Typ von 1,0 × 1016 bis 1,0 × 102/cm3 aufweist.
  • Die Kathodenschicht 26 vom n+-Typ bildet die zweite Hauptoberfläche des Halbleitersubstrats. Obgleich in 3 nicht dargestellt kann ferner eine Störstelle vom p-Typ selektiv in einen Bereich, in dem die Kathodenschicht 26 vom n+-Typ ausgebildet ist, in der Weise implantiert werden, die oben beschrieben wurde, um einen Halbleiter vom p-Typ in einem Teil des Bereichs vorzusehen, in dem die Kathodenschicht 26 vom n+-Typ ausgebildet ist, und dieser Halbleiter vom p-Typ kann als Kathodenschicht vom p+-Typ genutzt werden. Eine Diode mit der Kathodenschicht vom n+-Typ und der Kathodenschicht vom p+-Typ, die entlang der zweiten Hauptoberfläche des Halbleitersubstrats abwechselnd angeordnet sind, wird als Diode mit entspanntem Kathodenfeld (RFC; engl. Relaxed field of cathode diode) bezeichnet.
  • Wie in 3 dargestellt ist, ist im Diodenbereich 20 ein von der ersten Hauptoberfläche des Halbleitersubstrats ausgehender Graben so ausgebildet, dass er die Driftschicht 1 vom n--Typ erreicht, während er die Anodenschicht 25 vom p-Typ durchdringt. Eine Elektrode 21a eines Diodengrabens ist im Graben im Diodenbereich 20 über einen Isolierfilm 21b eines Diodengrabens angeordnet, um ein Gate 21 eines Diodengrabens auszubilden. Die Elektrode 21a eines Diodengrabens liegt über den Isolierfilm 21b eines Diodengrabens der Driftschicht 1 vom n--Typ gegenüber.
  • Wie in 3 dargestellt ist, ist das Barrierenmetall 5 auf der Elektrode 21a eines Diodengrabens und auf der Kontaktschicht 24 vom p+-Typ angeordnet. Das Barrierenmetall 5 steht in ohmschem Kontakt mit der Elektrode 21a eines Diodengrabens und der Kontaktschicht 24 vom p+-Typ und ist mit der Elektrode 21a eines Diodengrabens und der Kontaktschicht 24 vom p+-Typ elektrisch verbunden. Das Barrierenmetall 5 kann die gleiche Konfiguration wie das Barrierenmetall 5 im IGBT-Bereich 10 aufweisen. Eine Emitterelektrode 6 ist auf dem Barrierenmetall 5 angeordnet. Die im Diodenbereich 20 angeordnete Emitterelektrode 6 ist durchgehend mit der im IGBT-Bereich 10 angeordneten Emitterelektrode 6 ausgebildet. Wie im IGBT-Bereich 10 können die Elektrode 21a eines Diodengrabens und die Kontaktschicht 24 vom p+-Typ ohne Anordnung des Barrierenmetalls 5 in ohmschem Kontakt mit der Emitterelektrode 6 stehen. Obgleich der Zwischenschicht-Isolierfilm 4 auf der Elektrode 21a eines Diodengrabens des Gates 21 eines Diodengrabens in 3 nicht vorgesehen ist, kann der Zwischenschicht-Isolierfilm 4 auf der Elektrode 21a eines Diodengrabens des Gates 21 eines Diodengrabens ausgebildet sein. Bei Vorhandensein des auf der Elektrode 21a eines Diodengrabens des Gates 21 eines Diodengrabens ausgebildeten Zwischenschicht-Isolierfilms 4 kann eine elektrische Verbindung zwischen der Emitterelektrode 6 und der Elektrode 21a eines Diodengrabens an einem unterschiedlichen Querschnitt ausgebildet sein.
  • Die Kollektorelektrode 7 ist auf der Kathodenschicht 26 vom n+-Typ näher zur zweiten Hauptoberfläche gelegen angeordnet. Wie die Emitterelektrode 6 ist die Kollektorelektrode 7 im Diodenbereich 20 durchgehend mit der im IGBT-Bereich 10 angeordneten Kollektorelektrode 7 ausgebildet. Die Kollektorelektrode 7 steht in ohmschem Kontakt mit der Kathodenschicht 26 vom n+-Typ und ist mit der Kathodenschicht 26 vom n+-Typ elektrisch verbunden.
  • Wie in 3 dargestellt ist, ist im Diodenbereich 20 in der Halbleitervorrichtung 100 oder 101 eine Schicht LT zur Steuerung der Lebensdauer bis zu einer tieferen Position als eine Zwischenposition CL der Driftschicht 1 vom n--Typ zwischen einem Ende der Anodenschicht 25 vom p-Typ in einer Dickenrichtung von der ersten Hauptoberfläche aus gesehen und einem Ende der Kathodenschicht 26 vom n+-Typ in einer Dickenrichtung von der zweiten Hauptoberfläche aus gesehen ausgebildet.
  • Das hierin erwähnte Ende der Anodenschicht 25 vom p-Typ in der Dickenrichtung meint eine Grenze zwischen der Driftschicht 1 vom n--Typ und der Anodenschicht 25 vom p-Typ. Diese Grenze ist nicht immer eine Ebene. In der vorliegenden Offenbarung kann ein Bereich, der als Grenze zwischen der Driftschicht 1 vom n--Typ und der Anodenschicht 25 vom p-Typ bestimmt werden soll, ein Bereich sein, in dem im Vergleich zu einer Störstelle vom n-Typ ohne Konzentrationsverteilung oder mit einer sanften Konzentrationsverteilung eine steile Änderung in der Konzentration der Störstelle vom p-Typ auftritt, die eine deutliche Konzentrationsverteilung als die Störstelle vom n-Typ aufweist. Desgleichen meint das hierin erwähnte Ende der Kathodenschicht 26 vom n+-Typ in der Dickenrichtung eine Grenze zwischen der Pufferschicht 3 vom n-Typ und der Kathodenschicht 26 vom n+-Typ. Obgleich die Grenze zwischen der Pufferschicht 3 vom n-Typ und der Kathodenschicht 26 vom n+-Typ nicht immer eine Ebene ist, kann diese Grenze bestimmt werden, da es einen großen Konzentrationsunterschied zwischen der Pufferschicht 3 vom n-Typ und der Kathodenschicht 26 vom n+-Typ gibt, so dass eine Änderung in einer Störstellenkonzentration leicht nachvollzogen werden kann.
  • Die Schicht LT zur Steuerung der Lebensdauer ist eine Kristalldefektschicht, die einen Kristalldefekt enthält, der durch Ionenimplantation von leichten Ionen wie etwa beispielsweise Helium- oder Wasserstoffionen gebildet wird, und durch ein nach der Ionenimplantation durchgeführtes Ausheilen zur Defekterholung partiell regeneriert wird. Diese Schicht wird als Schicht zur Steuerung der Lebensdauer bezeichnet, da ein Ausbilden des Kristalldefekts in der Driftschicht 1 vom n--Typ eine Reduzierung der Lebensdauer von Trägern (Löchern) ermöglicht und ein Steuern der Kristalldefektdichte eine Steuerung der Lebensdauer der Träger ermöglicht. Diese Schicht kann auch als Schicht zur Steuerung mit Kristalldefekten bezeichnet werden.
  • Ein Bereich mit der kürzesten Lebensdauer in der Schicht LT zur Steuerung der Lebensdauer, nämlich ein Bereich mit der maximalen Kristalldefektdichte, liegt in einer tieferen Position als die Zwischenposition CL der Driftschicht 1 vom n--Typ zwischen dem Ende der Anodenschicht 25 vom p-Typ in der Dickenrichtung und dem Ende der Kathodenschicht 26 vom n+-Typ in der Dickenrichtung. Beispielsweise reicht die Dicke der Driftschicht 1 vom n--Typ von 40 bis 700 µm.
  • Die Schicht LT zur Steuerung der Lebensdauer ist nicht nur in der Driftschicht 1 vom n--Typ im Diodenbereich 20 angeordnet, sondern ist ferner so angeordnet, dass sie in die Driftschicht 1 vom n--Typ im IGBT-Bereich 10 in einer Ebenenrichtung über eine Grenze zwischen dem Diodenbereich 20 und dem IGBT-Bereich 10 vorragt. Dieser vorragende Teil der Schicht LT zur Steuerung der Lebensdauer in der Ebenenrichtung hat eine Breite w, und die Schicht LT zur Steuerung der Lebensdauer erstreckt sich nur um diese Breite w weiter in den IGBT-Bereich 10.
  • Die leichten Ionen zum Ausbilden der Schicht LT zur Steuerung der Lebensdauer werden beispielsweise mit einer Implantationsdosis von 1,0 × 1010 bis 1,0 × 1012 Ionen/cm2 in Bezug auf eine Oberflächendichte und mit einer Implantationsenergie von mehreren Megaelektronenvolt bis mehrere zehn Megaelektronenvolt implantiert. Die leichten Ionen werden implantiert, während sie beispielsweise mittels einer Zyklotronvorrichtung beschleunigt werden. Die Tiefe einer Implantation in die Halbleitervorrichtung wird eingestellt, indem eine Beschleunigungsspannung (Implantationsenergie) eingestellt wird oder indem ein vor der Halbleitervorrichtung gelegener Absorber genutzt wird. Die leichten Ionen können durch eine Metallmaske oder ein dickes Resist abgeschirmt werden, um nur in einem Teil des IGBT-Bereichs 10 eine Ausbildung der Schicht LT zur Steuerung der Lebensdauer zu ermöglichen. Nach der Ionenimplantation wird ein Ausheilen zur Defekterholung bei einer Temperatur von beispielsweise 200 bis 450°C durchgeführt.
  • 4 zeigt eine Verteilung der Kristalldefektdichte in der Tiefenrichtung, die in der Schicht LT zur Steuerung der Lebensdauer im Halbleitersubstrat ausgebildet ist. Eine horizontale Achse zeigt eine Kristalldefektdichte [/cm2], und eine vertikale Achse zeigt eine Tiefe [µm] von der ersten Hauptoberfläche des Halbleitersubstrats aus.
  • Da die Schicht LT zur Steuerung der Lebensdauer gebildet wird, indem von der Seite der ersten Hauptoberfläche aus eine Ionenimplantation der leichten Ionen durchgeführt wird, wird ein Kristalldefekt in einem Bereich, in dem die leichten Ionen hindurchgehen, und einem Bereich, in dem die leichten Ionen stoppen, gebildet. Die Kristalldefektdichte ist im Durchgangsbereich, der die Anodenschicht vom p-Typ einschließt, konstant. Im Gegensatz dazu nimmt die Kristalldefektdichte im Stoppbereich plötzlich zu, was eine steile Spitze und die kürzeste Lebensdauer von Trägern zur Folge hat. Eine Tiefe, bei der diese Spitze der Kristalldefektdichte ausgebildet wird, wird als Tiefe des Maximums der Kristalldefektdichte bezeichnet. Die Schicht LT zur Steuerung der Lebensdauer wird auf solch eine Weise ausgebildet, dass diese Tiefe eine tiefere Position als die Zwischenposition CL der Driftschicht 1 vom n--Typ zwischen dem Ende der Anodenschicht 25 vom p-Typ in der Dickenrichtung (Anodenschichtende) und dem Ende der Kathodenschicht 26 vom n+-Typ in der Dickenrichtung (Kathodenschichtende) erreicht. Mit anderen Worten wird die Schicht LT zur Steuerung der Lebensdauer auf solch eine Weise ausgebildet, dass die Tiefe des Maximums der Kristalldefektdichte eine tiefere Position als eine Zwischenposition zwischen der ersten Hauptoberfläche und der zweiten Hauptoberfläche des Halbleitersubstrats einnimmt. Die Tiefe des Maximums der Kristalldefektdichte wird in einem Bereich von beispielsweise 30 bis 600 µm eingerichtet.
  • 5 ist eine Querschnittsansicht einer Halbleitervorrichtung 90 als Vergleichsbeispiel im Vergleich zur Halbleitervorrichtung 100 oder 101 gemäß der ersten bevorzugten Ausführungsform. Die Draufsicht der Halbleitervorrichtung 90 ist ähnlich jener der in 1 dargestellten Halbleitervorrichtung 100 oder jener der in 2 dargestellten Halbleitervorrichtung 101. Einer Struktur in 5, die der unter Bezugnahme auf 3 beschriebenen Struktur der Halbleitervorrichtung 100 oder 101 entspricht, ist das gleiche Zeichen gegeben, und eine zwischen den entsprechenden Strukturen sich überschneidende Beschreibung wird weggelassen.
  • In der in 5 dargestellten Halbleitervorrichtung 90 ist die Schicht LT zur Steuerung der Lebensdauer nur in einem oberen Schichtteil der Driftschicht 1 von n--Typ, nämlich nur an einer Position relativ nahe bei der Trägerspeicherschicht 2 vom n-Typ, angeordnet.
  • 6 zeigt eine Verteilung einer Träger- (Loch-) Dichte während eines Durchlassbetriebs der Diode im Diodenbereich 20 in sowohl der Halbleitervorrichtung 90 gemäß dem Vergleichsbeispiel als auch der Halbleitervorrichtung 100 gemäß der ersten bevorzugten Ausführungsform, die durch Simulation berechnet wurde. In 6 stellt eine horizontale Achse eine Tiefe [µm] von der ersten Hauptoberfläche des Halbleitersubstrats aus dar, und eine vertikale Achse stellt eine Träger-(Loch-)Dichte [/cm2] dar. Eine durchgezogene Linie stellt die Verteilung der Halbleitervorrichtung 100 gemäß der ersten bevorzugten Ausführungsform dar. Eine gestrichelte Linie stellt die Verteilung der Halbleitervorrichtung 90 gemäß dem Vergleichsbeispiel dar.
  • Man kann ersehen, dass in der Konfiguration der Halbleitervorrichtung 90 gemäß dem Vergleichsbeispiel eine Trägerdichte in einem zentralen Teil und um den zentralen Teil der Driftschicht herum vergleichsweise konstant ist und Träger vom zentralen Teil in Richtung der Kathodenschicht (Seite der rückseitigen Oberfläche) am rechten Ende der Zeichnung zunehmen. Im Gegensatz dazu nehmen in der Konfiguration der Halbleitervorrichtung 100 gemäß der ersten bevorzugten Ausführungsform Träger von der Seite der Anodenschicht (Seite der vorderen Oberfläche) am linken Ende der Zeichnung ab. In einem über einen zentralen Teil der Driftschicht hinausgehenden Teil wird die Menge an Trägern geringer als jene beim zentralen Teil der Driftschicht.
  • Dieses Ergebnis wird erzielt, indem ein Bereich angeordnet wird, in dem durch Implantation der leichten Ionen eine Kristalldefektdichte plötzlich erhöht wird, so dass die Lebensdauer am kürzesten wird, nämlich indem ein Bereich der maximalen Kristalldefektdichte in einer größeren Tiefe als die Zwischenposition CL der Driftschicht 1 vom n--Typ zwischen dem Anodenschichtende der Anodenschicht 25 vom p-Typ und dem Kathodenschichtende der Kathodenschicht 26 vom n+-Typ angeordnet wird. Dieses Ergebnis zeigt, dass eine Trägerdichte auf der Seite der rückseitigen Oberfläche niedriger als eine Trägerdichte beim zentralen Teil der Driftschicht 1 vom n--Typ wird.
  • 7 zeigt eine Erholungswellenform der Diode im Diodenbereich 20 in sowohl der Halbleitervorrichtung 90 gemäß dem Vergleichsbeispiel als auch der Halbleitervorrichtung 100 gemäß der ersten bevorzugten Ausführungsform, die durch Simulation berechnet wurde. In 7 stellt eine horizontale Achse die Zeit [µs] dar, und eine vertikale Achse stellt einen Anodenstrom IA [A] dar. Eine durchgezogene Linie stellt die Erholungswellenform der Halbleitervorrichtung 100 gemäß der ersten bevorzugten Ausführungsform dar. Eine gestrichelte Linie stellt die Erholungswellenform der Halbleitervorrichtung 90 gemäß dem Vergleichsbeispiel dar.
  • In der Konfiguration der Halbleitervorrichtung 90 gemäß dem Vergleichsbeispiel wird während eines Erholungsbetriebs eine zweite Spitze in einem Erholungsstrom erzeugt. Dies ist ein Lawinenstrom, der sich aus einem während des Erholungsbetriebs erzeugten, hohen elektrischen Feld ergibt, und die hohe zweite Spitze im Erholungsstrom bewirkt eine Reduzierung der Durchbruchtoleranz bei einer Erholung. Im Gegensatz dazu wird in der Konfiguration der Halbleitervorrichtung 100 gemäß der ersten bevorzugten Ausführungsform keine zweite Spitze in einem Erholungsstrom erzeugt. Wie in 6 dargestellt ist, wird in dem über den zentralen Teil der Driftschicht hinausgehenden Teil die Trägerdichte niedriger als jene bei einem zentralen Teil der Driftschicht. Dies bewirkt, dass sich eine Verarmungsschicht leichter als in der Halbleitervorrichtung 90 gemäß dem Vergleichsbeispiel in der Driftschicht ausdehnt, um eine Spitzenintensität des elektrischen Feldes zu reduzieren, was ermöglicht, einen Lawinenstrom während des Erholungsbetriebs zu unterdrücken. Infolgedessen wird eine Durchbruchtoleranz bei einer Erholung verbessert.
  • Wie oben unter Bezugnahme auf 3 und 4 beschrieben wurde, erreicht, obgleich die Schicht LT zur Steuerung der Lebensdauer so ausgebildet ist, dass sie eine tiefere Position als die Zwischenposition CL der Driftschicht 1 vom n--Typ zwischen dem Anodenschichtende der Anodenschicht 25 vom p-Typ und dem Kathodenschichtende der Kathodenschicht 26 vom n+-Typ erreicht, sie die Kathodenschicht 26 vom n+-Typ nicht. Diese Konfiguration bewirkt, dass Träger definitiv an einer Stelle direkt oberhalb der Kathodenschicht 26 vom n+-Typ gespeichert werden, um eine sanfte Erholung zu erreichen, durch die eine durch einen Erholungsstrom verursachte Stoßspannung unterdrückt wird, wodurch eine Durchbruchtoleranz bei einer Erholung verbessert wird.
  • Wie in 3 dargestellt ist, ist der Überstand bzw. die Verlängerung der Schicht LT zur Steuerung der Lebensdauer in den IGBT-Bereich 10 beschränkt, und die Breite des vorragenden Teils ist als w definiert. Wie in 3 und 4 dargestellt ist, wird, wenn eine Dicke von dem Anodenschichtende zu der Zwischenposition CL als t1 definiert wird und eine Dicke von der Zwischenposition CL zu einer Position der Tiefe des Maximums der Kristalldefektdichte als t2 definiert wird, die Breite w des vorragenden Teils so eingerichtet, dass sie Folgendes erfüllt: w > ((3 × t1) - t2)/2.
  • Im Grenzteil zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 ist die Verlängerung der Schicht LT zur Steuerung der Lebensdauer in den IGBT-Bereich 10 in einem Bereich angeordnet, in dem während des Durchlassbetriebs der Diode ein Strom vom Diodenbereich 20 aus dem Diodenbereich 20 fließen soll. In einem Bereich, in dem die Schicht LT zur Steuerung der Lebensdauer nicht vorhanden ist, nämlich in einem Bereich zwischen der Schicht LT zur Steuerung der Lebensdauer und dem Ende der Kathodenschicht 26 vom n+-Typ ist die Ausdehnung des Stroms in der horizontalen Richtung (Ebenenrichtung) im Wesentlichen gleich einem Umfang dieses Bereichs in der Tiefenrichtung. Auf der anderen Seite wird in einem Bereich, in dem die Schicht LT zur Steuerung der Lebensdauer vorhanden ist, die Ausdehnung des Stroms in der horizontalen Richtung im Wesentlichen gleich der Hälfte des Umfangs der Schicht LT zur Steuerung der Lebensdauer in der Tiefenrichtung.
  • Im Hinblick auf das Vorhergehende muss die in den IGBT-Bereich 10 hineinragende Verlängerungsbreite w der Schicht LT zur Steuerung der Lebensdauer größer als eine Summe der Dicke der Driftschicht 1 vom n--Typ in der Tiefenrichtung in einem Bereich ohne die Schicht LT zur Steuerung der Lebensdauer (t1 - t2) und einer Hälfte der Dicke der Driftschicht 1 vom n--Typ in der Tiefenrichtung in einem Bereich, in dem die Schicht LT zur Steuerung der Lebensdauer vorhanden ist, (t1 + t2) (die halbe Dicke ist (t1 + t2)/2) sein. Folglich wird die folgende Formel definiert: w > (t1 - t2) + (t1 + t2)/2. Durch Umformen dieser Formel wird die folgende Beziehung aufgestellt: w > ((3 × t1) - t2)/2. Eine Begrenzung der Verlängerungsbreite w auf solch eine Weise, um diese Beziehung zu erfüllen, erlaubt, dass durch das Anordnen der Schicht LT zur Steuerung der Lebensdauer eine Reduzierung des Schaltverlusts im IGBT-Bereich 10, während eine Zunahme der EIN-Spannung im IGBT-Bereich 10 unterdrückt wird, bewirkt wird. Infolgedessen werden eine Verbesserung der Durchbruchtoleranz bei einer Erholung und eine Verbesserung der IGBT-Charakteristiken gleichzeitig erzielt.
  • <Konfiguration eines IGBT-Bereichs>
  • <Partielle planare Konfiguration>
  • 8 ist eine partielle Draufsicht, die einen Bereich 82 vergrößert darstellt, der ein von gestrichelten Linien im IGBT-Bereich 10 in der in 1 dargestellten Halbleitervorrichtung 100 oder der in 2 dargestellten Halbleitervorrichtung 101 umgebener Bereich ist. Wie in 8 dargestellt ist, sind die Gates 11 von aktiven Gräben und die Gates 12 von Dummy-Gräben wie Streifen im IGBT-Bereich 10 angeordnet. In der Halbleitervorrichtung 100 erstrecken sich das Gate 11 eines aktiven Grabens und das Gate 12 eines Dummy-Grabens in der Längsrichtung des IGBT-Bereichs 10, und die Längsrichtung des IGBT-Bereichs 10 entspricht der Längsrichtung sowohl des Gates 11 eines aktiven Grabens als auch des Gates 12 eines Dummy-Grabens. In der Halbleitervorrichtung 101 kann, solange es keinen besonderen Unterschied zwischen der Längsrichtung und der Richtung der kurzen Seite des IGBT-Bereichs 10 gibt, die Rechts-Links-Richtung in der Zeichnungsebene als die Längsrichtung sowohl des Gates 11 eines aktiven Grabens als auch des Gates 12 eines Dummy-Grabens definiert werden oder kann die Aufwärts-Abwärts-Richtung in der Zeichnungsebene als die Längsrichtung sowohl des Gates 11 eines aktiven Grabens als auch des Gates 12 eines Dummy-Grabens definiert werden.
  • Das Gate 11 eines aktiven Grabens wird gebildet, indem die Elektrode 11a eines Gate-Grabens in einem im Halbleitersubstrat ausgebildeten Graben über den Isolierfilm 11b eines Gate-Grabens angeordnet wird. Das Gate 12 eines Dummy-Grabens wird gebildet, indem die Elektrode 12a eines Dummy-Grabens in einem im Halbleitersubstrat ausgebildeten Graben über den Isolierfilm 12b eines Dummy-Grabens angeordnet wird. Die Elektrode 11a eines Gate-Grabens des Gates 11 eines aktiven Grabens ist mit dem Gate-Pad 41c (1 und 2) elektrisch verbunden. Die Elektrode 12a eines Dummy-Grabens des Gates 12 eines Dummy-Grabens ist mit der auf der ersten Hauptoberfläche der Halbleitervorrichtung 100 oder 101 angeordneten Emitterelektrode elektrisch verbunden.
  • Die Sourceschicht 13 vom n+-Typ ist auf den entgegengesetzten Seiten des Gates 11 eines aktiven Grabens in dessen Breitenrichtung gesehen so angeordnet, dass sie den Isolierfilm 11b eines Gate-Grabens berührt. Die Sourceschicht 13 vom n+-Typ ist eine Halbleiterschicht, die zum Beispiel Arsen (As) oder Phosphor (P) als Störstelle vom n-Typ enthält und eine Störstellenkonzentration vom n-Typ von 1,0 × 1017 bis 1,0 × 1020/cm3 aufweist. Die Sourceschicht 13 vom n+-Typ ist mit der Kontaktschicht 14 vom p+-Typ in der Richtung, in der sich das Gate 11 eines aktiven Grabens erstreckt, abwechselnd ausgebildet. Die Kontaktschicht 14 vom p+-Typ ist ferner zwischen zwei einander benachbarten Gates 12 von Dummy-Gräben angeordnet. Die Kontaktschicht 14 vom p+-Typ ist eine Halbleiterschicht, die zum Beispiel Bor (B) oder Aluminium (AI) als Störstelle vom p-Typ enthält und eine Störstellenkonzentration vom p-Typ von 1,0 × 1015 bis 1,0 × 1020/cm3 aufweist.
  • Wie in 8 dargestellt ist, sind in der Konfiguration des IGBT-Bereichs 10 in der Halbleitervorrichtung 100 oder 101 drei Gates 11 von aktiven Gräben nebeneinander angeordnet, sind neben diesen drei Gates 11 von aktiven Gräben drei Gates 12 von Dummy-Gräben nebeneinander angeordnet und sind neben diesen drei Gates 12 von Dummy-Gräben drei Gates 11 von aktiven Gräben nebeneinander angeordnet. Auf diese Weise hat der IGBT-Bereich 10 eine Konfiguration, in der ein Satz der Gates 11 von aktiven Gräben und ein Satz der Gates 12 von Dummy-Gräben abwechselnd angeordnet sind. Während in 8 die Anzahl der einen Satz der Gates 11 von aktiven Gräben bildenden Gates 11 von aktiven Gräben Drei ist, kann jede beliebige Anzahl größer oder gleich Eins verwendet werden. Die Anzahl der einen Satz der Gates 12 von Dummy-Gräben bildenden Gates 12 von Dummy-Gräben kann ebenfalls zumindest Eins betragen. Die Anzahl der Gates 12 von Dummy-Gräben kann alternativ dazu Null sein. Alle, im IGBT-Bereich 10 angeordneten Graben-Gates können nämlich die Gates 11 von aktiven Gräben sein.
  • <Partielle Querschnittskonfiguration>
  • 9 ist eine in einer Richtung von Pfeilen entlang einer in 8 dargestellten Linie A-A genommene Querschnittsansicht. Die in 9 dargestellte Querschnittskonfiguration des IGBT-Bereichs 10 ist grundsätzlich die gleiche wie jene des in 3 dargestellten IGBT-Bereichs 10. Einer entsprechenden Struktur ist das gleiche Zeichen gegeben, und eine zwischen den entsprechenden Strukturen sich überschneidende Beschreibung wird weggelassen. Die in 9 dargestellte Querschnittskonfiguration ist keine Konfiguration beim Grenzteil zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20, so dass der vorragende Teil der Schicht LT zur Steuerung der Lebensdauer im IGBT-Bereich 10 nicht angeordnet ist.
  • 10 ist eine in einer Richtung von Pfeilen entlang einer in 8 dargestellten Linie B-B genommene Querschnittsansicht. Die in 10 dargestellte Querschnittskonfiguration des IGBT-Bereichs 10 unterscheidet sich von jener von 9 dadurch, dass, während die Querschnittskonfiguration von 10 in einer Richtung bestimmt ist, in der die Kontaktschichten 14 vom p+-Typ angeordnet sind, all die Schichten, die auf der Basisschicht 15 vom p-Typ näher zur ersten Hauptoberfläche gelegen ausgebildet sind, die Kontaktschichten 14 vom p+-Typ sind und die Sourceschicht 13 vom n+-Typ auf dieser Seite nicht beobachtet wird. Wie in 8 dargestellt ist, ist nämlich die Sourceschicht 13 vom n+-Typ auf der Basisschicht vom p-Typ so selektiv ausgebildet, dass sie näher zur ersten Hauptoberfläche liegt. Die hierin erwähnte Basisschicht vom p-Typ ist eine Bezeichnung, die die Basisschicht 15 vom p-Typ und die Kontaktschicht 14 vom p+-Typ zusammen angibt.
  • Mit Ausnahme dieses Punktes ist die in 10 dargestellte Querschnittskonfiguration des IGBT-Bereichs 10 im Wesentlichen die gleiche wie die in 3 dargestellte Querschnittskonfiguration des IGBT-Bereichs 10. Einer entsprechenden Struktur ist das gleiche Zeichen gegeben, und eine zwischen den entsprechenden Strukturen sich überschneidende Beschreibung wird weggelassen. Die in 10 dargestellte Querschnittskonfiguration ist keine Querschnittskonfiguration beim Grenzteil zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20, so dass der vorragende Teil der Schicht LT zur Steuerung der Lebensdauer im IGBT-Bereich 10 nicht angeordnet ist.
  • <Konfiguration eines Diodenbereichs>
  • <Partielle planare Konfiguration>
  • 11 ist eine partielle Draufsicht, die einen Bereich 83 vergrößert darstellt, der ein von gestrichelten Linien im Diodenbereich 20 in der in 1 dargestellten Halbleitervorrichtung 100 oder der in 2 dargestellten Halbleitervorrichtung 101 umgebener Bereich ist. Wie in 11 dargestellt ist, erstreckt sich im Diodenbereich 20 ein Gate 21 eines Diodengrabens entlang der ersten Hauptoberfläche der Halbleitervorrichtung 100 oder 101 von einem Ende in Richtung des anderen Endes des Diodenbereichs 20 als der Zellenbereich. Das Gate 21 eines Diodengrabens wird ausgebildet, indem die Elektrode 21a eines Diodengrabens in einem im Halbleitersubstrat im Diodenbereich 20 ausgebildeten Graben über den Isolierfilm 21b eines Diodengrabens angeordnet wird. Die Elektrode 21a eines Diodengrabens liegt über den Isolierfilm 21b eines Diodengrabens der Driftschicht 1 vom n--Typ gegenüber. Die Kontaktschicht 24 vom p+-Typ und die Anodenschicht 25 vom p-Typ sind zwischen zwei, einander benachbarten Gates 21 von Diodengräben angeordnet.
  • Die Kontaktschicht 24 vom p+-Typ ist eine Halbleiterschicht, die zum Beispiel Bor (B) oder Aluminium (AI) als Störstelle vom p-Typ enthält und eine Störstellenkonzentration vom p-Typ von 1,0 × 1015 bis 1,0 × 1020/cm3 aufweist. Die Anodenschicht 25 vom p-Typ ist eine Halbleiterschicht, die zum Beispiel Bor oder Aluminium als Störstelle vom p-Typ enthält und eine Störstellenkonzentration vom p-Typ von 1,0 × 1012 bis 1,0 × 1019/cm3 aufweist. Die Kontaktschicht 24 vom p+-Typ und die Anodenschicht 25 vom p-Typ sind in der Längsrichtung des Gates 21 eines Diodengrabens abwechselnd angeordnet.
  • <Partielle Querschnittskonfiguration>
  • 12 ist eine in einer Richtung von Pfeilen entlang einer in 11 dargestellten Linie C-C genommene Querschnittsansicht. Die Querschnittskonfiguration des Diodenbereichs 20, die in 12 dargestellt ist, ist die gleiche wie jene des Diodenbereichs 20, die in 3 dargestellt ist. Einer entsprechenden Struktur ist das gleiche Zeichen gegeben, und eine sich zwischen den entsprechenden Strukturen überschneidende Beschreibung wird weggelassen.
  • 13 ist eine in einer Richtung von Pfeilen entlang einer in 11 dargestellten Linie D-D genommene Querschnittsansicht. Die Querschnittskonfiguration des Diodenbereichs 20, die in 13 dargestellt ist, unterscheidet sich von jener von 12 dadurch, dass, während die Querschnittskonfiguration von 13 in einer Richtung bestimmt ist, in der die Anodenschichten 25 vom p-Typ angeordnet sind, die Kontaktschicht 24 vom p+-Typ zwischen der Anodenschicht 25 vom p-Typ und dem Barrierenmetall 5 nicht vorhanden ist und die Anodenschicht 25 vom p-Typ die erste Hauptoberfläche des Halbleitersubstrats bildet. Wie in 11 dargestellt ist, ist nämlich die Kontaktschicht 24 vom p+-Typ auf der Anodenschicht 25 vom p-Typ so selektiv ausgebildet, dass sie näher zur ersten Hauptoberfläche liegt.
  • <Konfiguration eines Abschlussbereichs>
  • 14 ist eine in einer Richtung von Pfeilen entlang einer in der in 1 dargestellten Halbleitervorrichtung 100 oder in der in 2 dargestellten Halbleitervorrichtung 101 angegebenen Linie E-E genommene Querschnittsansicht. Diese Querschnittsansicht stellt eine Konfiguration bei einem Grenzteil zwischen dem IGBT-Bereich 10 und dem Abschlussbereich 30 dar.
  • Wie in 14 dargestellt ist, ist im Abschlussbereich 30 in der Halbleitervorrichtung 100 oder 101 die Driftschicht 1 vom n--Typ zwischen der ersten Hauptoberfläche und der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet. Die erste Hauptoberfläche und die zweite Hauptoberfläche im Abschlussbereich liegen in der gleichen Ebene wie die erste Hauptoberfläche bzw. in der gleichen Ebene wie die zweite Hauptoberfläche in sowohl dem IGBT-Bereich 10 als auch dem Diodenbereich 20. Eine Driftschicht 1 vom n--Typ im Abschlussbereich 30 ist durchgehend und integral mit der Driftschicht 1 vom n--Typ in sowohl dem IGBT-Bereich 10 als auch dem Diodenbereich 20 in die gleiche Konfiguration ausgebildet.
  • Eine Abschluss-Wannenschicht 31 vom p-Typ ist auf der Driftschicht 1 vom n--Typ so angeordnet, dass sie näher zur ersten Hauptoberfläche liegt, nämlich zwischen der ersten Hauptoberfläche des Halbleitersubstrats und der Driftschicht 1 vom n--Typ. Die Abschluss-Wannenschicht 31 vom p-Typ ist eine Halbleiterschicht, die zum Beispiel Bor (B) oder Aluminium (AI) als Störstelle vom p-Typ enthält und zum Beispiel eine Störstellenkonzentration vom p-Typ von 1,0 × 1014 bis 1,0 × 1019/cm3 aufweist. Die Abschluss-Wannenschicht 31 vom p-Typ ist so angeordnet, dass sie den den IGBT-Bereich 10 und den Diodenbereich 20 enthaltenden Zellenbereich umgibt. Die Abschluss-Wannenschicht 31 vom p-Typ ist in eine Vielzahl ringartiger Schichten ausgebildet. Die Anzahl der Abschluss-Wannenschichten 31 vom p-Typ wird in Abhängigkeit von der Durchbruchspannungsauslegung für die Halbleitervorrichtung 100 oder 101 geeignet ausgewählt. Eine Kanalstoppschicht 32 vom n+-Typ ist ferner außerhalb der Abschluss-Wannenschicht 31 vom p-Typ angeordnet. Die Kanalstoppschicht 32 vom n+-Typ umgibt die Abschluss-Wannenschicht 31 vom p-Typ.
  • Die Abschluss-Kollektorschicht 16a vom p-Typ ist zwischen der Driftschicht 1 vom n--Typ und der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet. Die Abschluss-Kollektorschicht 16a vom p-Typ ist durchgehend und integral mit der Kollektorschicht 16 vom p-Typ im Zellenbereich ausgebildet. Aus diesem Grund kann die hierin erwähnte Kollektorschicht 16 vom p-Typ eine die Abschluss-Kollektorschicht 16a vom p-Typ einschließende Schicht sein.
  • Die Kollektorelektrode 7 ist auf der zweiten Hauptoberfläche des Halbleitersubstrats ausgebildet. Die Kollektorelektrode 7 ist als eine integrierte Elektrode ausgebildet, die sich von dem den IGBT-Bereich 10 und den Diodenbereich 20 enthaltenden Zellenbereich durchgehend zum Abschlussbereich 30 erstreckt. Die Emitterelektrode 6, die sich vom Zellenbereich aus durchgehend erstreckt, und eine von der Emitterelektrode 6 getrennte Abschlusselektrode 6a sind auf der ersten Hauptoberfläche des Halbleitersubstrats im Abschlussbereich 30 ausgebildet.
  • Die Emitterelektrode 6 und die Abschlusselektrode 6a sind über einen halbisolierenden Film 33 miteinander elektrisch verbunden. Der halbisolierende Film 33 kann zum Beispiel ein halbisolierender Siliziumnitrid-(sinSiN-)Film sein. Die Abschlusselektrode 6a, die Abschluss-Wannenschicht 31 vom p-Typ und die Kanalstoppschicht 32 vom n+-Typ sind über ein Kontaktloch, das in dem auf der ersten Hauptoberfläche im Abschlussbereich 30 angeordneten Zwischenschicht-Isolierfilm 4 ausgebildet ist, elektrisch verbunden. Im Abschlussbereich 30 ist ein Abschluss-Schutzfilm 34 angeordnet, um die Emitterelektrode 6, die Abschlusselektrode 6a und den halbisolierenden Film 33 zu bedecken. Der Abschluss-Schutzfilm 34 kann beispielsweise aus Polyimid geschaffen sein.
  • 15 ist eine in einer Richtung von Pfeilen entlang einer in der in 1 dargestellten Halbleitervorrichtung 100 angegebenen Linie F-F genommene Querschnittsansicht. Diese Querschnittsansicht stellt eine Konfiguration bei einem Grenzteil zwischen dem Diodenbereich 20 und dem Abschlussbereich 30 dar. Die Querschnittsansicht von 15 ist in einer Richtung genommen, in der sich das Gate 21 eines Diodengrabens erstreckt und sich ein Ende des Gates 21 eines Diodengrabens in dessen Verlaufsrichtung in die Abschluss-Wannenschicht 31 vom p-Typ erstreckt.
  • Wie in 15 dargestellt ist, ist die Schicht LT zur Steuerung der Lebensdauer im Diodenbereich 20 nicht nur in der Driftschicht 1 vom n--Typ im Diodenbereich 20 angeordnet, sondern ist auch so angeordnet, dass sie in die Driftschicht 1 vom n--Typ im Abschlussbereich 30 über eine Grenze zwischen dem Diodenbereich 20 und dem Abschlussbereich 30 vorragt. Dieser vorragende Teil der Schicht LT zur Steuerung der Lebensdauer hat eine Breite w, welche die gleiche wie die Breite w des vorragenden Teils der Schicht LT zur Steuerung der Lebensdauer ist, die über die Grenze zwischen dem Diodenbereich 20 und dem IGBT-Bereich 10 in den IGBT-Bereich 10 vorragt, wie in oben beschrieben wurde. Wie in 3 und 4 dargestellt ist, wird wie im oben beschriebenen Fall, wenn eine Dicke vom Anodenschichtende zur Zwischenposition CL als t1 definiert wird und eine Dicke von der Zwischenposition CL zu einer Position der Tiefe des Maximums der Kristalldefektdichte als t2 definiert wird, die Breite w des vorragenden Teils so eingerichtet, dass Folgendes erfüllt wird: w > ((3 × t1) - t2)/2. Eine Begrenzung der Verlängerungsbreite w erlaubt, dass durch das Anordnen des Schicht LT zur Steuerung der Lebensdauer eine Reduzierung des Schaltverlusts im IGBT-Bereich 10, während eine Zunahme der EIN-Spannung im IGBT-Bereich 10 unterdrückt wird, bewirkt wird. Infolgedessen werden eine Verbesserung der Durchbruchtoleranz bei einer Erholung und eine Verbesserung von IGBT-Charakteristiken gleichzeitig erreicht.
  • <Modifikationen>
  • 16 ist Querschnittsansicht, die eine Konfiguration bei einem Grenzteil zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 in einer Halbleitervorrichtung gemäß einer Modifikation der ersten bevorzugten Ausführungsform darstellt. Diese Querschnittsansicht entspricht der in 3 dargestellten Querschnittsansicht. Die Querschnittskonfiguration von 16 unterscheidet sich von der Querschnittskonfiguration von 3 dadurch, dass die auf der zweiten Hauptoberfläche im IGBT-Bereich 10 angeordnete Kollektorschicht 16 vom p-Typ von einer Grenze zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 um einen Abstand U1 in den Diodenbereich 20 vorragt. Dadurch, dass man die Kollektorschicht 16 vom p-Typ auf diese Weise in den Diodenbereich 20 vorragen lässt, ist es möglich, einen Abstand zwischen der Kathodenschicht 26 vom n+-Typ im Diodenbereich 20 und dem Gate 11 eines aktiven Grabens zu vergrößern. Selbst wenn eine Spannung zur Gate-Ansteuerung während des Betriebs einer Freilaufdiode an das Gate 11 eines aktiven Grabens angelegt wird, wird es somit noch möglich, einen Fluss eines Stroms von einem Kanal, der dem Gate 11 eines aktiven Grabens im IGBT-Bereich 10 benachbart ausgebildet wird, in die Kathodenschicht 26 vom n+-Typ zu unterdrücken. Beispielsweise kann der Abstand U1 100 µm betragen. Der Abstand U1 kann abhängig vom Verwendungszweck der Halbleitervorrichtung 100 oder 101 auf Null oder einen Abstand von weniger als 100 µm festgelegt werden.
  • Der vorhergehende Bereich, in dem die Kollektorschicht 16 vom p-Typ von der Grenze zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 um den Abstand U1 in den Diodenbereich 20 vorragt, wird als Grenzbereich bezeichnet. Der Grenzbereich kann nicht nur beim Grenzteil zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20, sondern auch beim Grenzteil zwischen dem Diodenbereich 20 und dem Abschlussbereich 30 vorgesehen werden.
  • Bei Vorhandensein des Grenzbereichs wird, falls der Abstand U1 des Grenzbereichs geringer als die Breite w des vorragenden Teils der Schicht LT zur Steuerung der Lebensdauer ist, die Schicht LT zur Steuerung der Lebensdauer so angeordnet, dass sie sich vom Diodenbereich 20 über den Grenzbereich zum IGBT-Bereich 10 erstreckt, wie in 16 dargestellt ist. Falls der Abstand U1 des Grenzbereichs größer als die Breite w des vorragenden Teils der Schicht LT zur Steuerung der Lebensdauer ist, wird die Schicht LT zur Steuerung der Lebensdauer so angeordnet, dass sie sich vom Diodenbereich 20 zum Grenzbereich erstreckt.
  • 17 ist eine Querschnittsansicht, die eine Konfiguration bei einem Grenzteil zwischen dem Diodenbereich 20 und dem Abschlussbereich 30 in einer Halbleitervorrichtung gemäß einer Modifikation der ersten bevorzugten Ausführungsform darstellt. Diese Querschnittsansicht entspricht der in 15 dargestellten Querschnittsansicht. Wie in 17 dargestellt ist, ist die Abschluss-Kollektorschicht 16a vom p-Typ auf solch eine Weise angeordnet, dass ein näher zum Diodenbereich 20 gelegenes Ende der Abschluss-Kollektorschicht 16a vom p-Typ um einen Abstand U2 in den Diodenbereich 20 vorragt. Dadurch, dass man die Abschluss-Kollektorschicht 16a vom p-Typ auf diese Weise in den Diodenbereich 20 vorragen lässt, wird ermöglicht, einen Abstand zwischen der Kathodenschicht 26 vom n+-Typ im Diodenbereich 20 und der Abschluss-Wannenschicht 31 vom p-Typ zu vergrößern. Dies reduziert eine Wahrscheinlichkeit, dass die Abschluss-Wannenschicht 31 vom p-Typ als Anode einer Diode arbeitet. Der Abstand U2 kann beispielsweise 100 µm betragen.
  • Bei Vorhandensein des Grenzbereichs wird, falls der Abstand U2 des Grenzbereichs geringer als die Breite w des vorragenden Teils der Schicht LT zur Steuerung der Lebensdauer ist, die Schicht LT zur Steuerung der Lebensdauer so angeordnet, dass sie sich vom Diodenbereich 20 über den Grenzbereich zum Abschlussbereich 30 erstreckt, wie in 17 dargestellt ist. Falls der Abstand U2 des Grenzbereichs größer als die Breite w des vorragenden Teils der Schicht LT zur Steuerung der Lebensdauer ist, wird die Schicht LT zur Steuerung der Lebensdauer so angeordnet, dass sie sich vom Diodenbereich 20 zum Grenzbereich erstreckt.
  • <Verfahren zum Herstellen eines RC-IGBT>
  • Als Nächstes wird ein Verfahren zum Herstellen der Halbleitervorrichtung 100 oder 101 als RC-IGBT unter Bezugnahme auf 18 bis 28, die Herstellungsschritte sequentiell darstellen, beschrieben.
  • Wie in 18 dargestellt ist, wird zunächst ein Halbleitersubstrat, um die Driftschicht 1 vom n--Typ auszubilden, präpariert. Ein als das Halbleitersubstrat zu verwendendes Substrat kann zum Beispiel ein eine Störstelle vom n-Typ enthaltender Wafer vom n-Typ sein, der ein durch das Zonenschmelz- bzw. Floating-Zone-(FZ-)Verfahren gebildeter sogenannter FZ-Wafer sein kann oder ein durch das Czochralski-(MCZ-)Verfahren mit angelegtem Magnetfeld gebildeter sogenannter MCZ-Wafer sein kann. Die Konzentration der Störstelle vom n-Typ im Halbleitersubstrat wird in Abhängigkeit von der Durchbruchspannung der auszubildenden Halbleitervorrichtung geeignet ausgewählt. Falls die Halbleitervorrichtung so ausgebildet werden soll, dass sie zum Beispiel eine Durchbruchspannung von 1200 V aufweist, wird die Konzentration der Störstelle vom n-Typ auf solch eine Weise eingestellt, dass der Driftschicht 1 vom n--Typ, um das Halbleitersubstrat auszubilden, ein spezifischer Widerstand in einem Bereich von etwa 40 bis etwa 120 Ω·cm verliehen wird. Wie in 18 dargestellt ist, wird in einem Schritt zum Präparieren des Halbleitersubstrats das Halbleitersubstrat ganz von der Driftschicht 1 vom n--Typ gebildet. Indem man Störstellenionen vom p-Typ oder n-Typ von der Seite der ersten Hauptoberfläche oder der zweiten Hauptoberfläche des Halbleitersubstrats aus implantiert und man dann einen thermischen Prozess durchführt, um die implantierten Ionen im Halbleitersubstrat diffundieren zu lassen, wird eine Halbleiterschicht vom p-Typ oder n-Typ gebildet, um die Halbleitervorrichtung 100 oder 101 herzustellen.
  • Wie in 18 dargestellt ist, enthält das die Driftschicht 1 vom n--Typ bildende Halbleitersubstrat einen Bereich, der zum IGBT-Bereich 10 wird, und einen Bereich, der zum Diodenbereich 20 wird. Obgleich in 18 nicht dargestellt wird ein Bereich, der zum Abschlussbereich 30 ist, um die Bereiche, die zu dem IGBT-Bereich 10 und dem Diodenbereich 20 werden, angeordnet. Während die folgende Beschreibung vorwiegend für ein Verfahren zum Herstellen der Konfigurationen des IGBT-Bereichs 10 und des Diodenbereichs 20 in der Halbleitervorrichtung 100 oder 101 gedacht ist, kann der Abschlussbereich 30 in der Halbleitervorrichtung 100 oder 101 durch ein allgemein bekanntes Verfahren hergestellt werden. Falls beispielsweise ein FLR mit der Abschluss-Wannenschicht 31 vom p-Typ als eine eine Durchbruchspannung beibehaltende Struktur im Abschlussbereich 30 ausgebildet werden soll, kann dieser FLR gebildet werden, indem Störstellenionen vom p-Typ implantiert werden, bevor der IGBT-Bereich 10 und der Diodenbereich 20 in der Halbleitervorrichtung 100 oder 101 prozessiert werden. Alternativ dazu kann dieser FLR gebildet werden, indem Störstellenionen vom p-Typ mit einer Ionenimplantation einer Störstelle vom p-Typ gleichzeitig in den IGBT-Bereich 10 oder den Diodenbereich 20 in der Halbleitervorrichtung 100 implantiert werden.
  • Wie in 19 dargestellt ist, wird als Nächstes von der Seite der ersten Hauptoberfläche des Halbleitersubstrats aus eine Störstelle vom n-Typ wie etwa Phosphor (P) implantiert, um die Trägerspeicherschicht 2 vom n-Typ auszubilden. Ferner wird von der Seite der ersten Hauptoberfläche des Halbleitersubstrats aus eine Störstelle vom p-Typ wie etwa Bor (B) implantiert, um die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ auszubilden. Die Trägerspeicherschicht 2 vom n-Typ, die Basisschicht 15 vom p -Typ und die Anodenschicht 25 vom p-Typ werden gebildet, indem man nach einem Implantieren der Störstellenionen in das Halbleitersubstrat die Störstellenionen mittels eines thermischen Prozesses diffundieren lässt. Ionen der Störstelle vom n-Typ und der Störstelle vom p-Typ werden nach einer Implementierung eines Maskenprozesses auf der ersten Hauptoberfläche des Halbleitersubstrats implantiert, so dass die Trägerspeicherschicht 2 vom n-Typ, die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ auf der ersten Hauptoberfläche des Halbleitersubstrats selektiv ausgebildet werden. Die Trägerspeicherschicht 2 vom n-Typ, die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ werden in dem IGBT-Bereich 10 und dem Diodenbereich 20 ausgebildet und werden mit der Abschluss-Wannenschicht 31 vom p-Typ im Abschlussbereich 30 verbunden.
  • Der Maskenprozess meint einen Prozess, bei dem ein Resist auf das Halbleitersubstrat aufgebracht und eine Öffnung in einem vorbestimmten Bereich des Resists mittels Fotolithografie gebildet wird, wodurch eine Maske auf dem Halbleitersubstrat gebildet wird, die zum Implantieren von Ionen in den vorbestimmten Bereich des Halbleitersubstrats oder zum Durchführen einer Ätzung verwendet werden soll.
  • Die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ können gebildet werden, indem man Ionen der Störstelle vom p-Typ gleichzeitig in diese Schichten implantiert. In diesem Fall werden die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ in die gleiche Konfiguration mit der gleichen Tiefe und der gleichen Störstellenkonzentration vom p-Typ ausgebildet. Alternativ dazu können die Ionen der Störstelle vom p-Typ nach Implementierung des Maskenprozesses getrennt in die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ implantiert werden, wodurch die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ in verschiedene Tiefen und verschiedene Störstellenkonzentrationen vom p-Typ ausgebildet werden.
  • Die in einem anderen Querschnitt auszubildende Abschluss-Wannenschicht 31 vom p-Typ kann angeordnet werden, indem man Ionen der Störstelle vom p-Typ gleichzeitig mit einer Ausbildung der Anodenschicht 25 vom p-Typ implantiert. In diesem Fall können die Abschluss-Wannenschicht 31 vom p-Typ und die Anodenschicht 25 vom p-Typ in die gleiche Konfiguration mit der gleichen Tiefe und der gleichen Störstellenkonzentration vom p-Typ ausgebildet werden. In einem anderen Fall können die Abschluss-Wannenschicht 31 vom p-Typ und die Anodenschicht 25 vom p-Typ gebildet werden, indem man Ionen der Störstelle vom p-Typ in diese Schichten auf solch eine Weise gleichzeitig implantiert, um unterschiedliche Störstellenkonzentrationen vom p-Typ in der Abschluss-Wannenschicht 31 vom p-Typ und der Anodenschicht 25 vom p-Typ auszubilden. Dies kann realisiert werden, indem ein Öffnungsverhältnis unter Verwendung einer gitterartigen Maske für eine dieser Schichten oder beide geändert wird.
  • Ionen der Störstelle vom p-Typ können nach Implementierung des Maskenprozesses getrennt in die Abschluss-Wannenschicht 31 vom p-Typ und die Anodenschicht 25 vom p-Typ implantiert werden, wodurch die Abschluss-Wannenschicht 31 vom p-Typ und die Anodenschicht 25 vom p-Typ in unterschiedliche Tiefen und unterschiedliche Störstellenkonzentrationen vom p-Typ gebildet werden. Die Abschluss-Wannenschicht 31 vom p-Typ, die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ können gebildet werden, indem man Ionen der Störstelle vom p-Typ gleichzeitig implantiert.
  • Wie in 20 dargestellt ist, wird als Nächstes nach Implementierung des Maskenprozesses in die Basisschicht 15 vom p-Typ auf der Seite der ersten Hauptoberfläche im IGBT-Bereich 10 eine Störstelle vom n-Typ selektiv implantiert, um die Sourceschicht 13 vom n+-Typ zu bilden. Die implantierte Störstelle vom n-Typ kann zum Beispiel Arsen (As) oder Phosphor (P) sein.
  • Wie in 21 dargestellt ist, werden als Nächstes von der ersten Hauptoberfläche des Halbleitersubstrats aus Gräben 8 so ausgebildet, dass sie die Driftschicht 1 vom n--Typ erreichen, während sie die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ durchdringen. Im IGBT-Bereich 10 weist der die Sourceschicht 13 vom n+-Typ durchdringende Graben 8 eine Seitenwand auf, die einen Teil der Sourceschicht 13 vom n+-Typ bildet. Der Graben 8 kann gebildet werden, indem ein Oxidfilm wie etwa ein SiO2-Film auf dem Halbleitersubstrat abgeschieden wird, dann eine Öffnung im Oxidfilm durch den Maskenprozess an einer Position gebildet wird, wo der Graben 8 ausgebildet werden soll, und das Halbleitersubstrat unter Verwendung des Oxidfilms mit der Öffnung als Maske geätzt wird. In 21 sind der Pitch bzw. der Abstand von Mitte zu Mitte der im IGBT-Bereich 10 ausgebildeten Gräben 8 und jener der im Diodenbereich 20 ausgebildeten Gräben 8 einander gleich. Der Abstand von Mitte zu Mitte der Gräben 8 kann sich jedoch zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 unterscheiden. Ein Muster des Abstands von Mitte zu Mitte der Gräben 8 in Draufsicht kann geeignet geändert werden, indem ein Maskenmuster für den Maskenprozess geändert wird.
  • Wie in 22 dargestellt ist, wird als Nächstes das Halbleitersubstrat in einer sauerstoffhaltigen Atmosphäre erhitzt, um einen Oxidfilm 9 auf der Innenwand des Grabens 8 und auf der ersten Hauptoberfläche des Halbleitersubstrats auszubilden. Von dem auf der Innenwand der Gräben 8 gebildeten Oxidfilm 9 wird der in den Gräben 8 im IGBT-Bereich 10 gebildete Oxidfilm 9 der Isolierfilm 11b eines Gate-Grabens des Gates 11 eines aktiven Grabens und der Isolierfilm 12b eines Dummy-Grabens des Gates 12 eines Dummy-Grabens. Der im Graben 8 im Diodenbereich 20 ausgebildete Oxidfilm 9 wird der Isolierfilm 21b eines Diodengrabens. Der auf der ersten Hauptoberfläche des Halbleitersubstrats ausgebildete Oxidfilm 9 wird in einem später durchgeführten Schritt entfernt.
  • Wie in 23 dargestellt ist, wird als Nächstes mit einer Störstelle vom n-Typ oder p-Typ dotiertes Polysilizium beispielsweise durch chemische Gasphasenabscheidung (CVD) in den Gräben 8 abgeschieden, in denen der Oxidfilm 9 auf deren Innenwänden ausgebildet ist, wodurch die Elektrode 11a eines Gate-Grabens, die Elektrode 12a eines Dummy-Grabens und die Elektrode 21a eines Diodengrabens gebildet werden.
  • Wie in 24 dargestellt ist, wird als Nächstes der Zwischenschicht-Isolierfilm 4 auf der Elektrode 11a eines Gate-Grabens des Gates 11 eines aktiven Grabens im IGBT-Bereich 10 gebildet. Der auf der ersten Hauptoberfläche des Halbleitersubstrats vorhandene Oxidfilm 9 wird dann entfernt. Der Zwischenschicht-Isolierfilm 4 kann zum Beispiel ein SiO2-Film sein. Der Maskenprozess wird dann durchgeführt, um Kontaktlöcher im abgeschiedenen Zwischenschicht-Isolierfilm 4 auszubilden. Die Kontaktlöcher werden auf der Sourceschicht 13 vom n+-Typ, auf der Kontaktschicht 14 vom p+-Typ, auf der Kontaktschicht 24 vom p+-Typ, auf der Elektrode 12a eines Dummy-Grabens und auf der Elektrode 21a eines Diodengrabens ausgebildet.
  • Als Nächstes wird, wie in 25 dargestellt ist, das Barrierenmetall 5 auf der ersten Hauptoberfläche des Halbleitersubstrats und auf dem Zwischenschicht-Isolierfilm 4 gebildet. Ferner wird die Emitterelektrode 6 auf dem Barrierenmetall 5 ausgebildet. Das Barrierenmetall 5 wird gebildet, indem Titannitrid durch physikalische Gasphasenabscheidung (PVD) oder CVD abgeschieden wird.
  • Die Emitterelektrode 6 kann gebildet werden, indem eine Aluminium-Silizium-Legierung (AI-Si-basierte Legierung) auf dem Barrierenmetall 5 mittels PVD wie etwa beispielsweise Sputtern oder Verdampfung abgeschieden wird. Ferner kann die Emitterelektrode 6 eine durch stromloses Plattieren oder elektrolytisches Plattieren auf der resultierenden Aluminium-Silizium-Legierung gebildete Nickellegierung (Ni-Legierung) enthalten. Die Nutzung einer Plattierung zum Ausbilden der Emitterelektrode 6 macht es möglich, einen dicken Metallfilm als die Emitterelektrode 6 einfach auszubilden. Dies erhöht die Wärmekapazität der Emitterelektrode 6, um eine Verbesserung der Wärmebeständigkeit zu ermöglichen. Falls die Nickellegierung ferner mittels eines Plattierungsprozesses nach Ausbildung der Emitterelektrode 6 unter Verwendung der Aluminium-Silizium-Legierung mittels PVD gebildet werden soll, kann der Plattierungsprozess zum Ausbilden der Nickellegierung nach Implementierung eines Prozesses auf dem Halbleitersubstrat auf der Seite der zweiten Hauptoberfläche durchgeführt werden.
  • Wie in 25 dargestellt ist, wird als Nächstes eine Resistmaske RM gebildet. Die Resistmaske RM hat einen Öffnungsteil, der einem oberen Teil des IGBT-Bereichs 10 im Grenzteil zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 entspricht und einem oberen Teil des Diodenbereichs 20 entspricht. Leichte Ionen wie etwa Helium- oder Wasserstoffionen (Protonen) werden dann von oberhalb der Resistmaske RM mittels einer Ionenimplantation eingeführt, wodurch die Schicht LT zur Steuerung der Lebensdauer in der Driftschicht 1 vom n--Typ unter dem Öffnungsteil gebildet wird. Die leichten Ionen werden beispielsweise mit einer Implantationsdosis von 1,0 × 1010 bis 1,0 × 1012 Ionen/cm2 in Bezug auf eine Oberflächendichte und mit einer Implantationsenergie von mehreren Megaelektronenvolt bis mehrere zehn Megaelektronenvolt implantiert. Nach der Ionenimplantation wird ein Ausheilen (thermischer Prozess) zum partiellen Regenerieren von Defekten zum Beispiel bei einer Temperatur von 200 bis 450°C durchgeführt. Der Zeitpunkt des Ausheilens kann frei bestimmt werden, solange das Ausheilen nach einer Implantation der leichten Ionen durchgeführt wird. Die Resistmaske RM kann durch eine Metallmaske ersetzt werden.
  • Wie in 26 dargestellt ist, wird als Nächstes das Halbleitersubstrat auf der Seite der zweiten Hauptoberfläche poliert, um das Halbleitersubstrat auf eine vorbestimmte ausgelegte Dicke abzudünnen. Die Dicke des Halbleitersubstrats nach dem Polieren kann zum Beispiel von 30 bis 600 µm reichen. Dieses Abdünnen wird auf solch eine Weise durchgeführt, dass die Schicht LT zur Steuerung der Lebensdauer nach dem Abdünnen beispielsweise eine Tiefe in einer tieferen Stelle als die Zwischenposition CL der Driftschicht 1 vom n--Typ, die in 3 dargestellt ist, aufweist.
  • Wie in 27 dargestellt ist, wird als Nächstes von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus eine Störstelle vom n-Typ implantiert, um die Pufferschicht 3 vom n-Typ auszubilden. Eine Störstelle vom p-Typ wird danach von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus implantiert, um die Kollektorschicht 16 vom p-Typ zu bilden. Die Pufferschicht 3 vom n-Typ kann in dem IGBT-Bereich 10, dem Diodenbereich 20 und dem Abschlussbereich 30 ausgebildet werden oder kann nur in dem IGBT-Bereich 10 oder dem Diodenbereich 20 ausgebildet werden.
  • Die Pufferschicht 3 vom n-Typ kann gebildet werden, indem beispielsweise Phosphor- (P-) Ionen implantiert werden. Alternativ dazu kann die Pufferschicht 3 vom n-Typ gebildet werden, indem Protonen (H+) implantiert werden. In einem anderen Fall kann die Pufferschicht 3 vom n-Typ gebildet werden, indem sowohl Protonen als auch Phosphor implantiert werden. Protonen können in eine tiefe Position von der zweiten Hauptoberfläche des Halbleitersubstrats aus mit einer verhältnismäßig geringen Beschleunigungsenergie implantiert werden. Ein Ändern der Beschleunigungsenergie macht es möglich, die Implantationstiefe von Protonen verhältnismäßig einfach zu ändern. Aus diesem Grund ermöglicht ein mehrmaliges Implantieren von Protonen unter Änderung einer Beschleunigungsenergie während der Ausbildung der Pufferschicht 3 vom n-Typ unter Verwendung von Protonen, dass die resultierende Pufferschicht 3 vom n-Typ eine größere Breite in der Dickenrichtung des Halbleitersubstrats als die aus Phosphor geschaffene Pufferschicht 3 vom n-Typ aufweist.
  • Phosphor als n-Typ erreicht eine höhere Aktivierungsrate als Protonen. Somit wird selbst in dem abgedünnten Halbleitersubstrat bei Verwendung von Phosphor zum Ausbilden der Pufferschicht 3 vom n-Typ ein Durchgriff einer Verarmungsschicht noch zuverlässiger unterdrückt. Zum weiteren Abdünnen des Halbleitersubstrats werden sowohl Protonen als auch Phosphor vorzugsweise implantiert, um die Pufferschicht 3 vom n-Typ auszubilden. In diesem Fall werden Protonen in eine tiefere Position von der zweiten Hauptoberfläche aus als Phosphor implantiert.
  • Die Kollektorschicht 16 vom p-Typ kann gebildet werden, indem zum Beispiel Bor (B) implantiert wird. Die Kollektorschicht 16 vom p-Typ wird ferner im Abschlussbereich 30 gebildet, und die Kollektorschicht 16 vom p-Typ im Abschlussbereich 30 wird die Abschluss-Kollektorschicht 16a vom p-Typ. Nach der Ionenimplantation von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus wird die zweite Hauptoberfläche einem Laser-Ausheilen unterzogen, indem sie mit einem Laser bestrahlt wird, um das implantierte Bor zu aktivieren, wodurch die Kollektorschicht 16 vom p-Typ gebildet wird. Zu dieser Zeit wird Phosphor, der in eine verhältnismäßig flache Position von der zweiten Hauptoberfläche des Halbleitersubstrats aus zum Ausbilden der Pufferschicht 3 vom n-Typ implantiert wurde, ebenfalls gleichzeitig aktiviert. Im Gegensatz dazu werden Protonen bei einer verhältnismäßig niedrigen Ausheiltemperatur in einem Bereich von 380 bis 420°C aktiviert. Aus diesem Grund ist nach einer Implantation der Protonen darauf zu achten, dass das Halbleitersubstrat in anderen Schritten als einem Schritt zum Aktivieren der Protonen nicht ganz auf eine höhere Temperatur als der Bereich von 380 bis 420°C gebracht wird. Das Laser-Ausheilen ermöglicht, dass das Halbleitersubstrat nur in der Umgebung der zweiten Hauptoberfläche auf eine hohe Temperatur gebracht wird, so dass es auch nach einer Implantation der Protonen zum Aktiveren der Störstelle vom n-Typ oder Störstelle vom p-Typ zur Verfügung steht.
  • Wie in 28 dargestellt ist, wird als Nächstes die Kathodenschicht 26 vom n+-Typ im Diodenbereich 20 gebildet. Die Kathodenschicht 26 vom n+-Typ kann gebildet werden, indem zum Beispiel Phosphor (P) implantiert wird. Die Implantationsdosis einer Störstelle vom n-Typ zum Ausbilden der Kathodenschicht 26 vom n+-Typ ist größer als die Implantationsdosis der Störstelle vom p-Typ zum Ausbilden der Kollektorschicht 16 vom p-Typ. Obgleich die Tiefe der Kollektorschicht 16 vom p-Typ und jene der Kathodenschicht 26 vom n+-Typ von der zweiten Hauptoberfläche aus in 28 einander gleich dargestellt sind, ist die Tiefe der Kathodenschicht 26 vom n+-Typ gleich jener der Kollektorschicht 16 vom p-Typ oder größer. Ein Bereich zum Ausbilden der Kathodenschicht 26 vom n+-Typ muss als Halbleiter vom n-Typ konfiguriert werden, indem die Störstelle vom n-Typ in einen mit der Störstelle vom p-Typ implantierten Bereich implantiert wird. Somit wird die Konzentration der implantierten Störstelle vom n-Typ höher als die Konzentration der Störstelle vom p-Typ im gesamten Bereich zum Ausbilden der Kathodenschicht 26 vom n+-Typ eingestellt
  • Als Nächstes wird die Kollektorelektrode 7 auf der zweiten Hauptoberfläche des Halbleitersubstrats gebildet, um die in 3 dargestellte Querschnittskonfiguration zu erhalten. Die Kollektorelektrode 7 wird auf der zweiten Hauptoberfläche so ausgebildet, dass sie sich ganz über den IGBT-Bereich 10, den Diodenbereich 20 und den Abschlussbereich 30 erstreckt. Die Kollektorelektrode 7 kann so ausgebildet sein, dass sie sich ganz über die zweite Hauptoberfläche des Wafers vom n-Typ als das Halbleitersubstrat erstreckt. Die Kollektorelektrode 7 kann gebildet werden, indem zum Beispiel eine Aluminium-Silizium-Legierung (AI-Si-basierte Legierung) oder Titan (Ti) mittels PVD wie etwa Sputtern oder Verdampfung abgeschieden wird. Alternativ dazu kann die Kollektorelektrode 7 gebildet werden, indem beispielsweise eine Vielzahl von Metallen wie etwa eine Aluminium-Silizium-Legierung, Titan, Nickel und Gold gestapelt wird. Die Kollektorelektrode 7 kann ferner einen metallischen Film enthalten, der durch stromloses Plattieren oder elektrolytisches Plattieren auf einem mittels PVD gebildeten metallischen Film ausgebildet wird.
  • Als Ergebnis der oben beschriebenen Schritte wird die Halbleitervorrichtung 100 oder 101 geschaffen. Mehrere Halbleitervorrichtungen 100 oder 101 werden in einem Matrixmuster in einem Wafer vom n-Typ gebildet. Indem man den Wafer vom n-Typ durch Zerteilen mit einem Laser oder Zerteilen mit einem Messer in die Halbleitervorrichtungen 100 oder 101 vereinzelt, wird die Ausbildung der Halbleitervorrichtung 100 oder 101 abgeschlossen.
  • Die bevorzugte Ausführungsform der vorliegenden Offenbarung kann innerhalb des Umfangs der Offenbarung, soweit erforderlich, modifiziert oder weggelassen werden.
  • Obgleich die Offenbarung im Detail dargestellt und beschrieben wurde, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2011216825 [0003]

Claims (6)

  1. Halbleitervorrichtung, aufweisend einen Transistor und eine Diode, die in einem gemeinsamen Halbleitersubstrat ausgebildet sind, wobei das Halbleitersubstrat aufweist: einen Transistorbereich (10), in dem der Transistor ausgebildet ist; und einen Diodenbereich (20), in dem die Diode ausgebildet ist, wobei der Transistorbereich aufweist: eine erste Halbleiterschicht (16) eines ersten Leitfähigkeitstyps, die auf der Seite einer zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist; eine zweite Halbleiterschicht (3, 1) eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht angeordnet ist; eine dritte Halbleiterschicht (15, 25) des ersten Leitfähigkeitstyps, die näher zu einer ersten Hauptoberfläche des Halbleitersubstrats als die zweite Halbleiterschicht angeordnet ist; eine vierte Halbleiterschicht (13) des zweiten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht angeordnet ist; eine zweite Elektrode (6), die mit der vierten Halbleiterschicht elektrisch verbunden ist; und eine erste Elektrode (7), die mit der ersten Halbleiterschicht elektrisch verbunden ist, wobei der Diodenbereich aufweist: eine fünfte Halbleiterschicht (26) des zweiten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet ist; die zweite Halbleiterschicht, die auf der fünften Halbleiterschicht angeordnet ist; die dritte Halbleiterschicht, die näher zur ersten Hauptoberfläche des Halbleitersubstrats als die zweite Halbleiterschicht angeordnet ist; eine sechste Halbleiterschicht (24) des ersten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht angeordnet ist; die zweite Elektrode (6), die mit der sechsten Halbleiterschicht elektrisch verbunden ist; die erste Elektrode (7), die mit der fünften Halbleiterschicht elektrisch verbunden ist; und eine Schicht (LT) zur Steuerung der Lebensdauer, die von einer Kristalldefektschicht gebildet wird, die eine tiefere Position als eine Zwischenposition (CL) der zweiten Halbleiterschicht zwischen einem Ende der dritten Halbleiterschicht in einer Dickenrichtung von der ersten Hauptoberfläche aus gesehen und einem Ende der fünften Halbleiterschicht in einer Dickenrichtung von der zweiten Hauptoberfläche aus gesehen erreicht.
  2. Halbleitervorrichtung nach Anspruch 1, wobei in der Schicht zur Steuerung der Lebensdauer eine Tiefe eines Maximums der Kristalldefektdichte bei einer tieferen Position als der Zwischenposition eingestellt ist, wobei die Tiefe eines Maximums der Kristalldefektdichte eine Tiefe ist, bei der eine Spitze in der Kristalldefektdichte ausgebildet ist.
  3. Halbleitervorrichtung nach Anspruch 1, wobei die Schicht zur Steuerung der Lebensdauer bei einer größeren Tiefe als die Zwischenposition eingestellt ist und die fünfte Halbleiterschicht nicht erreicht.
  4. Halbleitervorrichtung nach Anspruch 2, wobei die Schicht zur Steuerung der Lebensdauer einen vorragenden Teil enthält, der vom Diodenbereich über eine Grenze zwischen dem Diodenbereich und dem Transistorbereich in einen Teil des Transistorbereichs vorragt.
  5. Halbleitervorrichtung nach Anspruch 2, wobei das Halbleitersubstrat einen Abschlussbereich (30) aufweist, der um einen Bereich herum angeordnet ist, in dem zumindest der Diodenbereich und der Transistorbereich angeordnet sind, und die Schicht zur Steuerung der Lebensdauer einen vorragenden Teil aufweist, der vom Diodenbereich über eine Grenze zwischen dem Diodenbereich und dem Abschlussbereich in einen Teil des Abschlussbereichs vorragt.
  6. Halbleitervorrichtung nach Anspruch 4 oder 5, wobei, wenn eine Dicke von dem Ende der dritten Halbleiterschicht in der Dickenrichtung zu der Zwischenposition als t1 definiert wird und eine Dicke von der Zwischenposition zur Tiefe eines Maximums der Kristalldefektdichte als t2 definiert wird, der vorragende Teil eine von der Grenze aus vorragende Verlängerungsbreite w in einer Ebenenrichtung aufweist, die so eingerichtet ist, dass Folgendes erfüllt ist: w > ((3 × t1) - t2)/2.
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022127527A1 (de) 2022-10-19 2024-04-25 Infineon Technologies Austria Ag Rc-igbt und herstellungsverfahren für einen rc-igbt

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117038451B (zh) * 2023-10-09 2024-02-20 深圳市锐骏半导体股份有限公司 沟槽栅igbt器件、制作方法及仿真方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216825A (ja) 2010-04-02 2011-10-27 Toyota Central R&D Labs Inc 半導体装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011210800A (ja) * 2010-03-29 2011-10-20 Toyota Motor Corp 半導体装置
JP6078961B2 (ja) * 2012-03-19 2017-02-15 富士電機株式会社 半導体装置の製造方法
JP6119593B2 (ja) * 2013-12-17 2017-04-26 トヨタ自動車株式会社 半導体装置
JP6107767B2 (ja) * 2013-12-27 2017-04-05 トヨタ自動車株式会社 半導体装置とその製造方法
JP6222140B2 (ja) 2015-03-04 2017-11-01 トヨタ自動車株式会社 半導体装置
CN110546767B (zh) * 2017-11-15 2022-07-29 富士电机株式会社 半导体装置
CN111033751B (zh) * 2018-02-14 2023-08-18 富士电机株式会社 半导体装置

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011216825A (ja) 2010-04-02 2011-10-27 Toyota Central R&D Labs Inc 半導体装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102022127527A1 (de) 2022-10-19 2024-04-25 Infineon Technologies Austria Ag Rc-igbt und herstellungsverfahren für einen rc-igbt

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