DE102021109587A1 - Halbleitervorrichtung - Google Patents

Halbleitervorrichtung Download PDF

Info

Publication number
DE102021109587A1
DE102021109587A1 DE102021109587.5A DE102021109587A DE102021109587A1 DE 102021109587 A1 DE102021109587 A1 DE 102021109587A1 DE 102021109587 A DE102021109587 A DE 102021109587A DE 102021109587 A1 DE102021109587 A1 DE 102021109587A1
Authority
DE
Germany
Prior art keywords
trench
layer
type
semiconductor device
trenches
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021109587.5A
Other languages
English (en)
Inventor
Kohei Sako
Tetsuo Takahashi
Hidenori Fujii
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102021109587A1 publication Critical patent/DE102021109587A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42356—Disposition, e.g. buried gate electrode
    • H01L29/4236—Disposition, e.g. buried gate electrode within a trench, e.g. trench gate electrode, groove gate electrode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

Eine Halbleitervorrichtung enthält einen IGBT-Bereich und einen Diodenbereich, die in einem Halbleitersubstrat einander benachbart angeordnet sind, und enthält ferner: einen Grenzgraben, der an einer Position, an der der IGBT-Bereich und der Diodenbereich in Draufsicht einander benachbart sind, eine Bodenfläche, die in einer Driftschicht tiefer als ein aktiver Graben oder ein Dummy-Graben positioniert ist, und eine Seitenwand und eine andere Seitenwand, die einander gegenüberliegen, aufweist; und eine Gateelektrode eines Grenzgrabens, die einer Basisschicht, einer Anodenschicht und einer Driftschicht über einen Isolierfilm eines Grenzgrabens gegenüberliegt und von der einen Seitenwand zur anderen Seitenwand eines Grenzgrabens über einen Bereich, der der Driftschicht gegenüberliegt, im Grenzgraben angeordnet ist.

Description

  • Hintergrund der Erfindung
  • Gebiet
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung.
  • Hintergrund
  • In den letzten Jahren wurden unter dem Gesichtspunkt der Energieeinsparung in dem Bereich von Fahrzeugen, dem Bereich von Industriemaschinen oder dem Bereich von Verbrauchergeräten klein dimensionierte Inverter-Vorrichtungen gefordert. In JP 2008 - 103590 A beispielsweise wird, um eine Inverter-Vorrichtung zu verkleinern, eine Halbleitervorrichtung vorgeschlagen, in der ein Bipolartransistor mit isoliertem Gate (IGBT) und eine Diode auf einem Halbleitersubstrat ausgebildet sind.
  • In der Halbleitervorrichtung von JP 2008-103590 A fließen jedoch Elektronenlöcher, die Minoritätsträger sind, von einem IGBT-Bereich in einen Diodenbereich. Daher besteht insofern ein Problem, als der Erholungsstrom zur Zeit eines Erholungsbetriebs zunimmt und der Durchbruchwiderstand der Diode abnimmt verglichen damit, wenn ein IGBT und eine Diode, die einzelne Teile sind, miteinander parallel verbunden sind.
  • Zusammenfassung
  • Die vorliegende Offenbarung wurde geschaffen, um die oben erwähnten Probleme zu lösen, und deren Aufgabe besteht darin, eine Halbleitervorrichtung bereitzustellen, die den Zufluss von Elektronenlöchern aus einem IGBT-Bereich in einen Diodenbereich unterdrückt und deren Durchbruchwiderstand zur Zeit eines Erholungsbetriebs verbessert ist.
  • Die Merkmale und Vorteile der vorliegenden Offenbarung können wie folgt zusammengefasst werden.
  • Gemäß einem ersten Aspekt der vorliegenden Offenbarung enthält eine Halbleitervorrichtung ein Halbleitersubstrat, das eine Driftschicht eines ersten Leitfähigkeitstyps zwischen einer ersten Hauptoberfläche und einer der ersten Hauptoberfläche entgegengesetzten zweiten Hauptoberfläche aufweist; und einen IGBT-Bereich und einen Diodenbereich, die im Halbleitersubstrat einander benachbart angeordnet sind, wobei der IGBT-Bereich eine Basisschicht eines zweiten Leitfähigkeitstyps, die auf einer vorderen Schicht des Halbleitersubstrats auf der Seite der ersten Hauptoberfläche angeordnet ist; eine Emitterschicht eines ersten Leitfähigkeitstyps, die auf einer vorderen Schicht der Basisschicht auf der Seite der ersten Hauptoberfläche selektiv angeordnet ist; ein Gate eines aktiven Grabens, das eine Gateelektrode eines aktiven Grabens, welche so angeordnet ist, dass sie der Driftschicht über einen Isolierfilm gegenüberliegt, und an die eine Gatespannung angelegt wird, in jedem einer Vielzahl aktiver Gräben enthält, die so ausgebildet sind, dass sie in einer ersten Richtung entlang der ersten Hauptoberfläche des Halbleitersubstrats ausgerichtet sind, und durch die Emitterschicht und die Basisschicht hindurchgehen; und eine Kollektorschicht eines zweiten Leitfähigkeitstyps enthält, die auf einer vorderen Schicht des Halbleitersubstrats auf der Seite der zweiten Hauptoberfläche angeordnet ist; der Diodenbereich eine Anodenschicht eines zweiten Leitfähigkeitstyps, die auf der vorderen Schicht des Halbleitersubstrats auf der Seite der ersten Hauptoberfläche angeordnet ist; eine Kathodenschicht eines ersten Leitfähigkeitstyps, die auf der vorderen Schicht des Halbleitersubstrats auf der Seite der zweiten Hauptoberfläche angeordnet ist; und ein Gate eines Dummy-Grabens enthält, das eine Gateelektrode eines Dummy-Grabens, die der Driftschicht über einen Isolierfilm gegenüberliegt und an die die Gatespannung nicht angelegt wird, in jedem einer Vielzahl von Dummy-Gräben aufweist, die so ausgebildet sind, dass sie in der ersten Richtung des Halbleitersubstrats ausgerichtet sind, und durch die Anodenschicht hindurchgehen; und die Halbleitervorrichtung ferner einen Grenzgraben, der an einer Position, an der der IGBT-Bereich und der Diodenbereich in Draufsicht einander benachbart sind, eine Bodenfläche, die in der Driftschicht so positioniert ist, dass sie tiefer als der aktive Graben oder der Dummy-Graben liegt, und eine Seitenwand und eine weitere Seitenwand aufweist, die einander jeweils gegenüberliegen und die Bodenfläche und die erste Hauptoberfläche miteinander verbinden; und eine Gateelektrode eines Grenzgrabens, die der Basisschicht, der Anodenschicht und der Driftschicht über einen Isolierfilm des Grenzgraben gegenüberliegt und von der Seite der einen Seitenwand zur Seite der anderen Seitenwand des Grenzgrabens über einen Bereich angeordnet ist, der der Driftschicht gegenüberliegt, in dem Grenzgraben enthält, in dem die Bodenfläche, die eine Seitenwand und die andere Seitenwand mit dem Isolierfilm des Grenzgrabens bedeckt sind.
  • Andere und weitere Aufgaben, Merkmale und Vorteile der Offenbarung werden sich aus der folgenden Beschreibung vollständiger zeigen.
  • Figurenliste
    • 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform veranschaulicht.
    • 2 ist eine Draufsicht, die eine Halbleitervorrichtung mit einer anderen Konfiguration gemäß der ersten Ausführungsform veranschaulicht.
    • 3 ist eine partiell vergrößerte Draufsicht, die die Konfiguration des IGBT-Bereichs der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 4 und 5 sind Querschnittsansichten, die die Konfiguration des IGBT-Bereichs und der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulichen.
    • 6 ist eine partiell vergrößerte Draufsicht, die die Konfiguration des Diodenbereichs der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 7 und 8 sind Querschnittsansichten, die die Konfigurationen des Diodenbereichs der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulichen.
    • 9 ist eine partiell vergrößerte Querschnittsansicht, die die Konfiguration der Grenze zwischen dem IGBT-Bereich und dem Diodenbereich der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht.
    • 10 und 11 sind Querschnittsansichten, die die Konfiguration der Grenze zwischen dem IGBT-Bereich und dem Diodenbereich der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulichen.
    • 12A bis 17B veranschaulichen das Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform.
    • 18 veranschaulicht schematisch die Bewegung von Elektronenlöchern zur Zeit des Diodenbetriebs der Halbleitervorrichtung des Vergleichsbeispiels.
    • 19 veranschaulicht schematisch die Bewegung der Elektronenlöcher zur Zeit des Erholungsbetriebs der Halbleitervorrichtung des Vergleichsbeispiels.
    • 20 und 21 veranschaulichen schematisch einen Effekt der Unterdrückung des Zuflusses der Elektronenlöcher der Halbleitervorrichtung gemäß der ersten Ausführungsform.
    • 22 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht.
    • 23 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht.
    • 24 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der vierten Ausführungsform veranschaulicht.
    • 25 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der fünften Ausführungsform veranschaulicht.
  • Beschreibung der Ausführungsformen
  • Im Folgenden werden Ausführungsformen unter Bezugnahme auf die Zeichnungen beschrieben. Die Zeichnungen sind schematisch veranschaulicht, und daher können die wechselseitigen Beziehungen zwischen Größen und Positionen geändert werden. In der folgenden Beschreibung können die gleichen oder entsprechenden Komponenten mit den gleichen Bezugszeichen bezeichnet sein und können wiederholte Beschreibungen unterlassen werden.
  • In der folgenden Beschreibung können Begriffe, die vorbestimmte Positionen und Richtungen wie etwa „oberer“, „unterer“ und „seitlich“ meinen, verwendet werden; diese Begriffe werden aber der Zweckmäßigkeit halber verwendet, um das Verständnis der Details der Ausführungsformen zu erleichtern, und schränken die Positionen und die Richtungen, wenn die Ausführungsformen ausgeführt werden, nicht ein.
  • In der folgenden Beschreibung geben n und p die Leitfähigkeitstypen eines Halbleiters an. In der vorliegenden Offenbarung wird der erste Leitfähigkeitstyp als n-Typ beschrieben und wird ein zweiter Leitfähigkeitstyp als p-Typ beschrieben. Außerdem gibt (n-) an, dass die Verunreinigungs- bzw. Störstellenkonzentration niedriger als n ist, und (n+) gibt an, dass die Störstellenkonzentration höher als n ist. Ähnlich gibt (p-) an, dass die Störstellenkonzentration niedriger p ist, und (p+) gibt an, dass die Störstellenkonzentration höher als p ist.
  • Erste Ausführungsform
  • 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer ersten Ausführungsform veranschaulicht, und veranschaulicht eine Halbleitervorrichtung, die ein rückwärtsleitender IGBT (RC-IGBT) ist. 2 ist eine Draufsicht, die eine Halbleitervorrichtung mit einer anderen Konfiguration gemäß der ersten Ausführungsform veranschaulicht, und veranschaulicht eine Halbleitervorrichtung, die ein RC-IGBT mit der anderen Konfiguration ist. In der in 1 veranschaulichten Halbleitervorrichtung 100 sind IGBT-Bereiche 10 und Diodenbereiche 20 so angeordnet, dass sie in einer Streifenform ausgerichtet sind, und auf die Halbleitervorrichtung 100 kann einfach als „Streifentyp“ verwiesen werden. In einer in 2 veranschaulichten Halbleitervorrichtung 101 ist eine Vielzahl der Diodenbereiche 20 in der longitudinalen Richtung und der transversalen Richtung angeordnet, und der IGBT-Bereich 10 ist um den Diodenbereich 20 herum angeordnet. Auf die Halbleitervorrichtung 101 kann als „Inseltyp“ verwiesen werden. In der Beschreibung unten wird eine Beschreibung unter Verwendung des Streifentyps vorgenommen; die vorliegende Offenbarung kann aber auf irgendeinen des Streifentyps und des Inseltyps angewendet werden.
  • In 1 enthält die Halbleitervorrichtung 100 die IGBT-Bereiche 10 und die Diodenbereiche 20 in einer Halbleitervorrichtung. Die IGBT-Bereiche 10 und die Diodenbereiche 20 erstrecken sich von einer Endseite zur anderen Endseite der Halbleitervorrichtung 100 und sind in Streifenform in einer Richtung orthogonal zur Erstreckungsrichtung der IGBT-Bereiche 10 und der Diodenbereiche 20 abwechselnd angeordnet. In 1 sind drei IGBT-Bereiche 10 und zwei Diodenbereiche veranschaulicht und ist eine Konfiguration veranschaulicht, in der all die Diodenbereiche 20 zwischen den IGBT-Bereichen 10 angeordnet sind. Die Anzahl der IGBT-Bereiche 10 und der Diodenbereiche 20 ist jedoch nicht auf die obige beschränkt. Die Anzahl der IGBT-Bereiche 10 kann drei oder mehr oder drei oder weniger betragen, und die Anzahl der Diodenbereiche 20 kann ebenfalls zwei oder mehr oder zwei oder weniger betragen. Die Stellen der IGBT-Bereiche 10 und der Diodenbereiche 20 in 1 können gegeneinander vertauscht werden, und all die IGBT-Bereiche 10 können zwischen den Diodenbereichen 20 angeordnet werden. Ein IGBT-Bereich 10 und ein Diodenbereich 20 können einander benachbart vorgesehen bzw. angeordnet werden.
  • Wie in 1 veranschaulicht ist, ist ein Pad-Bereich 40 dem IGBT-Bereich 10 benachbart auf der unteren Seite auf dem Blatt angeordnet. Der Pad-Bereich 40 ist ein Bereich, in dem Steuerungs-Pads 41 zum Steuern der Halbleitervorrichtung 100 angeordnet sind. Auf die IGBT-Bereiche 10 und die Diodenbereiche 20 wird zusammen als Zellenbereich verwiesen. Ein Abschlussbereich 30 ist um einen Bereich, der erhalten wird, indem der Zellenbereich und der Pad-Bereich 40 kombiniert werden, angeordnet, um die Stehspannung der Halbleitervorrichtung 100 aufrechtzuerhalten. Im Abschlussbereich 30 kann soweit erforderlich eine allgemein bekannte, eine Stehspannung aufrechterhaltende Struktur ausgewählt und angeordnet werden. In der eine Stehspannung aufrechterhaltenden Struktur können zum Beispiel ein feldbegrenzender Ring (FLR), in dem der Zellenbereich von einer Abschluss-Wannenschicht vom p-Typ eines Halbleiters vom p-Typ umgeben ist, und eine Variation einer lateralen Dotierung (VLD), in der der Zellenbereich von einer Wannenschicht vom p-Typ mit einem Konzentrationsgradienten umgeben ist, auf der Seite der ersten Hauptoberfläche, die die Seite der vorderen Oberfläche der Halbleitervorrichtung 100 ist, angeordnet werden. Die Anzahl der im FLR genutzten ringförmigen Abschluss-Wannenschichten vom p-Typ und die in der VLD genutzte Konzentrationsverteilung können wie jeweils anwendbar gemäß der Stehspannungsauslegung der Halbleitervorrichtung 100 ausgewählt werden. Die Abschluss-Wannenschicht vom p-Typ kann über nahezu den gesamten Bereich des Pad-Bereichs 40 vorgesehen werden, und eine IGBT-Zelle und eine Diodenzelle können im Pad-Bereich 40 vorgesehen werden.
  • Die Steuerungs-Pads 41 können beispielsweise ein Stromerfassungs-Pad 41a, ein Kelvin-Emitter-Pad 41b, ein Gate-Pad 41c und Pads 41d und 41e für eine Temperaturerfassungsdiode sein. Das Stromerfassungs-Pad 41a ist ein Steuerungs-Pad, um einen Strom zu detektieren, der durch den Zellenbereich der Halbleitervorrichtung 100 fließt, und ist ein Steuerungs-Pad, das mit einigen IGBT-Zellen oder Diodenzellen des Zellenbereichs elektrisch verbunden ist, sodass, wenn Strom durch den Zellenbereich der Halbleitervorrichtung 100 fließt, ein Strom, der ein Bruchteil bis mehrere Zehntausendstel des Stroms ist, der durch den gesamten Zellenbereich fließt, dort hindurchfließt.
  • Das Kelvin-Emitter-Pad 41b und das Gate-Pad 41c sind Steuerungs-Pads, an die eine Spannung zur Gate-Ansteuerung zum Steuern des EIN/AUS der Halbleitervorrichtung 100 angelegt wird. Das Kelvin-Emitter-Pad 41 ist mit einer Basisschicht vom p-Typ der IGBT-Zelle elektrisch verbunden, und das Gate-Pad 41c ist mit einer Elektrode eines Gate-Grabens der IGBT-Zelle elektrisch verbunden. Das Kelvin-Emitter-Pad 41b und die Basisschicht vom p-Typ können über eine Kontaktschicht vom (p+)-Typ miteinander elektrisch verbunden sein. Die Pads 41d und 41e für eine Temperaturerfassungsdiode sind Steuerungs-Pads, die mit einer Anode und einer Kathode einer in der Halbleitervorrichtung 100 vorgesehenen Temperaturerfassungsdiode elektrisch verbunden sind. Die Pads 41d und 41e für eine Temperaturerfassungsdiode messen die Spannung zwischen der Anode und der Kathode der im Zellenbereich vorgesehenen (nicht dargestellten) Temperaturerfassungsdiode, um dadurch die Temperatur der Halbleitervorrichtung 100 zu messen.
  • 3 ist eine partiell vergrößerte Draufsicht, die die Konfiguration des IGBT-Bereichs der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht, und veranschaulicht die Konfiguration des IGBT-Bereichs der Halbleitervorrichtung, die ein RC-IGBT ist. 4 und 5 sind Querschnittsansichten, die die Konfiguration des IGBT-Bereichs der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulichen, und veranschaulichen die Konfiguration des IGBT-Bereichs der Halbleitervorrichtung, die ein RC-IGBT ist. 3 veranschaulicht vergrößert einen Bereich, der von einer gestrichelten Linie 82 in der in 1 veranschaulichten Halbleitervorrichtung 100 oder der in 2 veranschaulichten Halbleitervorrichtung 101 umgeben ist. 4 ist eine Querschnittsansicht der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101, genommen entlang einer in 3 veranschaulichten gestrichelten Linie A-A, und 5 ist eine Querschnittsansicht der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101, genommen entlang einer in 3 veranschaulichten gestrichelten Linie B-B.
  • Wie in 3 veranschaulicht ist, sind im IGBT-Bereich 10 Gates 11 von aktiven Gräben und Gates 12 von Dummy-Gräben in einer Streifenform vorgesehen bzw. angeordnet. In der Halbleitervorrichtung 100 erstrecken sich die Gates 11 von aktiven Gräben und die Gates 12 von Dummy-Gräben in der longitudinalen Richtung des IGBT-Bereichs 10, und die longitudinale Richtung des IGBT-Bereichs 10 ist die longitudinale Richtung der Gates 11 von aktiven Gräben und der Gates 12 von Dummy-Gräben. Indes kann in der Halbleitervorrichtung 101 die Links-Rechts-Richtung auf dem Blatt die longitudinale Richtung der Gates 11 von aktiven Gräben und der Gates 12 von Dummy-Gräben sein oder kann die Aufwärts-AbwärtsRichtung auf dem Blatt die longitudinale Richtung der Gates 11 von aktiven Gräben und der Gates 12 von Dummy-Gräben sein.
  • Das Gate 11 eines aktiven Grabens enthält eine Elektrode 11a eines Gate-Grabens über einen Isolierfilm 11b eines Gate-Grabens in einem im Halbleitersubstrat ausgebildeten Graben. Das Gate 12 eines Dummy-Grabens enthält eine Elektrode 12a eines Dummy-Grabens über einen Isolierfilm 12b eines Dummy-Grabens in einem im Halbleitersubstrat ausgebildeten Graben. Die Elektrode 11a eines Gate-Grabens des Gates 11 eines aktiven Grabens ist mit dem Gate-Pad 41c elektrisch verbunden. Die Elektrode 12a eines Dummy-Grabens des Gates 12 eines Dummy-Grabens ist mit einer auf einer ersten Hauptoberfläche der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 angeordneten Emitterelektrode elektrisch verbunden. Mit anderen Worten kann eine Spannung zur Gate-Ansteuerung an das Gate 11 eines aktiven Grabens angelegt werden, kann aber die Spannung zur Gate-Ansteuerung nicht an das Gate 12 eines Dummy-Grabens angelegt werden.
  • Auf beiden Seiten des Gates 11 eines aktiven Grabens in der Breitenrichtung sind Sourceschichten 13 vom (n+)-Typ so vorgesehen, dass sie mit dem Isolierfilm 11b eines Gate-Grabens in Kontakt sind. Die Sourceschichten 13 vom (n+)-Typ sind entlang der Erstreckungsrichtung des Gates 11 eines aktiven Grabens so vorgesehen, dass sie sich mit Kontaktschichten 14 vom (p+)-Typ abwechseln. Die Kontaktschicht 14 vom (p+)-Typ ist ebenfalls zwischen zwei benachbarten Gates 12 von Dummy-Gräben angeordnet.
  • Wie in 3 veranschaulicht ist, sind im IGBT-Bereich 10 der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 drei Gates 12 von Dummy-Gräben neben den drei ausgerichteten Gates 11 von aktiven Gräben ausgerichtet und sind drei Gates 11 von aktiven Gräben neben den drei ausgerichteten Gates 12 von Dummy-Gräben ausgerichtet. Der IGBT-Bereich 10 hat eine Konfiguration, in der ein Satz der Gates 11 von aktiven Gräben und ein Satz der Gates 12 von Dummy-Gräben wie oben abwechselnd ausgerichtet sind. Die Anzahl der in einem Satz der Gates 11 von aktiven Gräben enthaltenen Gates 11 von aktiven Gräben beträgt in 3 drei; aber die Anzahl muss nur eins oder mehr betragen. Die Anzahl der in einem Satz der Gates 12 von Dummy-Gräben enthaltenen Gates 12 von Dummy-Gräben kann eins oder mehr betragen, oder die Anzahl der Gates 12 von Dummy-Gräben kann null sein. Mit anderen Worten können all die im IGBT-Bereich 10 angeordneten Gräben die Gates 11 von aktiven Gräben sein.
  • 4 ist eine entlang einer gestrichelten Linie A-A in 3 genommene Querschnittsansicht der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 und veranschaulicht eine Querschnittsansicht des IGBT-Bereichs 10. Die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 weist eine von einem Halbleitersubstrat gebildete Driftschicht 1 vom (n-)-Typ auf. In 4 reicht das Halbleitersubstrat von den Sourceschichten 13 vom (n+)-Typ und der Kontaktschicht 14 vom (p+)-Typ bis zu einer Kollektorschicht 16 vom p-Typ. In 4 wird auf die oberen Enden der Sourceschichten 13 vom (n+)-Typ und der Kontaktschicht 14 vom (p+)-Typ auf dem Blatt als die erste Hauptoberfläche des Halbleitersubstrats verwiesen, und auf ein unteres Ende der Kollektorschicht 16 vom p-Typ auf dem Blatt wird als eine zweite Hauptoberfläche des Halbleitersubstrats verwiesen. Die erste Hauptoberfläche des Halbleitersubstrats ist eine Hauptoberfläche der Seite der vorderen Oberfläche der Halbleitervorrichtung 100, und die zweite Hauptoberfläche des Halbleitersubstrats ist eine Hauptoberfläche einer Seite der rückseitigen Oberfläche der Halbleitervorrichtung 100. Die Halbleitervorrichtung 100 weist die Driftschicht 1 vom (n-)-Typ zwischen der ersten Hauptoberfläche und der der ersten Hauptoberfläche entgegengesetzten zweiten Hauptoberfläche im IGBT-Bereich 10, der ein Zellenbereich ist, auf.
  • Wie in 4 veranschaulicht ist, ist im IGBT-Bereich 10 eine Trägerakkumulierungsschicht 2 vom n-Typ, in der die Konzentration der Störstelle vom n-Typ höher als jene der Driftschicht 1 vom (n-)-Typ ist, auf der Seite der ersten Hauptoberfläche der Driftschicht 1 vom (n-)-Typ angeordnet. In der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 kann die Driftschicht 1 vom (n-)-Typ, ohne die Trägerakkumulierungsschicht 2 vom n-Typ anzuordnen, im Bereich der in 4 veranschaulichten Trägerakkumulierungsschicht 2 vom n-Typ ebenfalls angeordnet sein. Indem man die Trägerakkumulierungsschicht 2 vom n-Typ anordnet, kann der Leitungsverlust, wenn der Strom durch den IGBT-Bereich 10 fließt, reduziert werden. Auf die Trägerakkumulierungsschicht 2 vom n-Typ und die Driftschicht 1 vom (n-)-Typ kann zusammen als Driftschicht verwiesen werden.
  • Die Trägerakkumulierungsschicht 2 vom n-Typ wird gebildet, indem man Ionen einer Störstelle vom n-Typ in das die Driftschicht 1 vom (n-)-Typ bildende Halbleitersubstrat implantiert und man die implantierte Störstelle vom n-Typ im Halbleitersubstrat, das die Driftschicht 1 vom (n-)-Typ ist, durch anschließendes Ausheilen diffundieren lässt.
  • Auf der Seite der ersten Hauptoberfläche der Trägerakkumulierungsschicht 2 vom n-Typ ist eine Basisschicht 15 vom p-Typ angeordnet. Die Basisschicht 15 vom p-Typ ist mit Isolierfilmen 11b von Gate-Gräben der Gates 11 von aktiven Gräben in Kontakt. Auf der Seite der ersten Hauptoberfläche der Basisschicht 15 vom p-Typ sind Sourceschichten 13 vom (n+)-Typ so angeordnet, dass sie mit den Isolierfilmen 11b von Gate-Gräben der Gates 11 von aktiven Gräben in Kontakt sind, und ist die Kontaktschicht 14 vom (p+)-Typ im verbleibenden Bereich angeordnet. Die Sourceschichten 13 vom (n+)-Typ und die Kontaktschicht 14 vom (p+)-Typ bilden die erste Hauptoberfläche des Halbleitersubstrats. Die Kontaktschicht 14 vom (p+)-Typ ist ein Bereich, in dem die Konzentration der Störstelle vom p-Typ höher als jene der Basisschicht 15 vom p-Typ ist. Wenn die Kontaktschicht 14 vom (p+)-Typ und die Basisschicht 15 vom p-Typ voneinander unterschieden werden müssen, kann auf die Kontaktschicht 14 vom (p+)-Typ und die Basisschicht 15 vom p-Typ individuell verwiesen werden. Auf die Kontaktschicht 14 vom (p+)-Typ und die Basisschicht 15 vom p-Typ kann zusammen als Basisschicht vom p-Typ verwiesen werden.
  • In der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 ist eine Pufferschicht 3 vom n-Typ, in der die Konzentration der Störstelle vom n-Typ höher als jene der Driftschicht 1 vom (n-)-Typ ist, auf der Seite der zweiten Hauptoberfläche der Driftschicht 1 vom (n-)-Typ angeordnet. Die Pufferschicht 3 vom n-Typ ist vorgesehen, um den Durchgriff einer Verarmungsschicht zu unterdrücken, die sich von der Basisschicht 15 vom p-Typ bis zur Seite der zweiten Hauptoberfläche erstreckt, wenn die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 in einem AUS-Zustand ist. Die Pufferschicht 3 vom n-Typ kann zum Beispiel gebildet werden, indem Phosphor (P) oder Protonen (H+) implantiert werden, oder kann gebildet, indem sowohl Phosphor (P) als auch Protonen (H+) implantiert werden. In der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 kann die Driftschicht 1 vom (n-)-Typ, ohne die Pufferschicht 3 vom n-Typ anzuordnen, im Bereich der in 4 veranschaulichten Pufferschicht 3 vom n-Typ ebenfalls angeordnet sein. Auf die Pufferschicht 3 vom n-Typ und die Driftschicht 1 vom (n-)-Typ kann zusammen als Driftschicht verwiesen werden.
  • In der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 ist die Kollektorschicht 16 vom p-Typ auf der Seite der zweiten Hauptoberfläche der Pufferschicht 3 vom n-Typ angeordnet. Mit anderen Worten ist die Kollektorschicht 16 vom p-Typ zwischen der Driftschicht 1 vom (n-)-Typ und der zweiten Hauptoberfläche angeordnet. Die Kollektorschicht 16 vom p-Typ bildet die zweite Hauptoberfläche des Halbleitersubstrats. Die Kollektorschicht 16 vom p-Typ ist nicht nur im IGBT-Bereich 10 angeordnet und ist auch im Abschlussbereich 30 angeordnet, und der im Abschlussbereich 30 angeordnete Teil der Kollektorschicht 16 vom p-Typ, bildet eine Abschluss-Kollektorschicht vom p-Typ. Die Kollektorschicht 16 vom p-Typ kann so angeordnet sein, dass sich ein Teil davon vom IGBT-Bereich 10 zum Diodenbereich 20 auswölbt.
  • Wie in 4 veranschaulicht ist, sind in der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 Gräben ausgebildet, die von der ersten Hauptoberfläche des Halbleitersubstrats aus durch die Basisschicht 15 vom p-Typ hindurchgehen und die Driftschicht 1 vom (n-)-Typ erreichen. Die Gates 11 von aktiven Gräben werden ausgebildet, indem die Elektroden 11a von Gate-Gräben in den Gräben über die Isolierfilme 11b von Gate-Gräben angeordnet werden. Die Elektroden 11a von Gate-Gräben liegen über die Isolierfilme 11b von Gate-Gräben der Driftschicht 1 vom (n-)-Typ gegenüber. Die Gates 12 von Dummy-Gräben werden gebildet, indem die Elektroden 12a von Dummy-Gräben über die Isolierfilme 12b von Dummy-Gräben in den Gräben angeordnet werden. Die Elektroden 12a von Dummy-Gräben liegen über die Isolierfilme 12b von Dummy-Gräben der Driftschicht 1 vom (n-)-Typ gegenüber. Die Isolierfilme 11b von Gate-Gräben der Gates 11 von aktiven Gräben sind mit der Basisschicht 15 vom p-Typ und den Sourceschichten 13 vom (n+)-Typ in Kontakt. Wenn an die Elektrode 11a eines Gate-Grabens eine Spannung zur Gate-Ansteuerung angelegt wird, wird ein Kanal in der Basisschicht 15 vom p-Typ in Kontakt mit dem Isolierfilm 11b eines Gate-Grabens des Gates 11 eines aktiven Grabens ausgebildet.
  • Wie in 4 veranschaulicht ist, ist ein Zwischenschicht-Isolierfilm 4 auf den Elektroden 11a von Gate-Gräben der Gates 11 von aktiven Gräben angeordnet. Ein Barrierenmetall 5 ist auf dem Zwischenschicht-Isolierfilm 4 und auf einem Bereich der ersten Hauptoberfläche des Halbleitersubstrats ausgebildet, in dem der Zwischenschicht-Isolierfilm 4 nicht angeordnet ist. Das Barrierenmetall 5 kann zum Beispiel ein Titan (Ti) enthaltender Leiter sein, kann zum Beispiel Titannitrid sein oder kann TiSi sein, das erhalten wird, indem Titan und Silizium (Si) legiert werden.
  • Wie in 4 veranschaulicht ist, ist das Barrierenmetall 5 mit den Sourceschichten 13 vom (n+)-Typ, der Kontaktschicht 14 vom (p+)-Typ und den Elektroden 12a von Dummy-Gräben in ohmschem Kontakt und ist mit den Sourceschichten 13 vom (n+)-Typ, der Kontaktschicht 14 vom (p+)-Typ und den Elektroden 12a von Dummy-Gräben elektrisch verbunden. Auf dem Barrierenmetall 5 ist eine Emitterelektrode 6 angeordnet. Beispielsweise kann die Emitterelektrode 6 mittels einer Aluminiumlegierung wie etwa einer Aluminium-Silizium-Legierung (AISi-Legierung) gebildet werden und kann eine Elektrode sein, die von einer Vielzahl von Schichten von Metallfilmen gebildet wird, in denen ein Beschichtungs- bzw. Plattierungsfilm durch stromloses Plattieren oder galvanisches Beschichten bzw. Elektroplattieren auf einer von einer Aluminiumlegierung gebildeten Elektrode gebildet wird. Der durch stromloses Plattieren oder Elektroplattieren gebildete Plattierungsfilm kann beispielsweise ein Plattierungsfilm aus Nickel (Ni) sein.
  • Wenn die Breite eines auf dem Zwischenschicht-Isolierfilm 4 angeordneten Kontaktlochs 19 schmal ist und keine ausreichende Einbettung mit der Emitterelektrode 6 erhalten werden kann, kann Wolfram mit einer zufriedenstellenderen Einbettungseigenschaft als die Emitterelektrode 6 auf dem Kontaktloch 19 positioniert werden und kann die Emitterelektrode 6 auf dem Wolfram angeordnet werden. Die Emitterelektrode 6 kann ohne Anordnen des Barrierenmetalls 5 auf den Sourceschichten 13 vom (n+)-Typ, der Kontaktschicht 14 vom (p+)-Typ und den Elektroden 12a von Dummy-Gräben angeordnet werden. Es ist möglich, das Barrierenmetall 5 nur auf Halbleiterschichten vom n-Typ wie etwa den Sourceschichten 13 vom (n+)-Typ vorzusehen. Auf das Barrierenmetall 5 und die Emitterelektrode 6 kann zusammen als Emitterelektrode verwiesen werden.
  • In 4 ist eine Konfiguration veranschaulicht, in der die Kontaktlöcher 19 ohne Vorsehen des Zwischenschicht-Isolierfilms 4 auf den Elektroden 12a von Dummy-Gräben der Gates 12 von Dummy-Gräben angeordnet sind. Der Zwischenschicht-Isolierfilm 4 kann jedoch auf den Elektroden 12a von Dummy-Gräben der Gates 12 von Dummy-Gräben ausgebildet sein. Wenn der Zwischenschicht-Isolierfilm 4 auf den Elektroden 12a von Dummy-Gräben der Gates 12 von Dummy-Gräben ausgebildet wird, müssen nur die Emitterelektrode 6 und die Elektroden 12a von Dummy-Gräben an einem anderen Querschnitt miteinander elektrisch verbunden sein.
  • Auf der Seite der zweiten Hauptoberfläche der Kollektorschicht 16 vom p-Typ ist eine Kollektorelektrode 7 angeordnet. Wie bei der Emitterelektrode 6 kann die Kollektorelektrode 7 mittels einer Aluminiumlegierung oder mittels einer Aluminiumlegierung und eines Plattierungsfilms gebildet werden. Die Kollektorelektrode 7 kann eine Konfiguration aufweisen, die von jener der Emitterelektrode 6 verschieden ist. Die Kollektorelektrode 7 ist in ohmschem Kontakt mit der Kollektorschicht 16 vom p-Typ und ist mit der Kollektorschicht 16 vom p-Typ elektrisch verbunden.
  • 5 ist eine entlang der gestrichelten Linie B-B in 3 genommene Querschnittsansicht der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 und ist eine Querschnittsansicht des IGBT-Bereichs 10. 5 unterscheidet sich von der in 4 veranschaulichten, entlang einer gestrichelten Linie A-A genommenen Querschnittsansicht dadurch, dass die Sourceschichten 13 vom (n+)-Typ, die auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats so angeordnet sind, dass sie mit den Gates 11 von aktiven Gräben in Kontakt sind, in dem entlang der gestrichelten Linie B-B genommenen Querschnitt von 5 nicht ersichtlich sind. Mit anderen Worten sind, wie in 3 veranschaulicht ist, die Sourceschichten 13 vom (n+)-Typ auf der Seite der ersten Hauptoberfläche der Basisschichten vom p-Typ selektiv angeordnet sind. Die Basisschichten vom p-Typ, auf die hier verwiesen wird, sind die Basisschichten vom p-Typ, die zusammen die Basisschicht 15 vom p-Typ und die Kontaktschicht 14 vom (p+)-Typ meinen.
  • 6 ist eine partiell vergrößerte Draufsicht, die die Konfiguration des Diodenbereichs der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht, und veranschaulicht die Konfiguration des Diodenbereichs der Halbleitervorrichtung, die ein RC-IGBT ist. 7 und 8 sind Querschnittsansichten, die die Konfigurationen des Diodenbereichs der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulichen, und veranschaulichen die Konfigurationen des Diodenbereichs der Halbleitervorrichtung, die ein RC-IGBT ist. 6 veranschaulicht vergrößert den Bereich, der von einer gestrichelten Linie 83 in der in 1 veranschaulichten Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 umgeben ist. 7 ist eine entlang einer in 6 veranschaulichten gestrichelten Linie C-C genommene Querschnittsansicht der Halbleitervorrichtung 100. 8 ist eine entlang einer in 6 veranschaulichten gestrichelten Linie D-D genommene Querschnittsansicht der Halbleitervorrichtung 100.
  • Gates 21 von Diodengräben erstrecken sich von einer Endseite des Diodenbereichs 20, der ein Zellenbereich ist, entlang der ersten Hauptoberfläche der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 zur anderen, dazu gegenüberliegenden Endseite. Jedes der Gates 21 von Diodengräben weist eine Elektrode 21a eines Diodengrabens in einem im Halbleitersubstrat des Diodenbereichs 20 ausgebildeten Graben über einen Isolierfilm 21b eines Diodengrabens auf. Die Elektrode 21a eines Diodengrabens liegt über den Isolierfilm 21b eines Diodengrabens der Driftschicht 1 vom (n-)-Typ gegenüber. Eine Kontaktschicht 24 vom (p+)-Typ und eine Anodenschicht 25 vom p-Typ sind zwischen zwei benachbarten Gates 21 von Diodengräben angeordnet. Die Kontaktschicht 24 vom (p+)-Typ und die Anodenschicht 25 vom p-Typ sind in der longitudinalen Richtung des Gates 21 von Diodengräben abwechselnd angeordnet.
  • 7 ist eine entlang einer gestrichelten Linie C-C in 6 genommene Querschnittsansicht der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 und ist eine Querschnittsansicht des Diodenbereichs 20. Die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 weist die von einem Halbleitersubstrat gebildete Driftschicht 1 vom (n-)-Typ auch im Diodenbereich 20 wie im IGBT-Bereich 10 auf. Die Driftschicht 1 vom (n-)-Typ im Diodenbereich 20 und die Driftschicht 1 vom (n-)-Typ im IGBT-Bereich 10 sind durchgehend integral ausgebildet und werden vom gleichen Halbleitersubstrat gebildet. In 7 reicht das Halbleitersubstrat von der Kontaktschicht 24 vom (p+)-Typ bis zur einer Kathodenschicht 26 vom (n+)-Typ. In 7 wird auf das obere Ende der Kontaktschicht 24 vom (p+)-Typ auf dem Blatt als die erste Hauptoberfläche des Halbleitersubstrats verwiesen und wird auf das untere Ende der Kathodenschicht 26 vom (n+)-Typ auf dem Blatt als die zweite Hauptoberfläche des Halbleitersubstrats verwiesen. Die erste Hauptoberfläche im Diodenbereich 20 und die erste Hauptoberfläche im IGBT-Bereich 10 sind die gleiche Oberfläche, und die zweite Hauptoberfläche im Diodenbereich 20 und die zweite Hauptoberfläche im IGBT-Bereich 10 sind die gleiche Oberfläche.
  • Wie in 7 veranschaulicht ist, ist wie im IGBT-Bereich 10 auch im Diodenbereich 20 die Trägerakkumulierungsschicht 2 vom n-Typ auf der Seite der ersten Hauptoberfläche der Driftschicht 1 vom (n-)-Typ angeordnet und ist die Pufferschicht 3 vom n-Typ auf der Seite der zweiten Hauptoberfläche der Driftschicht 1 vom (n-)-Typ angeordnet. Die Trägerakkumulierungsschicht 2 vom n-Typ und die Pufferschicht 3 vom n-Typ, die im Diodenbereich 20 vorgesehen sind, haben die gleiche Konfiguration wie die Trägerakkumulierungsschicht 2 vom n-Typ und die Pufferschicht 3 vom n-Typ, die im IGBT-Bereich 10 vorgesehen sind. Die Trägerakkumulierungsschicht 2 vom n-Typ muss nicht notwendigerweise in dem IGBT-Bereich 10 und dem Diodenbereich 20 vorgesehen sein. Selbst wenn die Trägerakkumulierungsschicht 2 vom n-Typ im IGBT-Bereich 10 angeordnet ist, ist es möglich, die Trägerakkumulierungsschicht 2 vom n-Typ im Diodenbereich 20 nicht vorzusehen. Wie beim IGBT-Bereich 10 kann auf die Driftschicht 1 vom (n-)-Typ, die Trägerakkumulierungsschicht 2 vom n-Typ und die Pufferschicht 3 vom n-Typ zusammen als Driftschicht verwiesen werden.
  • Auf der Seite der ersten Hauptoberfläche der Trägerakkumulierungsschicht 2 vom n-Typ ist die Anodenschicht 25 vom p-Typ angeordnet. Die Anodenschicht 25 vom p-Typ ist zwischen der Driftschicht 1 vom (n-)-Typ und der ersten Hauptoberfläche vorgesehen. In der Anodenschicht 25 vom p-Typ kann die Konzentration der Störstelle vom p-Typ die gleiche wie jene der Basisschicht 15 vom p-Typ im IGBT-Bereich 10 sein, und die Anodenschicht 25 vom p-Typ und die Basisschicht 15 vom p-Typ können gleichzeitig gebildet werden. Die Anodenschicht 25 vom p-Typ und die Basisschicht 15 vom p-Typ können in der Richtung zur zweiten Hauptoberfläche in der gleichen Tiefe ausgebildet werden. Die Konzentration der Störstelle vom p-Typ in der Anodenschicht 25 vom p-Typ kann so eingestellt werden, dass sie niedriger als die Konzentration der Störstelle vom p-Typ in der Basisschicht 15 vom p-Typ im IGBT-Bereich 10 ist, um dadurch die Menge an Elektronenlöchern, die zu der Zeit eines Diodenbetriebs in den Diodenbereich 20 fließen, zu reduzieren. Indem man die Menge an Elektronenlöchern, die zur Zeit des Diodenbetriebs zufließen, reduziert, kann der Erholungsstrom zur Zeit des Diodenbetriebs reduziert werden.
  • Auf der Seite der ersten Hauptoberfläche der Anodenschicht 25 vom p-Typ ist die Kontaktschicht 24 vom (p+)-Typ angeordnet. Die Konzentration der Störstelle vom p-Typ in der Kontaktschicht 24 vom (p+)-Typ kann die gleiche wie die Konzentration der Störstelle vom p-Typ in der Kontaktschicht 14 vom (p+)-Typ im IGBT-Bereich 10 oder von ihr verschieden sein. Die Kontaktschicht 24 vom (p+)-Typ bildet die erste Hauptoberfläche des Halbleitersubstrats. Die Kontaktschicht 24 vom (p+)-Typ ist ein Bereich, in dem die Konzentration der Störstelle vom p-Typ höher als jene der Anodenschicht 25 vom p-Typ ist. Wenn die Kontaktschicht 24 vom (p+)-Typ und die Anodenschicht 25 vom p-Typ voneinander unterschieden werden müssen, kann einzeln auf die Kontaktschicht 24 vom (p+)-Typ und die Anodenschicht 25 vom p-Typ verwiesen werden. Auf die Kontaktschicht 24 vom (p+)-Typ und die Anodenschicht 25 vom p-Typ kann zusammen als Anodenschicht vom p-Typ verwiesen werden.
  • Im Diodenbereich 20 ist die Kathodenschicht 26 vom (n+)-Typ auf der Seite der zweiten Hauptoberfläche der Pufferschicht 3 vom n-Typ vorgesehen. Die Kathodenschicht 26 vom (n+)-Typ ist zwischen der Driftschicht 1 vom (n-)-Typ und der zweiten Hauptoberfläche angeordnet. Die Kathodenschicht 26 vom (n+)-Typ ist in einem Teil des Diodenbereichs 20 oder im gesamten angeordnet. Die Kathodenschicht 26 vom (n+)-Typ bildet die zweite Hauptoberfläche des Halbleitersubstrats. Obgleich nicht dargestellt kann, wie oben beschrieben wurde, eine Störstelle vom p-Typ ferner in einem Bereich selektiv implantiert werden, in dem die Kathodenschicht 26 vom (n+)-Typ ausgebildet ist, und die Kathodenschicht vom p-Typ kann angeordnet werden, indem ein Teil des Bereichs, in dem die Kathodenschicht 26 vom (n+)-Typ ausgebildet ist, als Halbleiter vom p-Typ genutzt wird.
  • Wie in 7 veranschaulicht ist, sind im Diodenbereich 20 der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 Gräben ausgebildet, die von der ersten Hauptoberfläche des Halbleitersubstrats aus durch die Anodenschicht 25 vom p-Typ hindurchgehen und die Driftschicht 1 vom (n-)-Typ erreichen. Die Gates 21 von Diodengräben werden gebildet, indem die Elektroden 21a von Diodengräben in den Gräben des Diodenbereichs 20 über die Isolierfilme 21b von Diodengräben angeordnet werden. Die Elektroden 21a von Diodengräben liegen über die Isolierfilme 21b von Diodengräben der Driftschicht 1 vom (n-)-Typ gegenüber.
  • Wie in 7 veranschaulicht ist, ist das Barrierenmetall 5 auf den Elektroden 21a von Diodengräben und der Kontaktschicht 24 vom (p+)-Typ angeordnet. Das Barrierenmetall 5 ist in ohmschem Kontakt mit den Elektroden 21a von Diodengräben und der Kontaktschicht 24 vom (p+)-Typ und ist mit den Elektroden von Diodengräben und der Kontaktschicht 24 vom (p+)-Typ elektrisch verbunden. Das Barrierenmetall 5 kann die gleiche Konfiguration wie das Barrierenmetall 5 im IGBT-Bereich 10 aufweisen. Die Emitterelektrode 6 ist auf dem Barrierenmetall 5 angeordnet. Die im Diodenbereich 20 angeordnete Emitterelektrode 6 ist so ausgebildet, dass sie mit der im IGBT-Bereich 10 angeordneten Emitterelektrode 6 durchgehend ist. Wie beim IGBT-Bereich 10 können die Elektroden 21a von Diodengräben und die Kontaktschicht 24 vom (p+)-Typ und die Emitterelektrode 6 ohne Vorsehen des Barrierenmetalls 5 miteinander in ohmschen Kontakt gebracht werden.
  • In 7 ist eine Konfiguration veranschaulicht, in der die Kontaktlöcher 19 ohne Vorsehen des Zwischenschicht-Isolierfilms 4 auf den Elektroden 21a von Diodengräben der Diodengräben 21 angeordnet sind; der Zwischenschicht-Isolierfilm 4 kann aber auf den Elektroden 21a von Diodengräben der Diodengräben 21 ausgebildet werden. Wenn der Zwischenschicht-Isolierfilm 4 auf den Elektroden 21a von Diodengräben der Diodengräben 21 ausgebildet wird, müssen die Emitterelektrode 6 und die Elektroden 21a von Diodengräben nur an einem verschiedenen Querschnitt elektrisch verbunden werden.
  • Auf der Seite der zweiten Hauptoberfläche der Kathodenschicht 26 vom (n+)-Typ ist die Kollektorelektrode 7 angeordnet. Wie bei der Emitterelektrode 6 ist die Kollektorelektrode 7 im Diodenbereich 20 so ausgebildet, dass sie mit der im IGBT-Bereich 10 angeordneten Kollektorelektrode 7 durchgehend ist. Die Kollektorelektrode 7 ist mit der Kathodenschicht 26 vom (n+)-Typ in ohmschem Kontakt und ist mit der Kathodenschicht 26 vom (n+)-Typ elektrisch verbunden.
  • 8 ist eine entlang einer gestrichelten Linie D-D in 6 genommene Querschnittsansicht der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 und ist eine Querschnittsansicht des Diodenbereichs 20. 8 unterscheidet sich von der in 7 veranschaulichten, entlang einer gestrichelten Linie C-C genommenen Querschnittsansicht dadurch, dass die Kontaktschicht 24 vom (p+)-Typ zwischen der Anodenschicht 25 vom p-Typ und dem Barrierenmetall 5nicht angeordnet ist und dass die Anodenschicht 25 vom p-Typ die erste Hauptoberfläche des Halbleitersubstrats bildet. Mit anderen Worten ist die in 7 veranschaulichte Kontaktschicht 24 vom (p+)-Typ auf der Seite der ersten Hauptoberfläche der Anodenschicht 25 vom p-Typ selektiv angeordnet.
  • 9 ist eine partiell vergrößerte Querschnittsansicht, die die Konfiguration der Grenze zwischen dem IGBT-Bereich und dem Diodenbereich der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht, und veranschaulicht die Konfiguration der Grenze zwischen dem IGBT-Bereich und dem Diodenbereich der Halbleitervorrichtung, die ein RC-IGBT ist. 9 veranschaulicht vergrößert einen von einer gestrichelten Linie 84 umgebenen Bereich in der in 1 veranschaulichten Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101. Wie in 9 veranschaulicht ist, sind der IGBT-Bereich 10 und der Diodenbereich 20 einander benachbart angeordnet, und ein Gate 51 eines Grenzgrabens ist zwischen dem Gate 11 eines aktiven Grabens im IGBT-Bereich 10 und dem Gate 21 eines Dummy-Grabens im Diodenbereich 20 angeordnet.
  • In dem von der gestrichelten Linie 84 umgebenen Bereich in der Halbleitervorrichtung 100 erstreckt sich das Gate 51 eines Grenzgrabens in der Links-Rechts-Richtung auf dem Blatt, die die longitudinale Richtung des Gates 11 eines aktiven Grabens im IGBT-Bereich 10 und des Gates 21 eines Dummy-Grabens im Diodenbereich 20 ist, und die longitudinale Richtung des Gates 11 eines aktiven Grabens im IGBT-Bereich 10 und des Gates 21 eines Dummy-Grabens im Diodenbereich 20 ist die longitudinale Richtung des Gates 51 eines Grenzgrabens. Indes erstreckt sich in dem von der gestrichelten Linie 84 umgebenen Bereich in der Halbleitervorrichtung 101 das Gate 51 eines Grenzgrabens in der Links-Rechts-Richtung auf dem Blatt, die die longitudinale Richtung des Gates 11 eines aktiven Grabens im IGBT-Bereich 10 und des Gates 21 eines Dummy-Grabens im Diodenbereich 20 ist, und die longitudinale Richtung des Gates 11 eines aktiven Grabens im IGBT-Bereich 10 und des Gates 21 eines Dummy-Grabens im Diodenbereich 20 ist die longitudinale Richtung des Gates 51 eines Grenzgrabens.
  • Das Gate 51 eines Grenzgrabens weist eine Gateelektrode 51a eines Grenzgrabens in einem im Halbleitersubstrat ausgebildeten Graben über einen Isolierfilm 51b eines Gate-Grabens auf. Auf einer Seite des Gates 51 eines Grenzgrabens in der Breitenrichtung, mit anderen Worten der Seite des IGBT-Bereichs 10, sind Sourceschichten 13 vom (n+)-Typ so angeordnet, dass sie mit dem Isolierfilm 51b eines Gate-Grabens in Kontakt sind. Auf der anderen Seite des Gates 51 eines Grenzgrabens in der Breitenrichtung, mit anderen Worten der Seite des Diodenbereichs 20, sind die Anodenschichten 25 vom p-Typ so angeordnet, dass sie mit dem Isolierfilm 51b eines Gate-Grabens in Kontakt sind. An einer Stelle im IGBT-Bereich 10 zwischen dem Gate 51 eines Grenzgrabens und dem Gate 11 eines aktiven Grabens sind Sourceschichten 13 vom (n+)-Typ so vorgesehen, dass sie sich entlang der Erstreckungsrichtung des Gates 51 eines Grenzgrabens mit den Kontaktschichten 14 vom (p+)-Typ abwechseln. An einer Stelle im Diodenbereich 20 zwischen dem Gate 51 eines Grenzgrabens und dem Diodengraben 21 sind Anodenschichten 25 vom p-Typ so vorgesehen, dass sie sich entlang der Erstreckungsrichtung des Gates 51 eines Grenzgrabens mit Kontaktschichten 24 vom (p+)-Typ abwechseln.
  • 10 ist eine Querschnittsansicht, die die Konfiguration der Grenze zwischen dem IGBT-Bereich und dem Diodenbereich der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht, und veranschaulicht eine entlang einer gestrichelten Linie G-G in 9 genommene Querschnittsansicht. Das Gate 51 eines Grenzgrabens weist die Gateelektrode 51a eines Grenzgrabens, den Isolierfilm 51b eines Gate-Grabens, eine Bodenfläche 51c und eine Seitenwand 51d auf. Der Grenzgraben des Gates 51 eines Grenzgrabens weist die Bodenfläche 51c des Gates eines Grenzgrabens und die Seitenwand 51d des Gates eines Grenzgrabens auf. Die Seitenwand 51d des Gates eines Grenzgrabens ist so ausgebildet, dass sie die Bodenfläche 51c und die erste Hauptoberfläche miteinander verbindet.
  • Ein aktiver Graben des Gates 11 eines aktiven Grabens weist eine Bodenfläche 11c des Gates eines aktiven Grabens und eine Seitenwand 11d des Gates eines aktiven Grabens auf. Die Seitenwand 11d des Gates eines aktiven Grabens ist so ausgebildet, dass sie die Bodenfläche 11c und die erste Hauptoberfläche miteinander verbindet. Ein Dummy-Graben des Gates 21 eines Dummy-Grabens weist eine Bodenfläche 21c des Gates eines Dummy-Grabens und eine Seitenwand 21d des Gates eines Dummy-Grabens auf. Die Seitenwand 21d des Gates eines Dummy-Grabens ist so ausgebildet, dass sie die Bodenfläche 21c und die erste Hauptoberfläche miteinander verbindet.
  • Wie in 10 veranschaulicht ist, ist die Grenze zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 eine Position, an der das Gate 51 eines Grenzgrabens mit der Bodenfläche 51c angeordnet ist, die tiefer als die Bodenflächen 11c der Gates aktiver Gräben auf der Seite des IGBT-Bereichs 10 und die Bodenflächen 21c der Gates von Dummy-Gräben auf der Seite des Diodenbereichs 20 liegt. Die auf der Seite der zweiten Hauptoberfläche des IGBT-Bereichs 10 angeordnete Kollektorschicht 16 vom p-Typ ist so angeorndet, dass sie mit der Kathodenschicht 26 vom (n+)-Typ an der Grenze zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 in Kontakt ist. Die Kollektorschicht 16 vom p-Typ und die Kathodenschicht 26 vom (n+)-Typ weisen Fertigungsfehler auf, und daher müssen nur ein oder mehr Sätze der Kollektorschicht 16 vom p-Typ und der Kathodenschicht 26 vom (n+)-Typ angeordnet werden, worin ein Teil der Kollektorschicht 16 vom p-Typ und ein Teil der Kathodenschicht 26 vom (n+)-Typ an der Grenze zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 miteinander in Kontakt sind.
  • 11 ist eine Querschnittsansicht, die die Konfiguration der Grenze zwischen dem IGBT-Bereich und dem Diodenbereich der Halbleitervorrichtung gemäß der ersten Ausführungsform veranschaulicht, und veranschaulicht eine entlang einer gestrichelten Linie H-H in 9 genommene Querschnittsansicht. 11 ist von der in 10 veranschaulichten, entlang einer gestrichelten Linie G-G genommenen Querschnittsansicht insofern verschieden, als die auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats angeordnete Sourceschicht 13 vom (n+)-Typ in dem entlang der gestrichelten Linie H-H genommenen Querschnitt von 11 nicht ersichtlich ist und durch die Kontaktschicht 14 vom (p+)-Typ ersetzt ist, und insofern, als die Kontaktschicht 24 vom (p+)-Typ zwischen der Anodenschicht 25 vom p-Typ und dem Barrierenmetall 5 angeordnet ist und die erste Hauptoberfläche des Halbleitersubstrats bildet.
  • Als Nächstes wird ein Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben. In der Beschreibung des Herstellungsverfahrens unten wird das Herstellungsverfahren des Zellenbereichs beschrieben, und die Herstellungsverfahren des Abschlussbereichs 30, des Pad-Bereichs 40 und dergleichen, die mittels frei ausgewählter Strukturen gebildet werden, werden weggelassen.
  • 12 bis 17 veranschaulichen das Herstellungsverfahren der Halbleitervorrichtung gemäß der ersten Ausführungsform und veranschaulichen das Herstellungsverfahren der Halbleitervorrichtung, die ein RC-IGBT ist. 12 bis 15 veranschaulichen einen Schritt zum Ausbilden der Seite der vorderen Oberfläche der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101, und 16 und 17 veranschaulichen einen Schritt zum Ausbilden der Seite der rückseitigen Oberfläche der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101.
  • Wie in 12A veranschaulicht ist, wird zunächst das die Driftschicht 1 vom (n-)-Typ bildende Halbleitersubstrat präpariert. Für das Halbleitersubstrat kann beispielsweise ein durch ein Zonenschmelz- bzw. Floating-Zone-(FZ-)Verfahren hergestellter sogenannter FZ-Wafer oder ein durch ein Czochralski-Verfahren mit angelegtem Magnetfeld (MCZ) hergestellter sogenannter MCZ-Wafer verwendet werden, und das Halbleitersubstrat kann ein Wafer vom n-Typ sein, der eine Störstelle vom n-Typ enthält. Die Konzentration der im Halbleitersubstrat enthaltenen Störstelle vom n-Typ wird wie jeweils anwendbar gemäß der Stehspannung der hergestellten Halbleitervorrichtung ausgewählt wird. Beispielsweise wird in einer Halbleitervorrichtung, deren Stehspannung 1200 V beträgt, die Konzentration der Störstelle vom n-Typ so eingestellt, dass der spezifische Widerstand der das Halbleitersubstrat bildenden Driftschicht 1 vom (n-)-Typ von etwa 40 bis 120 Ω·cm reicht. Wie in 12A veranschaulicht ist, ist im Schritt zum Präparieren des Halbleitersubstrats das gesamte Halbleitersubstrat die Driftschicht 1 vom (n-)-Typ; die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 wird aber hergestellt, indem eine Halbleiterschicht vom p-Typ oder n-Typ gebildet wird, indem Störstellenionen vom p-Typ oder n-Typ von der Seite der ersten Hauptoberfläche oder der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus wie oben implantiert werden und man dann die Störstellenionen vom p-Typ oder n-Typ durch eine Wärmebehandlung und dergleichen im Halbleitersubstrat diffundieren lässt.
  • Wie in 12A veranschaulicht ist, enthält das die Driftschicht 1 vom (n-)-Typ bildende Halbleitersubstrat einen Bereich, der als der IGBT-Bereich 10 und der Diodenbereich 20 dient. Obgleich nicht dargestellt ist ein Bereich, der als der Abschlussbereich 30 dient, um den Bereich, der als der IGBT-Bereich 10 und der Diodenbereich 20 dient, herum enthalten. Das Herstellungsverfahren der Konfiguration des IGBT-Bereichs 10 und des Diodenbereichs 20 der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 wird unten hauptsächlich beschrieben, aber der Abschlussbereich 30 der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 kann durch ein allgemein bekanntes Herstellungsverfahren hergestellt werden. Wenn beispielsweise ein FLR mit einer Abschluss-Wannenschicht vom p-Typ im Abschlussbereich 30 als die eine Stehspannung aufrechterhaltende Struktur ausgebildet wird, kann der FLR gebildet werden, indem vor einem Prozessieren des IGBT-Bereichs 10 und des Diodenbereichs 20 der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 Störstellenionen vom p-Typ implantiert werden, oder kann gebildet werden, indem Störstellenionen vom p-Typ gleichzeitig implantiert werden, wenn Ionen einer Störstelle vom p-Typ in dem IGBT-Bereich 10 oder dem Diodenbereich 20 der Halbleitervorrichtung 100 implantiert werden.
  • Wie in 12B veranschaulicht ist, wird als Nächstes die Trägerakkumulierungsschicht 2 vom n-Typ gebildet, indem eine Störstelle vom n-Typ wie etwa Phosphor (P) von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus implantiert wird. Die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ werden ausgebildet, indem eine Störstelle vom p-Typ wie etwa Bor (B) von der Seite der ersten Hauptoberfläche des Halbleitersubstrats aus implantiert wird. Die Trägerakkumulierungsschicht 2 vom n-Typ, die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ werden gebildet, indem man nach einem Implantieren der Störstellenionen im Halbleitersubstrat Störstellenionen mittels einer Wärmebehandlung diffundieren lässt. Die Ionen der Störstelle vom n-Typ und der Störstelle vom p-Typ werden implantiert, nachdem ein Maskenprozess auf die erste Hauptoberfläche des Halbleitersubstrats angewendet ist, und werden daher auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats selektiv ausgebildet. Die Trägerakkumulierungsschicht 2 vom n-Typ, die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ werden in dem IGBT-Bereich 10 und dem Diodenbereich 20 ausgebildet und werden mit der Abschluss-Wannenschicht vom p-Typ im Abschlussbereich 30 verbunden. Der Maskenprozess bezieht sich auf einen Prozess zum Ausbilden einer Maske auf dem Halbleitersubstrat, indem ein Resist auf dem Halbleitersubstrat aufgebracht wird und Öffnungen in einem vorbestimmten Bereich des Resists unter Verwendung eines Lichtdrucks bzw. einer Lithografie gebildet werden, um in vorbestimmten Bereichen des Halbleitersubstrats über die Öffnungen eine Ätzung durchzuführen und eine Ionenimplantation durchzuführen.
  • Die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ können gebildet werden, indem Ionen einer Störstelle vom p-Typ darin gleichzeitig implantiert werden. In diesem Fall sind die Tiefen und die Störstellenkonzentrationen vom p-Typ der Basisschicht 15 vom p-Typ und der Anodenschicht 25 vom p-Typ gleich und werden die gleichen Konfigurationen erhalten. Durch die Konfiguration wie oben kann eine Ionenimplantation gleichzeitig durchgeführt werden, und daher kann die Produktivität der Halbleitervorrichtung verbessert werden. Die Tiefen der Basisschicht 15 vom p-Typ und der Anodenschicht 25 vom p-Typ sind gleich, und daher kann die Konzentration eines elektrischen Feldes abgeschwächt werden und kann eine Abnahme der Stehspannung unterdrückt werden. Indem man Ionen einer Störstelle vom p-Typ in der Basisschicht 15 vom p-Typ und der Anodenschicht 25 vom p-Typ durch den Maskenprozess getrennt implantiert, kann man veranlassen, dass die Tiefen und die Störstellenkonzentrationen vom p-Typ der Basisschicht 15 vom p-Typ und der Anodenschicht 25 vom p-Typ voneinander verschieden sind.
  • Wie in 13A veranschaulicht ist, wird als Nächstes die Sourceschicht 13 vom (n+)-Typ gebildet, indem durch den Maskenprozess eine Störstelle vom n-Typ auf der Seite der ersten Hauptoberfläche der Basisschicht 15 vom p-Typ im IGBT-Bereich 10 selektiv implantiert wird. Die zu implantierende Störstelle vom n-Typ kann beispielsweise Arsen (As) oder Phosphor (P) sein.
  • Wie in 13B veranschaulicht ist, werden als Nächstes Gräben 8 ausgebildet, die von der Seite der ersten Hauptoberfläche des Halbleitersubstrats aus durch die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ hindurchgehen und die Driftschicht 1 vom (n-)-Typ erreichen. Im IGBT-Bereich 10 bilden die Seitenwände der Gräben 8, die durch die Sourceschicht 13 vom (n+)-Typ hindurchgehen, einen Teil der Sourceschicht 13 vom (n+)-Typ. Die Gräben 8 können gebildet werden, indem ein Oxidfilm wie etwa SiO2 auf dem Halbleitersubstrat abgeschieden wird und dann Öffnungen in Teilen des Oxidfilms, worin die Gräben 8 ausgebildet werden sollen, durch den Maskenprozess gebildet werden und das Halbleitersubstrat unter Verwendung des Oxidfilms, in dem die Öffnungen ausgebildet sind, als Maske geätzt wird. In 13B sind die Pitches bzw. Abstände von Mitte zu Mitte zwischen den Gräben 8 in dem IGBT-Bereich 10 und dem Diodenbereich 20 gleich; die Abstände von Mitte zu Mitte zwischen den Gräben 8 können sich jedoch zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 unterscheiden. Die Struktur bzw. das Muster der Abstände von Mitte zu Mitte zwischen den Gräben 8 in Draufsicht kann soweit erforderlich entsprechend der Maskenstruktur des Maskenprozesses geändert werden.
  • Durch den Maskenprozess kann der Abstand von Mitte zu Mitte von Gräben so geändert werden, dass das Intervall zwischen der Vielzahl von Gates 21 von Dummy-Gräben im Diodenbereich 20 so geändert wird, dass es breiter als das Intervall zwischen der Vielzahl von Gates 11 von aktiven Gräben im IGBT-Bereich 10 ist, oder kann der Abstand von Mitte zu Mitte von Gräben so geändert werden, dass das Intervall zwischen der Vielzahl von Gates 21 von Dummy-Gräben im Diodenbereich 20 enger wird als das Intervall zwischen der Vielzahl von Gates 11 von aktiven Gräben im IGBT-Bereich 10.
  • Wie in 13B veranschaulicht ist, kann, indem die Ätzung zweimal durchgeführt wird, ein in der Grenze zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 positionierter Graben 8a ein Graben sein, dessen Bodenfläche tiefer als die Gräben 8 in dem IGBT-Bereich 10 und dem Diodenbereich 20 liegt. Der Graben 8a ist ein Grenzgraben, der das Gate 51 eines Grenzgrabens bildet. Ein tiefer Graben kann durch eine Ätzung ausgebildet werden, indem man durch den Maskenprozess veranlasst, dass die Breite des Grabens 8a weit ist. Die Ätzrate zur Zeit der Grabenätzung ändert sich entsprechend der Öffnungsbreite des Grabens. Daher kann ein tiefer Graben gebildet werden, indem für nur den Graben, der tiefer sein soll, die Öffnungsbreite in einer Richtung, in der die Ätzrate schneller wird, geändert wird. Die Struktur der Grabenbreiten in Draufsicht kann soweit erforderlich entsprechend der Maskenstruktur des Maskenprozesses geändert werden. Indem man den Abstand von Mitte zu Mitte von Gräben wie mit der Grabenbreite vergrößert, kann ohne Hinzufügen eines Schritts ein tiefer Graben partiell gebildet werden.
  • In der Beschreibung unten werden möglicherweise der Graben 8a, der der Grenzgraben ist, und die anderen Gräben 8 nicht voneinander unterschieden, und die Beschreibung der Gräben 8 kann den Graben 8a einbeziehen.
  • Wie in 14A veranschaulicht ist, wird als Nächstes das Halbleitersubstrat in einer sauerstoffhaltigen Atmosphäre erhitzt, um dadurch auf Innenwänden der Gräben 8 und 8a und der ersten Hauptoberfläche des Halbleitersubstrats einen Oxidfilm 9 auszubilden. Die Innenwände der Gräben 8 und 8a weisen Bodenflächen und Seitenwände auf und sind beispielsweise die Bodenfläche 51c und die Seitenwand 51d des Grabens 8a, der der Grenzgraben ist, die Bodenfläche 11c und die Seitenwand 11d des aktiven Grabens auf der IGBT-Seite und die Bodenfläche 21c und die Seitenwand 21d des Dummy-Grabens auf der Diodenseite. Von dem auf den Innenwänden der Gräben 8 und 8a ausgebildeten Oxidfilm 9 dient der in den Gräben 8 im IGBT-Bereich 10 gebildete Oxidfilm 9 als die Isolierfilme 11b von Gate-Gräben der Gates 11 von aktiven Gräben und die Isolierfilme 12b von Dummy-Gräben der Gates 12 von Dummy-Gräben. Der in den Gräben 8 im Diodenbereich 20 ausgebildete Oxidfilm 9 dient als die Isolierfilme 21b von Diodengräben. Der Oxidfilm 9, der im Graben 8a ausgebildet ist, der der Grenzgraben ist, dient als der Isolierfilm 51b eines Grenzgrabens des Gates 51 eines Grenzgrabens. Der auf der ersten Hauptoberfläche des Halbleitersubstrats ausgebildete Oxidfilm 9 wird in einem späteren Schritt entfernt.
  • Wie in 14B veranschaulicht ist, wird als Nächstes mit einer Störstelle vom n-Typ oder vom p-Typ dotiertes Polysilizium mittels chemischer Gasphasenabscheidung (CVD) und dergleichen in den Gräben 8 und 8a mit Innenwänden, auf denen der Oxidfilm 9 ausgebildet ist, abgeschieden, um dadurch die Elektroden 11a von Gate-Gräben, die Elektroden 12a von Dummy-Gräben, die Elektroden 21a von Diodengräben und die Gateelektrode 51a eines Grenzgrabens zu bilden.
  • Wie in 15A veranschaulicht ist, wird als Nächstes, nachdem die Zwischenschicht-Isolierfilme 4 auf den Elektroden 11a von Gate-Gräben der Gates 11 von aktiven Gräben im IGBT-Bereich 10 ausgebildet sind, der auf der ersten Hauptoberfläche des Halbleitersubstrats ausgebildete Oxidfilm 9 entfernt. Der Zwischenschicht-Isolierfilm 4 kann beispielsweise SiO2 sein. Kontaktlöcher werden dann durch den Maskenprozess im abgeschiedenen Zwischenschicht-Isolierfilm 4 gebildet. Die Kontaktlöcher werden auf den Sourceschichten 13 vom (n+)-Typ, der Kontaktschicht 14 vom (p+)-Typ, den Kontaktschichten 24 vom (p+)-Typ, den Elektroden 12a von Dummy-Gräben, den Elektroden 21a von Diodengräben und der Gateelektrode 51a eines Grenzgrabens ausgebildet.
  • Wie in 15B veranschaulicht ist, wird als Nächstes das Barrierenmetall 5 auf dem Zwischenschicht-Isolierfilm 4 und der ersten Hauptoberfläche des Halbleitersubstrats gebildet und wird ferner die Emitterelektrode 6 auf dem Barrierenmetall 5 ausgebildet. Das Barrierenmetall 5 wird gebildet, indem mittels physikalischer Gasphasenabscheidung (PVD) oder CVD ein Film aus Titannitrid hergestellt wird.
  • Die Emitterelektrode 6 kann gebildet werden, indem beispielsweise eine Aluminium-Silizium-Legierung (AI-Si-Legierung) auf dem Barrierenmetall 5 mittels PVD wie etwa Sputtern oder Gasphasenabscheidung abgeschieden wird. Die Emitterelektrode 6 kann erhalten werden, indem durch stromlose Plattierung oder Elektroplattierung ferner eine Nickellegierung (Ni-Legierung) auf der ausgebildeten Aluminium-Silizium-Legierung gebildet wird. Wenn die Emitterelektrode 6 durch Plattieren gebildet wird, kann ein dicker Metallfilm leicht als die Emitterelektrode 6 ausgebildet werden. Daher kann die Wärmekapazität der Emitterelektrode 6 erhöht werden und kann deren Wärmebeständigkeit verbessert werden. Wenn eine Nickellegierung ferner durch den Plattierungsprozess nach Ausbilden der Emitterelektrode 6 gebildet wird, die mittels einer Aluminium-Silizium-Legierung durch PVD gebildet wird, kann der Plattierungsprozess zum Ausbilden der Nickellegierung nach Durchführung der Prozessierung der Seite der zweiten Hauptoberfläche des Halbleitersubstrats durchgeführt werden.
  • Wie in 16A veranschaulicht ist, wird als Nächstes die Seite der zweiten Hauptoberfläche des Halbleitersubstrats geschliffen, und das Halbleitersubstrat wird auf eine vorbestimmte ausgelegte Dicke abgedünnt. Die Dicke des Halbleitersubstrats nach dem Schleifen kann beispielsweise von 80 µm bis 200 µm reichen.
  • Wie in 16B veranschaulicht ist, wird als Nächstes die Pufferschicht 3 vom n-Typ gebildet, indem eine Störstelle vom n-Typ von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus implantiert wird. Die Kollektorschicht 16 vom p-Typ wird ferner gebildet, indem eine Störstelle vom p-Typ von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus implantiert wird. Die Pufferschicht 3 vom n-Typ kann in dem IGBT-Bereich 10, dem Diodenbereich 20 und dem Abschlussbereich 30 ausgebildet werden oder kann in nur dem IGBT-Bereich 10 oder dem Diodenbereich 20 ausgebildet werden.
  • Die Pufferschicht 3 vom n-Typ kann beispielsweise durch Implantieren von Phosphor-(P-)lonen gebildet werden. Die Pufferschicht 3 vom n-Typ kann durch Implantieren von Protonen (H+) gebildet werden. Die Pufferschicht 3 vom n-Typ kann ferner durch Implantieren sowohl von Protonen als auch Phosphor gebildet werden. Protonen können in eine Stelle, die tief liegt, von der zweiten Hauptoberfläche des Halbleitersubstrats aus mit verhältnismäßig geringer Beschleunigungsenergie implantiert werden. Indem man die Beschleunigungsenergie ändert, kann die Tiefe, in der die Protonen implantiert werden, verhältnismäßig einfach geändert werden. Wenn die Pufferschicht 3 vom n-Typ mittels Protonen gebildet wird, kann daher die Pufferschicht 3 vom n-Typ, die verglichen mit einem Fall, in dem die Pufferschicht 3 vom n-Typ mittels Phosphor gebildet wird, in der Dickenrichtung des Halbleitersubstrats breiter ist, ausgebildet werden, indem die Implantation eine Vielzahl von Malen durchgeführt wird, während die Beschleunigungsenergie geändert wird.
  • Die Aktivierungsrate von Phosphor als die Störstelle vom n-Typ kann höher als jene von Protonen sein. Der Durchgriff der Verarmungsschicht kann daher selbst für das Halbleitersubstrat, das abgedünnt ist, zuverlässiger unterdrückt werden, indem die Pufferschicht 3 vom n-Typ mittels Phosphor ausgebildet wird. Um das Halbleitersubstrat noch mehr abzudünnen, wird bevorzugt, dass die Pufferschicht 3 vom n-Typ mittels Implantieren von sowohl Protonen als auch Phosphor gebildet wird. In diesem Fall werden Protonen in eine Position implantiert, die von der zweiten Hauptoberfläche aus tiefer als Phosphor liegt.
  • Die Kollektorschicht 16 vom p-Typ kann beispielsweise durch Implantieren von Bor (B) gebildet werden. Die Kollektorschicht 16 vom p-Typ wird ebenfalls im Abschlussbereich 30 ausgebildet, und die Kollektorschicht 16 vom p-Typ im Abschlussbereich dient als die Abschluss-Kollektorschicht vom p-Typ. Mittels Durchführung eines Laserausheilens, indem die zweite Hauptoberfläche nach der Ionenimplantation von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus mit einem Laserstrahl bestrahlt wird, wird das implantierte Bor aktiviert und wird die Kollektorschicht 16 vom p-Typ gebildet. Zu dieser Zeit wird Phosphor für die Pufferschicht 3 vom n-Typ, der an einer Position implantiert ist, die von der zweiten Hauptoberfläche des Halbleitersubstrats aus verhältnismäßig flach liegt, gleichzeitig aktiviert. Indes werden Protonen bei einer verhältnismäßig niedrigen Ausheiltemperatur wie etwa einer Temperatur von 380°C bis 420°C aktiviert. Daher muss darauf geachtet werden, dass das gesamte Halbleitersubstrat eine Temperatur, die höher als eine Temperatur von 380°C bis 420°C ist, in einem anderen Schritt als dem Schritt zum Aktivieren von Protonen nicht erreicht, nachdem die Protonen implantiert sind. Es ist möglich, durch das Laserausheilen nur die Temperatur einer Stelle nahe der zweiten Hauptoberfläche des Halbleitersubstrats auf eine hohe Temperatur zu erhöhen, und daher kann das Laserausheilen zum Aktivieren der Störstelle vom n-Typ und der Störstelle vom p-Typ, selbst nachdem die Protonen implantiert sind, genutzt werden.
  • Wie in 17A veranschaulicht ist, wird als Nächstes die Kathodenschicht 26 vom (n+)-Typ auf dem Diodenbereich 20 ausgebildet. Die Kathodenschicht 26 vom (n+)-Typ kann zum Beispiel durch Implantieren von Phosphor (P) gebildet werden. Wie in 17A veranschaulicht ist, wird Phosphor von der Seite der zweiten Hauptoberfläche aus durch den Maskenprozess selektiv so implantiert, dass die Grenze zwischen der Kollektorschicht 16 vom p-Typ und der Kathodenschicht 26 vom (n+)-Typ an der Position der Grenze zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 eingerichtet wird. Der Implantationsbetrag der Störstelle vom n-Typ zum Ausbilden der Kathodenschicht 26 vom (n+)-Typ kann größer als der Implantationsbetrag der Störstelle vom p-Typ zum Ausbilden der Kollektorschicht 16 vom p-Typ sein. In 17A sind die Tiefen der Kollektorschicht 16 vom p-Typ und der Kathodenschicht 26 vom (n+)-Typ von der zweiten Hauptoberfläche aus gleich veranschaulicht; die Tiefe der Kathodenschicht 26 vom (n+)-Typ kann aber gleich der Tiefe der Kollektorschicht 16 vom p-Typ oder größer sein. Der Bereich, in dem die Kathodenschicht 26 vom (n+)-Typ ausgebildet wird, muss der Halbleiter vom n-Typ werden, indem eine Störstelle vom n-Typ in dem Bereich implantiert wird, in dem eine Störstelle vom p-Typ implantiert ist, und daher wird veranlasst, dass die Konzentration der implantierten Störstelle vom p-Typ höher als die Konzentration der Störstelle vom n-Typ in all den Bereichen ist, in denen die Kathodenschicht 26 vom (n+)-Typ ausgebildet ist.
  • Wie in 17B veranschaulicht ist, wird als Nächstes die Kollektorelektrode 7 auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats ausgebildet. Die Kollektorelektrode 7 wird über die gesamte Oberfläche des IGBT-Bereichs 10, des Diodenbereichs 20 und des Abschlussbereichs 30 der zweiten Hauptoberfläche ausgebildet. Die Kollektorelektrode 7 kann über die gesamte Oberfläche der zweiten Hauptoberfläche des Wafers vom n-Typ, der das Halbleitersubstrat ist, ausgebildet werden. Die Kollektorelektrode 7 kann gebildet werden, indem eine Aluminium-Silizium-Legierung (Al-Si-Legierung), Titan (Ti) und dergleichen mittels PVD wie etwa Sputtern und Gasphasenabscheidung abgeschieden wird, oder kann gebildet werden, indem eine Vielzahl von Metallen wie etwa eine Aluminium-Silizium-Legierung, Titan, Nickel oder Gold laminiert wird. Die Kollektorelektrode 7 kann erhalten werden, indem ferner ein Metallfilm durch stromloses Plattieren oder Elektroplattieren auf einem mittels PVD gebildeten Metallfilm ausgebildet wird.
  • Die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 wird durch die Schritte wie oben hergestellt. Eine Vielzahl der Halbleitervorrichtungen 100 oder der Halbleitervorrichtungen 101 wird in einer Matrixform in einem Wafer vom n-Typ hergestellt, und daher werden die Halbleitervorrichtungen 100 oder die Halbleitervorrichtungen 101 fertiggestellt, indem der Wafer vom n-Typ durch Zerteilen mit einem Laser oder Zerteilen mit einem Messer in einzelne Halbleitervorrichtungen 100 oder Halbleitervorrichtungen 101 geschnitten und geteilt wird.
  • Als Nächstes wird der Betrieb der Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben.
  • Zunächst wird eine Halbleitervorrichtung eines Vergleichsbeispiels beschrieben. Danach wird die Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben. 18 veranschaulicht schematisch die Bewegung von Elektronenlöchern zur Zeit des Diodenbetriebs der Halbleitervorrichtung des Vergleichsbeispiels. Die Halbleitervorrichtung des Vergleichsbeispiels unterscheidet sich von der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 der ersten Ausführungsform dadurch, dass ein Gate eines Grenzgrabens mit einer Bodenfläche, die tiefer als die Bodenflächen der Gates 11 von aktiven Gräben auf der Seite des IGBT-Bereichs 10 und die Bodenflächen der Gates 21 von Dummy-Gräben auf der Seite des Diodenbereichs 20 liegt, in der Halbleitervorrichtung des Vergleichsbeispiels nicht vorgesehen ist.
  • Der Diodenbetrieb der Halbleitervorrichtung des Vergleichsbeispiels wird beschrieben. Zur Zeit des Diodenbetriebs wird verglichen mit der Kollektorelektrode 7 eine positive Spannung an die Emitterelektrode 6 angelegt. Wenn die positive Spannung angelegt wird, fließen Elektronenlöcher h von der Anodenschicht 25 und der Basisschicht 15 in die Driftschicht 1, und die Elektronenlöcher h, die zufließen, bewegen sich in Richtung der Kathodenschicht 26. Zusätzlich zu den Elektronenlöchern h von der Anodenschicht 25 fließen die Elektronenlöcher h vom IGBT-Bereich 10 ebenfalls in den Diodenbereich 20 nahe der Grenze mit dem IGBT-Bereich 10. Infolgedessen ist der Diodenbereich 20 nahe der Grenze mit dem IGBT-Bereich 10 in einem Zustand, in dem die Dichte der Elektronenlöcher h höher ist als im Diodenbereich 20 fern des IGBT-Bereichs 10. Zur Zeit des Diodenbetriebs fließt ein Rückflussstrom von der Emitterelektrode 6 in Richtung der Kollektorelektrode 7.
  • Ein Erholungsbetrieb der Halbleitervorrichtung des Vergleichsbeispiels wird beschrieben. 19 veranschaulicht schematisch die Bewegung der Elektronenlöcher zur Zeit des Erholungsbetriebs der Halbleitervorrichtung des Vergleichsbeispiels. Zur Zeit des Erholungsbetriebs wird verglichen mit der Kollektorelektrode 7 eine negative Spannung an die Emitterelektrode 6 angelegt. Die Elektronenlöcher h, die sich zur Zeit des Diodenbetriebs in Richtung der Kathodenschicht 26 bewegt haben, bewegen sich, während sie die Bewegungsrichtung ändern, in Richtung der Anodenschicht 25. Zur Zeit des Erholungsbetriebs fließen die Elektronenlöcher h über die Anodenschicht 25 und die Emitterelektrode 6 aus der Halbleitervorrichtung nach außen ab.
  • Verglichen mit der Anodenschicht 25 im Diodenbereich 20 fern des IGBT-Bereichs 10 gelangt eine größere Anzahl an Elektronenlöcher h durch die Anodenschicht 25 im Diodenbereich 20 nahe der Grenze mit dem IGBT-Bereich 10, bei dem die Dichte der Elektronenlöcher h zur Zeit des Diodenbetriebs hoch ist. Einige der Elektronenlöcher h, die im IGBT-Bereich 10 vorhanden sind, fließen über die Basisschicht 15 und die Emitterelektrode 6 aus der Halbleitervorrichtung nach außen ab. Zur Zeit des Erholungsbetriebs fließt der Erholungsstrom von der Kollektorelektrode 7 in Richtung der Emitterelektrode 6.
  • Als Nächstes wird unter Bezugnahme auf 20 und 21 der Betrieb der Halbleitervorrichtung gemäß der ersten Ausführungsform beschrieben. 20 veranschaulicht schematisch einen Effekt der Unterdrückung des Zuflusses der Elektronenlöcher der Halbleitervorrichtung gemäß der ersten Ausführungsform und veranschaulicht schematisch die Bewegung der Elektronenlöcher zur Zeit des Diodenbetriebs. 21 veranschaulicht schematisch den Effekt der Unterdrückung des Zuflusses der Elektronenlöcher der Halbleitervorrichtung gemäß der ersten Ausführungsform und veranschaulicht schematisch die Bewegung der Elektronenlöcher zur Zeit des Erholungsbetriebs.
  • Die Halbleitervorrichtung gemäß der ersten Ausführungsform unterdrückt die Elektronenlöcher h, die vom IGBT-Bereich 10 in den Diodenbereich 20 fließen. Wie in 20 veranschaulicht ist, fließen die Elektronenlöcher h zur Zeit des Diodenbetriebs von der Basisschicht 15 vom p-Typ in die Driftschicht 1 im Diodenbereich 20. Zu dieser Zeit wird, indem man das Gate 51 eines Grenzgrabens mit einer Bodenfläche, die tiefer als die Bodenflächen der Gates 11 von aktiven Gräben auf der Seite des IGBT-Bereichs 10 und die Bodenflächen der Gates 21 von Dummy-Gräben auf der Seite des Diodenbereichs 20 liegt, an der Grenze zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 anordnet, die Bewegungsstrecke der Elektronenlöcher h von der Basisschicht 15 vom p-Typ zum Diodenbereich 20 länger und kann der Zufluss der Elektronenlöcher h unterdrückt werden.
  • Wie in 21 veranschaulicht ist, kann zur Zeit des Erholungsbetriebs der Erholungsstrom unterdrückt werden und kann der Durchbruchwiderstand zur Zeit des Erholungsbetriebs verglichen mit der Halbleitervorrichtung des Vergleichsbeispiels verbessert werden, worin das Gate 51 eines Grenzgrabens mit einer Bodenfläche, die tiefer als die Bodenflächen der Gates 11 von aktiven Gräben auf der Seite des IGBT-Bereichs 10 und die Bodenflächen der Gates 21 von Dummy-Gräben auf der Seite des Diodenbereichs 20 liegt, an der Grenze zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 nicht vorgesehen ist.
  • In der Halbleitervorrichtung gemäß der ersten Ausführungsform weist die Bodenfläche 51c des Gates eines Grenzgrabens eine Bodenfläche an einer tieferen Position als die Bodenflächen 11c der Gates von aktiven Gräben auf der Seite des IGBT-Bereichs 10 oder die Bodenflächen 21c der Gates von Dummy-Gräben auf der Seite des Diodenbereichs 20 auf. Durch die Konfiguration wie oben kann der Zufluss der Elektronenlöcher vom IGBT-Bereich 10 zum Diodenbereich 20 unterdrückt werden und kann der Erholungsstrom einer Diode reduziert werden, ohne einen inaktiven bzw. unwirksamen Bereich zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 anzuordnen.
  • Die Gateelektrode 51a eines Grenzgrabens des Gates 51 eines Grenzgrabens kann mit dem Gate-Pad 41c elektrisch verbunden sein oder kann mit der auf der ersten Hauptoberfläche der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 angeordneten Emitterelektrode elektrisch verbunden sein.
  • Zweite Ausführungsform
  • Die Konfiguration einer Halbleitervorrichtung gemäß einer zweiten Ausführungsform wird unter Bezugnahme auf 22 beschrieben. 22 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der zweiten Ausführungsform veranschaulicht. In der zweiten Ausführungsform werden die gleichen Komponenten wie jene, die in der ersten Ausführungsform beschrieben wurden, mit den gleichen Bezugszeichen bezeichnet und wird deren Beschreibung weggelassen.
  • Wie in 22 veranschaulicht ist, sind die Bodenfläche 51c des Gates eines Grenzgrabens und die Bodenflächen 21c der Gates von Dummy-Gräben auf der Seite des Diodenbereichs 20 in der gleichen Tiefe positioniert und liegen die Bodenfläche 51c des Gates eines Grenzgrabens und die Bodenflächen 21c der Gates von Dummy-Gräben auf der Seite des Diodenbereichs 20 tiefer als die Bodenflächen 11c der Gates von aktiven Gräben auf der Seite des IGBT-Bereichs 10. Durch die Konfiguration wie oben kann die Konzentration eines elektrischen Feldes in der Driftschicht nahe den Bodenflächen 21c der Gates von Dummy-Gräben auf der Seite des Diodenbereichs 20 abgeschwächt werden und kann die Abnahme der Stehspannung unterdrückt werden.
  • In der zweiten Ausführungsform kann daher, da die Bodenfläche 51c des Gates eines Grenzgrabens und die Bodenflächen 21c der Gates von Dummy-Gräben auf der Diodenseite in dergleichen Tiefe angeordnet sind und die Bodenfläche 51c des Gates eines Grenzgrabens und die Bodenflächen 21c der Gates von Dummy-Gräben auf der Diodenseite tiefer liegen als die Bodenflächen 11c der Gates von aktiven Gräben auf der IGBT-Seite, die Konzentration eines elektrischen Feldes abgeschwächt werden und kann die Abnahme der Stehspannung unterdrückt werden, während der Erholungsstrom unterdrückt wird und der Durchbruchwiderstand zur Zeit des Erholungsbetriebs verbessert wird.
  • Die Grabenbreite des Gates 51 eines Grenzgrabens und die Grabenbreiten der Gates 21 von Dummy-Gräben auf der Diodenseite können breiter als die Grabenbreiten der Gates 11 von aktiven Gräben auf der IGBT-Seite sein. Durch die Konfiguration wie oben beschrieben können tiefe Gräben ohne Hinzufügen eines Schritts partiell ausgebildet werden.
  • Dritte Ausführungsform
  • Die Konfiguration einer Halbleitervorrichtung gemäß der dritten Ausführungsform wird unter Bezugnahme auf 23 beschrieben. 23 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der dritten Ausführungsform veranschaulicht. In der dritten Ausführungsform werden die gleichen Komponenten wie jene, die in der ersten Ausführungsform und der zweiten Ausführungsform beschrieben wurden, mit den gleichen Bezugszeichen bezeichnet und wird deren Beschreibung weggelassen.
  • Wie in 23 veranschaulicht ist, ist die Bodenfläche 51c des Gates eines Grenzgrabens in der gleichen Tiefe wie die Bodenflächen 11c der Gates von aktiven Gräben auf der Seite des IGBT-Bereichs 10 positioniert und liegen die Bodenfläche 51c des Gates eines Grenzgrabens und die Bodenflächen 11c der Gates von aktiven Gräben auf der Seite des IGBT-Bereichs 10 tiefer als die Bodenflächen 21c der Gates von Dummy-Gräben auf der Seite des Diodenbereichs 20. Durch die Konfiguration wie oben kann die Konzentration eines elektrischen Feldes in der Driftschicht nahe den Bodenflächen 11c der Gates von aktiven Gräben auf der Seite des IGBT-Bereichs 10 abgeschwächt werden und kann die Abnahme der Stehspannung unterdrückt werden. Die Bodenfläche 51c des Gates eines Grenzgrabens und die Bodenflächen 11c der Gates von aktiven Gräben auf der Seite des IGBT-Bereichs 10 sind in der gleichen Tiefe angeordnet. Während der Zufluss der Elektronenlöcher h von der Basisschicht 15 vom p-Typ zum Diodenbereich 20 mehr unterdrückt werden kann, können daher die Elektronenlöcher h in der Driftschicht 1 auf der Seite des IGBT-Bereichs 10 akkumuliert werden. Infolgedessen kann der Effekt einer Injektionsverstärkung (IE) erhöht werden und kann die Ein-Spannung reduziert werden.
  • In der dritten Ausführungsform sind daher die Bodenfläche 51c des Gates eines Grenzgrabens und die Bodenflächen 11c der Gates von aktiven Gräben auf der Seite des IGBT-Bereichs 10 in der gleichen Tiefe angeordnet und liegen die Bodenfläche 51c des Gates eines Grenzgrabens und die Bodenflächen 11c der Gates von aktiven Gräben auf der Seite des IGBT-Bereichs 10 tiefer als die Bodenflächen 21c der Gates von Dummy-Gräben auf der Seite des Diodenbereichs 20. Infolgedessen kann die Konzentration eines elektrischen Feldes abgeschwächt werden und kann die Abnahme der Stehspannung unterdrückt werden, während der Erholungsstrom unterdrückt und der Durchbruchwiderstand zur Zeit des Erholungsbetriebs verbessert wird. Die Bodenfläche 51c des Gates eines Grenzgrabens und die Bodenflächen 11c der Gates von aktiven Gräben auf der Seite des IGBT-Bereichs 10 sind in der gleichen Tiefe positioniert. Daher kann der Effekt einer Injektionsverstärkung (IE) erhöht werden und kann die Ein-Spannung reduziert werden.
  • Die Grabenbreite des Gates 51 eines Grenzgrabens und die Grabenbreiten der Gates 11 von aktiven Gräben auf der IGBT-Seite können breiter sein als die Grabenbreiten der Gates 21 von Dummy-Gräben auf der Diodenseite. Durch die Konfiguration wie oben beschrieben können tiefe Gräben ohne Hinzufügen eines Schritts partiell ausgebildet werden.
  • Vierte Ausführungsform
  • Die Konfiguration einer Halbleitervorrichtung gemäß einer vierten Ausführungsform wird unter Bezugnahme auf 24 beschrieben. 24 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der vierten Ausführungsform veranschaulicht. In der vierten Ausführungsform sind die gleichen Komponenten wie jene, die in der ersten Ausführungsform bis zur dritten Ausführungsform beschrieben wurden, mit den gleichen Bezugszeichen bezeichnet und wird deren Beschreibung weggelassen.
  • Wie in 24 veranschaulicht ist, ist das Intervall zwischen dem Gate 11 eines aktiven Grabens auf der Seite des IGBT-Bereichs 10, das dem Gate 51 eines Grenzgrabens am nächsten gelegen ist, und dem Gate 51 eines Grenzgrabens schmaler als das Intervall zwischen dem Gate 21 eines Dummy-Grabens auf der Seite des Diodenbereichs 20, das dem Gate 51 eines Grenzgrabens am nächsten gelegen ist, und dem Gate 51 des Grenzgrabens. Wie oben beschrieben wurde, kann, indem man das Gate 51 eines Grenzgrabens, das den Zufluss der Elektronenlöcher vom IGBT-Bereich 10 zum Diodenbereich 20 unterdrückt, so ausbildet, dass es nahe dem IGBT-Bereich 10 liegt, der Verlauf der Elektronenlöcher leicht blockiert werden. Infolgedessen kann die Strecke, über die die Elektronenlöcher zwischen der Basisschicht 15 vom p-Typ und der Kathodenschicht 26 gelangen, verlängert werden.
  • In der vierten Ausführungsform kann daher, indem man eine Konfiguration vorsieht, in der das Intervall zwischen dem Gate 11 eines aktiven Grabens auf der IGBT-Seite, das dem Gate 51 eines Grenzgrabens am nächsten gelegen ist, und dem Gate 51 eines Grenzgrabens schmaler ist als das Intervall zwischen dem Gate 21 eines Dummy-Grabens auf der Diodenseite, das dem Gate 51 eines Grenzgrabens am nächsten gelegen ist, und dem Gate 51 eines Grenzgrabens, die Bewegung der Elektronenlöcher von der Basisschicht 15 vom p-Typ im IGBT-Bereich 10 zur Kathodenschicht 26 im Diodenbereich 20 mehr unterdrückt werden. Infolgedessen kann der Erholungsstrom unterdrückt werden und kann der Durchbruchwiderstand zur Zeit des Erholungsbetriebs verbessert werden.
  • Fünfte Ausführungsform
  • Die Konfiguration der Halbleitervorrichtung gemäß einer fünften Ausführungsform wird unter Bezugnahme auf 25 beschrieben. 25 ist eine Querschnittsansicht, die die Halbleitervorrichtung gemäß der fünften Ausführungsform veranschaulicht. In der fünften Ausführungsform sind die gleichen Komponenten wie jene, die in der ersten Ausführungsform bis zur vierten Ausführungsform beschrieben wurden, mit den gleichen Bezugszeichen bezeichnet und wird deren Beschreibung weggelassen.
  • Wie in 25 veranschaulicht ist, ist ein Gate 52 eines Dummy-Grabens auf der rückseitigen Oberfläche so vorgesehen, dass es von der zweiten Hauptoberfläche aus in Richtung der ersten Hauptoberfläche durch die Kollektorschicht 16 vom p-Typ und die Kathodenschicht 26 vom (n+)-Typ hindurchgeht. Das Gate 52 eines Dummy-Grabens auf der rückseitigen Oberfläche weist eine Grabenelektrode 52a auf der rückseitigen Oberfläche in einem im Halbleitersubstrat ausgebildeten Graben der rückseitigen Oberfläche über einen Isolierfilm 52b des Grabens an der rückseitigen Oberfläche auf. Das Gate 52 eines Dummy-Grabens auf der rückseitigen Oberfläche ist an einer Position, die der Kollektorschicht 16 vom p-Typ, der Kathodenschicht 26 vom (n+)-Typ und der Driftschicht 1 vom (n-)-Typ gegenüberliegt, an der Grenze zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 angeordnet. Das Gate 52 eines Dummy-Grabens auf der rückseitigen Oberfläche weist eine Bodenfläche 52c eines Grabens auf der rückseitigen Oberfläche an einer der Bodenfläche 51c des Gates eines Grenzgrabens gegenüberliegenden Position auf und umfasst eine Seitenwand 52d des Grabens auf der rückseitigen Oberfläche an einer Position, die die Bodenfläche 52c und die zweite Hauptoberfläche miteinander verbindet. Durch die Konfiguration wie oben kann der Zufluss der Elektronenlöcher auch durch das Gate 52 eines Dummy-Grabens auf der rückseitigen Oberfläche zusätzlich zum Gate 51 eines Grenzgrabens unterdrückt werden, das den Zufluss der Elektronenlöcher vom IGBT-Bereich 10 zum Diodenbereich 20 unterdrückt.
  • Daher kann in der fünften Ausführungsform, indem man das Gate 52 eines Dummy-Grabens auf der rückseitigen Oberfläche zusätzlich zum Gate 51 eines Grenzgrabens vorsieht, die Bewegung der Elektronenlöcher von der Basisschicht 15 vom p-Typ im IGBT-Bereich 10 zur Kathodenschicht 26 im Diodenbereich 20 mehr unterdrückt werden. Infolgedessen kann der Erholungsstrom unterdrückt werden und kann der Durchbruchwiderstand zur Zeit des Erholungsbetriebs verbessert werden.
  • Mehrere Ausführungsformen der vorliegenden Offenbarung wurden beschrieben; aber jene Ausführungsformen sind als Beispiele dargestellt. Verschiedene Weglassungen, Ersetzungen und Modifikationen können vorgenommen werden, ohne von deren Kern abzuweichen. Die Ausführungsformen können miteinander kombiniert werden.
  • Entsprechend der Halbleitervorrichtung gemäß der vorliegenden Offenbarung kann, indem man den Grenzgraben mit einer Bodenfläche, die tiefer als die Bodenfläche des Grabens im IGBT-Bereich und die Bodenfläche des Grabens im Diodenbereich liegt, zwischen dem IGBT-Bereich und dem dem IGBT-Bereich benachbarten Diodenbereich anordnet, der Zufluss der Elektronenlöcher zum Diodenbereich unterdrückt werden und kann der Durchbruchwiderstand zur Zeit des Erholungsbetriebs verbessert werden.
  • Offensichtlich sind im Lichte der obigen Lehren viele Modifikationen und Variationen der vorliegenden Offenbarung möglich. Es versteht sich daher, dass innerhalb des Umfangs der beigefügten Ansprüche die Offenbarung anders als konkret beschrieben in die Praxis umgesetzt werden kann.
  • Die gesamte Offenbarung der am 4. Juni 2020 eingereichten japanischen Patentanmeldung Nr. 2020-097609 , einschließlich Beschreibung, Ansprüche, Zeichnungen und Zusammenfassung, worauf die Priorität der vorliegenden Anmeldung gemäß Übereinkommen basiert, ist in ihrer Gesamtheit durch Verweis hierin einbezogen.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 2008 [0002]
    • JP 103590 A [0002]
    • JP 2008103590 A [0003]
    • JP 2020097609 [0104]

Claims (12)

  1. Halbleitervorrichtung (100), aufweisend: ein Halbleitersubstrat, das eine Driftschicht (1) eines ersten Leitfähigkeitstyps zwischen einer ersten Hauptoberfläche und einer der ersten Hauptoberfläche entgegengesetzten zweiten Hauptoberfläche aufweist; und einen IGBT-Bereich (10) und einen Diodenbereich (20), die im Halbleitersubstrat einander benachbart angeordnet sind, wobei: der IGBT-Bereich (10) aufweist: eine Basisschicht (15) eines zweiten Leitfähigkeitstyps, die auf einer vorderen Schicht des Halbleitersubstrats auf der Seite der ersten Hauptoberfläche angeordnet ist; eine Emitterschicht (13) eines ersten Leitfähigkeitstyps, die auf einer vorderen Schicht der Basisschicht (15) auf der Seite der ersten Hauptoberfläche selektiv angeordnet ist; ein Gate (11) eines aktiven Grabens, das eine Gateelektrode (11a) eines aktiven Grabens, die so angeordnet ist, dass sie der Driftschicht (1) über einen Isolierfilm (11b) gegenüberliegt, und an die eine Gatespannung angelegt wird, in jedem einer Vielzahl aktiver Gräben enthält, die so ausgebildet sind, dass sie in einer ersten Richtung entlang der ersten Hauptoberfläche des Halbleitersubstrats ausgerichtet sind, und durch die Emitterschicht (13) und die Basisschicht (15) hindurchgehen; und eine Kollektorschicht (16) eines zweiten Leitfähigkeitstyps, die auf einer vorderen Schicht des Halbleitersubstrats auf der Seite der zweiten Hauptoberfläche angeordnet ist; der Diodenbereich (20) umfasst: eine Anodenschicht (25) eines zweiten Leitfähigkeitstyps, die auf der vorderen Schicht des Halbleitersubstrats auf der Seite der ersten Hauptoberfläche angeordnet ist; eine Kathodenschicht (26) eines ersten Leitfähigkeitstyps, die auf der vorderen Schicht des Halbleitersubstrats auf der Seite der zweiten Hauptoberfläche angeordnet ist; und ein Gate (21) eines Dummy-Grabens, das eine Gateelektrode (21a) eines Dummy-Grabens, die der Driftschicht (1) über einen Isolierfilm (21b) gegenüberliegt und an die die Gatespannung nicht angelegt wird, in jedem einer Vielzahl von Dummy-Gräben enthält, die so ausgebildet sind, dass sie in der ersten Richtung des Halbleitersubstrats ausgerichtet sind, und durch die Anodenschicht (25) hindurchgehen; und die Halbleitervorrichtung (100) ferner aufweist: einen Grenzgraben, der an einer Position, an der der IGBT-Bereich (10) und der Diodenbereich (20) in Draufsicht einander benachbart sind, eine Bodenfläche (51c), die in der Driftschicht (1) so positioniert ist, dass sie tiefer als der aktive Graben oder der Dummy-Graben liegt, und eine Seitenwand (51d) und eine andere Seitenwand (51d) aufweist, die einander gegenüberliegen und die Bodenfläche (51c) und die erste Hauptoberfläche miteinander verbinden; und eine Gateelektrode (51a) eines Grenzgrabens, die der Basisschicht (15), der Anodenschicht (25) und der Driftschicht (1) über einen Isolierfilm (51b) eines Grenzgrabens gegenüberliegt und von der Seite der einen Seitenwand (51d) zur Seite der anderen Seitenwand (51d) eines Grenzgrabens über einen Bereich, der der Driftschicht (1) gegenüberliegt, in dem Grenzgraben angeordnet ist, in dem die Bodenfläche (51c), die eine Seitenwand (51d) und die andere Seitenwand (51d) mit dem Isolierfilm (51b) des Grenzgrabens bedeckt sind.
  2. Halbleitervorrichtung (100) nach Anspruch 1, wobei die Kollektorschicht (16) und die Kathodenschicht (26) an einer der Bodenfläche (51c) gegenüberliegenden Position zumindest teilweise miteinander in Kontakt sind.
  3. Halbleitervorrichtung (100) nach Anspruch 1 oder 2, wobei die Basisschicht (15) und die Anodenschicht (25) in einer Richtung zur zweiten Hauptoberfläche von der ersten Hauptoberfläche aus in einer gleichen Tiefe liegen.
  4. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 3, wobei die Bodenfläche (51c) des Grenzgrabens tiefer als eine Bodenfläche eines aktiven Grabens liegt und in einer gleichen Tiefe wie eine Bodenfläche des Dummy-Grabens liegt.
  5. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 3, wobei die Bodenfläche (51c) des Grenzgrabens tiefer als eine Bodenfläche des Dummy-Grabens liegt und in einer gleichen Tiefe wie eine Bodenfläche des aktiven Grabens liegt.
  6. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 5, ferner aufweisend, an einer Position, an der eine Tiefe von der ersten Hauptoberfläche tiefer als die Basisschicht (15) ist, eine Trägerakkumulierungsschicht (2) eines ersten Leitfähigkeitstyps, die der Basisschicht (15) gegenüberliegt.
  7. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 6, wobei: der Grenzgraben zwischen dem Dummy-Graben und dem aktiven Graben positioniert ist; und ein Intervall zwischen dem Grenzgraben und dem aktiven Graben schmaler ist als ein Intervall zwischen dem Grenzgraben und dem Dummy-Graben.
  8. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 7, wobei eine Grabenbreite des Grenzgrabens und eine Grabenbreite des aktiven Grabens breiter sind als eine Grabenbreite des Dummy-Grabens.
  9. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 7, wobei eine Grabenbreite des Grenzgrabens und eine Grabenbreite des Dummy-Grabens breiter sind als eine Grabenbreite des aktiven Bereichs.
  10. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 9, ferner aufweisend einen Dummy-Graben auf der rückseitigen Oberfläche, aufweisend: eine Bodenfläche (52c) eines Dummy-Grabens auf der rückseitigen Oberfläche an einer Position, die der Bodenfläche (51c) des Grenzgrabens gegenüberliegt; und eine Seitenwand (52d) eines Dummy-Grabens auf der rückseitigen Oberfläche, die die Bodenfläche (52c) eines Dummy-Grabens auf der rückseitigen Oberfläche und die zweite Hauptoberfläche miteinander verbindet, wobei der Dummy-Graben auf der rückseitigen Oberfläche der Kollektorschicht (16), der Kathodenschicht (26) und der Driftschicht (1) gegenüberliegt.
  11. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 10, wobei: eine Vielzahl der Dummy-Gräben und der aktiven Gräben angeordnet ist; und ein Intervall zwischen der Vielzahl von Dummy-Gräben breiter ist als ein Intervall zwischen der Vielzahl aktiver Gräben.
  12. Halbleitervorrichtung (100) nach einem der Ansprüche 1 bis 10, wobei: eine Vielzahl der Dummy-Gräben und der aktiven Gräben angeordnet ist; und ein Intervall zwischen der Vielzahl aktiver Gräben breiter ist als ein Intervall zwischen der Vielzahl von Dummy-Gräben.
DE102021109587.5A 2020-06-04 2021-04-16 Halbleitervorrichtung Pending DE102021109587A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020097609A JP7459666B2 (ja) 2020-06-04 2020-06-04 半導体装置
JP2020-097609 2020-06-04

Publications (1)

Publication Number Publication Date
DE102021109587A1 true DE102021109587A1 (de) 2021-12-09

Family

ID=78605321

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021109587.5A Pending DE102021109587A1 (de) 2020-06-04 2021-04-16 Halbleitervorrichtung

Country Status (4)

Country Link
US (1) US11456376B2 (de)
JP (1) JP7459666B2 (de)
CN (1) CN113764521B (de)
DE (1) DE102021109587A1 (de)

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN113690301B (zh) * 2020-05-18 2024-01-26 华润微电子（重庆）有限公司 半导体器件及其制备方法
JP2024067299A (ja) * 2022-11-04 2024-05-17 株式会社デンソー 半導体装置とその製造方法
CN115985852B (zh) * 2023-03-22 2023-06-23 上海鼎阳通半导体科技有限公司 半导体器件及其制备方法
CN116895690B (zh) * 2023-05-31 2024-03-08 海信家电集团股份有限公司 半导体装置
CN118116901A (zh) * 2024-01-31 2024-05-31 海信家电集团股份有限公司 半导体装置
CN118116953A (zh) * 2024-01-31 2024-05-31 海信家电集团股份有限公司 半导体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS643590A (en) 1987-06-25 1989-01-09 Sony Corp Time signal generator
JPH028A (ja) 1987-10-19 1990-01-05 Casio Comput Co Ltd 液晶表示素子
JP2008103590A (ja) 2006-10-20 2008-05-01 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2020097609A (ja) 2015-03-10 2020-06-25 ダイキン工業株式会社 ニトリルオキシド化合物

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4761644B2 (ja) 2001-04-18 2011-08-31 三菱電機株式会社 半導体装置
JP5103830B2 (ja) * 2006-08-28 2012-12-19 三菱電機株式会社 絶縁ゲート型半導体装置
JP5333342B2 (ja) * 2009-06-29 2013-11-06 株式会社デンソー 半導体装置
US8716746B2 (en) * 2010-08-17 2014-05-06 Denso Corporation Semiconductor device
WO2012169053A1 (ja) * 2011-06-09 2012-12-13 トヨタ自動車株式会社 半導体装置および半導体装置の製造方法
WO2013046377A1 (ja) * 2011-09-28 2013-04-04 トヨタ自動車株式会社 半導体装置およびその製造方法
JP6107767B2 (ja) * 2013-12-27 2017-04-05 トヨタ自動車株式会社 半導体装置とその製造方法
JP2016181551A (ja) * 2015-03-23 2016-10-13 トヨタ自動車株式会社 半導体装置
JP6679892B2 (ja) * 2015-05-15 2020-04-15 富士電機株式会社 半導体装置
US10217738B2 (en) 2015-05-15 2019-02-26 Smk Corporation IGBT semiconductor device
JP2017098359A (ja) * 2015-11-20 2017-06-01 トヨタ自動車株式会社 逆導通ｉｇｂｔ
DE102016125879B3 (de) 2016-12-29 2018-06-21 Infineon Technologies Ag Halbleitervorrichtung mit einer IGBT-Region und einer nicht schaltbaren Diodenregion
JP6996461B2 (ja) * 2018-09-11 2022-01-17 株式会社デンソー 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS643590A (en) 1987-06-25 1989-01-09 Sony Corp Time signal generator
JPH028A (ja) 1987-10-19 1990-01-05 Casio Comput Co Ltd 液晶表示素子
JP2008103590A (ja) 2006-10-20 2008-05-01 Mitsubishi Electric Corp 半導体装置およびその製造方法
JP2020097609A (ja) 2015-03-10 2020-06-25 ダイキン工業株式会社 ニトリルオキシド化合物

Also Published As

Publication number Publication date
CN113764521A (zh) 2021-12-07
CN113764521B (zh) 2024-07-16
US11456376B2 (en) 2022-09-27
JP2021190657A (ja) 2021-12-13
JP7459666B2 (ja) 2024-04-02
US20210384335A1 (en) 2021-12-09

Similar Documents

Publication Publication Date Title
DE102021109587A1 (de) Halbleitervorrichtung
DE112011101442B4 (de) Halbleitervorrichtung
DE112010005443B4 (de) Halbleitervorrichtung mit einem Halbleitersubstrat mit einem Diodenbereich und einem IGBT-Bereich sowie Verfahren zu dessen Herstellung
DE112016000071T5 (de) Halbleitervorrichtung und Verfahren zu ihrer Herstellung
DE19801999C2 (de) Halbleitereinrichtung mit hoher Spannungsfestigkeit
DE102005023891B4 (de) Verfahren zum Herstellen einer Siliziumkarbid-Halbleitervorrichtung und Siliziumkarbid-Halbleitervorrichtung
DE112009004595B4 (de) Halbleitervorrichtung
DE102021101762A1 (de) Halbleitervorrichtung
DE102015224428B4 (de) Halbleitervorrichtung
DE112017000727T5 (de) RC-IGBT und Herstellungsverfahren dafür
DE102017100109A1 (de) Halbleitervorrichtung und verfahren zum herstellen derselben
DE112012000755T5 (de) Siliciumcarbid-Halbleitervorrichtung und Verfahren zu deren Fertigung
DE102015121563B4 (de) Halbleiterbauelemente und ein Verfahren zum Bilden eines Halbleiterbauelements
DE102022100112A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102021117405A1 (de) Halbleitervorrichtung
DE102021123451A1 (de) Halbleitervorrichtung
DE112017002113B4 (de) Halbleitereinheit
DE102021107989A1 (de) Halbleitervorrichtung
DE112017008299T5 (de) Halbleitereinheit
DE102021116586A1 (de) Halbleitervorrichtung
DE102012205879B4 (de) Siliciumcarbid-Halbleitervorrichtung
DE112018001627B4 (de) Halbleitervorrichtung
DE102021110549A1 (de) Halbleitervorrichtung
DE102012200056A1 (de) Halbleitervorrichtung und Verfahren zur Herstellung hiervon
DE112018007354T5 (de) Siliciumcarbid-halbleitereinheit und herstellungsverfahren für dieselbe

Legal Events

Date Code Title Description
R012 Request for examination validly filed
R084 Declaration of willingness to licence