DE102021116586A1 - Halbleitervorrichtung - Google Patents

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Tetsuya Nitta
Munenori Ikeda
Shinya SONEDA
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Mitsubishi Electric Corp
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Mitsubishi Electric Corp
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Abstract

Es wird eine Halbleitervorrichtung bereitgestellt, in welcher eine erste Anodenschicht und eine erste Kontaktschicht auf einer ersten Hauptflächenseite in einer Diodenregion bereitgestellt sind, und in welcher eine zweite Anodenschicht und eine zweite Kontaktschicht auf der ersten Hauptflächenseite in einer Grenzregion bereitgestellt sind. Eine Konzentration von Störstellen eines zweiten Leitfähigkeitstyps der zweiten Anodenschicht ist geringer, als eine Konzentration von Störstellen des zweiten Leitfähigkeitstyps der ersten Anodenschicht, oder ein belegtes Flächenverhältnis der zweiten Kontaktschicht bezüglich einer Fläche, in welcher die Emitterelektrode in Kontakt mit dem Halbleitersubstrat in der Grenzregion steht, ist kleiner, als ein belegtes Flächenverhältnis der ersten Kontaktschicht bezüglich der Fläche, in welcher die Emitterelektrode in Kontakt mit dem Halbleitersubstrat in der Diodenregion steht.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Halbleitervorrichtung.
  • Beschreibung des Standes der Technik
  • Leistungshalbleitervorrichtungen wie Leistungsvorrichtungen, welche eine Art von Halbleitervorrichtung sind, werden in einem weiten Bereich von Gebieten wie Haushaltsgeräten, Automobilen, und Eisenbahnen eingesetzt. Auf diesen Gebieten steuert eine Inverterschaltung, welche sich aus einer Leistungsvorrichtung zusammensetzt, häufig eine induktive Last wie einen Induktionsmotor an. Invertervorrichtungen für diese Anwendungen sind derart aufgebaut, dass Leistungshalbleitervorrichtungen wie Bipolartransistoren mit isolierter Gate-Elektrode (IGBTs) oder Metall-Oxid-Halbleiter-Feldeffekttransistoren (MOSFETs), und Freilaufdioden (nachfolgend vereinfacht als „Dioden“ bezeichnet) verwendet werden.
  • Die Invertervorrichtungen erfordern jeweils einen hohen Wirkungsgrad und eine geringe Leistungsaufnahme, so dass der Markt eine Montage einer Leistungshalbleitervorrichtung fordert, welche einen hohen Wirkungsgrad bei geringen Kosten aufweist. Um diese Anforderungen zu erfüllen, wurden rückwärtsleitende IGBTs (RC-IGBTs) entwickelt. Die RC-IGBTs werden ausgebildet, indem ein IGBT und eine Diode in dasselbe Halbleitersubstrat integriert werden, und folglich kann eine Reduzierung einer Fläche montierter Bauteile, eine Reduzierung der Anzahl montierter Bauteile, eine Reduzierung des Montagebereichs von Bauteilen, und eine Reduzierung bezüglich eines Wärmewiderstandes erreicht werden (z. B. Japanische Patentanmeldungs-Offenlegungs-Nr. 2008-53648).
  • Die RC-IGBTs weisen jeweils den IGBT und die Diode auf, welche jeweils in einer IGBT-Region und einer Diodenregion bereitgestellt sind. In der Diodenregion tritt ein Erholungsvorgang auf, wenn die Diode von einem Ein-Zustand in einen Aus-Zustand wechselt. Wenn die Diode vom Ein-Zustand zum Aus-Zustand wechselt, werden Elektronenladungsträger und Löcherladungsträger, die im RC-IGBT angesammelt sind, während des Ein-Zustands abgeleitet, so dass ein Erholungsvorgang ausgeführt wird, in welchem ein Rückwärtsstrom von einer Kathodenseite zu einer Anodenseite fließt. Der Rückwärtsstrom, welcher während des Erholungsvorgangs fließt, wird Erholungsstrom genannt, und ein Leistungsverlust, der in Übereinstimmung mit einem Stromwert des Erholungsstroms auftritt, ein anliegender Spannungswert, und eine Zeitdauer, in welcher der Strom fließt, werden Erholungsverlust genannt.
  • Um einen geringen Erholungsverlust zu erreichen, ist es allgemein erforderlich, dass der Erholungsstrom reduziert wird, indem Ladungsträger, welche sich in der Diode im Ein-Zustand ansammeln, reduziert werden. Als eine solche Konfiguration ist es denkbar, eine p-Typ Löcherableitregion in einem Teil einer rückwärtigen Fläche in der Diodenregion bereitzustellen, um ein Ableiten der Löcherladungsträger von der rückwärtigen Fläche während des Vorwärtsbetriebs zu unterstützen, um eine Ladungsträgeransammlung zu reduzieren. Leider besteht selbst, wenn die p-Typ Löcherableitregion bereitgestellt ist, ein Problem dahingehend, dass der Erholungsverlust nicht effektiv reduziert werden kann, wenn eine große Menge eines Löchereinstroms von der IGBT-Region, welche neben der Diodenregion liegt, zur Diodenregion vorliegt.
  • Zusammenfassung
  • Die vorliegende Offenbarung wurde in Anbetracht der vorstehenden Probleme umgesetzt, und es ist eine Aufgabe der vorliegenden Offenbarung, eine Technik bereitzustellen, die in der Lage ist, einen Erholungsverlust effektiv zu reduzieren.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung weist auf: ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, welches eine erste Hauptfläche und eine der ersten Hauptfläche gegenüberliegende zweite Hauptfläche, eine IGBT-Region, eine Diodenregion, und eine Grenzregion zwischen der IGBT-Region und der Diodenregion aufweist, welche entlang einer Richtung innerhalb der Ebene im Halbleiter bereitgestellt ist; eine Emitterelektrode, welche auf der ersten Hauptfläche des Halbleitersubstrats bereitgestellt ist; und eine Kollektorelektrode, welche auf der zweiten Hauptfläche des Halbleitersubstrats bereitgestellt ist. Das Halbleitersubstrat weist auf: eine erste Anodenschicht eines zweiten Leitfähigkeitstyps und eine erste Kontaktschicht des zweiten Leitfähigkeitstyps, welche eine höhere Konzentration von Störstellen des zweiten Leitfähigkeitstyps aufweist, als die erste Anodenschicht, welche auf einer ersten Hauptflächenseite, die eine Seite der ersten Hauptflächenseite ist, in der Diodenregion bereitgestellt sind; eine Kathodenschicht des ersten Leitfähigkeitstyps, welche auf einer zweiten Hauptflächenseite, die eine Seite der zweiten Hauptfläche ist, in der Diodenregion bereitgestellt ist; eine Ladungsträgerableitschicht des zweiten Leitfähigkeitstyps, welche neben der Kathodenschicht in der Richtung innerhalb der Ebene der zweiten Hauptflächenseite in der Diodenregion bereitgestellt ist; eine zweite Anodenschicht des zweiten Leitfähigkeitstyps und eine zweite Kontaktschicht des zweiten Leitfähigkeitstyps, welche eine höhere Konzentration von Störstellen des zweiten Leitfähigkeitstyps aufweist, als die zweite Anodenschicht, welche auf der ersten Hauptflächenseite in der Grenzregion bereitgestellt sind; und eine Kollektorschicht des zweiten Leitfähigkeitstyps, welche auf der zweiten Hauptflächenseite in der Grenzregion bereitgestellt ist. Eine Konzentration von Störstellen des zweiten Leitfähigkeitstyps der zweiten Anodenschicht ist geringer, als eine Konzentration von Störstellen des zweiten Leitfähigkeitstyps der ersten Anodenschicht, oder ein belegtes Flächenverhältnis der zweiten Kontaktschicht bezüglich der Fläche, in welcher die Emitterelektrode in Kontakt mit dem Halbleitersubstrat in der Grenzregion steht, ist kleiner, als ein belegtes Flächenverhältnis der ersten Kontaktschicht bezüglich der Fläche, in welcher die Emitterelektrode in Kontakt mit dem Halbleitersubstrat in der Diodenregion steht.
  • Dies ermöglicht, dass ein Erholungsverlust effektiv reduziert wird.
  • Diese und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Offenbarung werden anhand der nachfolgenden detaillierten Beschreibung der vorliegenden Offenbarung in Verbindung mit den begleitenden Figuren deutlicher.
  • Figurenliste
    • 1 ist eine Draufsicht, welche eine Struktur einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform veranschaulicht;
    • 2 ist eine Draufsicht, welche eine weitere Struktur der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform veranschaulicht;
    • 3 ist eine teilweise vergrößerte Draufsicht, welche eine Struktur einer IGBT-Region der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform veranschaulicht;
    • 4 und 5 sind jeweils eine Schnittansicht, welche eine Struktur der IGBT-Region der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform veranschaulicht;
    • 6 ist eine teilweise vergrößerte Draufsicht, welche eine Struktur einer Diodenregion der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform veranschaulicht;
    • 7 und 8 sind jeweils eine Schnittansicht, welche eine Struktur der Diodenregion der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform veranschaulicht;
    • 9 und 10 sind jeweils eine teilweise vergrößerte Draufsicht, welche eine Struktur einer Grenzregion zwischen der IGBT-Region und der Diodenregion der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform veranschaulicht;
    • 11 und 12 sind jeweils eine Schnittansicht, welche eine Struktur einer Abschlussregion der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform veranschaulicht;
    • 13A bis 20B sind jeweils eine Schnittansicht, welche ein Verfahren zur Herstellung der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform veranschaulicht;
    • 21 ist eine teilweise vergrößerte Draufsicht, welche eine Struktur einer Grenzregion zwischen einer IGBT-Region und einer Diodenregion einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform veranschaulicht;
    • 22 ist eine Schnittansicht, welche eine Struktur einer Grenzregion zwischen einer IGBT-Region und einer Diodenregion einer Halbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform veranschaulicht;
    • 23 ist ein Diagramm, welches ein Simulationsergebnis der Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform veranschaulicht;
    • 24 ist ein Diagramm, welches ein Simulationsergebnis einer Halbleitervorrichtung gemäß einer vierten bevorzugten Ausführungsform veranschaulicht;
    • 25A bis 25C sind jeweils eine teilweise vergrößerte Draufsicht, welche eine Struktur in einer Diodenregion einer Halbleitervorrichtung gemäß einer fünften bevorzugten Ausführungsform veranschaulicht;
    • 26 ist ein Diagramm, welches ein Simulationsergebnis einer Halbleitervorrichtung gemäß einer sechsten bevorzugten Ausführungsform veranschaulicht; und
    • 27 ist eine teilweise vergrößerte Draufsicht, welche eine Struktur einer Grenzregion zwischen einer IGBT-Region und einer Diodenregion einer Halbleitervorrichtung gemäß einer siebten bevorzugten Ausführungsform veranschaulicht.
  • Beschreibung der bevorzugten Ausführungsformen
  • Nachfolgend werden bevorzugte Ausführungsformen mit Bezug zu den begleitenden Figuren beschrieben. Merkmale, die in jeder der nachfolgenden bevorzugten Ausführungsformen beschrieben sind, sind beispielhaft und es sind nicht notwendigerweise sämtliche Merkmale erforderlich. In der nachfolgenden Beschreibung sind ähnliche Komponenten mittels identischer oder ähnlicher Bezugszeichen in der Vielzahl bevorzugter Ausführungsformen gekennzeichnet, und es werden überwiegend unterschiedliche Komponenten beschrieben. Die Beschreibung, die nachfolgend beschrieben ist, zeigt konkrete Positionen und Richtungen wie „oben“, „unten“, „links“, „rechts“, „vorne“, und „hinten“, welche nicht notwendigerweise identisch sind zu Richtungen zum Zeitpunkt der tatsächlichen Umsetzung. Ein Teil mit einer höheren Konzentration als ein anderer Teil bedeutet, dass zum Beispiel eine durchschnittliche Konzentration des einen Teils höher ist, als eine durchschnittliche Konzentration des anderen Teils, oder dass ein Maximalwert der Konzentration des einen Teils höher ist, als ein Maximalwert der Konzentration des anderen Teils.
  • Die nachfolgende Beschreibung zeigt n und p, welche jeweils einen Leitfähigkeitstyp eines Halbleiters angeben. Obwohl die vorliegende Offenbarung derart beschrieben ist, dass ein erster Leitfähigkeitstyp als n-Typ bezeichnet ist und ein zweiter Leitfähigkeitstyp als p-Typ bezeichnet ist, kann der erste Leitfähigkeitstyp als der p-Typ bezeichnet werden und der zweite Leitfähigkeitstyp als der n-Typ bezeichnet werden. Eine Störstellenkonzentration, die geringer als n ist, wird als n- angegeben, und eine Störstellenkonzentration, die höher als n ist, wird als n+ angegeben. Auf ähnliche Weise wird eine Störstellenkonzentration, die geringer als p ist, als p- angegeben, und eine Störstellenkonzentration die höher als p ist, als p+ angegeben.
  • <Erste bevorzugte Ausführungsform>
  • 1 ist eine Draufsicht, welche eine Struktur einer Halbleitervorrichtung veranschaulicht, die ein RC-IGBT gemäß einer ersten bevorzugten Ausführungsform ist. 2 ist eine Draufsicht, welche einer weitere Struktur der Halbleitervorrichtung veranschaulicht, welche der RC-IGBT gemäß der ersten bevorzugten Ausführungsform ist. 1 veranschaulicht eine Halbleitervorrichtung 100, die eine IGBT-Region 10 und eine Diodenregion 20 enthält, welche nebeneinander in einer Streifenform angeordnet sind, und welche in der nachfolgenden Beschreibung vereinfacht als „Streifentyp“ bezeichnet werden kann. 2 veranschaulicht eine Halbleitervorrichtung 101, welche mehrere Diodenregionen 20, die in einer vertikalen Richtung und einer horizontalen Richtung bereitgestellt sind, und eine IGBT-Region 10 aufweist, welche um die Diodenregionen 20 herum bereitgestellt ist, und welche in der nachfolgenden Beschreibung vereinfacht als „Inseltyp“ bezeichnet werden kann.
  • <Gesamte Ebenenstruktur des Streifentyps>
  • In 1 weist die Halbleitervorrichtung 100 die IGBT-Region 10 und die Diodenregion 20 in einer Halbleitervorrichtung auf. Sowohl die IGBT 10, als auch die Diodenregion 20 erstrecken sich von einer Endseite zur anderen Endseite der Halbleitervorrichtung 100, und sind jeweils abwechselnd in einer Streifenform in einer Richtung orthogonal zu einer jeweiligen Erstreckungsrichtung der IGBT-Region 10 und der Diodenregion 20 bereitgestellt. 1 veranschaulicht drei IGBT-Regionen 10 und zwei Diodenregionen 20, und eine Struktur, in welcher sämtliche Diodenregionen 20 zwischen den korrespondierenden IGBT-Regionen 10 eingefügt sind. Die Anzahl der IGBT-Regionen 10 und der Diodenregionen 20 ist nicht auf diese eingeschränkt, die Anzahl der IGBT-Regionen 10 kann drei oder mehr, oder drei oder weniger betragen, und die Anzahl der Diodenregionen 20 kann zwei oder mehr, oder zwei oder weniger betragen. Orte der IGBT-Regionen 10 und der Diodenregionen 20 in 1 können vertauscht sein, und sämtliche IGBT-Regionen 10 können zwischen den korrespondierenden Diodenregionen 20 eingefügt sein. Darüber hinaus können die IGBT-Regionen 10 und die Diodenregionen 20 eine nach der anderen nebeneinander bereitgestellt sein.
  • Wie in 1 veranschaulicht, ist eine Pad-Region 40 neben der IGBT-Region 10 auf einer unteren Seite in der Figur bereitgestellt. Die Pad-Region 40 ist mit einem Steuer-Pad 41 zur Steuerung der Halbleitervorrichtung 100 bereitgestellt. In der nachfolgenden Beschreibung können die IGBT-Region 10 und die Diodenregion 20 gemeinsam als eine Zellregion bezeichnet werden. Eine Abschlussregion 30 ist um eine Region herum bereitgestellt, welche die Zellregion und die Pad-Region 40 enthält, um einer Stehspannung der Halbleitervorrichtung 100 standzuhalten. Die Abschlussregion 30 kann in geeigneter Weise mittels einer wohlbekannten Stehspannungshaltestruktur bereitgestellt werden. Die Stehspannungshaltestruktur kann derart aufgebaut sein, dass zum Beispiel ein Feldbegrenzungsring (FLR), in welchem eine Zellregion von einer p-Typ Abschlusswannenschicht eines p-Typ Halbleiters umgeben ist, oder eine Variation einer lateralen Dotierung (VLD), in welcher eine Zellregion durch eine p-Typ Wannenschicht mit einem Konzentrationsgradienten umgeben ist, auf der ersten Hauptflächenseite bereitgestellt ist, d. h., einer Seite einer vorderen Fläche der Halbleitervorrichtung 100. Die Anzahl von p-Typ Abschlusswannenschichten in der Form eines Rings, welche für den FLR verwendet werden, und eine Konzentrationsverteilung, welche für die VLD verwendet wird, können in geeigneter Weise in Abhängigkeit einer Stehspannungsauslegung der Halbleitervorrichtung 100 gewählt werden. Die p-Typ Abschlusswannenschicht kann annähernd über die gesamte Pad-Region 40 bereitgestellt sein, und die Pad-Region 40 kann mit einer IGBT-Zelle oder einer Diodenzelle bereitgestellt sein.
  • Das Steuer-Pad 41 umfasst zum Beispiel ein Strommess-Pad 41a und/oder ein Kelvin-Emitter-Pad 41b und/oder ein Gate-Pad 41c und/oder Temperaturmessdioden-Pads 41d, 41e.
  • Das Strommess-Pad 41a ist ein Steuer-Pad zum Erfassen eines Stroms, der durch die Zellregion der Halbleitervorrichtung 100 fließt. Das Strommess-Pad 41a ist elektrisch mit der Zelle verbunden, um es einem Strom zu ermöglichen, durch die Zellregion der Halbleitervorrichtung 100 zu fließen, so dass ein Strom eines Bruchteils bis zu einem Bruchteil von einigen Zehntausend, welcher durch die gesamte Zellregion fließt, durch einen Teil der IGBT-Zelle oder der Diodenzelle in der Zellregion fließt.
  • Das Kelvin-Emitter-Pad 41b und das Gate-Pad 41c sind jeweils ein Steuerpad, an welches eine Gate-Treiberspannung zur Ein-/Aussteuerung der Halbleitervorrichtung 100 angelegt wird. Das Kelvin-Emitter-Pad 41b ist elektrisch mit einer p-Typ Basisschicht der IGBT-Zelle verbunden. Das Gate-Pad 41c ist elektrisch mit einer Gate-Grabenelektrode der IGBT-Zelle verbunden. Das Kelvin-Emitter-Pad 41b und die p-Typ Basisschicht können elektrisch verbunden sein, wobei eine p+-Typ Kontaktschicht dazwischen eingefügt ist. Die Temperaturmessdioden-Pads 41d, 41e sind Steuer-Pads, welche elektrisch mit einer Anode und einer Kathode der Temperaturmessdiode verbunden sind, die in der Halbleitervorrichtung 100 bereitgestellt ist. Eine Spannung zwischen der Anode und der Kathode der Temperaturmessdiode (nicht gezeigt), welche in der Zellregion bereitgestellt ist, wird durch die Temperaturmessdioden-Pads 41d, 41e gemessen, und die Temperatur der Halbleitervorrichtung 100 wird auf Basis der Spannung gemessen.
  • <Gesamte Ebenenstruktur des Inseltyps>
  • In 2 weist die Halbleitervorrichtung 101 die IGBT-Region 10 und die Diodenregion 20 in einer Halbleitervorrichtung auf. Mehrere Diodenregionen 20 sind sowohl in der vertikalen Richtung, als auch in der horizontalen Richtung der Halbleitervorrichtung 101 nebeneinander angeordnet, und die Peripherie jeder der Diodenregionen 20 ist durch die IGBT-Region 10 umgeben. Das heißt, die mehreren Diodenregionen 20 sind in einer Inselform in der IGBT-Region 10 bereitgestellt. 2 veranschaulicht eine Struktur, in welcher die Diodenregion 20 in einer Matrix mit vier Spalten in einer link-rechts-Richtung in der Figur und in zwei Zeilen in der vertikalen Richtung in der Figur bereitgestellt ist. Die Anzahl und die Platzierung der Diodenregionen 20 sind jedoch nicht auf diese beschränkt. Ein oder mehrere Diodenregionen 20 können in der IGBT-Region 10 verteilt sein, solange die Peripherie jeder der Diodenregionen 20 durch die IGBT-Region 10 umgeben ist.
  • Wie in 2 veranschaulicht, ist die Pad-Region 40 neben einer unteren Seite der IGBT-Region 10 in der Figur bereitgestellt. Die Pad-Region 40 ist eine Region, in welcher das Steuer-Pad 41 zur Steuerung der Halbleitervorrichtung 101 bereitgestellt ist. Selbst in der Beschreibung hier, werden die IGBT-Region 10 und die Diodenregion 20 gemeinsam als Zellregion bezeichnet. Die Abschlussregion 30 ist um eine Region herum bereitgestellt, welche die Zellregion und die Pad-Region 40 enthält, um einer Stehspannung der Halbleitervorrichtung 101 standzuhalten. Die Abschlussregion 30 kann in geeigneter Weise mittels einer wohlbekannten Stehspannungshaltestruktur bereitgestellt sein. Die Stehspannungshaltestruktur kann zum Beispiel derart ausgebildet sein, dass eine FLR, in welcher eine Region umfassend die Zellregion und die Pad-Region 40 durch eine p-Typ Abschlusswannenschicht eines p-Typ Halbleiters umgeben ist, oder dass eine VLD, in welcher die Zellregion durch eine p-Typ Wannenschicht mit einem Konzentrationsgradienten umgeben ist, auf der ersten Hauptflächenseite bereitgestellt ist, d. h., einer Seite einer vorderen Fläche, mit einem FLR, in welchem eine Region umfassend die Zellregion und die Pad-Region 40 durch eine p-Typ Abschlusswannenschicht eines p-Typ Halbleiters umgeben ist, oder mit einer VLD, in welcher die Zellregion durch eine p-Typ Wannenschicht mit einem Konzentrationsgradienten umgeben ist. Die Anzahl von p-Typ Abschlusswannenschichten in der Form eines Rings, welche für den FLR verwendet werden, und eine Konzentrationsverteilung, welche für die VLD verwendet wird, können in geeigneter Weise in Abhängigkeit einer Stehspannungsauslegung der Halbleitervorrichtung 101 gewählt werden. Die p-Typ Abschlusswannenschicht kann annähernd über die gesamte Pad-Region 40 bereitgestellt sein, und die Pad-Region 40 kann mit einer IGBT-Zelle oder einer Diodenzelle bereitgestellt sein.
  • Das Steuer-Pad 41 umfasst zum Beispiel ein Strommess-Pad 41a und/oder ein Kelvin-Emitter-Pad 41b und/oder ein Gate-Pad 41c und/oder Temperaturmessdioden-Pads 41d, 41e.
  • Das Strommess-Pad 41a ist ein Steuer-Pad zum Erfassen eines Stroms, der durch die Zellregion der Halbleitervorrichtung 101 fließt. Das Strommess-Pad 41a ist elektrisch mit der Zelle verbunden, um es einem Strom zu ermöglichen, durch die Zellregion der Halbleitervorrichtung 101 zu fließen, so dass ein Strom eines Bruchteils bis zu einem Bruchteil von einigen Zehntausend, welcher durch die gesamte Zellregion fließt, durch einen Teil der IGBT-Zelle oder der Diodenzelle in der Zellregion fließt.
  • Das Kelvin-Emitter-Pad 41b und das Gate-Pad 41c sind jeweils ein Steuerpad, an welches eine Gate-Treiberspannung zur Ein-/Aussteuerung der Halbleitervorrichtung 101 angelegt wird. Das Kelvin-Emitter-Pad 41b ist elektrisch mit der p-Typ Basisschicht und einer n+-Typ Emitterschicht der IGBT-Zelle verbunden. Die n+-Typ Emitterschicht kann n+-Typ Source-Schicht genannt werden. Das Gate-Pad 41c ist elektrisch mit einer Gate-Grabenelektrode der IGBT-Zelle verbunden. Das Kelvin-Emitter-Pad 41b und die p-Typ Basisschicht können elektrisch verbunden sein, wobei eine p+-Typ Kontaktschicht dazwischen eingefügt ist. Die Temperaturmessdioden-Pads 41d, 41e sind Steuer-Pads, welche elektrisch mit einer Anode und einer Kathode der Temperaturmessdiode verbunden sind, die in der Halbleitervorrichtung 101 bereitgestellt ist. Eine Spannung zwischen der Anode und der Kathode der Temperaturmessdiode (nicht gezeigt), welche in der Zellregion bereitgestellt ist, wird durch die Temperaturmessdioden-Pads 41d, 41e gemessen, und die Temperatur der Halbleitervorrichtung 101 wird auf Basis der Spannung gemessen.
  • <IGBT-Region 10>
  • 3 ist eine teilweise vergrößerte Draufsicht, welche eine Struktur der IGBT-Region 10 einer Halbleitervorrichtung veranschaulicht, die ein RC-IGBT ist. Konkret ist 3 eine vergrößerte Ansicht einer Region, welche durch eine gestrichelte Linie 82 in der in 1 veranschaulichten Halbleitervorrichtung 100 oder in der in 2 veranschaulichten Halbleitervorrichtung 101 umgeben ist.
  • Die 4 und 5 sind jeweils eine Schnittansicht, welche eine Struktur der IGBT-Region 10 der Halbleitervorrichtung veranschaulicht, die ein RC-IGBT ist. Konkret ist 4 eine Schnittansicht, welche entlang einer gepunktet-und-gestrichelten Linie A-A der Halbleitervorrichtung 100, 101 entnommen ist, die in 3 veranschaulicht ist, und 5 ist eine Schnittansicht, welche entlang der gepunktet-und-gestrichelten Linie B-B der Halbleitervorrichtung 100, 101 entnommen ist, die in 3 veranschaulicht ist.
  • Wie in 3 veranschaulicht, weist die IGBT-Region 10 ein aktives Graben-Gate 11 und ein Dummy-Graben-Gate 12 auf, welche jeweils in einer Streifenform bereitgestellt sind. Die Halbleitervorrichtung 100 ist derart aufgebaut, dass sich das aktive Graben-Gate 11 und das Dummy-Graben-Gate 12 in einer Längsrichtung der IGBT-Region 10 erstrecken, und die Längsrichtung der IGBT-Region 10 korrespondiert jeweils mit einer Längsrichtung des aktiven Graben-Gates 11 und des Dummy-Graben-Gates 12. Im Gegensatz dazu ist die Halbleitervorrichtung 101 derart aufgebaut, dass eine Längsrichtung und eine Querrichtung in der IGBT-Region 10 nicht speziell unterschieden werden, und eine links-rechts-Richtung in der Figur kann mit der Längsrichtung des aktiven Graben-Gates 11 und des Dummy-Graben-Gates 12 korrespondieren, oder eine vertikale Richtung in der Figur kann mit der Längsrichtung des aktiven Graben-Gates 11 und des Dummy-Graben-Gates 12 korrespondieren.
  • Das aktive Graben-Gate 11 ist aus einer Gate-Grabenelektrode 11a ausgebildet, welche in einem Graben eines Halbleitersubstrats über eine Gate-Grabenisolierschicht 11b bereitgestellt ist. Das Dummy-Graben-Gate 12 ist aus einer Dummy-Grabenelektrode 12a ausgebildet, welche in einem Graben des Halbleitersubstrats über eine Dummy-Graben-Isolierschicht 12b bereitgestellt ist. Die Gate-Grabenelektrode 11a des aktiven Graben-Gates 11 ist elektrisch mit dem Gate-Pad 41c verbunden. Die Dummy-Grabenelektrode 12a des Dummy-Graben-Gates 12 ist elektrisch mit einer Emitterelektrode verbunden, welche auf der ersten Hauptfläche der Halbleitervorrichtung 100, 101 bereitgestellt ist.
  • Eine n+-Typ Emitterschicht 13 ist in Kontakt stehend mit der Gate-Grabenisolierschicht 11b auf jeder Seite des aktiven Graben-Gates 11 in dessen Breitenrichtung bereitgestellt. Die n+-Typ Emitterschicht 13 ist eine Halbleiterschicht, welche zum Beispiel Arsen oder Phosphor als n-Typ Störstellen aufweist, und die n-Typ Störstellen weisen zum Beispiel eine Konzentration von 1,0E + 17/cm3 bis 1,0E + 20/cm3 auf. Die n+-Typ Emitterschicht 13 ist abwechselnd mit einer p+-Typ Kontaktschicht 14 entlang einer Erstreckungsrichtung des aktiven Graben-Gates 11 bereitgestellt. Die p+-Typ Kontaktschicht 14 ist zwischen zwei benachbarten Dummy-Graben-Gates 12 in Kontakt stehend mit der Dummy-Graben-Isolierschicht 12b bereitgestellt. Die p+-Typ Kontaktschicht 14 ist eine Halbleiterschicht, welche zum Beispiel Bor oder Aluminium als p-Typ Störstellen aufweist, und die p-Typ Störstellen weisen zum Beispiel eine Konzentration von 1,0E + 15/cm3 bis 1,0E + 20/cm3 auf.
  • Wie in 3 veranschaulicht, sind in der IGBT-Region 10 der Halbleitervorrichtung 100, 101 drei Dummy-Graben-Gates 12 nebeneinander angrenzend an drei aktive Graben-Gates 11 angeordnet, welche nebeneinander angeordnet sind. Ferner sind neben den drei Dummy-Graben-Gates 12, welche nebeneinander angeordnet sind, drei aktive Graben-Gates 11 nebeneinander angeordnet, die sich von Obigen unterscheiden. Wie oben beschrieben, weist die IGBT-Region 10 eine Struktur auf, in welcher ein Satz aktiver Graben-Gates 11 und ein Satz von Dummy-Graben-Gates 12 abwechselnd angeordnet sind. Obwohl in 3 die Anzahl aktiver Graben-Gates 11, die in einem Satz aktiver Graben-Gates 11 enthalten ist, auf drei festgelegt ist, kann sie ein oder mehr betragen. Die Anzahl von Dummy-Graben-Gates 12, die in einem Satz von Dummy-Graben-Gates 12 enthalten ist, kann eins oder mehr betragen, und die Anzahl von Dummy-Graben-Gates 12 kann null sein. Das heißt, sämtliche in der IGBT-Region 10 bereitgestellte Graben-Gates können aktive Graben-Gates 11 sein.
  • 4 ist eine Schnittansicht der Halbleitervorrichtung 100, 101, welche entlang der gepunktet-und-gestrichelten Linie A-A in 3 entnommen ist, und ist eine Schnittansicht der IGBT-Region 10. Die Halbleitervorrichtung 100, 101 weist eine n--Typ Drift-Schicht 1 auf, welche aus einem Halbleitersubstrat ausgebildet ist. Die n--Typ Drift-Schicht 1 ist eine Halbleiterschicht, welche zum Beispiel Arsen oder Phosphor als n-Typ Störstellen aufweist, und die n-Typ Störstellen weisen eine Konzentration von zum Beispiel 1,0E + 12/cm3 bis 1,0E + 15/cm3 auf. Die Konzentration von n-Typ Störstellen in der n+-Typ Emitterschicht 13, die oben beschrieben ist, ist höher, als die Konzentration der n-Typ Störstellen in der n--Typ Drift-Schicht 1.
  • In 4 reicht das Halbleitersubstrat von der n+-Typ Emitterschicht 13 und der p+-Typ Kontaktschicht 14 bis zu einer p-Typ Kollektorschicht 16. In 4 werden ein oberes Ende der n+-Typ Emitterschicht 13 und der p+-Typ Kontaktschicht 14 in der Figur als die erste Hauptfläche bezeichnet, welche die Seite der ersten Hauptfläche des Halbleitersubstrats ist, und ein unteres Ende der p-Typ Kollektorschicht 16 in der Figur wird als die zweite Hauptfläche bezeichnet, welche die Seite der zweiten Hauptfläche des Halbleitersubstrats ist. Die erste Hauptfläche des Halbleitersubstrats ist die erste Hauptfläche auf einer Seite einer vorderen Fläche der Halbleitervorrichtung 100, 101, und die zweite Hauptfläche des Halbleitersubstrats ist die Hauptfläche auf einer Seite einer rückwärtigen Fläche der Halbleitervorrichtung 100, 101. Die Halbleitervorrichtung 100, 101 weist die n--Typ Drift-Schicht 1 zwischen der ersten Hauptfläche und der zweiten Hauptfläche, welche der ersten Hauptfläche zugewandt ist, in der IGBT-Region 10 der Zellregion auf. Das Halbleitersubstrat kann derart aufgebaut sein, dass es zum Beispiel einen Wafer und/oder eine Epitaxiewachstumsschicht aufweist. Das Halbleitersubstrat kann einen Halbleiter mit einer breiten Bandlücke (Siliziumkarbid (SiC), Galliumnitrid (GaN), Diamant) aufweisen, welcher in der Lage ist, bei einer hohen Temperatur stabil zu arbeiten.
  • Obwohl nicht veranschaulicht, kann die IGBT-Region 10 eine n-Typ Ladungsträgerspeicherschicht umfassen, die auf der ersten Hauptflächenseite der n--Typ Drift-Schicht 1 bereitgestellt ist, und welche eine höhere Konzentration von n-Typ Störstellen aufweist, als die n--Typ Drift-Schicht 1. Das Bereitstellen der n-Typ Ladungsträgerspeicherschicht ermöglicht eine Reduzierung eines elektrischen Leistungsverlustes, wenn ein Strom in der IGBT-Region 10 fließt. Die n-Typ Ladungsträgerspeicherschicht und die n--Typ Drift-Schicht 1 können gemeinsam als Drift-Schicht bezeichnet werden. Die n-Typ Ladungsträgerspeicherschicht wird ausgebildet, indem n-Typ Verunreinigungen in das Halbleitersubstrat ioneninjiziert werden, welches die n--Typ Drift-Schicht 1 bildet, und indem anschließend n-Typ Verunreinigungen im Halbleitersubstrat, welches die n--Typ Drift-Schicht 1 ist, durch eine Wärmebehandlung verteilt werden.
  • Eine p-Typ Basisschicht 15 ist auf der ersten Hauptflächenseite der n--Typ Drift-Schicht 1 bereitgestellt. In der Struktur, in welcher die n-Typ Ladungsträgerspeicherschicht bereitgestellt ist, ist die p-Typ Basisschicht 15 auf der ersten Hauptflächenseite der n-Typ Ladungsträgerspeicherschicht bereitgestellt. Die p-Typ Basisschicht 15 ist zum Beispiel eine Halbleiterschicht, welche Bor oder Aluminium als p-Typ Störstellen aufweist, und die p-Typ Störstellen weisen eine Konzentration von zum Beispiel 1,0E + 12/cm3 bis 1,0E + 19/cm3 auf. Die p-Typ Basisschicht 15 steht in Kontakt mit der Gate-Grabenisolierschicht 11b des aktiven Graben-Gates 11. Im Beispiel von 4 steht die p-Typ Basisschicht 15 auch in Kontakt mit der Dummy-Graben-Isolierschicht 12b des Dummy-Graben-Gates 12.
  • Die n+-Typ Emitterschicht 13, die in Kontakt mit der Gate-Grabenisolierschicht 11b des aktiven Graben-Gates 11 steht, ist in einem Teil einer Region auf der ersten Hauptflächenseite der p-Typ Basisschicht 15 bereitgestellt, und die p+-Typ Kontaktschicht 14 ist in der anderen Region der ersten Hauptflächenseite der p-Typ Basisschicht 15 selektiv bereitgestellt. Die n+-Typ Emitterschicht 13 und die p+-Typ Kontaktschicht 14 bilden die erste Hauptfläche des Halbleitersubstrats aus. Die p+-Typ Kontaktschicht 14 ist eine Region, welche eine höhere Konzentration von p-Typ Störstellen aufweist, als die p-Typ Basisschicht 15. Wenn es erforderlich ist, die p+-Typ Kontaktschicht 14 und die p-Typ Basisschicht 15 voneinander zu unterscheiden, können sie individuell bezeichnet werden. Alternativ können die p+-Typ Kontaktschicht 14 und die p-Typ Basisschicht 15 gemeinsam als eine p-Typ Basisschicht bezeichnet werden. Die p+-Typ Kontaktschicht 14 und die n+-Typ Emitterschicht 13 sind über ein Barrieremetall 5 mit einer Emitterelektrode 6 verbunden.
  • In der Halbleitervorrichtung 100, 101 ist eine n-Typ Pufferschicht 3, welche eine höhere Konzentration von n-Typ Störstellen aufweist als die n--Typ Drift-Schicht 1, auf der zweiten Hauptflächenseite der n--Typ Drift-Schicht 1 bereitgestellt. Die n-Typ Pufferschicht 3 ist bereitgestellt, um zu verhindern, dass eine Verarmungsschicht, welche sich von der p-Typ Basisschicht 15 in Richtung der zweiten Hauptflächenseite erstreckt, durchgreift, wenn die Halbleitervorrichtung 100, 101 ausgeschaltet wird. Die n-Typ Pufferschicht 3 kann ausgebildet werden, indem zum Beispiel Phosphor (P) oder ein Proton (H+) injiziert wird, oder sie kann ausgebildet werden, indem sowohl Phosphor (P), als auch ein Proton (H+) injiziert werden. Die n-Typ Pufferschicht 3 enthält n-Typ Störstellen, welche zum Beispiel eine Konzentration von 1,0E + 12/cm3 bis 1,0E + 18/cm3 aufweisen. Die Halbleitervorrichtung 100, 101 kann derart aufgebaut sein, dass die n-Typ Pufferschicht 3 nicht bereitgestellt ist und dass die n--Typ Drift-Schicht 1 in einer Region der n-Typ Pufferschicht 3 bereitgestellt ist, die in 4 veranschaulicht ist. Die n-Typ Pufferschicht 3 und die n--Typ Drift-Schicht 1 können gemeinsam als Drift-Schicht bezeichnet werden.
  • In der Halbleitervorrichtung 100, 101 ist die p-Typ Kollektorschicht 16 auf der zweiten Hauptflächenseite der n-Typ Pufferschicht 3 bereitgestellt. Das heißt, die p-Typ Kollektorschicht 16 ist zwischen der n--Typ Drift-Schicht 1 und der zweiten Hauptfläche bereitgestellt. Die p-Typ Kollektorschicht 16 kann als p+-Typ Kollektorschicht bezeichnet werden. Die p-Typ Kollektorschicht 16 ist eine Halbleiterschicht, welche zum Beispiel Bor oder Aluminium als p-Typ Störstellen aufweist, und die p-Typ Störstellen weisen eine Konzentration von zum Beispiel 1,0E + 16/cm3 bis 1,0E + 20/cm3 auf. Die p-Typ Kollektorschicht 16 bildet die zweite Hauptfläche des Halbleitersubstrats aus. Die p-Typ Kollektorschicht 16 kann nicht nur in der IGBT-Region 10, sondern auch in der Abschlussregion 30 bereitgestellt sein. Die p-Typ Kollektorschicht 16 ist mit einer Kollektorelektrode 7 verbunden.
  • Wie in 4 veranschaulicht, ist die IGBT-Region 10 der Halbleitervorrichtung 100, 101 mit einem Graben bereitgestellt, welcher die p-Typ Basisschicht 15 von der ersten Hauptfläche des Halbleitersubstrats durchläuft und die n--Typ Drift-Schicht 1 erreicht. Das aktive Graben-Gate 11 ist aus der Gate-Grabenelektrode 11a aufgebaut, welche jeweils über die Gate-Grabenisolierschicht 11b in einigen Gräben bereitgestellt ist. Die Gate-Grabenelektrode 11a ist der n--Typ Drift-Schicht 1 zugewandt, wobei die Gate-Grabenisolierschicht 11b dazwischen eingefügt ist. Das Dummy-Graben-Gate 12 ist aus der Dummy-Grabenelektrode 12a aufgebaut, welche über die Dummy-Graben-Isolierschicht 12b jeweils in einigen Gräben bereitgestellt ist. Die Dummy-Grabenelektrode 12a ist der n--Typ Drift-Schicht 1 zugewandt, wobei die Dummy-Graben-Isolierschicht 12b dazwischen eingefügt ist.
  • Die Gate-Grabenisolierschicht 11b des aktiven Graben-Gates 11 steht in Kontakt mit der p-Typ Basisschicht 15 und der n+-Typ Emitterschicht 13. Wenn eine Gate-Treiberspannung an die Gate-Grabenelektrode 11a angelegt wird, wird in der p-Typ Basisschicht 15, welche in Kontakt mit der Gate-Grabenisolierschicht 11b des aktiven Graben-Gates 11 steht, ein Kanal ausgebildet.
  • Wie in 4 veranschaulicht, ist eine Zwischenschichtisolierschicht 4 auf der Gate-Grabenelektrode 11a des aktiven Graben-Gates 11 bereitgestellt. Das Barrieremetall 5, welches in der Lage ist, einen Kontaktwiderstand zu reduzieren, ist in einer Region bereitgestellt, in welcher die Zwischenschichtisolierschicht 4 auf der ersten Hauptfläche des Halbleitersubstrats und auf der Zwischenschichtisolierschicht 4 nicht bereitgestellt ist. Das Barrieremetall 5 kann zum Beispiel ein Leiter sein, welcher Titan (Ti), konkret Titannitrid, oder TiSi enthält, welches durch Legieren von Titan und Silizium (Si) erhalten wird. Das Barrieremetall 5 kann mittels Silizidierung ausgebildet werden. Wie in 4 veranschaulicht, steht das Barrieremetall 5 in ohmschem Kontakt mit der n+-Typ Emitterschicht 13, der p+-Typ Kontaktschicht 14, und der Dummy-Grabenelektrode 12a, und ist elektrisch mit der n+-Typ Emitterschicht 13, der p+-Typ Kontaktschicht 14 und der Dummy-Grabenelektrode 12a verbunden. Ferner ist das Barrieremetall 5 durch die Zwischenschichtisolierschicht 4 elektrisch von der Gate-Grabenelektrode 11a isoliert.
  • Eine Emitterelektrode 6 ist auf dem Barrieremetall 5 bereitgestellt. Die Emitterelektrode 6 kann zum Beispiel aus einer Aluminium-Legierung wie einer Aluminium-Silizium-Legierung (AI-Si basierte Legierung) ausgebildet sein, und kann sich aus mehreren Schichten von Metallschichten zusammensetzen, in welchen Plattierungsschichten auf einer Elektrode ausgebildet sind, die aus der Aluminium-Legierung mittels stromloser Plattierung oder elektrolytischer Plattierung ausgebildet ist. Die Plattierungsschichten, welche durch stromlose Plattierung oder elektrolytische Plattierung ausgebildet sind, können zum Beispiel jeweils eine Nickel- (Ni) Plattierungsschicht sein. Wenn eine dünne Region wie zwischen benachbarten Zwischenschichtisolierschichten 4 vorliegt, in welcher eine gute Einbettung mit der Emitterelektrode 6 nicht erreicht werden kann, kann eine Wolfram-Schicht, welche bessere Einbettungseigenschaften aufweist als die Emitterelektrode 6, in der dünnen Region angeordnet sein, um die Emitterelektrode 6 auf der Wolfram-Schicht bereitzustellen. Die Emitterelektrode 6 kann auf der n+-Typ Emitterschicht 13, der p+-Typ Kontaktschicht 14, und der Dummy-Grabenelektrode 12a bereitgestellt sein, ohne das Barrieremetall 5 bereitzustellen. Das Barrieremetall 5 kann nur auf einer n-Typ Halbleiterschicht wie der n+-Typ Emitterschicht 13 bereitgestellt sein. Das Barrieremetall 5 und die Emitterelektrode 6 können gemeinsam als Emitterelektrode bezeichnet werden. Wie oben beschrieben, kann die Emitterelektrode 6 auf der ersten Hauptfläche des Halbleitersubstrats bereitgestellt sein.
  • Obwohl 4 eine Struktur veranschaulicht, in welcher die Zwischenschichtisolierschicht 4 nicht auf der Dummy-Grabenelektrode 12a des Dummy-Graben-Gates 12 bereitgestellt ist, kann die Zwischenschichtisolierschicht 4 auf der Dummy-Grabenelektrode 12a des Dummy-Graben-Gates 12 in einem Abschnitt von 4 bereitgestellt sein. Wenn die Zwischenschichtisolierschicht 4 auf der Dummy-Grabenelektrode 12a des Dummy-Graben-Gates 12 im Teilbereich von 4 bereitgestellt ist, können die Emitterelektrode 6 und die Dummy-Grabenelektrode 12a in einem anderen Teilbereich elektrisch verbunden sein.
  • Eine Kollektorelektrode 7 ist auf der zweiten Hauptflächenseite der p-Typ Kollektorschicht 16 bereitgestellt. Wie bei der Emitterelektrode 6, kann die Kollektorelektrode 7 aus einer Aluminium-Legierung oder mehreren Schichten aus einer Aluminium-Legierung mit einer Plattierungsschicht aufgebaut sein. Die Kollektorelektrode 7 kann eine von der Emitterelektrode 6 abweichende Struktur aufweisen. Die Kollektorelektrode 7 steht in ohmschem Kontakt mit der p-Typ Kollektorschicht 16 und ist elektrisch mit der p-Typ Kollektorschicht 16 verbunden. Wie oben beschrieben, kann die Kollektorelektrode 7 auf der zweiten Hauptfläche des Halbleitersubstrats bereitgestellt sein.
  • 5 ist eine Schnittansicht der Halbleitervorrichtung 100, 101, welche entlang der gepunktet-und-gestrichelten Linie B-B in 3 entnommen ist, und ist eine Schnittansicht der IGBT-Region 10. Anders als im Teilbereich, der entlang der in 4 veranschaulichten gepunktet-und-gestrichelten Linie A-A entnommen ist, enthält der Teilbereich, der entlang der gepunktet-und-gestrichelten Linie B-B in 5 entnommen ist, nicht die n+-Typ Emitterschicht 13, die in Kontakt mit dem aktiven Graben-Gate 11 steht und ist auf der ersten Hauptflächenseite des Halbleitersubstrats bereitgestellt. Das heißt, die in 3 veranschaulichte n+-Typ Emitterschicht 13 ist auf der ersten Hauptflächenseite der p-Typ Basisschicht selektiv bereitgestellt. Die p-Typ Basisschicht auf welche sich hier bezogen wird, beinhaltet die p-Typ Basisschicht 15 und die p+-Typ Kontaktschicht 14.
  • <Diodenregion 20>
  • 6 ist eine teilweise vergrößerte Draufsicht, welche eine Struktur der Diodenregion 20 der Halbleitervorrichtung veranschaulicht, die ein RC-IGBT ist. Konkret ist 6 eine vergrößerte Ansicht einer Region, welche durch eine gestrichelte Linie 83 in der Halbleitervorrichtung 100, 101 umgeben ist, die in 1 veranschaulicht ist.
  • Die 7 und 8 sind jeweils eine Schnittansicht, welche die Struktur der Diodenregion 20 der Halbleitervorrichtung veranschaulicht, die ein RC-IGBT ist. Konkret ist 7 eine Schnittansicht, die entlang einer gepunktet-und-gestrichelten Linie C-C der Halbleitervorrichtung 100, 101 entnommen ist, welche in 6 veranschaulicht ist, und 8 ist eine Schnittansicht, die entlang der gepunktet-und-gestrichelten Linie D-D der Halbleitervorrichtung 100, 101 entnommen ist, welche in 6 veranschaulicht ist.
  • Diodengraben-Gates 21 sind entlang der ersten Hauptfläche der Halbleitervorrichtung 100, 101 bereitgestellt, während sie sich von einer Endseite der Diodenregion 20 in der Zellregion in Richtung der anderen Endseite, welche der einen Endseite zugewandt ist, erstrecken. Ein Diodengraben-Gate 21 ist aus einer Diodengrabenelektrode 21a ausgebildet, welche in einem Graben in der Diodenregion 20 über eine Diodengrabenisolierschicht 21b bereitgestellt ist. Die Diodengrabenelektrode 21a ist der n--Typ Drift-Schicht 1 zugewandt, wobei die Diodengrabenisolierschicht 21b dazwischen eingefügt ist.
  • Zwischen zwei benachbarten Diodengraben-Gates 21 sind eine p+-Typ Kontaktschicht 24 und eine p-Typ Anodenschicht 25, welche über eine geringere Konzentration von p-Typ Störstellen als die p+-Typ Kontaktschicht 24 verfügt, bereitgestellt. Die p+-Typ Kontaktschicht 24 ist eine Halbleiterschicht, welche zum Beispiel Bor oder Aluminium als p-Typ Störstellen aufweist, und die p-Typ Störstellen weisen zum Beispiel eine Konzentration von 1,0E + 15/cm3 bis 1,0E + 20/cm3 auf. Die p-Typ Anodenschicht 25 ist eine Halbleiterschicht, welche zum Beispiel Bor oder Aluminium als p-Typ Störstellen aufweist, und die p-Typ Störstellen weisen zum Beispiel eine Konzentration von 1,0E + 12/cm3 bis 1,0E + 19/cm3 auf. Die p+-Typ Kontaktschicht 24 und die p-Typ Anodenschicht 25 sind abwechselnd in einer Längsrichtung des Diodengraben-Gates 21 bereitgestellt.
  • 7 ist eine Schnittansicht der Halbleitervorrichtung 100, 101, welche entlang der gepunktet-und-gestrichelten Linie C-C in 6 bereitgestellt ist, und ist eine Schnittansicht der Diodenregion 20. Die Halbleitervorrichtung 100, 101 weist die Diodenregion 20 auf, die auch die n--Typ Drift-Schicht 1 umfasst, welche sich aus einem Halbleitersubstrat zusammensetzt, wie bei der IGBT-Region 10. Die n--Typ Drift-Schicht 1 in der Diodenregion 20 und die n--Typ Drift-Schicht 1 in der IGBT-Region 10 sind kontinuierlich und integral in einem identischen Halbleitersubstrat ausgebildet.
  • In 7 reicht ein Halbleitersubstrat von der p+-Typ Kontaktschicht 24 bis zu einer n+-Typ Kathodenschicht 26. In 7 wird ein oberes Ende der p+-Typ Kontaktschicht 24 in der Figur als die erste Hauptfläche des Halbleitersubstrats bezeichnet, und ein unteres Ende der n+-Typ Kathodenschicht 26 in der Figur wird als die zweite Hauptfläche des Halbleitersubstrats bezeichnet. Die erste Hauptfläche der Diodenregion 20 und die erste Hauptfläche der IGBT-Region 10 sind in derselben Fläche enthalten, und die zweite Hauptfläche der Diodenregion 20 und die zweite Hauptfläche der IGBT-Region 10 sind in derselben Fläche enthalten.
  • Wie in 7 veranschaulicht und wie bei der IGBT-Region 10, ist in der Diodenregion 20 die n-Typ Pufferschicht 3 auf der zweiten Hauptflächenseite der n--Typ Drift-Schicht 1 bereitgestellt. Obwohl nicht veranschaulicht, kann wie bei der IGBT-Region 10, in der Diodenregion 20 die n-Typ Ladungsträgerspeicherschicht auf der ersten Hauptflächenseite der n--Typ Drift-Schicht 1 bereitgestellt sein.
  • Die n-Typ Ladungsträgerspeicherschicht und die n-Typ Pufferschicht 3, welche in der Diodenregion 20 bereitgestellt sind, können eine identische Struktur wie die n-Typ Ladungsträgerspeicherschicht und die n-Typ Pufferschicht 3 aufweisen, welche in der IGBT-Region 10 bereitgestellt sind. Wie in der IGBT-Region 10, können die n--Typ Drift-Schicht 1, die n-Typ Ladungsträgerspeicherschicht, und die n-Typ Pufferschicht 3 gemeinsam als Drift-Schicht bezeichnet werden.
  • Die p-Typ Anodenschicht 25, welche eine ersten Anodenschicht ist, ist auf der ersten Hauptflächenseite der n--Typ Drift-Schicht 1 bereitgestellt. Die p-Typ Anodenschicht 25 ist zwischen der n--Typ Drift-Schicht 1 und der ersten Hauptfläche bereitgestellt. Die p-Typ Anodenschicht 25 ist über das Barrieremetall 5 mit der Emitterelektrode 6 verbunden. Die p-Typ Anodenschicht 25 und die p-Typ Basisschicht 15 können gleichzeitig ausgebildet werden, indem es der p-Typ Anodenschicht 25 und der p-Typ Basisschicht 15 in der IGBT-Region 10 erlaubt ist, eine identische Konzentration von p-Typ Störstellen aufzuweisen. Die p-Typ Anodenschicht 25 kann derart aufgebaut sein, dass sie eine Konzentration von p-Typ Störstellen aufweist, die geringer ist, als eine Konzentration von p-Typ Störstellen der p-Typ Basisschicht 15 in der IGBT-Region 10, so dass die Anzahl positiver Löcher, die während des Diodenbetriebs in die Diodenregion 20 injiziert werden, reduziert wird. Wenn die Menge injizierter positiver Löcher während des Diodenbetriebs reduziert wird, kann ein Erholungsverlust des Diodenbetriebs reduziert werden.
  • Die p+-Typ Kontaktschicht 24, welche eine erste Kontaktschicht ist, ist auf der ersten Hauptflächenseite der p-Typ Anodenschicht 25 bereitgestellt. Die p+-Typ Kontaktschicht 24 kann eine Konzentration von p-Typ Störstellen aufweisen, die identisch oder unterschiedlich bezüglich einer Konzentration von p-Typ Störstellen der p+-Typ Kontaktschicht 14 in der IGBT-Region 10 ist. Die p+-Typ Kontaktschicht 24 bildet die erste Hauptfläche des Halbleitersubstrats aus. Die p+-Typ Kontaktschicht 24 ist eine Region, in welcher eine Konzentration von p-Typ Störstellen höher ist, als jene der p-Typ Anodenschicht 25. Wenn es erforderlich ist, die p+-Typ Kontaktschicht 24 und die p-Typ Anodenschicht 25 zu unterscheiden, können sie individuell bezeichnet werden. Alternativ können die p+-Typ Kontaktschicht 24 und die p-Typ Anodenschicht 25 gemeinsam als p-Typ Anodenschicht bezeichnet werden.
  • Die n+-Typ Kathodenschicht 26 und eine p+-Typ Ladungsträgerableitschicht 27, welche eine erste Ladungsträgerableitschicht ist, sind auf der zweiten Hauptflächenseite der Halbleitervorrichtung 100, 101 bereitgestellt, welche die n-Typ Pufferschicht 3 aufweist. Das heißt, die n+-Typ Kathodenschicht 26 und die p+-Typ Ladungsträgerableitschicht 27 sind zwischen der n--Typ Drift-Schicht 1 und der zweiten Hauptfläche bereitgestellt.
  • Die n+-Typ Kathodenschicht 26 ist eine Halbleiterschicht, welche zum Beispiel Arsen oder Phosphor als n-Typ Störstellen aufweist, und die n-Typ Störstellen weisen zum Beispiel eine Konzentration von 1,0E + 16/cm3 bis 1,0E + 21/cm3 auf. Die p+-Typ Ladungsträgerableitschicht 27 ist eine Halbleiterschicht, welche zum Beispiel Bor oder Aluminium als p-Typ Störstellen aufweist, und die p-Typ Störstellen weisen eine Konzentration von zum Beispiel 1,0E + 16/cm3 bis 1,0E + 20/cm3 auf. Die p+-Typ Ladungsträgerableitschicht 27 ist neben der n+-Typ Kathodenschicht 26 in einer Richtung innerhalb der Ebene des Halbleitersubstrats bereitgestellt. Im Beispiel von 7 ist die p+-Typ Ladungsträgerableitschicht 27 von der n+-Typ Kathodenschicht 26 umgeben. Die n+-Typ Kathodenschicht 26 und die p+-Typ Ladungsträgerableitschicht 27 bilden die zweiten Hauptfläche des Halbleitersubstrats aus, und sind mit der Kollektorelektrode 7 verbunden.
  • Die p+-Typ Ladungsträgerableitschicht 27 kann ausgebildet werden, indem p-Typ Verunreinigungen unter Verwendung eines Photolacks oder dergleichen selektiv in einer rückwärtigen Fläche der Diodenregion 20 injiziert werden. Alternativ kann die p+-Typ Ladungsträgerableitschicht 27 teilweise in der rückwärtigen Fläche der Diodenregion 20 ausgebildet sein, unter Verwendung eines Konzentrationsunterschieds zwischen p-Typ Verunreinigungen, die in die gesamte rückwärtige Fläche der Diodenregion 20 injiziert werden, und n-Typ Verunreinigungen in der n+-Typ Kathodenschicht 26, die nachfolgend in die rückwärtige Fläche davon injiziert werden.
  • Wie in 7 veranschaulicht, ist die Diodenregion 20 der Halbleitervorrichtung 100, 101 mit einem Graben bereitgestellt, welcher von der ersten Hauptfläche des Halbleitersubstrats durch die p-Typ Anodenschicht 25 führt und die n--Typ Drift-Schicht 1 erreicht. Das Diodengraben-Gate 21 ist aus der Diodengrabenelektrode 21a aufgebaut, welche in einem Graben in der Diodenregion 20 über die Diodengrabenisolierschicht 21b bereitgestellt ist. Die Diodengrabenelektrode 21a ist der n--Typ Drift-Schicht 1 zugewandt, wobei die Diodengrabenisolierschicht 21b dazwischen eingefügt ist.
  • Wie in 7 veranschaulicht, ist das Barrieremetall 5 auf der Diodengrabenelektrode 21a und der p+-Typ Kontaktschicht 24 bereitgestellt. Das Barrieremetall 5 steht in ohmschem Kontakt mit der Diodengrabenelektrode 21a und der p+-Typ Kontaktschicht 24, und ist elektrisch mit der Diodengrabenelektrode 21a und der p+-Typ Kontaktschicht 24 verbunden. Das Barrieremetall 5 kann eine identische Struktur aufweisen wie das Barrieremetall 5 in der IGBT-Region 10.
  • Eine Emitterelektrode 6 ist auf dem Barrieremetall 5 bereitgestellt. Die Emitterelektrode 6, welche in der Diodenregion 20 bereitgestellt ist, ist mit der Emitterelektrode 6, welche in der IGBT-Region 10 bereitgestellt ist, kontinuierlich ausgebildet. Wie im Fall der IGBT-Region 10, können die Diodengrabenelektrode 21a und die p+-Typ Kontaktschicht 24 in ohmschen Kontakt mit der Emitterelektrode 6 gebracht werden, ohne das Barrieremetall 5 bereitzustellen. Das heißt, die Emitterelektrode 6 kann im Wesentlichen auf der ersten Hauptfläche des Halbleitersubstrats bereitgestellt sein.
  • Obwohl 7 eine Struktur veranschaulicht, in der die Zwischenschichtisolierschicht 4 wie in 4 nicht auf der Diodengrabenelektrode 21a des Diodengraben-Gates 21 bereitgestellt ist, kann die Zwischenschichtisolierschicht 4 auf der Graben-Elektrode 21a in einem Teilbereich von 7 bereitgestellt sein. Wenn die Zwischenschichtisolierschicht 4 auf der Diodengrabenelektrode 21a des Diodengraben-Gates 21 im Teilbereich von 7 bereitgestellt ist, können die Emitterelektrode 6 und die Diodengrabenelektrode 21a in einem anderen Teilbereich elektrisch verbunden sein. Die Diodengrabenelektrode 21a, welche nicht elektrisch mit der Emitterelektrode 6 verbunden ist, kann elektrisch mit dem Gate-Pad 41c verbunden sein.
  • Die Kollektorelektrode 7 ist auf der zweiten Hauptflächenseite der n+-Typ Kathodenschicht 26 bereitgestellt. Wie bei der Emitterelektrode 6, ist die Kollektorelektrode 7 in der Diodenregion 20 kontinuierlich mit der Kollektorelektrode 7 ausgebildet, die in der IGBT-Region 10 bereitgestellt ist. Die Kollektorelektrode 7 steht in ohmschem Kontakt mit der n+-Typ Kathodenschicht 26 und ist elektrisch mit der n+-Typ Kathodenschicht 26 verbunden. Das heißt, die Kollektorelektrode 7 kann auf der zweiten Hauptfläche des Halbleitersubstrats bereitgestellt sein.
  • 8 ist eine Schnittansicht der Halbleitervorrichtung 100, 101, welche entlang der gepunktet-und-gestrichelten Linie D-D in 6 entnommen ist, und ist eine Schnittansicht der Diodenregion 20. Entgegen dem Teilbereich, der entlang der gepunktet-und-gestrichelten Linie C-C entnommen ist, die in 7 veranschaulicht ist, ist die p+-Typ Kontaktschicht 24 nicht zwischen der p-Typ Anodenschicht 25 und dem Barrieremetall 5 in dem Teilbereich bereitgestellt, der entlang der gepunktet-und-gestrichelten Linie D-D von 8 entnommen ist, und die p-Typ Anodenschicht 25 ist die erste Hauptfläche des Halbleitersubstrats. Das heißt, die in 7 veranschaulichte p+-Typ Kontaktschicht 24 ist auf der ersten Hauptflächenseite der p-Typ Anodenschicht 25 selektiv bereitgestellt. In 8 ist die p-Typ Anodenschicht 25 über das Barrieremetall 5 mit der Emitterelektrode 6 verbunden.
  • <Struktur der Grenzregion zwischen der IGBT-Region 10 und der Diodenregion 20>
  • Die 9 und 10 sind jeweils eine Draufsicht und eine Schnittansicht, welche eine Struktur einer Grenzregion 50 zwischen der IGBT-Region 10 und der Diodenregion 20 der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform veranschaulicht. Konkret ist 9 eine Draufsicht in der Nähe der gepunktet-und-gestrichelten Linie E-E in jeder der Halbleitervorrichtungen 100, 101, die jeweils in den 1 und 2 veranschaulicht sind, und 10 ist eine Schnittansicht, die entlang der gepunktet-und-gestrichelten E-E entnommen ist. Um eine doppelte Beschreibung zu vermeiden, sind die in der IGBT-Region 10 und der Diodenregion 20 beschrieben Inhalte, insbesondere die Inhalte wie Abkürzungen und Namen von Komponenten in angemessener Weise entfernt.
  • Die 9 und 10 veranschaulichen nicht nur die IGBT-Region 10 und die Diodenregion 20, sondern auch die Grenzregion 50 zwischen der IGBT-Region 10 und der Diodenregion 20. In der vorliegenden ersten bevorzugten Ausführungsform befindet sich die Grenzregion 50 zwischen einem Graben-Gate der IGBT-Region 10 und einem Graben-Gate der Diodenregion 20. Die IGBT-Region 10, die Diodenregion 20, und die Grenzregion 50 sind auf dem Halbleitersubstrat in der Richtung in der Ebene des Halbleitersubstrats bereitgestellt. Die Grenzregion 50 ist hier zwischen einem Satz benachbarter Graben-Gates bereitgestellt, sie kann aber in einer Region bereitgestellt sein, welche mehrere Graben-Gates überspannt, oder kann nur in einem Teil zwischen einem Satz benachbarter Graben-Gates bereitgestellt sein.
  • Eine p--Typ Anodenschicht 55, die eine zweite Anodenschicht ist, ist auf der ersten Hauptflächenseite der n--Typ Drift-Schicht 1 in der Grenzregion 50 bereitgestellt. Die p--Typ Anodenschicht 55 ist eine Halbleiterschicht, welche zum Beispiel Bor oder Aluminium als p-Typ Störstellen aufweist. Die p--Typ Anodenschicht 55 in der Grenzregion 50 weist eine Konzentration von p-Typ Störstellen auf, die geringer ist, als eine Konzentration von p-Typ Störstellen in der p-Typ Anodenschicht 25 in der Diodenregion 20.
  • Eine p+-Typ Kontaktschicht 54 ist eine zweite Kontaktschicht, die auf der ersten Hauptflächenseite der p--Typ Anodenschicht 55 bereitgestellt ist. Die p+-Typ Kontaktschicht 54 ist eine Halbleiterschicht, welche zum Beispiel Bor oder Aluminium als p-Typ Störstellen aufweist. Die p+-Typ Kontaktschicht 54 kann eine Konzentration von p-Typ Störstellen aufweisen, die identisch oder unterschiedlich bezüglich einer Konzentration von p-Typ Störstellen der p+-Typ Kontaktschicht 14 in der IGBT-Region 10 ist. Die p+-Typ Kontaktschicht 54 ist eine Region, welche eine höhere Konzentration von p-Typ Störstellen aufweist, als die p--Typ Anodenschicht 55.
  • Die n-Typ Drift-Schicht 1 in der Grenzregion 50 ist auf der zweiten Hauptflächenseite der n-Typ Pufferschicht 3 bereitgestellt. Obwohl nicht veranschaulicht, umfasst die Grenzregion 50, wie bei der IGBT-Region 10, die n--Typ Drift-Schicht 1, welche auf der ersten Hauptflächenseite der n-Typ Ladungsträgerspeicherschicht bereitgestellt sein kann.
  • Eine p-Typ Kollektorschicht 56, welche eine Kollektorschicht ist, ist auf der zweiten Hauptflächenseite der n-Typ Pufferschicht 3 bereitgestellt. Die p-Typ Kollektorschicht 56 ist eine Halbleiterschicht, welche zum Beispiel Bor oder Aluminium als p-Typ Störstellen aufweist. Die p-Typ Kollektorschicht 56 kann eine Konzentration von p-Typ Störstellen aufweisen, welche identisch oder unterschiedlich zu einer Konzentration von p-Typ Störstellen der p-Typ Kollektorschicht 16 in der IGBT-Region 10 ist. Die p-Typ Kollektorschicht 56 ist neben der p-Typ Kollektorschicht 16 in der IGBT-Region 10 und der n+-Typ Kathodenschicht 26 in der Diodenregion 20 in der Richtung innerhalb der Ebene des Halbleitersubstrats bereitgestellt.
  • In dem Abschnitt von 10 reicht das Halbleitersubstrat in der Grenzregion 50 von der p+-Typ Kontaktschicht 54 bis zu p-Typ Kollektorschicht 56. Die p+-Typ Kontaktschicht 54 ist in der ersten Hauptfläche des Halbleitersubstrats enthalten, und die p-Typ Kollektorschicht 56 ist in der zweiten Hauptfläche des Halbleitersubstrats enthalten. In einem von 10 abweichenden Abschnitt reicht das Halbleitersubstrat in der Grenzregion 50 von der p--Typ Anodenschicht 55 bis zur p-Typ Kollektorschicht 56. Die p--Typ Anodenschicht 55 ist in der ersten Hauptkomponente des Halbleitersubstrats enthalten, und die p-Typ Kollektorschicht 56 ist in der zweiten Hauptfläche des Halbleitersubstrats enthalten.
  • Selbst in der Grenzregion 50 ist die Emitterelektrode 6 auf der ersten Hauptfläche des Halbleitersubstrats bereitgestellt, und die p+-Typ Kontaktschicht 54 und die p--Typ Anodenschicht 55 sind über das Barrieremetall 5 mit der Emitterelektrode 6 verbunden.
  • Selbst in der Grenzregion 50 ist die Kollektorelektrode 7 auf der zweiten Hauptfläche des Halbleitersubstrats enthalten, und die p-Typ Kollektorschicht 56 ist mit der Kollektorelektrode 7 verbunden.
  • <Abschlussregion 30>
  • Die 11 und 12 sind jeweils eine Schnittansicht, welche eine Struktur einer Abschlussregion der Halbleitervorrichtung veranschaulicht, die ein RC-IGBT ist. Konkret ist 11 eine Schnittansicht, die entlang der gepunktet-und-gestrichelten Linie F-F in 1 oder 2 entnommen ist, und ist eine Schnittansicht von der IGBT-Region 10 bis zur Abschlussregion 30. 12 ist eine Schnittansicht, die entlang der gepunktet-und-gestrichelten Linie G-G in 1 entnommen ist, und ist eine Schnittansicht von der Diodenregion 20 zur Abschlussregion 30.
  • Wie in den 11 und 12 gezeigt, weist die Abschlussregion 30 der Halbleitervorrichtung 100 eine n--Typ Drift-Schicht 1 zwischen der ersten Hauptfläche und der zweiten Hauptfläche des Halbleitersubstrats auf. Die erste Hauptfläche und die zweite Hauptfläche in der Abschlussregion 30, und die erste Hauptfläche und die zweite Hauptfläche in der IGBT-Region 10 und der Diodenregion 20, sind in derselben Fläche enthalten. Die n--Typ Drift-Schicht 1 in der Abschlussregion 30 weist eine identische Struktur auf, wie die n--Typ Drift-Schicht 1 in jeweils der IGBT-Region 10 und der Diodenregion 20, und sie ist kontinuierlich und integral mit der n--Typ Drift-Schicht 1 in jeder davon ausgebildet.
  • Auf der ersten Hauptflächenseite der n--Typ Drift-Schicht 1, d. h., zwischen der ersten Hauptfläche des Halbleitersubstrats und der n--Typ Drift-Schicht 1, ist eine p-Typ Abschlusswannenschicht 31 selektiv bereitgestellt. Die p-Typ Abschlusswannenschicht 31 ist eine Halbleiterschicht, die zum Beispiel Bor oder Aluminium als p-Typ Störstellen aufweist, und die p-Typ Störstellen weisen eine Konzentration von zum Beispiel 1,0E + 14/cm3 bis 1,0E + 19/cm3 auf. Die p-Typ Abschlusswannenschicht 31 ist derart bereitgestellt, dass sie die Zellregion, welche die IGBT-Region 10 und die Diodenregion 20 enthält, umgibt. Mehrere p-Typ Abschlusswannenschichten 31 sind jeweils in der Form eines Rings bereitgestellt, und die Anzahl bereitzustellender p-Typ Abschlusswannenschichten 31 wird in geeigneter Weise in Abhängigkeit einer Stehspannungsauslegung der Halbleitervorrichtung 100, 101 gewählt. Darüber hinaus ist eine n+-Typ Kanalstoppschicht 32 an einer Randseite ausgehend von den p-Typ Abschlusswannenschichten 31 bereitgestellt, und die n+-Typ Kanalstoppschicht 32 umgibt die p-Typ Abschlusswannenschichten 31 in der Draufsicht.
  • Zwischen der n--Typ Drift-Schicht 1 und der zweiten Hauptfläche des Halbleitersubstrats in der Abschlussregion 30 ist eine p-Typ Abschlusskollektorschicht 16a bereitgestellt. Die p-Typ Abschlusskollektorschicht 16a ist kontinuierlich und integral mit der p-Typ Kollektorschicht 16 ausgebildet, welche in der IGBT-Region 10 der Zellregion bereitgestellt ist. Folglich kann die p-Typ Kollektorschicht 16, welche die p-Typ Abschlusskollektorschicht 16a enthält, als p-Typ Kollektorschicht bezeichnet werden.
  • In einer Struktur, in welcher die Diodenregion 20 neben der Abschlussregion 30 wie in der in 1 veranschaulichten Halbleitervorrichtung 100 bereitgestellt ist, ist die p-Typ Abschlusskollektorschicht 16a derart bereitgestellt, dass ein Endabschnitt in der Nähe der Diodenregion 20 liegt, wobei der Endabschnitt in Richtung der Diodenregion 20, wie in 12 veranschaulicht, nur um einen Abstand U hervorragt. Dies Art von Struktur ermöglicht ein Erhöhen eines Abstandes zwischen der n+-Typ Kathodenschicht 26 und der p-Typ Abschlusswannenschicht 31 in der Diodenregion 20, so dass verhindert werden kann, dass die p-Typ Abschlusswannenschicht 31 als Anode einer Diode arbeiten kann. Der Abstand U kann zum Beispiel 100 µm betragen.
  • Die Kollektorelektrode 7 ist auf der zweiten Hauptfläche des Halbleitersubstrats bereitgestellt. Die Kollektorelektrode 7 ist ausgehend von der Zellregion, welche die IGBT-Region 10 und die Diodenregion 20 enthält, kontinuierlich und integral bis zur Abschlussregion 30 ausgebildet.
  • Im Gegensatz dazu ist die erste Hauptfläche des Halbleitersubstrats in der Abschlussregion 30 mit der Emitterelektrode 6 bereitgestellt, welche sich kontinuierlich von der Zellregion erstreckt, und eine Abschlusselektrode 6a ist strukturell von der Emitterelektrode 6 getrennt. Die Emitterelektrode 6 und die Abschlusselektrode 6a sind über eine halbisolierende Schicht 33 elektrisch verbunden. Die halbisolierende Schicht 33 kann zum Beispiel ein halbisolierendes Siliziumnitrid (sinSiN) sein. Die Abschlusselektrode 6a und jede der p-Typ Abschlusswannenschichten 31 und die n+-Typ Kanalstoppschicht 32 sind über ein Kontaktloch in der Zwischenschichtisolierschicht 4, welche auf der ersten Hauptfläche der Abschlussregion 30 bereitgestellt ist, elektrisch verbunden. Die Abschlussregion 30 ist mit einer Abschlussschutzschicht 34 bereitgestellt, welche die Emitterelektrode 6, die Abschlusselektrode 6a, und die halbisolierende Schicht 33 überdeckt. Die Abschlussschutzschicht 34 ist zum Beispiel aus Polyimid hergestellt.
  • <Verfahren zur Herstellung des RC-IGBT>
  • Die 13A bis 20B sind jeweils eine Schnittansicht, welche eine Verfahren zur Herstellung einer Halbleitervorrichtung veranschaulicht, die ein RC-IGBT ist. Die 13A bis 18B sind jeweils ein Diagramm, welches einen Prozess zum hauptsächlichen Ausbilden einer Seite einer vorderen Fläche in der Grenzregion 50 von 10 der Halbleitervorrichtung 100, 101 veranschaulicht. Die 19A bis 20B sind jeweils ein Diagramm, welches einen Prozess zum hauptsächlichen Ausbilden einer Seite einer rückwärtigen Fläche in der Grenzregion 50 von 10 der Halbleitervorrichtung 100, 101 veranschaulicht.
  • Wie in 13A veranschaulicht, wird zunächst ein Halbleitersubstrat, welches die n--Typ Drift-Schicht 1 ausbildet, vorbereitet. Das Halbleitersubstrat kann zum Beispiel ein FZ-Wafer, welcher durch ein Zonenschmelz- (FZ-) Verfahren hergestellt wurde, ein MCZ-Wafer, welcher durch ein magnetfeldanwendendes Czochralski-Verfahren (MCZ) hergestellt wurde, oder ein n-Typ Störstellen enthaltender Wafer sein. Die im Halbleitersubstrat enthalten n-Typ Störstellen weisen eine Konzentration auf, die in geeigneter Weise in Abhängigkeit einer Stehspannung der herzustellenden Halbleitervorrichtung gewählt wird. Zum Beispiel weist eine Halbleitervorrichtung mit einer Stehspannung von 1200 V, n-Typ Störstellen mit einer Konzentration auf, welche derart angepasst ist, dass die n--Typ Drift-Schicht 1, welche das Halbleitersubstrat bildet, einen spezifischen Widerstand von ungefähr 40 bis 120 Ω·cm aufweist. Wie in 13A veranschaulicht, ist im Schritt der Vorbereitung des Halbleitersubstrats das gesamte Halbleitersubstrat die n--Typ Drift-Schicht 1. Wenn p-Typ oder n-Typ Verunreinigungsionen in ein Halbleitersubstrat wie oben beschrieben von der ersten Hauptflächenseite oder der zweiten Hauptflächenseite injiziert werden und anschließend durch eine Wärmebehandlung oder dergleichen im Halbleitersubstrat diffundiert werden, wird eine p-Typ oder eine n-Typ Halbleiterschicht in geeigneter Weise ausgebildet und die Halbleitervorrichtung 100, 101 wird hergestellt.
  • Wie in 13A veranschaulicht, weist das Halbleitersubstrat, welches die n--Typ Drift-Schicht 1 ausbildet, eine Region auf, welche die IGBT-Region 10, die Diodenregion 20, und die Grenzregion 50 werden soll. Obwohl nicht veranschaulicht, ist eine Region, welche die Abschlussregion 30 oder dergleichen sein soll, um die Region herum bereitgestellt, welche die IGBT-Region 10, die Diodenregion 20, und die Grenzregion 50 sein soll. Obwohl nachfolgend hauptsächlich ein Verfahren zur Herstellung einer Struktur der IGBT-Region 10, der Diodenregion 20, und der Grenzregion 50 der Halbleitervorrichtung 100, 101 beschrieben wird, können die Abschlussregion 30 und dergleichen der Halbleitervorrichtung 100, 101 mittels eines wohlbekannten Herstellungsverfahrens hergestellt werden. Wenn zum Beispiel ein FLR in der Abschlussregion 30 ausgebildet wird, welcher die p-Typ Abschlusswannenschicht 31 als Stehspannungshaltestruktur aufweist, können p-Typ Verunreinigungsionen injiziert werden, um den FLR zu erzeugen, vor dem Prozessieren der IGBT-Region 10, der Diodenregion 20, und der Grenzregion 50 der Halbleitervorrichtung 100, 101. Wenn alternativ p-Typ Verunreinigungsionen in die IGBT-Region 10, die Diodenregion 20, oder die Grenzregion 50 der Halbleitervorrichtung 100 injiziert werden, können die p-Typ Verunreinigungsionen gleichzeitig injiziert werden, um einen FLR auszubilden.
  • Obwohl nicht veranschaulicht, werden nach Bedarf als Nächstes n-Typ Verunreinigungen wie Phosphor (P) in das Halbleitersubstrat von der ersten Hauptflächenseite injiziert, um eine n-Typ Ladungsträgerspeicherschicht auszubilden. Wie in 13B veranschaulicht, werden anschließend p-Typ Verunreinigungen wie Bor (B) in das Halbleitersubstrat von der ersten Hauptflächenseite injiziert, um die erste p-Typ Basisschicht 15, die p-Typ Anodenschicht 25, und die p--Typ Anodenschicht 55 auszubilden. Die n-Typ Ladungsträgerspeicherschicht (nicht gezeigt), die p-Typ Basisschicht 15, die p-Typ Anodenschicht 25, und die p--Typ Anodenschicht 55 werden durch Injizieren von Verunreinigungsionen in das Halbleitersubstrat ausgebildet und anschließend werden die Verunreinigungsionen durch eine Wärmebehandlung diffundiert. Die n-Typ Verunreinigungsionen und p-Typ Verunreinigungsionen werden injiziert, nachdem eine Maskenprozessierung auf der ersten Hauptfläche des Halbleitersubstrats angewendet wurde. Die Maskenprozessierung wird ausgeführt, um eine Maske auf dem Halbleitersubstrat auszubilden, um eine Ioneninjektion und ein Ätzen in einer vordefinierten Region des Halbleitersubstrats durch eine Öffnung wie folgt durchzuführen: ein Photolack wird auf ein Halbleitersubstrat angewendet; und eine Öffnung wird in einer vordefinierten Region des Photolacks unter Verwendung einer Photogravurtechnik ausgebildet. Die Maskenprozessierung und die Injektion von Ionen, die oben beschrieben sind, ermöglichen, dass die n-Typ Ladungsträgerspeicherschicht (nicht gezeigt), die p-Typ Basisschicht 15, die p-Typ Anodenschicht 25, und die p--Typ Anodenschicht 55 jeweils in der IGBT-Region 10 und der Diodenregion 20 auf der ersten Hauptflächenseite selektiv ausgebildet werden. Auf ähnliche Wiese wird die p-Typ Abschlusswannenschicht 31 selektiv in der Abschlussregion 30 ausgebildet.
  • Die p-Typ Verunreinigungen der p-Typ Basisschicht 15 und jene der p-Typ Anodenschicht 25 können gleichzeitig injiziert werden. In diesem Fall weisen die p-Typ Basisschicht 15 und die p-Typ Anodenschicht 25 eine identische Tiefe und Konzentration von p-Typ Störstellen zueinander auf. Die p-Typ Verunreinigungsionen der p-Typ Basisschicht 15 und jene der p-Typ Anodenschicht 25 können mittels Maskenprozessierung separat injiziert werden, um zu ermöglichen, dass die p-Typ Basisschicht 15 und die p-Typ Anodenschicht 25 eine unterschiedliche Tiefe und Konzentration der p-Typ Verunreinigungen zueinander aufweisen.
  • Die p-Typ Verunreinigungsionen der p--Typ Anodenschicht 25 und die p--Typ Anodenschicht 55, die unterschiedliche Konzentrationen aufweisen, können separat injiziert werden. Wie zum Beispiel in 14 veranschaulicht, werden p-Typ Verunreinigungen wie Bor selektiv in der Grenzregion 50 injiziert, nachdem p-Typ Verunreinigungen wie Bor selektiv in der Diodenregion 20 unter Verwendung eines Photolacks 58 injiziert wurden. Zu diesem Zeitpunkt wird die Konzentration der in die Grenzregion 50 injizierten p-Typ Verunreinigungen derart reduziert, dass sie kleiner als die Konzentration der in der Diodenregion 20 injizierten Verunreinigungen ist. Nachdem der Photolack 58 und dergleichen entfernt wurden, wird nachfolgend eine Wärmebehandlung ausgeführt, um die p-Typ Verunreinigungen zu diffundieren, wodurch die p-Typ Anodenschicht 25 und die p--Typ Anodenschicht 55 ausgebildet werden.
  • Als Alternative zu Vorstehendem können die p-Typ Verunreinigungsionen der p-Typ Anodenschicht 25 und der p--Typ Anodenschicht 55, welche unterschiedliche Konzentrationen aufweisen, unter Verwendung von Masken mit unterschiedlichen Öffnungsverhältnissen gleichzeitig injiziert werden. Wie zum Beispiel in 15 veranschaulicht, werden die Masken mit unterschiedlichen Öffnungsverhältnissen verwendet, um ein Öffnungsverhältnis des Lacks 58 pro Flächeneinheit in der Grenzregion 50 derart zu reduzieren, dass es kleiner ist, als ein Öffnungsverhältnis des Lacks 58 pro Flächeneinheit in der Diodenregion 20. In diesem Fall kann eine gitterförmige Maske für eine oder beide der Masken verwendet werden, um es den Masken zu ermöglichen, unterschiedliche Öffnungsverhältnisse aufzuweisen. Selbst wenn, wie oben beschrieben, die auf die Diodenregion 20 und die Grenzregion 50 von oberhalb des Photolacks 58 emittierten p-Typ Verunreinigungen eine identische Konzentration aufweisen, kann die Grenzregion 50 eine niedrigere Konzentration von p-Typ Verunreinigungen aufweisen, als die Diodenregion 20. Nachdem der Photolack 58 und dergleichen entfernt wurde, wird nachfolgend eine Wärmebehandlung ausgeführt, um die p-Typ Störstellen, wie in 15 veranschaulicht, zu diffundieren, wodurch die p-Typ Anodenschicht 25 und die p--Typ Anodenschicht 55 ausgebildet werden.
  • Die p-Typ Verunreinigungsionen der p-Typ Abschlusswannenschicht 31 in der Abschlussregion 30 (in 13B nicht gezeigt) und jene der p-Typ Anodenschicht 25 können gleichzeitig injiziert werden. In diesem Fall weisen die p-Typ Abschlusswannenschicht 31 und die p-Typ Anodenschicht 25 eine identische Tiefe und Konzentration der p-Typ Störstellen zueinander auf. Alternativ können die p-Typ Verunreinigungsionen der p-Typ Abschlusswannenschicht 31 und jene der p-Typ Anodenschicht 25 durch eine Maskenprozessierung separat injiziert werden, um zu ermöglichen, dass die p-Typ Abschlusswannenschicht 31 und die p-Typ Anodenschicht 25 eine unterschiedliche Tiefe und Konzentration der p-Typ Verunreinigungen zueinander aufweisen. Wenn alternativ die p-Typ Verunreinigungsionen der p-Typ Abschlusswannenschicht 31 und jene der p-Typ Anodenschicht 25 unter Verwendung von Masken mit unterschiedlichen Öffnungsverhältnissen gleichzeitig injiziert werden, können die p-Typ Abschlusswannenschicht 31 und die p-Typ Anodenschicht 25 ebenfalls eine unterschiedliche Konzentration der p-Typ Verunreinigungen zueinander aufweisen. Auf ähnliche Weise können p-Typ Verunreinigungsionen jeweils der p-Typ Abschlusswannenschicht 31, der p-Typ Basisschicht 15, der p-Typ Anodenschicht 25, und der p--Typ Anodenschicht 55 gleichzeitig unter Verwendung von Masken mit unterschiedlichen Öffnungsverhältnissen injiziert werden.
  • Als Nächstes wird die n+-Typ Emitterschicht 13 selektiv auf der ersten Hauptflächenseite der p-Typ Basisschicht 15 in der IGBT-Region 10 durch die Maskenprozessierung und das Injizieren von n-Typ Verunreinigungen ausgebildet. Die zu injizierenden n-Typ Verunreinigungen können zum Beispiel Arsen (As) oder Phosphor (P) sein. Anschließend, wie in 16A veranschaulicht, ermöglichen die Maskenprozessierung und das Injizieren von p-Typ Verunreinigungen, dass die p+-Typ Kontaktschicht 14 auf der ersten Hauptflächenseite der p-Typ Basisschicht 15 in der IGBT-Region 10 selektiv ausgebildet wird, und dass die p+-Typ Kontaktschicht 24 auf der ersten Hauptflächenseite der p-Typ Anodenschicht 25 in der Diodenregion 20 selektiv ausgebildet wird. Auf ähnliche Weise wird die p+-Typ Kontaktschicht 54 auf der ersten Hauptflächenseite der p--Typ Anodenschicht 55 in der Grenzregion 50 selektiv ausgebildet. Die zu injizierenden p-Typ Verunreinigungen sind zum Beispiel Bor oder Aluminium.
  • Wie in 16B veranschaulicht, wird als Nächstes ein Graben 8 ausgebildet, welcher durch die p-Typ Basisschicht 15, die p-Typ Anodenschicht 25, oder die p--Typ Anodenschicht 55 von der ersten Hauptflächenseite des Halbleitersubstrats verläuft und die n--Typ Drift-Schicht 1 erreicht. Der Graben 8 wird zum Beispiel wie folgt ausgebildet: nachdem eine Oxidschicht wie SiO2 auf dem Halbleitersubstrat aufgebracht wurde, wird eine Öffnung in einem Abschnitt der Oxidschicht durch die Maskenprozessierung ausgebildet, in welchem der Graben 8 auszubilden ist; und das Halbleitersubstrat wird unter Verwendung der Oxidschicht mit der als Maske ausgebildeten Öffnung geätzt. Obwohl die Gräben 8 in 16B mit einem Abstand ausgebildet werden, der in der IGBT-Region 10, der Diodenregion 20, und der Grenzregion 50 identisch ist, kann der Abstand der Gräben 8 zwischen der IGBT-Region 10, der Diodenregion 20, und der Grenzregion 50 unterschiedlich sein. Die Gräben 8 können in geeigneter Weise in ihrem Abstand und Muster in einer Draufsicht geändert werden, indem ein Maskenmuster während der Maskenprozessierung verwendet wird.
  • Wie in 17A veranschaulicht, wird als Nächstes das Halbleitersubstrat in einer Atmosphäre erwärmt, die Sauerstoff enthält, um eine Oxidschicht 9 auf einer inneren Wand des Grabens 8 und auf der ersten Hauptfläche des Halbleitersubstrats auszubilden. Die im Graben 8 in der IGBT-Region 10 ausgebildete Oxidschicht 9 dient als die Korrespondierende zur Gate-Grabenisolierschicht 11b des aktiven Graben-Gates 11 und der Dummy-Graben-Isolierschicht 12b des Dummy-Graben-Gates 12. Die im Graben 8 in der Diodenregion 20 ausgebildete Oxidschicht 9 dient als die Diodengrabenisolierschicht 21b. Die auf der ersten Hauptfläche des Halbleitersubstrats ausgebildete Oxidschicht 9 wird in einem späteren Schritt mit Ausnahme eines im Graben 8 ausgebildeten Abschnitts entfernt.
  • Wie in 17B veranschaulicht, wird als Nächstes ein Polysilizium, welches mittels n-Typ oder p-Typ Verunreinigungen dotiert ist, auf der Oxidschicht 9 im Graben 8 mittels chemischer Gasphasenabscheidung (CVD) oder dergleichen aufgebracht, um die Gate-Grabenelektrode 11a, die Dummy-Grabenelektrode 12a, und die Diodengrabenelektrode 21a auszubilden.
  • Wie in 18A veranschaulicht, wird nachfolgend die Zwischenschichtisolierschicht 4 auf der Gate-Grabenelektrode 11a des aktiven Graben-Gates 11 in der IGBT-Region 10 ausgebildet. Die Zwischenschichtisolierschicht 4 kann zum Beispiel SiO2 sein. Wenn die Maskenprozessierung ausgeführt wird, um ein Kontaktloch in einer aufgebrachten isolierenden Schicht auszubilden, welche die Zwischenschichtisolierschicht 4 wird, und wenn die auf der ersten Hauptfläche des Halbleitersubstrats ausgebildete Oxidschicht 9 entfernt wird, werden die Zwischenschichtisolierschicht 4 und dergleichen in 18A ausgebildet. Kontaktlöcher der Zwischenschichtisolierschicht 4 werden in korrespondierenden Abschnitten wie der n+-Typ Emitterschicht 13, der p+-Typ Kontaktschicht 14, der p+-Typ Kontaktschicht 24, der Dummy-Grabenelektrode 12a, und der Diodengrabenelektrode 21a ausgebildet.
  • Nachfolgend, wie in 18B veranschaulicht, wird das Barrieremetall 5 auf der ersten Hauptfläche des Halbleitersubstrats und der Zwischenschichtisolierschicht 4 ausgebildet, und die Emitterelektrode 6 wird ferner auf dem Barrieremetall 5 ausgebildet. Das Barrieremetall 5 wird ausgebildet durch Aufbringen von Titannitrid mittels physikalischer Gasphasenabscheidung (PDV) oder CVD.
  • Die Emitterelektrode 6 kann durch Aufbringen einer Aluminium-Silizium-Legierung (AI-Si-Legierung) auf dem Barrieremetall 5, zum Beispiel mittels PVD wie Sputtern oder Gasphasenabscheidung aufgebracht werden. Anschließend kann darüber hinaus eine NickelLegierung (Ni-Legierung) auf der ausgebildeten Aluminium-Silizium-Legierung durch stromloses Plattieren oder elektrolytisches Plattieren ausgebildet werden, um die Emitterelektrode 6 auszubilden. Wenn die Emitterelektrode 6 durch Plattieren ausgebildet wird, kann eine dicke Metallschicht auf einfache Weise als die Emitterelektrode 6 ausgebildet werden. Dies ermöglicht eine Erhöhung der Wärmekapazität der Emitterelektrode 6, um deren Wärmebeständigkeit zu verbessern. Wenn die aus einer Aluminium-Silizium-Legierung ausgebildete Emitterelektrode 6 durch PVD ausgebildet wird, und anschließend eine Nickellegierung zusätzlich durch einen Plattierungsprozess ausgebildet wird, kann der Plattierungsprozess zum Ausbilden der Nickellegierung ausgeführt werden, nachdem die zweite Hauptflächenseite des Halbleitersubstrats prozessiert wurde.
  • Wie in 19A veranschaulicht, wird die zweite Hauptflächenseite des Halbleitersubstrats anschließend geschliffen, um das Halbleitersubstrat auf eine festgelegte vordefinierte Dicke dünner zu machen. Das geschliffene Halbleitersubstrat kann zum Beispiel eine Dicke von 80 µm bis 200 µm aufweisen.
  • Wie in 19B veranschaulicht, werden anschließend n-Typ Verunreinigungen von der zweiten Hauptflächenseite des Halbleitersubstrats injiziert, um die n-Typ Pufferschicht 3 auszubilden. Anschließend werden p-Typ Verunreinigungen von der zweiten Hauptflächenseite des Halbleitersubstrats injiziert, um die p-Typ Kollektorschicht 16 auszubilden. Die n-Typ Pufferschicht 3 kann in der IGBT-Region 10, der Diodenregion 20, der Abschlussregion 30, der Grenzregion 50, und dergleichen ausgebildet werden, oder sie kann ausschließlich in der IGBT-Region 10 oder der Diodenregion 20 ausgebildet werden. Die n-Typ Pufferschicht 3 kann zum Beispiel durch Injizieren von Phosphor- (P) Ionen oder Protonen (H+) ausgebildet werden, oder durch Injizieren sowohl von Protonen, als auch von Phosphor. Protonen können von der zweiten Hauptfläche des Halbleitersubstrats mit einer relativ geringen Beschleunigungsenergie tief injiziert werden. Durch Verändern der Beschleunigungsenergie wird ermöglicht, dass eine Tiefe des Injizierens der Protonen relativ leicht verändert werden kann. Wenn Protonen mehrere Male injiziert werden, um die n-Typ Pufferschicht 3 auszubilden, während die Beschleunigungsenergie verändert wird, kann die n-Typ Pufferschicht 3 folglich in einer Dickenrichtung des Halbleitersubstrats dicker ausgebildet werden, als jene, die aus Phosphor ausgebildet wird.
  • Im Gegensatz dazu, weist Phosphor eine höhere Aktivierungsrate als n-Typ Störstellen auf, als Protonen. Wenn die n-Typ Pufferschicht 3 aus Phosphor ausgebildet wird, kann demnach selbst ein in der Dicke reduziertes Halbleitersubstrat ein Durchgreifen einer Verarmungsschicht verhindern. Um das Halbleitersubstrat noch dünner zu machen, werden bevorzugt sowohl Protonen, als auch Phosphor injiziert, um die n-Typ Pufferschicht 3 auszubilden. In diesem Fall werden die Protonen ausgehend von der zweiten Hauptfläche tiefer injiziert, als der Phosphor.
  • Die p-Typ Kollektorschicht 16 kann zum Beispiel durch Injizieren von Bor (B) ausgebildet werden. Die p-Typ Kollektorschicht 16 wird auch in der Grenzregion 50 ausgebildet, und die p-Typ Kollektorschicht 16 in der Grenzregion 50 wird die p-Typ Kollektorschicht 56. Die p-Typ Kollektorschicht 16 wird auch in der Abschlussregion 30 ausgebildet, und die p-Typ Kollektorschicht 16 in der Abschlussregion 30 wird die p-Typ Abschlusskollektorschicht 16a. Nachdem Bor-Ionen von der zweiten Hauptflächenseite des Halbleitersubstrats injiziert wurden, wird die zweite Hauptflächenseite mittels eines Laser zur Laser-Wärmebehandlung bestrahlt, um das injizierte Bor zu aktivieren und die p-Typ Kollektorschicht 16 auszubilden. Zu diesem Zeitpunkt wird Phosphor, welcher in einer relativ oberflächlichen Position von der zweiten Hauptfläche des Halbleitersubstrats injiziert wurde, ebenfalls zeitgleich aktiviert. Anschließend werden die Protonen bei einer relativ geringen Wärmebehandlungstemperatur von 380 °C bis 420 °C aktiviert, so dass die Temperatur des gesamten Halbleitersubstrats davon abgehalten werden muss, 380 °C bis 420 °C zu überschreiten, nachdem die Protonen injiziert wurden, mit Ausnahme des Schrittes zur Aktivierung der Protonen. Die Laser-Wärmebehandlung kann die Temperatur nur in der Nähe der zweiten Hauptfläche des Halbleitersubstrats erhöhen, und kann folglich verwendet werden, um n-Typ Störstellen oder p-Typ Störstellen selbst nach dem Injizieren von Protonen zu aktivieren.
  • Wie in 20 veranschaulicht, wird die n+-Typ Kathodenschicht 26 nachfolgend selektiv auf der zweiten Hauptflächenseite der Diodenregion 20 ausgebildet. Die Diodenregion 20 auf der zweiten Hauptflächenseite weist die p-Typ Kollektorschicht 16 ohne die n+-Typ Kathodenschicht 26 auf, welche die p+-Typ Ladungsträgerableitschicht 27 wird.
  • Die n+-Typ Kathodenschicht 26 kann zum Beispiel durch Injizieren von Phosphor (P) ausgebildet werden. Die n-Typ Verunreinigungen zum Ausbilden der n+-Typ Kathodenschicht 26 weisen eine Injektionsrate auf, die größer als eine Injektionsrate der p-Typ Verunreinigungen zum Ausbilden der p-Typ Kollektorschicht 16 ist. Obwohl 20A die p-Typ Kollektorschicht 16 und die n+-Typ Kathodenschicht 26 veranschaulicht, welche eine identische Tiefe ausgehend von der zweiten Hauptfläche aufweisen, kann die n+-Typ Kathodenschicht 26 eine Tiefe aufweisen, die größer als eine Tiefe der p-Typ Kollektorschicht 16 ist. Anschließend wird die n+-Typ Kathodenschicht 26 in einer Region ausgebildet, die letztendlich ein n-Typ sein muss, indem n-Typ Verunreinigungen in einer Region injiziert werden, in welcher p-Typ Verunreinigungen injiziert sind, so dass die p-Typ Verunreinigungen eine Konzentration aufweisen, die höher als eine Konzentration der p-Typ Verunreinigungen ist, welche in der gesamten Region injiziert sind, in der die n+-Typ Kathodenschicht 26 ausgebildet wird.
  • Wie in 20B veranschaulicht, wird die Kollektorelektrode 7 nachfolgend auf der zweiten Hauptfläche des Halbleitersubstrats ausgebildet. Die Kollektorelektrode 7 wird über die gesamte Fläche der zweiten Hauptfläche ausgebildet, umfassend die IGBT-Region 10, die Diodenregion 20, Die Abschlussregion 30, die Grenzregion 50, und dergleichen. Die Kollektorelektrode 7 kann über die gesamte Fläche der zweiten Hauptflächenseite eines n-Typ Wafers ausgebildet sein, welcher ein Halbleitersubstrat ist. Die Kollektorelektrode 7 kann ausgebildet werden, indem eine Aluminium-Silizium-Legierung (Ai-Si-Legierung), Titan (Ti), oder dergleichen mittels PVD wie Sputtern oder Gasphasenabscheidung aufgebracht wird, und kann ausgebildet werden, indem mehrere Metalle wie eine Aluminium-Silizium-Legierung, Titan, Nickel oder Gold, und dergleichen geschichtet werden. Die Kollektorelektrode 7 kann ausgebildet werden, indem zusätzlich eine Metallschicht mittels stromloser Plattierung oder elektrolytischer Plattierung auf einer durch PVD ausgebildeten Metallschicht ausgebildet wird.
  • Die Halbleitervorrichtung 100, 101 wird durch wie oben beschriebene Schritte hergestellt. Mehrere Halbleitervorrichtungen 100, 101 werden hergestellt, während sie in einer Matrix auf dem Halbleitersubstrat wie einem n-Typ Wafer integriert sind. Folglich werden die Halbleitervorrichtungen 100, 101 einzeln durch Laser-Schneiden oder Klingenschneiden separiert.
  • <Zusammenfassung der ersten bevorzugten Ausführungsform>
  • Wie oben beschrieben, ist die p+-Typ Ladungsträgerableitschicht 27 in der ersten bevorzugten Ausführungsform auf der zweiten Hauptflächenseite in der Diodenregion 20 bereitgestellt. Während eines Vorwärtsbetriebs einer Diode werden Löcher von der p-Typ Anodenschicht 25 auf der ersten Hauptflächenseite von der Kollektorelektrode 7 auf der zweiten Hauptflächenseite abgeleitet. Obwohl die n+-Typ Kathodenschicht 26 zu diesem Zeitpunkt als Potentialbarriere für die Löcher dient, weist die p+-Typ Ladungsträgerableitschicht 27 einen p-Typ auf. Dies bewirkt, dass die Löcher effizienter abgeleitet werden, so dass die Menge angesammelter Löcher innerhalb der n--Typ Drift-Schicht 1 reduziert werden kann. Folglich kann ein Erholungsverlust während des Erholungsvorgangs reduziert werden.
  • Hier erlaubt eine Struktur ohne die Grenzregion 50 zwischen der Diodenregion 20 und der IGBT-Region 10, dass Löcher in die Diodenregion 20 von der p-Typ Basisschicht 15 des IGBT während des Vorwärtsbetriebs der Diode fließen, so dass es weniger wahrscheinlich ist, dass ein Erholungsverlust während des Erholungsvorgangs effektiv reduziert wird. Im Gegensatz dazu weist die erste bevorzugte Ausführungsform die Grenzregion 50 zwischen der Diodenregion 20 und der IGBT-Region 10 auf, und die p--Typ Anodenschicht 55, welche eine geringere Konzentration von p-Typ Störstellen aufweist, als die p-Typ Anodenschicht 25 in der Diodenregion 20, ist auf ihrer Seite der ersten vorderen Fläche der Grenzregion 50 bereitgestellt. Dies bewirkt, dass die Anzahl in die Grenzregion 50 injizierter Löcher reduziert wird, und ein Einströmen von Löchern in die Diodenregion 20 kann ebenfalls reduziert werden, so dass der Erholungsverlust effektiv reduziert werden kann.
  • <Zweite bevorzugte Ausführungsform>
  • 21 ist eine Draufsicht, welche eine Struktur einer Grenzregion 50 zwischen einer IGBT-Region 10 und einer Diodenregion 20 einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform veranschaulicht, und ist konkret eine Draufsicht, welche mit 9 korrespondiert.
  • Hier in der Struktur von 9 der ersten bevorzugten Ausführungsform, sind die p+-Typ Kontaktschicht 54 und die p--Typ Anodenschicht 55 in der Grenzregion 50 in ihrer Fläche im Wesentlichen identisch zur p+-Typ Kontaktschicht 24 und zur p-Typ Anodenschicht 25 in der Diodenregion 20. In der ersten bevorzugten Ausführungsform ist folglich ein belegtes Flächenverhältnis der p+-Typ Kontaktschicht 54 bezüglich einer Fläche, in welcher die Emitterelektrode 6 in Kontakt mit dem Halbleitersubstrat in der Grenzregion 50 steht, im Wesentlichen identisch zu einem belegten Flächenverhältnis der p+-Typ Kontaktschicht 24 bezüglich einer Fläche, in welcher die Emitterelektrode 6 in Kontakt mit dem Halbleitersubstrat in der Diodenregion 20 steht.
  • Im Gegensatz dazu weist eine p+-Typ Kontaktschicht 54 in der Grenzregion 50 in einer Struktur von 21 der zweiten bevorzugten Ausführungsform eine Fläche auf, die kleiner als eine p+-Typ Kontaktschicht 24 in der Diodenregion 20 ist. Zudem weist die Grenzregion 50 anstelle der p--Typ Anodenschicht 55 eine p-Typ Anodenschicht 55a auf, welche über eine höhere Konzentration von p-Typ Störstellen und eine größere Fläche in der Draufsicht verfügt, als die p--Typ Anodenschicht 55. Die Konzentration der p-Typ Störstellen in der p-Typ Anodenschicht 55a ist zum Beispiel ähnlich einer Konzentration von p-Typ Störstellen in der p-Typ Anodenschicht 25. Infolgedessen ist in der vorliegenden zweiten bevorzugten Ausführungsform ein belegtes Flächenverhältnis der p+-Typ Kontaktschicht 54 bezüglich einer Fläche, in welche die Emitterelektrode 6 in Kontakt mit dem Halbleitersubstrat in der Grenzregion 50 steht, kleiner, als ein belegtes Flächenverhältnis der p+-Typ Kontaktschicht 24 bezüglich einer Fläche, in welcher die Emitterelektrode 6 in Kontakt mit dem Halbleitersubstrat in der Diodenregion 20 steht. Die Grenzregion 50 gemäß der vorliegenden zweiten bevorzugten Ausführungsform ist jedoch nicht auf die Struktur beschränkt, welche die p+-Typ Kontaktschicht 54 und die p-Typ Anodenschicht 55a enthält, und kann die p+-Typ Kontaktschicht 54 und die p--Typ Anodenschicht 55 wie in der ersten bevorzugten Ausführungsform enthalten. Eine weitere Struktur ist ähnlich jener der ersten bevorzugten Ausführungsform.
  • <Zusammenfassung der zweiten bevorzugten Ausführungsform>
  • Während des Vorwärtsbetriebs einer Diode dient die p+-Typ Kontaktschicht 24 auf der ersten Hauptflächenseite in der Diodenregion 20 als Potentialbarriere für Elektronen. Sobald das belegte Flächenverhältnis der p+-Typ Kontaktschicht 24 bezüglich der Fläche, in welcher die Emitterelektrode 6 in Kontakt mit dem Halbleitersubstrat steht, zunimmt, nimmt eine Ansammlung von Elektronen zu, und folglich nimmt ein Erholungsverlust zu. Die zweite bevorzugte Ausführungsform weist die Grenzregion 50 auf, welche zwischen der Diodenregion 20 und der IGBT-Region 10 bereitgestellt ist, und das belegte Flächenverhältnis bezüglich der p+-Typ Kontaktschicht 54 zur der Fläche, in welcher die Emitterelektrode 6 in Kontakt mit dem Halbleitersubstrat in der Grenzregion 50 steht, ist relativ klein. Die bewirkt, dass die Anzahl von Elektronen, die in die Grenzregion 50 injiziert wird, reduziert wird, und ein Einströmen von Elektronen in die Diodenregion 20 kann ebenfalls reduziert werden, so dass der Erholungsverlust effektiv reduziert werden kann.
  • <Dritte bevorzugte Ausführungsform>
  • 22 ist eine Schnittansicht, welche eine Struktur einer Grenzregion 50 zwischen einer IGBT-Region 10 und einer Diodenregion 20 einer Halbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform veranschaulicht, und ist konkret eine Schnittansicht, welche mit 10 korrespondiert. Die vorliegende dritte bevorzugte Ausführungsform umfasst eine p+-Typ Ladungsträgerableitschicht 27, welche eine maximale Breite von 10 µm oder weniger in der Richtung innerhalb der Ebene aufweist. Eine weitere Struktur ist ähnlich jener der ersten bevorzugten Ausführungsform oder der zweiten bevorzugten Ausführungsform.
  • Wie in der ersten bevorzugten Ausführungsform beschrieben, ermöglicht die p+-Typ Ladungsträgerableitschicht 27, dass Löcher während des Vorwärtsbetriebs einer Diode effizienter abgeleitet werden, und folglich kann die Anzahl angesammelter Löcher in einer n--Typ Drift-Schicht 1 reduziert werden. Eine Elektroneninjektion von einer Kollektorelektrode 7 wird jedoch nur von einer n+-Typ Kathodenschicht 26 ausgeführt, so dass eine Stromdichte innerhalb einer Diodenregion 20 etwas uneinheitlich wird. Dies bewirkt einen Stoßionisationsstrom aufgrund einer lokalen Zunahme einer Stromdichte, welche während des Erholungsvorgangs wahrscheinlich auftritt, und kann folglich eine Zunahme hinsichtlich eines Leistungsverlustes bewirken.
  • 23 ist ein Diagramm, welches Ergebnisse eines Simulationseffektes einer Zunahme des Erholungsverlustes aufgrund eines Stoßionisationsstroms während eines Erholungsvorgangs veranschaulicht. Die Ergebnisse von 23 werden durch Berechnen des Erholungsverlustes erhalten, indem Wp, welche eine Breite der p+-Typ Ladungsträgerableitschicht 27 ist und ein Wiederholungsabstand in einer Struktur, in welcher die p+-Typ Ladungsträgerableitschicht 27 und die n+-Typ Kathodenschicht 26 in regelmäßigen Abstandsintervallen auf einer zweiten Hauptfläche der Diodenregion 20 wiederholt werden, dividiert werden. Der Wiederholabstand reicht von 6 µm bis 60 µm, obwohl er in 23 nicht gezeigt ist. Die vertikale Achse repräsentiert ein Verhältnis (= Err2/Err1) aus dem Erholungsverlust Err1, wenn eine Stoßionisation nicht berechnet wird und dem Erholungsverlust Err2, wenn die Stoßionisation berechnet wird. Ein größeres Err2/Err1 repräsentiert eine stärkere Zunahme des Erholungsverlustes aufgrund des Stoßionisationsstroms.
  • <Zusammenfassung der dritten bevorzugten Ausführungsform>
  • Die vorliegende dritte bevorzugte Ausführungsform weist die p+-Typ Ladungsträgerableitschicht 27 auf, welche über eine maximale Breite verfügt, d. h., eine Wp von 10 µm oder weniger in der Richtung innerhalb der Ebene. Diese Art von Struktur ermöglicht, dass der Effekt des Stoßionisationsstroms auf den Erholungsverlust anhand des Berechnungsergebnisses von 23 reduziert wird, und demnach kann der Erholungsverlust effektiv reduziert werden.
  • <Vierte bevorzugte Ausführungsform>
  • In der vorliegenden vierten bevorzugten Ausführungsform weist eine p+-Typ Ladungsträgerableitschicht 27 eine Fläche auf, die 20% oder mehr der Summe der Fläche der p+-Typ Ladungsträgerableitschicht 27 und einer Fläche einer n+-Typ Kathodenschicht 26 in einer Draufsicht entspricht. Eine weitere Struktur ist ähnlich jener der ersten bis dritten bevorzugten Ausführungsformen.
  • 24 zeigt Ergebnisse eines Zusammenhangs zwischen einem Flächenverhältnis der p+-Typ Ladungsträgerableitschicht 27 bezüglich der Summe aus der Fläche der p+-Typ Ladungsträgerableitschicht 27 und der Fläche der n+-Typ Kathodenschicht 26, und dem Erholungsverlust, wobei die Ergebnisse durch eine Simulation in der vierten bevorzugten Ausführungsform berechnet werden. Das Flächenverhältnis der p+-Typ Ladungsträgerableitschicht 27 nimmt zu, der Erholungsverlust nimmt ab. Wenn das Flächenverhältnis der p+-Typ Ladungsträgerableitschicht 27 20% oder mehr beträgt, ist eine Reduzierung des Erholungsverlustes gesättigt, und daher kann annähernd der gleiche Verlustreduzierungseffekt erzielt werden.
  • <Zusammenfassung der vierten bevorzugten Ausführungsform>
  • In der vorliegenden vierten bevorzugten Ausführungsform weist die p+-Typ Ladungsträgerableitschicht 27 eine Fläche auf, die 20% oder mehr als die Summe aus einer Fläche der p+-Typ Ladungsträgerableitschicht 27 und einer Fläche einer n+-Typ Kathodenschicht 26 ist, so dass ein Erholungsverlust effektiv reduziert werden kann.
  • <Fünfte bevorzugte Ausführungsform>
  • Die 25A bis 25C sind jeweils eine vergrößerte Draufsicht einer Diodenregion 20 einer Halbleitervorrichtung gemäß einer fünften Ausführungsform. Die vorliegende fünfte Ausführungsform weist eine p+-Typ Ladungsträgerableitschicht 27 auf, welche eine lange Seite Wp1 und eine kurze Seite Wp2 mit einer Länge von 1/2 oder weniger einer Länge der langen Seite Wp1 in einer Draufsicht umfasst. Eine weitere Struktur ist ähnlich jener in jeder der ersten bis vierten Ausführungsformen.
  • <Zusammenfassung der fünften bevorzugten Ausführungsform>
  • Die vorliegende fünfte bevorzugte Ausführungsform weist die p+-Typ Ladungsträgerableitschicht 27 auf, welche über die kurze Seite Wp2 verfügt, die einer relativ kurzen Länge entspricht, sodass ein Flächenverhältnis der p+-Typ Ladungsträgerableitschicht 27 relativ erhöht werden kann, in dem die lange Seite Wp1 der p+-Typ Ladungsträgerableitschicht 27 relativ verlängert wird. Dies ermöglicht nicht nur eine Reduzierung eines dynamischen Lawinendurchbruchs während des Erholungsvorgangs, sondern auch einer Ladungsträgerdichte während des Vorwärtsbetriebs, so dass der Erholungsverlust effektiv reduziert werden kann.
  • <Sechste bevorzugte Ausführungsform>
  • In der vorliegenden sechsten Ausführungsform beträgt ein belegtes Flächenverhältnis einer p+-Typ Kontaktschicht 24 bezüglich einer Fläche, in welcher die Emitterelektrode 6 in Kontakt mit einem Halbleitersubstrat in einer Diodenregion 20 steht, 0,8 oder weniger. Eine weitere Struktur ist ähnlich jener der ersten bis fünften bevorzugten Ausführungsformen. 26 zeigt Ergebnisse eines Zusammenhangs zwischen dem belegten Flächenverhältnis der p+-Typ Kontaktschicht 24 bezüglich einer Fläche, in welcher die Emitterelektrode 6 in Kontakt mit dem Halbleitersubstrat in der Diodenregion 20 steht, und dem Erholungsverlust (Err), wobei das Ergebnis durch eine Simulation in der sechsten bevorzugten Ausführungsform berechnet wird. Die Ergebnisse zeigen, dass das belegte Flächenverhältnis der p+-Typ Kontaktschicht 24 zunimmt, der Erholungsverlust zunimmt, und das belegte Flächenverhältnis der p+-Typ Kontaktschicht 24, welches 0,8 (80%) überschreitet, bewirkt eine starke Zunahme des Erholungsverlustes.
  • <Zusammenfassung der sechsten bevorzugten Ausführungsform>
  • Wie oben beschrieben, dient die p+-Typ Kontaktschicht 24 auf einer ersten Hauptflächenseite in der Diodenregion 20 während eines Vorwärtsbetriebs einer Diode als Potentialbarriere für Elektronen. Folglich nimmt eine Fläche der p+-Typ Kontaktschicht 24 bezüglich einer Fläche, in welcher die Emitterelektrode 6 in Kontakt mit dem Halbleitersubstrat steht, zu, eine Ansammlung von Elektronen nimmt zu, und folglich nimmt der Erholungsverlust zu. In der vorliegenden sechsten bevorzugten Ausführungsform entspricht ein Flächenverhältnis der p+-Typ Kontaktschicht 24 in der Diodenregion 20 0,8 oder weniger, so dass eine Ladungsträgeransammlung in der Diodenregion 20 reduziert werden kann, und folglich kann der Erholungsverlust wirksam reduziert werden.
  • <Siebte bevorzugte Ausführungsform>
  • 27 ist eine Draufsicht, welche eine Struktur einer Grenzregion 50 zwischen einer IGBT-Region 10 und einer Diodenregion 20 einer Halbleitervorrichtung gemäß einer siebten bevorzugten Ausführungsform veranschaulicht, und ist konkret eine Draufsicht, die mit 9 korrespondiert. Das Halbleitersubstrat gemäß der vorliegenden siebten Ausführungsform umfasst darüber hinaus eine n+-Typ Ladungsträgerableitschicht 28, welche eine zweite Ladungsträgerableitschicht ist. Die n+-Typ Ladungsträgerableitschicht 28 ist auf einer ersten Hauptflächenseite in der Diodenregion 20 bereitgestellt, neben einer p-Typ Anodenschicht 25 und/oder einer p+-Typ Kontaktschicht 24 in einer Richtung innerhalb der Ebene. 27 veranschaulicht ein Beispiel, in welchem die n+-Typ Ladungsträgerableitschicht 28 durch die p-Typ Anodenschicht 25 und die p+-Typ Kontaktschicht 24 umgeben ist.
  • <Zusammenfassung der siebten bevorzugten Ausführungsform>
  • Während des Vorwärtsbetriebs einer Diode dient die n+-Typ Ladungsträgerableitschicht 28 auf der ersten Hauptflächenseite des Halbleitersubstrats nicht als Potentialbarriere für Elektronen, so dass von einer n+-Typ Kathodenschicht 26 auf einer zweiten Hauptflächenseite injizierte Elektronen durch die n+-Typ Ladungsträgerableitschicht 28 effizient abgeleitet werden. Dies bewirkt, dass eine Ansammlung von Elektronen in der Diodenregion 20 während des Vorwärtsbetriebs reduziert wird, so dass ein Erholungsverlust wirksam reduziert werden kann.
  • Jede der bevorzugten Ausführungsformen und Modifikationen kann frei kombiniert werden, oder jede der bevorzugten Ausführungsformen und Modifikationen kann in geeigneter Weise modifiziert oder entfernt werden.
  • Während die Offenbarung im Detail gezeigt und beschrieben wurde, ist die vorstehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen erdacht werden können.

Claims (6)

  1. Halbleitervorrichtung aufweisend: • ein Halbleitersubstrat eines ersten Leitfähigkeitstyps, welches eine erste Hauptfläche und eine der ersten Hauptfläche gegenüberliegende zweite Hauptfläche, eine IGBT-Region (10), eine Diodenregion (20), und eine Grenzregion (50) aufweist, welche sich zwischen der IGBT-Region (10) und der Diodenregion (20) befindet, welche entlang einer Richtung innerhalb der Ebene des Halbleitersubstrats bereitgestellt sind; • eine Emitterelektrode (6), welche auf der ersten Hauptfläche des Halbleitersubstrats bereitgestellt ist; und • eine Kollektorelektrode (7), welche auf der zweiten Hauptfläche des Halbleitersubstrats bereitgestellt ist, • wobei das Halbleitersubstrat aufweist: ◯ eine erste Anodenschicht (25) eines zweiten Leitfähigkeitstyps und eine erste Kontaktschicht (24) des zweiten Leitfähigkeitstyps mit einer höheren Konzentration von Störstellen des zweiten Leitfähigkeitstyps als die erste Anodenschicht (25), welche auf einer ersten Hauptflächenseite, die eine Seite der ersten Hauptfläche ist, in der Diodenregion (20) bereitgestellt sind; o eine Kathodenschicht (26) des ersten Leitfähigkeitstyps, welche auf einer zweiten Hauptflächenseite, die eine Seite der zweiten Hauptfläche ist, in der Diodenregion (20) bereitgestellt ist; ◯ eine erste Ladungsträgerableitschicht (27) des zweiten Leitfähigkeitstyps, welche neben der Kathodenschicht (26) in der Richtung innerhalb der Ebene der zweiten Hauptflächenseite in der Diodenregion (20) bereitgestellt ist; o eine zweite Anodenschicht (55) des zweiten Leitfähigkeitstyps und eine zweite Kontaktschicht (54) des zweiten Leitfähigkeitstyps mit einer höheren Konzentration von Störstellen des zweiten Leitfähigkeitstyps als die zweite Anodenschicht (55), welche auf der ersten Hauptflächenseite in der Grenzregion (50) bereitgestellt sind; und o eine Kollektorschicht (56) des zweiten Leitfähigkeitstyps, welche auf der zweiten Hauptflächenseite in der Grenzregion (50) bereitgestellt ist, • wobei eine Konzentration von Störstellen des zweiten Leitfähigkeitstyps der zweiten Anodenschicht (55) geringer ist, als eine Konzentration von Störstellen des zweiten Leitfähigkeitstyps der ersten Anodenschicht (25), oder ein belegtes Flächenverhältnis der zweiten Kontaktschicht (54) bezüglich einer Fläche, in welcher die Emitterelektrode (6) in Kontakt mit dem Halbleitersubstrat in der Grenzregion (50) steht, kleiner ist, als ein belegtes Flächenverhältnis der ersten Kontaktschicht (24) bezüglich der Fläche, in welcher die Emitterelektrode (6) in Kontakt mit dem Halbleitersubstrat in der Diodenregion (20) steht.
  2. Halbleitervorrichtung nach Anspruch 1, wobei die erste Ladungsträgerableitschicht (27) eine maximale Breite von 10 µm oder weniger aufweist.
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei die erste Ladungsträgerableitschicht (27) über eine Fläche verfügt, die in einer Draufsicht 20% oder mehr einer Summe aus der Fläche der ersten Ladungsträgerableitschicht (27) und einer Fläche der Kathodenschicht (26) entspricht.
  4. Halbleitervorrichtung nach einem der Ansprüche 1 bis 3, wobei die erste Ladungsträgerableitschicht (27) eine lange Seite und eine kurze Seite mit einer Länge von 1/2 oder weniger einer Länge der langen Seite in einer Draufsicht aufweist.
  5. Halbleitervorrichtung nach einem der Ansprüche 1 bis 4, wobei ein belegtes Flächenverhältnis der ersten Kontaktschicht (24) bezüglich einer Fläche, in welcher die Emitterelektrode (6) in Kontakt mit dem Halbleitersubstrat in der Diodenregion (20) steht, 0,8 oder weniger beträgt.
  6. Halbleitervorrichtung nach einem der Ansprüche 1 bis 5, wobei das Halbleitersubstrat darüber hinaus eine zweite Ladungsträgerableitschicht (28) des ersten Leitfähigkeitstyps aufweist, welche auf der ersten Hauptflächenseite in der Diodenregion (20) bereitgestellt ist, welche in der Richtung innerhalb der Ebene neben der ersten Anodenschicht (25) und/oder der ersten Kontaktschicht (24) liegt.
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Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2023176887A1 (ja) * 2022-03-16 2023-09-21 富士電機株式会社 半導体装置および半導体装置の製造方法
JP2024067299A (ja) * 2022-11-04 2024-05-17 株式会社デンソー 半導体装置とその製造方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5103830B2 (ja) * 2006-08-28 2012-12-19 三菱電機株式会社 絶縁ゲート型半導体装置
JP4483918B2 (ja) 2007-09-18 2010-06-16 株式会社デンソー 半導体装置
JP5321669B2 (ja) * 2010-11-25 2013-10-23 株式会社デンソー 半導体装置
JP2014103376A (ja) * 2012-09-24 2014-06-05 Toshiba Corp 半導体装置
CN104871312B (zh) * 2012-12-20 2017-06-16 丰田自动车株式会社 半导体装置
JP6158058B2 (ja) * 2013-12-04 2017-07-05 株式会社東芝 半導体装置
JP6589817B2 (ja) 2016-10-26 2019-10-16 株式会社デンソー 半導体装置
WO2018220879A1 (ja) 2017-05-31 2018-12-06 富士電機株式会社 半導体装置
JP2019145708A (ja) * 2018-02-22 2019-08-29 株式会社東芝 半導体装置

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