DE102021122335A1 - Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung - Google Patents

Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung Download PDF

Info

Publication number
DE102021122335A1
DE102021122335A1 DE102021122335.0A DE102021122335A DE102021122335A1 DE 102021122335 A1 DE102021122335 A1 DE 102021122335A1 DE 102021122335 A DE102021122335 A DE 102021122335A DE 102021122335 A1 DE102021122335 A1 DE 102021122335A1
Authority
DE
Germany
Prior art keywords
semiconductor layer
region
semiconductor
main surface
type
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
DE102021122335.0A
Other languages
English (en)
Inventor
Tetsuo Takahashi
Hidenori Fujii
Shigeto Honda
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Mitsubishi Electric Corp
Original Assignee
Mitsubishi Electric Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Mitsubishi Electric Corp filed Critical Mitsubishi Electric Corp
Publication of DE102021122335A1 publication Critical patent/DE102021122335A1/de
Pending legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/221—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities of killers
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0617—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type
    • H01L27/0629—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region comprising components of the field-effect type in combination with diodes, or resistors, or capacitors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/26506—Bombardment with radiation with high-energy radiation producing ion implantation in group IV semiconductors
    • H01L21/26526—Recoil-implantation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/26—Bombardment with radiation
    • H01L21/263—Bombardment with radiation with high-energy radiation
    • H01L21/265—Bombardment with radiation with high-energy radiation producing ion implantation
    • H01L21/266—Bombardment with radiation with high-energy radiation producing ion implantation using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8248—Combination of bipolar and field-effect technology
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/0611—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region
    • H01L27/0641—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration integrated circuits having a two-dimensional layout of components without a common active region without components of the field effect type
    • H01L27/0647—Bipolar transistors in combination with diodes, or capacitors, or resistors, e.g. vertical bipolar transistor and bipolar lateral transistor and resistor
    • H01L27/0652—Vertical bipolar transistor in combination with diodes, or capacitors, or resistors
    • H01L27/0664—Vertical bipolar transistor in combination with diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
    • H01L27/04—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body
    • H01L27/06—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration
    • H01L27/07—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common
    • H01L27/0705—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type
    • H01L27/0727—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being a semiconductor body including a plurality of individual components in a non-repetitive configuration the components having an active region in common comprising components of the field effect type in combination with diodes, or capacitors or resistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H01L29/0692—Surface layout
    • H01L29/0696—Surface layout of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/10—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode not carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/1095—Body region, i.e. base region, of DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/30—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface
    • H01L29/32—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by physical imperfections; having polished or roughened surface the imperfections being within the semiconductor body
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66083—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by variation of the electric current supplied or the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. two-terminal devices
    • H01L29/6609—Diodes
    • H01L29/66136—PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
    • H01L29/66333—Vertical insulated gate bipolar transistors
    • H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
    • H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H01L29/7395—Vertical transistors, e.g. vertical IGBT
    • H01L29/7398—Vertical transistors, e.g. vertical IGBT with both emitter and collector contacts in the same substrate side
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
    • H01L29/861—Diodes
    • H01L29/8613—Mesa PN junction diodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0638—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for preventing surface leakage due to surface inversion layer, e.g. with channel stopper
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/08—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions with semiconductor regions connected to an electrode carrying current to be rectified, amplified or switched and such electrode being part of a semiconductor device which comprises three or more electrodes
    • H01L29/083—Anode or cathode regions of thyristors or gated bipolar-mode devices
    • H01L29/0834—Anode regions of thyristors or gated bipolar-mode devices, e.g. supplementary regions surrounding anode regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/36—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the concentration or distribution of impurities in the bulk material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/402—Field plates
    • H01L29/407—Recessed field plates, e.g. trench field plates, buried field plates
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
    • H01L29/423—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions not carrying the current to be rectified, amplified or switched
    • H01L29/42312—Gate electrodes for field effect devices
    • H01L29/42316—Gate electrodes for field effect devices for field-effect transistors
    • H01L29/4232—Gate electrodes for field effect devices for field-effect transistors with insulated gate
    • H01L29/42372—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out
    • H01L29/42376—Gate electrodes for field effect devices for field-effect transistors with insulated gate characterised by the conducting layer, e.g. the length, the sectional shape or the lay-out characterised by the length or the sectional shape

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • High Energy & Nuclear Physics (AREA)
  • Health & Medical Sciences (AREA)
  • Toxicology (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

Bereitgestellt wird ein rückwärts leitender IGBT mit einer verbesserten Kompromissbeziehung zwischen Erholungsverlusten und einem Vorwärtsspannungsabfall während eines Diodenbetriebs. Ein erster Rekombinationsbereich ist in zumindest einem Bereich einer sechsten Halbleiterschicht angeordnet, der an einer Seite einer zweiten Hauptoberfläche einer siebten Halbleiterschicht liegt und der in Draufsicht betrachtet die siebte Halbleiterschicht überlappt.

Description

  • Hintergrund der Erfindung
  • Gebiet der Erfindung
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zum Herstellen einer Halbleitervorrichtung.
  • Beschreibung der Hintergrundtechnik
  • Im Allgemeinen gibt es verschiedene Anforderungen an Leistungsvorrichtungen wie etwa die Fähigkeit, eine Durchbruchspannung aufrechtzuerhalten, und die Sicherstellung eines sicheren Arbeitsbereichs zur Verhinderung von Schäden an den Elementen während eines Betriebs. Eine der großen Anforderungen besteht darin, niedrige Verluste zu erreichen. Ein Verringern der Verluste von Leistungsvorrichtungen liefert die Effekte, dass die Größe und das Gewicht von Einrichtungen reduziert werden, und hat in einem weiten Sinne den Effekt, dass wegen der Reduzierung des Energieverbrauchs Rücksicht auf die globale Umwelt genommen wird. Ferner bestand eine weitere Anforderung darin, diese Eigenschaften zu den niedrigstmöglichen Kosten zu erreichen.
  • Als ein Mittel, um das oben erwähnte Problem zu lösen, wurde ein RC-IGBT (rückwärts leitender IGBT) vorgeschlagen, bei dem Charakteristiken eines IGBT (Bipolartransistors mit isoliertem Gate) und eine Diode in einem einzigen Substrat ausgebildet sind.
  • Solch ein rückwärts leitender IGBT weist mehrere technische Probleme auf. Eines der technischen Probleme besteht darin, dass Erholungsverluste während eines Diodenbetriebs groß sind. Das japanische Patent Nr. 5924420 offenbart eine Konfiguration, in der ein Flächenverhältnis von Kontaktschichten vom p+-Typ in einem Diodenbereich reduziert ist, um die Erholungsverluste während des Diodenbetriebs zu verbessern.
  • Falls die Erholungsverluste während des Diodenbetriebs durch Reduzieren des Flächenverhältnisses der Kontaktschichten vom p+-Typ im Diodenbereich reduziert werden, kommt es unglücklicherweise zu einem Zielkonflikt derart, dass ein Vorwärtsspannungsabfall anstelle der Reduzierung der Erholungsverluste verschlechtert wird. Beim Verbessern der Leistungsfähigkeit des rückwärts leitenden IGBT ist es wichtig, die Kompromissbeziehung zwischen den Erholungsverlusten und dem Vorwärtsspannungsabfall während des Diodenbetriebs zu verbessern.
  • Zusammenfassung
  • Daher besteht eine Aufgabe der vorliegenden Offenbarung darin, einen rückwärts leitenden IGBT mit einer verbesserten Kompromissbeziehung zwischen Erholungsverlusten und einem Vorwärtsspannungsabfall während eines Diodenbetriebs bereitzustellen.
  • Eine Halbleitervorrichtung gemäß einem Aspekt der vorliegenden Offenbarung ist eine Halbleitervorrichtung, die einen Transistor und eine Diode aufweist, die beide in einem gemeinsamen Halbleiterbasiskörper ausgebildet sind. Der Halbleiterbasiskörper weist eine erste Hauptoberfläche und eine zweite Hauptoberfläche als eine Hauptoberfläche bzw. die andere Hauptoberfläche, einen Transistorbereich, in dem der Transistor ausgebildet ist, und einen Diodenbereich auf, in dem die Diode ausgebildet ist. Der Transistorbereich umfasst eine erste Halbleiterschicht eines ersten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers ausgebildet ist, eine zweite Halbleiterschicht eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht angeordnet ist, eine dritte Halbleiterschicht des ersten Leitfähigkeitstyps, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers als die zweite Halbleiterschicht angeordnet ist, eine vierte Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht angeordnet ist, eine zweite Elektrode, die mit der vierten Halbleiterschicht elektrisch verbunden ist, und eine erste Elektrode, die mit der ersten Halbleiterschicht elektrisch verbunden ist. Der Diodenbereich umfasst eine fünfte Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers angeordnet ist, die zweite Halbleiterschicht, die auf der fünften Halbleiterschicht angeordnet ist, eine sechste Halbleiterschicht des ersten Leitfähigkeitstyps, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers als die zweite Halbleiterschicht angeordnet ist, eine siebte Halbleiterschicht des ersten Leitfähigkeitstyps, die auf der sechsten Halbleiterschicht angeordnet ist und eine Konzentration der Störstellen vom ersten Leitfähigkeitstyp aufweist, die höher als jene der sechsten Halbleiterschicht ist, die zweite Elektrode, die mit der siebten Halbleiterschicht elektrisch verbunden ist, und die erste Elektrode, die mit der fünften Halbleiterschicht elektrisch verbunden ist. Ein erster Rekombinationsbereich ist zumindest in einem Bereich der sechsten Halbleiterschicht angeordnet, der an der Seite der zweiten Hauptoberfläche der siebten Halbleiterschicht liegt und der in Draufsicht betrachtet die siebte Halbleiterschicht überlappt.
  • Die Bereitstellung des ersten Rekombinationsbereichs zumindest in dem Bereich der sechsten Halbleiterschicht, der an der Seite der zweiten Hauptoberfläche der siebten Halbleiterschicht liegt und der in Draufsicht betrachtet die siebte Halbleiterschicht überlappt, verbessert die Kompromissbeziehung zwischen den Erholungsverlusten und dem Vorwärtsspannungsabfall während des Diodenbetriebs.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Offenbarung werden aus der folgenden detaillierten Beschreibung der vorliegenden Offenbarung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist eine allgemeine Draufsicht einer Halbleitervorrichtung vom Streifen-Typ gemäß einer ersten bevorzugten Ausführungsform;
    • 2 ist eine allgemeine Draufsicht einer Halbleitervorrichtung vom Insel-Typ gemäß der ersten bevorzugten Ausführungsform;
    • 3 ist eine Draufsicht eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform;
    • 4 und 5 sind Schnittansichten des Grenzteilbereichs zwischen dem IGBT-Bereich und dem Diodenbereich der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform;
    • 6 ist eine Schnittansicht eines Grenzteilbereichs zwischen dem IGBT-Bereich und einem äußeren Peripheriebereich der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform;
    • 7 ist eine Schnittansicht eines Grenzteilbereichs zwischen dem Diodenbereich und dem äußeren Peripheriebereich der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform;
    • 8 bis 22 sind Schnittansichten, die ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform veranschaulichen;
    • 23 ist eine grafische Darstellung, die eine Beziehung zwischen dem Flächenverhältnis eines Defektbereichs und dem Spitzenwert eines Erholungsstroms der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform veranschaulicht;
    • 24 und 25 sind Schnittansichten eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform;
    • 26 bis 29 sind Schnittansichten, die ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform veranschaulichen;
    • 30 und 31 sind Schnittansichten eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform;
    • 32 bis 37 sind Schnittansichten, die ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform veranschaulichen;
    • 38 und 39 sind Schnittansichten eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer vierten bevorzugten Ausführungsform;
    • 40 bis 43 sind Schnittansichten, die ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der vierten bevorzugten Ausführungsform veranschaulichen;
    • 44 und 45 sind Schnittansichten eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer fünften bevorzugten Ausführungsform;
    • 46 bis 49 sind Schnittansichten, die ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der fünften bevorzugten Ausführungsform veranschaulichen;
    • 50 ist eine Draufsicht eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer sechsten bevorzugten Ausführungsform;
    • 51 und 52 sind Schnittansichten des Grenzteilbereichs zwischen dem IGBT-Bereich und dem Diodenbereich der Halbleitervorrichtung gemäß der sechsten bevorzugten Ausführungsform;
    • 53 ist eine Draufsicht eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer siebten bevorzugten Ausführungsform;
    • 54 und 55 sind Schnittansichten des Grenzteilbereichs zwischen dem IGBT-Bereich und dem Diodenbereich der Halbleitervorrichtung gemäß der siebten bevorzugten Ausführungsform;
    • 56 ist eine Draufsicht eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer achten bevorzugten Ausführungsform;
    • 57 und 58 sind Schnittanschichten des Grenzteilbereichs zwischen dem IGBT-Bereich und dem Diodenbereich der Halbleitervorrichtung gemäß der achten bevorzugten Ausführungsform;
    • 59 und 60 sind Schnittansichten eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer neunten bevorzugten Ausführungsform;
    • 61 und 62 sind Schnittansichten eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer zehnten bevorzugten Ausführungsform;
    • 63 und 64 sind Schnittansichten eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer elften bevorzugten Ausführungsform;
    • 65 ist eine Draufsicht eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer zwölften bevorzugten Ausführungsform;
    • 66 und 67 sind Schnittansichten des Grenzteilbereichs zwischen dem IGBT-Bereich und dem Diodenbereich der Halbleitervorrichtung gemäß der zwölften bevorzugten Ausführungsform;
    • 68 ist eine Schnittansicht eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer dreizehnten bevorzugten Ausführungsform; und
    • 69 ist eine Schnittansicht eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einem Vergleichsbeispiel.
  • Beschreibung der bevorzugten Ausführungsformen
  • <Einführung>
  • In der folgenden Beschreibung bezeichnen n- und p-Typen Leitfähigkeitstypen von Halbleitern. Ein erster Leitfähigkeitstyp und ein zweiter Leitfähigkeitstyp werden in der vorliegenden Offenbarung als der p-Typ bzw. der n-Typ bezeichnet, können aber als der n-Typ bzw. der p-Typ bezeichnet werden. Ein n--Typ gibt auch an, dass dessen Störstellenkonzentration niedriger als jene des n-Typs ist, und ein n+-Typ gibt an, dass dessen Störstellenkonzentration höher als jene des n-Typs ist. Ähnlich gibt ein p--Typ an, dass dessen Störstellenkonzentration niedriger als jene des p-Typs ist, und ein p+-Typ gibt an, dass dessen Störstellenkonzentration höher als jene des p-Typs ist.
  • In den Zeichnungen zeigen Abbildungen schematische Darstellungen, und die Größen und Positionen von in verschiedenen Abbildungen dargestellten Bildern weisen nicht notwendigerweise eine korrekte Korrelation auf, sondern können gegebenenfalls geändert sein. In der folgenden Beschreibung werden ähnliche Komponenten mit den gleichen Bezugsziffern und -zeichen bezeichnet und dargestellt und sollen ähnliche Bezeichnungen und Funktionen aufweisen. Somit werden diese Komponenten in einigen Fällen nicht im Detail dargestellt.
  • Begriffe, die sich auf spezifische Positionen und Richtungen beziehen, wie etwa „oberer“, „unterer“, „seitlich“, „vorne“ und „hinten“ werden in einigen Fällen in der folgenden Beschreibung verwendet. Diese Begriffe sollen jedoch der Einfachheit halber und zur Erleichterung des Verständnisses der Details bevorzugter Ausführungsformen verwendet werden und sollen nicht auf Richtungen bezogen sein, die genutzt werden, wenn die bevorzugten Ausführungsformen tatsächlich in die Praxis umgesetzt werden.
  • <Vergleichsbeispiel>
  • Vor der Beschreibung der bevorzugten Ausführungsformen wird in 69 ein Vergleichsbeispiel dargestellt. Eine Halbleitervorrichtung 1000 gemäß dem Vergleichsbeispiel unterscheidet sich von in 4 dargestellten Kontaktschichten 6 vom p+-Typ von einer in 1 dargestellten Halbleitervorrichtung 200 oder einer in 2 dargestellten Halbleitervorrichtung 201, welche in einer ersten bevorzugten Ausführungsform beschrieben werden, in der Anordnung. Die Halbleitervorrichtung 1000 unterscheidet sich von der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 auch dadurch, dass kein Defektbereich 15 vorgesehen ist. Die übrigen Teile der Halbleitervorrichtung 1000 sind ähnlich jenen der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 und werden hierin nicht beschrieben.
  • Die Konfiguration der Halbleitervorrichtung 1000 ist dazu gedacht, das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ zu reduzieren, um die effektive Konzentration der Störstellen vom p-Typ in einem Anodenbereich zu reduzieren, der von Anodenschichten 5 vom p-Typ und den Kontaktschichten 6 vom p+-Typ in einem Diodenbereich 102 gebildet wird, wodurch Erholungsverluste der Diode unterdrückt werden, während die Verschlechterung eines Vorwärtsspannungsabfalls unterdrückt wird, indem die Kontaktschichten 6 vom p+-Typ im Diodenbereich 102 angeordnet werden.
  • Falls jedoch das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ zu hoch ist, können die Erholungsverluste der Diode nicht ausreichend reduziert werden. Wenn das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ verringert wird, wird ein Vorwärtsspannungsabfall (Vf) größer, da mit abnehmendem Flächenverhältnis der ohmsche Widerstand mit einer Emitterelektrode 13 zunimmt. Auf diese Weise besteht ein Zielkonflikt zwischen dem Vorwärtsspannungsabfall (Vf) und den Erholungsverlusten.
  • Selbst wenn das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ verringert wird, können die Erholungsverluste nicht unter jene reduziert werden, die in einem Zustand erhalten werden, in dem das Flächenverhältnis Null ist. Somit gibt es eine Grenze für die Reduzierung der Erholungsverluste und ist für weitere Verbesserungen bei den Erholungsverlusten die Nutzung einer anderen Technik erforderlich.
  • <A. Erste bevorzugte Ausführungsform>
  • <A-1. Konfiguration>
  • 1 ist eine Draufsicht, die die Halbleitervorrichtung 200 darstellt, die ein RC-IGBT gemäß der ersten bevorzugten Ausführungsform ist. 2 ist eine Draufsicht, die die Halbleitervorrichtung 201 darstellt, die ein RC-IGBT einer anderen Konfiguration gemäß der ersten bevorzugten Ausführungsform ist. Die in 1 dargestellte Halbleitervorrichtung 200 enthält IGBT-Bereiche 101 und Diodenbereiche 102, die in einem gestreiften Muster angeordnet sind, und kann einfach als „Streifen-Typ“ bezeichnet werden. Die in 2 dargestellte Halbleitervorrichtung 201 enthält eine Vielzahl von Diodenbereichen 102, die in vertikalen und horizontalen Richtungen angeordnet sind, und einen IGBT-Bereich 101, der um die Diodenbereiche 102 herum angeordnet ist, und kann einfach als „Insel-Typ“ bezeichnet werden. Die detaillierten planaren Strukturen des Streifen-Typs und des Insel-Typs werden später beschrieben.
  • Wie in 1 dargestellt ist, weist die Halbleitervorrichtung 200 vom Streifen-Typ die IGBT-Bereiche 101 und die Diodenbereiche 102 in der einzelnen Halbleitervorrichtung auf. Die IGBT-Bereiche 101 und die Diodenbereiche 102 erstrecken sich von einer ersten Endseite zu einer zweiten Endseite der Halbleitervorrichtung 200 und sind in einer Richtung orthogonal zur Richtung der Ausdehnung der IGBT-Bereiche 101 und der Diodenbereiche 102 in einem gestreiften Muster abwechselnd angeordnet. In 1 sind drei IGBT-Bereiche 101 und zwei Diodenbereiche 102 in solch einer Konfiguration dargestellt, dass all die Diodenbereiche 102 zwischen den IGBT-Bereichen 101 sandwichartig angeordnet sind. Die Anzahl an IGBT-Bereichen 101 und die Anzahl an Diodenbereichen 102 sind jedoch nicht auf diese beschränkt. Die Anzahl an IGBT-Bereichen 101 kann entweder nicht geringer als Drei oder nicht größer als Drei sein. Die Anzahl an Diodenbereichen 102 kann entweder nicht geringer als Zwei oder nicht größer als Zwei sein. Auch können die Stellen der IGBT-Bereiche 101 und der Diodenbereiche 102 von 1 vertauscht werden, sodass all die IGBT-Bereiche 101 zwischen den Diodenbereichen 102 sandwichartig angeordnet sind. Alternativ dazu können ein IGBT-Bereich 101 und ein Diodenbereich 102 einander benachbart angeordnet sein.
  • Wie in 2 dargestellt ist, weist die Halbleitervorrichtung 201 vom Insel-Typ den IGBT-Bereich 101 und die Diodenbereiche 102 in der einzelnen Halbleitervorrichtung auf. Die Vielzahl von Diodenbereichen 102 ist in Draufsicht betrachtet in einer vertikalen Richtung und in einer horizontalen Richtung in der Halbleitervorrichtung 201 angeordnet. Die Diodenbereiche 102 sind vom IGBT-Bereich 101 umgeben. Mit anderen Worten ist die Vielzahl von Diodenbereichen 102 in der Form von Inseln innerhalb des IGBT-Bereichs 101 angeordnet. Die Diodenbereiche 102 sind in 2 in einer Matrixanordnung mit vier Spalten, die wie in der Abbildung ersichtlich in einer horizontalen Richtung angeordnet sind, und zwei Reihen, die wie in der Abbildung ersichtlich in einer vertikalen Richtung angeordnet sind, dargestellt. Jedoch sind die Anzahl und Anordnung der Diodenbereiche 102 nicht auf diese beschränkt. Es ist nur notwendig, dass ein oder mehr Diodenbereiche 102 innerhalb des IGBT-Bereichs 101 verstreut und vom IGBT-Bereich 101 jeweils umgeben sind.
  • Wie in 1 oder 2 dargestellt ist, ist ein Gate-Pad-Bereich 104 einem der IGBT-Bereiche 101 in der Halbleitervorrichtung 200 benachbart oder dem IGBT-Bereich 101 in der Halbleitervorrichtung 201 benachbart angeordnet. Der Gate-Pad-Bereich 104 ist ein Bereich, in dem ein Gate-Pad (worauf hier im Folgenden als Gate-Pad 104a verwiesen wird) angeordnet ist. Das Gate-Pad 104a ist ein Steuerungs-Pad, an das eine Spannung zur Gateansteuerung, um die Ein/Aus-Steuerung der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 zu bewerkstelligen, angelegt wird. Das Gate-Pad 104a ist mit vergrabenen Gateelektroden 8 der IGBT-Bereiche 101 elektrisch verbunden, die später beschrieben werden sollen. Die Halbleitervorrichtung 200 oder die Halbleitervorrichtung 201 kann ferner zusätzlich zu einem Gate-Pad 104a auch ein Stromerfassungs-Pad, das ein Steuerungs-Pad ist, um einen durch einen Zellenbereich der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 fließenden Strom zu erfassen, ein Kelvin-Emitter-Pad, das mit Kanaldotierungsschichten 2 vom p-Typ der IGBT-Bereiche 101 elektrisch verbunden ist, die später beschrieben werden sollen, und an das eine Spannung zur Gateansteuerung, um die Ein/Aus-Steuerung der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 zu bewerkstelligen, angelegt wird, ein Pad für eine Temperaturerfassungsdiode, um die Temperatur der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 zu messen, und dergleichen enthalten.
  • In der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 wird auf die IGBT-Bereiche 101 und die Diodenbereiche 102 zusammen als Zellenbereich verwiesen. Ein äußerer Peripheriebereich 103 ist um eine Kombination des Zellenbereichs und des Gate-Pad-Bereichs 104 herum angeordnet, um die Durchbruchspannung der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 aufrechtzuerhalten. Eine bekannte, eine Durchbruchspannung haltende Struktur kann gegebenenfalls für den äußeren Umfangsbereich 103 selektiv vorgesehen werden. Die eine Durchbruchspannung haltende Struktur kann zum Beispiel ausgebildet werden, indem ein FLR (feldbegrenzender Ring), der Abschluss-Wannenschichten vom p-Typ aus einem Halbleiter vom p-Typ enthält und den Zellenbereich umgibt, und eine VLD (Variation einer lateralen Dotierung), die eine Wannenschicht vom p-Typ mit einem Konzentrationsgradienten enthält und den Zellenbereich umgibt, auf einer Seite der ersten Hauptoberfläche vorgesehen bzw. angeordnet werden, die eine Seite der vorderen Oberfläche der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 ist. Die Anzahl an Abschluss-Wannenschichten vom p-Typ mit einer ringförmigen Konfiguration, die für den FLR verwendet werden, und der für die VLD verwendete Konzentrationsgradient können gegebenenfalls je nach der Auslegung der Durchbruchspannung der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 ausgewählt werden. Die Seite der ersten Hauptoberfläche der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 entspricht der durch einen Pfeil C in 4 und 5 angegebenen Richtung, und deren Seite der zweiten Hauptoberfläche entspricht der durch einen Pfeil D in 4 und 5 angegebenen Richtung.
  • <A-1-1. Partielle planare Konfiguration>
  • 3 ist eine vergrößerte Draufsicht, die die Konfiguration eines IGBT-Bereichs 101 und eines Diodenbereichs 102 der Halbleitervorrichtung der vorliegenden bevorzugten Ausführungsform, die ein RC-IGBT ist, darstellt, und ist eine vergrößerte Ansicht eines von gestrichelten Linien 82 in der in 1 dargestellten Halbleitervorrichtung 200 oder der in 2 dargestellten Halbleitervorrichtung 201 umschlossenen Bereichs. 3 zeigt auch eine Konfiguration auf der ersten Hauptoberfläche eines Halbleiterbasiskörpers 120.
  • Wie in 3 dargestellt ist, sind Graben-Gates 50 in einem gestreiften Muster in dem IGBT-Bereich 101 und dem Diodenbereich 102 angeordnet. In der Halbleitervorrichtung 200 erstrecken sich die Graben-Gates 50 in den longitudinalen Richtungen des IGBT-Bereichs 101 und des Diodenbereichs 102, und die longitudinalen Richtungen des IGBT-Bereichs 101 und des Diodenbereichs 102 sind die longitudinale Richtung der Graben-Gates 50. In der Halbleitervorrichtung 201 wird auf der anderen Seite keine besondere Unterscheidung zwischen der longitudinalen Richtung und der transversalen Richtung in dem IGBT-Bereich 101 und dem Diodenbereich 102 vorgenommen. In 2 kann die horizontale Richtung wie in der Abbildung ersichtlich als die longitudinale Richtung der Graben-Gates 50 genommen bzw. bezeichnet werden oder kann die vertikale Richtung wie in der Abbildung ersichtlich als die longitudinale Richtung der Graben-Gates 50 bezeichnet werden. Im Folgenden sollen sich die Graben-Gates 50 nachstehend in einer zu einer Linie E-E senkrechten Richtung erstrecken.
  • Jedes der Graben-Gates 50 ist so konfiguriert, dass eine vergrabene Gateelektrode 8 in einem in einem Halbleitersubstrat ausgebildeten Graben mit einem Gate-Isolierungsfilm 7 dazwischen angeordnet ist. Die vergrabene Gateelektrode 8 in jedem der Graben-Gates 50 ist mit dem Gate-Pad 104a elektrisch verbunden.
  • Emitterschichten 3 vom n+-Typ und eine Kontaktschicht 4 vom p+-Typ sind in jedem Bereich angeordnet, der zwischen zwei benachbarten der Graben-Gates 50 im IGBT-Bereich 101 liegt. Die Emitterschichten 3 vom n+-Typ und die Kontaktschichten 4 vom p+-Typ erstrecken sich in der gleichen Richtung wie die Verlaufsrichtung der Graben-Gates 50. Die Emitterschichten 3 vom n+-Typ sind in Kontakt mit den Gate-Isolierungsfilmen 7 der Graben-Gates 50 angeordnet, und die Kontaktschichten 4 vom p+-Typ sind von den Gate-Isolierungsfilmen 7 der Graben-Gates 50 beabstandet angeordnet. Die Emitterschichten 3 vom n+-Typ sind Halbleiterschichten, die als Störstellen vom n-Typ zum Beispiel As (Arsen) oder P (Phosphor) aufweisen, und weisen eine Konzentration der Störstellen vom n-Typ von 1,0E+17/cm3 bis 1,0E+20/cm3 auf. Die Kontaktschichten 4 vom p+-Typ sind Halbleiterschichten, die als Störstellen vom p-Typ zum Beispiel B (Bor) oder AI (Aluminium) aufweisen, und weisen eine Konzentration der Störstellen vom p-Typ von 5,0E+18/cm3 bis 1,0E+20/cm3 auf.
  • Die Anodenschichten 5 vom p-Typ und die Kontaktschichten 6 vom p+-Typ sind im Diodenbereich 102 in jedem Bereich angeordnet, der zwischen benachbarten zwei der Graben-Gates 50 liegt. Die Anodenschichten 5 vom p-Typ und die Kontaktschichten 6 vom p+-Typ sind in der longitudinalen Richtung der Graben-Gates 50 abwechselnd angeordnet. Die Anodenschichten 5 vom p-Typ sind Halbleiterschichten, die als Störstellen vom p-Typ zum Beispiel Bor oder Aluminium aufweisen, und weisen eine Konzentration der Störstellen vom p-Typ von 1,0E+12/cm3 bis 5,0E+18/cm3 auf. Die Kontaktschichten 6 vom p+-Typ sind Halbleiterschichten, die als Störstellen vom p-Typ zum Beispiel Bor oder Aluminium aufweisen, und weisen eine Konzentration der Störstellen vom p-Typ von 5,0E+18/cm3 bis 1,0E+20/cm3 auf.
  • <A-1-2. Querschnittskonfiguration>
  • 4 ist eine entlang einer in 3 dargestellten Linie A-A genommene Schnittansicht der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201. 5 ist eine entlang einer in 3 dargestellten Linie B-B genommene Schnittansicht der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201.
  • Die Halbleitervorrichtung 200 oder die Halbleitervorrichtung 201 enthält eine Driftschicht 1 vom n--Typ (eine zweite Halbleiterschicht). Die Driftschicht 1 vom n--Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ zum Beispiel Arsen oder Phosphor aufweist, und weist eine Konzentration der Störstellen vom n-Typ von 1,0E+12/cm3 bis 1,0E+15/cm3 auf. Die Driftschicht 1 vom n--Typ im Diodenbereich 102 und die Driftschicht 1 vom n--Typ im IGBT-Bereich 101 sind einteilig durchgehend ausgebildet und sind aus dem gleichen Halbleitersubstrat gebildet.
  • Halbleiterschichten vom p-Typ oder n-Typ in dem Halbleiterbasiskörper 120, der von den Emitterschichten 3 vom n+-Typ (einer vierten Halbleiterschicht) und den Kontaktschichten 4 vom p+-Typ (einer neunten Halbleiterschicht) bis zu einer Kollektorschicht 11 vom p-Typ (einer ersten Halbleiterschicht) im IGBT-Bereich 101 der 4 und 5 reicht, der von den Kontaktschichten 6 vom p+-Typ (einer siebten Halbleiterschicht) bis zu einer Kathodenschicht 12 vom n+-Typ (einer fünften Halbleiterschicht) im Diodenbereich 102 von 4 reicht und der von den Anodenschichten 5 vom p-Typ (einer sechsten Halbleiterschicht) bis zur Kathodenschicht 12 vom n+-Typ im Diodenbereich 102 von 5 reicht, werden gebildet, indem Störstellenionen in das Halbleitersubstrat eingebracht werden und dann eine Wärmebehandlung und dergleichen durchgeführt wird, um die Störstellenionen im Halbleitersubstrat diffundieren zu lassen.
  • Mit Verweis auf 4 wird auf die Enden der Emitterschichten 3 vom n+-Typ, der Kontaktschichten 4 vom p+-Typ und der Kontaktschichten 6 vom p+-Typ auf der Seite der Emitterelektrode 13 als eine erste Hauptoberfläche des Halbleiterbasiskörpers 120 verwiesen und wird auf die Enden der Kollektorschicht 11 vom p-Typ und der Kathodenschicht 12 vom n+-Typ auf der Seite der Kollektorelektrode 14 als zweite Hauptoberfläche des Halbleiterbasiskörpers 120 verwiesen. Mit Verweis auf 5 wird auf die Enden der Emitterschichten 3 vom n+-Typ, der Kontaktschichten 4 vom p+-Typ und der Anodenschichten 5 vom p-Typ auf der Seite der Emitterelektrode 13 als die erste Hauptoberfläche des Halbleiterbasiskörpers 120 verwiesen und wird auf die Enden der Kollektorschicht 11 vom p-Typ und der Kathodenschicht 12 vom n+-Typ auf der Seite der Kollektorelektrode 14 als die zweite Hauptoberfläche des Halbleiterbasiskörpers 120 verwiesen. Die erste Hauptoberfläche des Halbleiterbasiskörpers 120 ist eine Hauptoberfläche an der Seite der vorderen Oberfläche der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201, und die zweite Hauptoberfläche des Halbleiterbasiskörpers 120 ist eine Hauptoberfläche an der Seite der rückseitigen Oberfläche der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201. In der Beschreibung eines Herstellungsverfahrens oder der Beschreibung unter dem Gesichtspunkt eines Herstellungsverfahrens wird auf eine Hauptoberfläche eines Halbleitersubstrats zur Verwendung bei der Ausbildung des Halbleiterbasiskörpers 120, die der Seite der ersten Hauptoberfläche des Halbleiterbasiskörpers 120 entspricht, als erste Hauptoberfläche des Halbleitersubstrats verwiesen und wird auf deren Hauptoberfläche, die der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers 120 entspricht, als zweite Hauptoberfläche des Halbleitersubstrats verwiesen. Die Halbleitervorrichtung 200 oder die Halbleitervorrichtung 201 weist die Driftschicht 1 vom n--Typ zwischen der ersten Hauptoberfläche und der der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche in dem IGBT-Bereich 101 und dem Diodenbereich 102 auf.
  • <A-1-2-1. Querschnittskonfiguration eines IGBT-Bereichs>
  • Wie in 4 und 5 dargestellt ist, sind Kanaldotierungsschichten 2 vom p-Typ (eine dritte Halbleiterschicht) auf der Seite der ersten Hauptoberfläche der Driftschicht 1 vom n-Typ im IGBT-Bereich 101 angeordnet. Die Kanaldotierungsschichten 2 vom p-Typ sind Halbleiterschichten, die als Störstellen vom p-Typ zum Beispiel Bor oder Aluminium aufweisen, und weisen eine Störstellenkonzentration von 1,0E+12/cm3 bis 5,0E+18/cm3 auf. Die Kanaldotierungsschichten 2 vom p-Typ sind mit den Gate-Isolierungsfilmen 7 der Graben-Gates 50 in Kontakt. Die Emitterschichten 3 vom n+-Typ in Kontakt mit den Gate-Isolierungsfilmen 7 der Graben-Gates 50 sind auf der Seite der ersten Hauptoberfläche der Kanaldotierungsschichten 2 vom p-Typ angeordnet, und die Kontaktschichten 4 vom p+-Typ sind in den verbleibenden Bereichen auf der Seite der ersten Hauptoberfläche der Kanaldotierungsschichten 2 vom p-Typ angeordnet. Die Emitterschichten 3 vom n+-Typ und die Kontaktschichten 4 vom p+-Typ bilden einen Teil der ersten Hauptoberfläche des Halbleiterbasiskörpers 120.
  • Wie in 4 und 5 dargestellt ist, ist eine Pufferschicht 10 vom n-Typ, die eine höhere Konzentration der Störstellen vom n-Typ als jene der Driftschicht 1 vom n--Typ aufweist, auf der Seite der zweiten Hauptoberfläche der Driftschicht 1 vom n--Typ im IGBT-Bereich 101 der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 angeordnet. Die Pufferschicht 10 vom n-Typ ist vorgesehen, um den Durchgriff bzw. Punch-Through einer Verarmungsschicht zu unterdrücken, die sich von den Kanaldotierungsschichten 2 vom p-Typ in Richtung der Seite der zweiten Hauptoberfläche erstreckt, wenn die Halbleitervorrichtung 200 oder die Halbleitervorrichtung 201 in einem Aus-Zustand ist. Die Pufferschicht 10 vom n-Typ kann beispielsweise gebildet werden, indem Phosphor oder Protonen implantiert werden oder indem sowohl Phosphor als auch Protonen implantiert werden. Die Pufferschicht 10 vom n-Typ hat eine Konzentration der Störstellen vom n-Typ von 1,0E+12/cm3 bis 1,0E+18/cm3.
  • Die Halbleitervorrichtung 200 oder die Halbleitervorrichtung 201 können so konfiguriert sein, dass sie die Pufferschicht 10 vom n-Typ nicht enthalten, sondern die Driftschicht 1 vom n--Typ enthalten, die ebenfalls in dem Bereich der Pufferschicht 10 vom n-Typ angeordnet ist, die in 4 und 5 dargestellt ist. Auf die Pufferschicht 10 vom n-Typ und die Driftschicht 1 vom n--Typ kann zusammen als Driftschicht (die zweite Halbleiterschicht) verwiesen werden.
  • Die Halbleitervorrichtung 200 oder die Halbleitervorrichtung 201 enthält die Kollektorschicht 11 vom p-Typ, die auf der Seite der zweiten Hauptoberfläche der Pufferschicht 10 vom n-Typ im IGBT-Bereich 101 angeordnet ist. Das heißt, die Kollektorschicht 11 vom p-Typ ist zwischen der Driftschicht 1 vom n--Typ und der zweiten Hauptoberfläche angeordnet. Die Kollektorschicht 11 vom p-Typ ist eine Halbleiterschicht, die als Störstellen vom p-Typ zum Beispiel Bor oder Aluminium aufweist, und hat eine Konzentration der Störstellen vom p-Typ von 1,0E+16/cm3 bis 1,0E+20/cm3. Die Kollektorschicht 11 vom p-Typ bildet einen Teil der zweiten Hauptoberfläche des Halbleiterbasiskörpers 120. Die Kollektorschicht 11 vom p-Typ ist nicht nur im IGBT-Bereich 101, sondern auch im äußeren Umfangsbereich 103 angeordnet. Ein Teil der Kollektorschicht 11 vom p-Typ, der im äußeren Peripheriebereich 103 angeordnet ist, bildet eine Abschluss-Kollektorschicht 11a vom p-Typ (mit Verweis auf 6 und 7). Die Kollektorschicht 11 vom p-Typ kann mit einem vom IGBT-Bereich 101 in den Diodenbereich 102 vorragenden Teilbereich vorgesehen sein.
  • Wie in 4 und 5 dargestellt ist, enthält die Halbleitervorrichtung 200 oder die Halbleitervorrichtung 201 Gräben, die sich von der ersten Hauptoberfläche des Halbleiterbasiskörpers 120 durch die Kanaldotierungsschichten 2 vom p-Typ zur Driftschicht 1 vom n--Typ im IGBT-Bereich 101 erstrecken. Die Graben-Gates 50 werden ausgebildet, indem die vergrabenen Gateelektroden 8 in den jeweiligen Gräben mit den Gate-Isolierungsfilmen 7 dazwischen angeordnet werden. Die vergrabenen Gateelektroden 8 liegen mit den Gate-Isolierungsfilmen 7 dazwischen der Driftschicht 1 vom n--Typ gegenüber. Die Gate-Isolierungsfilme 7 der Graben-Gates 50 im IGBT-Bereich 101 sind in Kontakt mit den Kanaldotierungsschichten 2 vom p-Typ und den Emitterschichten 3 vom n+-Typ. Wenn eine Spannung zur Gateansteuerung an die vergrabenen Gateelektroden 8 angelegt wird, wird ein Kanal in den Kanaldotierungsschichten 2 vom p-Typ in Kontakt mit den Gate-Isolierungsfilmen 7 der Graben-Gates 50 ausgebildet.
  • Wie in 4 und 5 dargestellt ist, sind Zwischenschicht-Isolierungsfilme 9 auf den vergrabenen Gateelektroden 8 der Graben-Gates 50 im IGBT-Bereich 101 angeordnet. Die Emitterelektrode 13 ist auf Bereichen der ersten Hauptoberfläche des Halbleiterbasiskörpers 120, wo die Zwischenschicht-Isolierungsfilme 9 nicht ausgebildet sind, und auf den Zwischenschicht-Isolierungsfilmen 9 ausgebildet. Die Emitterelektrode 13 im IGBT-Bereich 101 steht in ohmschem Kontakt mit den Emitterschichten 3 vom n+-Typ und den Kontaktschichten 4 vom p+-Typ und ist mit den Emitterschichten 3 vom n+-Typ und den Kontaktschichten 4 vom p+-Typ elektrisch verbunden. Die Emitterelektrode 13 kann beispielsweise aus einer Aluminiumlegierung wie etwa einer Aluminium-Silizium-Legierung (AI-Si-Legierung) geschaffen sein. Die Emitterelektrode 13 kann eine Elektrode sein, die aus einer Vielzahl von Metallfilmen besteht, die erhalten wird, indem Plattierungsfilme durch stromlose Plattierung oder Elektroplattierung auf einer aus einer Aluminiumlegierung bestehenden Elektrode gebildet werden. Die durch stromlose Plattierung oder Elektroplattierung gebildeten Plattierungsfilme können zum Beispiel Plattierungsfilme aus Nickel (Ni) sein. Falls es kleine Bereiche wie etwa Bereiche zwischen benachbarten der Zwischenschicht-Isolierungsfilme 9, wo die Emitterelektrode 13 darin nicht gut eingebettet werden kann, gibt, kann Wolfram mit einer besseren Einbettbarkeit als die Emitterelektrode 13 in den kleinen Bereichen platziert werden und kann die Emitterelektrode 13 auf dem Wolfram angeordnet werden.
  • Ein Barrierenmetall kann auf den Bereichen der ersten Hauptoberfläche des Halbleiterbasiskörpers 120, wo die Zwischenschicht-Isolierungsfilme 9 nicht ausgebildet sind, und auf den Zwischenschicht-Isolierungsfilmen 9 ausgebildet werden, und die Emitterelektrode 13 kann auf dem Barrierenmetall (worauf als Barrierenmetall 27 verwiesen wird) ausgebildet werden. Das Barrierenmetall 27 kann ein zum Beispiel Titan (Ti) enthaltender elektrischer Leiter sein. Beispiele des elektrischen Leiters können Titannitrid und TiSi umfassen, das durch Legieren von Titan und Silizium (Si) erhalten wird. Wenn das Barrierenmetall 27 gebildet wird, steht das Barrierenmetall 27 mit den Emitterschichten 3 vom n+-Typ und den Kontaktschichten 4 vom p+-Typ in ohmschem Kontakt und ist mit den Emitterschichten 3 vom n+-Typ und den Kontaktschichten 4 vom p+-Typ elektrisch verbunden. Auf das Barrierenmetall 27 und die Emitterelektrode 13 kann zusammen als Emitterelektrode verwiesen werden. Das Barrierenmetall 27 kann auch nur auf Halbleiterschichten vom n-Typ wie etwa den Emitterschichten 3 vom n+-Typ angeordnet werden.
  • Die Kollektorelektrode 14 ist auf der Seite der zweiten Hauptoberfläche der Kollektorschicht 11 vom p-Typ angeordnet. Wie die Emitterelektrode 13 kann die Kollektorelektrode 14 aus einer Aluminiumlegierung bestehen oder kann von einer Aluminiumlegierung und einem Plattierungsfilm gebildet werden. Die Kollektorelektrode 14 kann in der Konfiguration von der Emitterelektrode 13 verschieden sein. Die Kollektorelektrode 14 steht in ohmschem Kontakt mit der Kollektorschicht 11 vom p-Typ und ist mit der Kollektorschicht 11 vom p-Typ elektrisch verbunden.
  • <A-1-2-2. Querschnittskonfiguration eines Diodenbereichs>
  • Im Diodenbereich 102 ist ebenfalls die Pufferschicht 10 vom n-Typ auf der Seite der zweiten Hauptoberfläche der Driftschicht 1 vom n--Typ in der gleichen Art und Weise wie im IGBT-Bereich 101 angeordnet, wie in 4 und 5 dargestellt ist. Die im Diodenbereich 102 angeordnete Pufferschicht 10 vom n-Typ ist in der Konfiguration identisch mit der im IGBT-Bereich 101 angeordneten Pufferschicht 10 vom n-Typ. Auf die Driftschicht 1 vom n--Typ und die Pufferschicht 10 vom n-Typ kann wie im IGBT-Bereich 101 zusammen als Driftschicht verwiesen werden.
  • Im Diodenbereich 102 sind die Anodenschichten 5 vom p-Typ auf der Seite der ersten Hauptoberfläche der Driftschicht 1 vom n--Typ angeordnet. Die Anodenschichten 5 vom p-Typ sind zwischen der Driftschicht 1 vom n--Typ und der ersten Hauptoberfläche angeordnet. Die Anodenschichten 5 vom p-Typ können die gleiche Konzentration der Störstellen vom p-Typ wie die Kanaldotierungsschichten 2 vom p-Typ im IGBT-Bereich 101 aufweisen, und die Anodenschichten 5 vom p-Typ und die Kanaldotierungsschichten 2 vom p-Typ können zur gleichen Zeit gebildet werden. Alternativ dazu können die Anodenschichten 5 vom p-Typ eine niedrigere Konzentration der Störstellen vom p-Typ als jene der Kanaldotierungsschichten 2 vom p-Typ im IGBT-Bereich 101 aufweisen, sodass die Mengen an Löchern, die in die Driftschicht 1 vom n–Typ fließen, während des Diodenbetriebs reduziert werden. Die Reduzierung der Mengen an während des Diodenbetriebs in die Driftschicht 1 vom n--Typ fließenden Löchern reduziert Erholungsverluste während des Diodenbetriebs.
  • Im Diodenbereich 102 mit einem in 4 dargestellten Querschnitt sind die Kontaktschichten 6 vom p+-Typ an der Seite der ersten Hauptoberfläche der Anodenschichten 5 vom p-Typ angeordnet. Die Kontaktschichten 6 vom p+-Typ können die gleiche Konzentration der Störstellen vom p-Typ wie die Kontaktschichten 4 vom p+-Typ im IGBT-Bereich 101 oder eine Konzentration der Störstellen vom p-Typ, die von jener der Kontaktschichten 4 vom p+-Typ verschieden ist, aufweisen. Die Kontaktschichten 6 vom p+-Typ bilden einen Teil der ersten Hauptoberfläche des Halbleiterbasiskörpers 120. Die Kontaktschichten 6 vom p+-Typ sind Bereiche mit einer höheren Konzentration der Störstellen vom p-Typ als jener der Anodenschichten 5 vom p-Typ und sind Bereiche mit einer Konzentration der Störstellen vom p-Typ von nicht weniger als 5,0E+18/cm3 im Anodenbereich. Die Anodenschichten 5 vom p-Typ sind Bereiche mit einer Konzentration der Störstellen vom p-Typ von nicht weniger als 5,0E+18/cm3.
  • Wie in 4 dargestellt ist, sind in den Anodenschichten 5 vom p-Typ Defektbereiche 15 (ein erster Kristalldefektbereich) ausgebildet. Die Defektbereiche 15 sind zumindest in Bereichen der Anodenschichten 5 vom p-Typ angeordnet, welche an der Seite der zweiten Hauptoberfläche der Kontaktschichten 6 vom p+-Typ liegen und welche in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ überlappen. Die Defektbereiche 15 können in Bereichen der Anodenschichten 5 vom p-Typ angeordnet sein, die mit der Oberfläche der Kontaktschichten 6 vom p+-Typ auf der Seite der zweiten Hauptoberfläche in Kontakt sind, oder so angeordnet sein, dass sie sich von den Anodenschichten 5 vom p-Typ zu den Kontaktschichten 6 vom p+-Typ einschließlich der Oberfläche der Kontaktschichten 6 vom p+-Typ auf der Seite der zweiten Hauptoberfläche erstrecken, die mit den Anodenschichten 5 vom p-Typ in Kontakt ist. Die Defektbereiche 15 können zu den Kontaktschichten 6 vom p+-Typ beabstandet angeordnet werden. Jedoch unterdrücken die Defektbereiche 15, die in den Bereichen in Kontakt mit der Oberfläche der Kontaktschichten 6 vom p+-Typ auf der Seite der zweiten Hauptoberfläche angeordnet sind oder so angeordnet sind, dass sie sich zu den Kontaktschichten 6 vom p+-Typ erstrecken, effektiv die Mengen an in die Driftschicht 1 vom n- -Typ fließenden Löchern. Insbesondere ein Fall, bei dem die Defektbereiche 15 und die Kontaktschichten 6 vom p+-Typ durch Ionen-Implantation unter Verwendung der gleichen Maske gebildet und in Draufsicht betrachtet in den gleichen Bereichen ausgebildet sind, wird in der vorliegenden bevorzugten Ausführungsform beschrieben. Der Umstand, dass die Defektbereiche 15 und die Kontaktschichten 6 vom p+-Typ in den gleichen Bereichen in Draufsicht betrachtet ausgebildet sind, bedeutet, dass die Defektbereiche 15 und die Kontaktschichten 6 vom p+-Typ in einem Maße, das durch Ionen-Implantation unter Verwendung der gleichen Maske und eine anschließende Wärmbehandlung erreichbar ist, die später in <A-2. Herstellungsverfahren> beschrieben werden, in den gleichen Bereichen liegen. Falls durch diese Prozesse eine normalerweise annehmbare Fehlausrichtung vorliegt, sollen die Defektbereiche 15 und die Kontaktschichten 6 vom p+-Typ so behandelt werden, als ob sie in Draufsicht betrachtet in den gleichen Bereichen lägen.
  • Die Kathodenschicht 12 vom n+-Typ ist auf der Seite der zweiten Hauptoberfläche der Pufferschicht 10 vom n-Typ im Diodenbereich 102 angeordnet. Die Kathodenschicht 12 vom n+-Typ ist zwischen der Driftschicht 1 vom n--Typ und der zweiten Hauptoberfläche angeordnet. Die Kathodenschicht 12 vom n+-Typ ist eine Halbleiterschicht, die als Störstellen vom n-Typ zum Beispiel Arsen oder Phosphor aufweist, und hat eine Konzentration der Störstellen vom n-Typ von 1,0E+16/cm3 bis 1,0E+21/cm3. Wie in 4 und 5 dargestellt ist, ist die Kathodenschicht 12 vom n+-Typ teilweise oder ganz im Diodenbereich 102 vorgesehen. Die Kathodenschicht 12 vom n+-Typ bildet einen Teil der zweiten Hauptoberfläche des Halbleiterbasiskörpers 120. Obgleich nicht dargestellt können ferner Störstellen vom p-Typ selektiv in dem Bereich implantiert werden, wo die Kathodenschicht 12 vom n+-Typ wie oben erwähnt ausgebildet ist, um eine Kathodenschicht vom p-Typ bereitzustellen, sodass ein Teil des Bereichs, wo die Kathodenschicht 12 vom n+-Typ gebildet wird, ein Halbleiter vom p-Typ wird.
  • Mit Verweis auf 4 und 5 enthält der Diodenbereich 102 der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 Gräben, die sich von der ersten Hauptoberfläche des Halbleiterbasiskörpers 120 durch die Anodenschichten 5 vom p-Typ zur Driftschicht 1 vom n--Typ erstrecken. Im Diodenbereich 102 werden die Graben-Gates 50 ebenfalls in der gleichen Art und Weise wie im IGBT-Bereich 101 ausgebildet, indem die vergrabenen Gateelektroden 8 in den jeweiligen Gräben mit den Gate-Isolierungsfilmen 7 dazwischen angeordnet werden. Die vergrabenen Gateelektroden 8 im Diodenbereich 102 liegen der Driftschicht 1 vom n--Typ mit den Gate-Isolierungsfilmen 7 dazwischen gegenüber.
  • Wie in 4 dargestellt ist, sind die Zwischenschicht-Isolierungsfilme 9 auf den vergrabenen Gateelektroden 8 der Graben-Gates 50 im Diodenbereich 102 angeordnet. Die Emitterelektrode 13 ist auf Bereichen der ersten Hauptoberfläche des Halbleiterbasiskörpers 120, wo die Zwischenschicht-Isolierungsfilme 9 nicht ausgebildet sind, und auf den Zwischenschicht-Isolierungsfilmen 9 ausgebildet. Die Emitterelektrode 13 steht in ohmschem Kontakt mit den Kontaktschichten 6 vom p+-Typ und ist mit den Kontaktschichten 6 vom p+-Typ elektrisch verbunden. Die vergrabenen Gateelektroden 8 der Graben-Gates 50 im Diodenbereich 102 und die Emitterelektrode 13 sind in einem Querschnitt elektrisch verbunden, der von jenem verschieden ist, der in 4 dargestellt ist. Die im Diodenbereich 102 angeordnete Emitterelektrode 13 ist mit der im IGBT-Bereich 101 angeordneten Emitterelektrode 13 durchgehend ausgebildet. Obgleich die Zwischenschicht-Isolierungsfilme 9 so dargestellt sind, dass sie auf den vergrabenen Gateelektroden 8 der Graben-Gates 50 im Diodenbereich 102 in 4 angeordnet sind, müssen die Zwischenschicht-Isolierungsfilme 9 nicht auf den vergrabenen Gateelektroden 8 der Graben-Gates 50 im Diodenbereich 102 angeordnet sein.
  • Im Diodenbereich 102 kann in der gleichen Art und Weise wie im IGBT-Bereich 101 ebenfalls das Barrierenmetall 27 auf den Bereichen der ersten Hauptoberfläche des Halbleiterbasiskörpers 120, wo die Zwischenschicht-Isolierungsfilme 9 nicht ausgebildet sind, und auf den Zwischenschicht-Isolierungsfilmen 9 ausgebildet werden und kann die Emitterelektrode 13 auf dem Barrierenmetall 27 ausgebildet werden. Wenn das Barrierenmetall 27 im Diodenbereich 102 angeordnet wird, kann dieses Barrierenmetall 27 in der Konfiguration mit dem Barrierenmetall 27, das im IGBT-Bereich 101 angeordnet ist, identisch sein. Wenn das Barrierenmetall 27 im Diodenbereich 102 angeordnet wird, steht das Barrierenmetall 27 in ohmschem Kontakt mit den Kontaktschichten 6 vom p+-Typ und ist mit den Kontaktschichten 6 vom p+-Typ elektrisch verbunden. Auf das Barrierenmetall 27 und die Emitterelektrode 13 kann zusammen als Emitterelektrode verwiesen werden.
  • Die Kollektorelektrode 14 ist auf der Seite der zweiten Hauptoberfläche der Kathodenschicht 12 vom n+-Typ angeordnet. Wie die Emitterelektrode 13 ist die im Diodenbereich 102 angeordnete Kollektorelektrode 14 durchgehend mit der im IGBT-Bereich 101 angeordneten Kollektorelektrode 14 ausgebildet. Die Kollektorelektrode 14 steht in ohmschem Kontakt mit der Kathodenschicht 12 vom n+-Typ und ist mit der Kathodenschicht 12 vom n+-Typ elektrisch verbunden.
  • Der Diodenbereich 102 von 5 unterscheidet sich vom Diodenbereich 102 in 4 dadurch, dass die Kontaktschichten 6 vom p+-Typ nicht vorgesehen sind, sodass die Anodenschichten 5 vom p-Typ einen Teil der ersten Hauptoberfläche des Halbleiterbasiskörpers 120 bilden. Mit anderen Worten sind die in 4 dargestellten Kontaktschichten 6 vom p+-Typ auf der Seite der ersten Hauptoberfläche der Anodenschichten 5 vom p-Typ selektiv vorgesehen. Der Querschnitt von 5 ist in den übrigen Aspekten dem Querschnitt von 4 ähnlich.
  • <A-1-3. Struktur eines äußeren Peripheriebereichs>
  • 6 und 7 sind Querschnittsansichten, die Konfigurationen des äußeren Peripheriebereichs der Halbleitervorrichtung der vorliegenden bevorzugten Ausführungsform, die ein RC-IGBT ist, darstellen. 6 ist eine entlang der strichpunktierten Linie E-E in 1 oder 2 genommene Schnittansicht und ist eine Schnittansicht vom IGBT-Bereich 101 zum äußeren Peripheriebereich 103. 7 ist eine entlang einer strichpunktierten Linie F-F in 1 genommene Schnittansicht und ist eine Schnittansicht vom Diodenbereich 102 zum äußeren Peripheriebereich 103.
  • Wie in 6 und 7 dargestellt ist, enthält der äußere Peripheriebereich 103 der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 die Driftschicht 1 vom n--Typ zwischen der ersten Hauptoberfläche des Halbleiterbasiskörpers 120 und dessen zweiter Hauptoberfläche. Die ersten und zweiten Hauptoberflächen im äußeren Peripheriebereich 103 sind die gleichen wie jene in dem IGBT-Bereich 101 und dem Diodenbereich 102. Die Driftschicht 1 vom n--Typ im äußeren Peripheriebereich 103 ist in der Konfiguration identisch mit jener in dem IGBT-Bereich 101 und dem Diodenbereich 102 und ist mit jener in dem IGBT-Bereich 101 und dem Diodenbereich 102 durchgehend einteilig ausgebildet.
  • Abschluss-Wannenschichten 31 vom p-Typ sind auf der Seite der ersten Hauptoberfläche der Driftschicht 1 vom n--Typ, das heißt zwischen der ersten Hauptoberfläche des Halbleiterbasiskörpers 120 und der Driftschicht 1 vom n--Typ, angeordnet. Die Abschluss-Wannenschichten 31 vom p-Typ sind Halbleiterschichten, die als Störstellen vom p-Typ zum Beispiel Bor oder Aluminium aufweisen, und weisen eine Konzentration der Störstellen vom p-Typ von 1,0E+14/cm3 bis 1,0E+19/cm3 auf. Die Abschluss-Wannenschichten 31 vom p-Typ sind so angeordnet, dass sie den die IGBT-Bereiche 101 und die Diodenbereiche 102 enthaltenden Zellenbereich umgeben. Die Abschluss-Wannenschichten 31 vom p-Typ liegen in der Form einer Vielzahl von Ringen vor. Die Anzahl an Abschluss-Wannenschichten 31 vom p-Typ wird wie jeweils geeignet in Abhängigkeit von der Auslegung der Durchbruchspannung der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 ausgewählt. Eine Kanalstoppschicht 32 vom n+-Typ ist an der Außenseite der Abschluss-Wannenschichten 31 vom p-Typ angeordnet. Die Kanalstoppschicht 32 vom n+-Typ umgibt die Abschluss-Wannenschichten 31 vom p-Typ.
  • Die Abschluss-Kollektorschicht 11a vom p-Typ ist zwischen der Driftschicht 1 vom n--Typ und der zweiten Hauptoberfläche des Halbleiterbasiskörpers 120 angeordnet. Die Abschluss-Kollektorschicht 11a vom p-Typ ist mit der Kollektorschicht 11 vom p-Typ, die im Zellenbereich angeordnet ist, durchgehend einteilig ausgebildet. Somit kann auf die Kollektorschicht 11 vom p-Typ einschließlich der Abschluss-Kollektorschicht 11a vom p-Typ als die Kollektorschicht 11 vom p-Typ verwiesen werden. In einer Konfiguration, in der der Diodenbereich 102 wie in der in 1 dargestellten Halbleitervorrichtung 200 dem äußeren Peripheriebereich 103 benachbart angeordnet ist, ragt ein Endteilbereich der Abschluss-Kollektorschicht 11a vom p-Typ, die auf der Seite des Diodenbereichs 102 liegt, um einen Abstand U2 in Richtung des Diodenbereichs 102 vor, wie in 7 dargestellt ist. Die Bereitstellung der auf diese Weise in Richtung des Diodenbereichs 102 vorragenden Abschluss-Kollektorschicht 11a vom p-Typ vergrößert den Abstand zwischen der Kathodenschicht 12 vom n+-Typ im Diodenbereich 102 und den Abschluss-Wannenschichten 31 vom p-Typ, um die Abschluss-Wannenschichten 31 vom p-Typ davon abzuhalten, als die Anode der Diode zu arbeiten. Der Abstand U2 kann beispielsweise 100 µm betragen.
  • Die Kollektorelektrode 14 ist auf der zweiten Hauptoberfläche des Halbleiterbasiskörpers 120 angeordnet. Die Kollektorelektrode 14 ist von dem die IGBT-Bereiche 101 und die Diodenbereiche 102 enthaltenden Zellenbereich zum äußeren Peripheriebereich 103 einteilig durchgehend ausgebildet. Die vom Zellenbereich aus durchgehende Emitterelektrode 13 und die von der Emitterelektrode 13 getrennten Abschlusselektroden 13a sind auf der ersten Hauptoberfläche des Halbleiterbasiskörpers 120 im äußeren Peripheriebereich 103 angeordnet.
  • Die Emitterelektrode 13 und die Abschlusselektroden 13a sind durch einen halbisolierenden Film 33 elektrisch verbunden. Der halbisolierende Film 33 kann zum Beispiel ein Film aus sinSiN (halbisolierendes Siliziumnitrid) sein. Die Abschlusselektroden 13a sind mit den Abschluss-Wannenschichten 31 vom p-Typ und der Kanalstoppschicht 32 vom n+-Typ durch Kontaktlöcher elektrisch verbunden, die in den auf der ersten Hauptoberfläche im äußeren Peripheriebereich 103 angeordneten Zwischenschicht-Isolierungsfilmen 9 ausgebildet sind. Ein Abschluss-Schutzfilm 34 ist im äußeren Peripheriebereich 103 so angeordnet, dass er die Emitterelektrode 13, die Abschlusselektroden 13a, und den halbisolierenden Film 33 bedeckt. Der Abschluss-Schutzfilm 34 kann zum Beispiel aus Polyimid bestehen.
  • <A-1-4. Zusammenfassung der Konfiguration>
  • Die Halbleitervorrichtung 200 oder die Halbleitervorrichtung 201 ist eine Halbleitervorrichtung, in der ein IGBT und eine Diode im gemeinsamen Halbleiterbasiskörper 120 ausgebildet sind. Der Halbleiterbasiskörper 120 weist die ersten und zweiten Hauptoberflächen als eine und die andere Hauptoberfläche, den IGBT-Bereich 101, in dem der IGBT ausgebildet ist, und den Diodenbereich 102, in dem die Diode ausgebildet ist, auf. Der IGBT-Bereich 101 enthält: die Kollektorschicht 11 vom p-Typ, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers 120 angeordnet ist; die Driftschicht 1 vom n--Typ, die auf der Kollektorschicht 11 vom p-Typ angeordnet ist, die Kanaldotierungsschichten 2 vom p-Typ, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers 120 als die Driftschicht 1 vom n- -Typ angeordnet sind; die Emitterschichten 3 vom n+-Typ, die auf den Kanaldotierungsschichten 2 vom p-Typ angeordnet sind; die Emitterelektrode 13, die mit den Emitterschichten 3 vom n+-Typ elektrisch verbunden ist; und die Kollektorelektrode 14, die mit der Kollektorschicht 11 vom p-Typ elektrisch verbunden ist. Der Diodenbereich 102 enthält: die Kathodenschicht 12 vom n+-Typ, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers 120 angeordnet ist; die Driftschicht 1 vom n--Typ, die auf der Kathodenschicht 12 vom n+-Typ angeordnet ist; die Anodenschichten 5 vom p-Typ, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers 120 als die Driftschicht 1 vom n--Typ angeordnet sind; die Kontaktschichten 6 vom p+-Typ, die auf den Anodenschichten 5 vom p-Typ angeordnet sind und eine höhere Konzentration der Störstellen vom p-Typ als jene der Anodenschichten 5 vom p-Typ aufweisen; die Emitterelektrode 13, die mit den Kontaktschichten 6 vom p+-Typ elektrisch verbunden ist; und die Kollektorelektrode 14, die mit der Kathodenschicht 12 vom n+-Typ elektrisch verbunden ist. Außerdem sind die Defektbereiche 15 zumindest in Bereichen der Anodenschichten 5 vom p-Typ angeordnet, die an der Seite der zweiten Hauptoberfläche der Kontaktschichten 6 vom p+-Typ liegen und die in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ überlappen.
  • In der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 ist im IGBT-Bereich 101 eine Struktur eines n-Kanal-MOSFET (Metall-Oxid-Halbleiter-Feldeffekttransistor) ausgebildet, die von der Driftschicht 1 vom n--Typ, den Kanaldotierungsschichten 2 vom p-Typ, den Emitterschichten 3 vom n+-Typ, den Gate-Isolierungsfilmen 7 und den vergrabenen Gateelektroden 8 gebildet wird. Ferner wird eine IGBT-Struktur ausgebildet, indem die Kollektorschicht 11 vom p-Typ in der MOSFET-Struktur einbezogen wird.
  • In der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 wird im Diodenbereich 102 eine Diodenstruktur von den Anodenschichten 5 vom p-Typ, den Kontaktschichten 6 vom p+-Typ, der Driftschicht 1 vom n--Typ und der Kathodenschicht 12 vom n+-Typ gebildet.
  • Die Halbleitervorrichtung 200 oder die Halbleitervorrichtung 201 weist unten zu beschreibende Merkmale auf.
  • Ein erstes Merkmal besteht darin, dass die Defektbereiche 15 in Bereichen der im Diodenbereich 102 ausgebildeten Anodenschichten 5 vom p-Typ angeordnet sind, welche an der Seite der zweiten Hauptoberfläche der Kontaktschichten 6 vom p+-Typ liegen und die in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ überlappen. Ferner sind in Draufsicht betrachtet die Defektbereiche 15 und die Kontaktschichten 6 vom p+-Typ in den gleichen Bereichen ausgebildet. Das Vorhandensein der Defektbereiche 15 kann durch ein Kathodenlumineszenzverfahren bestätigt werden, das physikalische Eigenschaften aus einer Kathodenlumineszenz auswertet, die die Emission von Licht ist, das erzeugt wird, wenn eine Probe mit beschleunigten Elektronen bestrahlt wird.
  • Ein zweites Merkmal besteht darin, dass die Defektbereiche 15 Kristalldefektbereiche sind, die leichte Ionen Ar (Argon), N (Stickstoff), H (Wasserstoff) oder He (Helium) enthalten und durch Ionen-Implantation von Argon, Stickstoff, Wasserstoff oder Helium gebildet werden.
  • Ein drittes Merkmal besteht darin, dass die Defektbereiche 15 unter Verwendung der gleichen Maske in dem Schritt zum selektiven Ausbilden der Kontaktschichten 6 vom p+-Typ auf deren Oberfläche gebildet werden.
  • Ein viertes Merkmal besteht darin, dass die Defektbereiche 15 in Bereichen mit einer Konzentration der Störstellen vom p-Typ von nicht weniger als 1,0E+16/cm3 in den Kontaktschichten 6 vom p+-Typ oder den Anodenschichten 5 vom p-Typ ausgebildet werden.
  • Ein fünftes Merkmal besteht darin, dass die Anodenschichten 5 vom p-Typ und die Kontaktschichten 6 vom p+-Typ an der ersten Hauptoberfläche in der longitudinalen Richtung der Graben-Gates 50 abwechselnd angeordnet sind und das Verhältnis der Fläche der Kontaktschichten 6 vom p+-Typ in der Draufsicht betrachtet (das heißt die Fläche der Defektbereiche 15) zur Fläche einer Kombination der Anodenschichten 5 vom p-Typ und der Kontaktschichten 6 vom p+-Typ in Draufsicht betrachtet auf nicht weniger als 20% eingestellt ist.
  • Ein sechstes Merkmal besteht darin, dass die Defektbereiche 15 so ausgebildet sind, dass sie zumindest einen Teil des Diodenbereichs 102 beinhalten, der mit dem IGBT-Bereich 101 in Kontakt ist. Beispielsweise sind die Defektbereiche 15 zumindest in einem Teil des Diodenbereichs 102 ausgebildet, wo der Abstand vom IGBT-Bereich 101 in Draufsicht betrachtet geringer als die Dicke des Halbleiterbasiskörpers 120 ist.
  • <A-2. Herstellungsverfahren>
  • Ein Beispiel eines Verfahrens zum Herstellen der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 wird beschrieben. Der entlang der in 3 dargestellten Linie A-A genommene Querschnitt (4) wird in der folgenden Beschreibung unterstellt. Die Struktur des entlang der in 3 dargestellten Linie B-B genommenen Querschnitts (5) ist in einer dem entlang der in 3 dargestellten Linie A-A genommenen Querschnitt ähnlichen Art und Weise ausgebildet, außer dass die Defektbereiche 15 und die Kontaktschichten 6 vom p+-Typ in dem Schritt der 15 bis 17 darin nicht ausgebildet werden.
  • Zunächst wird ein Halbleitersubstrat präpariert, das die Driftschicht 1 vom n--Typ bildet, wie in 8 dargestellt ist. Obgleich in der folgenden Beschreibung unterstellt wird, dass das Halbleitersubstrat ein Siliziumsubstrat ist, kann das Halbleitersubstrat ein SiC-Substrat oder dergleichen sein. Ein Wafer, der als ein durch ein FZ- (Floating-Zone-) Verfahren hergestellter FZ-Wafer bekannt ist, oder ein Wafer, der als ein durch ein MCZ-Verfahren (Czochralski mit angelegtem Magnetfeld) hergestellter MCZ-Wafer bekannt ist, kann beispielsweise für das Halbleitersubstrat verwendet werden. Ein Wafer vom n-Typ, der Störstellen vom n-Typ enthält, kann für das Halbleitersubstrat genutzt werden. Die Konzentration der im Halbleitersubstrat enthaltenen Störstellen vom n-Typ wird wie jeweils geeignet in Abhängigkeit von der Durchbruchspannung der herzustellenden Halbleitervorrichtung ausgewählt. Für eine Halbleitervorrichtung mit einer Durchbruchspannung von 1200 V wird beispielsweise die Konzentration der Störstellen vom n-Typ so eingestellt, dass der spezifische Widerstand der Driftschicht 1 vom n--Typ, die das Halbleitersubstrat bildet, in der Größenordnung von 40 bis 120 Ω·cm liegt. Wie in 8 dargestellt ist, ist im Schritt zum Präparieren des Halbleitersubstrats das gesamte Halbleitersubstrat die Driftschicht 1 vom n--Typ. Störstellenionen vom p-Typ oder n-Typ werden von der Seite der ersten Hauptoberfläche oder der Seite der zweiten Hauptoberfläche solch eines Halbleitersubstrats aus implantiert und lässt man dann durch eine Wärmebehandlung und dergleichen im Halbleitersubstrat diffundieren, um Halbleiterschichten vom p-Typ oder n-Typ auszubilden, wodurch die Halbleitervorrichtung 200 oder die Halbleitervorrichtung 201 hergestellt wird.
  • Wie in 8 dargestellt ist, weist das die Driftschicht 1 vom n--Typ bildende Halbleitersubstrat Bereiche auf, die zu dem IGBT-Bereich 101 und dem Diodenbereich 102 werden. Obgleich nicht dargestellt enthält das Halbleitersubstrat ferner einen Bereich, der der äußere Peripheriebereich 103 um die Bereiche herum wird, die zu dem IGBT-Bereich 101 und dem Diodenbereich 102 werden. Ein Verfahren zum Herstellen der Konfiguration des IGBT-Bereichs 101 und des Diodenbereichs 102 der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 wird unten vorwiegend beschrieben. Der äußere Peripheriebereich 103 der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 kann mittels eines bekannten Herstellungsverfahrens hergestellt werden. Für die Ausbildung des FLR mit den Abschluss-Wannenschichten 31 vom p-Typ als eine eine Durchbruchspannung aufrechterhaltende Struktur im äußeren Peripheriebereich 103 als ein Beispiel können Störstellenionen vom p-Typ vor der Prozessierung des IGBT-Bereichs 101 und des Diodenbereichs 102 der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 implantiert werden oder können Störstellenionen vom p-Typ zu der gleichen Zeit implantiert werden, zu der Ionen einer Störstelle vom p-Typ in den IGBT-Bereich 101 und den Diodenbereich 102 der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 implantiert werden.
  • Wie in 9 dargestellt ist, werden als Nächstes von der Seite der ersten Hauptoberfläche des Halbleitersubstrats aus Störstellen vom p-Typ wie etwa Bor implantiert, um eine Kanaldotierungsschicht 2 vom p-Typ und eine Anodenschicht 5 vom p-Typ auszubilden. Die Kanaldotierungsschicht 2 vom p-Typ und die Anodenschicht 5 vom p-Typ werden gebildet, indem Störstellenionen in das Halbleitersubstrat implantiert werden und man dann die Störstellenionen durch eine Wärmebehandlung diffundieren lässt. Die Kanaldotierungsschicht 2 vom p-Typ und die Anodenschicht 5 vom p-Typ werden auf der Seite der ersten Hauptoberfläche des Halbleitersubstrats selektiv ausgebildet, da Störstellenionen vom p-Typ implantiert werden, nachdem ein Maskenprozess auf der ersten Hauptoberfläche des Halbleitersubstrats durchgeführt ist. Die Kanaldotierungsschicht 2 vom p-Typ und die Anodenschicht 5 vom p-Typ werden in dem IGBT-Bereich 101 und dem Diodenbereich 102 ausgebildet und sind mit den Abschluss-Wannenschichten 31 vom p-Typ im äußeren Peripheriebereich 103 verbunden. Der Maskenprozess bezieht sich auf einen Prozess zum Ausbilden einer Maske auf dem Halbleitersubstrat, indem ein Resist auf dem Halbleitersubstrat aufgebracht wird, eine Öffnung in einem vorbestimmten Bereich des Resists durch Fotolithografie gebildet wird, um Ionen durch die Öffnung in den vorbestimmten Bereich des Halbleitersubstrats zu implantieren oder eine Ätzung im vorbestimmten Bereich durchzuführen.
  • Die Kanaldotierungsschicht 2 vom p-Typ und die Anodenschicht 5 vom p-Typ können gebildet werden, indem Ionen einer Störstelle vom p-Typ zur gleichen Zeit implantiert werden. In diesem Fall sind die Kanaldotierungsschicht 2 vom p-Typ und die Anodenschicht 5 vom p-Typ in der Tiefe, in der Konzentration der Störstellen vom p-Typ und in der Konfiguration identisch. Alternativ dazu können die Kanaldotierungsschicht 2 vom p-Typ und die Anodenschicht 5 vom p-Typ in der Tiefe und in der Konzentration der Störstellen vom p-Typ voneinander verschieden geschaffen werden, indem Ionen von Störstellen vom p-Typ zu verschiedenen Zeiten zwischen der Kanaldotierungsschicht 2 vom p-Typ und der Anodenschicht 5 vom p-Typ mittels des Maskenprozesses implantiert werden.
  • Die Abschluss-Wannenschichten 31 vom p-Typ, die in einem unterschiedlichen Querschnitt ausgebildet werden sollen, können gebildet werden, indem Ionen von Störstellen vom p-Typ zu der gleichen Zeit wie die Anodenschicht 5 vom p-Typ implantiert werden. In diesem Fall können die Abschluss-Wannenschichten 31 vom p-Typ und die Anodenschicht 5 vom p-Typ in der Tiefe, in der Konzentration der Störstellen vom p-Typ und in der Konfiguration identisch sein. Alternativ dazu können die Abschluss-Wannenschichten 31 vom p-Typ und die Anodenschicht 5 vom p-Typ in der Konzentration der Störstellen vom p-Typ voneinander verschieden geschaffen werden, indem Ionen von Störstellen vom p-Typ zu der gleichen Zeit, um die Abschluss-Wannenschichten 31 vom p-Typ und die Anodenschicht 5 vom p-Typ auszubilden, implantiert werden. In diesem Fall kann ein Aperturverhältnis geändert werden, indem eine Gittermaske als eine oder beide Masken genutzt wird.
  • Die Abschluss-Wannenschichten 31 vom p-Typ und die Anodenschicht 5 vom p-Typ können auch in der Tiefe und in der Konzentration der Störstellen vom p-Typ verschieden voneinander geschaffen werden, indem Ionen von Störstellen vom p-Typ zu verschiedenen Zeiten zwischen den Abschluss-Wannenschichten 31 vom p-Typ und der Anodenschicht 5 vom p-Typ mittels des Maskenprozesses implantiert werden.
  • Die Abschluss-Wannenschichten 31 vom p-Typ, die Kanaldotierungsschicht 2 vom p-Typ und die Anodenschicht 5 vom p-Typ können gebildet werden, indem Ionen einer Störstelle vom p-Typ zur gleichen Zeit implantiert werden.
  • Wie in 10 dargestellt ist, werden als Nächstes Störstellen vom n-Typ mittels des Maskenprozesses in die Seite der ersten Hauptoberfläche der Kanaldotierungsschicht 2 vom p-Typ im IGBT-Bereich 101 implantiert, um die Emitterschichten 3 vom n+-Typ auszubilden. Die zu implantierenden Störstellen vom n-Typ können zum Beispiel Arsen oder Phosphor sein.
  • Wie in 11 dargestellt ist, werden als Nächstes Gräben 51 gebildet, die sich von der Seite der ersten Hauptoberfläche des Halbleitersubstrats durch die Emitterschichten 3 vom n+-Typ, die Kanaldotierungsschicht 2 vom p-Typ und die Anodenschicht 5 vom p-Typ zur Driftschicht 1 vom n--Typ erstrecken. Im IGBT-Bereich 101 weisen die Gräben 51, die sich durch die Emitterschichten 3 vom n+-Typ erstrecken, Seitenwände auf, die einen Teil der Emitterschichten 3 vom n+-Typ bilden. Die Gräben 51 können gebildet werden, indem ein Oxidfilm von SiO2 und dergleichen auf dem Halbleitersubstrat abgeschieden wird, Öffnungen in einem Teil des Oxidfilms, wo die Gräben 51 gebildet werden sollen, mittels des Maskenprozesses ausgebildet werden und das Halbleitersubstrat unter Verwendung des Oxidfilms mit den Öffnungen als Maske geätzt wird. Die Gräben 51 in dem IGBT-Bereich 101 und die Gräben 51 in dem Diodenbereich 102 sind in 11 im gleichen Abstand angeordnet dargestellt. Jedoch können sich der IGBT-Bereich 101 und der Diodenbereich 102 im Abstand zwischen den Gräben 51 unterscheiden. Der Abstand zwischen den Gräben 51 und die Struktur der Gräben 51 in Draufsicht betrachtet können wie jeweils geeignet je nach der Maskenstruktur des Maskenprozesses geändert werden.
  • Als Nächstes wird, wie in 12 dargestellt ist, das Halbleitersubstrat in einer sauerstoffhaltigen Atmosphäre erhitzt, sodass Oxidfilme auf Innenwänden der Gräben 51 und auf der ersten Hauptoberfläche des Halbleitersubstrats gebildet werden. Die auf den Innenwänden der Gräben 51 ausgebildeten Oxidfilme sind die Gate-Isolierungsfilme 7 der Graben-Gates 50, und die auf der ersten Hauptoberfläche des Halbleitersubstrats ausgebildeten Oxidfilme sind Oxidfilme 90. Die Oxidfilme 90 werden in einem nachfolgenden Schritt entfernt.
  • Wie in 13 dargestellt ist, wird als Nächstes mit Störstellen vom n-Typ oder p-Typ dotiertes Polysilizium mittels eines CVD- (chemischen Gasphasenabscheidungs-) Prozesses und dergleichen in die Gräben 51 mit den auf deren Innenwänden ausgebildeten Gate-Isolierungsfilmen 7 abgeschieden, um die vergrabenen Gateelektroden 8 auszubilden.
  • Als Nächstes werden die auf der ersten Hauptoberfläche des Halbleitersubstrats gebildeten Oxidfilme 90 entfernt.
  • Wie in 14 dargestellt ist, werden als Nächstes Störstellenionen selektiv in den IGBT-Bereich 101 implantiert und lässt man diese mittels einer Wärmebehandlung diffundieren, um die Kontaktschichten 4 vom p+-Typ zu bilden. Vor der Implantation der Störstellenionen wird durch den Maskenprozess mit Ausnahme von den Kontaktschichten 4 vom p+-Typ entsprechenden Bereichen eine Maske gebildet.
  • Die für die Ausbildung der Kontaktschichten 4 vom p+-Typ verwendete Maske wird als Nächstes entfernt. Danach wird durch den Maskenprozess ein Fotoresist 16 gebildet, das andere als die Bereiche, die den Kontaktschichten 6 vom p+-Typ des Diodenbereichs 102 entsprechen, bedeckt.
  • Wie in 15 dargestellt ist, wird als Nächstes eine Ionen-Implantation unter Verwendung des Fotoresists 16 als Maske durchgeführt, um Störstellen vom p-Typ in die Bereiche einzuführen bzw. einzubringen, die den Kontaktschichten 6 vom p+-Typ des Diodenbereichs 102 entsprechen, wodurch Bereiche 17 mit eingebrachten Störstellen vom p-Typ gebildet werden.
  • Wie in 16 dargestellt ist, wird als Nächstes unter Verwendung des gleichen Fotoresists 16 wie jenes, das für die Ausbildung der Bereiche 17 mit eingebrachten Störstellen vom p-Typ verwendet wurde, ein Element, das aus der aus Argon, Stickstoff, Helium und Wasserstoff bestehenden Gruppe ausgewählt wird, in eine tiefere Position als die Bereiche 17 mit eingebrachten Störstellen vom p-Typ eingebracht, um Bereiche 18 mit eingebrachten Kristalldefekten auszubilden. In einem Material wie etwa SiC wird Stickstoff verwendet, um eine Halbleiterschicht vom n-Typ auszubilden. In einem Halbleitersubstrat, das aus einem hierin unterstellten Siliziummaterial besteht, wird jedoch Stickstoff verwendet, um eine Kristalldefektschicht auszubilden.
  • Wie in 17 dargestellt ist, wird als Nächstes das Fotoresist 16 entfernt und wird mittels Wärmebehandlung eine Struktur eines Anodenbereichs im Diodenbereich 102 gebildet.
  • In der vorliegenden bevorzugten Ausführungsform wird ein Element, das aus der aus Argon, Stickstoff, Helium und Wasserstoff bestehenden Gruppe ausgewählt wird, verwendet, um die Defektbereiche 15 zu bilden. Diese Elemente werden unter Verwendung typischer lonen-Implantationsvorrichtungen implantiert. Die Verwendung dieser Elemente ermöglicht die Ausbildung der Defektbereiche 15 zu geringen Kosten.
  • Wie in 18 dargestellt ist, werden als Nächstes die Zwischenschicht-Isolierungsfilme 9 auf den vergrabenen Gateelektroden 8 der Graben-Gates 50 gebildet. Die Zwischenschicht-Isolierungsfilme 9 können beispielsweise aus SiO2 bestehen. Die Zwischenschicht-Isolierungsfilme 9 werden auf dem Halbleitersubstrat auch an anderen Bereichen als die vergrabenen Gateelektroden 8 abgeschieden. Danach wird der Maskenprozess durchgeführt, um unnötige Teile der Zwischenschicht-Isolierungsfilme 9 zu entfernen, wodurch die Kontaktlöcher gebildet werden.
  • Wie in 19 dargestellt ist, wird als Nächstes die Emitterelektrode 13 auf der ersten Hauptoberfläche des Halbleitersubstrats und auf den Zwischenschicht-Isolierungsfilmen 9 ausgebildet. Ein Barrierenmetall kann auf der ersten Hauptoberfläche des Halbleitersubstrats und auf den Zwischenschicht-Isolierungsfilmen 9 gebildet werden, und die Emitterelektrode 13 kann ferner auf dem Barrierenmetall gebildet werden. Das Barrierenmetall wird gebildet, indem man durch einen PVD- (physikalische Gasphasenabscheidung-) oder CVD-Prozess Titannitrid in einem Film ausbildet.
  • Die Emitterelektrode 13 kann gebildet werden, indem eine Aluminium-Silizium-Legierung (Al-Si-Legierung) auf der ersten Hauptoberfläche des Halbleitersubstrats und auf den Zwischenschicht-Isolierungsfilmen 9 durch einen PVD-Prozess wie etwa beispielsweise Sputtern oder Gasphasenabscheidung abgeschieden wird. Auch kann ferner eine Nickellegierung (Ni-Legierung) auf der ausgebildeten Aluminium-Silizium-Legierung durch stromlose Plattierung oder Elektroplattierung gebildet werden, wodurch die Emitterelektrode 13 ausgebildet wird. Die Ausbildung der Emitterelektrode 13 durch Plattierung erleichtert die Ausbildung eines dicken Metallfilms als die Emitterelektrode 13. Dies erhöht die Wärmekapazität der Emitterelektrode 13, um deren Wärmebeständigkeit zu verbessern. Für die weitere Ausbildung der Nickel-Legierung durch den Plattierungsprozess nach der Ausbildung der aus der Aluminium-Silizium-Legierung bestehenden Emitterelektrode 13 durch den PVD-Prozess kann der Plattierungsprozess für die Ausbildung der Nickellegierung nach der Prozessierung auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats durchgeführt werden.
  • Wie in 20 dargestellt ist, wird als Nächstes die Seite der zweiten Hauptoberfläche des Halbleitersubstrats geschliffen, bis das Halbleitersubstrat auf eine gewünschte Dicke abgedünnt ist. In 20 ist die das Halbleitersubstrat bildende Driftschicht 1 vom n--Typ abgedünnt. Die Dicke des Halbleitersubstrats nach dem Schleifen kann zum Beispiel 80 bis 200 mm betragen.
  • Wie in 21 dargestellt ist, werden als Nächstes von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus Störstellen vom n-Typ implantiert, um die Pufferschicht 10 vom n-Typ zu bilden. Ferner werden von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus Störstellen vom p-Typ implantiert, um die Kollektorschicht 11 vom p-Typ zu bilden. Die Pufferschicht 10 vom n-Typ kann in dem IGBT-Bereich 101, dem Diodenbereich 102 und dem äußeren Peripheriebereich 103 gebildet werden. Alternativ dazu kann die Pufferschicht 10 vom n-Typ nur in dem IGBT-Bereich 101 und dem Diodenbereich 102 gebildet werden.
  • Die Pufferschicht 10 vom n-Typ kann beispielsweise gebildet werden, indem Phosphorionen implantiert werden. Alternativ dazu kann die Pufferschicht 10 vom n-Typ durch Implantieren von Protonen gebildet werden. Ferner kann die Pufferschicht 10 vom n-Typ durch Implantieren von sowohl Protonen als auch Phosphor ausgebildet werden. Die Protonen werden mit einer verhältnismäßig geringen Beschleunigungsenergie von der zweiten Hauptoberfläche des Halbleitersubstrats aus in eine tiefe Position implantiert. Die Tiefe, bis zu der Protonen implantiert werden, wird durch Ändern der Beschleunigungsenergie verhältnismäßig einfach verändert. Somit ermöglicht statt eines Implantierens von Phosphor ein mehrmaliges Implantieren von Protonen mit unterschiedlichen Beschleunigungsenergien zur Ausbildung der Pufferschicht 10 vom n-Typ die Ausbildung der Pufferschicht 10 vom n-Typ, die in der Dickenrichtung des Halbleitersubstrats breiter ist.
  • Die Ausbildung der aus Phosphor bestehenden Pufferschicht 10 vom n-Typ unterdrückt den Punch-Through einer Verarmungsschicht mit höherer Zuverlässigkeit selbst in dem abgedünnten Halbleitersubstrat, da Phosphor eine höhere Aktivierungsrate als Störstellen vom n-Typ als Protonen aufweisen kann. Um das Halbleitersubstrat noch dünner auszubilden, ist es vorzuziehen, dass sowohl Protonen als auch Phosphor implantiert werden, um die Pufferschicht 10 vom n-Typ auszubilden. In diesem Fall werden Protonen von der zweiten Hauptoberfläche aus in eine tiefere Position als Phosphor implantiert.
  • Die Kollektorschicht 11 vom p-Typ kann beispielsweise durch Implantieren von Bor gebildet werden. Die Kollektorschicht 11 vom p-Typ wird auch in dem äußeren Peripheriebereich 103 ausgebildet. Die Kollektorschicht 11 vom p-Typ im äußeren Peripheriebereich 103 wird die Abschluss-Kollektorschicht 11a vom p-Typ. Ionen werden von der Seite der zweiten Hauptoberfläche des Halbleitersubstrats aus implantiert, und danach wird durch Bestrahlen der zweiten Hauptoberfläche mit einem Laser ein Laser-Ausheilen durchgeführt. Dies aktiviert das implantierte Bor, um die Kollektorschicht 11 vom p-Typ zu bilden. Zu dieser Zeit wird gleichzeitig Phosphor aktiviert, das in einer verhältnismäßig flachen Position von der zweiten Hauptoberfläche des Halbleitersubstrats aus zur Ausbildung der Pufferschicht 10 vom n-Typ implantiert wurde. Auf der anderen Seite ist es notwendig, zu verhindern, dass außer im Schritt zur Aktivierung von Protonen nach der Implantation von Protonen die Temperatur des gesamten Halbleitersubstrats auf eine höhere Temperatur als 380° bis 420°C ansteigt, da Protonen bei einer verhältnismäßig niedrigen Ausheiltemperatur von 380° bis 420°C aktiviert werden. Das Laser-Ausheilen, das die Temperatur allein der Umgebung der zweiten Hauptoberfläche des Halbleitersubstrats erhöhen kann, kann selbst nach der Implantation von Protonen für die Aktivierung der Störstellen vom n-Typ und der Störstellen vom p-Typ genutzt werden.
  • Als Nächstes wird, wie in 22 dargestellt ist, die Kathodenschicht 12 vom n+-Typ im Diodenbereich 102 gebildet. Die Kathodenschicht 12 vom n+-Typ kann beispielsweise gebildet werden, indem Phosphor implantiert wird. Die Mengen von zur Ausbildung der Kathodenschicht 12 vom n+-Typ implantierten Störstellen vom n-Typ sind größer als die Mengen von zur Ausbildung der Kollektorschicht 11 vom p-Typ implantierten Störstellen vom p-Typ. Obgleich die Kollektorschicht 11 vom p-Typ und die Kathodenschicht 12 vom n+-Typ in 22 so dargestellt sind, dass sie von der zweiten Hauptoberfläche aus die gleiche Tiefe aufweisen, ist die Tiefe der Kathodenschicht 12 vom n+-Typ nicht geringer als jene der Kathodenschicht 11 vom p-Typ. Der Bereich, wo die Kathodenschicht 12 vom n+-Typ ausgebildet werden soll, muss ein Halbleiter vom n-Typ werden, indem Störstellen vom n-Typ in einen mit Störstellen vom p-Typ implantierten Bereich implantiert werden. Aus diesem Grund wird die Konzentration der implantierten Störstellen vom n-Typ in dem gesamten Bereich, wo die Kathodenschicht 12 vom n+-Typ gebildet werden soll, höher als jene der Störstellen vom p-Typ eingerichtet.
  • Wie in 4 dargestellt ist, wird als Nächstes die Kollektorelektrode 14 auf der zweiten Hauptoberfläche des Halbleitersubstrats gebildet. Die Kollektorelektrode 14 wird über den IGBT-Bereich 101, den Diodenbereich 102 und den äußeren Peripheriebereich 103 hinweg auf der gesamten zweiten Hauptoberfläche ausgebildet. Die Kollektorelektrode 14 kann auf der gesamten zweiten Hauptoberfläche des Wafers vom n-Typ, der das Halbleitersubstrat ist, ausgebildet werden. Die Kollektorelektrode 14 kann durch Abscheiden einer Aluminium-Silizium-Legierung (AI-Si-Legierung) oder von Titan (Ti) durch einen PVD-Prozess wie etwa Sputtern oder Gasphasenabscheidung gebildet werden. Die Kollektorelektrode 14 kann gebildet werden, indem eine Vielzahl von Schichten von Metallen wie etwa eine Aluminium-Silizium-Legierung, Titan, Nickel und Gold laminiert wird. Ferner kann ein Metallfilm auf dem durch den PVD-Prozess gebildeten Metallfilm durch stromlose Plattierung oder Elektroplattierung gebildet werden, um die Kollektorelektrode 14 auszubilden.
  • Die Halbleitervorrichtung 200 oder die Halbleitervorrichtung 201 wird durch die oben erwähnten Schritte hergestellt. Eine Vielzahl von Halbleitervorrichtungen 200 oder Halbleitervorrichtungen 201 wird in einem einzelnen Wafer vom n-Typ in der Form einer Matrix gebildet. Ein Laser-Zerteilen oder ein Zerteilen mit einem Messer wird durchgeführt, um den Wafer in die einzelnen Halbleitervorrichtungen 200 oder Halbleitervorrichtungen 201 zu zerschneiden, wodurch jede der Halbleitervorrichtungen 200 oder Halbleitervorrichtungen 201 fertiggestellt wird.
  • <A-3. Betrieb>
  • In der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 gemäß der vorliegenden bevorzugten Ausführungsform wird eine Diode von den Anodenschichten 5 vom p-Typ, den Kontaktschichten 6 vom p+-Typ, der Driftschicht 1 vom n--Typ und der Kathodenschicht 12 vom n+-Typ gebildet. Der Ein-Zustand der Diode ist ein Zustand, in dem ein damit gepaarter IGBT in einem Aus-Zustand ist und die Emitterelektrode 13 bei einem höheren Potential als die Kollektorelektrode 14 liegt. Im Ein-Zustand der Diode fließen Löcher von einem Anodenbereich, der von den Anodenschichten 5 vom p-Typ und den Kontaktschichten 6 vom p+-Typ gebildet wird, in die Driftschicht 1 vom n--Typ und fließen Elektronen von einem von der Kathodenschicht 12 vom n+-Typ gebildeten Kathodenbereich in die Driftschicht 1 vom n--Typ. Dies führt zu einer Leitfähigkeitsmodulation, wodurch die Diode in einen leitenden Zustand gebracht wird.
  • In der vorliegenden bevorzugten Ausführungsform sind die Defektbereiche 15 in einem Teil der Anodenschichten 5 vom p-Typ ausgebildet, der unter den Kontaktschichten 6 vom p+-Typ liegt. Aus diesem Grund gelangen Löcher, die von den Kontaktschichten 6 vom p+-Typ in die Driftschicht 1 vom n--Typ fließen, durch die Defektbereiche 15. Eine geringere Anzahl an Löchern fließt in die Driftschicht 1 vom n--Typ, da in den Defektbereichen 15 die Rekombination von Löchern auftritt. Dies verringert den Grad einer Leitfähigkeitsmodulation, so dass die Trägerkonzentration nahe dem Anodenbereich im leitenden Zustand der Diode im Vergleich mit jener bei Abwesenheit der Defektbereiche 15 verringert ist.
  • Als Nächstes wird der Betrieb der Diode, die einen Übergang von diesem Zustand über einen Erholungszustand in einen Abschalt-Zustand durchmacht, beschrieben. Wenn bei der Diode in einem Ein-Zustand das Potential der Emitterelektrode 13 niedriger als jenes der Kollektorelektrode 14 wird und der damit gepaarte IGBT eingeschaltet wird, treten Löcher in der Driftschicht 1 vom n--Typ aus den Anodenschichten 5 vom p-Typ und den Kontaktschichten 6 vom p+-Typ in die Emitterelektrode 13 aus und treten Elektronen aus der Kathodenschicht 12 vom n+-Typ in die Kollektorelektrode 14 aus. Es ist notwendig, überschüssige Träger zu entladen bzw. abgeführt, um die Diode in den Sperr- bzw. Abschaltzustand zu bringen. Falls es eine große Anzahl überschüssiger Träger gibt, erhöht die Zunahme der Anzahl abgeführter überschüssiger Träger dementsprechend einen Sperr- bzw. Umkehr-Erholungsstrom und erhöht auch einen Umkehr-Erholungsspitzenstrom (Irr) und Erholungsverluste (Err).
  • In der vorliegenden bevorzugten Ausführungsform ist die Trägerkonzentration nahe dem Anodenbereich im Ein-Zustand der Diode niedriger als jene bei Abwesenheit der Defektbereiche 15, wie oben erwähnt wurde. Somit ist die vorliegende bevorzugte Ausführungsform imstande, den Umkehr-Erholungsspitzenstrom (Irr) und die Erholungsverluste (Err) während des Diodenbetriebs gegenüber Hintergrundtechniken zu verringern.
  • Als Nächstes wird der Betrieb des IGBT beschrieben. Wenn der IGBT in einem Ein-Zustand ist, liegen die vergrabenen Gateelektroden 8 und die Kollektorelektrode 14 bei einem höheren Potential als die Emitterelektrode 13 und ist die damit gepaarte Diode im Abschaltzustand. Im Ein-Zustand des IGBT fließen Löcher von der Kollektorschicht 11 vom p-Typ in die Driftschicht 1 vom n--Typ und fließen Elektronen von den Emitterschichten 3 vom n+-Typ in die Driftschicht 1 vom n--Typ, wodurch eine Leitfähigkeitsmodulation auftritt. Wenn die Kollektorelektrode 14 bei einem höheren Potential als die Emitterelektrode 13 bleibt und die vergrabenen Gateelektroden 8 bei einem niedrigeren Potential als die Emitterelektrode 13 liegen, ist ein MOS-Kanal, der von den Emitterschichten 3 vom n+-Typ, den Kanaldotierungsschichten 2 vom p-Typ und der Driftschicht 1 vom n--Typ gebildet wird, geschlossen und werden überschüssige Träger in der Driftschicht 1 vom n--Typ auf solch eine Weise abgeführt, dass Löcher aus der Emitterelektrode 13 abgeführt werden und Elektronen aus der Kollektorelektrode 14 abgeführt werden, wodurch der IGBT einen Übergang in einen Aus-Zustand durchführt.
  • Der IGBT-Bereich 101 und der Diodenbereich 102 sind in der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 der vorliegenden bevorzugten Ausführungsform, die ein RC-IGBT ist, einander benachbart ausgebildet. Aus diesem Grund enthält der Strom von der Kollektorschicht 11 vom p-Typ der dem IGBT-Bereich 101 entspricht, der nahe dem Diodenbereich 102 ausgebildet ist, zusätzlich zu einer Komponente, die durch die Driftschicht 1 vom n--Typ im IGBT-Bereich 101 in die Emitterelektrode 13 fließt, eine Komponente, die teilweise durch die Driftschicht 1 vom n--Typ innerhalb des Diodenbereichs 102 in die Emitterelektrode 13 fließt. Wenn die Leitfähigkeitsmodulation während des IGBT-Betriebs auftritt, sind überschüssige Träger im Diodenbereich 102 ebenfalls vorhanden.
  • Der IGBT kann keinen Übergang in den Aus-Zustand vornehmen, es sei denn die überschüssigen Träger im Diodenbereich 102 werden abgeführt. Folglich verursachen die überschüssigen Träger im Diodenbereich 102 die Probleme der Verschlechterung der Abschaltverluste während des IGBT-Betriebs und der Verschlechterung eines RBSOA (Reverse Bias Safe Operating Area), die sich aus der Konzentration eines Stroms in einem Teil des IGBT-Bereichs 101 nahe dem Diodenbereich 102 ergeben.
  • In der vorliegenden bevorzugten Ausführungsform fließen überschüssige Träger leicht zum Diodenbereich 102, da die Defektbereiche 115 in einem Teil des Diodenbereichs 102 ausgebildet sind, der mit dem IGBT-Bereich 101 in Kontakt ist, wie im oben erwähnten sechsten Merkmal von <A-1-4> beschrieben wurde. Folglich kann die vorliegende bevorzugte Ausführungsform einen Strom verteilen, um die Konzentration eines Stroms in einem Teil des IGBT-Bereichs 101 nahe dem Diodenbereich 102 zu unterdrücken, wodurch die Probleme der Verschlechterung der Abschaltverluste während des IGBT-Betriebs und der Verschlechterung des RBSOA unterdrückt werden.
  • Es ist effektiv, die Defektbereiche 15 an Stellen, wo die Konzentration der Störstellen vom p-Typ im Allgemeinen nicht geringer als 1,0E+16/cm3 ist, in den Anodenschichten 5 vom p-Typ und den Kontaktschichten 6 vom p+-Typ auszubilden.
  • Die Defektbereiche 15, welche als Rekombinationszentren von Minoritätsladungsträgern dienen, sind vorzugsweise in einem Strompfad ausgebildet. Das Problem einer Zunahme des Leckstroms tritt jedoch auf, falls eine Verarmungsschicht die Defektbereiche 15 erreicht, wenn die Diode aus ist (wenn die Durchbruchspannung aufrechterhalten wird). Aus diesem Grund ist es effektiv, dass die Defektbereiche 15 in einem Bereich ausgebildet werden, den die Verarmungsschicht nicht erreicht, wenn die Durchbruchspannung aufrechterhalten wird. Der Bereich, den die Verarmungsschicht nicht erreicht, wenn die Durchbruchspannung aufrechterhalten wird, hängt von der Tiefe und Konzentrationsverteilung des Anodenbereichs ab. Bildet man die Defektbereiche 15 so aus, dass sie einen Bereich mit einer Konzentration der Störstellen vom p-Typ von nicht mehr als 1,0E+16/cm3 enthalten, hält dies die Verarmungsschicht davon ab, die Defektbereiche 15 zu erreichen, wenn die Durchbruchspannung aufrechterhalten wird. Dies unterdrückt den Leckstrom, wenn die Durchbruchspannung aufrechterhalten wird, und reduziert effektiv den Erholungsstrom.
  • Ergebnisse der Überprüfung einer Beziehung zwischen dem Flächenverhältnis der Kontaktschichten 6 vom p+-Typ im Diodenbereich 102 und dem Erholungsspitzenstrom (Irr) während des Diodenbetriebs durch eine Simulation in der vorliegenden bevorzugten Ausführungsform sind in 23 dargestellt. Das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ im Diodenbereich 102 ist das Verhältnis der Fläche der Kontaktschichten 6 vom p+-Typ im Diodenbereich 102 in Draufsicht betrachtet zur Fläche einer Kombination der Anodenschichten 5 vom p-Typ und der Kontaktschichten 6 vom p+-Typ im Diodenbereich 102 in Draufsicht betrachtet.
  • Bedingungen 1 und 2 in 23 unterscheiden sich in der vorliegenden bevorzugten Ausführungsform voneinander in einer Defektdichte der Defektbereiche 15. Bedingung 2 weist eine höhere Defektdichte als Bedingung 1 und eine höhere Wahrscheinlichkeit einer Rekombination in den Defektbereichen 15 als Bedingung 1 auf. Bei den Bedingungen 1 und 2 sind die Defektbereiche 15 nicht in den Kontaktschichten 6 vom p+-Typ angeordnet, sondern sind in Bereichen der Anodenschichten 5 vom p-Typ angeordnet, welche an der Seite der zweiten Hauptoberfläche der Kontaktschichten 6 vom p+-Typ liegen und welche in Draufsicht betrachtet die gleichen Bereiche wie die Kontaktschichten 6 vom p+-Typ sind, so dass sie in Kontakt mit der Oberfläche der Kontaktschichten 6 vom p+-Typ auf der Seite der zweiten Hauptoberfläche angeordnet sind. Das Vergleichsbeispiel in 23 wird erhalten, indem die Defektbereiche 15 aus den Bedingungen 1 und 2 eliminiert werden. Konkret weisen die Bedingungen 1 und 2 und das Vergleichsbeispiel die gleiche Konfiguration mit Ausnahme der Defektbereiche 15 auf, falls sie das gleiche Flächenverhältnis der Kontaktschichten 6 vom p+-Typ aufweisen, und weisen insbesondere die gleiche Anordnung der Anodenschichten 5 vom p-Typ und der Kontaktschichten 6 vom p+-Typ auf. In der in 23 dargestellten Simulation sind die Kontaktschichten 6 vom p+-Typ so konfiguriert, dass sie sich in der Verlaufsrichtung der Graben-Gates 50 erstrecken. Bei den Bedingungen 1 und 2 ist das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ durch Ändern einer Abmessung der Kontaktschichten 6 vom p+-Typ wie in einer Richtung senkrecht zur Verlaufsrichtung der Graben-Gates 50 gemessen abgeändert, wie in dem in 69 dargestellten Vergleichsbeispiel. Jedoch erwartet man ähnliche Ergebnisse, falls eine Abmessung der Kontaktschichten 6 vom p+-Typ, gemessen in der Verlaufsrichtung der Graben-Gates 50, geändert wird.
  • Wie oben erwähnt wurde, sind die Defektbereiche 15 in Draufsicht betrachtet in den gleichen Bereichen wie die Kontaktschichten 6 vom p+-Typ in der vorliegenden bevorzugten Ausführungsform ausgebildet. Das heißt, die Defektbereiche 15 sind idealerweise nur in Bereichen ausgebildet, die in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ überlappen. Dies unterdrückt effektiv den Zustrom von Löchern von Teilbereichen mit hoher Zustromeffizienz. Da die Defektbereiche 15 in Teilbereichen, die in Draufsicht betrachtet Kontaktschichten 6 vom p+-Typ nicht überlappen, sondern nur die Anodenschichten 5 vom p-Typ überlappen, nicht ausgebildet sind, wird die Gleichmäßigkeit in der Ebene der Stromflussfähigkeit erhöht, während die Zunahme des Vorwärtsspannungsabfalls Vf unterdrückt wird.
  • Wie aus 23 ersichtlich ist, können ungeachtet der Differenz zwischen den Bedingungen 1 und 2 die Defektbereiche 15 in der Konfiguration der vorliegenden bevorzugten Ausführungsform den Erholungsspitzenstrom (Irr) im Vergleich mit dem Vergleichsbeispiel mit dem gleichen Flächenverhältnis der Kontaktschichten 6 vom p+-Typ verringern, um dadurch die Erholungsverluste zu reduzieren. Falls das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ (das Flächenverhältnis der Defektbereiche 15) nicht geringer als 20 % ist, zeigen die Ergebnisse die Effekte einer Reduzierung des Erholungsspitzenstroms (Irr) um nicht weniger als 5 % im Vergleich mit einem Vergleichsbeispiel mit annähernd dem gleichen Flächenverhältnis.
  • Die Ergebnisse bei der Bedingung 2 zeigen ferner, dass der Erholungsspitzenstrom (Irr) und die Erholungsverluste (Err) mit zunehmendem Flächenverhältnis der Kontaktschichten 6 vom p+-Typ (das Flächenverhältnis der Defektbereiche 15) reduziert werden. Es zeigt sich, dass die Bedingung 2 imstande ist, die Verluste niedriger als den ohne die Defektbereiche 15 erreichbaren niedrigsten Verlust zu machen (der Verlust, der erhalten wird, wenn das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ 0 % in 23 ist).
  • Wenn die Defektbereiche 15 nicht vorhanden sind, erzeugt die Reduzierung der Fläche der Kontaktschichten 6 vom p+-Typ zum Zweck der Reduzierung der Erholungsverluste einen Nebeneffekt, dass der Vorwärtsspannungsabfall aufgrund einer Zunahme des ohmschen Widerstands zunimmt. Die Defektbereiche 15 in der vorliegenden bevorzugten Ausführungsform können jedoch die Reduzierung der Erholungsverluste ohne Erhöhung des ohmschen Widerstands erreichen, um die Kompromissbeziehung zwischen den Erholungsverlusten und dem Vorwärtsspannungsabfall zu verbessern.
  • Falls die Defektdichte der Defektbereiche 15 wie bei der Bedingung 2 erhöht ist, führen ferner die Zunahmen des Flächenverhältnisses der Kontaktschichten 6 vom p+-Typ und der Defektbereiche 15 zur Reduzierung des ohmschen Widerstands und zu den Reduzierungen des Erholungsstrom und der Erholungsverluste.
  • <A-4. Effekte>
  • In der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 gemäß der vorliegenden bevorzugten Ausführungsform wie oben beschrieben sind die Defektbereiche 15 in Bereichen der Anodenschichten 5 vom p-Typ ausgebildet, die in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ überlappen. Die Bereiche, wo die Defektbereiche 15 ausgebildet sind, entsprechen einem stromführenden Pfad im Ein-Zustand der Diode. Die Ausbildung der Defektbereiche 15 reduziert die Mengen an Löchern, die im Ein-Zustand der Diode von den Kontaktschichten 6 vom p+-Typ in die Driftschicht 1 vom n--Typ fließen, um die Reduzierungen des Erholungsstroms und der Erholungsverluste der Diode zu erreichen.
  • Die Defektbereiche 15 enthalten ein Element, das aus der aus Argon, Stickstoff, Helium und Wasserstoff bestehenden Gruppe ausgewählt wird. Dies ermöglicht die Herstellung der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 zu geringen Kosten durch die Verwendung einer typischen lonen-Implantationsvorrichtung.
  • Ferner kann die Ionen-Implantation für die Ausbildung der Defektbereiche 15 die gleiche Maske nutzen, wie sie bei der Ionen-Implantation zur Ausbildung der Kontaktschichten 6 vom p+-Typ genutzt wird. Dies ermöglicht die Ausbildung der Defektbereiche 15, während die Zunahme der Anzahl an Prozessschritten minimiert wird.
  • Die Defektbereiche 15 werden so ausgebildet, dass sie einen Bereich der Anodenschichten 5 vom p-Typ, der eine Konzentration der Störstellen vom p-Typ von nicht mehr 1,0E+16/cm3 aufweist, nicht enthalten. Da die Defektbereiche 15 im Strompfad im Ein-Zustand der Diode und in dem Bereich ausgebildet werden, den die Verarmungsschicht im Abschaltzustand der Diode nicht erreicht, werden die Erholungsverluste reduziert, während die Zunahme des Leckstroms im Abschaltzustand der Diode unterdrückt wird.
  • Ferner ist das Verhältnis der Fläche der Kontaktschichten 6 vom p+-Typ und der Defektbereiche 15 in Draufsicht betrachtet zur Fläche einer Kombination der Anodenschichten 5 vom p-Typ und der Kontaktschichten 6 vom p+-Typ in Draufsicht betrachtet auf nicht weniger als 20 % festgelegt. Dies erreicht die Reduzierung der Erholungsverluste der Diode unter jene, die ohne die Defektbereiche 15 erhalten werden, während der ohmsche Widerstand zwischen dem Anodenbereich und der Emitterelektrode 13 reduziert wird.
  • <B. Zweite bevorzugte Ausführungsform>
  • <B-1. Konfiguration>
  • Eine Draufsicht einer Halbleitervorrichtung 200b, die ein RC-IGBT vom Streifen-Typ gemäß einer zweiten bevorzugten Ausführungsform ist, ist in 1 dargestellt. Eine Draufsicht einer Halbleitervorrichtung 201b, die ein RC-IGBT vom Insel-Typ gemäß der zweiten bevorzugten Ausführungsform ist, ist in 2 dargestellt. Eine vergrößerte Draufsicht, die einen von den gestrichelten Linien 82 umschlossenen Bereich in der Halbleitervorrichtung 200b von 1 oder der Halbleitervorrichtung 201b von 2 in einem vergrößerten Maßstab darstellt, ist in 3 dargestellt.
  • 24 ist eine entlang der Linie A-A von 3 genommene Schnittansicht der Halbleitervorrichtung 200b oder der Halbleitervorrichtung 201b. 25 ist eine entlang der Linie B-B von 3 genommene Schnittansicht der Halbleitervorrichtung 200b oder der Halbleitervorrichtung 201b.
  • Im Vergleich zu der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 enthält die vorliegende bevorzugte Ausführungsform die Defektbereiche 15 nicht, enthält aber stattdessen Halbleiterschichten 19 vom n-Typ (eine achte Halbleiterschicht), die auf der Seite der zweiten Hauptoberfläche der Kontaktschichten 6 vom p+-Typ ausgebildet ist, wie in 24 gezeigt ist. Konkret sind die Halbleiterschichten 19 vom n-Typ auf der Oberfläche der Anodenschichten 5 vom p-Typ auf der Seite der ersten Hauptoberfläche selektiv ausgebildet und sind die Kontaktschichten 6 vom p+-Typ auf der Oberfläche der Halbleiterschichten 19 vom n-Typ auf der Seite der ersten Hauptoberfläche ausgebildet. Die Halbleiterschichten 19 vom n-Typ und die Kontaktschichten 6 vom p+-Typ sind in Draufsicht betrachtet in den gleichen Bereichen ausgebildet. Mit Ausnahme dieser Aspekte ist die Halbleitervorrichtung 200b oder die Halbleitervorrichtung 201b in der Konfiguration ähnlich der Halbleitervorrichtung 200 bzw. der Halbleitervorrichtung 201. In der vorliegenden bevorzugten Ausführungsform kann jedoch, falls die Konzentration der Störstellen vom p-Typ im Anodenbereich an der Seite der ersten Hauptoberfläche der Halbleiterschichten 19 vom n-Typ höher als an der Seite der zweiten Hauptoberfläche der Halbleiterschichten 19 vom n-Typ ist, die Seite der ersten Hauptoberfläche der Halbleiterschichten 19 vom n-Typ als die Kontaktschichten 6 vom p+-Typ betrachtet werden und kann die Seite der zweiten der Hauptoberfläche der Halbleiterschichten 19 vom n-Typ als die Anodenschichten 5 vom p-Typ betrachtet werden.
  • In der vorliegenden bevorzugten Ausführungsform werden die Halbleiterschichten 19 vom n-Typ gebildet, indem Störstellen vom n-Typ in einen Bereich vom p-Typ eingeführt bzw. eingebracht werden, um einen Bereich vom n-Typ als Ganzes auszubilden, wie in <B-2. Herstellungsverfahren> beschrieben wird. Die Tatsache, dass die Halbleiterschichten 19 ganz vom n-Typ sind, wird mittels SCM (Scanning Capacitance Microscopy) oder SRP (Spreading Resistance Profiler) bestimmt.
  • <B-2. Herstellungsverfahren>
  • Ein Beispiel des Herstellungsverfahrens gemäß der vorliegenden bevorzugten Ausführungsform ist in 26 bis 29 dargestellt.
  • 26 ist eine Ansicht, die einen Herstellungsschritt eines Querschnitts entsprechend 24 darstellt, und ist die Gleiche wie 14 der ersten bevorzugten Ausführungsform.
  • Die Struktur von 26, mit Ausnahme eines Teils des Diodenbereichs 102, wird mittels eines Maskenprozesses mit dem Fotoresist 16 bedeckt, und Störstellen vom n-Typ werden in den Teil des Diodenbereichs 102 eingebracht (27). In der vorliegenden bevorzugten Ausführungsform wird Phosphor oder Arsen eingebracht, um Bereiche 20 mit eingebrachten Störstellen vom n-Typ auszubilden.
  • Im nächsten Schritt werden ferner, wobei das Halbleitersubstrat teilweise mit dem gleichen Fotoresist 16 bedeckt ist, Störstellen vom p-Typ in eine Position eingebracht, die weniger tief als die Bereiche 20 mit eingebrachten Störstellen vom n-Typ liegt, um die Bereiche 17 mit eingebrachten Störstellen vom p-Typ auszubilden (28).
  • Im nächsten Schritt wird das Fotoresist 16 entfernt und wird eine Wärmebehandlung durchgeführt, um die Bereiche 17 mit eingebrachten Störstellen vom p-Typ zu den Kontaktschichten 6 vom p+-Typ werden zu lassen und die Bereiche 20 mit eingebrachten Störstellen vom n-Typ zu den Halbleiterschichten 19 vom n-Typ werden zu lassen. Somit wird die Struktur des Diodenbereichs 102 gebildet (29).
  • Die Ausbildung der Bereiche 17 mit eingebrachten Störstellen vom p-Typ und der Bereiche 20 mit eingebrachten Störstellen vom n-Typ im Verfahren zum Herstellen der Halbleitervorrichtung gemäß der vorliegenden bevorzugten Ausführungsform wird unter Verwendung typischer lonen-Implantationsvorrichtungen mittels Ionen-Implantation erreicht. Dies ermöglicht die Ausbildung der Bereiche 17 mit eingebrachten Störstellen vom p-Typ und der Bereiche 20 mit eingebrachten Störstellen vom n-Typ zu geringen Kosten.
  • Außerdem kann die gleiche Maske für die Ausbildung der Bereiche 17 mit eingebrachten Störstellen vom p-Typ und für die Ausbildung der Bereiche 20 mit eingebrachten Störstellen vom n-Typ verwendet werden. Dies unterdrückt eine Zunahme der Kosten aufgrund der Ausbildung der Bereiche 20 mit eingebrachten Störstellen vom n-Typ.
  • Die nachfolgenden Schritte von 29 sind ähnlich den nachfolgenden Schritten von 17 der ersten bevorzugten Ausführungsform und werden nicht beschrieben.
  • <B-3. Betrieb>
  • In der Halbleitervorrichtung 200b oder der Halbleitervorrichtung 201b gemäß der vorliegenden bevorzugten Ausführungsform wird die Diodenstruktur von den Anodenschichten 5 vom p-Typ, den Kontaktschichten 6 vom p+-Typ, der Driftschicht 1 vom n--Typ und der Kathodenschicht 12 vom n+-Typ gebildet. Im leitenden Zustand der Diode fließen Löcher von den Anodenschichten 5 vom p-Typ und den Kontaktschichten 6 vom p+-Typ in die Driftschicht 1 vom n--Typ.
  • Die Halbleiterschichten 19 vom n-Typ sind auf einem Pfad eines Stroms ausgebildet, der von den Kontaktschichten 6 vom p+-Typ zur Driftschicht 1 vom n--Typ fließt. Die Halbleiterschichten 19 vom n-Typ dienen als Potentialbarrierenschicht für die Löcher, die von den Kontaktschichten 6 vom p+-Typ zu der Driftschicht 1 vom n--Typ fließen, und die Löcher rekombinieren in den Halbleiterschichten 19 vom n-Typ. Somit fließt eine geringere Anzahl an Löchern in die Driftschicht 1 vom n--Typ. Dies verringert den Grad einer Leitfähigkeitsmodulation, so dass die Trägerkonzentration nahe dem Anodenbereich im leitenden Zustand der Diode im Vergleich mit jenem ohne die Halbleiterschichten 19 vom n-Typ verringert wird.
  • In der vorliegenden bevorzugten Ausführungsform ist die Trägerkonzentration nahe dem Anodenbereich im leitenden Zustand der Diode so ausgelegt, dass sie niedriger als jene ohne die Halbleiterschichten 19 vom n-Typ ist, wie oben erwähnt wurde. Aus diesem Grund werden die Effekte einer Reduzierung des Erholungsspitzenstroms während des Erholungsbetriebs und einer Reduzierung der Erholungsverluste ohne die Reduzierung des Flächenverhältnisses der Kontaktschichten 6 vom p+-Typ im Vergleich mit jenen ohne die Halbleiterschichten 19 vom n-Typ erhalten. Auf diese Weise können die Halbleiterschichten 19 vom n-Typ die Kompromissbeziehung zwischen den Erholungsverlusten und dem Vorwärtsspannungsabfall verbessern.
  • Um eine Zunahme des Leckstroms im Abschaltzustand der Diode zu verhindern, ist es wünschenswert, dass die Halbleiterschichten 19 vom n-Typ in einem Bereich liegen, den die Verarmungsschicht nicht erreicht, wenn die Durchbruchspannung aufrechterhalten wird. Es ist nur notwendig, die Halbleiterschichten 19 vom n-Typ so auszubilden, dass die Halbleiterschichten 19 vom n-Typ keinen Bereich der Anodenschichten 5 vom p-Typ einschließen, der eine Konzentration der Störstellen vom p-Typ von nicht mehr als 1,0E+16/cm3 aufweist.
  • Die Erholungsverluste werden ausreichend reduziert, indem die Fläche der Kontaktschichten 6 vom p+-Typ in Draufsicht betrachtet (d.h. die Fläche der Halbleiterschichten 19 vom n-Typ) auf nicht weniger als 20 % festgelegt wird.
  • <C. Dritte bevorzugte Ausführungsform>
  • <C-1. Konfiguration>
  • Eine Draufsicht einer Halbleitervorrichtung 200c, die ein RC-IGBT vom Streifentyp ist, gemäß einer dritten Ausführungsform ist in 1 dargestellt. Eine Draufsicht einer Halbleitervorrichtung 201c, die ein RC-IGBT vom Insel-Typ ist, gemäß der dritten bevorzugten Ausführungsform ist in 2 dargestellt. Eine vergrößerte Draufsicht, die einen von den gestrichelten Linien 82 umschlossenen Bereich in der Halbleitervorrichtung 200c von 1 oder der Halbleitervorrichtung 201c von 2 in einem vergrößerten Maßstab darstellt, ist in 3 dargestellt.
  • 30 ist eine entlang der Linie A-A von 3 genommene Schnittansicht der Halbleitervorrichtung 200c oder der Halbleitervorrichtung 201c. 31 ist eine entlang der Linie B-B von 3 genommene Schnittansicht der Halbleitervorrichtung 200c oder der Halbleitervorrichtung 201c.
  • In der Halbleitervorrichtung 200c oder der Halbleitervorrichtung 201c gemäß der vorliegenden bevorzugten Ausführungsform sind die Defektbereiche 15 in einem Teil des Anodenbereichs ausgebildet, der in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ überlappt, und sind ferner Defektbereiche 21 in einem Teil des Anodenbereichs ausgebildet, der in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ nicht überlappt. Die Halbleitervorrichtung 200c oder die Halbleitervorrichtung 201c ist in der Konfiguration der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 jeweils ähnlich, außer dass die Defektbereiche 21 ausgebildet sind.
  • In der folgenden Beschreibung wird angenommen, dass eine Kombination (der erste Kristalldefektbereich) der Defektbereiche 15 und der Defektbereiche 21 in Draufsicht betrachtet die gesamten Anodenschichten 5 vom p-Typ einnimmt. Jedoch kann die Kombination (der erste Kristalldefektbereich) der Defektbereiche 15 und der Defektbereiche 21 in Draufsicht betrachtet einen Teilbereich der Anodenschichten 5 vom p-Typ einnehmen. Beispielsweise können die Defektbereiche 21 einen Teil des Anodenbereichs vom p-Typ, der in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ nicht überlappt, teilweise einnehmen.
  • <C-2. Herstellungsverfahren>
  • Mit Verweis auf 32 bis 37 wird ein Beispiel des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden bevorzugten Ausführungsform beschrieben.
  • 32 bis 34 sind dem entlang der Linie A-A genommenen Querschnitt und dem entlang der Linie B-B genommenen Querschnitt gemeinsam.
  • Die Herstellungsschritte bis zur Ausbildung der Struktur von 32 unterscheidet sich von jenen bis zur Ausbildung der Struktur von 14 der ersten bevorzugten Ausführungsform dadurch, dass die Anodenschichten 5 vom p-Typ nicht ausgebildet werden. Dieser Unterschied wird durch einen Maskenprozess geliefert. Die übrigen Herstellungsschritte sind ähnlich jenen bis zur Ausbildung der Struktur von 14 der ersten bevorzugten Ausführungsform.
  • Die Struktur von 32, mit Ausnahme eines Teils des Diodenbereichs 102, wird mittels eines Maskenprozesses mit dem Fotoresist 16 bedeckt, und Störstellen vom p-Typ werden in den Teil des Diodenbereichs 102 vom p-Typ eingeführt bzw. eingebracht, um Bereiche 22 mit eingebrachten Störstellen vom p-Typ auszubilden (33).
  • Als Nächstes wird, wobei das Halbleitersubstrat mit dem gleichen Fotoresist 16 teilweise bedeckt ist, ein Element, das aus der aus Argon, Stickstoff, Helium und Wasserstoff bestehenden Gruppe ausgewählt wird, in eine tiefere Position als die Bereiche 22 mit eingebrachten Störstellen vom p-Typ eingebracht, um die Bereiche 18 mit eingebrachten Kristalldefekten auszubilden (34).
  • Im nächsten Schritt wird das Fotoresist 16 entfernt und wird eine Wärmebehandlung durchgeführt, um die Störstellen in den Bereichen 22 mit eingebrachten Störstellen vom p-Typ diffundieren zu lassen, wodurch die Anodenschichten 5 vom p-Typ ausgebildet werden (der Querschnitt entlang der Linie A-A ist in 35 dargestellt; und der Querschnitt entlang der Linie B-B ist in 36 dargestellt).
  • Danach werden ein typischer Maskenprozess, eine Technik zur Ionen-Implantation und eine Diffusionstechnik genutzt, um die Kontaktschichten 6 vom p+-Typ im Diodenbereich 102 selektiv auszubilden. Dies liefert den Querschnitt entlang der Linie A-A wie in 37 dargestellt und den Querschnitt entlang der Linie B-B bleibt wie in 36 dargestellt.
  • Die nachfolgenden Schritte von 36 sind ähnlich den nachfolgenden Schritten von 17 der ersten bevorzugten Ausführungsform und werden nicht beschrieben.
  • <C-3. Betrieb>
  • Der Betrieb der Halbleitervorrichtung 200c oder der Halbleitervorrichtung 201c gemäß der vorliegenden bevorzugten Ausführungsform ist ähnlich jenem der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201 gemäß der ersten bevorzugten Ausführungsform. Konkret reduzieren in der Halbleitervorrichtung 200c oder der Halbleitervorrichtung 201c die Defektbereiche 15 und die Defektbereiche 21 die Mengen an Löchern, die im Ein-Zustand der Diode in die Driftschicht 1 vom n--Typ fließen, um die Reduzierungen des Erholungsspitzenstroms (Irr) und der Erholungsverluste (Err) während des Diodenbetriebs ohne einer Erhöhung des ohmschen Widerstands zu erreichen, wodurch der Zielkonflikt zwischen den Erholungsverlusten und dem Vorwärtsspannungsabfall verbessert wird.
  • In der vorliegenden bevorzugten Ausführungsform verlaufen alle Strompfade zwischen der Emitterelektrode 13 und der Driftschicht 1 vom n--Typ im Diodenbereich 102 durch die Defektbereiche 15 oder die Defektbereiche 21. Dies reduziert die Erholungsverluste, während der Vorwärtsspannungsabfall (Vf) im Ein-Zustand in der vorliegenden bevorzugten Ausführungsform höher als in der ersten bevorzugten Ausführungsform ist. Dies ermöglicht die geeignete Nutzung der ersten und zweiten bevorzugten Ausführungsformen je nach Anwendungszwecken.
  • Die Ausbildung der Defektbereiche 15 und der Defektbereiche 21 so, dass sie keinen Bereich mit einer Konzentration der Störstellen vom p-Typ von nicht mehr als 1,0E+16/cm3 enthalten, hält die Verarmungsschicht davon ab, die Defektbereiche 15 und die Defektbereiche 21 zu erreichen, wenn die Durchbruchspannung aufrechterhalten wird. Dies unterdrückt den Leckstrom, wenn die Durchbruchspannung aufrechterhalten wird, und reduziert den Erholungsstrom.
  • In der vorliegenden bevorzugten Ausführungsform sind die Defektbereiche 21 im Vergleich mit der ersten bevorzugten Ausführungsform neu ausgebildet und verlaufen alle Strompfade zwischen der Emitterelektrode 13 und der Driftschicht 1 vom n--Typ im Diodenbereich 102 durch die Defektbereiche 15 oder die Defektbereiche 21. Falls die Defektdichte der Defektbereiche 15 auf die Defektdichte der Defektbereiche 15 in Bedingung 1 oder 2 in 23 festgelegt ist und das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ auf nicht weniger als 20% festgelegt ist, werden somit die Erholungsverluste um nicht weniger als 5% im Vergleich mit jenen ohne die Defektbereiche 15 und die Defektbereiche 21 reduziert. Ferner wird die Erhöhung des ohmschen Widerstands im Anodenbereich im Diodenbereich 102 verhindert, indem das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ geeignet festgelegt wird.
  • <D. Vierte bevorzugte Ausführungsform>
  • <D-1. Konfiguration>
  • In 1 ist eine Draufsicht einer Halbleitervorrichtung 201d, die ein RC-IGBT vom Streifen-Typ ist, gemäß einer vierten bevorzugten Ausführungsform dargestellt. Eine Draufsicht einer Halbleitervorrichtung 201d, die ein RC-IGBT vom Insel-Typ ist, gemäß der vierten bevorzugten Ausführungsform ist in 2 dargestellt. Eine vergrößerte Draufsicht, die einen von den gestrichelten Linien 82 umschlossenen Bereich in der Halbleitervorrichtung 200d von 1 oder der Halbleitervorrichtung 201d von 2 in einem vergrößerten Maßstab darstellt, ist in 3 dargestellt.
  • 38 ist eine entlang der Linie A-A von 3 genommene Schnittansicht der Halbleitervorrichtung 200d oder der Halbleitervorrichtung 201d. 39 ist eine entlang der Linie B-B von 3 genommene Schnittansicht der Halbleitervorrichtung 200d oder der Halbleitervorrichtung 201d.
  • Die vorliegende bevorzugte Ausführungsform unterscheidet sich von der ersten bevorzugten Ausführungsform dadurch, dass Defektbereiche 23 (ein zweiter Kristalldefektbereich) in einem Teil der Kanaldotierungsschichten 2 vom p-Typ im IGBT-Bereich 101 ausgebildet sind, der an der Seite der zweiten Hauptoberfläche der Kontaktschichten 4 vom p+-Typ liegt. Die anderen Teile der vorliegenden bevorzugten Ausführungsform sind ähnlich jenen der ersten bevorzugten Ausführungsform. Beispielsweise ist die Anordnung der Defektbereiche 15 in der vorliegenden bevorzugten Ausführungsform die Gleiche wie jene der Defektbereiche 15 in der ersten bevorzugten Ausführungsform.
  • Die Defektbereiche 23 sind zumindest in Bereichen der Kanaldotierungsschichten 2 vom p-Typ ausgebildet, die an der Seite der zweiten Hauptoberfläche der Kontaktschichten 4 vom p+-Typ liegen und die in Draufsicht betrachtet die Kontaktschichten 4 vom p+-Typ überlappen. Die Defektbereiche 23 können in den Kanaldotierungsschichten 2 vom p-Typ teilweise angeordnet und in einer beabstandeten Beziehung zu den Kontaktschichten 4 vom p-Typ angeordnet sein. Alternativ dazu können die Defektbereiche 23 in Bereichen der Kanaldotierungsschichten 2 vom p-Typ angeordnet sein, die mit der Oberfläche der Kontaktschichten 4 vom p-Typ auf der Seite der zweiten Hauptoberfläche in Kontakt oder so angeordnet sind, dass sie sich von den Kanaldotierungsschichten 2 vom p-Typ zu den Kontaktschichten 4 vom p+-Typ erstrecken, einschließlich der Oberfläche der Kontaktschichten 4 vom p+-Typ auf der Seite der zweiten Hauptoberfläche, die mit den Kanaldotierungsschichten 2 vom p-Typ in Kontakt ist. In der vorliegenden bevorzugten Ausführungsform sind die Defektbereiche 23 und die Kontaktschichten 4 vom p+-Typ in Draufsicht betrachtet in den gleichen Bereichen ausgebildet.
  • <D-2. Herstellungsverfahren>
  • Ein Beispiel des Verfahrens zum Herstellen einer Halbleitervorrichtung gemäß der vorliegenden bevorzugten Ausführungsform wird beschrieben.
  • 40 ist eine Ansicht, die einen Herstellungsschritt eines entlang der Linie A-A genommenen Querschnitts in dem IGBT-Bereich 101 und dem Diodenbereich 102 darstellt. Die Struktur von 40 wird erhalten, indem die Prozessschritte bis zur Ausbildung der Struktur von 13 wie in der ersten bevorzugten Ausführungsform durchgeführt werden und dann die Oxidfilme 90 entfernt werden.
  • Die Struktur von 40 mit Ausnahme eines Bereichs, wo die Kontaktschichten 4 vom p+-Typ in dem IGBT-Bereich 101 ausgebildet werden sollen, und eines Bereichs, wo die Kontaktschichten 6 vom p+-Typ im Diodenbereich 102 ausgebildet werden sollen, wird mittels eines Maskenprozesses mit dem Fotoresist 16 bedeckt, und Störstellen vom p-Typ werden in einen Teil des IGBT-Bereichs 101 und einen Teil des Diodenbereichs 102 eingebracht, um die Bereiche 17 mit eingebrachten Störstellen vom p-Typ auszubilden (41).
  • Als Nächstes wird, wobei das Halbleitersubstrat mit dem gleichen Fotoresist 16 teilweise bedeckt ist, ein Element, das aus der aus Argon, Stickstoff, Helium und Wasserstoff bestehenden Gruppe ausgewählt wird, in eine tiefere Position als die Bereiche 17 mit eingebrachten Störstellen vom p-Typ eingebracht, um die Bereiche 18 mit eingebrachten Kristalldefekten auszubilden (42).
  • Im nächsten Schritt wird das Fotoresist 16 entfernt und wird eine Wärmebehandlung durchgeführt, um die Bereiche 17 mit eingebrachten Störstellen vom p-Typ zu den Kontaktschichten 4 vom p+-Typ oder den Kontaktschichten 6 vom p+-Typ werden zu lassen. Somit wird die Struktur des Anodenbereichs im IGBT-Bereich 101 und im Diodenbereich 102 ausgebildet (43).
  • Die nachfolgenden Schritte von 43 sind ähnlich den nachfolgenden Schritten von 17 der ersten bevorzugten Ausführungsform und werden nicht beschrieben.
  • In der vorliegenden bevorzugten Ausführungsform wird ein Element, das aus der aus Argon, Stickstoff, Helium und Wasserstoff bestehenden Gruppe ausgewählt wird, genutzt, um die Defektbereiche 15 und die Defektbereiche 23 zu bilden. Diese Elemente können unter Verwendung typischer lonen-Implantationsvorrichtungen implantiert werden. Die Verwendung dieser Elemente ermöglicht die Ausbildung der Defektbereiche zu geringen Kosten.
  • In der vorliegenden bevorzugten Ausführungsform werden ferner die Kontaktschichten 4 vom p+-Typ und die Kontaktschichten 6 vom p+-Typ durch den gleichen lonen-Implantationsprozess ausgebildet und werden die Defektbereiche 15 und die Defektbereiche 23 durch den gleichen lonen-Implantationsprozess gebildet. Auch die Ionen-Implantation zur Ausbildung der Kontaktschichten 4 vom p+-Typ und der Kontaktschichten 6 vom p+-Typ und die Ionen-Implantation zur Ausbildung der Defektbereiche 15 und der Defektbereiche 23 nutzen das gleiche Fotoresist 16. Somit kann die vorliegende bevorzugte Ausführungsform notwendige Funktionen erzielen, während eine Kostensteigerung unterdrückt wird.
  • <D-3. Betrieb>
  • Der Betrieb mit Fokus auf den Diodenbereich 102 wird nicht beschrieben, sondern der mit dem IGBT-Bereich 101 zusammenhängende Betrieb wird beschrieben, da die Struktur des Diodenbereichs 102 in der vorliegenden bevorzugten Ausführungsform die Gleiche wie jene der ersten bevorzugten Ausführungsform ist.
  • Eine parasitäre Diode wird von den Kanaldotierungsschichten 2 vom p-Typ, den Kontaktschichten 4 vom p+-Typ, der Driftschicht 1 vom n+-Typ und der Kathodenschicht 12 vom n+-Typ gebildet, da der IGBT-Bereich 101 mit der Emitterelektrode 13 und der Kollektorelektrode 14 verbunden ist. Aus diesem Grund werden Löcher, die von den Kanaldotierungsschichten 2 vom p+-Typ und den Kontaktschichten 4 vom p+-Typ im Ein-Zustand der Diode in die Driftschicht 1 vom n--Typ fließen, ein Faktor, der für die Zunahme der Erholungsverluste der gesamten Vorrichtung während des Diodenbetriebs verantwortlich ist.
  • In der vorliegenden bevorzugten Ausführungsform sind die Defektbereiche 23 zumindest in Bereichen der Kanaldotierungsschichten 2 vom p-Typ ausgebildet, die an der Seite der zweiten Hauptoberfläche der Kontaktschichten 4 vom p+-Typ liegen und die in Draufsicht betrachtet die Kontaktschichten 4 vom p+-Typ überlappen. Die Defektbereiche 23 haben den Effekt, dass sie die Trägerkonzentration in der Driftschicht 1 vom n--Typ nahe den Kanaldotierungsschichten 2 vom p+-Typ im IGBT-Bereich 101 im Ein-Zustand während des Diodenbetriebs reduzieren, da die Defektbereiche 23 auf dem Pfad von Löchern positioniert sind, die von den Kontaktschichten 4 vom p+-Typ, die Störstellenschichten mit hoher Konzentration sind, in die Driftschicht 1 vom n--Typ fließen. Dies reduziert die Erholungsverluste der parasitären Diode, die von den Kanaldotierungsschichten 2 vom p-Typ, den Kontaktschichten 4 vom p+-Typ, der Driftschicht 1 vom n--Typ und der Kathodenschicht 12 vom n+-Typ gebildet wird, in der gleichen Art und Weise wie beschrieben, dass nämlich die Erholungsverluste während des Diodenbetriebs in der ersten bevorzugten Ausführungsform reduziert werden. Infolgedessen werden die Erholungsverluste der Halbleitervorrichtung 200d oder der Halbleitervorrichtung 201d während des Diodenbetriebs in einer umfassenden Weise reduziert.
  • Um den Leckstrom zu unterdrücken, ist es effektiv, dass die Defektbereiche 15 und die Defektbereiche 23 so ausgebildet werden, dass sie keinen Bereich mit einer Konzentration der Störstellen vom p-Typ von nicht mehr als 1,0E+16/cm3 wie in der ersten Ausführungsform enthalten.
  • Die Details der Beziehung zwischen dem Flächenverhältnis der Kontaktschichten 6 vom p+-Typ und der Defektbereiche 15 und der Reduzierung der Erholungsverluste und dergleichen werden nicht beschrieben, da die vorliegende bevorzugte Ausführungsform unter den gleichen Bedingungen wie die erste bevorzugte Ausführungsform die gleichen Effekte wie oder bessere Effekte als die erste bevorzugte Ausführungsform erzeugen.
  • In der vorliegenden bevorzugten Ausführungsform wie oben beschrieben sind die Defektbereiche 15 im Diodenbereich 102 in Bereichen der Anodenschichten 5 vom p+-Typ angeordnet, die an der Seite der zweiten Hauptoberfläche der Kontaktschichten 6 vom p+-Typ liegen und die in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ überlappen. Die auf diese Weise ausgebildeten Defektbereiche 15 reduzieren die Mengen an Löchern, die in die Driftschicht 1 vom n--Typ fließen, ohne Erhöhung des ohmschen Widerstands zwischen dem Anodenbereich und der Emitterelektrode 13, wodurch die Reduzierung der Erholungsverluste erreicht wird. Auch wird die Kompromissbeziehung zwischen den Erholungsverlusten und dem Vorwärtsspannungsabfall während des Diodenbetriebs verbessert.
  • Ähnlich sind ferner die Defektbereiche 23 in einem Teil der Kanaldotierungsschichten 2 vom p-Typ ausgebildet, der an der Seite der zweiten Hauptoberfläche der Kontaktschichten 4 vom p+-Typ liegt. Dies unterdrückt die Erholungsverluste, die sich aus der über den IGBT-Bereich 101 und den Diodenbereich 102 ausgebildeten parasitären Diode ergeben, um die Kompromissbeziehung zwischen den Erholungsverlusten und dem Vorwärtsspannungsabfall während des Diodenbetriebs zu verbessern. Um die aus der parasitären Diode resultierenden Erholungsverluste effizienter zu unterdrücken, ist es wünschenswert, dass die Defektbereiche 23 in Bereichen ausgebildet werden, wo der Abstand vom Diodenbereich 102 in Draufsicht betrachtet geringer als die Dicke des Halbleiterbasiskörpers ist.
  • Falls die Defektbereiche 23 nur in den Bereichen ausgebildet sind, die in Draufsicht betrachtet die Kontaktschichten 4 vom p+-Typ überlappen, werden die Erholungsverluste, die sich aus der parasitären Diode ergeben, unterdrückt, während der Einfluss der Charakteristiken im Ein-Zustand des IGBT reduziert wird.
  • <E. Fünfte bevorzugte Ausführungsform>
  • <E-1. Konfiguration>
  • In 1 ist eine Draufsicht einer Halbleitervorrichtung 200e, die ein RC-IGBT vom Streifen-Typ ist, gemäß einer fünften bevorzugten Ausführungsform dargestellt. Eine Draufsicht einer Halbleitervorrichtung 201e, die ein RC-IGBT vom Insel-Typ ist, gemäß der fünften bevorzugten Ausführungsform ist in 2 dargestellt. Eine vergrößerte Draufsicht, die einen von den gestrichelten Linien 82 umschlossenen Bereich in der Halbleitervorrichtung 200e von 1 oder der Halbleitervorrichtung 201e von 2 in einem vergrößerten Maßstab darstellt, ist in 3 dargestellt.
  • 44 ist eine entlang der Linie A-A von 3 genommene Schnittansicht der Halbleitervorrichtung 200e oder der Halbleitervorrichtung 201e. 45 ist eine entlang der Linie B-B von 3 genommene Schnittansicht der Halbleitervorrichtung 200e oder der Halbleitervorrichtung 201e.
  • In der Halbleitervorrichtung 200e oder der Halbleitervorrichtung 201e gemäß der vorliegenden bevorzugten Ausführungsform ist ein Bereich der Kanaldotierungsschichten 2 vom p-Typ im IGBT-Bereich 101, wo die Defektbereiche 23 ausgebildet sind, der gesamte Bereich, der in Draufsicht betrachtet die Kontaktschichten 4 vom p+-Typ und die Emitterschichten 3 vom n+-Typ überlappt, das heißt, er erstreckt sich ganz in der Richtung in der Ebene der Kanaldotierungsschichten 2 vom p-Typ. Die Defektbereiche 23 sind auch so ausgebildet, dass sie sich von den Kanaldotierungsschichten 2 vom p-Typ zu den Kontaktschichten 4 vom p+-Typ einschließlich der Oberfläche der Kontaktschichten 4 vom p+-Typ auf der Seite der zweiten Hauptoberfläche erstrecken, die mit den Kanaldotierungsschichten 2 vom p-Typ in Kontakt ist. Die übrigen Teile der vorliegenden bevorzugten Ausführungsform sind ähnlich jenen der Halbleitervorrichtung 200c oder der Halbleitervorrichtung 201c der dritten bevorzugten Ausführungsform. Das heißt, eine Kombination der Defektbereiche 23, der Defektbereiche 15 und der Defektbereiche 21 in der vorliegenden bevorzugten Ausführungsform überlappt in Draufsicht betrachtet die gesamten Kanaldotierungsschichten 2 vom p-Typ und die gesamten Anodenschichten 5 vom p-Typ.
  • <E-2. Herstellungsverfahren>
  • Ein Beispiel des Herstellungsverfahrens einer Halbleitervorrichtung gemäß der vorliegenden bevorzugten Ausführungsform wird beschrieben.
  • 46 ist eine Ansicht, die einen Herstellungsschritt eines entlang der Linie A-A genommenen Querschnitts in dem IGBT-Bereich 101 und dem Diodenbereich 102 darstellt. 47 ist eine Ansicht, die einen Herstellungsschritt eines entlang der Linie B-B genommenen Querschnitts in dem IGBT-Bereich 101 und dem Diodenbereich 102 darstellt. Die Strukturen der 46 und 47 werden erhalten, indem die Prozessschritte bis zur Ausbildung der Struktur von 13 wie in der ersten bevorzugten Ausführungsform durchgeführt werden und dann die Kontaktschichten 6 vom p+-Typ mit dem entlang der Linie A-A genommenen Querschnitt zu der gleichen Zeit gebildet werden, zu der die Kontaktschichten 4 vom p+-Typ gebildet werden.
  • Als Nächstes wird durch einen Maskenprozess das die Graben-Gates 50 bedeckende Fotoresist 16 gebildet, und ein Element, das aus der aus Argon, Stickstoff, Helium und Wasserstoff bestehenden Gruppe ausgewählt wird, wird mittels Ionen-Implantation eingebracht, um die Defektbereiche 23, die Defektbereiche 15 und die Defektbereiche 21 auszubilden (der Querschnitt entlang der Linie A-A ist in 48 dargestellt; und der Querschnitt entlang der Linie B-B ist in 49 dargestellt).
  • Die nachfolgenden Schritte der 48 und 49 sind ähnlich den nachfolgenden Schritten der 17 der ersten bevorzugten Ausführungsform und werden nicht beschrieben.
  • <E-3. Betrieb>
  • Die Konfiguration der Halbleitervorrichtung 200e oder der Halbleitervorrichtung 201e gemäß der vorliegenden bevorzugten Ausführungsform ist die Konfiguration einer Kombination der ersten, dritten und vierten bevorzugten Ausführungsformen. Während des Diodenbetriebs verlaufen der Strompfad der Diode im Diodenbereich 102 und der Strompfad der parasitären Diode, die über den IGBT-Bereich 101 und den Diodenbereich 102 vorhanden ist, durch die Defektbereiche 23, die Defektbereiche 15 oder die Defektbereiche 21. Somit wird die Reduzierung der Erholungsverluste während des Diodenbetriebs ohne Erhöhung des ohmschen Widerstands erreicht. Dies verbessert ebenfalls den Zielkonflikt zwischen dem Vorwärtsspannungsabfall Vf und den Erholungsverlusten.
  • <F. Sechste bevorzugte Ausführungsform>
  • <F-1. Konfiguration>
  • In 1 ist eine Draufsicht einer Halbleitervorrichtung 200f, die ein RC-IGBT vom Streifen-Typ ist, gemäß einer sechsten bevorzugten Ausführungsform darstellt. Eine Draufsicht einer Halbleitervorrichtung 201f, die ein RC-IGBT vom Insel-Typ ist, gemäß der sechsten bevorzugten Ausführungsform ist in 2 dargestellt. Eine vergrößerte Draufsicht, die einen von den gestrichelten Linien 82 umschlossenen Bereich in der Halbleitervorrichtung 200f von 1 oder der Halbleitervorrichtung 201f von 2 in einem vergrößerten Maßstab darstellt, ist in 50 dargestellt.
  • 51 ist eine entlang einer in 50 dargestellten Linie G-G genommene Schnittansicht der Halbleitervorrichtung 200f oder der Halbleitervorrichtung 201f. 52 ist eine entlang einer in 50 dargestellten Linie H-H genommene Schnittansicht der Halbleitervorrichtung 200f oder der Halbleitervorrichtung 201f.
  • Mit Verweis auf 50, 51 und 52 ist ein Grenzzellenbereich 105 ein Bereich einer Einheitszelle eines Teils des Diodenbereichs 102, der mit dem IGBT-Bereich 101 in Kontakt ist. Ein Standardzellenbereich 106 ist ein Bereich des Diodenbereichs 102, der vom Grenzzellenbereich 105 verschieden ist. Eine Einheitszelle bezieht sich auf jeden der durch die Graben-Gates 50 getrennten Bereiche.
  • In der vorliegenden bevorzugten Ausführungsform sind die Defektbereiche 23 in Draufsicht betrachtet in dem gleichen Bereich wie die Kontaktschichten 4 vom p+-Typ so ausgebildet, dass sie sich von den Kontaktschichten 4 vom p+-Typ zu den Kanaldotierungsschichten 2 vom p-Typ erstrecken. Die Defektbereiche 15 sind in Draufsicht betrachtet ebenfalls im gleichen Bereich wie die Kontaktschichten 6 vom p+-Typ so ausgebildet, dass sie sich von den Kontaktschichten 6 vom p+-Typ zu den Anodenschichten 5 vom p-Typ erstrecken.
  • In der vorliegenden bevorzugten Ausführungsform ist das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ im Grenzzellenbereich 105 höher als jenes der Kontaktschichten 6 vom p+-Typ im Standardzellenbereich 106, wie in 50 dargestellt ist.
  • Das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ in einem bestimmten Bereich des Diodenbereichs ist das Verhältnis der Fläche der Kontaktschichten 6 vom p+-Typ in dem bestimmten Bereich in Draufsicht betrachtet zu der Fläche einer Kombination der Anodenschichten 5 vom p-Typ und der Kontaktschichten 6 vom p+-Typ in dem bestimmten Bereich in Draufsicht betrachtet. Desgleichen ist das Flächenverhältnis des Defektbereichs 15 in einem bestimmten Bereich des Diodenbereichs das Verhältnis der Fläche der Defektbereiche 15 in dem bestimmten Bereich in Draufsicht betrachtet zu der Fläche einer Kombination der Anodenschichten 5 vom p-Typ und der Kontaktschichten 6 vom p+-Typ in dem bestimmten Bereich in Draufsicht betrachtet.
  • In der vorliegenden bevorzugten Ausführungsform kann das Flächenverhältnis der Kontaktschichten 6 vom p+-Typ in einem bestimmten Bereich des Diodenbereichs als das Flächenverhältnis der Defektbereiche 15 in dem bestimmten Bereich betrachtet werden, da unterstellt wird, dass in Draufsicht betrachtet die Defektbereiche 15 im gleichen Bereich wie die Kontaktschichten 6 vom p+-Typ ausgebildet sind. Das heißt, das Flächenverhältnis der Defektbereiche 15 im Grenzzellenbereich 105 ist höher als jenes der Defektbereiche 15 im Standardzellenbereich 106 in der vorliegenden bevorzugten Ausführungsform, wie in 50 dargestellt ist.
  • Ferner werden die Bedingungen für die Defektbereiche 15 im Grenzzellenbereich 105 so eingestellt, dass der Erholungsspitzenstrom mit zunehmender Fläche der Kontaktschichten 6 vom p+-Typ und der Defektbereiche 15 abnimmt, wie bei der Bedingung 2 der ersten bevorzugten Ausführungsform, die in 23 dargestellt ist. Als ein Beispiel werden sowohl die Defektdichten der Defektbereiche 15 in dem Grenzzellenbereich 105 und in dem Standardzellenbereich 106 wie bei der in 23 dargestellten Bedingung 2 eingestellt. Als ein weiteres Beispiel wird die Defektdichte der Defektbereiche 15 im Standardzellenbereich 106 wie in der in 23 dargestellten Bedingung 1 eingestellt, wohingegen die Defektdichte der Defektbereiche 15 des Grenzzellenbereichs 105 wie bei der Bedingung 2 von 23 eingestellt wird, sodass die Defektdichte der Defektbereiche 15 im Grenzzellenbereich 105 höher ist als jene der Defektbereiche 15 im Standardzellenbereich 106.
  • Die Konfiguration der Halbleitervorrichtung 200f oder der Halbleitervorrichtung 201f gemäß der vorliegenden bevorzugten Ausführungsform ist mit Ausnahme der Anordnung der Kontaktschichten 6 vom p+-Typ und der Defektbereiche 15 in Draufsicht betrachtet und der Bedingung der Defektdichte der Defektbereiche 15, wie oben beschrieben wurde, ähnlich jener der Halbleitervorrichtung 201d oder der Halbleitervorrichtung 201d gemäß der vierten bevorzugten Ausführungsform.
  • <F-2. Herstellungsverfahren>
  • Ein Verfahren zum Herstellen der Halbleitervorrichtung 200f oder der Halbleitervorrichtung 201f ist ähnlich dem Verfahren zum Herstellen der Halbleitervorrichtung 200d oder der Halbleitervorrichtung 201d. Die Anordnung der Kontaktschichten 6 vom p+-Typ und der Defektbereiche 15 gemäß der vorliegenden bevorzugten Ausführungsform wird durch Ändern der Strukturierungsposition im Fotolithografieschritt des Maskenprozesses erreicht.
  • <F-3. Betrieb>
  • Der Grenzzellenbereich 105 wird so eingerichtet, dass er das höhere Flächenverhältnis der Defektbereiche 15 und niedrigere Diodenerholungsverluste als der dazu benachbarte Standardzellenbereich 106 aufweist.
  • Ferner weisen der Grenzzellenbereich 105 und dessen benachbarter IGBT-Bereich 101 eine geringere Anzahl überschüssiger Ladungsträger nahe den Anodenschichten 5 vom p-Typ im Ein-Zustand der Diode als der Standardzellenbereich 106 auf. Dies unterdrückt dementsprechend den Erholungsstrom, der im Pfad der über den IGBT-Bereich 101 und den Diodenbereich 102 angeordneten parasitären Diode fließt. Obgleich die überschüssigen Ladungsträger durch die parasitäre Diode nicht notwendigerweise injiziert werden, wird auf die Verluste, die sich aus dem im Pfad der parasitären Diode fließenden Erholungsstrom ergeben, einfach als die Erholungsverluste der parasitären Diode verwiesen. Die parasitäre Diode weist einen langen Pfad und hohe Verluste auf. Somit werden die Erholungsverluste der gesamten Vorrichtung effektiv unterdrückt, indem die Erholungsverluste der parasitären Diode unterdrückt werden.
  • In der vorliegenden bevorzugten Ausführungsform wird der Grenzzellenbereich 105 von einer einzigen Einheitszelle gebildet. Der Grenzzellenbereich 105 kann jedoch von einer Vielzahl von Einheitszellen auf der Seite nahe dem IGBT-Bereich 101 gebildet werden, sodass das Flächenverhältnis der Diodenbereiche 15 im Grenzzellenbereich 105 erhöht wird. In diesem Fall wird der im Pfad der parasitären Diode fließende Erholungsstrom effektiver unterdrückt, sodass die Erholungsverluste effektiver unterdrückt werden können.
  • <G. Siebte bevorzugte Ausführungsform>
  • <G-1. Konfiguration>
  • In 1 ist eine Draufsicht einer Halbleitervorrichtung 200g, die ein RC-IGBT vom Streifen-Typ ist, gemäß einer siebten bevorzugten Ausführungsform dargestellt. Eine Draufsicht einer Halbleitervorrichtung 201g, die ein RC-IGBT vom Insel-Typ ist, gemäß der siebten bevorzugten Ausführungsform ist in 2 dargestellt. Eine vergrößerte Draufsicht, die einen von den gestrichelten Linien 82 umschlossenen Bereich in der Halbleitervorrichtung 200g von 1 oder der Halbleitervorrichtung 201g von 2 in einem vergrößerten Maßstab darstellt, ist in 53 dargestellt.
  • 54 ist eine entlang einer in 53 dargestellten Linie I-I genommene Schnittansicht der Halbleitervorrichtung 200g oder der Halbleitervorrichtung 201g. 55 ist eine entlang einer in 53 dargestellten Linie J-J genommene Schnittansicht der Halbleitervorrichtung 200g oder der Halbleitervorrichtung 201g.
  • Mit Verweis auf 53, 54 und 55 ist ein Grenzzellenbereich 107 ein Bereich von einer der Einheitszellen im IGBT-Bereich 101, der an einer Grenze mit dem Diodenbereich 102 liegt. Ein Standardzellenbereich 108 ist ein Bereich des IGBT-Bereichs 101, der von dem Grenzzellenbereich 107 verschieden ist.
  • In der vorliegenden bevorzugten Ausführungsform sind die Defektbereiche 23 in Draufsicht betrachtet im gleichen Bereich wie die Kontaktschichten 4 vom p+-Typ so ausgebildet, dass sie sich von den Kontaktschichten 4 vom p+-Typ zu den Kanaldotierungsschichten 2 vom p-Typ erstrecken. Die Defektbereiche 15 sind in Draufsicht betrachtet ebenfalls im gleichen Bereich wie die Kontaktschichten 6 vom p+-Typ so ausgebildet, dass sie sich von den Kontaktschichten 6 vom p+-Typ zu den Anodenschichten 5 vom p-Typ erstrecken.
  • Im IGBT-Bereich 101 der Halbleitervorrichtung 200g oder der Halbleitervorrichtung 201g sind die Emitterschichten 3 vom n+-Typ und die Kontaktschichten 4 vom p+-Typ an der ersten Hauptoberfläche in der Verlaufsrichtung der Graben-Gates 50 abwechselnd angeordnet, wie in 53 dargestellt ist. Die Emitterschichten 3 vom n+-Typ und die Kontaktschichten 4 vom p+-Typ in der vorliegenden bevorzugten Ausführungsform können in der gleichen Art und Weise wie in den ersten bis sechsten bevorzugten Ausführungsformen angeordnet sein. Konkret können sich die Emitterschichten 3 vom n+-Typ und die Kontaktschichten 4 vom p+-Typ in der Verlaufsrichtung der Graben-Gates 50 erstrecken. Außerdem können die Emitterschichten 3 vom n+-Typ in Kontakt mit den Gate-Isolierungsfilmen 7 der Graben-Gates 50 angeordnet sein und können die Kontaktschichten 4 vom p+-Typ in beabstandeter Beziehung zu den Gate-Isolierungsfilmen 7 der Graben-Gates 50 angeordnet sein. Alternativ dazu können die Emitterschichten 3 vom n+-Typ und die Kontaktschichten 4 vom p+-Typ in den ersten bis sechsten bevorzugten Ausführungsformen in der Verlaufsrichtung der Graben-Gates 50 wie in der vorliegenden bevorzugten Ausführungsform abwechselnd angeordnet sein.
  • In der Halbleitervorrichtung 200g oder der Halbleitervorrichtung 201g gemäß der vorliegenden bevorzugten Ausführungsform ist das Flächenverhältnis der Kontaktschichten 4 vom p+-Typ im Grenzzellenbereich 107 höher als jenes der Kontaktschichten 4 vom p+-Typ im Standardzellenbereich 108, wie in 53 dargestellt ist. Das Flächenverhältnis der Defektbereiche 23 im Grenzzellenbereich 107 ist ebenfalls höher als jenes der Defektbereiche 23 im Standardzellenbereich 108.
  • Das Flächenverhältnis der Kontaktschichten 4 vom p+-Typ in einem bestimmten Bereich des IGBT-Bereichs ist das Verhältnis der Fläche der Kontaktschichten 4 vom p+-Typ in dem bestimmten Bereich in Draufsicht betrachtet zu der Fläche einer Kombination der Emitterschichten 3 vom n+-Typ und der Kontaktschichten 4 vom p+-Typ in dem gleichen Bereich in Draufsicht betrachtet.
  • Das Flächenverhältnis der Defektbereiche 23 in einem bestimmten Bereich des IGBT-Bereichs ist das Verhältnis der Fläche der Defektbereiche 23 in dem bestimmten Bereich in Draufsicht betrachtet zu der Fläche einer Kombination der Emitterschichten 3 vom n+-Typ und der Kontaktschichten 4 vom p+-Typ in dem bestimmten Bereich in Draufsicht betrachtet.
  • <G-2. Herstellungsverfahren>
  • Die Halbleitervorrichtung 200g oder die Halbleitervorrichtung 201g wird in der gleichen Weise wie die Halbleitervorrichtung 200f oder die Halbleitervorrichtung 201f der sechsten bevorzugten Ausführungsform hergestellt. Der Unterschied gegenüber der sechsten bevorzugten Ausführungsform wird erreicht, indem die Strukturierungsposition im Fotolithografieschritt des Maskenprozesses geändert wird, und wird nicht weiter beschrieben.
  • <G-3. Betrieb>
  • Eine parasitäre Diode, die innerhalb des Grenzzellenbereichs 107 ausgebildet ist, liegt nahe der Kathodenschicht 12 vom n+-Typ und hat daher einen stärkeren Einfluss auf die Verschlechterung der Erholungsverluste in der gesamten Vorrichtung als eine innerhalb des Standardzellenbereichs 108 ausgebildete parasitäre Diode.
  • In der vorliegenden bevorzugten Ausführungsform ist der Grenzzellenbereich 107 mit einem stärkeren Einfluss auf die Verschlechterung der Erholungsverluste so eingerichtet, dass er ein höheres Flächenverhältnis der Defektbereiche 23 als der Standardzellenbereich 108 aufweist, sodass die Erholungsverluste im Grenzzellenbereich 107 leicht unterdrückt werden können. Dies unterdrückt effektiv die sich aus der parasitären Diode ergebenden Erholungsverluste und reduziert infolgedessen effektiv die Erholungsverluste in der gesamten Vorrichtung.
  • In der vorliegenden bevorzugten Ausführungsform wird der Grenzzellenbereich 107 von einer einzigen Einheitszelle gebildet. Der Grenzzellenbereich 107 kann jedoch von einer Vielzahl von Einheitszellen auf der Seite nahe dem Diodenbereich 102 gebildet werden, sodass das Flächenverhältnis der Defektbereiche 23 im Grenzzellenbereich 107 erhöht ist. In diesem Fall werden die sich aus der parasitären Diode ergebenden Erholungsverluste effektiver reduziert.
  • <H. Achte bevorzugte Ausführungsform>
  • <H-1. Konfiguration>
  • In 1 ist eine Draufsicht einer Halbleitervorrichtung 200h, die ein RC-IGBT vom Streifen-Typ ist, gemäß einer achten bevorzugten Ausführungsform dargestellt. Eine Draufsicht einer Halbleitervorrichtung 201h, die ein RC-IGBT vom Insel-Typ ist, gemäß der achten bevorzugten Ausführungsform ist in 2 dargestellt. Eine vergrößerte Draufsicht, die einen von den gestrichelten Linien 82 umschlossenen Bereich in der Halbleitervorrichtung 200h von 1 oder der Halbleitervorrichtung 201h von 2 in einem vergrößerten Maßstab darstellt, ist in 56 dargestellt.
  • 57 ist eine entlang einer in 56 dargestellten Linie K-K genommene Schnittansicht der Halbleitervorrichtung 200h oder der Halbleitervorrichtung 201h. 58 ist eine entlang einer in 56 dargestellten Linie L-L genommene Schnittansicht der Halbleitervorrichtung 200h oder der Halbleitervorrichtung 201h.
  • Ein Merkmal der vorliegenden bevorzugten Ausführungsform ist eine Kombination der Merkmale der sechsten und siebten bevorzugten Ausführungsformen, worin das Flächenverhältnis der Defektbereiche 15 im Grenzzellenbereich 105 höher ist als jenes der Defektbereiche 15 im Standardzellenbereich 106 und worin das Flächenverhältnis der Defektbereiche 23 im Grenzzellenbereich 107 höher ist als jenes der Defektbereiche 23 im Standardzellenbereich 108.
  • Ein weiteres Merkmal der vorliegenden bevorzugten Ausführungsform besteht darin, dass die Grenze zwischen der Kollektorschicht 11 vom p-Typ und der Kathodenschicht 12 vom n+-Typ in einem Abstand U1 von der Grenze zwischen dem IGBT-Bereich 101 und dem Diodenbereich 102 in Richtung des Diodenbereichs 102 angeordnet ist. Das Vorsehen der Kollektorschicht 11 vom p-Typ, die auf diese Weise in Richtung des Diodenbereichs 102 vorragt, vergrößert den Abstand zwischen der Kathodenschicht 12 vom n+-Typ im Diodenbereich 102 und den Graben-Gates 50 im IGBT-Bereich 101. Dies unterdrückt den Stromfluss von einem den Graben-Gates 50 im IGBT-Bereich 101 benachbart ausgebildeten Kanal zur Kathodenschicht 12 vom n+-Typ, selbst wenn die Spannung zur Gateansteuerung an die vergrabenen Gateelektroden 8 im IGBT-Bereich 101 angelegt wird, wenn die Diode einschaltet. Der Abstand U1 kann beispielsweise 100 µm betragen. Der Abstand U1 kann je nach Anwendungszwecken der Halbleitervorrichtung 200h oder der Halbleitervorrichtung 201h, die ein RC-IGBT ist, Null oder geringer als 100 µm sein. In anderen bevorzugten Ausführungsformen kann der Abstand U1 je nach Anwendungszwecken ebenfalls eingestellt werden.
  • <H-2. Herstellungsverfahren>
  • Die Halbleitervorrichtung 200h oder die Halbleitervorrichtung 201h wird in der gleichen Art und Weise wie die Halbleitervorrichtung 200f oder die Halbleitervorrichtung 201f der sechsten bevorzugten Ausführungsform oder wie die Halbleitervorrichtung 200g oder die Halbleitervorrichtung 201g der siebten bevorzugten Ausführungsform hergestellt. Der Unterschied gegenüber der sechsten oder siebten bevorzugten Ausführungsform wird erreicht, indem die Strukturierungsposition im Fotolithografieschritt während der Ausbildung der vorderseitigen und rückseitigen Oberflächen geändert wird, und wird nicht im Detail beschrieben.
  • <H-3. Betrieb>
  • In der vorliegenden bevorzugten Ausführungsform ist das Flächenverhältnis der Defektbereiche 15 im Grenzzellenbereich 105 höher als jenes der Defektbereiche 15 im Standardzellenbereich 106 und ist das Flächenverhältnis der Defektbereiche 23 im Grenzzellenbereich 107 höher als jenes der Defektbereiche 23 im Standardzellenbereich 108. Somit wird die Dichte überschüssiger Ladungsträger der gesamten Grenzzellenbereiche 105 und 107 während des Diodenbetriebs der Vorrichtung signifikant reduziert. Dies reduziert dementsprechend die Erholungsverluste der parasitären Diode, die über den IGBT-Bereich 101 und den Diodenbereich 102, insbesondere über den Grenzzellenbereich 105 und den Diodenbereich 102, ausgebildet wird, um dadurch die Erholungsverluste der gesamten Vorrichtung zu reduzieren.
  • Ferner ist die Grenze zwischen der Kollektorschicht 11 vom p-Typ und der Kathodenschicht 12 vom n+-Typ in einem gewissen Abstand von der Grenze zwischen dem IGBT-Bereich 101 und dem Diodenbereich 102 in Richtung des Diodenbereichs 102 angeordnet. Aus diesem Grund ist der Abstand zwischen dem Anodenbereich (den Kanalstoppschichten 2 vom p-Typ) der parasitären Diode im IGBT-Bereich 101 und der Kathodenschicht 12 vom n+-Typ vergrößert. Dies erzeugt den gleichen Effekt wie eine praktische Zunahme der Dicke der Driftschicht 1 vom n--Typ, um die Konzentration überschüssiger Ladungsträger nahe dem Bereich der parasitären Diode über den IGBT-Bereich 101 und den Diodenbereich 102 zu reduzieren. Daher werden die Erholungsverluste der parasitären Diode weiter reduziert.
  • <I. Neunte bevorzugte Ausführungsform>
  • In 1 ist eine Draufsicht einer Halbleitervorrichtung 200i, die ein RC-IGBT vom Streifen-Typ ist, gemäß einer neunten bevorzugten Ausführungsform dargestellt. Eine Draufsicht einer Halbleitervorrichtung 201i, die ein RC-IGBT vom Insel-Typ ist, gemäß der neunten bevorzugten Ausführungsform ist in 2 dargestellt. Eine vergrößerte Draufsicht, die einen von den gestrichelten Linien 82 umschlossenen Bereich in der Halbleitervorrichtung 200i von 1 oder der Halbleitervorrichtung 201i von 2 in einem vergrößerten Maßstab darstellt, ist in 3 dargestellt.
  • 59 ist eine entlang der Linie A-A von 3 genommene Schnittansicht der Halbleitervorrichtung 200i oder der Halbleitervorrichtung 201i. 60 ist eine entlang der Linie B-B von 3 genommene Schnittansicht der Halbleitervorrichtung 200i oder der Halbleitervorrichtung 201i.
  • Die Halbleitervorrichtung 200i oder die Halbleitervorrichtung 201i ist der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201i der ersten bevorzugten Ausführungsform insofern ähnlich, als die Defektbereiche 15 in den Bereichen der Anodenschichten 5 vom p-Typ angeordnet sind, die an der Seite der zweiten Hauptoberfläche der Kontaktschichten 6 vom p+-Typ liegen und die in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ überlappen. Auf der anderen Seite sind die Bereiche, wo die Defektbereiche 15 in der Halbleitervorrichtung 200i oder der Halbleitervorrichtung 201i angeordnet sind, nicht der gesamte, sondern ein Teil der Bereiche, die in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ überlappen. Die Defektbereiche 15 sind auch nur in den Bereichen ausgebildet, die in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ überlappen. Andere Teile der Halbleitervorrichtung 200i oder der Halbleitervorrichtung 201i sind ähnlich jenen der Halbleitervorrichtung 200 oder der Halbleitervorrichtung 201.
  • In der Halbleitervorrichtung 200i oder der Halbleitervorrichtung 201i rekombinieren Löcher in den Defektbereichen 15. Somit wird die Anzahl an Löchern, die in die Driftschicht 1 vom n--Typ im Ein-Zustand während des Diodenbetriebs fließen, im Vergleich mit jener ohne die Defektbereiche 15 kleiner, wodurch die Erholungsverluste reduziert werden.
  • <J. Zehnte bevorzugte Ausführungsform>
  • In 1 ist eine Draufsicht einer Halbleitervorrichtung 200j, die ein RC-IGBT vom Streifen-Typ ist, gemäß einer zehnten bevorzugten Ausführungsform dargestellt. Eine Draufsicht einer Halbleitervorrichtung 201j, die ein RC-IGBT vom Insel-Typ ist, gemäß der zehnten bevorzugten Ausführungsform ist in 2 dargestellt. Eine vergrößerte Draufsicht, die einen von den gestrichelten Linien 82 umschlossenen Bereich in der Halbleitervorrichtung 200j von 1 oder der Halbleitervorrichtung 201j von 2 in einem vergrößerten Maßstab angibt, ist in 3 dargestellt.
  • 61 ist eine entlang der Linie A-A von 3 genommene Schnittansicht der Halbleitervorrichtung 200j oder der Halbleitervorrichtung 201j. 62 ist eine entlang der Linie B-B von 3 genommene Schnittansicht der Halbleitervorrichtung 200j oder der Halbleitervorrichtung 201j.
  • Die vorliegende bevorzugte Ausführungsform wird bereitgestellt, indem die Konfiguration der ersten bevorzugten Ausführungsform mit einer als CSTBT® (Carrier Stored Trench-Gate Bipolar Transistor) bekannten Vorrichtung kombiniert wird.
  • Im CSTBT sind Trägerspeicherschichten 25 vom n-Typ auf der Seite der zweiten Hauptoberfläche der Kanaldotierungsschichten 2 vom p-Typ und zwischen den Kanaldotierungsschichten 2 vom p-Typ und der Driftschicht 1 vom n--Typ ausgebildet. Der CSTBT ist eine Vorrichtung, die so strukturiert ist, dass sie die Trägerspeicherschichten 25 vom n-Typ aufweist, wodurch stationäre Verluste im Ein-Zustand des IGBT verringert werden.
  • Die Halbleitervorrichtung 200j oder die Halbleitervorrichtung 201j hat die gleiche Struktur wie die Halbleitervorrichtung 200 oder die Halbleitervorrichtung 201 der ersten bevorzugten Ausführungsform, außer dass sie die Trägerspeicherschichten 25 vom n-Typ enthält.
  • In der vorliegenden bevorzugten Ausführungsform sind die Defektbereiche 15 zumindest in den Bereichen der Anodenschichten 5 vom p-Typ angeordnet, die an der Seite der zweiten Hauptoberfläche der Kontaktschichten 6 vom p+-Typ liegen und die in Draufsicht betrachtet die Kontaktschichten 6 vom p+-Typ überlappen. Folglich werden die Erholungscharakteristiken der Diode wie in der ersten bevorzugten Ausführungsform verbessert. Dies erreicht die Reduzierung der Erholungsverluste ohne Erhöhung des ohmschen Widerstands, um die Kompromissbeziehung zwischen den Erholungsverlusten und dem Vorwärtsspannungsabfall zu verbessern.
  • <K. Elfte bevorzugte Ausführungsform>
  • In 1 ist eine Draufsicht einer Halbleitervorrichtung 200k, die ein RC-IGBT vom Streifen-Typ ist, gemäß einer elften bevorzugten Ausführungsform dargestellt. Eine Draufsicht einer Halbleitervorrichtung 201k, die ein RC-IGBT vom Insel-Typ ist, gemäß der elften bevorzugten Ausführungsform ist in 2 dargestellt. Eine vergrößerte Draufsicht, die einen von den gestrichelten Linien 82 umschlossenen Bereich in der Halbleitervorrichtung 200k von 1 oder der Halbleitervorrichtung 201k von 2 in einem vergrößerten Maßstab darstellt, ist in 3 dargestellt.
  • 63 ist eine entlang der Linie A-A von 3 genommene Schnittansicht der Halbleitervorrichtung 200k oder der Halbleitervorrichtung 201k. 64 ist eine entlang der Linie B-B von 3 genommene Schnittansicht der Halbleitervorrichtung 200k oder der Halbleitervorrichtung 201k.
  • Wie in Fig. 63 und 64 dargestellt ist, sind Films in der vorliegenden bevorzugten Ausführungsform die Gate-Isolierungsfilme 7 in der ersten bevorzugten Ausführungsform durch Gate-Isolierungsfilme 26 in Form eines dicken ersetzt. Auch ist die Form der vergrabenen Gateelektroden 8 entsprechend abgeändert. Die Gate-Isolierungsfilme 26 in Form eines dicken Films weisen Teilbereiche auf der Seite der zweiten Hauptoberfläche auf, die dicker als Teilbereiche auf der Seite der ersten Hauptoberfläche sind. Die dickeren Teilbereiche auf der Seite der zweiten Hauptoberfläche ermöglichen eine Reduzierung einer Gate-Kapazität, um einen Hochgeschwindigkeitsbetrieb zu erreichen. Die Kombination des Effekts solcher Gate-Isolierungsfilme 26 in Form eines dicken Films und des Effekts der Defektgebiete 15, die die überschüssigen Ladungsträger während des Diodenbetriebs reduzieren, um die Erholungsverluste zu reduzieren, ermöglicht noch höhere Geschwindigkeiten.
  • <L. Zwölfte bevorzugte Ausführungsform>
  • Eine Draufsicht einer Halbleitervorrichtung 200l, die ein RC-IGBT vom Streifen-Typ ist, gemäß einer zwölften bevorzugten Ausführungsform ist in 1 dargestellt. Eine Draufsicht einer Halbleitervorrichtung 201l, die ein RC-IGBT vom Insel-Typ ist, gemäß der zwölften bevorzugten Ausführungsform ist in 2 dargestellt. Eine vergrößerte Draufsicht, die einen von den gestrichelten Linien 82 umgebenen Bereich in der Halbleitervorrichtung 200l von 1 oder der Halbleitervorrichtung 201l von 2 in einem vergrößerten Maßstab darstellt, ist in 65 dargestellt.
  • 66 ist eine entlang einer in 65 dargestellten Linie M-M genommene Schnittansicht der Halbleitervorrichtung 200l oder der Halbleitervorrichtung 201l. 67 ist eine entlang einer in 65 dargestellten Linie N-N genommene Schnittansicht der Halbleitervorrichtung 200l oder der Halbleitervorrichtung 201l.
  • In der vorliegenden bevorzugten Ausführungsform sind Gates 50b von Dummy-Gräben im IGBT-Bereich 101 angeordnet. Wenngleich die Zwischenschicht-Isolierungsfilme 9 auf den Gates 50b von Dummy-Gräben in den in 66 und 67 dargestellten Querschnitten angeordnet sind, sind die Gates 50b von Dummy-Gräben mit der Emitterelektrode 13 in einem anderen Querschnitt elektrisch verbunden. Die Zwischenschicht-Isolierungsfilme 9 müssen nicht auf den Gates 50b von Dummy-Gräben angeordnet sein. Wie in 65, 66 und 67 dargestellt ist, sind die Kontaktschichten 4 vom p+-Typ auf der Seite der ersten Hauptoberfläche in Bereichen angeordnet, die zwischen den Gates 50b von Dummy-Gräben sandwichartig angeordnet sind. Die Struktur des Diodenbereichs 102 in der vorliegenden bevorzugten Ausführungsform ist ähnlich jener des Diodenbereichs 102 in der ersten bevorzugten Ausführungsform. In der vorliegenden bevorzugten Ausführungsform ist auch die Kompromissbeziehung zwischen den Erholungsverlusten und dem Vorwärtsspannungsabfall während des Diodenbetriebs durch die Defektbereiche 15 ebenfalls verbessert.
  • <M. Dreizehnte bevorzugte Ausführungsform>
  • In 1 ist eine Draufsicht einer Halbleitervorrichtung 200m, die ein RC-IGBT vom Streifen-Typ ist, gemäß einer dreizehnten bevorzugten Ausführungsform dargestellt. Eine Draufsicht einer Halbleitervorrichtung 201m, die ein RC-IGBT vom Insel-Typ ist, gemäß der dreizehnten bevorzugten Ausführungsform ist in 2 dargestellt. Eine vergrößerte Draufsicht, die einen von den gestrichelten Linien 82 umschlossenen Bereich in der Halbleitervorrichtung 200m von 1 oder der Halbleitervorrichtung 201m von 2 in einem vergrößerten Maßstab darstellt, ist in 3 dargestellt.
  • 68 ist eine entlang der Linie A-A von 3 genommene Schnittansicht der Halbleitervorrichtung 200m oder der Halbleitervorrichtung 201m. Eine entlang der Linie B-B von 3 genommene Schnittansicht der Halbleitervorrichtung 200m oder der Halbleitervorrichtung 201m ist in 5 dargestellt.
  • Die vorliegende bevorzugte Ausführungsform unterscheidet sich von der vierten bevorzugten Ausführungsform dadurch, dass die Defektbereiche 15 im Diodenbereich 102 nicht ausgebildet sind. Die übrigen Teile der vorliegenden bevorzugten Ausführungsform sind ähnlich jenen der vierten bevorzugten Ausführungsform. In der vorliegenden bevorzugten Ausführungsform reduzieren die in 68 dargestellten Defektbereiche 23 auch die Erholungsverluste der parasitären Diode, um die Erholungsverluste der gesamten Halbleitervorrichtung 200m oder der gesamten Halbleitervorrichtung 201m während des Diodenbetriebs in umfassender Weise zu reduzieren, wodurch die Kompromissbeziehung zwischen den Erholungsverlusten und dem Vorwärtsspannungsabfall während des Diodenbereichs verbessert wird, wie in der vierten bevorzugten Ausführungsform beschrieben wurde. Um die sich aus der parasitären Diode ergebenden Erholungsverluste effizienter zu unterdrücken, ist es wünschenswert, dass die Defektbereiche 23 so ausgebildet sind, dass sie Bereiche in Kontakt mit dem Diodenbereich 102 einschließen. Beispielsweise ist es wünschenswert, dass die Defektbereiche 23 in Bereichen ausgebildet sind, wo in Draufsicht betrachtet der Abstand von dem Diodenbereich 102 geringer als die Dicke des Halbleiterbasiskörpers ist.
  • <N. Vierzehnte bevorzugte Ausführungsform>
  • Falls die Defektbereiche 15, die Defektbereiche 21 oder sowohl die Defektbereiche 15 als auch 21 Rekombinationsbereiche (ein erster Rekombinationsbereich), worin Löcher einen hohen Rekombinationsgrad aufweisen, in den ersten und dritten bis zwölften bevorzugten Ausführungsformen sind, werden Effekte ähnlich jenen erzeugt, die in jeder der bevorzugten Ausführungsformen beschrieben wurden. Auch können die Halbleiterschichten 19 vom n-Typ in der zweiten bevorzugten Ausführungsform als die Rekombinationsbereiche betrachtet werden. Die zweite bevorzugte Ausführungsform kann mit einer beliebigen der sechsten bis neunten bevorzugten Ausführungsformen so kombiniert werden, dass die Defektbereiche 15 in einer der sechsten bis neunten bevorzugten Ausführungsformen durch die Halbleiterschichten 19 vom n-Typ ersetzt werden.
  • Falls die Defektbereiche 23 Rekombinationsbereiche (ein zweiter Rekombinationsbereich), worin Löcher einen hohen Rekombinationsgrad aufweisen, in den vierten bis achten und dreizehnten bevorzugten Ausführungsformen sind, werden Effekte ähnlich jenen erzeugt, die in jeder der bevorzugten Ausführungsformen beschrieben wurden. Anstelle der Defektbereiche 23 können Halbleiterschichten 28 vom n-Typ (eine elfte Halbleiterschicht) zwischen den Kanaldotierungsschichten 2 vom p-Typ und der Seite der zweiten Hauptoberfläche der Kontaktschichten 4 vom p+-Typ angeordnet werden. Bereiche, wo die Halbleiterschichten 28 vom n-Typ nicht angeordnet werden sollen, sind beispielsweise in Draufsicht betrachtet partielle Bereiche der Kontaktschichten 4 vom p+-Typ. Die Halbleiterschichten 28 vom n-Typ sind in partiellen Bereichen an der Grenze zwischen den Kanaldotierungsschichten 2 vom p-Typ und den Kontaktschichten 4 vom p+-Typ angeordnet. Dies reduziert ebenfalls die Anzahl an Löchern, die von den Kontaktschichten 4 vom p+-Typ in die Driftschicht 1 vom n--Typ fließen, um die Erholungsverluste der parasitären Diode zu reduzieren, wodurch die gesamte Halbleitervorrichtung während des Diodenbetriebs reduziert wird.
  • Obgleich in den oben erwähnten bevorzugten Ausführungsformen die RC-IGBTs beschrieben sind, können die bevorzugten Ausführungsformen mit MOSFETs und dergleichen kombiniert werden.
  • Obgleich das Herstellungsverfahren unter Verwendung eines Si-Substrats als ein Beispiel der Herstellungsverfahren beschrieben ist, kann ein aus einem unterschiedlichen Material wie etwa SiC bestehendes Halbleitersubstrat verwendet werden.
  • Die streifenförmige Zellenstruktur, in der sich die Graben-Gates 50 in einer Richtung erstrecken, ist als die Zellenstruktur nahe der Emitterelektrode 13 im IGBT-Bereich 101 veranschaulicht. Jedoch kann eine Kombination mit einer Zellenstruktur, die als Maschen- bzw. Gitter-Typ bekannt ist, in der sich Graben-Gates in vertikalen und horizontalen Richtungen erstrecken, oder mit einer anderen Zellenstruktur als dem Graben-Typ (eine als Planar-Typ bekannte Struktur) geschaffen werden.
  • Wie jeweils geeignet können die bevorzugten Ausführungsformen frei kombiniert werden oder können die bevorzugten Ausführungsformen geändert werden und kann auf sie verzichtet werden.
  • Obgleich die Offenbarung im Detail dargestellt und beschrieben wurde, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
  • Diese Liste der vom Anmelder aufgeführten Dokumente wurde automatisiert erzeugt und ist ausschließlich zur besseren Information des Lesers aufgenommen. Die Liste ist nicht Bestandteil der deutschen Patent- bzw. Gebrauchsmusteranmeldung. Das DPMA übernimmt keinerlei Haftung für etwaige Fehler oder Auslassungen.
  • Zitierte Patentliteratur
    • JP 5924420 [0004]

Claims (58)

  1. Halbleitervorrichtung (200), aufweisend einen Transistor und eine Diode, die beide in einem gemeinsamen Halbleiterbasiskörper (120) ausgebildet sind, wobei der Halbleiterbasiskörper (120) aufweist: eine erste Hauptoberfläche und eine zweite Hauptoberfläche als eine Hauptoberfläche bzw. die andere Hauptoberfläche, einen Transistorbereich (101), in dem der Transistor ausgebildet ist, und einen Diodenbereich (102), in dem die Diode ausgebildet ist, wobei der Transistorbereich (101) aufweist: eine erste Halbleiterschicht (11) eines ersten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers (120) ausgebildet ist, eine zweite Halbleiterschicht (1, 10) eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht (11) angeordnet ist, eine dritte Halbleiterschicht (2) des ersten Leitfähigkeitstyps, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers (120) als die zweite Halbleiterschicht (1, 10) angeordnet ist, eine vierte Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht (2) angeordnet ist, eine zweite Elektrode (13), die mit der vierten Halbleiterschicht (3) elektrisch verbunden ist, und eine erste Elektrode (14), die mit der ersten Halbleiterschicht (11) elektrisch verbunden ist, wobei der Diodenbereich (102) aufweist: eine fünfte Halbleiterschicht (12) des zweiten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers (120) angeordnet ist, die zweite Halbleiterschicht (1, 10), die auf der fünften Halbleiterschicht (12) angeordnet ist, eine sechste Halbleiterschicht (5) des ersten Leitfähigkeitstyps, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers (120) als die zweite Halbleiterschicht (1, 10) angeordnet ist, eine siebte Halbleiterschicht (6) des ersten Leitfähigkeitstyps, die auf der sechsten Halbleiterschicht (5) angeordnet ist und eine Konzentration der Störstellen vom ersten Leitfähigkeitstyp aufweist, die höher als jene der sechsten Halbleiterschicht (5) ist, die zweite Elektrode (13), die mit der siebten Halbleiterschicht (6) elektrisch verbunden ist, und die erste Elektrode (14), die mit der fünften Halbleiterschicht (12) elektrisch verbunden ist, wobei ein erster Rekombinationsbereich zumindest in einem Bereich der sechsten Halbleiterschicht (5) angeordnet ist, der an der Seite der zweiten Hauptoberfläche der siebten Halbleiterschicht (6) liegt und der in Draufsicht betrachtet die siebte Halbleiterschicht (6) überlappt.
  2. Halbleitervorrichtung (200) nach Anspruch 1, wobei der erste Rekombinationsbereich zumindest in einem Bereich der sechsten Halbleiterschicht (5) angeordnet ist, der mit einer Oberfläche der siebten Halbleiterschicht (6) auf der Seite der zweiten Hauptoberfläche in Kontakt ist.
  3. Halbleitervorrichtung (200) nach Anspruch 1, wobei der erste Rekombinationsbereich so angeordnet ist, dass er sich von der sechsten Halbleiterschicht (5) zur siebten Halbleiterschicht (6) einschließlich einer Oberfläche der siebten Halbleiterschicht (6) auf der Seite der zweiten Hauptoberfläche erstreckt, die mit der sechsten Halbleiterschicht (5) in Kontakt ist.
  4. Halbleitervorrichtung (200) nach einem der Ansprüche 1 bis 3, wobei der erste Rekombinationsbereich zumindest in einem Bereich des Diodenbereichs (102) ausgebildet ist, wo ein Abstand vom Transistorbereich (101) in Draufsicht betrachtet geringer als die Dicke des Halbleiterbasiskörpers (120) ist.
  5. Halbleitervorrichtung (200i) nach einem der Ansprüche 1 bis 4, wobei der erste Rekombinationsbereich nur in einem Bereich ausgebildet ist, der in Draufsicht betrachtet die siebte Halbleiterschicht (6) überlappt.
  6. Halbleitervorrichtung (200) nach einem der Ansprüche 1 bis 5, wobei der erste Rekombinationsbereich und die siebte Halbleiterschicht (6) in Draufsicht betrachtet im gleichen Bereich ausgebildet sind.
  7. Halbleitervorrichtung (200) nach einem der Ansprüche 1 bis 6, wobei die Fläche des ersten Rekombinationsbereichs in Draufsicht betrachtet nicht geringer als 20% der Fläche einer Kombination der sechsten Halbleiterschicht (5) und der siebten Halbleiterschicht (6) in Draufsicht betrachtet ist.
  8. Halbleitervorrichtung (200) nach einem der Ansprüche 1 bis 7, wobei der erste Rekombinationsbereich nicht in einem Bereich der sechsten Halbleiterschicht (5) ausgebildet ist, der eine Konzentration der Störstellen vom ersten Leitfähigkeitstyp von nicht mehr als 1,0E+16/cm3 aufweist.
  9. Halbleitervorrichtung (200f) nach einem der Ansprüche 1 bis 8, wobei der Diodenbereich (102) in eine Vielzahl von Einheitszellenbereichen durch ein Graben-Gate (50) unterteilt ist, das sich von einer Oberfläche des Halbleiterbasiskörpers (120) auf der Seite der ersten Hauptoberfläche zur zweiten Halbleiterschicht (1, 10) erstreckt, und wobei das Verhältnis der Fläche des ersten Rekombinationsbereichs in Draufsicht betrachtet zu der Fläche einer Kombination der sechsten Halbleiterschicht (5) und der siebten Halbleiterschicht (6) in Draufsicht betrachtet in dem Einheitszellenbereich, der dem Transistorbereich (101) im Diodenbereich (102) benachbart ist, höher ist als das Verhältnis der Fläche des ersten Rekombinationsbereichs in Draufsicht betrachtet zu der Fläche einer Kombination der sechsten Halbleiterschicht (5) und der siebten Halbleiterschicht (6) in Draufsicht betrachtet in dem Einheitszellenbereich, der dem Transistorbereich (101) im Diodenbereich (102) nicht benachbart ist.
  10. Halbleitervorrichtung (200), aufweisend einen Transistor und eine Diode, die beide in einem gemeinsamen Halbleiterbasiskörper (120) ausgebildet sind, wobei der Halbleiterbasiskörper (120) aufweist: eine erste Hauptoberfläche und eine zweite Hauptoberfläche als eine Hauptoberfläche bzw. die andere Hauptoberfläche, einen Transistorbereich (101), in dem der Transistor ausgebildet ist, und einen Diodenbereich (102), in dem die Diode ausgebildet ist, wobei der Transistorbereich (101) aufweist: eine erste Halbleiterschicht (11) eines ersten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers (120) ausgebildet ist, eine zweite Halbleiterschicht (1, 10) eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht (11) angeordnet ist, eine dritte Halbleiterschicht (2) des ersten Leitfähigkeitstyps, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers (120) als die zweite Halbleiterschicht (1, 10) angeordnet ist, eine vierte Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht (2) angeordnet ist, eine zweite Elektrode (13), die mit der vierten Halbleiterschicht (3) elektrisch verbunden ist, und eine erste Elektrode (14), die mit der ersten Halbleiterschicht (11) elektrisch verbunden ist, wobei der Diodenbereich (102) aufweist: eine fünfte Halbleiterschicht (12) des zweiten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers (120) angeordnet ist, die zweite Halbleiterschicht (1, 10), die auf der fünften Halbleiterschicht (12) angeordnet ist, eine sechste Halbleiterschicht (5) des ersten Leitfähigkeitstyps, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers (120) als die zweite Halbleiterschicht (1, 10) angeordnet ist, eine siebte Halbleiterschicht (6) des ersten Leitfähigkeitstyps, die auf der sechsten Halbleiterschicht (5) angeordnet ist und eine Konzentration der Störstellen vom ersten Leitfähigkeitstyp aufweist, die höher als jene der sechsten Halbleiterschicht (5) ist, die zweite Elektrode (13), die mit der siebten Halbleiterschicht (6) elektrisch verbunden ist, und die erste Elektrode (14), die mit der fünften Halbleiterschicht (12) elektrisch verbunden ist, wobei ein erster Kristalldefektbereich (15) zumindest in einem Bereich der sechsten Halbleiterschicht (5) angeordnet ist, der an der Seite der zweiten Hauptoberfläche der siebten Halbleiterschicht (6) liegt und der in Draufsicht betrachtet die siebte Halbleiterschicht (6) überlappt.
  11. Halbleitervorrichtung (200) nach Anspruch 10, wobei der erste Kristalldefektbereich (15) zumindest in einem Bereich der sechsten Halbleiterschicht (5) angeordnet ist, der mit einer Oberfläche der siebten Halbleiterschicht (6) auf der Seite der zweiten Hauptoberfläche in Kontakt ist.
  12. Halbleitervorrichtung (200) nach Anspruch 10, wobei der erste Kristalldefektbereich (15) so angeordnet ist, dass er sich von der sechsten Halbleiterschicht (5) zur siebten Halbleiterschicht (6) einschließlich einer Oberfläche der siebten Halbleiterschicht (6) auf der Seite der zweiten Hauptoberfläche erstreckt, die mit der sechsten Halbleiterschicht (5) in Kontakt ist.
  13. Halbleitervorrichtung (200) nach einem der Ansprüche 10 bis 12, wobei der erste Kristalldefektbereich (15) Ar (Argon) enthält.
  14. Halbleitervorrichtung (200) nach einem der Ansprüche 10 bis 12, wobei der erste Kristalldefektbereich (15) N (Stickstoff) enthält.
  15. Halbleitervorrichtung (200) nach einem der Ansprüche 10 bis 12, wobei der erste Kristalldefektbereich (15) He (Helium) enthält.
  16. Halbleitervorrichtung (200) nach einem der Ansprüche 10 bis 12, wobei der erste Kristalldefektbereich (15) H (Wasserstoff) enthält.
  17. Halbleitervorrichtung (200) nach einem der Ansprüche 10 bis 16, wobei der erste Kristalldefektbereich (15) zumindest in einem Bereich des Diodenbereichs (102) ausgebildet ist, wo ein Abstand vom Transistorbereich (101) in Draufsicht betrachtet geringer als die Dicke des Halbleiterbasiskörpers (120) ist.
  18. Halbleitervorrichtung (200i) nach einem der Ansprüche 10 bis 17, wobei der erste Kristalldefektbereich (15) nur in einem Bereich ausgebildet ist, der in Draufsicht betrachtet die siebte Halbleiterschicht (6) überlappt.
  19. Halbleitervorrichtung (200) nach einem der Ansprüche 10 bis 18, wobei der erste Kristalldefektbereich (15) und die siebte Halbleiterschicht (6) in Draufsicht betrachtet im gleichen Bereich ausgebildet sind.
  20. Halbleitervorrichtung (200) nach einem der Ansprüche 10 bis 19, wobei die Fläche des ersten Kristalldefektbereichs (15) in Draufsicht betrachtet nicht geringer als 20% der Fläche einer Kombination der sechsten Halbleiterschicht (5) und der siebten Halbleiterschicht (6) in Draufsicht betrachtet ist.
  21. Halbleitervorrichtung (200) nach einem der Ansprüche 10 bis 20, wobei der erste Kristalldefektbereich (15) nicht in einem Bereich der sechsten Halbleiterschicht (5) ausgebildet ist, der eine Konzentration der Störstellen vom ersten Leitfähigkeitstyp von nicht mehr als 1,0E+16/cm3 aufweist.
  22. Halbleitervorrichtung (200f) nach einem der Ansprüche 10 bis 21, wobei der Diodenbereich (102) in eine Vielzahl von Einheitszellenbereichen durch ein Graben-Gate (50) unterteilt ist, das sich von einer Oberfläche des Halbleiterbasiskörpers (120) auf der Seite der ersten Hauptoberfläche zur zweiten Halbleiterschicht (1, 10) erstreckt, und wobei das Verhältnis der Fläche des ersten Kristallbereichs (15) in Draufsicht betrachtet zur Fläche einer Kombination der sechsten Halbleiterschicht (5) und der siebten Halbleiterschicht (6) in Draufsicht betrachtet in dem Einheitszellenbereich, der dem Transistorbereich (101) im Diodenbereich (102) benachbart ist, höher ist als das Verhältnis der Fläche des ersten Kristalldefektbereichs (15) in Draufsicht betrachtet zur Fläche einer Kombination der sechsten Halbleiterschicht (5) und der siebten Halbleiterschicht (6) in Draufsicht betrachtet in dem Einheitszellenbereich, der dem Transistorbereich (101) im Diodenbereich (102) nicht benachbart ist.
  23. Halbleitervorrichtung (200b), aufweisend einen Transistor und eine Diode, die beide in einem gemeinsamen Halbleiterbasiskörper (120) ausgebildet sind, wobei der Halbleiterbasiskörper (120) aufweist: eine erste Hauptoberfläche und eine zweite Hauptoberfläche als eine Hauptoberfläche bzw. die andere Hauptoberfläche, einen Transistorbereich (101), in dem der Transistor ausgebildet ist, und einen Diodenbereich (102), in dem die Diode ausgebildet ist, wobei der Transistorbereich (101) aufweist: eine erste Halbleiterschicht (11) eines ersten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers (120) ausgebildet ist, eine zweite Halbleiterschicht (1, 10) eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht (11) angeordnet ist, eine dritte Halbleiterschicht (2) des ersten Leitfähigkeitstyps, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers (120) als die zweite Halbleiterschicht (1, 10) angeordnet ist, eine vierte Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht (2) angeordnet ist, eine zweite Elektrode (13), die mit der vierten Halbleiterschicht (3) elektrisch verbunden ist, und eine erste Elektrode (14), die mit der ersten Halbleiterschicht (11) elektrisch verbunden ist, wobei der Diodenbereich (102) aufweist: eine fünfte Halbleiterschicht (12) des zweiten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers (120) angeordnet ist, die zweite Halbleiterschicht (1, 10), die auf der fünften Halbleiterschicht (12) angeordnet ist, eine sechste Halbleiterschicht (5) des ersten Leitfähigkeitstyps, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers (120) als die zweite Halbleiterschicht (1, 10) angeordnet ist, eine achte Halbleiterschicht (19) des zweiten Leitfähigkeitstyps, die auf der sechsten Halbleiterschicht (5) angeordnet ist, eine siebte Halbleiterschicht (6) des ersten Leitfähigkeitstyps, die auf der achten Halbleiterschicht (19) angeordnet ist und eine Konzentration der Störstellen vom ersten Leitfähigkeitstyp aufweist, die höher als jene der sechsten Halbleiterschicht (5) ist, die zweite Elektrode (13), die mit der siebten Halbleiterschicht (6) elektrisch verbunden ist, und die erste Elektrode (14), die mit der fünften Halbleiterschicht (12) elektrisch verbunden ist.
  24. Halbleitervorrichtung (200b) nach Anspruch 23, wobei die achte Halbleiterschicht (19) As (Arsen) oder P (Phosphor) enthält.
  25. Halbleitervorrichtung (200b) nach Anspruch 23 oder 24, wobei die achte Halbleiterschicht (19) zumindest in einem Bereich des Diodenbereichs (102) ausgebildet ist, wo ein Abstand vom Transistorbereich (101) in Draufsicht betrachtet geringer ist als die Dicke des Halbleiterbasiskörpers (120).
  26. Halbleitervorrichtung (200b) nach einem der Ansprüche 23 bis 25, wobei die achte Halbleiterschicht (19) nur in einem Bereich ausgebildet ist, der in Draufsicht betrachtet die siebte Halbleiterschicht (6) überlappt.
  27. Halbleitervorrichtung (200b) nach einem der Ansprüche 23 bis 26, wobei die achte Halbleiterschicht (19) und die siebte Halbleiterschicht (6) in Draufsicht betrachtet im gleichen Bereich ausgebildet sind.
  28. Halbleitervorrichtung (200b) nach einem der Ansprüche 23 bis 27, wobei die Fläche der achten Halbleiterschicht (19) in Draufsicht betrachtet nicht geringer als 20% der Fläche einer Kombination der sechsten Halbleiterschicht (5) und der siebten Halbleiterschicht (6) in Draufsicht betrachtet ist.
  29. Halbleitervorrichtung (200b) nach einem der Ansprüche 23 bis 28, wobei die achte Halbleiterschicht (19) in einem Bereich der sechsten Halbleiterschicht (5) nicht ausgebildet ist, der eine Konzentration der Störstellen vom ersten Leitfähigkeitstyp von nicht mehr als 1,0E+16/cm3 aufweist.
  30. Halbleitervorrichtung (200b) nach einem der Ansprüche 23 bis 29, wobei der Diodenbereich (102) in eine Vielzahl von Einheitszellenbereichen durch ein Graben-Gate (50) unterteilt ist, das sich von einer Oberfläche des Halbleiterbasiskörpers (120) auf der Seite der ersten Hauptoberfläche zur zweiten Halbleiterschicht (1, 10) erstreckt, und wobei das Verhältnis der Fläche der achten Halbleiterschicht (19) in Draufsicht betrachtet zur Fläche einer Kombination der sechsten Halbleiterschicht (5) und der siebten Halbleiterschicht (6) in Draufsicht betrachtet in dem Einheitszellenbereich, der dem Transistorbereich (101) im Diodenbereich (102) benachbart ist, höher ist als das Verhältnis der Fläche der achten Halbleiterschicht (19) in Draufsicht betrachtet zur Fläche einer Kombination der sechsten Halbleiterschicht (5) und der siebten Halbleiterschicht (6) in Draufsicht betrachtet in dem Einheitszellenbereich, der dem Transistorbereich (101) im Diodenbereich (102) nicht benachbart ist.
  31. Halbleitervorrichtung (200d), aufweisend einen Transistor und eine Diode, die beide in einem gemeinsamen Halbleiterbasiskörper (120) ausgebildet sind, wobei der Halbleiterbasiskörper (120) aufweist: eine erste Hauptoberfläche und eine zweite Hauptoberfläche als eine Hauptoberfläche bzw. die andere Hauptoberfläche, einen Transistorbereich (101), in dem der Transistor ausgebildet ist, und einen Diodenbereich (102), in dem die Diode ausgebildet ist, wobei der Transistorbereich (101) aufweist: eine erste Halbleiterschicht (11) eines ersten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers (120) ausgebildet ist, eine zweite Halbleiterschicht (1, 10) eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht (11) angeordnet ist, eine dritte Halbleiterschicht (2) des ersten Leitfähigkeitstyps, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers (120) als die zweite Halbleiterschicht (1, 10) angeordnet ist, eine vierte Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht (2) angeordnet ist, eine neunte Halbleiterschicht (4) des ersten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht (2) angeordnet ist und eine Konzentration der Störstellen vom ersten Leitfähigkeitstyp aufweist, die höher als jene der dritten Halbleiterschicht (2) ist, eine zweite Elektrode (13), die mit der vierten Halbleiterschicht (3) und der neunten Halbleiterschicht (4) elektrisch verbunden ist, und eine erste Elektrode (14), die mit der ersten Halbleiterschicht (11) elektrisch verbunden ist, wobei der Diodenbereich (102) aufweist: eine fünfte Halbleiterschicht (12) des zweiten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers (120) angeordnet ist, die zweite Halbleiterschicht (1, 10), die auf der fünften Halbleiterschicht (12) angeordnet ist, eine zehnte Halbleiterschicht, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers (120) als die zweite Halbleiterschicht (1, 10) angeordnet ist und eine Störstelle des ersten Leitfähigkeitstyps enthält, die zweite Elektrode (13), die mit der zehnten Halbleiterschicht elektrisch verbunden ist, und die erste Elektrode (14), die mit der fünften Halbleiterschicht (12) elektrisch verbunden ist, wobei ein zweiter Rekombinationsbereich zumindest in einem Bereich der dritten Halbleiterschicht (2) angeordnet ist, der an der Seite der zweiten Hauptoberfläche der neunten Halbleiterschicht (4) liegt und der in Draufsicht betrachtet die neunte Halbleiterschicht (4) überlappt.
  32. Halbleitervorrichtung (200d) nach Anspruch 31, wobei der zweite Rekombinationsbereich zumindest in einem Bereich der dritten Halbleiterschicht (2) angeordnet ist, der mit einer Oberfläche der neunten Halbleiterschicht (4) auf der Seite der zweiten Hauptoberfläche in Kontakt ist.
  33. Halbleitervorrichtung (200d) nach Anspruch 31, wobei der zweite Rekombinationsbereich so angeordnet ist, dass er sich von der dritten Halbleiterschicht (2) zur neunten Halbleiterschicht (4) einschließlich einer Oberfläche der neunten Halbleiterschicht (4) auf der Seite der zweiten Hauptoberfläche erstreckt, die mit der dritten Halbleiterschicht (2) in Kontakt ist.
  34. Halbleitervorrichtung (200d) nach einem der Ansprüche 31 bis 33, wobei der zweite Rekombinationsbereich zumindest in einem Bereich des Transistorbereichs (101) angeordnet ist, wo ein Abstand vom Diodenbereich (102) in Draufsicht betrachtet geringer als die Dicke des Halbleiterbasiskörpers (120) ist.
  35. Halbleitervorrichtung (200d) nach einem der Ansprüche 31 bis 34, wobei der zweite Rekombinationsbereich nur in einem Bereich ausgebildet ist, der in Draufsicht betrachtet die neunte Halbleiterschicht (4) bedeckt.
  36. Halbleitervorrichtung (200g) nach einem der Ansprüche 31 bis 35, wobei der Transistorbereich (101) in eine Vielzahl von Einheitszellenbereichen durch ein Graben-Gate (50) unterteilt ist, das sich von einer Oberfläche des Halbleiterbasiskörpers (120) auf der Seite der ersten Hauptoberfläche zur zweiten Halbleiterschicht (1, 10) erstreckt, und wobei das Verhältnis der Fläche des zweiten Rekombinationsbereichs in Draufsicht betrachtet zur Fläche einer Kombination der dritten Halbleiterschicht (2), der vierten Halbleiterschicht (3) und der neunten Halbleiterschicht (4) in Draufsicht betrachtet in dem Einheitszellenbereich, der dem Diodenbereich (102) im Transistorbereich (101) benachbart ist, höher ist als das Verhältnis der Fläche des zweiten Rekombinationsbereichs in Draufsicht betrachtet zur Fläche einer Kombination der dritten Halbleiterschicht (2), der vierten Halbleiterschicht (3) und der neunten Halbleiterschicht (4) in Draufsicht betrachtet in dem Einheitszellenbereich, der dem Diodenbereich (102) im Transistorbereich (101) nicht benachbart ist.
  37. Halbleitervorrichtung (200d), aufweisend einen Transistor und eine Diode, die beide in einem gemeinsamen Halbleiterbasiskörper (120) ausgebildet sind, wobei der Halbleiterbasiskörper (120) aufweist: eine erste Hauptoberfläche und eine zweite Hauptoberfläche als eine Hauptoberfläche bzw. die andere Hauptoberfläche, einen Transistorbereich (101), in dem der Transistor ausgebildet ist, und einen Diodenbereich (102), in dem die Diode ausgebildet ist, wobei der Transistorbereich (101) aufweist: eine erste Halbleiterschicht (11) eines ersten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers (120) ausgebildet ist, eine zweite Halbleiterschicht (1, 10) eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht (11) angeordnet ist, eine dritte Halbleiterschicht (2) des ersten Leitfähigkeitstyps, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers (120) als die zweite Halbleiterschicht (1, 10) angeordnet ist, eine vierte Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht (2) angeordnet ist, eine neunte Halbleiterschicht (4) des ersten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht (2) angeordnet ist und eine Konzentration der Störstellen vom ersten Leitfähigkeitstyp aufweist, die höher als jene der dritten Halbleiterschicht (2) ist, eine zweite Elektrode (13), die mit der vierten Halbleiterschicht (3) und der neunten Halbleiterschicht (4) elektrisch verbunden ist, und eine erste Elektrode (14), die mit der ersten Halbleiterschicht (11) elektrisch verbunden ist, wobei der Diodenbereich (102) aufweist: eine fünfte Halbleiterschicht (12) des zweiten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers (120) angeordnet ist, die zweite Halbleiterschicht (1, 10), die auf der fünften Halbleiterschicht (12) angeordnet ist, eine zehnte Halbleiterschicht, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers (120) als die zweite Halbleiterschicht (1, 10) angeordnet ist und eine Störstelle des ersten Leitfähigkeitstyps enthält, die zweite Elektrode (13), die mit der zehnten Halbleiterschicht elektrisch verbunden ist, und die erste Elektrode (14), die mit der fünften Halbleiterschicht (12) elektrisch verbunden ist, wobei ein zweiter Kristalldefektbereich (23) zumindest in einem Bereich der dritten Halbleiterschicht (2) angeordnet ist, der an der Seite der zweiten Hauptoberfläche der neunten Halbleiterschicht (4) liegt und der in Draufsicht betrachtet die neunte Halbleiterschicht (4) überlappt.
  38. Halbleitervorrichtung (200d) nach Anspruch 37, wobei der zweite Kristalldefektbereich (23) zumindest in einem Bereich der dritten Halbleiterschicht (2) angeordnet ist, der mit einer Oberfläche der neunten Halbleiterschicht (4) auf der Seite der zweiten Hauptoberfläche in Kontakt ist.
  39. Halbleitervorrichtung (200d) nach Anspruch 37, wobei der zweite Kristalldefektbereich (23) so angeordnet ist, dass er sich von der dritten Halbleiterschicht (2) zur neunten Halbleiterschicht (4) einschließlich einer Oberfläche der neunten Halbleiterschicht (4) auf der Seite der zweiten Hauptoberfläche erstreckt, die mit der dritten Halbleiterschicht (2) in Kontakt ist.
  40. Halbleitervorrichtung (200d) nach einem der Ansprüche 37 bis 39, wobei der zweite Kristalldefektbereich (23) zumindest in einem Bereich des Transistorbereichs (101) ausgebildet ist, wo ein Abstand vom Diodenbereich (102) in Draufsicht betrachtet geringer als die Dicke des Halbleiterbasiskörpers (120) ist.
  41. Halbleitervorrichtung (200d) nach einem der Ansprüche 37 bis 40, wobei der zweite Kristalldefektbereich (23) nur in einem Bereich ausgebildet ist, der in Draufsicht betrachtet die neunte Halbleiterschicht (4) überlappt.
  42. Halbleitervorrichtung (200g) nach einem der Ansprüche 37 bis 41, wobei der Transistorbereich (101) in eine Vielzahl von Einheitszellenbereichen durch ein Graben-Gate (50) unterteilt ist, das sich von einer Oberfläche des Halbleiterbasiskörpers (120) auf der Seite der ersten Hauptoberfläche zur zweiten Halbleiterschicht (1, 10) erstreckt und wobei das Verhältnis der Fläche des zweiten Kristalldefektbereichs (23) in Draufsicht betrachtet zur Fläche einer Kombination der dritten Halbleiterschicht (2), der vierten Halbleiterschicht (3) und der neunten Halbleiterschicht (4) in Draufsicht betrachtet in dem Einheitszellenbereich, der dem Diodenbereich (102) im Transistorbereich (101) benachbart ist, höher ist als das Verhältnis der Fläche des zweiten Kristalldefektbereichs (23) in Draufsicht betrachtet zur Fläche einer Kombination der dritten Halbleiterschicht (2), der vierten Halbleiterschicht (3) und der neunten Halbleiterschicht (4) in Draufsicht betrachtet in dem Einheitszellenbereich, der dem Diodenbereich (102) im Transistorbereich (101) nicht benachbart ist.
  43. Halbleitervorrichtung, aufweisend einen Transistor und eine Diode, die beide in einem gemeinsamen Halbleiterbasiskörper (120) ausgebildet sind, wobei der Halbleiterbasiskörper (120) aufweist: eine erste Hauptoberfläche und eine zweite Hauptoberfläche als eine Hauptoberfläche bzw. die andere Hauptoberfläche, einen Transistorbereich (101), in dem der Transistor ausgebildet ist, und einen Diodenbereich (102), in dem die Diode ausgebildet ist, wobei der Transistorbereich (101) aufweist: eine erste Halbleiterschicht (11) eines ersten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers (120) ausgebildet ist, eine zweite Halbleiterschicht (1, 10) eines zweiten Leitfähigkeitstyps, die auf der ersten Halbleiterschicht (11) angeordnet ist, eine dritte Halbleiterschicht (2) des ersten Leitfähigkeitstyps, die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers (120) als die zweite Halbleiterschicht (1, 10) angeordnet ist, eine vierte Halbleiterschicht (3) des zweiten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht (2) angeordnet ist, eine elfte Halbleiterschicht des zweiten Leitfähigkeitstyps, die auf der dritten Halbleiterschicht (2) angeordnet ist, eine neunte Halbleiterschicht (4), des ersten Leitfähigkeitstyps, die auf der elften Halbleiterschicht angeordnet ist und eine Konzentration der Störstellen vom ersten Leitfähigkeitstyp aufweist, die höher als jene der dritten Halbleiterschicht (2) ist, eine zweite Elektrode (13), die mit der vierten Halbleiterschicht (3) und der neunten Halbleiterschicht (4) elektrisch verbunden ist, und eine erste Elektrode (14), die mit der ersten Halbleiterschicht (11) elektrisch verbunden ist, wobei der Diodenbereich (102) aufweist: eine fünfte Halbleiterschicht (12) des zweiten Leitfähigkeitstyps, die auf der Seite der zweiten Hauptoberfläche des Halbleiterbasiskörpers (120) angeordnet ist, die zweite Halbleiterschicht (1, 10), die auf der fünften Halbleiterschicht (12) angeordnet ist, eine zehnte Halbleiterschicht (5, 6), die näher zur ersten Hauptoberfläche des Halbleiterbasiskörpers (120) als die zweite Halbleiterschicht (1, 10) angeordnet ist und eine Störstelle des ersten Leitfähigkeitstyps enthält, die zweite Elektrode (13), die mit der zehnten Halbleiterschicht (5, 6) elektrisch verbunden ist, und die erste Elektrode (14), die mit der fünften Halbleiterschicht (12) elektrisch verbunden ist.
  44. Halbleitervorrichtung nach Anspruch 43, wobei die elfte Halbleiterschicht zumindest in einem Bereich des Transistorbereichs (101) ausgebildet ist, wo ein Abstand vom Diodenbereich (102) in Draufsicht betrachtet geringer als die Dicke des Halbleiterbasiskörpers (120) ist.
  45. Halbleitervorrichtung nach Anspruch 43 oder 44, wobei die elfte Halbleiterschicht nur in einem Bereich ausgebildet ist, der in Draufsicht betrachtet die neunte Halbleiterschicht (4) überlappt.
  46. Halbleitervorrichtung nach einem der Ansprüche 43 bis 45, wobei der Transistorbereich (101) in eine Vielzahl von Einheitszellenbereichen durch ein Graben-Gate (50) unterteilt ist, das sich von einer Oberfläche des Halbleiterbasiskörpers (120) auf der Seite der ersten Hauptoberfläche zur zweiten Halbleiterschicht (1, 10) erstreckt, und wobei das Verhältnis der Fläche der elften Halbleiterschicht in Draufsicht betrachtet zur Fläche einer Kombination der dritten Halbleiterschicht (2), der vierten Halbleiterschicht (3) und der neunten Halbleiterschicht (4) in Draufsicht betrachtet in dem Einheitszellenbereich, der dem Diodenbereich (102) im Transistorbereich (101) benachbart ist, höher ist als das Verhältnis der Fläche der elften Halbleiterschicht in Draufsicht betrachtet zur Fläche einer Kombination der dritten Halbleiterschicht (2), der vierten Halbleiterschicht (3) und der neunten Halbleiterschicht (4) in Draufsicht betrachtet in dem Einheitszellenbereich, der dem Diodenbereich (102) im Transistorbereich (101) nicht benachbart ist.
  47. Halbleitervorrichtung nach einem der Ansprüche 1 bis 22, welche die Halbleitervorrichtung nach einem der Ansprüche 31 bis 46 ist, wobei die sechste Halbleiterschicht (5) und die siebte Halbleiterschicht (6) in der zehnten Halbleiterschicht (5, 6) enthalten sind.
  48. Halbleitervorrichtung nach einem der Ansprüche 23 bis 30, welche die Halbleitervorrichtung nach einem der Ansprüche 31 bis 46 ist, wobei die sechste Halbleiterschicht (5), die siebte Halbleiterschicht (6) und die achte Halbleiterschicht (19) in der zehnten Halbleiterschicht (5, 6, 19) enthalten sind.
  49. Verfahren zum Herstellen einer Halbleitervorrichtung (200) nach einem der Ansprüche 1 bis 9, wobei das Verfahren aufweist: Ausbilden des ersten Rekombinationsbereichs durch eine erste Ionen-Implantation; und Ausbilden der siebten Halbleiterschicht (6) durch eine zweite Ionen-Implantation, wobei die gleiche Maske (16) in der ersten und zweiten Ionen-Implantation verwendet wird.
  50. Verfahren zum Herstellen einer Halbleitervorrichtung (200) nach einem der Ansprüche 10 bis 22, wobei das Verfahren aufweist: Ausbilden des ersten Kristalldefektbereichs (15) durch eine erste Ionen-Implantation.
  51. Verfahren nach Anspruch 50, ferner aufweisend: ein Ausbilden der siebten Halbleiterschicht (6) durch eine zweite Ionen-Implantation, wobei die gleiche Maske (16) in der ersten und zweiten Ionen-Implantation verwendet wird.
  52. Verfahren nach Anspruch 50 oder 51, wobei Ar- (Argon-) Ionen in der ersten Ionen-Implantation implantiert werden.
  53. Verfahren nach Anspruch 50 oder 51, wobei N- (Stickstoff-) Ionen in der ersten Ionen-Implantation implantiert werden.
  54. Verfahren nach Anspruch 50 oder 51, wobei He- (Helium-) Ionen in der ersten Ionen-Implantation implantiert werden.
  55. Verfahren nach Anspruch 50 oder 51, wobei H- (Wasserstoff-) Ionen in der ersten Ionen-Implantation implantiert werden.
  56. Verfahren zum Herstellen einer Halbleitervorrichtung (200b) nach einem der Ansprüche 23 bis 30, wobei das Verfahren aufweist: Ausbilden der achten Halbleiterschicht (19) durch eine erste Ionen-Implantation.
  57. Verfahren nach Anspruch 56, ferner aufweisend: Ausbilden der siebten Halbleiterschicht (6) durch eine zweite Ionen-Implantation, wobei die gleiche Maske (16) in der ersten und zweiten Ionen-Implantation verwendet wird.
  58. Verfahren nach Anspruch 56 oder 57, wobei As- (Arsen-) oder P- (Phosphor-) Ionen in der ersten Ionen-Implantation implantiert werden.
DE102021122335.0A 2020-09-14 2021-08-30 Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung Pending DE102021122335A1 (de)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2020153851A JP2022047844A (ja) 2020-09-14 2020-09-14 半導体装置および半導体装置の製造方法
JP2020-153851 2020-09-14

Publications (1)

Publication Number Publication Date
DE102021122335A1 true DE102021122335A1 (de) 2022-03-17

Family

ID=80351595

Family Applications (1)

Application Number Title Priority Date Filing Date
DE102021122335.0A Pending DE102021122335A1 (de) 2020-09-14 2021-08-30 Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung

Country Status (4)

Country Link
US (1) US20220084825A1 (de)
JP (1) JP2022047844A (de)
CN (1) CN114188394A (de)
DE (1) DE102021122335A1 (de)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117650161A (zh) * 2023-10-31 2024-03-05 海信家电集团股份有限公司 半导体装置和半导体装置的制造方法

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116387357B (zh) * 2023-06-07 2023-08-29 广东巨风半导体有限公司 逆导型绝缘栅双极型晶体管元胞结构、制造方法及器件
CN116454119A (zh) * 2023-06-15 2023-07-18 广东巨风半导体有限公司 一种快恢复二极管及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5924420B2 (ja) 1978-07-31 1984-06-09 株式会社リコー 現像剤残量検知装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4198251B2 (ja) * 1999-01-07 2008-12-17 三菱電機株式会社 電力用半導体装置およびその製造方法
JP4919700B2 (ja) * 2005-05-20 2012-04-18 トヨタ自動車株式会社 半導体装置及びその製造方法
JP2008066694A (ja) * 2006-03-16 2008-03-21 Sanyo Electric Co Ltd 半導体装置及びその製造方法
US7866231B2 (en) * 2008-08-19 2011-01-11 American Axle & Manufacturing, Inc. Axle assembly having gasket that shields an opening
JP5045733B2 (ja) * 2008-12-24 2012-10-10 株式会社デンソー 半導体装置
JP2013074181A (ja) * 2011-09-28 2013-04-22 Toyota Motor Corp 半導体装置とその製造方法
US9214521B2 (en) * 2012-06-21 2015-12-15 Infineon Technologies Ag Reverse conducting IGBT

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5924420B2 (ja) 1978-07-31 1984-06-09 株式会社リコー 現像剤残量検知装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN117650161A (zh) * 2023-10-31 2024-03-05 海信家电集团股份有限公司 半导体装置和半导体装置的制造方法

Also Published As

Publication number Publication date
JP2022047844A (ja) 2022-03-25
US20220084825A1 (en) 2022-03-17
CN114188394A (zh) 2022-03-15

Similar Documents

Publication Publication Date Title
DE112016001611B4 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE112010005443B4 (de) Halbleitervorrichtung mit einem Halbleitersubstrat mit einem Diodenbereich und einem IGBT-Bereich sowie Verfahren zu dessen Herstellung
DE112019000094T5 (de) Halbleitervorrichtung und verfahren zum herstellen einerhalbleitervorrichtung
DE102008045488B4 (de) Halbleiterbauelement und Verfahren zur Herstellung desselben
DE102012209429B4 (de) Leistungshalbleiterbauelemente mit hoher spannungsfestigkeit und verfahren zu deren herstellung
DE102012210053A1 (de) Halbleitervorrichtung, die einen Bipolartransistor mit isolierter Gate-Elektrode und eine Diode beinhaltet
DE102021122335A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einer Halbleitervorrichtung
DE102009002944A1 (de) Halbleitervorrichtung
DE102011077841A1 (de) Leistungshalbleitervorrichtung
DE102014101164A1 (de) Halbleitervorrichtung mit einem randbereich und verfahren zur herstellung einer halbleitervorrichtung
DE112017003667B4 (de) Halbleitereinheit und Verfahren zur Herstellung einer Halbleitereinheit
DE112018000050T5 (de) Halbleitervorrichtung
DE102008032547A1 (de) Grabenisoliertes Gate-MOS-Halbleiterbauelement
DE102014117767A1 (de) Halbleitervorrichtung mit rekombinationsbereich
EP0748520B1 (de) Mis-struktur auf siliciumcarbid-basis mit hoher latch-up-festigkeit
DE102021117405A1 (de) Halbleitervorrichtung
DE102021101762A1 (de) Halbleitervorrichtung
DE112021002169T5 (de) Halbleitervorrichtung
DE112012000954T5 (de) Leistungshalbleiterbauelement und Verfahren zum Herstellen eines derartigen Leistungshalbleiterbauelements
DE10225234B4 (de) Metalloxidhalbleitertransistor und Herstellungsverfahren für Selbigen
DE102018133433B4 (de) Siliziumcarbid-Körper enthaltende Halbleitervorrichtung und Herstellungsverfahren
DE102014101859A1 (de) Superjunction-Halbleitervorrichtung mit Überkompensationszonen
DE102019216131A1 (de) Halbleitervorrichtung
DE102022100112A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen derselben
DE102022102392A1 (de) Halbleitervorrichtung und Verfahren zum Herstellen einerHalbleitervorrichtung

Legal Events

Date Code Title Description
R012 Request for examination validly filed