DE102022100112A1 - Halbleitervorrichtung und Verfahren zum Herstellen derselben - Google Patents

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Munenori Ikeda
Tetsuya Nitta
Kenji Harada
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Mitsubishi Electric Corp
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Abstract

Ein IGBT-Bereich (10) enthält: eine Ladungsträgerakkumulationsschicht (2) vom n-Typ, die so angeordnet ist, dass sie mit der Driftschicht (1) vom n--Typ auf der Seite der ersten Hauptoberfläche (1a) der Driftschicht (1) vom n--Typ in Kontakt ist, und eine höhere Konzentration von Störstellen vom n-Typ als die Driftschicht (1) vom n--Typ aufweist; eine Basisschicht (15) vom p-Typ, die zwischen der Ladungsträgerakkumulationsschicht (2) vom n-Typ und der ersten Hauptoberfläche (1a) angeordnet ist; eine Emitterschicht (13) vom n+-Typ, die in einem Oberflächenschicht-Teilbereich der Basisschicht (15) vom p-Typ selektiv angeordnet ist; und eine Gateelektrode (11a), die so angeordnet ist, dass sie der Emitterschicht (13) vom n+-Typ und der Basisschicht (15) vom p-Typ mit einer Zwischenlage eines Isolierfilms gegenüberliegt. Ein Diodenbereich (20) weist eine Anodenschicht (25) vom p-Typ auf, die zwischen der Driftschicht (1) vom n--Typ und der ersten Hauptoberfläche (1a) angeordnet ist und bis zu einer von der ersten Hauptoberfläche (1a) aus tieferen Position als eine Grenze zwischen der Ladungsträgerakkumulationsschicht (2) und der Driftschicht (1) vom n--Typ angeordnet ist.

Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Offenbarung bezieht sich auf eine Halbleitervorrichtung und ein Verfahren zum Herstellen der Halbleitervorrichtung.
  • Beschreibung der Hintergrundtechnik
  • Ein rückwärts leitender Bipolartransistor mit isoliertem Gate (RC-IGBT), in dem ein IGBT-Bereich und ein Diodenbereich in einer Halbleitervorrichtung angeordnet sind, ist bekannt. Außerdem ist eine Halbleitervorrichtung bekannt, in der eine Ladungsträgerakkumulationsschicht mit einer höheren Störstellenkonzentration des ersten Leitfähigkeitstyps als die Driftschicht zwischen der Driftschicht des ersten Leitfähigkeitstyps und der Basisschicht des zweiten Leitfähigkeitstyps im IGBT-Bereich angeordnet ist.
  • In der herkömmlichen Halbleitervorrichtung ist die Ladungsträgerakkumulationsschicht statt im Diodenbereich im IGBT-Bereich angeordnet, und die zweite Ladungsträgerakkumulationsschicht, die flacher bzw. weniger tief als die erste Ladungsträgerakkumulationsschicht ist, die die Ladungsträgerakkumulationsschicht auf der zentralen Seite des IGBT-Bereichs ist, ist auf der Grenzseite des IGBT-Bereichs mit dem Diodenbereich angeordnet. Folglich wird in der herkömmlichen Halbleitervorrichtung ein Feldplatteneffekt an der Grenze zwischen dem IGBT-Bereich und dem Diodenbereich leicht erzielt und wird die Stehspannung verbessert (siehe zum Beispiel WO 2017/141998 ).
  • Jedoch konzentriert sich in der herkömmlichen Halbleitervorrichtung, da sich das elektrische Feld auf der weniger tief als die erste Ladungsträgerakkumulationsschicht ausgebildeten zweiten Ladungsträgerakkumulationsschicht konzentriert, das elektrische Feld auf einem Teil der Ladungsträgerakkumulationsschicht, was das Problem, dass die Stehspannung verringert wird, verursacht.
  • ZUSAMMENFASSUNG
  • Die vorliegende Offenbarung hat eine Aufgabe, eine Halbleitervorrichtung, in der eine Konzentration eines elektrischen Feldes auf einer Ladungsträgerakkumulationsschicht unterdrückt wird und eine Abnahme der Stehspannung unterdrückt wird, und ein Verfahren zum Herstellen der Halbleitervorrichtung bereitzustellen.
  • Eine Halbleitervorrichtung gemäß der vorliegenden Offenbarung enthält: einen IGBT-Bereich; und einen Diodenbereich. Der IGBT-Bereich und der Diodenbereich sind in einem Halbleitersubstrat enthalten, das eine Driftschicht eines ersten Leitfähigkeitstyps zwischen einer ersten Hauptoberfläche und einer der ersten Hauptoberfläche gegenüberliegenden zweiten Hauptoberfläche aufweist. Der IGBT-Bereich und der Diodenbereich sind in einer ersten Richtung entlang der ersten Hauptoberfläche nebeneinander angeordnet. Der IGBT-Bereich enthält: eine Kollektorschicht eines zweiten Leitfähigkeitstyps, die zwischen der Driftschicht und der zweiten Hauptoberfläche angeordnet ist; eine Ladungsträgerakkumulationsschicht eines ersten Leitfähigkeitstyps, die in Kontakt mit der Driftschicht auf der Seite der ersten Hauptoberfläche der Driftschicht angeordnet ist und eine höhere Störstellenkonzentration eines ersten Leitfähigkeitstyps als die Driftschicht aufweist; eine Basisschicht eines zweiten Leitfähigkeitstyps, die zwischen der Ladungsträgerakkumulationsschicht und der ersten Hauptoberfläche angeordnet ist; eine Emitterschicht eines ersten Leitfähigkeitstyps, die in einem Oberflächenschicht-Teilbereich der Basisschicht angeordnet ist und einen Teil der ersten Hauptoberfläche aufweist; und eine Gateelektrode, die so angeordnet ist, dass sie der Emitterschicht und der Basisschicht mit einer Zwischenlage eines Isolierfilms gegenüberliegt. Der Diodenbereich enthält: eine Kathodenschicht eines ersten Leitfähigkeitstyps, die zwischen der Driftschicht und der zweiten Hauptoberfläche angeordnet ist; und eine Anodenschicht eines zweiten Leitfähigkeitstyps, die zwischen der Driftschicht und der ersten Hauptoberfläche angeordnet und bis zu einer von der ersten Hauptoberfläche aus tieferen Position als eine Grenze zwischen der Ladungsträgerakkumulationsschicht und der Driftschicht angeordnet ist.
  • Gemäß der Halbleitervorrichtung der vorliegenden Offenbarung ist es möglich, eine Halbleitervorrichtung bereitzustellen, in der eine Konzentration eines elektrischen Feldes auf einer Ladungsträgerakkumulationsschicht unterdrückt wird und eine Abnahme der Stehspannung unterdrückt wird.
  • Diese und andere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Offenbarung werden aus der folgenden detaillierten Beschreibung der vorliegenden Offenbarung ersichtlicher werden, wenn sie in Verbindung mit den beiliegenden Zeichnungen vorgenommen wird.
  • Figurenliste
    • 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform darstellt;
    • 2 ist eine Draufsicht, die eine Halbleitervorrichtung mit einer anderen Konfiguration gemäß der ersten bevorzugten Ausführungsform darstellt;
    • 3 ist eine partiell vergrößerte Draufsicht, die eine Konfiguration eines IGBT-Bereichs der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform darstellt;
    • 4 und 5 sind Querschnittsansichten, die jeweils eine Konfiguration des IGBT-Bereichs der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform darstellen;
    • 6 ist eine partiell vergrößerte Draufsicht, die eine Konfiguration eines Diodenbereichs der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform darstellt;
    • 7 und 8 sind Querschnittsansichten, die jeweils eine Konfiguration des Diodenbereichs der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform darstellen;
    • 9 ist eine Querschnittsansicht, die eine Konfiguration einer Grenze zwischen einem IGBT-Bereich und einem Diodenbereich der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform darstellt;
    • 10 ist eine Querschnittsansicht, die eine Konfiguration einer Grenze zwischen einem IGBT-Bereich und einem Diodenbereich einer anderen Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform darstellt;
    • 11A und 11B sind Querschnittsansichten, die eine Konfiguration eines Abschlussbereichs der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform darstellen;
    • 12A bis 19B sind Diagramme, die jeweils ein Verfahren zum Herstellen der Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform darstellen;
    • 20 ist eine partiell vergrößerte Draufsicht, die eine Konfiguration eines Grenzbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform darstellt;
    • 21 bis 24 sind Querschnittsansichten, die jeweils eine Konfiguration eines IGBT-Bereichs, eines Grenzbereichs und eines Diodenbereichs einer Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform darstellen; und
    • 25 ist eine Querschnittsansicht, die eine Konfiguration einer Grenze zwischen einem IGBT-Bereich und einem Diodenbereich der Halbleitervorrichtung gemäß einer dritten bevorzugten Ausführungsform darstellt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • Erste bevorzugte Ausführungsform
  • Zunächst wird eine Konfiguration einer Halbleitervorrichtung gemäß einer ersten bevorzugten Ausführungsform beschrieben. 1 ist eine Draufsicht, die eine Halbleitervorrichtung gemäß der ersten bevorzugten Ausführungsform darstellt.
  • In der folgenden Beschreibung repräsentieren n und p die Leitfähigkeitstypen des Halbleiters, und in der vorliegenden Erfindung wird der erste Leitfähigkeitstyp als der n-Typ beschrieben und wird der zweite Leitfähigkeitstyp als der p-Typ beschrieben. Außerdem gibt n- an, dass eine Störstellenkonzentration niedriger als n ist, und gibt n+ an, dass eine Störstellenkonzentration höher als n ist. Ähnlich gibt p- an, dass eine Störstellenkonzentration niedriger als p ist, und gibt p+ an, dass eine Störstellenkonzentration höher als p ist.
  • Die in 1 dargestellte Halbleitervorrichtung 100 ist ein RC-IGBT, in dem IGBT-Bereiche 10 und Diodenbereiche 20 in einer Streifenform nebeneinander angeordnet sind, und kann einfach als RC-IGBT vom „Streifentyp“ bezeichnet werden.
  • In 1 enthält die Halbleitervorrichtung 100 IGBT-Bereiche 10 und Diodenbereiche 20 in einer Halbleitervorrichtung. Der IGBT-Bereich 10 und der Diodenbereich 20 sind in einer ersten Richtung (einer Aufwärts-Abwärts-Richtung auf der Papierfläche) entlang der ersten Hauptoberfläche des Halbleitersubstrats angeordnet, das die Halbleitervorrichtung 100 bildet. Der IGBT-Bereich 10 und der Diodenbereich 20 erstrecken sich von einer Endseite zur anderen Endseite der Halbleitervorrichtung 100 und sind in einer zur Verlaufsrichtung des IGBT-Bereichs 10 und des Diodenbereichs 20 orthogonalen Richtung in einer Streifenform abwechselnd angeordnet. In 1 sind drei IGBT-Bereiche 10 und zwei Diodenbereiche dargestellt, und all die Diodenbereiche 20 sind zwischen den IGBT-Bereichen 10 sandwichartig angeordnet. Jedoch ist die Anzahl der IGBT-Bereiche 10 und der Diodenbereiche 20 nicht darauf beschränkt, und die Anzahl der IGBT-Bereiche 10 kann drei oder mehr oder drei oder weniger betragen, und die Anzahl der Diodenbereiche 20 kann zwei oder mehr oder zwei oder weniger betragen. Außerdem können die Positionen des IGBT-Bereichs 10 und des Diodenbereichs 20 in 1 vertauscht werden oder können all die IGBT-Bereiche 10 zwischen den Diodenbereichen 20 sandwichartig angeordnet sein. Außerdem können der IGBT-Bereich 10 und der Diodenbereich 20 einzeln einander benachbart angeordnet sein.
  • Wie in 1 dargestellt ist, ist ein Pad-Bereich 40 dem IGBT-Bereich 10 auf der unteren Seite auf der Papierfläche benachbart angeordnet. Der Pad-Bereich 40 ist ein Bereich, in dem ein Steuerungs-Pad 41 zum Steuern der Halbleitervorrichtung 100 angeordnet ist. Auf den IGBT-Bereich 10 und den Diodenbereich 20 kann zusammen als Zellenbereich verwiesen werden. Ein Abschlussbereich 30 ist um den kombinierten Bereich des Zellenbereichs und des Pad-Bereichs 40 angeordnet, um die Stehspannung der Halbleitervorrichtung 100 zu halten. Für den Abschlussbereich 30 kann eine bekannte, eine Stehspannung haltende Struktur geeignet ausgewählt und angeordnet werden. Beispielsweise kann die eine Stehspannung haltende Struktur gebildet werden, indem ein feldbegrenzender Ring (FLR), der den Zellenbereich mit einer Abschluss-Wannenschicht vom p-Typ des Halbleiters vom p-Typ umgibt, oder eine Variation einer lateralen Dotierung (VLD), die den Zellenbereich mit einer Abschluss-Wannenschicht vom p-Typ umgibt, mit einem Konzentrationsgradienten auf der Seite der ersten Hauptoberfläche vorgesehen wird, die die Seite der vorderen Oberfläche der Halbleitervorrichtung 100 ist, und die Anzahl ringförmiger Abschluss-Wannenschichten vom p-Typ, die für den FLR genutzt werden, und die Konzentrationsverteilung, die für die VLD genutzt wird, können gemäß einer Auslegung der Stehspannung der Halbleitervorrichtung 100 geeignet ausgewählt werden. Außerdem kann eine Abschluss-Wannenschicht vom p-Typ über im Wesentlichen den gesamten Pad-Bereich 40 angeordnet werden, oder eine IGBT-Zelle oder eine Diodenzelle kann im Pad-Bereich 40 angeordnet werden.
  • Das Steuerungs-Pad 41 kann beispielsweise ein Stromerfassungs-Pad 41a, ein Kelvin-Emitter-pad 41b, ein Gate-Pad 41c und Pads 41d und 41e für eine Temperaturerfassungsdiode umfassen. Das Stromerfassungs-Pad 41a ist ein Steuerungs-Pad, um einen durch einen Zellenbereich der Halbleitervorrichtung 100 fließenden Strom zu detektieren, und ist ein Steuerungs-Pad, das mit einigen IGBT-Zellen oder Diodenzellen der Zellenbereiche elektrisch verbunden ist, so dass, wenn ein Strom durch die Zellenbereiche der Halbleitervorrichtung 100 fließt, ein Strom eines Bruchteils bis zu einigen Zehntausendstel eines durch den gesamten Zellenbereich fließenden Stroms fließt.
  • Das Kelvin-Emitter-Pad 41b und das Gate-Pad 41c sind Steuerungs-Pads, an die eine Spannung zur Gate-Ansteuerung, um den Ein-/Aus-Zustand der Halbleitervorrichtung 100 zu steuern, angelegt wird. Das Kelvin-Emitter-Pad 41b ist mit der Basisschicht vom p-Typ der IGBT-Zelle elektrisch verbunden, und das Gate-Pad 41c ist mit der Gate-Grabenelektrode bzw. Elektrode eines Gate-Grabens der IGBT-Zelle elektrisch verbunden. Das Kelvin-Emitter-Pad 41b und die Basisschicht vom p-Typ können durch eine Kontaktschicht vom p+-Typ elektrisch verbunden sein. Die Pads 41d und 41e für eine Temperaturerfassungsdiode sind Steuerungs-Pads, die mit einer Anode und einer Kathode einer in der Halbleitervorrichtung 100 angeordneten Temperaturerfassungsdiode elektrisch verbunden sind. Die Messung einer Spannung zwischen einer Anode und einer Kathode einer im Zellenbereich angeordneten (nicht dargestellten) Temperaturerfassungsdiode misst die Temperatur der Halbleitervorrichtung 100.
  • 2 ist eine Draufsicht, die eine Halbleitervorrichtung mit einer anderen Konfiguration gemäß der ersten bevorzugten Ausführungsform darstellt. Die in 2 dargestellte Halbleitervorrichtung 101 ist ein RC-IGBT, in dem eine Vielzahl von Diodenbereichen 20 in der longitudinalen Richtung und der lateralen Richtung angeordnet ist und ein IGBT-Bereich 10 um die Diodenbereiche 20 herum angeordnet ist, und kann einfach als RC-IGBT vom „Insel-Typ“ bezeichnet werden.
  • In 2 enthält die Halbleitervorrichtung 101 einen IGBT-Bereich 10 und Diodenbereiche 20 in einer Halbleitervorrichtung. Der IGBT-Bereich 10 und der Diodenbereich 20 sind in einer ersten Richtung (Aufwärts-Abwärts-Richtung auf der Papierfläche) entlang der ersten Hauptoberfläche des die Halbleitervorrichtung 101 bildenden Halbleitersubstrats nebeneinander angeordnet. Eine Vielzahl von Diodenbereichen 20 ist in sowohl der longitudinalen Richtung als auch der lateralen Richtung in der Halbleitervorrichtung nebeneinander angeordnet, und der Diodenbereich 20 ist vom IGBT-Bereich 10 umgeben. Das heißt, die Vielzahl von Diodenbereichen 20 ist im IGBT-Bereich 10 in einer Inselform angeordnet. In 2 sind die Diodenbereiche 20 in einer Matrix aus 4 Spalten in der Links-Rechts-Richtung auf der Papierfläche und 2 Reihen in der Aufwärts-Abwärts-Richtung auf der Papierfläche angeordnet. Jedoch sind die Anzahl und Anordnung der Diodenbereiche 20 nicht auf diese beschränkt, und es müssen nur ein oder mehr Diodenbereiche 20 im IGBT-Bereich 10 verteilt vorgesehen sein, und jeder Diodenbereich 20 muss nur vom IGBT-Bereich 10 umgeben sein.
  • In der Halbleitervorrichtung 101 ist ähnlich der in 1 dargestellten Halbleitervorrichtung 100 ein Bereich, in dem der IGBT-Bereich 10 und die Diodenbereiche 20 kombiniert sind, ein Zellenbereich. Ein Abschlussbereich 30 mit einer Konfiguration ähnlich jener der in 1 dargestellten Halbleitervorrichtung 100 ist um den kombinierten Bereich des Zellenbereichs und des Pad-Bereichs 40 herum angeordnet.
  • 3 ist eine partiell vergrößerte Draufsicht, die eine Konfiguration eines IGBT-Bereichs einer Halbleitervorrichtung darstellt, die ein RC-IGBT ist. Außerdem sind 4 und 5 Querschnittsansichten, die eine Konfiguration eines IGBT-Bereichs einer Halbleitervorrichtung, die ein RC-IGBT ist, darstellen. 3 ist eine vergrößerte Ansicht eines Bereichs, der von einer gestrichelten Linie 82 in der in 1 dargestellten Halbleitervorrichtung 100 oder der in 2 dargestellten Halbleitervorrichtung 101 umgeben ist. 4 ist eine entlang der in 3 dargestellten gestrichelten Linie A-A genommene Querschnittsansicht der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101, und 5 ist eine entlang der in 3 dargestellten gestrichelten Linie B-B genommene Querschnittsansicht der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101.
  • Wie in 3 dargestellt ist, ist der IGBT-Bereich 10 mit einem Gate 11 eines Aktiv-Grabens und einem Gate 12 eines Dummy-Grabens in Streifenform versehen. In der Halbleitervorrichtung 100 und der Halbleitervorrichtung 101 erstrecken sich das Gate 11 eines Aktiv-Grabens und das Gate 12 eines Dummy-Grabens in einer zweiten Richtung (Links-Rechts-Richtung auf der Papierfläche), die zur ersten Richtung orthogonal ist, die eine Richtung ist, in der der IGBT-Bereich 10 und der Diodenbereich 20 nebeneinander liegen.
  • Das Gate 11 eines Aktiv-Grabens ist so konfiguriert, dass eine Elektrode 11a eines Gate-Grabens in einem im Halbleitersubstrat ausgebildeten Graben mit der Zwischenlage eines Isolierfilms 11b eines Gate-Grabens angeordnet ist. Das Gate 12 eines Dummy-Grabens ist so konfiguriert, dass eine Elektrode 12a eines Dummy-Grabens in einem in einem Halbleitersubstrat ausgebildeten Graben mit der Zwischenlage eines Isolierfilms 12b eines Dummy-Grabens angeordnet ist. Die Elektrode 11a eines Gate-Grabens und die Elektrode 12a eines Dummy-Grabens sind in dem IGBT-Bereich 10 angeordnete IGBT-Grabenelektroden. Die Elektrode 11a eines Gate-Grabens des Gates 11 eines Aktiv-Grabens ist eine Gateelektrode, die mit dem Gate-Pad 41c elektrisch verbunden ist und zum Schalten zwischen einem EIN-Zustand und einem AUS-Zustand der IGBT-Zelle im IGBT-Bereich 10 dient. Die Elektrode 12a eines Dummy-Grabens des Gates 12 eines Dummy-Grabens ist mit der auf der ersten Hauptoberfläche der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 angeordneten Emitterelektrode elektrisch verbunden.
  • Die Emitterschicht 13 vom n+-Typ ist in Kontakt mit dem Isolierfilm 11b eines Gate-Grabens auf beiden Seiten in der Breitenrichtung des Gates 11 eines Aktiv-Grabens angeordnet. Die Emitterschicht 13 vom n+-Typ ist eine Halbleiterschicht, die zum Beispiel Arsen (As) oder Phosphor (P) oder dergleichen als Störstellen vom n-Typ enthält, und die Konzentration der Störstellen vom n-Typ beträgt 1,0 × 1017/cm3 bis 1,0 × 1020/cm3. Die Emitterschicht 13 vom n+-Typ und die Kontaktschicht 14 vom p+-Typ sind entlang der Verlaufsrichtung des Gates 11 eines Aktiv-Grabens abwechselnd angeordnet. Die Kontaktschicht 14 vom p+-Typ ist auch zwischen zwei benachbarten Gates 12 von Dummy-Gräben angeordnet. Die Kontaktschicht 14 vom p+-Typ ist eine Halbleiterschicht, die zum Beispiel Bor (B), Aluminium (AI) oder dergleichen als Störstellen vom p-Typ enthält, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1015/cm3 bis 1,0 × 1020/cm3.
  • Die Kontaktschicht 14 vom p+-Typ ist eine Halbleiterschicht, die so ausgebildet ist, dass sie eine höhere Konzentration von Störstellen vom p-Typ als die Basisschicht vom p-Typ in einem Oberflächenschicht-Teilbereich der Basisschicht vom p-Typ aufweist, um eine elektrische Verbindung zwischen der Emitterelektrode und der Basisschicht vom p-Typ zu verbessern, und die Kontaktschicht 14 vom p+-Typ wird in der vorliegenden Offenbarung als Teil der Basisschicht vom p-Typ beschrieben. Die Kontaktschicht 14 vom p+-Typ ist nicht notwendigerweise erforderlich, und anstelle der Kontaktschicht 14 vom p+-Typ in der Draufsicht in 3 kann eine Basisschicht vom p-Typ vorgesehen werden.
  • Wie in 3 dargestellt ist, sind im IGBT-Bereich 10 der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 drei, nebeneinander liegende Gates 12 von Dummy-Gräben neben drei, nebeneinander liegenden Gates 11 vom Aktiv-Gräben angeordnet und sind drei, nebeneinander liegende Gates 11 von Aktiv-Gräben neben drei, nebeneinander liegenden Gates 12 von Dummy-Gräben angeordnet. Wie oben beschrieben wurde, hat der IGBT-Bereich 10 eine Konfiguration, in der ein Satz von Gates 11 von Aktiv-Gräben und ein Satz von Gates 12 von Dummy-Gräben abwechselnd angeordnet sind. In 3 ist die Anzahl an Gates 11 von Aktiv-Gräben, die in einem Satz von Gates 11 von Aktiv-Gräben enthalten sind, 3 und muss nur 1 oder mehr betragen. Außerdem kann die Anzahl an Gates 12 von Dummy-Gräben, die in einem Satz von Gates 12 von Dummy-Gräben enthalten sind, 1 oder mehr sein, und die Anzahl an Gates 12 von Dummy-Gräben kann 0 betragen. Das heißt, all die im IGBT-Bereich 10 angeordneten Gräben können als das Gate 11 eines Aktiv-Grabens genutzt werden. Mit anderen Worten können die IGBT-Grabenelektroden die Elektroden 11a von Gate-Gräben sein, die ganz aus den Gates 11 von Aktiv-Gräben bestehen.
  • 4 ist eine entlang der gestrichelten Linie A-A in 3 genommene Querschnittsansicht der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 und ist eine Querschnittsansicht des IGBT-Bereichs 10. Die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 enthält eine aus einem Halbleitersubstrat geschaffene Driftschicht 1 vom n--Typ. Die Driftschicht 1 vom n--Typ ist eine Halbleiterschicht, die zum Beispiel Arsen (As) oder Phosphor (P) oder dergleichen als Störstellen vom n-Typ enthält, und die Konzentration der Störstellen vom n-Typ beträgt 1,0 × 1012/cm3 bis 1,0 × 1015/cm3. In 4 liegt das Halbleitersubstrat in einem Bereich von der Emitterschicht 13 vom n+-Typ und der Kontaktschicht 14 vom p+-Typ bis zur Kollektorschicht 16 vom p-Typ. In 4 wird auf das obere Ende auf der Papierfläche der Emitterschicht 13 vom n+-Typ und der Kontaktschicht 14 vom p+-Typ als erste Hauptoberfläche 1a des Halbleitersubstrats verwiesen und wird auf das untere Ende auf der Papierfläche der Kollektorschicht 16 vom p-Typ als zweite Hauptoberfläche 1b des Halbleitersubstrats verwiesen. Die erste Hauptoberfläche 1a des Halbleitersubstrats ist eine Hauptoberfläche auf der Seite der vorderen Oberfläche der Halbleitervorrichtung 100, und die zweite Hauptoberfläche 1b des Halbleitersubstrats ist eine Hauptoberfläche auf der Seite der rückseitigen Oberfläche der Halbleitervorrichtung 100. Im IGBT-Bereich 10, der ein Zellenbereich ist, enthält die Halbleitervorrichtung 100 eine Driftschicht 1 vom n--Typ zwischen der ersten Hauptoberfläche 1a und der der ersten Hauptoberfläche 1a gegenüberliegenden zweiten Hauptoberfläche 1b.
  • Wie in 4 dargestellt ist, ist im IGBT-Bereich 10 auf der Seite der ersten Hauptoberfläche 1a der Driftschicht 1 vom n--Typ eine Ladungsträgerakkumulationsschicht 2 vom n-Typ mit einer höheren Konzentration von Störstellen vom n-Typ als die Driftschicht 1 vom n--Typ in Kontakt mit der Driftschicht 1 vom n--Typ angeordnet. Die Ladungsträgerakkumulationsschicht 2 vom n-Typ ist eine Halbleiterschicht, die zum Beispiel Arsen (As) oder Phosphor (P) oder dergleichen als Störstellen vom n-Typ enthält, und die Konzentration der Störstellen vom n-Typ beträgt 1,0 × 1013/cm3 bis 1,0 × 1017/cm3. Das Anordnen der Ladungsträgerakkumulationsschicht 2 vom n-Typ ermöglicht, dass ein Verlust, wenn ein Strom durch den IGBT-Bereich 10 fließt, reduziert wird.
  • Die Ladungsträgerakkumulationsschicht 2 vom n-Typ wird gebildet, indem eine Ionenimplantation von Störstellen vom n-Typ in ein die Driftschicht 1 vom n--Typ bildendes Halbleitersubstrat durchgeführt wird und man dann die implantierten Störstellen vom n-Typ durch Ausheilen in das Halbleitersubstrat, das die Driftschicht 1 vom n--Typ ist, diffundieren lässt. Daher erhält man nahe der Grenze von der Driftschicht 1 vom n--Typ in Richtung der Ladungsträgerakkumulationsschicht 2 vom n-Typ eine Konzentrationsverteilung, in der die Konzentration von Störstellen vom n-Typ sanft zunimmt. In der vorliegenden Offenbarung wird eine Position, an der die Konzentration von Störstellen vom n-Typ in einer Richtung von der Driftschicht 1 vom n--Typ zur Ladungsträgerakkumulationsschicht 2 vom n-Typ, wenn man die Konzentration von Störstellen vom n-Typ von der Driftschicht 1 vom n--Typ in Richtung der Ladungsträgerakkumulationsschicht 2 vom n-Typ durch ein Ausbreitungswiderstandsverfahren (SR-Verfahren) misst, um 2 % oder mehr höher als eine durchschnittliche Störstellenkonzentration der Driftschicht 1 vom n--Typ ist, als eine Grenze zwischen der Driftschicht 1 vom n--Typ und der Ladungsträgerakkumulationsschicht 2 vom n-Typ definiert.
  • Eine Basisschicht 15 vom p-Typ ist auf der Seite der ersten Hauptoberfläche 1a der Ladungsträgerakkumulationsschicht 2 vom n-Typ angeordnet. Die Basisschicht 15 vom p-Typ ist eine Halbleiterschicht, die zum Beispiel Bor (B) oder Aluminium (AI) oder dergleichen als Störstellen vom p-Typ enthält, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1012/cm3 bis 1,0 × 1019/cm3. Die Basisschicht 15 vom p-Typ ist in Kontakt mit dem Isolierfilm 11b eines Gate-Grabens des Gates 11 eines Aktiv-Grabens. Auf der Seite der ersten Hauptoberfläche der Basisschicht 15 vom p-Typ ist eine Emitterschicht 13 vom n+-Typ in Kontakt mit dem Isolierfilm 11b eines Gate-Grabens des Gates 11 eines Aktiv-Grabens angeordnet, und im übrigen Bereich ist eine Kontaktschicht 14 vom p+-Typ angeordnet. Die Emitterschicht 13 vom n+-Typ und die Kontaktschicht 14 vom p+-Typ bilden eine erste Hauptoberfläche 1a des Halbleitersubstrats. Es ist besonders zu erwähnen, dass wie oben beschrieben die Kontaktschicht 14 vom p+-Typ ein partieller Bereich der Basisschicht vom p-Typ mit einer höheren Konzentration von Störstellen vom p-Typ als die Basisschicht 15 vom p-Typ ist, und in der vorliegenden Offenbarung wird auf die Kontaktschicht 14 vom p+-Typ und die Basisschicht 15 vom p-Typ zusammen als Basisschicht vom p-Typ verwiesen, sofern die Kontaktschicht 14 vom p+-Typ und die Basisschicht 15 vom p-Typ nicht sonderlich voneinander unterschieden werden.
  • Außerdem ist in der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 eine Pufferschicht 3 vom n-Typ mit einer höheren Konzentration von Störstellen vom n-Typ als die Driftschicht 1 vom n--Typ auf der Seite der zweiten Hauptoberfläche 1b der Driftschicht 1 vom n--Typ angeordnet. Die Pufferschicht 3 vom n-Typ ist angeordnet, um einen Punch-Through bzw. Durchgriff einer Verarmungsschicht zu unterdrücken, die sich von der Basisschicht 15 vom p-Typ zur Seite der zweiten Hauptoberfläche erstreckt, wenn die Halbleitervorrichtung 100 in einem Aus-Zustand ist. Die Pufferschicht 3 vom n-Typ kann gebildet werden, indem beispielsweise Phosphor (P) oder Protonen (H+) implantiert werden, oder kann gebildet werden, indem sowohl Phosphor als Protonen implantiert werden. Die Konzentration von Störstellen vom n-Typ der Pufferschicht 3 vom n-Typ beträgt 1,0 × 1012/cm3 bis 1,0 × 1018/cm3. Es sollte besonders erwähnt werden, dass die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 eine Konfiguration aufweisen kann, in der die Driftschicht 1 vom n--Typ auch im Bereich der in 4 dargestellten Pufferschicht 3 vom n-Typ angeordnet ist, ohne mit der Pufferschicht 3 vom n-Typ versehen zu sein. Auf die Pufferschicht 3 von n-Typ und die Driftschicht 1 vom n--Typ kann zusammen als Driftschicht verwiesen werden.
  • Die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 ist mit einer Kollektorschicht 16 vom p-Typ auf der Seite der zweiten Hauptoberfläche 1b der Pufferschicht 3 vom n-Typ versehen. Das heißt, die Kollektorschicht 16 vom p-Typ ist zwischen der Driftschicht 1 vom n--Typ und der zweiten Hauptoberfläche 1b angeordnet. Die Kollektorschicht 16 vom p-Typ ist eine Halbleiterschicht, die zum Beispiel Bor (B) oder Aluminium (AI) oder dergleichen als Störstellen vom p-Typ enthält, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1016/cm3 bis 1,0 × 1020/cm3. Die Kollektorschicht 16 vom p-Typ bildet die zweite Hauptoberfläche 1b des Halbleitersubstrats. Die Kollektorschicht 16 vom p-Typ ist nicht nur im IGBT-Bereich 10, sondern auch im Abschlussbereich 30 angeordnet, und in der Kollektorschicht 16 vom p-Typ bildet ein im Abschlussbereich 30 angeordneter Teilbereich eine Abschluss-Kollektorschicht vom p-Typ. Außerdem kann die Kollektorschicht 16 vom p-Typ so angeordnet sein, dass sie vom IGBT-Bereich 10 zumindest teilweise zum Diodenbereich 20 vorragt.
  • Wie in 4 dargestellt ist, ist in der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 ein Graben ausgebildet, der die Basisschicht 15 vom p-Typ und die Ladungsträgerakkumulationsschicht 2 vom n-Typ von der ersten Hauptoberfläche 1a des Halbleitersubstrats aus durchdringt, um die Driftschicht 1 vom n--Typ zu erreichen. Die Anordnung einer Elektrode 11a eines Gate-Grabens in dem Graben mit der Zwischenlage eines Isolierfilms 11b eines Gate-Grabens bildet ein Gate 11 eines Aktiv-Grabens. Die Elektrode 11a eines Gate-Grabens liegt der Driftschicht 1 vom n--Typ mit der Zwischenlage des Isolierfilms 11b eines Gate-Grabens gegenüber. Außerdem bildet eine Anordnung einer Elektrode 12a eines Dummy-Grabens im Graben mit der Zwischenlage eines Isolierfilms 12b eines Dummy-Grabens ein Gate 12 eines Dummy-Grabens. Die Elektrode 12a eines Dummy-Grabens liegt der Driftschicht 1 vom n--Typ mit der Zwischenlage des Isolierfilms 12b eines Dummy-Grabens gegenüber. Der Isolierfilm 11b eines Gate-Grabens des Gates 11 eines Aktiv-Grabens ist in Kontakt mit der Basisschicht 15 vom p-Typ und der Emitterschicht 13 vom n+-Typ. Das Anlegen einer Spannung zur Gate-Ansteuerung an die Elektrode 11a eines Gate-Grabens bildet einen Kanal in der Basisschicht 15 vom p-Typ in Kontakt mit dem Isolierfilm 11b eines Gate-Grabens des Gates 11 eines Aktiv-Grabens aus.
  • Wie in 4 dargestellt ist, ist ein Zwischenschicht-Isolierfilm 4 auf der Elektrode 11a eines Gate-Grabens des Gates 11 eines Aktiv-Grabens angeordnet. Ein Barrierenmetall 5 ist auf einem Bereich, wo der Zwischenschicht-Isolierfilm 4 auf der ersten Hauptoberfläche des Halbleitersubstrats nicht angeordnet ist, und auf dem Zwischenschicht-Isolierfilm 4 ausgebildet. Das Barrierenmetall 5 kann beispielsweise ein Titan (Ti) enthaltender Leiter sein und kann zum Beispiel Titannitrid oder TiSi sein, das erhalten wird, indem Titan und Silizium (Si) legiert werden. Wie in 4 dargestellt ist, steht das Barrierenmetall 5 in ohmschem Kontakt mit der Emitterschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ und der Elektrode 12a eines Dummy-Grabens und ist mit der Emitterschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ und der Elektrode 12a eines Dummy-Grabens elektrisch verbunden.
  • Auf dem Barrierenmetall 5 ist eine Emitterelektrode 6 angeordnet. Die Emitterelektrode 6 kann beispielsweise aus einer Aluminiumlegierung wie etwa einer Aluminium-Silizium-Legierung (einer Al-Si-basierten Legierung) gebildet sein oder kann eine Elektrode sein, die eine Vielzahl von Schichten von Metallfilmen aufweist, in denen ein Plattierungsfilm auf einer aus einer Aluminiumlegierung gebildeten Elektrode durch stromlose Plattierung oder elektrolytische Plattierung ausgebildet ist. Der durch stromlose Plattierung oder elektrolytische Plattierung gebildete Plattierungsfilm kann zum Beispiel ein Nickel-(Ni-)Plattierungsfilm oder ein Kupfer-(Cu-)Plattierungsfilm sein. Wenn es einen Bereich, der zwischen benachbarten Zwischenschicht-Isolierfilmen 4 oder dergleichen sehr klein ist und in dem eine bevorzugte Einbettung nicht erzielt werden kann, in der Emitterelektrode 6 gibt, kann außerdem Wolfram mit einer besseren Einbettbarkeit als die Emitterelektrode 6 in dem sehr kleinen Bereich angeordnet werden und kann die Emitterelektrode 6 auf dem Wolfram angeordnet werden.
  • Es sollte besonders erwähnt werden, dass die Emitterelektrode 6 auf der Emitterschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ und der Elektrode 12a eines Dummy-Grabens angeordnet sein kann, ohne dass das Barrierenmetall 5 vorgesehen ist. Außerdem kann das Barrierenmetall 5 nur auf einer Halbleiterschicht vom n-Typ wie etwa der Emitterschicht 13 vom n+-Typ angeordnet werden. Auf das Barrierenmetall 5 und die Emitterelektrode 6 kann zusammen als Emitterelektrode verwiesen werden. Es sollte besonders erwähnt werden, dass, obwohl 4 die Konfiguration darstellt, in der der Zwischenschicht-Isolierfilm 4 auf der Elektrode 12a eines Dummy-Grabens des Gates 12 eines Dummy-Grabens nicht angeordnet ist, der Zwischenschicht-Isolierfilm 4 auf der Elektrode 12a eines Dummy-Grabens des Gates 12 eines Dummy-Grabens ausgebildet werden kann. Wenn der Zwischenschicht-Isolierfilm 4 auf der Elektrode 12a eines Dummy-Grabens des Gates 12 eines Dummy-Grabens ausgebildet wird, können die Emitterelektrode 6 und die Elektrode 12a eines Dummy-Grabens in einem von dem in 4 dargestellten Querschnitt verschiedenen Querschnitt elektrisch verbunden sein.
  • Eine Kollektorelektrode 7 ist auf der Seite der zweiten Hauptoberfläche 1b der Kollektorschicht 16 vom p-Typ angeordnet. Ähnlich der Emitterelektrode 6 kann die Kollektorelektrode 7 aus einer Aluminiumlegierung oder einer Aluminiumlegierung und einem Plattierungsfilm geschaffen sein. Außerdem kann die Kollektorelektrode 7 eine Konfiguration aufweisen, die sich von jener der Emitterelektrode 6 unterscheidet. Die Kollektorelektrode 7 steht in ohmschem Kontakt mit der Kollektorschicht 16 vom p-Typ und ist mit der Kollektorschicht 16 vom p-Typ elektrisch verbunden.
  • 5 ist eine entlang der gestrichelten Linie B-B in 3 genommene Querschnittsansicht der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 und ist eine Querschnittsansicht des IGBT-Bereichs 10. Die entlang einer gestrichelten Linie B-B in 5 genommene Querschnittsansicht unterscheidet sich von der entlang einer in 4 dargestellten gestrichelten Linie A-A genommenen Querschnittsansicht dadurch, dass die Emitterschicht 13 vom n+-Typ, die auf der Seite der ersten Hauptoberfläche de Halbleitersubstrats in Kontakt mit Gate 11 eines Aktiv-Grabens angeordnet ist, nicht zu sehen ist. Das heißt, wie in 3 dargestellt ist, ist die Emitterschicht 13 vom n+-Typ auf der Seite der ersten Hauptoberfläche 1a der Basisschicht vom p-Typ selektiv angeordnet. Es sollte besonders erwähnt werden, dass die Basisschicht vom p-Typ, auf die hier verwiesen wird, eine Basisschicht vom p-Typ ist, auf die sich die Basisschicht 15 vom p-Typ und die Kontaktschicht 14 vom p+-Typ gemeinsam beziehen.
  • 6 ist eine partiell vergrößerte Draufsicht, die eine Konfiguration eines Diodenbereichs einer Halbleitervorrichtung darstellt, die ein RC-IGBT ist. Außerdem sind 7 und 8 Querschnittsansichten, die eine Konfiguration eines Diodenbereichs einer Halbleitervorrichtung darstellen, die ein RC-IGBT ist. 6 ist eine vergrößerte Ansicht eines von einer gestrichelten Linie 83 umgebenen Bereichs in der in 1 dargestellten Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101. 7 ist eine entlang einer in 6 dargestellten gestrichelten Linie C-C genommene Querschnittsansicht der Halbleitervorrichtung 100. 8 ist eine entlang einer in 6 dargestellten gestrichelten Linie D-D genommene Querschnittsansicht der Halbleitervorrichtung 100.
  • Das Gate 21 eines Diodengrabens erstreckt sich entlang der ersten Hauptoberfläche 1a der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 in einer zweiten Richtung (Links-Rechts-Richtung auf der Papierfläche), die zu der ersten Richtung orthogonal ist, in der der IGBT-Bereich 10 und der Diodenbereich 20 nebeneinander liegen. Das Gate 21 eines Diodengrabens wird gebildet, indem eine Elektrode 21a eines Diodengrabens in einem im Halbleitersubstrat des Diodenbereichs 20 ausgebildeten Graben mit der Zwischenlage eines Isolierfilms 21b eines Diodengrabens angeordnet wird. Die Elektrode 21a eines Diodengrabens liegt mit der Zwischenlage des Isolierfilms 21b eines Diodengrabens der Driftschicht 1 vom n--Typ gegenüber.
  • Eine Kontaktschicht 24 vom p+-Typ und eine Anodenschicht 25 vom p-Typ sind zwischen den zwei benachbarten Gates 21 von Diodengräben angeordnet. Die Kontaktschicht 24 vom p+-Typ ist eine Halbleiterschicht, die zum Beispiel Bor oder Aluminium als Störstellen vom p-Typ enthält, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1015/cm3 bis 1,0 × 1020/cm3. Die Anodenschicht 25 vom p-Typ ist eine Halbleiterschicht, die zum Beispiel Bor oder Aluminium als Störstellen vom p-Typ enthält, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1012/cm3 bis 1,0 × 1019/cm3. Die Kontaktschicht 24 vom p+-Typ und die Anodenschicht 25 vom p-Typ sind in der zweiten Richtung, die die longitudinale Richtung des Gates 21 eines Diodengrabens ist, abwechselnd angeordnet.
  • 7 ist eine entlang einer gestrichelten Linie C-C in 6 genommene Querschnittsansicht der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 und ist eine Querschnittsansicht des Diodenbereichs 20. Die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 weist ähnlich dem IGBT-Bereich 10 die aus einem Halbleitersubstrat geschaffene Driftschicht 1 vom n--Typ auch im Diodenbereich 20 auf. Die Driftschicht 1 vom n--Typ im Diodenbereich 20 und die Driftschicht 1 vom n--Typ im IGBT-Bereich 10 sind durchgehend und integral ausgebildet und sind aus dem gleichen Halbleitersubstrat gebildet. In 7 reicht das Halbleitersubstrat von der Kontaktschicht 24 vom p+-Typ vom p-Typ bis zur Kathodenschicht 26 vom n+-Typ. In 7 wird auf das obere Ende auf der Papierfläche der Kontaktschicht 24 vom p+-Typ als erste Hauptoberfläche 1a des Halbleitersubstrats verwiesen und wird auf das untere Ende auf der Papierfläche der Kathodenschicht 26 vom n+-Typ als zweite Hauptoberfläche 1b des Halbleitersubstrats verwiesen. Die erste Hauptoberfläche 1a des Diodenbereichs 20 und die erste Hauptoberfläche 1a des IGBT-Bereichs 10 sind koplanar, und die zweite Hauptoberfläche 1b des Diodenbereichs 20 und die zweite Hauptoberfläche 1b des IGBT-Bereichs 10 sind koplanar.
  • Wie in 7 dargestellt ist, ist anders als im IGBT-Bereich 10 im Diodenbereich 20 eine Anodenschicht 25 vom p-Typ auf der Seite der ersten Hauptoberfläche 1a der Driftschicht 1 vom n--Typ angeordnet. Die Anodenschicht 25 vom p-Typ ist zwischen der Driftschicht 1 vom n--Typ und der ersten Hauptoberfläche 1a angeordnet. Die Anodenschicht 25 vom p-Typ ist bis zu einer von der ersten Hauptoberfläche 1a aus tieferen Position als die Grenze zwischen der Ladungsträgerakkumulationsschicht 2 vom n-Typ und der Driftschicht 1 vom n--Typ im IGBT-Bereich 10 angeordnet. Das heißt, die Tiefe von der ersten Hauptoberfläche 1a aus bis zu der Position der Grenze zwischen der Anodenschicht 25 vom p-Typ und der Driftschicht 1 vom n--Typ ist größer als die Tiefe von der ersten Hauptoberfläche 1a bis zur Position der Grenze zwischen der Ladungsträgerakkumulationsschicht 2 vom n-Typ und der Driftschicht 1 vom n--Typ. Wie oben beschrieben wurde, ermöglicht ein Ausbilden der Anodenschicht 25 vom p-Typ bis zu einer tieferen Position als die Ladungsträgerakkumulationsschicht 2 vom n-Typ, dass die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 eine Konzentration eines elektrischen Feldes auf der Ladungsträgerakkumulationsschicht 2 vom n-Typ unterdrückt und eine Abnahme der Stehspannung unterdrückt.
  • Die Anodenschicht 25 vom p-Typ ist eine Halbleiterschicht, die zum Beispiel Bor (B), Aluminium (AI) oder dergleichen als Störstellen vom p-Typ enthält, die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1012/cm3 bis 1,0 × 1019/cm3 und die Konzentration von Störstellen vom p-Typ der Anodenschicht vom p-Typ ist höher als die Konzentration von Störstellen vom n-Typ der Ladungsträgerakkumulationsschicht 2 vom n-Typ des IGBT-Bereichs 10. Die Anodenschicht 25 vom p-Typ kann die gleiche Konzentration von Störstellen vom p-Typ wie die Basisschicht 15 vom p-Typ des IGBT-Bereichs 10 aufweisen. Außerdem kann ein Verringern der Konzentration von Störstellen vom p-Typ der Anodenschicht 25 vom p-Typ gegenüber der Konzentration von Störstellen vom p-Typ der Basisschicht 15 vom p-Typ des IGBT-Bereichs 10 die Menge an Löchern reduzieren, die während eines Diodenbetriebs in den Diodenbereich 20 injiziert werden. Eine Reduzierung der Menge an Löchern, die während eines Diodenbetriebs injiziert werden, ermöglicht, dass der Erholungsverlust während eines Diodenbetriebs reduziert wird.
  • Eine Kontaktschicht 24 vom p+-Typ ist auf der Seite der ersten Hauptoberfläche 1a der Anodenschicht 25 vom p-Typ angeordnet. Die Konzentration von Störstellen vom p-Typ der Kontaktschicht 24 vom p+-Typ kann die gleiche wie die Konzentration von Störstellen vom p-Typ der Kontaktschicht 14 vom p+-Typ des IGBT-Bereichs 10 sein oder sich von dieser unterscheiden. Die Kontaktschicht 24 vom p+-Typ bildet die erste Hauptoberfläche 1a des Halbleitersubstrats. Es sollte besonders erwähnt werden, dass die Kontaktschicht 24 vom p+-Typ ein Bereich mit einer höheren Konzentration von Störstellen vom p-Typ als die Anodenschicht 25 vom p-Typ ist, auf die Kontaktschicht 24 vom p+-Typ und die Anodenschicht 25 vom p-Typ einzeln verwiesen werden kann, wenn sie unterschieden werden müssen, oder auf die Kontaktschicht 24 vom p+-Typ und die Anodenschicht 25 vom p-Typ zusammen als Anodenschicht vom p-Typ verwiesen werden kann.
  • Wie in 7 dargestellt ist, ist außerdem ähnlich dem IGBT-Bereich 10 auch im Diodenbereich 20 der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 die Pufferschicht 3 vom n-Typ auf der Seite der zweiten Hauptoberfläche 1b der Driftschicht 1 vom n--Typ angeordnet. Die Pufferschicht 3 vom n-Typ des Diodenbereichs 20 kann durchgehend und integral mit der Pufferschicht 3 vom n-Typ des IGBT-Bereichs 10 ausgebildet sein. Auf die Driftschicht 1 vom n--Typ und die Pufferschicht 3 vom n-Typ kann zusammen als Driftschicht verwiesen werden.
  • Der Diodenbereich 20 ist auf der Seite der zweiten Hauptoberfläche 1b der Pufferschicht 3 vom n-Typ mit einer Kathodenschicht 26 vom n+-Typ versehen. Die Kathodenschicht 26 vom n+-Typ ist zwischen der Driftschicht 1 vom n--Typ und der zweiten Hauptoberfläche 1b angeordnet. Die Kathodenschicht 26 ist eine Halbleiterschicht, die zum Beispiel Arsen (As) oder Phosphor (P) oder dergleichen als Störstellen vom n-Typ enthält, und die Konzentration der Störstellen vom n-Typ beträgt 1,0 × 1016/cm3 bis 1,0 × 1021/cm3. Die Kathodenschicht 26 vom n+-Typ ist in einem Teil oder dem gesamten Bereich des Diodenbereichs 20 angeordnet. Die Kathodenschicht 26 vom n+-Typ bildet die zweite Hauptoberfläche 1b des Halbleitersubstrats. Es sollte besonders erwähnt werden, dass, obgleich nicht dargestellt, eine Störstelle vom p-Typ ferner selektiv in den Bereich implantiert werden kann, in dem die Kathodenschicht 26 vom n+-Typ wie oben beschrieben ausgebildet ist, und die Kathodenschicht vom p+-Typ unter Verwendung eines Teils des Bereichs, wo die Kathodenschicht 26 vom n+-Typ ausgebildet ist, als ein Halbleiter vom p-Typ angeordnet werden kann. Beispielsweise können eine Kathodenschicht vom n+-Typ und eine Kathodenschicht vom p+-Typ entlang der zweiten Hauptoberfläche 1b des Halbleitersubstrats abwechselnd angeordnet werden, und eine Diode mit dieser Konfiguration ist als Diode mit entspannten Kathodenfeld (RFC) bekannt.
  • Wie in 7 dargestellt ist, ist ein Graben, der die Anodenschicht 25 vom p-Typ von der ersten Hauptoberfläche 1a des Halbleitersubstrats aus durchdringt, um die Driftschicht 1 vom n--Typ zu erreichen, im Diodenbereich 20 der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 ausgebildet. Die Anordnung der Elektrode 21a eines Diodengrabens im Graben des Diodenbereichs 20 mit der Zwischenlage des Isolierfilms 21b eines Diodengrabens bildet ein Gate 21 eines Diodengrabens. Die Elektrode 21a eines Diodengrabens liegt der Driftschicht 1 vom n--Typ mit der Zwischenlage des Isolierfilms 21b eines Diodengrabens gegenüber.
  • Wie in 7 dargestellt ist, ist ein Barrierenmetall 5 auf der Elektrode 21a eines Diodengrabens und der Kontaktschicht 24 vom p+-Typ angeordnet. Das Barrierenmetall 5 steht in ohmschem Kontakt mit der Elektrode 21a eines Diodengrabens und der Kontaktschicht 24 vom p+-Typ und ist mit der Elektrode 21a eines Diodengrabens und der Kontaktschicht 24 vom p+-Typ elektrisch verbunden. Das Barrierenmetall 5 kann die gleiche Konfiguration wie das Barrierenmetall 5 im IGBT-Bereich 10 aufweisen. Eine Emitterelektrode 6 ist auf dem Barrierenmetall 5 angeordnet. Die im Diodenbereich 20 angeordnete Emitterelektrode 6 ist mit der im IGBT-Bereich 10 angeordneten Emitterelektrode 6 durchgehend ausgebildet. Es sollte besonders erwähnt werden, dass wie im Fall des IGBT-Bereichs 10 die Elektrode 21 eines Diodengrabens und die Kontaktschicht 24 vom p+-Typ mit der Emitterelektrode 6 in ohmschen Kontakt gebracht werden können, ohne das das Barrierenmetall 5 angeordnet wird. Außerdem kann das Barrierenmetall 5 im IGBT-Bereich 10 angeordnet werden und muss das Barrierenmetall 5 im Diodenbereich 20 nicht angeordnet werden. Zu dieser Zeit kann die Konzentration von Störstellen vom p-Typ der Anodenschicht vom p-Typ des Diodenbereichs 20 geringer sein als die Konzentration von Störstellen vom p-Typ der Basisschicht vom p-Typ des IGBT-Bereichs 10.
  • Es sollte besonders erwähnt werden, dass, obgleich 7 die Konfiguration zeigt, in der der Zwischenschicht-Isolierfilm 4 auf der Elektrode 21a eines Diodengrabens des Gates 21 eines Diodengrabens nicht angeordnet ist, ein Zwischenschicht-Isolierfilm 4 auf der Elektrode 21a eines Diodengrabens des Gates 21 eines Diodengrabens ausgebildet werden kann. Wenn der Zwischenschicht-Isolierfilm 4 auf der Elektrode 21a eines Diodengrabens des Gates 21 eines Diodengrabens ausgebildet wird, können die Emitterelektrode 6 und die Elektrode 21a eines Diodengrabens in einem vom in 7 dargestellten Querschnitt verschiedenen Querschnitt elektrisch verbunden sein.
  • Eine Kollektorelektrode 7 ist auf der Seite der zweiten Hauptoberfläche der Kathodenschicht 26 vom n+-Typ angeordnet. Wie bei der Emitterelektrode 6 ist die Kollektorelektrode 7 des Diodenbereichs 20 mit der im IGBT-Bereich 10 angeordneten Kollektorelektrode 7 durchgehend ausgebildet. Die Kollektorelektrode 7 steht in ohmschem Kontakt mit der Kathodenschicht 26 vom n+-Typ und mit der Kathodenschicht 26 vom n+-Typ elektrisch verbunden.
  • 8 ist eine entlang einer gestrichelten Linie D-D in 6 genommene Querschnittsansicht der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 und ist eine Querschnittsansicht des Diodenbereichs 20. 8 unterscheidet sich von der entlang einer in 7 dargestellten gestrichelten Linie C-C genommenen Querschnittsansicht dadurch, dass die Kontaktschicht 24 vom p+-Typ zwischen der Anodenschicht 25 vom p-Typ und dem Barrierenmetall 5 nicht angeordnet ist und die Anodenschicht 25 vom p-Typ die erste Hauptoberfläche des Halbleitersubstrats bildet. Das heißt, die in 7 dargestellte Kontaktschicht 24 vom p+-Typ ist auf der Seite der ersten Hauptoberfläche der Anodenschicht 25 vom p-Typ selektiv angeordnet.
  • 9 ist eine Querschnittsansicht, die eine Konfiguration einer Grenze zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung darstellt, die ein RC-IGBT ist. 9 ist eine entlang einer gestrichelten Linie G-G in der in 1 dargestellten Halbleitervorrichtung 100 oder der in 2 dargestellten Halbleitervorrichtung 101 genommene Querschnittsansicht.
  • Wie in 9 dargestellt ist, weist die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 einen Grenzbereich 50 zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 auf. Der Grenzbereich 50 ist zwischen einer dem Diodenbereich 20 am nächsten gelegenen IGBT-Grabenelektrode unter IGBT-Grabenelektroden, was ein allgemeiner Ausdruck für die Elektrode 11a eines Gate-Grabens und die Elektrode 12a eines Dummy-Grabens des IGBT-Bereichs 10 ist, und einer dem IGBT-Bereich 10 am nächsten gelegenen Elektrode eines Diodengrabens unter den Elektroden 21a von Diodengräben des Diodenbereichs 20 angeordnet.
  • In der vorliegenden Offenbarung ist die IGBT-Grabenelektrode eine Grabenelektrode, die in einem Graben, der die Basisschicht 15 vom p-Typ von der ersten Hauptoberfläche 1a des Halbleitersubstrats aus durchdringt, um die Driftschicht 1 vom n--Typ zu erreichen, mit der Zwischenlage eines Isolierfilms angeordnet ist, und beide seitliche Oberflächen der IGBT-Grabenelektrode, die einander gegenüberliegen, liegen der Basisschicht 15 vom p-Typ mit der Zwischenlage des Isolierfilms gegenüber. Die IGBT-Grabenelektrode ist die Elektrode 11a eines Gate-Grabens oder die Elektrode 12a eines Dummy-Grabens, und, wenn auf die Elektrode 11a eines Gate-Grabens und die Elektrode 12a eines Dummy-Grabens verwiesen wird, ohne sie voneinander zu unterscheiden, wird auf sie in der vorliegenden Offenbarung als IGBT-Grabenelektrode verwiesen.
  • Außerdem ist in der vorliegenden Offenbarung die Elektrode 21a eines Diodengrabens eine Grabenelektrode, die mit der Zwischenlage eines Isolierfilms in einem Graben angeordnet ist, der die Anodenschicht 25 vom p-Typ von der ersten Hauptoberfläche 1a des Halbleitersubstrats aus durchdringt, um die Driftschicht 1 vom n--Typ zu erreichen, und beide seitliche Oberflächen der Elektrode 21a eines Diodengrabens, die einander gegenüberliegen, liegen der Anodenschicht 25 vom p-Typ mit der Zwischenlage des Isolierfilms gegenüber. Wie in 9 dargestellt ist, ist außerdem die Elektrode 21a eines Diodengrabens eine Elektrode eines Diodengrabens, worin die Kathodenschicht 26 vom n+-Typ auf der Seite der zweiten Hauptoberfläche 1b der Anodenschicht 25 vom p-Typ positioniert ist, die der seitlichen Oberfläche mit der Zwischenlage des Isolierfilms gegenüberliegt.
  • Wie in 9 dargestellt ist, weist der Grenzbereich 50 eine Kollektorschicht 16 vom p-Typ zwischen der Driftschicht 1 vom n--Typ und der zweiten Hauptoberfläche 1b auf. Die Grenze zwischen dem Grenzbereich 50 und dem Diodenbereich 20 kann als Grenze zwischen der Kollektorschicht 16 vom p-Typ und der Kathodenschicht 26 vom n+-Typ definiert werden, die auf der Seite der zweiten Hauptoberfläche 1b angeordnet sind. Wie oben beschrieben wurde, ermöglicht ein Anordnen der Kollektorschicht 16 vom p-Typ im Grenzbereich 50 zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20, den Abstand zwischen der Kathodenschicht 26 vom n+-Typ des Diodenbereichs 20 und dem Gate 11 eines Aktiv-Grabens des IGBT-Bereichs 10 zu vergrößern und zu verhindern, dass ein Strom von einem dem Gate 11 eines Aktiv-Grabens des IGBT-Bereichs 10 benachbart ausgebildeten Kanal zur Kathodenschicht 26 vom n+-Typ fließt, selbst wenn eine Spannung zur Gate-Ansteuerung während eines Betriebs einer Reflux-Diode an die Elektrode 11a eines Gate-Grabens angelegt wird.
  • 10 ist eine Querschnittsansicht, die eine Konfiguration einer Grenze zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung darstellt, die ein anderer RC-IGBT ist. Wie bei 9 ist 10 eine entlang einer gestrichelten Linie G-G in der in 1 dargestellten Halbleitervorrichtung 100 oder der in 2 dargestellten Halbleitervorrichtung 102 genommene Querschnittsansicht. In 9 ist keine Grabenelektrode im Grenzbereich 50 angeordnet; jedoch können, wie in 10 dargestellt ist, im Grenzbereich 50 eine oder mehr Elektroden 51a von Grenzgräben angeordnet werden, die mit der Zwischenlage eines Isolierfilms in einem Graben angeordnet sind, der von der ersten Hauptoberfläche 1a bis zur Driftschicht vom n--Typ reicht. Die Breite U1 des Grenzbereichs 50 kann zum Beispiel 100 µm betragen. Es sollte besonders erwähnt werden, dass je nach der Anwendung der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101, die ein RC-IGBT ist, die Breite U1 ein kleinerer Abstand als 100 µm sein kann oder die gleiche Breite wie der Abstand zwischen den einander benachbarten Gräben sein kann.
  • Wie in 9 und 10 dargestellt ist, sind in der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 die Ladungsträgerakkumulationsschicht 2 vom n-Typ und die Anodenschicht 25 vom p-Typ im Grenzbereich 50 miteinander in Kontakt. Außerdem ist die Grenze zwischen der Anodenschicht 25 vom p-Typ und der Driftschicht 1 vom n--Typ an einer von der ersten Hauptoberfläche 1a aus tieferen Position als die Grenze zwischen der Ladungsträgerakkumulationsschicht 2 vom n-Typ und der Driftschicht 1 vom n--Typ angeordnet. In der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 der vorliegenden Offenbarung wird, da die Anodenschicht 25 vom p-Typ bis zu einer tieferen Position als die Ladungsträgerakkumulationsschicht 2 vom n-Typ angeordnet ist, eine Konzentration eines elektrischen Feldes auf der Ladungsträgerakkumulationsschicht 2 vom n-Typ unterdrückt, so dass eine Abnahme der Stehspannung unterdrückt werden kann. In 10 ist die Position, an der die Ladungsträgerakkumulationsschicht 2 vom n-Typ und die Anodenschicht 25 vom p-Typ miteinander in Kontakt sind, zwischen der Elektrode 12a eines Dummy-Grabens, die eine dem Diodenbereich 20 am nächsten gelegene IGBT-Grabenelektrode ist, und der Elektrode 50a eines Grenzgrabens vorgesehen; die Position, an der die Ladungsträgerakkumulationsschicht 2 vom n-Typ und die Anodenschicht 25 vom p-Typ miteinander in Kontakt sind, ist jedoch nicht sonderlich eingeschränkt, solange die Position innerhalb des Grenzbereichs 50 liegt.
  • Es sollte besonders erwähnt werden, dass in 9 und 10 die dem Diodenbereich 20 am nächsten gelegene IGBT-Grabenelektrode die Elektrode 12a eines Dummy-Grabens ist, die mit der Emitterelektrode 6 elektrisch verbunden ist, aber die dem Diodenbereich 20 am nächsten gelegene IGBT-Grabenelektrode die Elektrode 11a eines Gate-Grabens sein kann, die mit dem Gate-Pad 41c elektrisch verbunden ist. Wie in 9 und 10 dargestellt ist, ermöglicht die Nutzung der dem Diodenbereich 20 am nächsten gelegenen IGBT-Grabenelektrode als die mit der Emitterelektrode 6 elektrisch verbundene Elektrode 12a eines Dummy-Grabens zu verhindern, dass der Grenzbereich 50 zum Schaltvorgang beiträgt, so dass es möglich ist, eine Abnahme der Stehspannung zu unterdrücken, während ein Einfluss auf den Schaltbetrieb des Grenzbereichs 50 unterdrückt wird.
  • 11A und 11B sind Querschnittsansichten, die eine Konfiguration eines Abschlussbereichs einer Halbleitervorrichtung darstellen, die ein RC-IGBT ist. 11A ist eine entlang einer gestrichelten Linie E-E in 1 oder 2 genommene Querschnittsansicht und ist eine Querschnittsansicht vom IGBT-Bereich 10 zum Abschlussbereich 30. Außerdem ist 11B eine entlang einer gestrichelten Linie F-F in 1 genommene Querschnittsansicht und ist eine Querschnittsansicht vom Diodenbereich 20 zum Abschlussbereich 30.
  • Wie in 11A und 11B dargestellt ist, enthält der Abschlussbereich 30 der Halbleitervorrichtung 100 eine Driftschicht 1 vom n--Typ zwischen der ersten Hauptoberfläche 1a und der zweiten Hauptoberfläche 1b des Halbleitersubstrats. Die erste Hauptoberfläche 1a und die zweite Hauptoberfläche 1b des Abschlussbereichs 30 sind koplanar mit der ersten Hauptoberfläche 1a bzw. der zweiten Hauptoberfläche 1b des IGBT-Bereichs 10 und des Diodenbereichs 20. Außerdem hat die Driftschicht 1 vom n--Typ im Abschlussbereich 30 die gleiche Konfiguration wie die Driftschicht 1 vom n--Typ in dem IGBT-Bereich 10 und dem Diodenbereich 20 und ist durchgehend und integral ausgebildet.
  • Eine Abschluss-Wannenschicht 31 vom p-Typ ist auf der Seite der ersten Hauptoberfläche 1a der Driftschicht 1 vom n--Typ, das heißt zwischen der ersten Hauptoberfläche 1a des Halbleitersubstrats und der Driftschicht 1 vom n--Typ, angeordnet. Die Abschluss-Wannenschicht 31 vom p-Typ ist eine Halbleiterschicht, die zum Beispiel Bor (B), Aluminium (AI) oder dergleichen als Störstellen vom p-Typ enthält, und die Konzentration der Störstellen vom p-Typ beträgt 1,0 × 1014/cm3 bis 1,0 × 1019/cm3. Die Abschluss-Wannenschicht 31 vom p-Typ ist so angeordnet, dass sie einen den IGBT-Bereich 10 und den Diodenbereich 20 enthaltenden Zellenbereich umgibt. Die Abschluss-Wannenschicht 31 vom p-Typ ist bis zu einer tieferen Position als die Ladungsträgerakkumulationsschicht vom n-Typ ausgebildet und ist bis zu einer tieferen Position als die in dem IGBT-Bereich 10 und dem Diodenbereich 20 ausgebildeten Gräben ausgebildet. Die Abschluss-Wannenschichten 31 vom p-Typ sind in einer Vielzahl von Ringformen angeordnet, und die Anzahl der Abschluss-Wannenschichten 31 vom p-Typ, die vorgesehen werden sollen, wird entsprechend der Stehspannungsauslegung der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 geeignet ausgewählt. Außerdem ist eine Kanalstoppschicht 32 vom n+-Typ auf der Seite des weiter außen gelegenen Randes der Abschluss-Wannenschicht 31 vom p-Typ angeordnet, und die Kanalstoppschicht 32 vom n+-Typ umgibt die Abschluss-Wannenschicht 31 vom p-Typ.
  • Eine Abschluss-Kollektorschicht 16a vom p-Typ ist zwischen der Driftschicht 1 vom n--Typ und der zweiten Hauptoberfläche 1b des Halbleitersubstrats angeordnet. Die Abschluss-Kollektorschicht 16a vom p-Typ ist mit der im Zellenbereich angeordneten Kollektorschicht 16 vom p-Typ durchgehend und integral ausgebildet. Daher kann die Abschluss-Kollektorschicht 16a vom p-Typ in eine Kollektorschicht 16 vom p-Typ einbezogen werden und als eine solche bezeichnet werden. Außerdem ist in der Konfiguration, in der der Diodenbereich 20 wie in der in 1 dargestellten Halbleitervorrichtung 100 dem Abschlussbereich 30 benachbart angeordnet ist, wie in 11B dargestellt ist, die Abschluss-Kollektorschicht 16a vom p-Typ so angeordnet, dass der Endteilbereich auf der Seite des Diodenbereichs 20 um den Abstand U2 in Richtung des Diodenbereichs 20 vorragt. Wie oben beschrieben wurde, ermöglicht ein Anordnen der Abschluss-Kollektorschicht 16a vom p-Typ, so dass sie in Richtung des Diodenbereichs 20 vorragt, den Abstand zwischen der Kathodenschicht 26 vom n+-Typ des Diodenbereichs 20 und der Abschluss-Wannenschicht 31 vom p-Typ zu vergrößern und zu verhindern, dass die Abschluss-Wannenschicht 31 vom p-Typ als Anode einer Diode arbeitet. Der Abstand U2 kann zum Beispiel 100 µm betragen.
  • Eine Kollektorelektrode 7 ist auf der zweiten Hauptoberfläche 1b des Halbleitersubstrats angeordnet. Die Kollektorelektrode 7 ist von einem den IGBT-Zellenbereich 10 und den Diodenbereich 20 enthaltenden Zellenbereich bis zum Abschlussbereich 30 durchgehend und integral ausgebildet. Auf der anderen Seite sind eine sich vom Zellenbereich aus durchgehend erstreckende Emitterelektrode 6 und eine von der Emitterelektrode 6 getrennte Abschlusselektrode 6a auf der ersten Hauptoberfläche des Halbleitersubstrats im Abschlussbereich 30 angeordnet.
  • Die Emitterelektrode 6 und die Abschlusselektrode 6a sind durch den halbisolierenden Film 33 miteinander elektrisch verbunden. Der halbisolierende Film 33 kann zum Beispiel ein halbisolierender Siliziumnitrid-(sinSiN-)Film sein. Die Abschlusselektrode 6a und die Abschluss-Wannenschicht 31 vom p-Typ und die Kanalstoppschicht 32 vom n+-Typ sind durch ein Kontaktloch miteinander elektrisch verbunden, das in dem auf der ersten Hauptoberfläche des Abschlussbereichs 30 angeordneten Zwischenschicht-Isolierfilm 4 ausgebildet ist. Außerdem ist im Abschlussbereich 30 ein Abschluss-Schutzfilm 34 angeordnet, um die Emitterelektrode 6, die Abschlusselektrode 6a und den halbisolierenden Film 33 zu bedecken. Der Abschluss-Schutzfilm 34 kann aus beispielsweise Polyimid gebildet sein.
  • Als Nächstes wird ein Verfahren zum Herstellen der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 der vorliegenden Offenbarung beschrieben.
  • 12A bis 19B sind Diagramme, die ein Verfahren zum Herstellen einer Halbleitervorrichtung darstellen, die ein RC-IGBT ist. 12A bis 17B sind Diagramme, die Schritte zum Ausbilden der Seite der vorderen Oberfläche der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 darstellen, und 18A bis 19B sind Diagramme, die Schritte zum Ausbilden der Seite der rückseitigen Oberfläche der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 darstellen.
  • Zunächst wird, wie in 12A dargestellt ist, ein die Driftschicht 1 vom n--Typ bildendes Halbleitersubstrat präpariert. Für das Halbleitersubstrat kann beispielsweise ein mittels eines Zonenschmelz- bzw. Floating-Zone-(FZ-)Verfahrens hergestellter sogenannter FZ-Wafer oder ein mittels eines Czochralski-Verfahrens mit angelegtem Magnetfeld (MCZ) hergestellter sogenannter MCZ-Wafer verwendet werden und kann ein Störstellen vom n-Typ enthaltender Wafer vom n-Typ verwendet werden. Die Konzentration der im Halbleitersubstrat enthaltenen Störstellen vom n-Typ wird entsprechend der Stehspannung der herzustellenden Halbleitervorrichtung geeignet ausgewählt. In einer Halbleitervorrichtung mit einer Stehspannung von 1200 V wird beispielsweise die Konzentration der Störstellen vom n-Typ so eingestellt, dass der spezifische Widerstand der das Halbleitersubstrat bildenden Driftschicht 1 vom n--Typ etwa 40 bis 120 Ω·cm beträgt. Wie in 12A dargestellt ist, ist im Schritt zum Präparieren des Halbleitersubstrats das gesamte Halbleitersubstrat die Driftschicht 1 vom n--Typ. Jedoch werden Störstellenionen vom p-Typ oder n-Typ von der Seite der ersten Hauptoberfläche 1a oder der Seite der zweiten Hauptoberfläche 1b dieses Halbleitersubstrats aus implantiert, und diese lässt man dann mittels einer Wärmebehandlung oder dergleichen in das Halbleitersubstrat diffundieren, um eine Halbleiterschicht vom p-Typ oder n-Typ auszubilden, und die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 wird hergestellt.
  • Wie in 12A dargestellt ist, weist das die Driftschicht 1 vom n--Typ bildende Halbleitersubstrat einen Bereich auf, der der IGBT-Bereich 10, der Diodenbereich 20 und der Grenzbereich 50 sein soll. Obgleich nicht dargestellt, ist außerdem ein Bereich, der der Abschlussbereich 30 sein soll, um den Bereich herum angeordnet, der der IGBT-Bereich 10, der Diodenbereich 20 und der Grenzbereich 50 sein soll. Im Folgenden wird hierin vorwiegend ein Verfahren zum Herstellen der Konfigurationen des IGBT-Bereichs 10, des Diodenbereichs 20 und des Grenzbereichs 50 der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 beschrieben; jedoch kann der Abschlussbereich 30 der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 durch ein allgemein bekanntes Herstellungsverfahren hergestellt werden. Wenn beispielsweise der FLR mit der Abschluss-Wannenschicht 31 vom p-Typ als die eine Stehspannung haltende Struktur im Abschlussbereich 30 ausgebildet wird, kann der FLR gebildet werden, indem Störstellenionen vom p-Typ vor einer Prozessierung des IGBT-Bereichs 10 und des Diodenbereichs 20 der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 implantiert werden, oder kann gebildet werden, indem Störstellenionen vom p-Typ gleichzeitig implantiert werden, wenn eine Ionenimplantation von Störstellen vom p-Typ in den IGBT-Bereich 10 oder den Diodenbereich 20 der Halbleitervorrichtung 100 durchgeführt wird.
  • Wie in 12B dargestellt ist, wird als Nächstes eine Resistmaske 60, die eine erste Resistmaske ist, auf der ersten Hauptoberfläche 1a des Bereichs, der der Diodenbereich 20 des Halbleitersubstrats sein soll, ausgebildet und wird eine Maskenprozessierung durchgeführt. In der vorliegenden Offenbarung ist die Maskenprozessierung eine Prozessierung, bei der ein Resist auf einem Halbleitersubstrat aufgebracht wird, eine Öffnung in einem vorbestimmten Bereich des Resists unter Ausnutzung einer Fotogravur- bzw. Fotolithografietechnik gebildet wird und auf dem Halbleitersubstrat eine Maske gebildet wird, um eine Ionenimplantation oder Ätzung auf einem vorbestimmten Bereich des Halbleitersubstrats durch die Öffnung durchzuführen. Wie in 12B dargestellt ist, hat die Resistmaske 60 eine Öffnung 60a, die eine erste Öffnung ist, in einem Bereich, der der IGBT-Bereich 10 sein soll. Die Resistmaske 60 ist so angeordnet, dass ein Endteilbereich der Resistmaske 60 von einem Bereich, der der Diodenbereich 20 sein soll, zu einem Bereich, der der Grenzbereich 50 sein soll, auf der ersten Hauptoberfläche 1a des Halbleitersubstrats vorragt. Das heißt, die Resistmaske 60 weist die Öffnung 60a in dem Bereich, der der IGBT-Bereich 10 sein soll, und einem Teil des Bereichs, der der Grenzbereich 50 sein soll, auf der ersten Hauptoberfläche 1a des Halbleitersubstrats auf, und der Endteilbereich der Öffnung 60a der Resistmaske 60 ist an einer Position positioniert, die von der Grenze zwischen dem Bereich, der der IGBT-Bereich 10 sein soll, und dem Bereich, der der Grenzbereich 50 sein soll, um einen Abstand a in Richtung des Diodenbereichs 20 entfernt liegt.
  • Nachdem die Resistmaske 60 auf der ersten Hauptoberfläche 1a des Halbleitersubstrats ausgebildet ist, werden von der Seite der ersten Hauptoberfläche 1a des Halbleitersubstrats aus Störstellen vom n-Typ wie etwa Phosphor (P) implantiert und wird die Ladungsträgerakkumulationsschicht 2 vom n-Typ in dem IGBT-Bereich 10 und einem Teil des Grenzbereichs 50 ausgebildet, wie in 12B dargestellt ist. Die Ladungsträgerakkumulationsschicht 2 vom n-Typ wird an einer weniger tiefen Position als die Grenze zwischen der Anodenschicht 25 vom p-Typ und der Driftschicht 1 vom n--Typ ausgebildet. Wie in 12B dargestellt ist, ist der Endteilbereich der Ladungsträgerakkumulationsschicht 2 vom n-Typ auf der Seite des Diodenbereichs 20 so ausgebildet, dass er von der ersten Hauptoberfläche 1a aus weniger tief als die Ladungsträgerakkumulationsschicht 2 vom n-Typ des IGBT-Bereichs 10 liegt.
  • Als Nächstes werden, wie in 13A dargestellt ist, von der Seite der ersten Hauptoberfläche 1a des Halbleitersubstrats aus Störstellen vom p-Typ wie etwa Bor (B) implantiert und wird eine Basisschicht 15 vom p-Typ gebildet. Da sie mittels der Maskenprozessierung unter Verwendung der zum Ausbilden der Ladungsträgerakkumulationsschicht 2 vom n-Typ genutzten Resistmaske 60 gebildet wird, wird die Basisschicht 15 vom p-Typ in dem IGBT-Bereich 10 und einem Teil des Grenzbereichs 50 gebildet. Störstellenionen werden in den IGBT-Bereich 10 und einen Teil des Grenzbereichs 50 des Halbleitersubstrats implantiert, um die Ladungsträgerakkumulationsschicht 2 vom n-Typ und die Basisschicht 15 vom p-Typ auszubilden, und danach wird eine Wärmebehandlung an dem Halbleitersubstrat durchgeführt und veranlasst, dass die in die Ladungsträgerakkumulationsschicht 2 vom n-Typ und die Basisschicht 15 vom p-Typ implantierten Störstellenionen in das Halbleitersubstrat diffundieren.
  • Wie in 13B dargestellt ist, wird als Nächstes auf der ersten Hauptoberfläche 1a des Bereichs, der der IGBT-Bereich 10 des Halbleitersubstrats sein soll, eine Resistmaske 61, die eine zweite Resistmaske ist, gebildet und wird eine Maskenprozessierung durchgeführt, und Störstellenionen vom p-Typ werden von der Seite der ersten Hauptoberfläche 1a des Halbleitersubstrats aus implantiert, um die Anodenschicht 25 vom p-Typ auszubilden. Wie in 13B dargestellt ist, hat die Resistmaske 61 eine Öffnung 61a, die eine zweite Öffnung ist, in einem Bereich, der der Diodenbereich 20 sein soll. Die Resistmaske 61 wird so angeordnet, dass ein Endteilbereich der Resistmaske 61 um einen Abstand b von einem Bereich, der der IGBT-Bereich 10 sein soll, zu einem Bereich, der der Grenzbereich 50 sein soll, auf der ersten Hauptoberfläche 1a des Halbleitersubstrats vorragt. Das heißt, die Resistmaske 61 hat eine Öffnung 61a in dem Bereich, der der Diodenbereich 20 sein soll, und einem Teil des Bereichs, der der Grenzbereich 50 sein soll, auf der ersten Hauptoberfläche 1a des Halbleitersubstrats, und der Endteilbereich der Öffnung 61a der Resistmaske 61 ist an einer Position positioniert, die von der Grenze zwischen dem Bereich, der der IGBT-Bereich 10 sein soll, und dem Bereich, der der Grenzbereich 50 sein soll, um den Abstand b in Richtung des Diodenbereichs 20 entfernt liegt.
  • Der in 13B dargestellte Abstand b ist geringer als der in 13A dargestellte Abstand a und so festgelegt, dass ein Teilbereich, wo die Tiefe von der ersten Hauptoberfläche 1a aus am Endteilbereich auf der Seite des Diodenbereichs 20 der Ladungsträgerakkumulationsschicht 2 vom n-Typ gering ist, in der Öffnung 61a der Resistmaske 61 positioniert ist. Das heißt, die Öffnung 60a der Resistmaske 60 und die Öffnung 61a der Resistmaske 61 werden so ausgebildet, dass sie in dem Grenzbereich 50 einander teilweise überlappen. Daher wird der Endteilbereich auf der Seite des IGBT-Bereichs 10 der Anodenschicht 25 vom p-Typ so ausgebildet, dass er den Bereich überlappt, in dem die Endteilbereiche auf der Seite des Diodenbereichs 20 der Ladungsträgerakkumulationsschicht 2 vom n-Typ und der Basisschicht 15 vom p-Typ ausgebildet sind. Indem man die Konzentration von Störstellen vom p-Typ der Anodenschicht 25 vom p-Typ höher einrichtet als die Konzentration von Störstellen vom n-Typ der Ladungsträgerakkumulationsschicht 2 vom n-Typ wird ein Bereich, in dem ein Bereich, in den Störstellenionen vom n-Typ implantiert werden, um die Ladungsträgerakkumulationsschicht 2 vom n-Typ auszubilden, und ein Bereich, in den Störstellenionen vom p-Typ implantiert werden, um die Anodenschicht 25 vom p-Typ auszubilden, einander überlappen, eine Halbleiterschicht vom p-Typ und wird ein Teil der Anodenschicht 25 vom p-Typ. Infolgedessen können die Ladungsträgerakkumulationsschicht 2 vom n-Typ und die Anodenschicht 25 vom p-Typ im Grenzbereich 50 miteinander in Kontakt sein. Außerdem wird der Teilbereich, wo die Tiefe von der ersten Hauptoberfläche 1a des Endteilbereichs auf der Seite des Diodenbereichs 20 der Ladungsträgerakkumulationsschicht 2 vom n-Typ weniger tief wird, so ausgebildet, dass er die Anodenschicht 25 vom p-Typ ist, indem die Leitfähigkeit vom n-Typ mit den Störstellen vom p-Typ aufgehoben wird, die eine höhere Konzentration als die Konzentration von Störstellen vom n-Typ der Ladungsträgerakkumulationsschicht 2 vom n-Typ aufweisen, so dass die Konzentration des elektrischen Feldes am Endteilbereich der Ladungsträgerakkumulationsschicht 2 vom n-Typ unterdrückt werden kann und die Abnahme der Stehspannung unterdrückt werden kann.
  • Nachdem Störstellenionen vom p-Typ in den Diodenbereich 20 und einen Teil des Grenzbereichs 50 des Halbleitersubstrats implantiert sind, um die Anodenschicht 25 vom p-Typ auszubilden, wird eine Wärmebehandlung an dem Halbleitersubstrat durchgeführt, um die in die Anodenschicht 25 vom p-Typ implantierten Störstellenionen in das Halbleitersubstrat diffundieren zu lassen. Es sollte besonders erwähnt werden, dass die Wärmebehandlung zum Diffundieren von Störstellenionen der Ladungsträgerakkumulationsschicht 2 vom n-Typ und der Basisschicht 15 vom p-Typ und die Wärmebehandlung zum Diffundieren von Störstellenionen der Anodenschicht 25 vom p-Typ gleichzeitig durchgeführt werden können. Indem man die Wärmebehandlung für eine Diffusion von Störstellenionen in der Ladungsträgerakkumulationsschicht 2 vom n-Typ, der Basisschicht 15 vom p-Typ und der Anodenschicht 25 vom p-Typ gleichzeitig durchführt, kann die Anzahl von Malen einer Diffusion von Störstellenionen in der Ladungsträgerakkumulationsschicht 2 vom n-Typ mit einer niedrigeren Störstellenkonzentration als jener der Basisschicht 15 vom p-Typ und der Anodenschicht 25 vom p-Typ reduziert werden und kann die Ladungsträgerakkumulationsschicht 2 vom n-Typ mit einer vorbestimmten Dicke leicht gebildet werden.
  • Als ein anderes Verfahren zum Ausbilden der Ladungsträgerakkumulationsschicht 2 vom n-Typ und der Anodenschicht 25 vom p-Typ kann außerdem die Anodenschicht 25 vom p-Typ vor der Ladungsträgerakkumulationsschicht 2 vom n-Typ ausgebildet werden. 14A und 14B sind Diagramme, die ein Herstellungsverfahren darstellen, wenn die Anodenschicht 25 vom p-Typ vor der Ladungsträgerakkumulationsschicht 2 vom n-Typ gebildet wird. Die in 14A und 14B dargestellten Schritte können anstelle der in 12B, 13A und 13B dargestellten Schritte angewendet werden.
  • Nachdem das Halbleitersubstrat, das die Driftschicht 1 vom n--Typ bildet, wie in 12A dargestellt präpariert ist, wird, wie in 14A dargestellt ist, auf der ersten Hauptoberfläche 1a des Bereichs, der der IGBT-Bereich 10 des Halbleitersubstrats sein soll, eine Resistmaske 61 ausgebildet und eine Maskenprozessierung durchgeführt und werden Störstellenionen vom p-Typ von der Seite der ersten Hauptoberfläche des Halbleitersubstrats aus implantiert, um die Anodenschicht 25 vom p-Typ auszubilden. Wie in 13B ist die Resistmaske 61 so angeordnet, dass der Endteilbereich von dem Bereich, der der IGBT-Bereich 10 sein soll, um den Abstand b zu dem Bereich vorragt, der der Grenzbereich 50 sein soll. Nachdem die Störstellenionen vom p-Typ in den Diodenbereich 20 und einen Teil des Grenzbereichs 50 des Halbleitersubstrats implantiert sind, um die Anodenschicht 25 vom p-Typ auszubilden, wird das Halbleitersubstrat einer Wärmebehandlung unterzogen, um die in die Anodenschicht 25 vom p-Typ implantierten Störstellenionen in das Halbleitersubstrat diffundieren zu lassen.
  • Wie in 14B dargestellt ist, wird als Nächstes eine Resistmaske 60 auf der ersten Hauptoberfläche 1a des Bereichs, der der Diodenbereich 20 des Halbleitersubstrats sein soll, ausgebildet und wird eine Maskenprozessierung durchgeführt. Wie in 14B dargestellt ist, wird die Resistmaske 60 mit einer Öffnung so versehen, dass ein Endteilbereich auf der Seite des IGBT-Bereichs 10 der Anodenschicht 25 vom p-Typ zur ersten Hauptoberfläche 1a freigelegt ist. Die Resistmaske 60 weist die Öffnung in dem Bereich, der der IGBT-Bereich 10 sein soll, und einem Teil des Bereichs, der der Grenzbereich 50 sein soll, auf der ersten Hauptoberfläche 1a des Halbleitersubstrats auf, und der Endteilbereich der Öffnung der Resistmaske 60 ist an einer Position positioniert, die von der Grenze zwischen dem Bereich, der der IGBT-Bereich 10 sein soll, und dem Bereich, der der Grenzbereich 50 sein soll, um den Abstand a in Richtung des Diodenbereichs 20 entfernt liegt. Der in 14B dargestellte Abstand a ist größer als der in 14A dargestellte Abstand b.
  • Nachdem die Resistmaske 60 auf der ersten Hauptoberfläche 1a des Halbleitersubstrats ausgebildet ist, werden von der Seite der ersten Hauptoberfläche 1a des Halbleitersubstrats aus Störstellenionen vom n-Typ implantiert, um die Ladungsträgerakkumulationsschicht 2 vom n-Typ auszubilden, und werden Störstellenionen vom p-Typ implantiert, um die Basisschicht 15 vom p-Typ auszubilden. Die Ladungsträgerakkumulationsschicht 2 vom n-Typ wird an einer Position ausgebildet, die weniger tief als die Grenze zwischen der Anodenschicht 25 vom p-Typ und der Driftschicht 1 vom n--Typ liegt. Jede beliebige der Ionenimplantation zum Ausbilden der Ladungsträgerakkumulationsschicht 2 und der Ionenimplantation zum Ausbilden der Basisschicht 15 vom p-Typ kann zuerst durchgeführt werden. Die Störstellenionen vom n-Typ zum Ausbilden der Ladungsträgerakkumulationsschicht 2 vom n-Typ werden auch in den in der Öffnung der Resistmaske 60 positionierten Endteilbereich der Anodenschicht 25 vom p-Typ implantiert; da aber die Konzentration von Störstellen vom p-Typ der Anodenschicht 25 vom p-Typ höher als die Konzentration von Störstellen vom n-Typ der Ladungsträgerakkumulationsschicht 2 vom n-Typ ist, bleibt, selbst wenn die Störstellenionen vom n-Typ in den Endteilbereich der Anodenschicht 25 vom p-Typ implantiert werden, der Endteilbereich der Anodenschicht 25 vom p-Typ die Halbleiterschicht vom p-Typ. Infolgedessen können die Ladungsträgerakkumulationsschicht 2 vom n-Typ und die Anodenschicht 25 vom p-Typ im Grenzbereich 50 miteinander in Kontakt sein. Da der Endteilbereich auf der Seite des Diodenbereichs 20 der Ladungsträgerakkumulationsschicht 2 vom n-Typ, worin die Störstellen vom n-Typ nur bis zu einer Position implantiert werden, die weniger tief als die Ladungsträgerakkumulationsschicht 2 im IGBT-Bereich 10 liegt, in der Anodenschicht 25 vom p-Typ eingebettet werden kann, ist es außerdem möglich, die Ausbildung eines Teilbereichs mit einer geringen Tiefe von der ersten Hauptoberfläche 1a aus in der Ladungsträgerakkumulationsschicht 2 vom n-Typ zu unterdrücken, eine Konzentration eines elektrischen Feldes auf dem Endteilbereich der Ladungsträgerakkumulationsschicht 2 vom n-Typ zu unterdrücken und eine Abnahme der Stehspannung zu unterdrücken.
  • Nachdem die Ladungsträgerakkumulationsschicht 2 vom n-Typ und die Basisschicht 15 vom p-Typ ausgebildet sind, wird das Halbleitersubstrat wärmebehandelt und lässt man Störstellenionen, die in die Ladungsträgerakkumulationsschicht 2 vom n-Typ und die Basisschicht 15 vom p-Typ implantiert wurden, in das Halbleitersubstrat diffundieren. Wie oben beschrieben wurde, ermöglicht ein Implantieren von Störstellenionen zum Ausbilden der Anodenschicht 25 vom p-Typ vor einem Implantieren von Störstellenionen zum Ausbilden der Ladungsträgerakkumulationsschicht 2 vom n-Typ, dass Störstellenionen durch die Wärmebehandlung allein der Anodenschicht 25 vom p-Typ in das Halbleitersubstrat diffundiert werden, um die Anzahl von Malen einer Diffusion von Störstellen durch die Wärmebehandlung der Ladungsträgerakkumulationsschicht 2 vom n-Typ zu reduzieren und die Ladungsträgerakkumulationsschicht 2 entwurfsgemäß leicht auszubilden.
  • Es sollte besonders erwähnt werden, dass die im Abschlussbereich 30 der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 ausgebildete Abschluss-Wannenschicht 31 durch Implantieren von Störstellenionen vom p-Typ gleichzeitig mit der Anodenschicht 25 vom p-Typ gebildet werden kann. In diesem Fall sind die Tiefe und die Konzentration von Störstellen vom p-Typ der Abschluss-Wannenschicht 31 vom p-Typ und der Anodenschicht 25 vom p-Typ gleich. Außerdem kann in der Maskenprozessierung, wenn die Abschluss-Wannenschicht 31 vom p-Typ und die Anodenschicht 25 vom p-Typ gebildet werden, durch Ändern des Aperturverhältnisses unter Verwendung der Maske, die in dem Bereich, in dem die Abschluss-Wannenschicht 31 vom p-Typ ausgebildet wird, oder dem Bereich, in dem die Anodenschicht 25 vom p-Typ ausgebildet wird, als maschenartige Maske gebildet wird, selbst wenn Störstellenionen vom p-Typ gleichzeitig in die Abschluss-Wannenschicht 31 vom p-Typ und die Anodenschicht 25 vom p-Typ implantiert werden, die Konzentration von Störstellen vom p-Typ der Abschluss-Wannenschicht 31 vom p-Typ und der Anodenschicht 25 vom p-Typ auf unterschiedliche Konzentrationen eingestellt werden. Indem Störstellenionen vom p-Typ in die Abschluss-Wannenschicht 31 vom p-Typ und die Anodenschicht 25 vom p-Typ durch eine Maskenprozessierung separat implantiert werden, können außerdem Tiefen der Abschluss-Wannenschicht 31 vom p-Typ und der Anodenschicht 25 vom p-Typ unterschiedlich eingerichtet werden oder können Konzentrationen von Störstellen vom p-Typ unterschiedlich eingerichtet werden.
  • Wie in 15A dargestellt ist, werden als Nächstes Störstellen vom n-Typ mittels Maskenprozessierung selektiv in die Seite der ersten Hauptoberfläche 1a der Basisschicht 15 vom p-Typ des IGBT-Bereichs 10 implantiert, um eine Emitterschicht 13 vom n+-Typ auszubilden. Die zu implantierenden Störstellen vom n-Typ können beispielsweise Arsen (As) oder Phosphor (P) sein. Außerdem werden mittels Maskenprozessierung Störstellen vom p-Typ selektiv in die Seite der ersten Hauptoberfläche 1a der Basisschicht 15 vom p-Typ des IGBT-Bereichs 10 implantiert, um die Kontaktschicht 14 vom p+-Typ auszubilden, und werden Störstellen vom p-Typ selektiv in die Seite der ersten Hauptoberfläche 1a der Anodenschicht 25 vom p-Typ des Diodenbereichs 20 implantiert, um die Kontaktschicht 24 vom p+-Typ auszubilden. Die zu implantierende Störstelle vom p-Typ kann zum Beispiel Bor (B) oder Aluminium (AI) sein.
  • Wie in 15B dargestellt ist, wird als Nächstes ein Graben 8 ausgebildet, der die Basisschicht 15 vom p-Typ und die Anodenschicht 25 vom p-Typ von der Seite der ersten Hauptoberfläche 1a des Halbleitersubstrats aus durchdringt, um die Driftschicht 1 vom n--Typ zu erreichen. In 15B ist der Graben 8 im Grenzbereich 50 nicht ausgebildet; es können aber ein oder mehr Gräben 8 im Grenzbereich 50 ausgebildet werden. Im IGBT-Bereich 10 bildet die Seitenwand des die Emitterschicht 13 vom n+-Typ durchdringenden Grabens 8 einen Teil der Emitterschicht 13 vom n+-Typ. Der Graben 8 kann gebildet werden, indem ein Oxidfilm wie etwa SiO2 auf dem Halbleitersubstrat abgeschieden und dann eine Öffnung im Oxidfilm an einem Teilbereich, wo der Graben 8 ausgebildet werden soll, mittels einer Maskenprozessierung gebildet wird und das Halbleitersubstrat unter Verwendung des Oxidfilms, wo die Öffnung ausgebildet ist, als Maske geätzt wird. In 15B sind die Gräben 8 mit dem gleichen Abstand von Mitte zu Mitte bzw. Pitch in dem IGBT-Bereich 10 und dem Diodenbereich 20 ausgebildet; die Abstände von Mitte zu Mitte der Gräben 8 können jedoch im IGBT-Bereich 10 und im Diodenbereich 20 unterschiedlich sein. Das Muster des Abstands von Mitte zu Mitte der Gräben 8 in Draufsicht kann je nach dem Maskenmuster der Maskenprozessierung geeignet geändert werden.
  • Wie in 16A dargestellt ist, wird als Nächstes das Halbleitersubstrat in einer Sauerstoff enthaltenden Atmosphäre erhitzt und wird ein Oxidfilm 9 auf der Innenwand des Grabens 8 und der ersten Hauptoberfläche 1a des Halbleitersubstrats ausgebildet. In dem auf der Innenwand des Grabens 8 ausgebildeten Oxidfilm 9 ist der im Graben 8 des IGBT-Bereichs 10 ausgebildete Oxidfilm 9 der Isolierfilm 11b eines Gate-Grabens des Gates 11 eines Aktiv-Grabens und der Isolierfilm 12b eines Dummy-Grabens des Gates 12 eines Dummy-Grabens. Außerdem ist der im Graben 8 des Diodenbereichs 20 ausgebildete Oxidfilm 9 der Isolierfilm 21b eines Diodengrabens. Der auf der ersten Hauptoberfläche 1a des Halbleitersubstrats gebildete Oxidfilm 9 wird in einem späteren Schritt entfernt.
  • Wie in 16B dargestellt ist, wird als Nächstes durch eine chemische Gasphasenabscheidung (CVD) oder dergleichen mit Störstellen vom n-Typ oder p-Typ dotiertes Polysilizium im Graben 8 abgeschieden, auf dessen Innenwand der Oxidfilm 9 ausgebildet ist, um die Elektrode 11a eines Gate-Grabens, die Elektrode 12a eines Dummy-Grabens und die Elektrode 21a eines Diodengrabens zu bilden.
  • Wie in 17A dargestellt ist, wird als Nächstes, nachdem der Zwischenschicht-Isolierfilm 4 auf der Elektrode 11a eines Gate-Grabens des Gates 11 eines Aktiv-Grabens des IGBT-Bereichs 10 ausgebildet ist, der auf der ersten Hauptoberfläche 1a des Halbleitersubstrats ausgebildete Oxidfilm 9 entfernt. Der Zwischenschicht-Isolierfilm 4 kann beispielsweise SiO2 sein. Ein Kontaktloch wird dann in dem mittels Maskenprozessierung abgeschiedenen Zwischenschicht-Isolierfilm 4 gebildet. Die Kontaktlöcher werden auf der Emitterschicht 13 vom n+-Typ, der Kontaktschicht 14 vom p+-Typ, der Kontaktschicht 24 vom p+-Typ, der Elektrode 12a eines Dummy-Grabens und der Elektrode 21a eines Diodengrabens gebildet.
  • Wie in 17B dargestellt ist, wird als Nächstes ein Barrierenmetall 5 auf der ersten Hauptoberfläche 1a des Halbleitersubstrats und dem Zwischenschicht-Isolierfilm 4 gebildet, und ferner wird eine Emitterelektrode 6 auf dem Barrierenmetall 5 ausgebildet. Das Barrierenmetall 5 wird gebildet, indem mittels physikalischer Gasphasenabscheidung (PVD) oder CVD ein Film aus Titannitrid gebildet wird.
  • Die Emitterelektrode 6 kann gebildet werden, indem durch PVD wie etwa Sputtern oder Gasphasenabscheidung beispielsweise eine Aluminium-Silizium-Legierung (AI-Si-basierte Legierung) auf dem Barrierenmetall 5 abgeschieden wird. Außerdem kann durch stromlose Plattierung oder elektrolytische Plattierung ferner eine Nickellegierung (Ni-Legierung) oder eine Kupferlegierung (Cu-Legierung) auf der ausgebildeten Aluminium-Silizium-Legierung gebildet werden, um als die Emitterelektrode 6 zu dienen. Da das Ausbilden der Emitterelektrode 6 mittels Plattierung ermöglicht, dass ein dicker Metallfilm als die Emitterelektrode 6 einfach gebildet wird, kann eine Wärmebeständigkeit durch Erhöhen der Wärmekapazität der Emitterelektrode 6 verbessert werden. Es sollte besonders erwähnt werden, dass, wenn mittels Plattierungsbehandlung ferner eine Nickellegierung oder eine Kupferlegierung gebildet wird, nachdem die aus einer Aluminium-Silizium-Legierung bestehende Emitterelektrode 6 durch PVD ausgebildet ist, die Plattierungsbehandlung zum Ausbilden der Nickellegierung oder der Kupferlegierung durchgeführt werden kann, nachdem eine Behandlung auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats durchgeführt ist.
  • Wie in 18A dargestellt ist, wird als Nächstes die Seite der zweiten Hauptoberfläche 1b des Halbleitersubstrats abgeschliffen, um das Halbleitersubstrat auf eine konzipierte vorbestimmte Dicke abzudünnen. Die Dicke des geschliffenen Halbleitersubstrats kann beispielsweise 80 µm bis 200 µm betragen.
  • Wie in 18B dargestellt ist, werden als Nächstes von der Seite der zweiten Hauptoberfläche 1b des Halbleitersubstrats aus Störstellen vom n-Typ implantiert, um die Pufferschicht 3 vom n-Typ auszubilden. Darüber hinaus werden von der Seite der zweiten Hauptoberfläche 1b des Halbleitersubstrats aus Störstellen vom p-Typ implantiert, um die Kollektorschicht 16 vom p-Typ zu bilden. Die Pufferschicht 3 vom n-Typ kann in dem IGBT-Bereich 10, dem Diodenbereich 20, dem Grenzbereich 50 und dem Abschlussbereich 30 ausgebildet werden oder kann nur in dem IGBT-Bereich 10 oder dem Diodenbereich 20 ausgebildet werden.
  • Die Pufferschicht 3 vom n-Typ wird gebildet, indem beispielsweise Phosphor-(P-)lonen implantiert werden. Außerdem kann sie gebildet werden, indem Protonen (H+) implantiert werden. Darüber hinaus kann sie gebildet werden, indem sowohl Protonen als auch Phosphor implantiert werden. Protonen können von der zweiten Hauptoberfläche 1b des Halbleitersubstrats mit einer verhältnismäßig niedrigen Beschleunigungsenergie bis zu einer tiefen Position implantiert werden. Außerdem ermöglicht ein Ändern der Beschleunigungsenergie eine verhältnismäßig einfache Änderung der Tiefe der Protonenimplantation. Wenn die Pufferschicht 3 vom n-Typ aus Protonen gebildet wird, ermöglicht daher ein mehrmaliges Durchführen einer Implantation, während die Beschleunigungsenergie geändert wird, die Pufferschicht 3 vom n-Typ in der Dickenrichtung des Halbleitersubstrats breiter als die aus Phosphor gebildete auszubilden.
  • Da Phosphor die Aktivierungsrate als Störstelle vom n-Typ im Vergleich zu Protonen erhöhen kann, kann außerdem ein Durchgriff der Verarmungsschicht selbst in einem abgedünnten Halbleitersubstrat zuverlässig unterdrückt werden, indem die Pufferschicht 3 vom n-Typ mit Phosphor gebildet wird. Um das Halbleitersubstrat weiter abzudünnen, ist es vorzuziehen, die Pufferschicht 3 vom n-Typ durch Implantieren von sowohl Protonen als auch Phosphor auszubilden, und in diesem Fall werden Protonen in eine von der zweiten Hauptoberfläche 1b aus tiefere Position als Phosphor implantiert.
  • Die Kollektorschicht 16 vom p-Typ kann gebildet werden, indem beispielsweise Bor (B) implantiert wird. Die Kollektorschicht 16 vom p-Typ wird auch im Abschlussbereich 30 ausgebildet, und die Kollektorschicht 16 vom p-Typ im Abschlussbereich 30 dient als die Abschluss-Kollektorschicht 16a vom p-Typ. Nachdem von der Seite der zweiten Hauptoberfläche 1b des Halbleitersubstrats aus eine Ionenimplantation von Bor durchgeführt ist, wird die zweite Hauptoberfläche 1b mit einem Laserstrahl bestrahlt, um mit einem Laser ausgeheilt bzw. getempert zu werden, wodurch das implantierte Bor aktiviert wird, um die Kollektorschicht 16 vom p-Typ zu bilden. Zu dieser Zeit wird auch Phosphor für die Pufferschicht 3 vom n-Typ, das in eine verhältnismäßig flache Position von der zweiten Hauptoberfläche 1b des Halbleitersubstrats aus implantiert wurde, gleichzeitig aktiviert. Auf der anderen Seite ist es, da Protonen bei einer verhältnismäßig niedrigen Ausheiltemperatur wie etwa 350°C bis 500°C aktiviert werden, notwendig, darauf zu achten, dass das gesamte Halbleitersubstrat außer in einem Schritt zum Aktivieren von Protonen nach einer Protonenimplantation keine höhere Temperatur als 350°C bis 500°C erreicht. Da das Laser-Ausheilen nur die Umgebung der zweiten Hauptoberfläche 1b des Halbleitersubstrats auf eine hohe Temperatur erhitzen kann, kann das Laser-Ausheilen genutzt werden, um selbst nach einer Protonenimplantation Störstellen vom n-Typ und Störstellen vom p-Typ zu aktivieren.
  • Wie in 19A dargestellt ist, wird als Nächstes die Kathodenschicht 26 vom n+-Typ im Diodenbereich 20 gebildet. Die Kathodenschicht 26 vom n+-Typ kann gebildet werden, indem beispielsweise Phosphor (P) implantiert wird. Wie in 19A dargestellt ist, wird Phosphor von der Seite der zweiten Hauptoberfläche aus mittels Maskenprozessierung selektiv implantiert, so dass die Grenze zwischen der Kollektorschicht 16 vom p-Typ und der Kathodenschicht 26 vom n+-Typ an einer Position in einem Abstand U1 von der Grenze zwischen dem IGBT-Bereich 10 und dem Grenzbereich 50 in Richtung des Diodenbereichs 20 positioniert ist. Die Implantationsmenge der Störstellen vom n-Typ zum Ausbilden der Kathodenschicht 26 vom n+-Typ ist größer als die Implantationsmenge der Störstellen vom p-Typ zum Ausbilden der Kollektorschicht 16 vom p-Typ. In 19A sind die Tiefen der Kollektorschicht 16 vom p-Typ und der Kathodenschicht 26 vom n+-Typ von der zweiten Hauptoberfläche 1b aus gleich; aber die Tiefe der Kathodenschicht 26 vom n+-Typ ist gleich der oder größer als die Tiefe der Kollektorschicht 16 vom p-Typ. Da der Bereich, in dem die Kathodenschicht 26 vom n+-Typ ausgebildet werden soll, ein Halbleiter vom n-Typ sein muss, indem Störstellen vom n-Typ in den Bereich implantiert werden, in den Störstellen vom p-Typ implantiert sind, muss die Konzentration der implantierten Störstellen vom n-Typ in dem gesamten Bereich, in dem die Kathodenschicht 26 vom n+-Typ gebildet werden soll, höher als die Konzentration der Störstellen vom p-Typ eingerichtet werden.
  • Wie als Nächstes in 19B dargestellt ist, wird die Kollektorelektrode 7 auf der zweiten Hauptoberfläche 1b des Halbleitersubstrats ausgebildet. Die Kollektorelektrode 7 wird über allen Oberflächen des IGBT-Bereichs 10, des Grenzbereichs 50, des Diodenbereichs 20 und des Abschlussbereichs 30 der zweiten Hauptoberfläche 1b gebildet. Außerdem kann die Kollektorelektrode 7 über der gesamten zweiten Hauptoberfläche 1b des Wafers vom n-Typ, der ein Halbleitersubstrat ist, gebildet werden. Die Kollektorelektrode 7 kann gebildet werden, indem eine Aluminium-Silizium-Legierung (Al-Si-basierte Legierung), Titan (Ti) oder dergleichen mittels PVD wie etwa Sputtern oder Gasphasenabscheidung abgeschieden wird, oder kann gebildet werden, indem eine Vielzahl von Metallen wie etwa eine Aluminium-Silizium-Legierung, Titan, Nickel oder Gold laminiert wird. Darüber hinaus kann ferner durch stromlose Plattierung oder elektrolytische Plattierung ein Metallfilm auf dem mittels PVD gebildeten Metallfilm ausgebildet werden, um die Kollektorelektrode 7 zu bilden.
  • Die Halbleitervorrichtung 100 oder die Halbleitervorrichtung 101 wird durch die obigen Schritte hergestellt. Da eine Vielzahl von Halbleitervorrichtungen 100 oder 101 in einer Matrixform auf einem Wafer vom n-Typ hergestellt werden soll, komplettiert ein Teilen des Wafers vom n-Typ in einzelne Halbleitervorrichtungen 100 oder 101 durch Laser-Zerteilen oder Zerteilen mit einem Messer die Halbleitervorrichtung 100 oder 101.
  • Wie oben beschrieben wurde, wird in der Halbleitervorrichtung 100 oder Halbleitervorrichtung 101 der vorliegenden Offenbarung, da die Tiefe von der ersten Hauptoberfläche 1a des Halbleitersubstrats der Anodenschicht 25 vom p-Typ im Diodenbereich 20 größer als die Tiefe von der ersten Hauptoberfläche 1a der im IGBT-Bereich 10 angeordneten Ladungsträgerakkumulationsschicht 2 vom n-Typ eingerichtet wird, die Konzentration des elektrischen Feldes auf der Ladungsträgerakkumulationsschicht 2 vom n-Typ unterdrückt, so dass die Abnahme der Stehspannung der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 unterdrückt werden kann.
  • Außerdem wird die Konzentration von Störstellen vom p-Typ der Anodenschicht 25 vom p-Typ höher eingerichtet als die Konzentration von Störstellen vom n-Typ der Ladungsträgerakkumulationsschicht 2 vom n-Typ und wird die Anodenschicht 25 vom p-Typ so ausgebildet, dass sie den Teilbereich überlappt, wo die Tiefe von der ersten Hauptoberfläche 1a am Endteilbereich auf der Seite des Diodenbereichs 20 der im IGBT-Bereich 10 ausgebildeten Ladungsträgerakkumulationsschicht 2 vom n-Typ gering wird. Daher kann der Teilbereich, wo die Tiefe von der ersten Hauptoberfläche 1a aus am Endteilbereich der Ladungsträgerakkumulationsschicht 2 vom n-Typ gering wird, eliminiert werden, kann die Konzentration eines elektrischen Feldes auf der Ladungsträgerakkumulationsschicht 2 vom n-Typ unterdrückt werden und kann die Abnahme der Stehspannung unterdrückt werden.
  • Da der Grenzbereich 50 zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 angeordnet ist und die Ladungsträgerakkumulationsschicht 2 vom n-Typ und die Anodenschicht 25 vom p-Typ im Grenzbereich 50 miteinander in Kontakt sind, kann außerdem die Grenze zwischen der Ladungsträgerakkumulationsschicht 2 vom n-Typ und der Anodenschicht 25 vom p-Typ getrennt von der Grabenelektrode vorgesehen werden, wo das elektrische Feld wahrscheinlich konzentriert wird, so dass es möglich ist, die Konzentration des elektrischen Feldes auf dem Endteilbereich auf der Seite des Diodenbereichs 20 der Ladungsträgerakkumulationsschicht 2 vom n-Typ zu unterdrücken und die Abnahme der Stehspannung zu unterdrücken.
  • Da die Grenze zwischen der Ladungsträgerakkumulationsschicht 2 vom n-Typ und der Anodenschicht 25 vom p-Typ zwischen den beiden, mit der Emitterelektrode 6 elektrisch verbundenen Grabenelektroden positioniert ist, ist es außerdem möglich, den Einfluss der Grenze zwischen der Ladungysträgerakkumulationsschicht 2 vom n-Typ und der Anodenschicht 25 vom p-Typ auf den Schaltvorgang der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 zu unterdrücken und eine Abnahme der Stehspannung zu unterdrücken.
  • Da eine oder mehr Elektroden 51a von Grenzgräben im Grenzbereich 50 angeordnet sind und die Grenze zwischen der Ladungsträgerakkumulationsschicht 2 vom n-Typ und der Anodenschicht 25 vom p-Typ im Grenzbereich 50 angeordnet ist, wird außerdem die Breite des Grenzbereichs 50, die nicht zum Schaltvorgang der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 beiträgt, vergrößert, kann der Einfluss der Grenze zwischen der Ladungsträgerakkumulationsschicht 2 vom n-Typ und der Anodenschicht 25 vom p-Typ auf den Schaltvorgang weiter unterdrückt werden und kann die Abnahme der Stehspannung unterdrückt werden.
  • Zweite bevorzugte Ausführungsform
  • Als Nächstes wird eine Konfiguration einer Halbleitervorrichtung gemäß einer zweiten bevorzugten Ausführungsform beschrieben. 20 ist eine partiell vergrößerte Draufsicht, die eine Konfiguration eines Grenzteilbereichs zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung, die ein RC-IGBT gemäß der zweiten bevorzugten Ausführungsform ist, darstellt. 20 ist eine vergrößerte Ansicht einer anderen Konfiguration eines von einer gestrichelten Linie 84 in der Halbleitervorrichtung mit der in 1 oder 2 dargestellten Konfiguration umgebenen Bereichs. In der zweiten bevorzugten Ausführungsform ist eine Konfiguration, die mit der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101, die in der ersten bevorzugten Ausführungsform beschrieben wurde, identisch ist oder ihr entspricht, mit der Bezugsziffer bezeichnet, die mit jener der ersten bevorzugten Ausführungsform identisch ist, und deren Beschreibung wird weggelassen.
  • Wie in 20 dargestellt ist, weist die Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform einen Grenzbereich 50 zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 auf und ist eine Vielzahl von Elektroden 51a von Grenzgräben im Grenzbereich 50 angeordnet. Der Grenzbereich 50 ist zwischen der Elektrode 12a eines Dummy-Grabens, die die dem Diodenbereich 20 am nächsten gelegene IGBT-Elektrode im IGBT-Bereich 10 ist, und der dem IGBT-Bereich 10 am nächsten gelegenen Elektrode 21a eines Diodengrabens im Diodenbereich 20 angeordnet.
  • Die auf der Seite der ersten Hauptoberfläche 1a des IGBT-Bereichs 10 angeordnete Kontaktschicht 14 vom p+-Typ unterscheidet sich von jener der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 der ersten bevorzugten Ausführungsform und ist zwischen den Basisschichten 15 vom p-Typ in einem Bereich sandwichartig angeordnet, der zwischen den die Elektroden 11a von Gate-Gräben oder die Elektroden 12a von Dummy-Gräben umfassenden IGBT-Elektroden sandwichartig angeordnet ist. Außerdem ist die dem Diodenbereich 20 am nächsten gelegene Emitterschicht 13 vom n+-Typ im IGBT-Bereich 10 nicht in Kontakt mit der IGBT-Grabenelektrode mit der Zwischenlage des Isolierfilms am Endteilbereich auf der Seite des Diodenbereichs 20, und die Basisschicht 15 vom p-Typ ist zwischen der Emitterschicht 13 vom n+-Typ und der Elektrode 12a eines Dummy-Grabens angeordnet, die die IGBT-Grabenelektrode ist. Außerdem unterscheidet sich die Kontaktschicht 24 vom p+-Typ, die auf der Seite der ersten Hauptoberfläche 1a des Diodenbereichs 20 angeordnet ist, von jener der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 der ersten bevorzugten Ausführungsform und ist zwischen den Anodenschichten 25 vom p-Typ in einem zwischen den Elektroden 21a von Diodengräben sandwichartig angeordneten Bereich sandwichartig angeordnet.
  • Es sollte besonders erwähnt werden, dass die Anordnung der Kontaktschicht 14 vom p+-Typ, der Basisschicht 15 vom p-Typ, der Kontaktschicht 24 vom p+-Typ und der Anodenschicht 25 vom p-Typ in dem IGBT-Bereich 10 und dem Diodenbereich 20, die in 20 dargestellt sind, nicht darauf beschränkt ist und die in 3 oder 6 der ersten bevorzugten Ausführungsform dargestellte Anordnung sein kann. In der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101 der ersten bevorzugten Ausführungsform kann die Anordnung der Kontaktschicht 14 vom p+-Typ, der Basisschicht 15 vom p-Typ, der Kontaktschicht 24 vom p+-Typ und der Anodenschicht 25 vom p-Typ in dem IGBT-Bereich 10 und dem Diodenbereich 20 die Anordnung wie in 20 dargestellt sein.
  • Wie in 20 dargestellt ist, liegt im Grenzbereich 50 die Basisschicht 15 vom p-Typ oder die Anodenschicht 25 vom p-Typ der Elektrode 51a eines Grenzgrabens mit der Zwischenlage des Isolierfilms gegenüber. 20 zeigt eine Konfiguration, in der die dem IGBT-Bereich 10 am nächsten gelegene Elektrode 51a eines Grenzgrabens der Basisschicht 15 vom p-Typ mit der Zwischenlage des Isolierfilms gegenüberliegt und die dem Diodenbereich 20 am nächsten gelegene Elektrode 51a eines Grenzgrabens der Anodenschicht 25 vom p-Typ mit der Zwischenlage des Isolierfilms gegenüberliegt, und die Grenze zwischen der Basisschicht 15 vom p-Typ und der Anodenschicht 25 vom p-Typ ist im Grenzbereich 50 positioniert (nicht dargestellt). Da die Ladungsträgerakkumulationsschicht 2 vom n-Typ zwischen der Basisschicht 15 vom p-Typ und der Driftschicht 1 vom n--Typ angeordnet ist, ist auch eine Grenze zwischen der Ladungsträgerakkumulationsschicht 2 vom n-Typ und der Anodenschicht 25 vom p-Typ im Grenzbereich 50 positioniert (nicht dargestellt).
  • Wie in 20 dargestellt ist, ist in der Halbleitervorrichtung gemäß der zweiten bevorzugten Ausführungsform eine Schicht 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ mit einer höheren Konzentration von Störstellen vom n-Typ als die Ladungsträgerakkumulationsschicht 2 vom n-Typ in einem Oberflächenschicht-Teilbereich der Basisschicht 15 vom p-Typ oder der Anodenschicht 25 vom p-Typ, die im Grenzbereich 50 angeordnet ist, selektiv angeordnet. Die Konzentration von Störstellen vom n-Typ der Schicht 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ kann die gleiche wie die Konzentration von Störstellen vom n-Typ der Emitterschicht 13 vom n+-Typ des IGBT-Bereichs 10 sein oder kann höher oder niedriger als die Konzentration von Störstellen vom n-Typ der Emitterschicht 13 vom n+-Typ sein. Außerdem sind in 20 die Emitterschicht 13 vom n+-Typ und die Schicht 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ so angeordnet, dass sie in der Richtung einander gegenüberliegen, in der der IGBT-Bereich 10 und der Diodenbereich 20 nebeneinander liegen (Aufwärts-Abwärts-Richtung auf der Papierfläche); jedoch kann die Schicht 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ ungeachtet der Anordnung der Emitterschicht 13 vom n+-Typ vorgesehen werden. Das heißt, in 20 sind die Anzahl an Emitterschichten 13 vom n+-Typ und die Anzahl an Schichten 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ, die in der longitudinalen Richtung (Links-Rechts-Richtung auf der Papierfläche) der Elektrode 11a eines Gate-Grabens und der Elektrode 51a eines Grenzgrabens angeordnet sind, gleich; jedoch können die Anzahl an Emitterschichten 13 vom n+-Typ und die Anzahl an Schichten 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ unterschiedlich sein.
  • Wie in 20 dargestellt ist, ist die im Grenzbereich 50 angeordnete Schicht 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ so angeordnet, dass sie zwischen den Basisschichten 15 vom p-Typ oder den Anodenschichten 25 vom p-Typ in der Richtung sandwichartig angeordnet ist, in der der IGBT-Bereich 10 und der Diodenbereich 20 nebeneinander liegen (Aufwärts-Abwärts-Richtung auf der Papierfläche). Das heißt, die Schicht 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ ist nicht in Kontakt mit dem Isolierfilm, der in Kontakt mit der Elektrode 51a eines Grenzgrabens angeordnet ist, und liegt dem Graben gegenüber, in welchem die Elektrode 51a eines Grenzgrabens mit der Zwischenlage der Basisschicht 15 vom p-Typ oder der Anodenschicht 25 vom p-Typ angeordnet ist.
  • In der Halbleitervorrichtung der zweiten bevorzugten Ausführungsform, die in 20 dargestellt ist, ist die Kontaktschicht 14 vom p+-Typ oder die Kontaktschicht 24 vom p+-Typ zwischen den Schichten 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ angeordnet, die in der Verlaufsrichtung der Elektrode 51a eines Grenzgrabens einander benachbart sind; jedoch ist die Kontaktschicht 14 vom p+-Typ oder die Kontaktschicht 24 vom p+-Typ nicht notwendigerweise vorgesehen und kann die Basisschicht 15 vom p-Typ oder die Anodenschicht 25 vom p-Typ anstelle der Kontaktschicht 14 vom p+-Typ oder der Kontaktschicht 24 vom p+-Typ vorgesehen werden. Außerdem ist die Basisschicht 15 vom p-Typ oder die Anodenschicht 25 vom p-Typ zwischen der Schicht 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ und dem mit der Elektrode 51a eines Grenzgrabens versehenen Graben angeordnet; jedoch kann Typ anstelle der Basisschicht 15 vom p-Typ oder der Anodenschicht 25 vom p-Typ die Kontaktschicht 14 vom p+-Typ oder die Kontaktschicht 24 vom p+- vorgesehen werden.
  • 21 bis 24 sind Querschnittsansichten, die Konfigurationen eines IGBT-Bereichs, eines Grenzbereichs und eines Diodenbereichs einer Halbleitervorrichtung darstellen, die der RC-IGBT gemäß der zweiten bevorzugten Ausführungsform ist. 21 ist eine entlang einer in 20 dargestellten gestrichelten Linie H-H genommene Querschnittsansicht des IGBT-Bereichs 10. 22 ist eine entlang einer gestrichelten Linie I-I in 20 genommene Querschnittsansicht im Grenzbereich 50. 23 ist eine entlang einer in 20 dargestellten gestrichelten Linie J-J genommene Querschnittsansicht im Grenzbereich 50. 24 ist eine entlang einer in 20 dargestellten gestrichelten Linie K-K genommene Querschnittsansicht im Diodenbereich 20. Jede der 21 bis 24 ist eine Querschnittsansicht in einer Richtung orthogonal zu der Richtung, in der der IGBT-Bereich 10 und der Diodenbereich 20 nebeneinander liegen (Aufwärts-Abwärts-Richtung auf der Papierfläche), und ist eine Querschnittsansicht in einer Richtung orthogonal zur Verlaufsrichtung der Elektrode 11a eines Gate-Grabens, der Elektrode 12a eines Dummy-Grabens und der Elektrode 51a eines Grenzgrabens.
  • Wie in 21 dargestellt ist, ist im IGBT-Bereich 10 eine Basisschicht 15 vom p-Typ auf der Seite der ersten Hauptoberfläche 1a des Halbleitersubstrats angeordnet und sind eine Emitterschicht 13 vom n+-Typ und eine Kontaktschicht 14 vom p+-Typ in einem Oberflächenschicht-Teilbereich der Basisschicht 15 vom p-Typ selektiv angeordnet. Die Kontaktschicht 14 vom p+-Typ kann bis zu einer von der ersten Hauptoberfläche 1a aus tieferen Position als die Emitterschicht 13 vom n+-Typ vorgesehen sein. Eine Ladungsträgerakkumulationsschicht 2 vom n-Typ ist zwischen der Basisschicht 15 vom p-Typ und der Driftschicht 1 vom n--Typ angeordnet. Außerdem ist die Pufferschicht 3 vom n-Typ auf der Seite der zweiten Hauptoberfläche 1b der Driftschicht 1 vom n--Typ angeordnet, und die Kollektorschicht 16 vom p-Typ ist zwischen der Pufferschicht 3 vom n-Typ und der zweiten Hauptoberfläche 1b angeordnet.
  • Wie in 22 und 23 dargestellt ist, ist im Grenzbereich 50 die Basisschicht 15 vom p-Typ auf der Seite der ersten Hauptoberfläche 1a des Halbleitersubstrats in einem dem IGBT-Bereich 10 am nächsten gelegenen Bereich angeordnet und ist die Anodenschicht 25 vom p-Typ auf der Seite der ersten Hauptoberfläche 1a des Halbleitersubstrats in einem dem Diodenbereich 20 am nächsten gelegenen Bereich angeordnet. Außerdem ist in einem Bereich, in dem die Basisschicht 15 vom p-Typ im Grenzbereich 50 angeordnet ist, die Ladungsträgerakkumulationsschicht 2 vom n-Typ zwischen der Basisschicht 15 vom p-Typ und der Driftschicht 1 vom n--Typ angeordnet.
  • Wie in der ersten bevorzugten Ausführungsform beschrieben wurde, ist die Basisschicht 15 vom p-Typ im Grenzbereich 50 eine von der Basisschicht 15 vom p-Typ im IGBT-Bereich 10 aus durchgehende Halbleiterschicht vom p-Typ, ist die Ladungsträgerakkumulationsschicht 2 vom n-Typ im Grenzbereich 50 eine von der Ladungsträgerakkumulationsschicht 2 vom n-Typ im IGBT-Bereich 10 aus durchgehende Halbleiterschicht vom n-Typ und ist die Anodenschicht 25 vom p-Typ im Grenzbereich 50 eine von der Anodenschicht 25 vom p-Typ im Diodenbereich 20 aus durchgehende Halbleiterschicht vom p-Typ. Die in dem IGBT-Bereich 10 und dem Grenzbereich 50 angeordnete Ladungsträgerakkumulationsschicht 2 vom n-Typ ist an einer von der ersten Hauptoberfläche 1a des Halbleitersubstrats aus weniger tiefen Position als die Grenze zwischen der Anodenschicht 25 vom p-Typ und der Driftschicht 1 vom n--Typ angeordnet, die in dem Diodenbereich 20 und dem Grenzbereich 50 angeordnet ist. Obgleich in 22 und 23 nicht dargestellt sind die Ladungsträgerakkumulationsschicht 2 vom n-Typ und die Anodenschicht 25 vom p-Typ wie in der ersten bevorzugten Ausführungsform beschrieben im Grenzbereich 50 miteinander in Kontakt.
  • Wie in 22 und 23 dargestellt ist, ist im Grenzbereich 50 die Schicht 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ mit einer höheren Konzentration von Störstellen vom n-Typ als die Ladungsträgerakkumulationsschicht 2 vom n-Typ im Oberflächenschicht-Teilbereich der Basisschicht 15 vom p-Typ oder der Anodenschicht 25 vom p-Typ selektiv angeordnet. Eine Kontaktschicht 14 vom p+-Typ oder eine Kontaktschicht 24 vom p+-Typ ist zwischen den einander benachbarten Schichten 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ angeordnet. Die Kontaktschicht 14 vom p+-Typ oder die Kontaktschicht 24 vom p+-Typ kann bis zu einer von der ersten Hauptoberfläche 1a aus tieferen Position als die Schicht 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ angeordnet sein. Es sollte besonders erwähnt werden, dass die Kontaktschicht 14 vom p+-Typ oder die Kontaktschicht 24 vom p+-Typ nicht notwendigerweise vorgesehen sein müssen und anstelle der Kontaktschicht 14 vom p+-Typ und der Kontaktschicht 24 vom p+-Typ die Basisschicht 15 vom p-Typ oder die Anodenschicht 25 vom p-Typ vorgesehen sein können. Im Grenzbereich 50 ist die Pufferschicht 3 vom n-Typ auf der Seite der zweiten Hauptoberfläche des Halbleitersubstrats angeordnet und ist die Kollektorschicht 16 vom p-Typ zwischen der Pufferschicht 3 vom n-Typ und der zweiten Hauptoberfläche 1b angeordnet.
  • Wie in 24 dargestellt ist, ist im Diodenbereich 20 eine Anodenschicht 25 vom p-Typ auf der Seite der ersten Hauptoberfläche 1a des Halbleitersubstrats angeordnet und ist eine Kontaktschicht 24 vom p+-Typ in einem Oberflächenschicht-Teilbereich der Anodenschicht 25 vom p-Typ angeordnet. Die Kontaktschicht 24 vom p+-Typ kann in einem Oberflächenschicht-Teilbereich der Anodenschicht 25 vom p-Typ selektiv angeordnet sein. Die Anodenschicht 25 vom p-Typ ist in Kontakt mit der Driftschicht 1 vom n--Typ, und die Grenze zwischen der Anodenschicht 25 vom p-Typ und der Driftschicht 1 vom n--Typ ist an einer tieferen Position als die Tiefe angeordnet, in der die Ladungsträgerakkumulationsschicht 2 vom n-Typ angeordnet ist. Außerdem ist eine Pufferschicht 3 vom n-Typ auf der Seite der zweiten Hauptoberfläche 1b der Driftschicht 1 vom n--Typ angeordnet und ist eine Kathodenschicht 26 vom n+-Typ zwischen der Pufferschicht 3 vom n-Typ und der zweiten Hauptoberfläche 1b angeordnet.
  • Die Halbleitervorrichtung der zweiten bevorzugten Ausführungsform ist wie oben beschrieben konfiguriert. In der Halbleitervorrichtung der zweiten bevorzugten Ausführungsform nimmt, da die Schicht 53 zur Unterdrückung einer Ladungsträgerinjektion vom n+-Typ im Oberflächenschicht-Teilbereich der Basisschicht 15 vom p-Typ oder der Anodenschicht 25 vom p-Typ im Grenzbereich 50 angeordnet ist, die Zufuhrmenge an Löchern von der Seite der ersten Hauptoberfläche 1a des Grenzbereichs 50 ab, so dass die Injektionseffizienz von Löchern in den Diodenbereich 20 abnimmt. Daher ist es möglich, einen Erholungsverlust während eines Diodenbetriebs zu reduzieren, während eine Abnahme der Stehspannung der Halbleitervorrichtung unterdrückt wird.
  • Dritte bevorzugte Ausführungsform
  • 25 ist eine Querschnittsansicht, die eine Konfiguration einer Grenze zwischen einem IGBT-Bereich und einem Diodenbereich einer Halbleitervorrichtung darstellt, die ein RC-IGBT gemäß der dritten bevorzugten Ausführungsform ist. 25 ist eine entlang einer gestrichelten Linie G-G in der in 1 dargestellten Halbleitervorrichtung 100 oder der in 2 dargestellten Halbleitervorrichtung 101 genommene Querschnittsansicht und ist eine Querschnittsansicht der Halbleitervorrichtung mit einer Konfiguration, die im Gegensatz zu der in der in der ersten bevorzugten Ausführungsform beschriebenen 9 oder 10 dargestellten Querschnittsansicht den Grenzbereich 50 zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 nicht enthält.
  • Wie in 25 dargestellt ist, sind in der Halbleitervorrichtung gemäß der dritten bevorzugten Ausführungsform der IGBT-Bereich 10 und der Diodenbereich 20 einander benachbart angeordnet und ist die Elektrode 11a eines Gate-Grabens, die eine IGBT-Grabenelektrode ist, an der Grenze zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 angeordnet. In 25 ist die IGBT-Grabenelektrode, die an der Grenze zwischen dem IGBT-Bereich 10 und dem Diodenbereich 20 angeordnet ist, die Elektrode 11a eines Gate-Grabens, kann aber die Elektrode 12a eines Dummy-Grabens sein.
  • In der Halbleitervorrichtung der dritten bevorzugten Ausführungsform ist wie bei der Halbleitervorrichtung 100 oder der Halbleitervorrichtung 101, die in der ersten Ausführungsform beschrieben wurden, die Ladungsträgerakkumulationsschicht 2 vom n-Typ an einer von der ersten Hauptoberfläche 1a aus weniger tiefen Position als die Grenze zwischen der Anodenschicht 25 vom p-Typ und der Driftschicht 1 vom n--Typ angeordnet, die im Diodenbereich 20 angeordnet ist. Das heißt, die Anodenschicht 25 vom p-Typ ist bis zu einer von der ersten Hauptoberfläche 1a des Halbleitersubstrats aus tieferen Position als die Grenze zwischen der Ladungsträgerakkumulationsschicht 2 vom n-Typ und der Driftschicht 1 vom n--Typ, die in dem IGBT-Bereich 10 angeordnet ist, angeordnet.
  • In der Halbleitervorrichtung der dritten bevorzugten Ausführungsform wird wie bei der in der ersten bevorzugten Ausführungsform beschriebenen Halbleitervorrichtung, da die Tiefe von der ersten Hauptoberfläche 1a des Halbleitersubstrats der Anodenschicht 25 vom p-Typ des Diodenbereichs 20 größer als die Tiefe von der ersten Hauptoberfläche 1a der im IGBT-Bereich 10 angeordneten Ladungsträgerakkumulationsschicht 2 vom n-Typ eingerichtet ist, die Konzentration des elektrischen Feldes auf der Ladungsträgerakkumulationsschicht 2 vom n-Typ unterdrückt, so dass eine Abnahme der Stehspannung der Halbleitervorrichtung unterdrückt werden kann.
  • Es sollte besonders erwähnt werden, dass in den obigen ersten bis dritten bevorzugten Ausführungsformen die Halbleitervorrichtung vom Graben-Typ, in der ein Graben in dem IGBT-Bereich 10 und dem Diodenbereich 20 der Halbleitervorrichtung ausgebildet ist und eine Elektrode in dem Graben mit der Zwischenlage des Isolierfilms angeordnet ist, beschrieben wurde, aber die Halbleitervorrichtung der vorliegenden Offenbarung eine Halbleitervorrichtung vom planaren Typ sein kann, in der der Graben nicht ausgebildet ist und die Elektrode auf der ersten Hauptoberfläche 1a des Halbleitersubstrats mit der Zwischenlage des Isolierfilms ausgebildet ist. Außerdem kann die Halbleitervorrichtung eine Halbleitervorrichtung sein, in der ein Graben nur in dem IGBT-Bereich 10 ausgebildet ist und kein Graben in dem Diodenbereich 20 oder dem Grenzbereich 50 ausgebildet ist.
  • Es sollte besonders erwähnt werden, dass eine geeignete Kombination, Modifikation oder Weglassung jeder bevorzugten Ausführungsform ebenfalls im Umfang der vorliegenden Offenbarung eingeschlossen ist.
  • Obgleich die Offenbarung im Detail dargestellt und beschrieben wurde, ist die vorhergehende Beschreibung in allen Aspekten veranschaulichend und nicht einschränkend. Es versteht sich daher, dass zahlreiche Modifikationen und Variationen konzipiert werden können.
  • ZITATE ENTHALTEN IN DER BESCHREIBUNG
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  • Zitierte Patentliteratur
    • WO 2017/141998 [0003]

Claims (12)

  1. Halbleitervorrichtung, aufweisend: einen IGBT-Bereich (10); und einen Diodenbereich (20), wobei der IGBT-Bereich (10) und der Diodenbereich (20) in einem Halbleitersubstrat enthalten sind, das eine Driftschicht (1) eines ersten Leitfähigkeitstyps zwischen einer ersten Hauptoberfläche (1a) und einer der ersten Hauptoberfläche (1a) gegenüberliegenden zweiten Hauptoberfläche (1b) aufweist, wobei der IGBT-Bereich (10) und der Diodenbereich (20) in einer ersten Richtung entlang der ersten Hauptoberfläche (1a) nebeneinander angeordnet sind, wobei der IGBT-Bereich (10) aufweist: eine Kollektorschicht (16) eines zweiten Leitfähigkeitstyps, die zwischen der Driftschicht (1) und der zweiten Hauptoberfläche (1b) angeordnet ist, eine Ladungsträgerakkumulationsschicht (2) eines ersten Leitfähigkeitstyps, die in Kontakt mit der Driftschicht (1) auf der Seite der ersten Hauptoberfläche (1a) der Driftschicht (1) angeordnet ist und eine höhere Störstellenkonzentration eines ersten Leitfähigkeitstyps als die Driftschicht (1) aufweist, eine Basisschicht (15) eines zweiten Leitfähigkeitstyps, die zwischen der Ladungsträgerakkumulationsschicht (2) und der ersten Hauptoberfläche (1a) angeordnet ist, eine Emitterschicht (13) eines ersten Leitfähigkeitstyps, die in einem Oberflächenschicht-Teilbereich der Basisschicht (15) selektiv angeordnet ist und einen Teil der ersten Hauptoberfläche (1a) aufweist, und eine Gateelektrode (11a), die so angeordnet ist, dass sie der Emitterschicht (13) und der Basisschicht (15) mit einer Zwischenlage eines Isolierfilms (11b) gegenüberliegt, und wobei der Diodenbereich (20) aufweist: eine Kathodenschicht (26) eines ersten Leitfähigkeitstyps, die zwischen der Driftschicht (1) und der zweiten Hauptoberfläche (1b) angeordnet ist, und eine Anodenschicht (25) eines zweiten Leitfähigkeitstyps, die zwischen der Driftschicht (1) und der ersten Hauptoberfläche (1a) angeordnet ist und bis zu einer von der ersten Hauptoberfläche (1a) aus tieferen Position als eine Grenze zwischen der Ladungsträgerakkumulationsschicht (2) und der Driftschicht (1) angeordnet ist.
  2. Halbleitervorrichtung nach Anspruch 1, wobei eine Störstellenkonzentration eines zweiten Leitfähigkeitstyps der Anodenschicht (25) höher ist als eine Störstellenkonzentration eines ersten Leitfähigkeitstyps der Ladungsträgerakkumulationsschicht (2).
  3. Halbleitervorrichtung nach Anspruch 1 oder 2, wobei der IGBT-Bereich (10) eine Vielzahl von IGBT-Grabenelektroden (11a, 12a) aufweist, die sich in einer zweiten Richtung orthogonal zur ersten Richtung entlang der ersten Hauptoberfläche (1a) erstrecken und mit einer Zwischenlage eines Isolierfilms (11b) in Gräben versehen sind, die die Basisschicht (15) von der ersten Hauptoberfläche (1a) aus durchdringen, um die Driftschicht (1) zu erreichen, wobei der Diodenbereich (20) eine Vielzahl von Elektroden (21a) von Dioden-Gräben aufweist, die sich in der zweiten Richtung erstrecken und mit einer Zwischenlage eines Isolierfilms (11b) in Gräben versehen sind, die die Anodenschicht (25) von der ersten Hauptoberfläche (1a) aus durchdringen, um die Driftschicht (1) zu erreichen, und wobei zumindest einige der Vielzahl von IGBT-Grabenelektroden (11a, 12a) die Gateelektrode (11a) sind.
  4. Halbleitervorrichtung nach Anspruch 3, ferner aufweisend einen die Driftschicht (1) aufweisenden Grenzbereich (50) zwischen der unter der Vielzahl von IGBT-Grabenelektroden (11a, 12a) dem Diodenbereich (20) am nächsten gelegenen IGBT-Grabenelektrode (11a, 12a) und der unter der Vielzahl von Elektroden (21a) von Dioden-Gräben dem IGBT-Bereich (10) am nächsten gelegene Elektrode (21a) von Dioden-Gräben, wobei der Grenzbereich (50) die Kollektorschicht (16) zwischen der Driftschicht (1) und der zweiten Hauptoberfläche (1b) aufweist und wobei die Ladungsträgerakkumulationsschicht (2) und die Anodenschicht (25) im Grenzbereich (50) miteinander in Kontakt sind.
  5. Halbleitervorrichtung nach Anspruch 4, ferner aufweisend eine Emitterelektrode (6), die mit der Emitterschicht (13), der Basisschicht (15) und der Anodenschicht (25) auf der ersten Hauptoberfläche (1a) elektrisch verbunden ist, und wobei die IGBT-Grabenelektrode (11a, 12a) die dem Diodenbereich (20) am nächsten liegt, und die Elektrode (21a) eines Dioden-Grabens, die dem IGBT-Bereich (10) am nächsten liegt, mit der Emitterelektrode (6) elektrisch verbunden sind.
  6. Halbleitervorrichtung nach Anspruch 5, wobei der Grenzbereich (50) eine Elektrode (51a) eines Grenzgrabens aufweist, die mit einer Zwischenlage eines Isolierfilms (11b) in einem Graben versehen ist, der sich in der zweiten Richtung erstreckt und von der ersten Hauptoberfläche (1a) aus die Driftschicht (1) erreicht, und wobei die Elektrode (51a) eines Grenzgrabens mit der Emitterelektrode (6) elektrisch verbunden ist.
  7. Halbleitervorrichtung nach einem der Ansprüche 4 bis 6, wobei der Grenzbereich (50) die Basisschicht (15) oder die Anodenschicht (25) zwischen der Driftschicht (1) und der ersten Hauptoberfläche (1a) aufweist und, ferner aufweisend eine Schicht (53) zur Unterdrückung einer Ladungsträgerinjektion eines ersten Leitfähigkeitstyps mit einer höheren Störstellenkonzentration eines ersten Leitfähigkeitstyps als die Ladungsträgerakkumulationsschicht (2), die in einem Oberflächenschicht-Teilbereich der Basisschicht (15) oder der Anodenschicht (25) selektiv angeordnet ist, die im Grenzbereich (50) enthalten sind.
  8. Verfahren zum Herstellen einer Halbleitervorrichtung, wobei das Verfahren die Schritte aufweist: Präparieren eines Halbleitersubstrats eines ersten Leitfähigkeitstyps, das eine erste Hauptoberfläche (1a) aufweist und einen ersten Bereich, in dem ein IGBT-Bereich (10) ausgebildet ist, und einen zweiten Bereich, in dem ein Diodenbereich (20) ausgebildet ist, nebeneinander in einer ersten Richtung entlang der ersten Hauptoberfläche (1a) aufweist; Ausbilden einer ersten Resistmaske (60) mit einer ersten Öffnung (60a) auf der ersten Hauptoberfläche (1a) des ersten Bereichs; Implantieren von Störstellenionen eines ersten Leitfähigkeitstyps von der ersten Öffnung (60a) aus, um eine Ladungsträgerakkumulationsschicht (2) eines ersten Leitfähigkeitstyps zu bilden; Implantieren von Störstellenionen eines zweiten Leitfähigkeitstyps von der ersten Öffnung (60a) aus, um eine Basisschicht (15) eines zweiten Leitfähigkeitstyps zwischen der ersten Hauptoberfläche (1a) und der Ladungsträgerakkumulationsschicht (2) zu bilden; Ausbilden einer zweiten Resistmaske (61) mit einer zweiten Öffnung (61a) auf der ersten Hauptoberfläche (1a) des zweiten Bereichs; und Implantieren von Störstellenionen eines zweiten Leitfähigkeitstyps von der zweiten Öffnung (61a), um eine Anodenschicht (25) eines zweiten Leitfähigkeitstyps bis zu einer von der ersten Hauptoberfläche (1a) aus tieferen Position als eine Tiefe auszubilden, in der die Ladungsträgerakkumulationsschicht (2) ausgebildet ist, in die erste Hauptoberfläche (1a).
  9. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8, wobei die erste Öffnung (60a) und die zweite Öffnung (61a) einander teilweise überlappen und wobei die Ladungsträgerakkumulationsschicht (2) und die Anodenschicht (25) durch Implantieren von Störstellenionen so gebildet werden, dass sie einander teilweise überlappen.
  10. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 8 oder 9, wobei der Schritt zum Ausbilden der Anodenschicht (25) vor dem Schritt zum Ausbilden der Ladungsträgerakkumulationsschicht (2) durchgeführt wird.
  11. Verfahren zum Herstellen einer Halbleitervorrichtung nach Anspruch 10, ferner aufweisend einen Heizschritt, um Störstellenionen der Anodenschicht (25) in das Halbleitersubstrat diffundieren zu lassen, nach dem Schritt zum Ausbilden der Anodenschicht (25), und wobei der Schritt zum Ausbilden der Ladungsträgerakkumulationsschicht (2) nach dem Heizschritt durchgeführt wird.
  12. Verfahren zum Herstellen einer Halbleitervorrichtung nach einem der Ansprüche 8 bis 11, wobei das Halbleitersubstrat einen dritten Bereich aufweist, in dem ein Abschlussbereich um den ersten Bereich und den zweiten Bereich ausgebildet wird, wobei in der zweiten Resistmaske (61) eine dritte Öffnung auf einer ersten Hauptoberfläche (1a) des dritten Bereichs gebildet wird und wobei der Schritt zum Ausbilden der Anodenschicht (25) ein gleichzeitiges Implantieren von Störstellenionen eines zweiten Leitfähigkeitstyps von der zweiten Öffnung (61a) und der dritten Öffnung aus einschließt, um die Anodenschicht (25) und eine Abschluss-Wannenschicht (31) eines zweiten Leitfähigkeitstyps zu bilden.
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