DE69628633T2 - Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung - Google Patents

Halbleiteranordnung mit isoliertem Gate und Verfahren zur Herstellung Download PDF

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Description

  • HINTERGRUND DER ERFINDUNG
  • Gebiet der Erfindung
  • Die vorliegende Erfindung betrifft eine Isolierschicht-Halbleitereinrichtung bzw. eine Halbleitereinrichtung mit isolierter Gateelektrode gemäß dem Oberbegriff von Anspruch 1 und ein Verfahren zum Herstellen derselben gemäß dem Oberbegriff von Anspruch 11.
  • Beschreibung des Stands der Technik
  • Eine Isolierschicht-Halbleitereinrichtung ist eine Halbleitereinrichtung, die eine Struktur hat, bei der Gateelektroden einer Halbleiterschicht zugewandt sind, die so angeordnet ist, daß ein Kanal durch eine Isolierschicht hindurch gebildet wird. Ein Isolierschicht-Bipolartransistor (nachstehend als "IGBT" bezeichnet) und ein MOS-Transistor sind typische Beispiele einer solchen Isolierschicht-Halbleitereinrichtung. Bei einer allgemein gängigen Struktur einer Isolierschicht-Halbleitereinrichtung ist eine Reihe von Einheitszellen, die zueinander parallel geschaltet sind, in einem einzigen Halbleitersubstrat ausgebildet, um einen großen Hauptstrom zu erhalten.
  • Insbesondere richtet sich die Aufmerksamkeit auf eine Isolierschicht-Halbleitereinrichtung, die ein Grabengate hat, d. h. auf eine Einrichtung, die so ausgebildet ist, daß eine Gateelektrode in einem in einer Hauptoberfläche einer Halbleiterbasis gebildeten Graben vergraben ist, wobei eine solche Isolierschicht-Halbleitereinrichtung eine ausgezeichnete Einrichtung ist, die insofern vorteilhaft ist, als es möglich ist, den Integrationsgrad der Einrichtung zu erhöhen, da es einfach ist, die Einheitszellen in einer solchen Einrichtung zu miniaturisieren.
  • 29 ist eine Querschnittsansicht eines herkömmlichen Isolierschicht-Bipolartransistors mit einem Grabengate, (nachstehend als "Graben-IGBT" bezeichnet), der als Hintergrund der vorliegenden Erfindung dient. Bei einer herkömmlichen Einrichtung 151 sind eine p+-Kollektorschicht 1, eine n+-Pufferschicht 2 und eine n+-Halbleiterschicht 3 sequentiell in dieser Reihenfolge bei einer Siliciumhalbleiterbasis gestapelt, die als flache Platte ausgebildet ist. Innerhalb eines Zellenbereichs CR der Halbleiterbasis ist eine Reihe von Gräben 7 parallel zueinander mit einer bestimmten Distanz Wcel voneinander in einer oberen Hauptoberfläche der Halbleiterbasis (d. h. einer Hauptoberfläche, in der die n–-Halbleiterschicht 3 ausgebildet ist) gebildet.
  • Ferner ist in dem Zellenbereich CR eine p-Basisschicht 4 in einem Oberflächenbereich der n–-Halbleiterschicht 3 gebildet. Ferner ist in einem Oberflächenbereich der p-Basisschicht 4 eine n+-Emitterschicht 5 selektiv so gebildet, daß sie den Seitenwänden der Gräben 7 benachbart ist. Gateisolierschichten 8 sind an inneren Oberflächen der Gräben 7 gebildet, und eine Gateelektrode (d. h. ein Grabengate) 10 ist im Inneren der Gateisolierschichten 8 vergraben. Ein Bereich der p-Basisschicht 4, dem die Gateelektrode 10 zugewandt ist und der zwischen der n+-Emitterschicht 5 und der n--Halbleiterschicht 3 ist, ist als Kanalbereich wirksam.
  • Der Zellenbereich CR ist von einem Gate-Drahtbereich GR umgeben. In dem Gate-Drahtbereich GR ist eine Gate-Drahtleitung GL an der oberen Hauptoberfläche der Halbleiterbasis durch eine Isolierschicht 17 hindurch angeordnet. In einem oberen Hauptoberflächenbereich der n–-Halbleiterschicht 3, der einen unmittelbar unter der Gate-Drahtleitung GL befindlichen Bereich aufweist, ist eine p-Halbleiterschicht 13 selektiv gebildet. Die p-Halbleiterschicht 13 ist so gebildet, daß die Durchbruchspannung der Einrichtung 151 auf einem hohen Wert gehalten wird. Um dieses Ziel zu erreichen, ist die p-Halbleiterschicht 13 tiefer als die p-Basisschicht 4 ausgebildet.
  • In Bereichen zwischen den benachbarten Gräben 7 in der oberen Hauptoberfläche der Halbleiterbasis ist eine Emitterelektrode 11 sowohl mit der p-Basisschicht 4 als auch mit der n+-Emitterschicht 5 verbunden. Eine Isolierschicht 9 ist zwischen der Emitterelektrode 11 und der Gateelektrode 10 sowie zwischen der Emitterelektrode 11 und der Gate-Drahtleitung GL vorhanden. Die Isolierschicht 9 hält die elektrische Isolierung zwischen diesen Elementen aufrecht.
  • Eine Kollektorelektrode 12 ist mit einer unteren Hauptoberfläche der Halbleiterbasis verbunden, d. h. mit einer Oberfläche der p+-Kollektorschicht 1. Die Emitterelektrode 11 und die Kollektorelektrode 12 dienen als ein Paar von Hauptelektroden.
  • Wenn in einem Fall, in dem eine positive Kollektorspannung VCE über die Kollektorelektrode 12 und die Emitterelektrode 11 angelegt wird, eine positive Gatespannung VGE, die eine vorbestimmte Gate-Grenzspannung VGE(th) überschreitet, über die Gateelektrode 10 und die Emitterelektrode 11 angelegt wird, dann wird der Kanalbereich vom p-Typ in den n-Typ umgekehrt. Infolgedessen werden Elektronen von der Emitterelektrode 11 durch die n+-Emitterschicht 5 hindurch in die n–-Halbleiterschicht 3 injiziert.
  • Während die injizierten Elektronen die p+-Kollektorschicht 1 und die n–-Halbleiterschicht 3 (einschließlich der n+-Pufferschicht 2) in Durchlaßrichtung vorspannen, werden Löcher von der p+-Kollektorschicht 1 in die n–-Halbleiterschicht 3 injiziert. Da dies den Widerstandswert der n–-Halbleiterschicht 3 stark verringert, fließt ein großer Kollektorstrom (der ein Hauptstrom ist) von der Kollektorelektrode 12 zu der Emitterelektrode 11.
  • Wenn nun die Gatespannung VGE zu Null oder zu einem negativen Wert zurückkehrt, kehrt der Kanalbereich 6 zum p-Typ zurück. Da hierbei die Injektion von Elektronen von der Emitterelektrode 11 gestoppt wird, wird die Injektion von Löchern von der p+-Kollektorschicht 1 gestoppt. Daraufhin werden Elektronen und Löcher, die in der n–-Halbleiterschicht 3 (und der n+-Pufferschicht 2) verblieben sind, an der Kollektorelektrode 12 und der Emitterelektrode 11 gesammelt oder miteinander rekombiniert und verschwinden.
  • Wie 29 übrigens deutlich zeigt, ist ein von der n+-Emitterschicht 5, der p-Basisschicht 4 und der n–-Halbleiterschicht 3 gebildeter Bipolartransistor innerhalb eines IGBT im allgemeinen als parasitärer Transistor vorhanden. Ein in der p-Basisschicht 4 fließender Löcherstrom verhält sich so, als ob er ein Basisstrom des parasitären Bipolartransistors wäre. Wenn also der in der p-Basisschicht 4 fließende Löcherstrom einen bestimmten Wert überschreitet, leitet der parasitäre Bipolartransistor (d. h. er schaltet ein).
  • Sobald der parasitäre Bipolartransistor leitet, leitet auch ein parasitärer Thyristor, der von der n+-Emitterschicht 5, der p-Basisschicht 4, der n–-Halbleiterschicht 3 und der p+-Kollektorschicht 1 gebildet ist. Das Leiten des parasitären Thyristors wird als "Latch-up" bezeichnet. Sobald der IGBT im Latch-up-Zustand ist, fließt der Hauptstrom (d. h. der Kollektorstrom), der zwischen der Emitterelektrode 11 und der Kollektorelektrode 12 fließt, weiter, und zwar nunmehr unabhängig von der Gatespannung VGE. Das heißt, es wird unmöglich, den Kollektorstrom mit Hilfe der Gatespannung VGE zu steuern. Dies führt zur Zerstörung des IGBT.
  • Bei einem Graben-IGBT tritt die Zerstörung aufgrund von Latch-up leicht während eines bestimmten Betriebs in einem bestimmten Bereich der Halbleiterbasis auf. Wenn beispielsweise eine Induktionslast (nachstehend als "L-Last" bezeichnet) an die Hauptelektroden angeschlossen ist und ein großer Hauptstrom fließt, tritt leicht Latch-up auf. Das Maß der Fähigkeit zum Sperren eines Hauptstroms, der während des EIN-Zustands der Einrichtung fließt, wird dann, wenn die Einrichtung in den AUS-Zustand schaltet, von einem bekannten RBSOA (Sicherer Betriebsbereich mit Vorspannung in Sperr-Richtung) ausgewertet. Es erübrigt sich zu erwähnen, daß es erwünscht ist, daß ein großer Hauptstrom gesperrt werden kann, anders ausgedrückt, daß der RBSOA groß ist.
  • 30 ist ein Diagramm, das schematisch Änderungen eines Kollektorstroms IC und der Kollektorspannung VCE beim Übergang des IGBT vom EIN-Zustand in den AUS-Zustand bei angeschlossener L-Last zeigt. Bei angeschlossener L-Last wird dann, wenn der Kollektorstrom Ic abnimmt, die induktive EMK, die als {–L·d Ic/dt} ausgedrückt wird, über der L-Last erzeugt, wobei L die Induktionskraft der L-Last bezeichnet.
  • Eine Spannung, die gleich der Summe einer Gleichstromversorgungsspannung, die von einer externen Energieversorgung zugeführt wird, und dieser induktiven EMK ist, wird über die Emitterelektrode 11 und die Kollektorelektrode 12 als Kollektorspannung VCE angelegt. Infolgedessen erscheint, wie 30 zeigt, beim Übergang des IGBT vom EIN-Zustand in den AUS-Zustand eine Stoßspannung bei der Kollektorspannung VCE.
  • Wenn gemäß 30 eine Energieversorgungsspannung, die zu einer Nennspannung des IGBT äquivalent ist, zugeführt wird und der Wert des Kollektorstroms Ic während des EIN-Zustands der Einrichtung einem Nennstrom entspricht, wird durch die Stoßspannung die Kollektorspannung VCE im Übermaß angelegt, so daß ein Lawinenstrom innerhalb der Halbleiterbasis erzeugt wird.
  • Der Lawinenstrom dient als Basisstrom des vorstehend beschriebenen parasitären Bipolartransistors. Wenn also der Lawinenstrom, der gleich dem oder größer als ein bestimmter Wert ist, in der p-Basisschicht 4 fließt, in der die n+-Emitterschicht 5 vorhanden ist, schaltet der parasitäre Bipolartransistor ein, so daß dadurch der IGBT zerstört wird. Der den IGBT zerstörende Lawinenstrom bildet sich in einem Bereich der Halbleiterbasis mit konzentriertem elektrischem Feld aus, d. h. in einem Bereich, in dem das elektrische Feld infolge des Anlegens der Kollektorspannung VCE am stärksten wird.
  • Im allgemeinen ist das elektrische Feld an einem vorspringenden Bereich oder einem Bereich, der stark verworfen ist, konzentriert. Im allgemeinen tendiert also das elektrische Feld dazu, sich um untere Bereiche der Gräben 7 oder einen seitlichen Diffusionsbereich herum zu konzentrieren, der beide Endbereich der p-Halbleiterschicht 13 bildet. Bei der in 29 gezeigten Einrichtung 151 ist jedoch die Distanz Wcel ausreichend klein vorgegeben, um das elektrische Feld, das um die unteren Bereiche der Gräben 7 herum ausgebildet ist, ausreichend zu schwächen. Daher ist im Zellenbereich CR das elektrische Feld relativ schwach. Da ferner ein Schutzring 14 zum Schwächen des elektrischen Feldes um die p-Halbleiterschicht 13 herum angeordnet ist, wird in dem seitlichen Diffusionsbereich der p-Halbleiterschicht, die dem Schutzring 14 zugewandt sind, kein starkes elektrisches Feld ausgebildet.
  • Bei der Einrichtung 151 ist also das elektrische Feld in dem seitlichen Diffusionsbereich der p-Halbleiterschicht 13 am stärksten, der dem Zellenbereich CR zugewandt ist. 31 ist eine erweiterte Querschnittsansicht, in der eine Umgebung eines solchen seitlichen Diffusionsbereichs erweitert dargestellt ist. Wie 31 zeigt, wird in einem Bereich, der nahe einer Grenze zwischen dem seitlichen Diffusionsbereich und der n–-Halbleiterschicht 3 ist, d. h. in einem Bereich, in dem das elektrische Feld am stärksten konzentriert ist, ein Lawinenstrom erzeugt. Anders ausgedrückt, Paare von Löchern H und Elektronen E werden gebildet.
  • Von diesen fließen die Löcher H durch die p-Basisschicht 4, die im Bereich der p-Halbleiterschicht 13 ist, in die Emitterelektrode 11, nachdem sie durch die n–-Halbleiterschicht 3 hindurchgegangen sind. In dieser Phase liefert der Strom der Löcher H einen Beitrag als Basisstrom des parasitären Bipolartransistors. Wenn also der Lawinenstrom groß wird und einen bestimmten Grenzwert überschreitet, schaltet der parasitäre Bipolartransistor ein. Infolgedessen wird die Einrichtung 151 in den Latch-up-Zustand versetzt und schließlich zerstört.
  • Wie vorstehend beschrieben, ist bei der herkömmlichen Einrichtung 151 der Lawinenstrom, der in dem seitlichen Diffusionsbereich der p-Halbleiterschicht 13 erzeugt wird, der dem Zellenbereich CR zugewandt ist, eine Ursache für den Latch-up-Zustand, und der RBSOA der Einrichtung ist durch den Lawinenstrom, der in diesem seitlichen Diffusionsbereich erzeugt wird, begrenzt.
  • Die Isolierschicht-Halbleitereinrichtung gemäß dem Oberbegriff von Anspruch 1 ist aus der EP-A-0 527 600 bekannt. Dieses Dokument beschreibt einen Isolierschicht-Bipolartransistor vom Grabentyp, der eine erste Halbleiterschicht als N-leitende Basisschicht, eine zweite Halbleiterschicht als P-leitende Basisschicht und eine erste Hauptelektrode enthält. Eine dritte Halbleiterschicht, die als P-leitende Siliciumschicht vorgesehen ist, ist so gebildet, daß sie mit der Seitenwand der Gräben in Berührung ist, die am Außenumfang der Reihenanordnung von Gräben positioniert ist.
  • Bei der Einrichtung gemäß der EP-A-0 527 600 ist also die dritte Halbleiterschicht (P-leitende Siliciumschicht) nicht mit der zweiten Halbleiterschicht (P-leitenden Basisschicht) gekoppelt. Ferner hat der Bereich, der als der seitliche Diffusionsbereich der dritten Halbleiterschicht betrachtet werden kann, eine solche Struktur, daß er zu der Gateelektrode hin geneigt ist. Aufgrund der Neigung des seitlichen Diffusionsbereichs ist also die Gate-Drahtleitung an einer Oberfläche des seitlichen Diffusionsbereichs angeordnet. Daher können die Löcher nicht von dem seitlichen Diffusionsbereich direkt zu der ersten Hauptelektrode hin diffundieren.
  • Das Dokument GB-A-2 269 050 betrifft eine Halbleitereinrichtung und ein Verfahren zum Herstellen derselben, wobei ein seitlicher Diffusionsbereich nicht einer zweiten Halbleiterschicht von einem zweiten Leitfähigkeitstyp benachbart ist, die in einem Bereich einer oberen Hauptoberfläche innerhalb einer ersten Halbleiterschicht gebildet ist. Außerdem ist keine Gate-Drahtleitung an der Oberfläche der P-leitenden Schichten vorhanden.
  • Das Dokument US-A-5 208 471 beschreibt eine Halbleitereinrichtung und ein Verfahren zum Herstellen derselben, wobei die Halbleitereinrichtung folgendes aufweist: ein Halbleitersubstrat, eine Halbleiterschicht von einem ersten Leit fähigkeitstyp, die auf dem Halbleitersubstrat gebildet ist, einen ersten Halbleitermuldenbereich von einem zweiten Leitfähigkeitstyp und einen zweiten Halbleitermuldenbereich vom zweiten Leitfähigkeitstyp.
  • Die herkömmliche Einrichtung gemäß der US-A-5 208 471 hat weder Gräben, die eine zweite Halbleiterschicht von einem zweiten Leitfähigkeitstyp durchdringen, die in einem Bereich einer oberen Hauptoberfläche der ersten Halbleiterschicht gebildet ist, noch eine vierte Halbleiterschicht von einem ersten Leitfähigkeitstyp auf der zweiten Halbleiterschicht.
  • Die Veröffentlichung von M. Harada et al. "600 V Trench IGBT in Comparison with Planar IGBT", veröffentlicht am 31. Mai 1994 in Proceedings of the International Symposium on Power Semiconductor Devices (ISPSD), Davos, Schweiz, 31. Mai bis 2. Juni 1994, NR.SYMP.6, Seiten 411 bis 416, sieht eine Auswertung des Grenzbereichs des Leistungsvermögens von IGBT vor. Die Veröffentlichung betrifft jedoch nicht eine Halbleitereinrichtung mit einer Halbleiterschicht von einem zweiten Leitfähigkeitstyp, die in einem Bereich einer oberen Hauptoberfläche innerhalb einer ersten Halbleiterschicht durch selektives Diffundieren einer Störstelle gebildet ist, wobei die dritte Halbleiterschicht tiefer als eine zweite Halbleiterschicht ist, die dritte Halbleiterschicht mit der zweiten Halbleiterschicht gekoppelt ist und die dritte Halbleiterschicht die zweite Halbleiterschicht umgibt.
  • Das Dokument US-A-5 072 266 beschreibt einen DMOS-Leistungstransistor vom Grabentyp mit einem feldformenden Körperprofil und dreidimensionaler Geometrie. Die Veröffentlichung US-A-5 169 793 beschreibt ein Verfahren zum Herstellen eines Isolierschicht-Bipolartransistors, der einen Gate-Abschirmbereich hat. Keines dieser Dokumente beschreibt irgendeine Kombination von Gräben, die zwei Halbleiterschichten von unterschiedlichem Leitfähigkeitstyp durchdringen, wobei die Anordnung einer anderen Halbleiterschicht tiefer als die der erstgenannten Halbleiterschicht ist und mit einer dieser Halbleiterschichten gekoppelt ist.
  • Der vorliegenden Erfindung liegt also die Aufgabe zugrunde, eine Isolierschicht-Halbleitereinrichtung anzugeben, die einen Halbleitereinrichtungsteil aufweist, der eine obere Hauptoberfläche und eine untere Hauptoberfläche bildet, wobei die Halbleitereinrichtung den Diffusionsweg von Löchern von dem seitlichen Diffusionsbereich direkt zu einer ersten Hauptelektrode hin gewährleistet. Ferner ist es eine Aufgabe der vorliegenden Erfindung, ein Verfahren zum Herstellen einer solchen Einrichtung anzugeben, Gemäß der Erfindung wird eine Isolierschicht-Halbleitereinrichtung angegeben, die die Merkmale von Anspruch 1 aufweist. Gemäß der Erfindung wird ferner ein Verfahren zum Herstellen einer Isolierschicht-Halbleitereinrichtung angegeben, die die Merkmale von Anspruch 11 aufweist. Weiterentwicklungen der Einrichtung und des Verfahrens gemäß der Erfindung sind in den abhängigen Unteransprüchen angegeben.
  • Ein erster Aspekt der vorliegenden Erfindung betrifft eine Isolierschicht-Halbleitereinrichtung, die eine Halbleiterbasis aufweist, die eine obere Hauptoberfläche und eine untere Hauptoberfläche bildet. Bei der Isolierschicht-Halbleitereinrichtung weist die Halbleiterbasis folgendes auf: eine erste Halbleiterschicht von einem ersten Leitfähigkeitstyp, die zu der oberen Hauptoberfläche hin freiliegt; eine zweite Halbleiterschicht von einem zweiten Leitfähigkeitstyp, die in einem Bereich der oberen Hauptoberfläche innerhalb der ersten Halbleiterschicht gebildet ist; eine dritte Halbleiterschicht vom zweiten Leitfähigkeitstyp, die in einem Bereich der oberen Hauptoberfläche innerhalb der ersten Halbleiterschicht durch selektives Diffundieren einer Störstelle gebildet ist, wobei die dritte Halbleiterschicht tiefer als die zweite Halbleiterschicht ist, die dritte Halbleiterschicht mit der zweiten Halbleiterschicht gekoppelt ist und die dritte Halbleiterschicht die zweite Halbleiterschicht umgibt; und eine vierte Halbleiterschicht vom ersten Leitfähigkeitstyp, die in einem Bereich der oberen Hauptoberfläche innerhalb der zweiten Halbleiterschicht selektiv gebildet ist.
  • In der Halbleiterbasis ist ein Graben gebildet, der in der oberen Hauptoberfläche offen ist, die vierte und die zweite Halbleiterschicht durchdringt und die erste Halbleiterschicht erreicht. Die Einrichtung weist ferner folgendes auf: eine Gateisolierschicht, die die elektrische Isolierung gewährleistet, wobei die Gateisolierschicht eine Innenwand des Grabens bedeckt; eine Gateelektrode, die in dem Graben vergraben ist, wobei die Gateisolierschicht zwischen der Gateelektrode und der Halbleiterbasis angeordnet ist; eine Gate-Drahtleitung, die durch eine Isolierschicht an der oberen Hauptoberfläche so angeordnet ist, daß sie sich entlang der dritten Halbleiterschicht erstreckt, wobei die Gate-Drahtleitung mit der Gateelektrode elektrisch verbunden ist; eine erste Hauptelektrode, die an der oberen Hauptoberfläche angeordnet ist, wobei die erste Hauptelektrode mit der zweiten Halbleiterschicht und der vierten Halbleiterschicht elektrisch verbunden ist; und eine zweite Hauptelektrode, die an der unteren Hauptoberfläche angeordnet ist, wobei die zweite Hauptelektrode mit der unteren Hauptoberfläche elektrisch verbunden ist.
  • Die erste Hauptelektrode ist ferner mit einem seitlichen Diffusionsbereich elektrisch verbunden, der der zweiten Halbleiterschicht innerhalb der dritten Halbleiterschicht benachbart ist. Die vierte Halbleiterschicht ist nicht innerhalb des seitlichen Diffusionsbereichs gebildet.
  • Gemäß einem zweiten Aspekt der vorliegenden Erfindung ist bei der Isolierschicht-Halbleitereinrichtung des ersten Aspekts die erste Hauptelektrode auch mit einem Randbereich elektrisch verbunden, der als ein Bereich innerhalb einer bestimmten Distanz von dem seitlichen Diffusionsbereich in der zweiten Halbleiterschicht gebildet ist, und die vierte Halbleiterschicht ist auch nicht innerhalb des Randbereichs gebildet.
  • Gemäß einem dritten Aspekt der vorliegenden Erfindung ist bei der Isolierschicht-Halbleitereinrichtung des zweiten Aspekts die bestimmte Distanz ungefähr gleich oder kleiner als 50 um.
  • Gemäß einem vierten Aspekt der vorliegenden Erfindung ist bei der Isolierschicht-Halbleitereinrichtung des ersten Aspekts der Graben in eine Vielzahl von Grabeneinheiten unterteilt, die parallel zueinander und äquidistant beabstandet voneinander angeordnet sind.
  • Gemäß einem fünften Aspekt der vorliegenden Erfindung ist bei der Isolierschicht-Halbleitereinrichtung des vierten Aspekts mindestens eine von der Vielzahl von Grabeneinheiten, die an einem Ende der Anordnung der Vielzahl von Grabeneinheiten positioniert ist, innerhalb der dritten Halbleiterschicht gebildet.
  • Gemäß einem sechsten Aspekt der vorliegenden Erfindung erstreckt sich bei der Isolierschicht-Halbleitereinrichtung des ersten Aspekts ein Randbereich des Grabens entlang der Längsrichtung des Grabens in die dritte Halbleiterschicht.
  • Gemäß einem siebten Aspekt der vorliegenden Erfindung weist bei der Isolierschicht-Halbleitereinrichtung des ersten Aspekts die Halbleiterbasis ferner eine fünfte Halbleiterschicht auf, die in einem Verbindungsbereich der zweiten Halbleiterschicht und der dritten Halbleiterschicht mit der ersten Hauptelektrode selektiv gebildet ist, wobei die fünfte Halbleiterschicht eine höhere Störstellenkonzentration als die zweite Halbleiterschicht und die dritte Halbleiterschicht hat.
  • Ein achter Aspekt der vorliegenden Erfindung betrifft ein Verfahren zum Herstellen einer Isolierschicht-Halbleitereinrichtung, das die folgenden Schritte aufweist:
    • (a) Vorsehen einer Halbleiterbasis, die eine obere Hauptoberfläche und eine untere Hauptoberfläche bildet, wobei die Halbleiterbasis eine erste Halbleiterschicht von einem ersten Leitfähigkeitstyp aufweist, die zu der oberen Hauptoberfläche hin freiliegt;
    • (b) selektives Einbringen einer Störstelle von einem zweiten Leitfähigkeitstyp in die obere Hauptoberfläche, um dadurch eine zweite Halbleiterschicht und eine dritte Halbleiterschicht von einem zweiten Leitfähigkeitstyp in einem Bereich der oberen Hauptoberfläche innerhalb der ersten Halbleiterschicht zu bilden, so daß die dritte Halbleiter tiefer als die zweite Halbleiterschicht ist und die dritte Halbleiter mit der zweiten Halbleiterschicht gekoppelt ist und die zweite Halbleiterschicht umgibt;
    • (c) selektives Einbringen einer Störstelle vom ersten Leitfähigkeitstyp in die obere Hauptoberfläche, um dadurch selektiv eine vierte Halbleiterschicht vom ersten Leitfähigkeitstyp in einem Bereich der oberen Hauptoberfläche innerhalb der zweiten Halbleiterschicht mit Ausnahme an dem seitlichen Diffusionsbereich zu bilden, der der zweiten Halbleiterschicht innerhalb der dritten Halbleiterschicht benachbart ist;
    • (d) selektives Ätzen der oberen Hauptoberfläche, um dadurch selektiv einen Graben in der Halbleiterbasis zu bilden, der die vierte Halbleiterschicht und die zweite Halbleiterschicht durchdringt und die erste Halbleiterschicht erreicht;
    • (e) Bilden einer Isolierschicht, die eine Innenwand des Grabens und eine obere Oberfläche der Halbleiterbasis bedeckt;
    • (f) Bilden einer leitfähigen Schicht, um die Isolierschicht zu beschichten;
    • (g) selektives Entfernen der leitfähigen Schicht derart, daß ein innerer Bereich des Grabens und ein Bereich zurückbleiben, der entlang der dritten Halbleiterschicht verläuft, um dadurch eine Gateelektrode und eine Gate-Drahtleitung zu bilden;
    • (h) Bilden einer ersten Hauptelektrode an der oberen Hauptoberfläche, wobei die erste Hauptelektrode mit der zweiten und der vierten Halbleiter schicht und auch mit dem seitlichen Diffusionsbereich elektrisch verbunden ist; und
    • (i) Bilden einer zweiten Hauptelektrode, die mit der unteren Hauptoberfläche elektrisch verbunden ist.
  • Gemäß einem neunten Aspekt der vorliegenden Erfindung wird bei dem Verfahren zum Herstellen einer Isolierschicht-Halbleitereinrichtung des achten Aspekts in Schritt (c) die vierte Halbleiterschicht mit Ausnahme an einem Randbereich gebildet, der als ein Bereich innerhalb einer bestimmten Distanz von dem seitlichen Diffusionsbereich in der zweiten Halbleiterschicht gebildet ist, und in Schritt (h) wird die erste Hauptelektrode auch mit dem Randbereich elektrisch verbunden.
  • Gemäß einem zehnten Aspekt der vorliegenden Erfindung wird bei dem Verfahren zum Herstellen einer Isolierschicht-Halbleitereinrichtung des neunten Aspekts in Schritt (c) die bestimmte Distanz so eingestellt, daß sie gleich oder kleiner als 50 um ist.
  • Gemäß einem elften Aspekt der vorliegenden Erfindung wird bei dem Verfahren zum Herstellen einer Isolierschicht-Halbleitereinrichtung des achten Aspekts in Schritt (d) der Graben in Form von einer Vielzahl von Grabeneinheiten gebildet, die parallel zueinander und äquidistant beabstandet voneinander angeordnet sind.
  • Gemäß einem zwölften Aspekt der vorliegenden Erfindung wird bei dem Verfahren zum Herstellen einer Isolierschicht-Halbleitereinrichtung des elften Aspekts in Schritt (d) mindestens eine von der Vielzahl von Grabeneinheiten auch in dem seitlichen Diffusionsbereich gebildet.
  • Gemäß einem dreizehnten Aspekt der vorliegenden Erfindung wird bei dem Verfahren zum Herstellen einer Isolierschicht-Halbleitereinrichtung des achten Aspekts in Schritt (d) der Graben so gebildet, daß ein Randbereich des Grabens entlang der Längsrichtung des Grabens sich in die dritte Halbleiterschicht erstreckt.
  • Gemäß einem vierzehnten Aspekt der vorliegenden Erfindung weist das Verfahren zum Herstellen einer Isolierschicht-Halbleitereinrichtung des achten Aspekts ferner einen Schritt (j) des selektiven Einbringens einer Störstelle vom zweiten Leitfähigkeitstyp in die obere Hauptoberfläche auf, um dadurch selektiv eine fünfte Halbleiterschicht vom zweiten Leitfähigkeitstyp in einem Bereich der oberen Hauptoberfläche innerhalb der zweiten und der dritten Halbleiterschicht zu bilden, mit dem die erste Hauptelektrode zu verbinden ist, wobei die fünfte Halbleiterschicht eine höhere Störstellenkonzentration als jede von der zweiten Halbleiterschicht und der dritten Halbleiterschicht hat, wobei der Schritt (j) vor dem Schritt (h) ausgeführt wird.
  • Bei der Einrichtung gemäß dem ersten Aspekt der vorliegenden Erfindung ist die dritte Halbleiterschicht, die tiefer als die zweite Halbleiterschicht ist, unmittelbar unter der Gate-Drahtleitung gebildet. Dies hält die Durchbruchspannung der Einrichtung auf einem hohen Wert. Da ferner die erste Hauptelektrode mit dem seitlichen Diffusionsbereich der dritten Halbleiterschicht, der der zweiten Halbleiterschicht benachbart ist, elektrisch verbunden ist, gehen die meisten Löcher, die im Bereich des seitlichen Diffusionsbereichs gebildet werden, so daß sich dadurch ein Lawinenstrom ausbildet, durch einen inneren Bereich des seitlichen Diffusionsbereichs hindurch und werden gleichmäßig zu der ersten Hauptelektrode hin emittiert. Da außerdem die vierte Halbleiterschicht in diesem Hauptweg nicht vorhanden ist, wird das Leiten eines parasitären Bipolartransistors aufgrund eines Stroms von Löchern unterdrückt. Dies verbessert einen RBSOA.
  • Bei der Einrichtung gemäß dem zweiten Aspekt der vorliegenden Erfindung ist die erste Hauptelektrode auch mit dem Randbereich verbunden, der ein bestimmter Bereich innerhalb der zweiten Halbleiterschicht ist, die dem seit lichen Diffusionsbereich benachbart ist, ebenso wie die erste Hauptelektrode mit dem seitlichen Diffusionsbereich verbunden ist. Ferner ist die vierte Halbleiterschicht in dem Randbereich nicht vorhanden. Eine geringe Anzahl von Löchern, die abseits des Hauptwegs sind, wird also ebenfalls gleichmäßig zu der ersten Hauptelektrode hin emittiert, und das Leiten des parasitären Bipolartransistors infolge dieser geringen Anzahl von Löchern wird unterdrückt. Infolgedessen wird der RBSOA weiter verbessert.
  • Bei der Einrichtung gemäß dem dritten Aspekt der vorliegenden Erfindung ist die Breite des Randbereichs von dem seitlichen Diffusionsbereich so vorgegeben, daß sie ungefähr 50 um oder kleiner ist. Der Randbereich ist also außerhalb eines Wegs von Löchern, die im Bereich des seitlichen Diffusionsbereichs gebildet werden, nicht unerwünscht groß gemacht, so daß sich dadurch ein Lawinenstrom ausbildet. Ferner ist für das Verhältnis eines wirksamen Bereiches der Einrichtung zu der Gesamteinrichtung ein praktikabler Wert gewährleistet.
  • Da bei der Einrichtung gemäß dem vierten Aspekt der vorliegenden Erfindung der Graben in eine Vielzahl von Grabeneinheiten unterteilt ist, wird ein großer Hauptstrom erhalten. Da ferner die Vielzahl von Grabeneinheiten parallel zueinander und äquidistant beabstandet voneinander angeordnet ist, ist das elektrische Feld im Bereich eines unteren Bereichs jeder Grabeneinheit gleichmäßig, was wiederum eine lokale Konzentration des elektrischen Feldes verhindert.
  • Da dies die Ausbildung eines Lawinenstroms an dem unteren Bereich jeder Grabeneinheit erschwert, trägt die Unterdrückung des Leitens des parasitären Bipolartransistors aufgrund eines Lawinenstroms in dem seitlichen Diffusionsbereich der dritten Halbleiterschicht weiter effektiv zu einer Verbesserung im RBSOA der Einrichtung bei.
  • Da bei der Einrichtung gemäß dem fünften Aspekt der vorliegenden Erfindung mindestens eine Grabeneinheit, die an einem Ende der Anordnung der Grabeneinheiten positioniert ist, innerhalb der dritten Halbleiterschicht gebildet ist, auch wenn die Grabeneinheiten aufgrund einer Verlagerung einer Maskierungsstruktur verlagert werden, die dazu dient, die Grabeneinheiten zu bilden, überschreitet eine Distanz zwischen dem seitlichen Diffusionsbereich und der Grabeneinheit, die dem seitlichen Diffusionsbereich am nächsten ist, die Abstände zwischen der Vielzahl von Grabeneinheiten nicht.
  • Es ist also möglich, den Nachteil der Konzentration des elektrischen Feldes an einem unteren Bereich der Grabeneinheit, die dem seitlichen Diffusionsbereich am nächsten ist, und der Ausbildung eines Lawinenstroms an diesem Bereich zu vermeiden, und es ist möglich, den RBSOA der Einrichtung zu verbessern, ohne die Maskierungsstruktur mit hoher Präzision auszufluchten.
  • Da bei der Einrichtung gemäß dem sechsten Aspekt der vorliegenden Erfindung der Randbereich des Grabens entlang der Längsrichtung des Grabens sich in die dritte Halbleiterschicht erstreckt, ist es möglich, den Nachteil der Konzentration des elektrischen Feldes an dem Randbereich und der Ausbildung eines Lawinenstroms an diesem Bereich zu vermeiden, und es ist möglich, den RBSOA der Einrichtung zu verbessern.
  • Bei der Einrichtung gemäß dem siebten Aspekt der vorliegenden Erfindung sind die zweite Halbleiterschicht und die dritte Halbleiterschicht mit der ersten Hauptelektrode durch die fünfte Halbleiterschicht verbunden, die eine höhere Störstellenkonzentration hat. Also sind Kontaktwiderstände und somit Potentialschwellen an dem Verbindungsbereich, an dem diese Elemente angeschlossen sind, niedrig.
  • Infolgedessen treten Löcher, die in die zweite Halbleiterschicht und die dritte Halbleiterschicht eindringen, leicht zu der ersten Hauptelektrode hin aus, was wiederum den Wert eines Stroms erhöht, der ausgeschaltet werden kann. Das heißt, es wird eine Einrichtung mit einem hohen RBSOA realisiert.
  • Da bei dem Verfahren gemäß dem achten Aspekt der vorliegenden Erfindung in Schritt (c) die vierte Halbleiterschicht mit Ausnahme an der dritten Halbleiterschicht gebildet wird und in Schritt (h) die erste Hauptelektrode auch mit dem seitlichen Diffusionsbereich verbunden wird, wird die Einrichtung gemäß dem ersten Aspekt der Erfindung erhalten. Kurz gesagt, nur durch Kombination bekannter Waferprozesse, jedoch ohne besondere Anwendung eines komplexen Schrittes oder eines schwierigen Schrittes wird eine Einrichtung mit einem hohen RBSOA auf einfache Weise kostengünstig hergestellt.
  • Da bei dem Verfahren gemäß dem neunten Aspekt der vorliegenden Erfindung die vierte Halbleiterschicht in Schritt (c) auch mit Ausnahme an dem Randbereich gebildet wird und in Schritt (h) die erste Hauptelektrode auch mit dem Randbereich verbunden wird, wird die Einrichtung gemäß dem zweiten Aspekt erhalten. Kurz gesagt, eine Einrichtung mit einem weiter verbesserten RBSOA wird auf einfache Weise kostengünstig hergestellt.
  • Da bei dem Verfahren gemäß dem zehnten Aspekt der vorliegenden Erfindung eine Breite des Randbereichs, der den seitlichen Diffusionsbereich bildet, auf 50 um oder kleiner eingestellt wird, wird die Einrichtung gemäß dem dritten Aspekt erhalten.
  • Da bei dem Verfahren gemäß dem elften Aspekt der vorliegenden Erfindung in Schritt (d) der Graben in Form einer Vielzahl von Grabeneinheiten gebildet wird, die parallel zueinander und äquidistant beabstandet voneinander angeordnet sind, wird die Einrichtung gemäß dem vierten Aspekt erhalten. Kurz gesagt, eine Einrichtung mit einem noch weiter verbesserten RBSOA wird auf einfache Weise kostengünstig hergestellt.
  • Da bei dem Verfahren gemäß dem zwölften Aspekt der vorliegenden Erfindung in Schritt (d) mindestens eine Grabeneinheit auch in dem seitlichen Diffusionsbereich gebildet wird, auch wenn Positionen, an denen die Vielzahl von Grabeneinheiten auszubilden ist, etwas verlagert sind, überschreitet eine Distanz zwischen dem seitlichen Diffusionsbereich und der Grabeneinheit, die dem seitlichen Diffusionsbereich am nächsten ist, die Abstände zwischen der Vielzahl von Grabeneinheiten nicht.
  • Es ist also möglich, eine Einrichtung herzustellen, bei der die Wahrscheinlichkeit der Ausbildung eines Lawinenstroms an den unteren Bereichen der Grabeneinheiten gering ist, d. h. eine Einrichtung mit einem ausgezeichneten RBSOA, ohne die Präzision der Positionen erhöhen, an denen die Vielzahl von Grabeneinheiten zu bilden ist.
  • Da bei dem Verfahren gemäß dem dreizehnten Aspekt der vorliegenden Erfindung der Graben so gebildet wird, daß ein Randbereich des Grabens entlang der Längsrichtung des Grabens sich in die dritte Halbleiterschicht erstreckt, wird die Einrichtung gemäß dem sechsten Aspekt erhalten, die einen weiter verbesserten RBSOA hat.
  • Da bei dem Verfahren gemäß dem vierzehnten Aspekt der vorliegenden Erfindung in Schritt (j) die fünfte Halbleiterschicht selektiv in dem Verbindungsbereich zwischen der zweiten und dritten Halbleiterschicht und der ersten Hauptelektrode gebildet wird, wird die Einrichtung gemäß dem sechsten Aspekt erhalten. Kurz gesagt, eine Einrichtung mit einem hohen RBSOA wird auf einfache Weise kostengünstig hergestellt.
  • Es ist also eine Aufgabe der vorliegenden Erfindung, eine Isolierschicht-Halbleitereinrichtung anzugeben, bei der das Leiten eines parasitären Bipolartransistors aufgrund eines Lawinenstroms unterdrückt und somit ein RBSOA verbessert wird. Ferner ist es ein Ziel der vorliegenden Erfindung, ein Herstellungsverfahren anzugeben, das für die Herstellung einer solchen Isolierschicht-Halbleitereinrichtung geeignet ist.
  • Diese und weitere Aufgaben, Merkmale, Aspekte und Vorteile der vorliegenden Erfindung ergeben sich im einzelnen aus der nachstehenden genauen Be schreibung der vorliegenden Erfindung in Verbindung mit den beigefügten Zeichnungen.
  • KURZE BESCHREIBUNG DER ZEICHNUNGEN
  • 1 ist eine Querschnittsansicht einer Einrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 2 ist eine Draufsicht auf die Einrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 3 ist im Querschnitt eine Perspektivansicht, die die Einrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 4 und 5 sind Querschnittsansichten der Einrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 6 bis 17 sind Ansichten, die Schritte zur Herstellung der Einrichtung gemäß der ersten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 18 ist eine Querschnittsansicht einer Einrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 19 ist eine Ansicht, die einen Schritt zur Herstellung der Einrichtung gemäß der zweiten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 20 ist im Querschnitt eine Perspektivansicht, die eine Einrichtung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt;
  • 21 bis 23 sind Querschnittsansichten der Einrichtung gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung;
  • 24 bis 28 sind Ansichten, die Schritte zur Herstellung der Einrichtung gemäß der dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigen;
  • 29 ist eine Querschnittsansicht, die eine herkömmliche Einrichtung zeigt;
  • 30 ist eine schematische Darstellung zur Erläuterung eines Betriebs der herkömmliche Einrichtung; und
  • 31 ist eine teilweise erweiterte Querschnittsansicht, die die herkömmliche Einrichtung zeigt.
  • BESCHREIBUNG DER BEVORZUGTEN AUSFÜHRUNGSFORMEN
  • 1. Erste bevorzugte Ausführungsform
  • Zunächst wird eine Isolierschicht-Halbleitereinrichtung gemäß einer ersten bevorzugten Ausführungsform der vorliegenden Erfindung beschrieben. 2 ist eine Draufsicht auf die Isolierschicht-Halbleitereinrichtung gemäß der ersten bevorzugten Ausführungsform.
  • Ähnlich wie die herkömmliche Einrichtung 151 gemäß 29, ist diese Einrichtung 101 als IGBT ausgebildet, der eine Reihe von Einheitszellen aufweist. In der Zeichnung, auf die nachstehend Bezug genommen wird, sind Bereiche, die denen der herkömmlichen Einrichtung 151 entsprechen, d. h. Bereiche, die die gleichen Funktionen haben, mit den gleichen Bezugzeichen wie in 29 versehen.
  • Wie 2 zeigt, ist eine rechteckige Gate-Kontaktstelle GP neben einem zentralen Bereich einer Seite an einer oberen Oberfläche der Einrichtung 101 angeordnet. Eine Gate-Drahtleitung GL ist mit der Gate-Kontaktstelle GP verbunden. Die Gate-Drahtleitung GL ist entlang einem Außenumfang der oberen Oberfläche der Einrichtung 101 angeordnet und ferner so angeordnet, daß sie sich von der einen Seite zur gegenüberliegenden Seite in einer kammartigen Konfiguration vorspringt. Das heißt, die Gate-Drahtleitung GL ist so angeordnet, als ob die obere Oberfläche in gleiche Teile zu unterteilen wäre. Über der Gesamtoberfläche, die von der Gate-Drahtleitung GL umgeben ist, ist eine Emitterelektrode 11 gebildet.
  • Obwohl in 2 nicht gezeigt, ist unter der Emitterelektrode 11 (d. h. in der Tiefenrichtung von 2) eine Reihe von IGBT-Zellen, die als Einheitszellen dienen, in Form von Streifen angeordnet, die zu der kammartigen Gate-Drahtleitung GL senkrecht sind. Ein Bereich, in dem die Einheitszellen angeordnet sind, wird als "Zellenbereich CR" bezeichnet. Ein Bereich, in dem die Gate-Drahtleitung GL angeordnet ist, wird als "Gate-Drahtbereich GR" bezeichnet.
  • 1-1. Struktur und Betrieb des Zellenbereichs
  • 3 ist im Querschnitt eine Perspektivansicht der Einrichtung 101 entlang einer Schnittlinie C1-C1 (2) innerhalb des Zellenbereichs CR. In 3 sind zwei Einheitszellen gezeigt. Wie 3 zeigt, ist in der Einrichtung 101 eine n+-Pufferschicht 2, die eine n-leitende Störstelle hoher Konzentration aufweist, auf einer p+-Kollektorschicht 1 gebildet, die eine p-leitende Störstelle hoher Konzentration aufweist, und eine n–-Nalbleiterschicht 3, die eine n-leitende Störstelle niedriger Konzentration aufweist, ist auf der n+-Pufferschicht 2 gebildet.
  • Ferner ist eine p-Basisschicht 4 auf der n–-Halbleiterschicht 3 durch Einbringen einer p-leitenden Störstelle gebildet. In einer oberen Hauptoberfläche der p-Basisschicht 4 ist durch selektives Einbringen einer n-leitenden Störstelle einer hohen Konzentration eine n+-Emitterschicht 5 selektiv gebildet. Diese fünf Halbleiterschichten bilden eine Halbleiterbasis 200 in Form einer flachen Platte, die zwei Hauptoberflächen hat.
  • In einer oberen Hauptoberfläche der Halbleiterbasis 200 (d. h. einer Hauptoberfläche, in der die p-Basisschicht 4 gebildet ist) sind Gräben 7 gebildet, die die n+-Emitterschicht 5 und die p-Basisschicht 4 durchdringen und die n–-Halbleiterschicht 3 erreichen. Jeder Graben 7 ist in jeder Einheitszelle derart gebildet, daß die Gräben 7 wie Streifen angeordnet sind, die zueinander parallel sind. Gateisolierschichten 8 sind an Innenwandoberflächen der Gräben 7 gebildet, und eine Gateelektrode (d. h. ein Grabengate) 10 ist im Inneren der Gateisolierschichten 8 vergraben. Ein streifenartiger Bereich der p-Basisschicht 4, der der Gateelektrode 10 zugewandt und zwischen der n+-Emitterschicht 5 und der n–-Halbleiterschicht 3 sandwichartig angeordnet ist, dient als Kanalbereich 6.
  • Die n+-Emitterschicht 5 ist so gebildet, daß sie in einer leiterartigen Konfiguration zu einer oberen Hauptoberfläche der p-Basisschicht 4 zwischen zwei benachbarten Gräben freiliegt. Das heißt, die n+-Emitterschicht 5 weist zwei streifenartige Bereiche, die sich wie Streifen in Berührung mit Seitenwänden der zwei benachbarten Gräben 7 erstrecken, und einen Querstreifen auf, der die zwei streifenartigen Bereiche (entlang einer Schnittlinie C2-C2 von 3) teilweise verbindet. Im Querschnitt entlang der Schnittlinie C2-C2 verbindet also die n+-Emitterschicht 5 die zwei benachbarten Gräben 7 entlang der oberen Oberfläche der Halbleiterbasis 200 (nicht gezeigt).
  • In der oberen Hauptoberfläche der Halbleiterbasis 200 ist eine Isolierschicht 9 selektiv so gebildet, daß sie die Gateelektrode 10 bedeckt. Die Isolierschicht 9 ist mit der Emitterelektrode 11 beschichtet. Innerhalb der Isolierschicht 9 an Bereichen, die zwischen zwei benachbarten Gräben 7 liegen, sind Kontaktlöcher CH so gebildet, daß sie sich in Form von Streifen öffnen. Durch die Kontaktlöcher CH hindurch ist die Elektrode 11 sowohl mit der n+-Emitterschicht 5 als auch mit der p-Basisschicht 4 verbunden.
  • In der unteren Hauptoberfläche der Halbleiterbasis 200, d. h. in einer Hauptoberfläche, in der die p+-Kollektorschicht 1 freiliegt, ist andererseits eine Kollektorelektrode 12 gebildet. Die Kollektorelektrode 12 und die Emitterelektrode 11 bilden ein Paar von Hauptelektroden, die als Weg eines Kollektorstroms (d. h. eines Hauptstroms) wirken.
  • Bei einem typischen Beispiel, bei dem die Halbleiterbasis 200 hauptsächlich aus Silicium gebildet ist, sind die Gateisolierschichten 8 bevorzugt durch eine Thermooxidschicht aus Silicium, nämlich SiO2, gebildet. Die Gräben 7 und die Gate-Drahtleitung GL sind bevorzugt durch Polysilicium gebildet, das mit einer Störstelle dotiert ist. Ferner ist die Isolierschicht 9 bevorzugt durch BPSG, d. h. ein Silicatglas, gebildet, das Bor und Phosphor enthält. Außerdem sind die Emitterelektrode 11 und die Gate-Kontaktstelle GP bevorzugt durch Al-Si, d. h. Aluminium gebildet, das Si enthält. Die Kollektorelektrode 12 ist bevorzugt durch AlMoNiAu-Legierung gebildet.
  • Um diese Einrichtung 101 zu verwenden, wird zunächst durch Anschließen einer externen Energieversorgung eine positive Kollektorspannung VCE über die Kollektorelektrode 12 und die Emitterelektrode 11 angelegt. In diesem Zustand wird dann, wenn eine positive Gatespannung VCE, die eine vorbestimmte Gate-Grenzspannung VGE(th) überschreitet, über die Gateelektrode 10 und die Emitterelektrode 11 angelegt wird, der Kanalbereich 6 vom p-Leitfähigkeitstyp zum n-Leitfähigkeitstyp umgekehrt. Infolgedessen werden Elektronen von der Emitterelektrode 11 durch die n+-Emitterschicht 5 hindurch in die n–-Halbleiterschicht 3 injiziert.
  • Da die injizierten Elektronen zwischen der p+-Kollektorschicht 1 und der n–-Halbleiterschicht 3 (einschließlich der n+-Pufferschicht) 2 eine Durchlaßvorspannung bewirken, werden Löcher von der p+-Kollektorschicht 1 in die n–-Halbleiterschicht 3 injiziert. Da dies den Widerstandswert der n–-Halbleiterschicht 3 stark verringert, fließt ein großer Kollektorstrom (der ein Hauptstrom ist) von der Kollektorelektrode 12 zu der Emitterelektrode 11. Das heißt, die Einrichtung schaltet in den EIN-Zustand (d. h. schaltet ein) zwischen der Emitterelektrode 11 und der Kollektorelektrode 12.
  • Ein Widerstandswert und eine Spannung über die Emitterelektrode 11 und die Kollektorelektrode 12 in diesem Zustand werden als "Einschaltwiderstand" bzw. "Einschaltspannung VCE(sat)" bezeichnet. Wie vorstehend erläutert, ist bei der Einrichtung 101 der Widerstandswert der n–-Halbleiterschicht 3 niedrig, da Löcher von der p+-Kollektorschicht 1 injiziert werden. Dadurch wird ein niedriger Einschaltwiderstand, d. h. eine niedrige Einschaltspannung VCE(sat) realisiert.
  • Wenn dann die Gatespannung VCE zu Null oder zu einem negativen Wert zurückkehrt (d. h. eine Vorspannung in Sperr-Richtung aufgebaut wird) (d. h., das Gate ausgeschaltet wird), verschwindet ein in dem Kanalbereich 6 gebildeter Kanal, so daß der Kanalbereich 6 zum p-Leitfähigkeitstyp umschaltet, der der ursprüngliche Leitfähigkeitstyp des Kanalbereichs 6 ist. Da hierdurch die Injektion von Elektronen von der Emitterelektrode 11 gestoppt wird, wird die Injektion von Löchern von der p+-Kollektorschicht 1 gestoppt.
  • Daraufhin werden Elektronen und Löcher, die innerhalb der n–-Halbleiterschicht 3 (und der n+-Pufferschicht 2) bleiben, an der Kollektorelektrode 12 und der Emitterelektrode 11 gesammelt oder miteinander rekombiniert und verschwinden. Infolgedessen wird die Einrichtung in den AUS-Zustand gebracht (d. h. schaltet aus), in dem kein Strom über die Emitterelektrode 11 und die Kollektor 12 fließt.
  • Da bei der Einrichtung 101 die n+-Emitterschicht 5 in einer leiterartigen Konfiguration zu einem Bereich einer oberen Hauptoberfläche der Halbleiterbasis 200 zwischen den Gräben auch dann freiliegt, wenn die Positionen der Kontaktlöcher CH (die in einer Punkt-Punkt-Strichlinie in 3 gezeigt sind) verlagert sind, ist immer ein elektrischer Kontakt der p-Basisschicht 4 und der n+-Emitterschicht 5 mit der Emitterelektrode 11 gewährleistet. Da dies keine redundante Ausbildung erforderlich macht, die eine positionsmäßige Verlagerung der Kontaktlöcher CH berücksichtigt, ist es einfach, die Einheitszellen in Mikrostrukturen fertigzustellen.
  • 1–2. Struktur und Betrieb im Bereich der Grenze zwischen Zellenbereich und Gate-Drahtbereich
  • Die 4, 5 und 1 sind Querschnittsansichten, die eine Struktur im Bereich einer Grenze zwischen dem Zellenbereich CR und dem Gate-Drahtbereich GR in der Einrichtung 101 zeigen. Von diesen Querschnittsansichten ist 4 eine Querschnittsansicht, die die obere Hauptoberfläche der Halbleiterbasis 200 im Bereich einer Schnittlinie C3-C3 von 2 zeigt. 5 ist eine Querschnittsansicht entlang der Schnittlinie C3-C3. 1 ist eine Querschnittsansicht entlang einer Schnittlinie C4-C4.
  • Wie 4 oder 1 zeigt, sind in dem Zellenbereich CR die Einheitszellen mit einer konstanten Distanz Wcel voneinander parallel zueinander angeordnet. In dem Zellenbereich CR sind die Kontaktlöcher CH jeweils in Form eines Streifens gebildet, der eine Breite Wch für jede Einheitszelle hat.
  • In dem Gate-Drahtbereich GR ist andererseits die Gate-Drahtleitung GL an der oberen Hauptoberfläche der Halbleiterbasis 200 durch eine Isolierschicht 16 hindurch angeordnet. In diesem Bereich der oberen Hauptoberfläche der n–-Halbleiterschicht 3, der einen Bereich unmittelbar unter der Gate-Drahtleitung GL aufweist, ist eine p-Halbleiterschicht 13 selektiv gebildet. Die p-Halbleiterschicht 13 ist tiefer als die p-Basisschicht 4 ausgebildet.
  • Wie die 4 und 5 zeigen, gibt es eine Grenze zwischen dem Zellenbereich CR und dem Gate-Drahtbereich GR in Längsrichtung der Einheitszellen. Ferner gibt es, wie in 1 gezeigt ist, gleichermaßen eine Grenze in Richtung der Anordnung der Einheitszellen. Das heißt, der Zellenbereich CR ist von dem Gate-Drahtbereich GR umgeben. Die p-Halbleiterschicht 13, die dem Gate-Drahtbereich GR zugeordnet ist, ist so gebildet, daß sie den Zellenbereich CR umgibt.
  • Die p-Halbleiterschicht 13 ist durch selektives Diffundieren einer p-leitenden Störstelle gebildet. Aufgrund von Seitendiffusion (d. h. Diffusion in einer seitlichen Richtung) wird die Querschnittskonfiguration eines Randbereichs der p-Halbleiterschicht 13 in Form eines Bogens verworfen. Der Randbereich der p-Halbleiterschicht 13, der durch Seitendiffusion gebildet ist, d. h. ein seitlicher Diffusionsbereich SD, ist dem Zellenbereich CR benachbart.
  • Wie 1 zeigt, ist das Kontaktloch CH an einer oberen Oberfläche (d. h. einer Oberfläche, die in der oberen Hauptoberfläche der Halbleiterbasis 200 enthalten ist) des seitlichen Diffusionsbereichs SD gebildet, der an einem Randbereich der Anordnung der Einheitszellen angeordnet ist. Ferner ist auch an der oberen Oberfläche der p-Basisschicht 4, die dem seitlichen Diffusionsbereich SD benachbart ist, das Kontaktloch CH an einem Randbereich MR gebildet, der ein Bereich innerhalb einer bestimmten Distanz von dem seitlichen Diffusionsbereich SD ist.
  • Wie die 4 und 5 zeigen, durchdringen die Gräben 7 die p-Halbleiterschicht 13, da die Gateelektrode 10 mit der Gate-Drahtleitung GL an dem Randbereich der Einheitszellen in Längsrichtung verbunden ist. Die Kontaktlöcher CH, die zwischen benachbarten Gräben 7 gebildet sind, erstrecken sich über eine obere Oberfläche des Randbereichs MR, der der p-Halbleiterschicht 13 benachbart ist, zu der oberen Oberfläche des seitlichen Diffusionsbereichs SD.
  • Auf diese Weise sind die Kontaktlöcher CH in der oberen Oberfläche des seitlichen Diffusionsbereichs SD, der den Zellenbereich CR umgibt, und in der oberen Oberfläche des Randbereichs MR gebildet, der dem seitlichen Diffusions bereich SD benachbart ist. Durch die Kontaktlöcher CH sind die obere Oberfläche des seitlichen Diffusionsbereichs SD und die obere Oberfläche der p-Basisschicht 4, die dem Randbereich MR entspricht, mit der Emitterelektrode 11 verbunden. Ferner ist die n+-Emitterschicht 5 nicht in dem seitlichen Diffusionsbereich SD und dem Randbereich MR gebildet.
  • Diese charakteristischen Strukturen innerhalb des seitlichen Diffusionsbereichs SD und des Randbereichs MR spielen in Bezug auf den RBSOA der Einrichtung 101 eine wichtige Rolle. Beispielsweise werden während des Übergangs der Einrichtung 101 vom EIN-Zustand in den AUS-Zustand bei angeschlossener L-Last, wie in den 1 und 5 gezeigt, im Bereich einer verworfenen Grenzschicht zwischen dem seitlichen Diffusionsbereich SD und der n–-Halbleiterschicht 3 Paare von Löchern N und Elektronen E gebildet. Von diesen fließen die Elektronen E in Richtung zu der Kollektorelektrode 12, während die Löcher H in Richtung zu der Emitterelektrode 11 fließen. Diese Träger bilden einen Lawinenstrom aus.
  • Da die obere Oberfläche des seitlichen Diffusionsbereichs SD durch die Kontaktlöcher CH mit der Emitterelektrode 11 verbunden ist, gehen jedoch im Gegensatz zu der herkömmlichen Einrichtung 151, die meisten der gebildeten Löcher H gleichmäßig durch den seitlichen Diffusionsbereich SD in Richtung zu der Emitterelektrode 11, die mit der oberen Oberfläche des seitlichen Diffusionsbereichs SD verbunden ist. Anders ausgedrückt, ein Weg, der durch den seitlichen Diffusionsbereich SD in Richtung zu der Emitterelektrode 11 verläuft, die mit der oberen Oberfläche des seitlichen Diffusionsbereichs SD verbunden ist, ist ein Hauptweg der Löcher H.
  • Dabei dringt eine geringe Anzahl von Löchern H, die abseits des Hauptwegs sind, in einen Bereich ein, der nahe der p-Halbleiterschicht 13 der p-Basisschicht 4 ist. Da jedoch die obere Oberfläche des Randbereichs MR, der der p-Halbleiterschicht 13 benachbart ist, durch die Kontaktlöcher CH auch mit der Emitterelektrode 11 verbunden ist, tritt diese geringe Anzahl von Löchern H, die in die p-Basisschicht 4 eindringt, gleichmäßig in die Emitterelektrode 11 aus.
  • Wie vorstehend beschrieben, weist ferner weder der seitliche Diffusionsbereich SD noch der Randbereich MR die n+-Emitterschicht 5 auf. Das heißt, die n+-Emitterschicht 5 ist in dem Weg der Löcher H nicht vorhanden. Die Löcher H, die durch den seitlichen Diffusionsbereich SD und den Randbereich MR hindurchgehen, bringen also den parasitären Bipolartransistor nicht zum Leiten.
  • Anders ausgedrückt, der RBSOA der Einrichtung wird verbessert. Infolgedessen ist es während des Übergangs der Einrichtung 101 vom EIN-Zustand in den AUS-Zustand bei angeschlossener L-Last beispielsweise unwahrscheinlich, daß die Einrichtung zerstört wird.
  • Die Breite des Randbereichs MR kann ungefähr 50 um sein, was ausreichend ist. Der Weg der Löcher H, die in die p-Basisschicht 4 eindringen, bleibt innerhalb eines Bereichs von 50 um von der Grenzschicht des seitlichen Diffusionsbereichs SD. Wenn also die Breite ungefähr 50 um ist, kann der Randbereich MR den Weg nahezu sämtlicher Löcher H bedecken. Außerdem ist eine ungewollt größere Einstellung der Breite des Randbereichs MR über 50 um hinaus unerwünscht, da dies zu einer Verringerung der wirksamen Fläche der Einrichtung 101 führt.
  • In 2 ist die Länge der Einheitszelle, d. h. die Zellänge Lc typischerweise auf ungefähr 1 bis 2 mm vorgegeben. Wenn also die Breite des Randbereichs MR an beiden Enden der Einheitszellen 50 um überschreitet, wird ein Leerbereich von mehr als insgesamt 100 um gebildet. Das heißt, die wirksame Fläche wird um 5 bis 10% oder mehr verringert. Die resultierende verringerte Fläche ist in der Praxis innerhalb einer tolerierbaren Grenze. Um die wirksame Fläche der Einrichtung 101 auf einen praktikablen Bereich einzustellen, ist der obere Grenzwert der Breite des Randbereichs MR bevorzugt ungefähr 50 um.
  • Da die Breite des Randbereichs MR innerhalb eines Bereichs von 0 bis 50 um größer ist, wird ferner das Verhältnis, mit dem die Breite die Löcher H bedeckt, die abseits des Hauptwegs sind, größer, und somit wird die Unterdrückungswirkung des Leitens des parasitären Bipolartransistors größer. Es ist jedoch zu beachten, daß auch dann, wenn die Breite des Randbereichs MR gleich 0 ist, d. h. wenn es keinen Randbereich MR gibt, da der Hauptweg der Löcher H innerhalb des seitlichen Diffusionsbereichs SD vorhanden ist, die Unterdrückungswirkung des Leitens des parasitären Bipolartransistors angemessen geschaffen wird.
  • Wie bereits beschrieben, ist bei der Einrichtung 101 eine Vielzahl der Gräben 7 parallel zueinander mit der konstanten Distanz Wie, voneinander angeordnet. Dies verhindert die Konzentration des elektrischen Feldes an den unteren Bereichen einiger der Gräben 7. Ferner ist die Distanz Wie, ausreichend klein vorgegeben (beispielsweise 3 bis 5 um), um das elektrische Feld im Bereich des unteren Bereichs jedes Grabens 7 zu schwächen. Außerdem ist, was in der Zeichnung nicht eigens dargestellt ist, wie bei der herkömmlichen Einrichtung 151 ein Schutzring um die Gate-Drahtleitung GL herum angeordnet, der entlang dem Außenumfang der oberen Hauptoberfläche der Halbleiterbasis 200 liegt.
  • Ein Lawinenstrom wird also nur in dem Bereich ausgebildet, der in den 1 und 5 gezeigt ist, d. h. in dem Umgebungsbereich der Grenze zwischen dem seitlichen Diffusionsbereich SD und der n–-Halbleiterschicht 3, die dem Zellenbereich CR zugewandt ist. Der Lawinenstrom, der in diesem Bereich ausgebildet wird, bringt den parasitären Bipolartransistor nicht zum Leiten, und daher wird das Leiten des parasitären Bipolartransistors in der Einrichtung 101 insgesamt unterdrückt. Das heißt, die charakteristischen Strukturen innerhalb des seitlichen Diffusionsbereichs SD und des Randbereichs MR führen effektiv zu einer Verbesserung in dem RBSOA der Einrichtung 101.
  • Wie vorstehend beschrieben, trägt außerdem die Struktur, bei der die n+-Emitterschicht 5 in einer leiterartigen Konfiguration zu der oberen Hauptoberfläche der Halbleiterbasis 200 hin freiliegt, zur Bildung der Einheitszellen in Mikrostrukturen bei. Das heißt, es ist möglich, die Distanz Wcel noch kleiner einzustellen. Dies verhindert weiter die Ausbildung eines Lawinenstroms an Bereichen, die nicht der seitliche Diffusionsbereich SD sind, und verbessert daher weiter effektiv den RBSOA der Einrichtung.
  • 1–3. Herstellungsverfahren
  • Nachstehend wird ein Verfahren zu Herstellung der Einrichtung 101 beschrieben. Die 6 bis 17 sind Ansichten, die Schritte eines bevorzugten Verfahrens zur Herstellung der Einrichtung 101 zeigen. Um die Einrichtung 101 herzustellen, wird gemäß 6 zunächst eine Halbleiterbasis 20 in Form einer flachen Platte gebildet, die als Basis der Halbleiterbasis 200 dient.
  • Die Halbleiterbasis 20 wird beispielsweise erhalten durch Vorsehen eines p-leitenden Siliciumsubstrats, das der p+-Kollektorschicht 1 entspricht, und anschließendes epitaxiales Aufwachsen der n+-Pufferschicht 2 und der n–-Halbleiterschicht 3 sequentiell in dieser Reihenfolge als Stapelstruktur auf einer Hauptoberfläche des p-leitenden Siliciumsubstrats. Die n+-Pufferschicht 2 und die n–-Halbleiterschicht 3, die unterschiedliche Störstellenkonzentrationen haben, werden erhalten, indem die Menge einer Störstelle, die während des epitaxialen Aufwachsens eingebracht wird, schrittweise geändert wird.
  • Wie 7 zeigt, wird danach ein Abschirmelement 41, dessen Strukturkonfiguration der zu bildenden p-Halbleiterschicht 13 entspricht, auf der n–-Halbleiterschicht 3 gebildet. Unter Verwendung des Abschirmelements 41 als Maske wird eine p-leitende Störstelle selektiv implantiert und dann durch Tempern diffundiert. Infolgedessen wird die p-Halbleiterschicht 13 selektiv auf der oberen Oberfläche der n–-Halbleiterschicht 3 gebildet.
  • Wie 8 zeigt, wird danach ein Abschirmelement 42, dessen Strukturkonfiguration der zu bildenden p-Basisschicht 4 entspricht, auf der n–-Halbleiterschicht 3 gebildet. Unter Verwendung des Abschirmelements 42 als Maske wird eine p-leitende Störstelle selektiv implantiert. Nach Entfernen des Abschirmelements 42 wird die p-leitende Störstelle durch Tempern diffundiert. Infolgedessen wird die p-Basisschicht 4 selektiv auf der oberen Oberfläche der n–-Halbleiterschicht 3 gebildet. Die p-Basisschicht 4 ist so ausgebildet, daß sie mit der p-Halbleiterschicht 13 kontinuierlich, aber flacher als die p-Halbleiterschicht 13 ist.
  • Wie 9 zeigt, wird danach ein Abschirmelement 43 gebildet, das einen Öffnungsbereich hat, der der n+-Emitterschicht 5 auf der p-Basisschicht 4 entspricht. Die Strukturkonfiguration des Abschirmelements 43 wird auf einfache Weise durch eine mit Lithographie arbeitende bekannte Übertragungstechnik erhalten werden. Unter Verwendung des Abschirmelements 43 als Maske wird eine n-leitende Störstelle selektiv implantiert.
  • Nach Entfernen des Abschirmelements 43 wird die n-leitende Störstelle durch Tempern diffundiert. Infolgedessen wird die n+-Emitterschicht 5 selektiv auf der oberen Oberfläche der p-Basisschicht 4 gebildet. Die n+-Emitterschicht 5 wird nur in einem Bereich gebildet, der von dem seitlichen Diffusionsbereich der p-Halbleiterschicht 13 um eine bestimmte Distanz getrennt ist.
  • Wie 10 zeigt, wird danach eine Oxidschicht (SiO2) über der gesamten oberen Hauptoberfläche der Halbleiterbasis 20 gebildet und strukturiert, so daß dadurch ein Abschirmelement 44 erhalten wird. Das Abschirmelement 44 wird so strukturiert, daß es sich an der oberen Oberfläche der n+-Emitterschicht 5 selektiv öffnet. Wie 10 zeigt, können außerdem einige von einer Vielzahl von Öffnungsbereichen des Abschirmelements 44 innerhalb von Bereichen sein, die nahe dem seitlichen Diffusionsbereich sind, wo keine n+-Emitterschicht 5 gebildet wird.
  • Durch Ausführen von reaktivem Ionenätzen (RIE) unter Verwendung des Abschirmelements 44 als Maske werden die Gräben 7 gebildet, die die p-Basisschicht 4 ausgehend von der oberen Oberfläche der Halbleiterbasis 20 durchdringen und die n–-Halbleiterschicht 3 erreichen. Das Abschirmelement 44 wird danach entfernt.
  • Wie 11 zeigt, wird danach eine Oxidschicht 21 durch Thermooxidation in einer Oberfläche der Halbleiterbasis 20 gebildet, die die Gräben 7 aufweist. Daraufhin wird beispielsweise mit Störstellen dotieres Polysilicium 22 auf eine Oberfläche der Oxidschicht 21 aufgebracht. Infolgedessen füllt das Polysilicium 22 die Gräben 7 aus und wird wie eine Schicht über der gesamten oberen Hauptoberfläche der Halbleiterbasis 20 aufgebracht.
  • Wie 12 zeigt, wird danach ein Abschirmelement 45 selektiv in einem Bereich der oberen Oberfläche der p-Halbleiterschicht 13 gebildet, wo die Gate-Drahtleitung GL anzuordnen ist.
  • Wie 13 zeigt, wird daraufhin unter Verwendung des Abschirmelements 45 als Maske das Polysilicium 22 selektiv entfernt. Infolgedessen wird das Polysilicium 22 mit Ausnahme an einem Bereich, der von dem Abschirmelement 45 bedeckt ist, und einem Bereich entfernt, der in den Gräben 7 vergraben ist. Der Bereich, der von dem Abschirmelement 45 bedeckt ist, wird die Gate-Drahtleitung GL, während ein Bereich, der in den Gräben 7 vergraben ist, die Gateelektrode 10 wird.
  • Wie 14 zeigt, wird danach eine Isolierschicht 23 aufgebracht, um die gesamte obere Oberfläche einschließlich der Gateelektrode 10 und der Gate-Drahtleitung GL zu bedecken. Die Isolierschicht 23 ist eine Basis der Isolierschicht 9 und ist daher aus dem gleichen Material wie die Isolierschicht 9 gebildet.
  • Wie 15 zeigt, wird danach die Isolierschicht 23 selektiv entfernt, wobei ein Bereich an der Gateelektrode 10 und ein Bereich an der Gate-Drahtleitung GL verbleibt, so daß dadurch die Isolierschicht 9 gebildet wird. Infolgedessen werden Kontaktlöcher gebildet an der oberen Oberfläche an Bereichen, die sich zwischen benachbarten Gräben 7 befinden, an der oberen Oberfläche des seitlichen Diffusionsbereichs der p-Halbleiterschicht 13 und an der oberen Oberfläche an einem Bereich innerhalb der p-Basisschicht 4, der nahe dem seitlichen Diffusionsbereich der p-Halbleiterschicht 13 ist.
  • Wie 16 zeigt, wird danach die Emitterelektrode 11 beispielsweise durch Aufbringen von Al-Si gebildet, um die freiliegende Oberfläche der Halbleiterbasis 20 und die obere Oberfläche der Isolierschicht 9 zu bedecken. Infolgedessen wird die Emitterelektrode 11 selektiv in der oberen Oberfläche der Halbleiterbasis 20 durch die Kontaktlöcher der Isolierschicht 9 gebildet.
  • Wie 17 zeigt, wird danach die Kollektorelektrode 12 beispielsweise durch Aufbringen einer AlMoNiAu-Legierung auf eine untere Hauptoberfläche der Halbleiterbasis 20, nämlich die freiliegende Oberfläche der p+-Kollektorschicht 1, gebildet.
  • Wie vorstehend beschrieben, wird die Einrichtung 101 auf einfache Weise durch Kombination üblicher Waferprozesse hergestellt, bei denen hauptsächlich Abscheiden, Störstellenimplantation und Diffusion ausgeführt werden.
  • 2. Zweite bevorzugte Ausführungsform
  • 18 ist eine Querschnittsansicht einer Einrichtung gemäß einer zweiten bevorzugten Ausführungsform der vorliegenden Erfindung. Eine obere Oberfläche dieser Einrichtung 102, die die gleiche wie die Einrichtung 101 ist, ist in der Draufsicht in 2 gezeigt. 18 entspricht einem Querschnitt entlang der Schnittlinie C4-C4 von 2.
  • Wie 18 zeigt, sind die Gräben 7 in der p-Halbleiterschicht 13 auch in der Einrichtung 102 gebildet, was ein charakteristischer Unterschied zu der Einrichtung 101 ist. Das heißt, von einer Vielzahl der Gräben 7, die parallel zueinander mit der konstanten Distanz Wcel beabstandet voneinander angeordnet sind, sind einige Gräben 7, die an Randbereichen in Richtung der Anordnung der Gräben 7 liegen, sogar in die p-Halbleiterschicht 13 hinein gebildet. 18 zeigt zwar ein Beispiel, bei dem ein Graben 7 in der p-Halbleiterschicht 13 gebildet ist, im allgemeinen kann jedoch eine Vielzahl der Gräben 7 in der p-Halbleiterschicht 13 gebildet sein.
  • Die Kontaktlöcher CH sind an der oberen Oberfläche des seitlichen Diffusionsbereichs SD und des Randbereichs MR gebildet, und die n+-Emitterschicht 5 ist weder in dem seitlichen Diffusionsbereich SD noch in dem Randbereich MR gebildet, was das gleiche wie bei der Einrichtung 101 ist. Dies unterdrückt das Leiten des parasitären Bipolartransistors und verbessert den RBSOA der Einrichtung wie bei der Einrichtung 101.
  • Da einige von der Anordnung der Gräben 7 so gebildet sind, daß sie die p-Halbleiterschicht 13 überlappen, auch wenn die Gräben 7 aufgrund der Verlagerung einer Maskierungsstruktur verlagert sind, die dazu dient, die Gräben 7 zu bilden, überschreitet dabei eine Distanz zwischen einem Graben 7a, der außerhalb des seitlichen Diffusionsbereichs SD, diesem jedoch am nächsten ist, und dem seitlichen Diffusionsbereich SD die Distanz Wcel nicht.
  • Kurz gesagt, es ist, ohne die Maskierungsstruktur mit hoher Präzision auszufluchten, einfach, den Nachteil zu vermeiden, daß aufgrund einer unnötig langen Distanz zwischen dem seitlichen Diffusionsbereich SD und dem Graben 7a das elektrische Feld an einem unteren Bereich des Grabens 7a konzentriert wird und daß sich ein Lawinenstrom an diesem unteren Bereich ausbildet.
  • Bei der Einrichtung 102 wird also der RBSOA der Einrichtung effektiv verbessert, ohne daß die Maskierungsstruktur mit hoher Präzision ausgefluchtet wird.
  • Nachstehend wird ein Verfahren zur Herstellung der Einrichtung 102 beschrieben. 19 ist eine Ansicht, die einen Schritt zur Herstellung der Einrichtung 102 zeigt. Um die Einrichtung 102 herzustellen, werden zunächst die in den 6 bis 9 gezeigten Schritte ausgeführt.
  • Wie 19 zeigt, wird danach eine Oxidschicht (SiO2) über der gesamten oberen Hauptoberfläche der Halbleiterbasis 20 gebildet und strukturiert, so daß dadurch ein Abschirmelement 44 erhalten wird. Das Abschirmelement 44 wird so strukturiert, daß es sich an der oberen Oberfläche der n+-Emitterschicht 5 selektiv öffnet. Wie 10 zeigt, sind außerdem einige von einer Vielzahl von Öffnungsbereichen des Abschirmelements 44 an der oberen Oberfläche der p-Halbleiterschicht 13 offen.
  • Durch Ausführen von reaktivem Ionenätzen unter Verwendung des Abschirmelements 44 als Maske werden die Gräben 7 gebildet, die die p-Basisschicht 4 ausgehend von der oberen Oberfläche der Halbleiterbasis 20 durchdringen und die n–-Halbleiterschicht 3 erreichen. Das Abschirmelement 44 wird danach entfernt. Daraufhin werden die in den 11 bis 17 gezeigten Schritte ausgeführt, so daß die Einrichtung 102 fertiggestellt wird.
  • Wie vorstehend erläutert, wird wie bei dem Verfahren zur Herstellung der Einrichtung 101 die Einrichtung 102 auf einfache Weise durch Kombination von üblichen Waferprozessen hergestellt, bei denen hauptsächlich Abscheiden, Störstellenimplantation und Diffusion ausgeführt werden.
  • 3. Dritte bevorzugte Ausführungsform
  • 20 ist im Querschnitt eine Perspektivansicht, die eine Einrichtung gemäß einer dritten bevorzugten Ausführungsform der vorliegenden Erfindung zeigt. Eine obere Oberfläche dieser Einrichtung 103, die die gleiche wie die Einrichtungen 101 und 102 ist, ist in der Draufsicht von 2 gezeigt. Der Quer schnitt in 20 entspricht einem Querschnitt entlang der Schnittlinie C1-C1 von 2.
  • Wie 20 zeigt, ist bei der Einrichtung 103 eine p+-Schicht 15, die stärker als die p-Basisschicht 4 mit einer p-leitenden Störstelle dotiert ist, in der freiliegenden Oberfläche der p-Basisschicht 4 gebildet, die von der n+-Emitterschicht 5 innerhalb der oberen Hauptoberfläche der Halbleiterbasis 200 umgeben ist. Dies ist ein charakteristischer Unterschied zu der Struktur der Einrichtung 101, die in 3 gezeigt ist.
  • Die 21, 22 und 23 sind Querschnittsansichten, die eine Struktur im Bereich einer Grenze zwischen dem Zellenbereich CR und dem Gate-Drahtbereich GR innerhalb der Einrichtung 103 zeigen. Von den 21, 22 und 23 ist 21 eine Querschnittsansicht, die die obere Hauptoberfläche der Halbleiterbasis 200 im Bereich der Schnittlinie C3-C3 von 2 zeigt. 22 ist eine Querschnittsansicht entlang der Schnittlinie C3-C3. 23 ist eine Querschnittsansicht entlang der Schnittlinie C4-C4.
  • Wie die 21, 22 und 23 zeigen, unterscheidet sich die Einrichtung 103 charakteristisch von der Einrichtungen 101 und 102 darin, daß die p+-Schicht 15 nicht nur gebildet ist in der freiliegenden Oberfläche der p-Basisschicht 4, die von der n+-Emitterschicht 5 umgeben ist, sondern auch in einem oberen Oberflächenbereich, der zumindest von den Kontaktlöchern CH des Bereichs der p-Basisschicht 4 umgeben ist, der dem Randbereich MR entspricht, und ferner in einem oberen Oberflächenbereich, der zumindest von den Kontaktlöchern CH des seitlichen Diffusionsbereichs SD umgeben ist. Die Störstellenkonzentration der p+-Schicht 15 ist höher eingestellt als die von jeder von der p-Basisschicht 4 und der n+-Emitterschicht 5.
  • Wie vorstehend erläutert, ist bei der Einrichtung 103 die p+-Schicht 15 zumindest in den Bereichen gebildet, die von den Kontaktlöchern CH in den oberen Oberflächen der p-Basisschicht 4 und des seitlichen Diffusionsbereichs SD umgeben sind. Die p-Basisschicht 4 und die p-Halbleiterschicht 13 sind also beide mit der Emitterelektrode 11 durch die p+-Schicht 15 verbunden, die eine hohe Störstellenkonzentration hat. Infolgedessen werden die Kontaktwiderstände und somit die Potentialschwellen zwischen der p-Basisschicht 4 und der Emitterelektrode 11 und zwischen der p-Halbleiterschicht 13 und der Emitterelektrode 11 niedrig.
  • In die p-Basisschicht 4 oder die p-Halbleiterschicht 13 eindringende Löcher treten also leichter zu der Emitterelektrode 11 aus. Da dies das Fließen eines Stroms erleichtert, wird der Wert eines Stroms, der ausgeschaltet werden kann, hoch. Anders ausgedrückt, die p+-Schicht 15 verbessert den RBSOA innerhalb der Einrichtung 103.
  • Die Einrichtung ist den Einrichtungen 101 und 102 insofern ähnlich, als die Kontaktlöcher CH an den oberen Oberflächen des seitlichen Diffusionsbereichs SD und des Randbereichs MR gebildet sind und als weder der seitliche Diffusionsbereich SD noch der Randbereich MR die n+-Emitterschicht 5 aufweist. Diese Einrichtung gewährleistet also auch den Vorteil, daß wie bei den Einrichtungen 101 und 102 das Leiten des parasitären Bipolartransistors unterdrückt und der RBSOA der Einrichtung verbessert wird.
  • Nachstehend werden einige bevorzugte Verfahren zur Herstellung der Einrichtung 103 erläutert.
  • 24 ist eine Ansicht, die einen Herstellungsschritt eines Beispiels eines Herstellungsverfahrens zeigt. Bei diesem Herstellungsverfahren werden zunächst die in den 6 bis 13 gezeigten Schritte ausgeführt. Daraufhin wird, wie in 24 gezeigt, ein Abschirmelement 47 gebildet, das die Gateelektrode 10, die n+-Emitterschicht 5 und die Gate-Drahtleitung GL bedeckt. Das Abschirmelement 47 wird erhalten, indem ein Material des Abschirmelements 47 auf die gesamte obere Oberfläche aufgebracht wird, die nach dem Schritt gemäß 13 freiliegt, und indem danach die Strukturierung ausgeführt wird.
  • Das Abschirmelement 47 ist innerhalb der oberen Oberfläche der Halbleiterbasis 20 selektiv offen, d. h. in dem Bereich der p-Basisschicht 4, der von der n+-Emitterschicht 5 umgeben ist, in dem Bereich der p-Basisschicht 4, der dem Randbereich MR entspricht, und in dem seitlichen Diffusionsbereich SD der p-Halbleiterschicht 13, der dem Zellenbereich CR zugewandt ist. Anders ausgedrückt, das Abschirmelement 47 ist in einem Bereich selektiv offen, der Kontaktlöcher CH. aufweist, die in einem anschließenden Schritt gebildet werden.
  • Unter Verwendung des Abschirmelements 47 als Maske werden danach p-leitende Störstellen selektiv in die obere Oberfläche der Halbleiterbasis 20 implantiert. Daraufhin werden die implantierten Störstellen diffundiert, indem nach dem Entfernen des Abschirmelements 47 ein Tempern ausgeführt wird. Infolgedessen wird die p+-Schicht 15 selektiv in einem oberen Oberflächenbereich der Halbleiterbasis 20 gebildet. Die Einrichtung 103 wird erhalten, indem die in den 14 bis 17 gezeigten Schritte ausgeführt werden.
  • Die 25 und 26 sind Ansichten, die Herstellungsschritte eines anderen Beispiels eines Herstellungsverfahrens zeigen. Bei diesem Herstellungsverfahren werden zunächst die in den 6 bis 8 gezeigten Schritte ausgeführt. Daraufhin wird, wie 25 zeigt, ein Abschirmelement 48, das einen Öffnungsbereich hat, der der zu bildenden p+-Schicht 15 entspricht, in der oberen Oberfläche der Halbleiterbasis 20 gebildet.
  • Das Abschirmelement 48 ist innerhalb der oberen Oberfläche der Halbleiterbasis 20 selektiv offen, d. h. in einem Bereich der von der n+-Emitterschicht 5 umgeben ist, die in einem anschließenden Schritt gebildet wird, in dem Bereich der p-Basisschicht 4, der dem Randbereich MR entspricht, und in dem seitlichen Diffusionsbereich SD der p-Halbleiterschicht 13, der dem Zellenbereich CR zugewandt ist. Anders ausgedrückt, das Abschirmelement 48 ist in einem Bereich selektiv offen, der Kontaktlöcher CH aufweist, die in einem anschließenden Schritt gebildet werden, was dem Abschirmelement 47 gleicht.
  • Unter Verwendung des Abschirmelements 48 als Maske werden danach p-leitende Störstellen selektiv in die obere Oberfläche der Halbleiterbasis 20 implantiert. Daraufhin werden die implantierten Störstellen diffundiert, indem nach Entfernen des Abschirmelements 48 ein Tempern ausgeführt wird. Infolgedessen wird die p+-Schicht 15 selektiv in einem oberen Oberflächenbereich der Halbleiterbasis 20 gebildet.
  • Danach wird der in 26 gezeigte Schritt ausgeführt. Das heißt, das Abschirmelement 43 wird gebildet, das einen Öffnungsbereich an der p-Basisschicht 4 hat, der der zu bildenden n+-Emitterschicht 5 entspricht. Der Öffnungsbereich des Abschirmelements 43 wird so gebildet, daß er den Öffnungsbereich des Abschirmelements 48 nicht überlappt. Unter Verwendung des Abschirmelements 43 als Maske wird eine n-leitende Störstelle selektiv implantiert.
  • Daraufhin werden die implantierten Störstellen diffundiert, indem nach Entfernen des Abschirmelements 43 ein Tempern ausgeführt wird. Infolgedessen wird die n+-Emitterschicht 5 selektiv in der oberen Oberfläche der p-Basisschicht 4 gebildet. Die n+-Emitterschicht 5 wird nur in einem Bereich gebildet, der von dem seitlichen Diffusionsbereich der p-Halbleiterschicht 13 um eine bestimmte Distanz getrennt ist. Die Einrichtung 103 wird erhalten, indem anschließend die in den 10 bis 17 gezeigten Schritte ausgeführt werden.
  • 27 ist eine Ansicht, die einen Herstellungsschritt eines weiteren Beispiels eines Herstellungsverfahrens zeigt. Bei diesem Herstellungsverfahren werden zunächst die in den 6 bis 9 gezeigten Schritte ausgeführt. Daraufhin wird, wie 27 zeigt, ein Abschirmelement 49 gebildet, das die n+-Emitterschicht 5 bedeckt. Das Abschirmelement 49 ist innerhalb der oberen Oberfläche der Halbleiterbasis 20 selektiv offen, d. h. in dem Bereich der p-Basisschicht 4, der von der n+-Emitterschicht 5 umgeben ist, in dem Bereich der p-Basisschicht 4, der dem Randbereich MR entspricht, und in dem seitlichen Diffusionsbereich SD der p-Halbleiterschicht 13, der dem Zellenbereich CR zugewandt ist. Anders ausge drückt, das Abschirmelement 49 ist in einem Bereich selektiv offen, der Kontaktlöcher CH aufweist, die in einem anschließenden Schritt gebildet werden.
  • Unter Verwendung des Abschirmelements 49 als Maske werden p-leitende Störstellen selektiv in die obere Oberfläche der Halbleiterbasis 20 implantiert. Daraufhin werden die implantierten Störstellen diffundiert, indem nach Entfernen des Abschirmelements 49 ein Tempern ausgeführt wird. Infolgedessen wird die p+-Schicht 15 selektiv in einem oberen Oberflächenbereich der Halbleiterbasis 20 gebildet. Die Einrichtung 103 wird erhalten, indem anschließend die in den
  • 10 bis 17 gezeigten Schritte ausgeführt werden.
  • 28 ist eine Ansicht die einen Herstellungsschritt eines weiteren Beispiels eines Herstellungsverfahrens zeigt. Bei diesem Herstellungsverfahren werden zunächst die in den 6 bis 9 gezeigten Schritt ausgeführt. Daraufhin wird, wie 28 zeigt, ein Abschirmelement 50 gebildet, das einen Bereich bedeckt, in dem die Gate-Drahtleitung GL in einem anschließenden Schritt angeordnet wird. Unter Verwendung des Abschirmelements 50 als Maske werden danach p-leitende Störstellen selektiv in die obere Oberfläche der Halbleiterbasis 50 implantiert.
  • Daraufhin werden die implantierten Störstellen diffundiert, indem nach Entfernen des Abschirmelements 50 ein Tempern ausgeführt wird. Infolgedessen wird die p+-Schicht 15 selektiv in einem oberen Oberflächenbereich der Halbleiterbasis 20 gebildet. Sei diesem Herstellungsverfahren werden die Mengen der zu implantierenden Störstellen so eingestellt, daß die Konzentration der p-leitenden Störstellen innerhalb der p+-Schicht 15 ausreichend niedriger als die Konzentration der n-leitenden Störstellen innerhalb der n+-Emitterschicht 5 ist. Die n+-Emitterschicht 5, die bereits gebildet ist, ist also dem Einfluß durch die p-leitende Störstellen nicht erheblich ausgesetzt.
  • Daraufhin werden die in den 10 bis 17 gezeigten Schritte ausgeführt, so daß die Einrichtung 103 erhalten wird.
  • Bei jedem der vier vorstehend erläuterten Herstellungsverfahren wird ebenso wie bei den Verfahren zur Herstellung der Einrichtungen 101 und 102 die Einrichtung 103 auf einfache Weise durch Kombination üblicher Waferprozesse hergestellt, bei denen hauptsächlich Abscheiden, Störstellenimplantation und Diffusion ausgeführt werden. Insbesondere bei dem in 28 gezeigten Verfahren ist die Herstellung besonders einfach, da es nicht erforderlich ist, das Abschirmelement auszufluchten, das dazu dient, p-leitende Störstellen in die n+-Emitterschicht 5 zu implantieren.
  • 4. Modifikation
  • (1) Die vorstehend beschriebenen bevorzugten Ausführungsformen sind zwar in bezug auf einen n-Kanal-IGBT erläutert worden, die vorliegende Erfindung ist jedoch auch bei einem p-Kanal-IGBT anwendbar. Ein p-Kanal-IGBT wird erhalten, indem die Leitfähigkeitstypen der jeweiligen Halbleiterschichten umgekehrt werden, die jeden n-Kanal-IGBT in jeder der beschriebenen bevorzugten Ausführungsformen bilden.
  • (2) Die vorstehend beschriebenen bevorzugten Ausführungsformen sind zwar in bezug auf einen IGBT erläutert worden, die vorliegende Erfindung ist jedoch im allgemeinen auch bei einer Halbleitereinrichtung anwendbar, die ein Grabengate hat. Beispielsweise kann in jedem IGBT bei jeder der beschriebenen bevorzugten Ausführungsformen ein MOSFET erhalten werden, indem die p+-Kollektorschicht 1 weggelassen und die Kollektorelektrode 12 direkt in der Oberfläche der n+-Pufferschicht 2 gebildet wird. Bei diesem MOSFET wird ebenso wie bei jedem IGBT in jeder der beschriebenen bevorzugten Ausführungsformen das Leiten eines parasitären Bipolartransistors unterdrückt und daher der RBSOA der Einrichtung verbessert.
  • Die Erfindung ist zwar im einzelnen erläutert worden, die vorstehende Beschreibung ist jedoch hinsichtlich aller Aspekte beispielhaft und nicht einschränkend. Es versteht sich, daß zahlreiche weitere Modifikationen und Abwandlungen vorgenommen werden können, ohne vom Umfang der Erfindung abzuweichen.

Claims (20)

  1. Isolierschicht-Halbleitereinrichtung, die einen Halbleitereinrichtungsteil aufweist, der eine obere Hauptoberfläche und eine untere Hauptoberfläche bildet, wobei der Halbleitereinrichtungsteil (200) folgendes aufweist: – eine erste Halbleiterschicht (3) von einem ersten Leitfähigkeitstyp, die zu der oberen Hauptoberfläche hin freiliegt; – eine zweite Halbleiterschicht (4) von einem zweiten Leitfähigkeitstyp, die in einem Bereich der oberen Hauptoberfläche innerhalb der ersten Halbleiterschicht (3) gebildet ist; – eine dritte Halbleiterschicht (13) vom zweiten Leitfähigkeitstyp, die in einem Bereich der oberen Hauptoberfläche innerhalb der ersten Halbleiterschicht (3) durch selektives Diffundieren einer Störstelle gebildet ist, wobei die dritte Halbleiterschicht (13) tiefer als die zweite Halbleiterschicht (4) ist und die dritte Halbleiterschicht (13) die zweite Halbleiter (4) umgibt; und – eine vierte Halbleiterschicht (5) vom ersten Leitfähigkeitstyp, die in einem Bereich der oberen Hauptoberfläche innerhalb der zweiten Halbleiterschicht (4) selektiv gebildet ist; – wobei in dem Halbleitereinrichtungsteil ein Graben (7) gebildet ist, der in der oberen Hauptoberfläche offen ist, die zweite Halbleiterschicht (4) durchdringt und die erste Halbleiterschicht (3) erreicht; – wobei die Einrichtung ferner folgendes aufweist: – eine Gateisolierschicht (8), die die elektrische Isolierung gewährleistet, wobei die Gateisolierschicht eine Innenwand des Grabens (7) bedeckt; – eine Gateelektrode (10), die in dem Graten (7) vergraben ist, wobei die Gateisolierschicht (8) zwischen der Gatelelektrode (10) und dem Halbleitereinrichtungsteil (200) angeordnet ist; – eine Gate-Drahtleitung (GL), die durch eine Isolierschicht (16) an der oberen Hauptoberfläche so angeordnet ist, daß sie sich entlang der dritten Halbleiterschicht (13) erstreckt, wobei die Gate-Drahtleitung mit der Gateelektrode (10) elektrisch verbunden ist; – eine erste Hauptelektrode (11), die an der oberen Hauptoberfläche angeordnet ist, wobei die erste Hauptelektrode mit der zweiten Halbleiterschicht (4) und der vierten Halbleiterschicht (5) elektrisch verbunden ist; und – eine zweite Hauptelektrode (12), die an der unteren Hauptoberfläche angeordnet ist, wobei die zweite Hauptelektrode (12) mit der unteren Hauptoberfläche elektrisch verbunden ist, und – wobei die vierte Halbleiterschicht (5) nicht innerhalb eines seitlichen Diffusionsbereichs (SD) gebildet ist, dadurch gekennzeichnet, daß dritte Halbleiterschicht (13) mit der zweiten Halbleiterschicht (4) gekoppelt ist; daß die erste Hauptelektrode (11) auch mit einem seitlichen Diffusionsbereich (SD) elektrisch verbunden ist, der der zweiten Halbleiterschicht (4) innerhalb der dritten Halbleiterschicht (13) benachbart ist, wobei eine verworfene Grenzschicht zwischen dem seitlichen Diffusionsbereich (SD) und der ersten Halbleiterschicht (3) derart vorgesehen ist, daß Elektronen (E) zu der zweiten Hauptelektrode (12) hin fließen, während die Löcher (H) zu der ersten Hauptelektrode (11) hin fließen; daß die Gate-Drahtleitung (GL) nicht an einer Oberfläche dieses seitlichen Diffusionsbereichs (SD) angeordnet ist; und daß der Graben (7) die vierte Halbleiterschicht (5) durchdringt.
  2. Einrichtung nach Anspruch 1, wobei die erste Hauptelektrode (11) auch mit einem Randbereich (MR) elektrisch verbunden ist, der als ein Bereich innerhalb einer bestimmten Distanz von dem seitlichen Diffusionsbereich (SD) in der zweiten Halbleiterschicht (4) gebildet ist, und wobei die vierte Halbleiterschicht (5) auch nicht innerhalb des Randbereichs (MR) gebildet ist.
  3. Einrichtung nach Anspruch 2, wobei die bestimmte Distanz ungefähr gleich oder kleiner als 50 um ist.
  4. Einrichtung nach Anspruch 1, 2 oder 3, wobei der Graben (7) in eine Vielzahl von Grabeneinheiten unterteilt ist, die parallel zueinander und äquidistant beabstandet voneinander angeordnet sind.
  5. Einrichtung nach Anspruch 4, wobei mindestens eine von der Vielzahl von Grabeneinheiten (7), die an einem Ende der Anordnung der Vielzahl von Grabeneinheiten positioniert ist, innerhalb der dritten Halbleiterschicht (13) gebildet ist.
  6. Einrichtung nach Anspruch 1, wobei ein Randbereich des Grabens (7) entlang seiner Längsrichtung sich in die dritte Halbleiterschicht (13) erstreckt.
  7. Einrichtung nach Anspruch 1, wobei der Halbleitereinrichtungsteil (200) ferner eine fünfte Halbleiterschicht aufweist, die in einem Verbindungsbereich der zweiten Halbleiterschicht (4) und der dritten (13) Halbleiterschicht mit der erster Hauptelektrode (11) selektiv gebildet ist, wobei die fünfte Halbleiterschicht eine höhere Störstellenkonzentration als die zweite Halbleiterschicht (4) und die dritte Halbleiterschicht (13) hat.
  8. Einrichtung nach Anspruch 1, wobei die vierte Halbleiterschicht zu Bereichen hin freiliegt, die zwischen der Vielzahl von Grabeneinheiten (7) innerhalb der oberen Hauptoberfläche so angeordnet sind, daß sie in einer leiterartigen Konfiguration angeordnet sind, die der Vielzahl von Grabeneinheiten benachbart ist.
  9. Einrichtung nach Anspruch 1, wobei der Halbleitereinrichtungsteil (200) ferner eine sechste Halbleiterschicht (1) vom zweiten Leitfähigkeitstyp aufweist und wobei die sechste Halbleiterschicht mit der ersten Halbleiterschicht (3) verbunden ist und zu der unteren Hauptoberfläche hin freiliegt.
  10. Einrichtung nach Anspruch 9, wobei die erste Halbleiterschicht (3) eine siebte Halbleiterschicht (2) vom ersten Leitfähigkeitstyp in einem Verbindungsbereich mit der sechsten Halbleiterschicht (1) aufweist, und die siebte Halbleiterschicht (2) eine höhere Störstellenkonzentration als ein verbleibender Bereich der ersten Halbleiterschicht (3) hat.
  11. Verfahren zum Herstellen einer Isolierschicht-Halbleitereinrichtung, das die folgenden Schritte aufweist: (a) Vorsehen eines Halbleitereinrichtungsteils (200), der eine obere Hauptoberfläche und eine untere Hauptoberfläche bildet, wobei der Halbleitereinrichtungsteil eine erste Halbleiterschicht (3) von einem ersten Leitfähigkeitstyp aufweist, die zu der oberen Hauptoberfläche hin freiliegt; (b) selektives Einbringen einer Störstelle vom zweiten Leitfähigkeitstyp in die obere Hauptoberfläche, um dadurch eine zweite Halbleiterschicht (4) und eine dritte Halbleiterschicht (13) vom zweiten Leitfähigkeitstyp in einem Bereich der oberen Hauptoberfläche innerhalb der ersten Halbleiterschicht (3) zu bilden, so daß die dritte Halbleiterschicht (13) tiefer als die zweite Halbleiterschicht (4) ist und die zweite Halbleiterschicht umgibt; (c) selektives Einbringen einer Störstelle vom ersten Leitfähigkeitstyp in die obere Hauptoberfläche, um dadurch selektiv eine vierte Halbleiterschicht (5) vom ersten Leitfähigkeitstyp in einem Bereich der oberen Hauptoberfläche innerhalb der zweiten Halbleiterschicht (4) mit Ausnahme an einem seitlichen Diffusionsbereich (SD) zu bilden; (d) selektives Ätzen der oberen Hauptoberfläche, um dadurch selektiv einen Graben (7) in dem Halbleitereinrichtungsteil (200) zu bilden, der die vierte Halbleiterschicht (5) und die zweite Halbleiterschicht (4) durchdringt und die erste Halbleiterschicht (3) erreicht; (e) Bilden einer Isolierschicht (8), die eine Innenwand des Grabens (7) und eine obere Oberfläche des Halbleitereinrichtungsteils (200) bedeckt; (f) Bilden einer leitfähigen Schicht, um die Isolierschicht (8) zu beschichten; (g) selektives Entfernen der leitfähigen Schicht derart, daß ein innerer Bereich des Grabens (7) und ein Bereich zurückbleiben, der entlang der dritten Halbleiterschicht verläuft, um dadurch eine Gateelektrode (10) und eine Gate-Drahtleitung (GL) zu bilden; (h) Bilden einer ersten Hauptelektrode (11) an der oberen Hauptoberfläche, wobei die erste Hauptelektrode (11) mit der zweiten (4) und der vierten Halbleiterschicht (5) elektrisch verbunden ist; und (i) Bilden einer zweiten Hauptelektrode (12), die mit der unteren Hauptoberfläche elektrisch verbunden ist, dadurch gekennzeichnet, daß die Störstelle vom zweiten Leitfähigkeitstyp derart selektiv eingebracht wird, daß die dritte Halbleiterschicht (13) mit der zweiten Halbleiterschicht (4) gekoppelt wird; daß die Störstelle vom ersten Leitfähigkeitstyp nicht in die obere Hauptoberfläche an dem seitlichen Diffusionsbereich (SD) selektiv eingebracht wird, der der zweiten Halbleiterschicht (4) innerhalb der dritten Halbleiterschicht (13) benachbart ist; daß der Graben (7) derart gebildet wird, daß er die vierte Halbleiterschicht (5) durchdringt; daß die Gate-Drahtleitung (GL) derart gebildet wird, daß sie nicht an einer Oberfläche des seitlichen Diffusionsbereichs (SD) liegt; und daß die Hauptelektrode (11) derart gebildet wird, daß sie mit dem seitlichen Diffusionsbereich (SD) elektrisch verbunden ist.
  12. Verfahren nach Anspruch 11, wobei in Schritt (c) die vierte Halbleiterschicht (5) mit Ausnahme an einem Randbereich (MR) gebildet wird, der als ein Bereich innerhalb einer bestimmten Distanz von dem seitlichen Diffusionsbereich (SD) in der zweiten Halbleiterschicht (4) gebildet ist, und wobei in Schritt (h) die erste Hauptelektrode (11) auch mit dem Randbereich (MR) elektrisch verbunden wird.
  13. Verfahren nach Anspruch 12, wobei in Schritt (c) die bestimmte Distanz so eingestellt wird, daß sie gleich oder kleiner als 50 um ist.
  14. Verfahren nach Anspruch 11, 12 oder 13, wobei in Schritt (d) der Graben (7) in Form von einer Vielzahl von Grabeneinheiten gebildet wird, die parallel zueinander und äquidistant beabstandet voneinander angeordnet sind.
  15. Verfahren nach Anspruch 14, wobei in Schritt (d) mindestens eine von der Vielzahl von Grabeneinheiten (7) auch in dem seitlichen Diffusionsbereich (SD) gebildet wird.
  16. Verfahren nach Anspruch 11, 12 oder 13, wobei in Schritt (d) der Graben (7) so gebildet wird, daß ein Randbereich des Grabens entlang seiner Längsrichtung sich in die dritte Halbleiterschicht (13) erstreckt.
  17. Verfahren nach einem der Ansprüche 11 bis 16, das ferner den Schritt (j) des selektiven Einbringens einer Störstelle vom zweiten Leitfähigkeitstyp in die obere Hauptoberfläche aufweist, um dadurch selektiv eine fünfte Halbleiterschicht vom zweiten Leitfähigkeitstyp in einem Bereich der oberen Hauptoberfläche innerhalb der zweiten (4) und der dritten Halbleiterschicht (13) zu bilden, mit dem die erste Hauptelektrode (11) zu verbinden ist, wobei die fünfte Halbleiterschicht eine höhere Störstellenkonzentration als jede von der zweiten Halbleiterschicht (4) und der dritten Halbleiterschicht (13) hat, wobei der Schritt (j) vor dem Schritt (h) ausgeführt wird.
  18. Verfahren nach einem der Ansprüche 11 bis 17, wobei in Schritt (c) die vierte Halbleiterschicht (5) zu Bereichen hin freigelegt wird, die zwischen einer Vielzahl von Grabeneinheiten (7) innerhalb der oberen Hauptoberfläche so angeordnet sind, daß sie in einer leiterartige Konfiguration angeordnet sind, die der Vielzahl von Grabeneinheiten (7) benachbart ist.
  19. Verfahren nach einem der Ansprüche 11 bis 18, wobei der Schritt (a) die folgenden Schritte aufweist: (a-1) Vorsehen eines Halbleitersubstrats (1) vom zweiten Leitfähigkeitstyp und mit einer höheren Störstellenkonzentration als jede von der zweiten Halbleiterschicht (4) und der dritten Halbleiterschicht (13); und (a-2) epitaxiales Aufwachsen einer Halbleiterschicht (2), die eine Störstelle vom ersten Leitfähigkeitstyp aufweist, auf das Halbleitersubstrat (1), um dadurch die erste Halbleiterschicht (3) zu bilden.
  20. Verfahren nach Anspruch 19, wobei in Schritt (a-2) die Menge der Störstelle, die während des epitaxialen Aufwachsens eingebracht wird, schrittweise so eingestellt wird, daß die Störstellenkonzentration der ersten Halbleiterschicht (3) in einem Verbindungsbereich mit dem Halbleitersubstrat (1) höher als in einem verbleibenden Bereich der ersten Halbleiterschicht (3) ist.
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