JP5564161B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、半導体装置およびその製造方法に関し、特に、金属-酸化物-半導体電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect transistor）, 絶縁ゲート型バイポーラトランジスタ(ＩＧＢＴ:Insulated Gate Bipolar transistor)において、破壊耐量の向上と低損失（低オン抵抗、低飽和電圧）を両立し、また、更にＩＧＢＴについてはスイッチングスピードの高速化も併せて両立する構造に特徴を有する半導体装置およびその製造方法に関する。
トレンチ構造を有する半導体装置としては、縦型ＭＯＳＦＥＴ、縦型ＩＧＢＴが提案されている。トレンチ側壁部をチャネル領域として利用することから、短チャネル化が容易であり、また、チャネル領域を高密度に形成可能であることから、高電流密度化が期待される。
トレンチ構造を有する縦型ＩＧＢＴのオン電圧の低減化については、既に開示されている（例えば、特許文献１参照。）。特許文献１においては、ｐ型ドレイン層と、このｐ型ドレイン層上に設けられた高抵抗のｎ型ベース層と、このｎ型ベース層の表面に形成されたｐ型ベース層と、このｐ型ベース層の表面に形成された複数のｎ型ソース層と、これらのｎ型ソース層およびｐ型ベース層を貫き、ｎ型ベース層の途中の深さまで達した複数のトレンチ内にゲート酸化膜を介して形成されたゲート電極と、ｐ型ベース層の表面にｎ型ソース層と接して形成されたｐ型コンタクト層とを有するＩＧＢＴにおいて、トレンチの間隔を１．５μｍ以下に設定することが開示されている。
特開平１１−２７４４８４号（第９―１０頁、第１図）
図７は、従来のＩＧＢＴの模式的斜視図を示す。
従来のＩＧＢＴは、図７に示すように、高抵抗で第１導電型の第１ベース層２と、第１ベース層２に設けられた第２導電型のコレクタ層１４と、第１ベース層２の表面に形成された第２導電型の第２ベース層１６と、第２ベース層１６の表面に形成された第１導電型のエミッタ層１３と、第１の方向に延伸し，エミッタ層１３および第２ベース層１６を貫いて第１ベース層２の途中の深さまで達する複数のトレンチ内にゲート絶縁膜６を介して形成されたゲート電極８と、第２ベース層１６の表面にエミッタ層１３と接して形成され，第１の方向に延伸し，前記第２導電型の第２ベース層よりも高不純物密度を有するベースコンタクト層４を備える。
図７において、コレクタ層１４に設けられたコレクタ電極と、エミッタ層１３、およびベースコンタクト層４に設けられたエミッタ電極については、図示を省略している。
従来のＩＧＢＴにおいて、通常、破壊耐量を上げるためには、図７に示すように、ｐ領域からなる第２ベース層１６の部分にｐ+ 拡散層からなるベースコンタクト層４を形成する。しかしながら、この構造では、ｐ領域からなる第２ベース層１６のチャネル部分が狭くなり、大電流を導通させるときにチャネルが十分に開かずオン抵抗（飽和電圧）が上昇する。
本発明の目的は、ＭＯＳＦＥＴ、ＩＧＢＴからなる半導体装置において、破壊耐量の向上と低損失（低オン抵抗、低飽和電圧）を両立し、また、更にＩＧＢＴについてはスイッチングスピードの高速化も併せて両立する構造に特徴を有する半導体装置およびその製造方法を提供することにある。
上記目的を達成するための本発明の請求項１に係る半導体装置は、高抵抗で第１導電型の第１ベース層と、前記第１ベース層に設けられた第２導電型のコレクタ層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、前記第２ベース層の表面に形成された第１導電型のエミッタ層と、第１の方向に延伸し、前記エミッタ層および前記第２ベース層を貫いて前記第１ベース層の途中の深さまで達する複数のトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記コレクタ層に設けられたコレクタ電極と、前記トレンチを形成する前記ゲート絶縁膜および前記ゲート電極上に形成された層間絶縁膜と、前記エミッタ層および前記第２ベース層に設けられたエミッタ電極とを備え、前記エミッタ層は、前記トレンチに沿って、第１の方向に配置する第１エミッタ層と、前記第１エミッタ層同士を梯子型に接続するように、第１の方向に直交する第２の方向に配置する第２エミッタ層とからなり、前記第２ベース層の表面に形成された前記エミッタ層の面積比率は、１０％以上７０％以下であり、前記第２導電型の第２ベース層よりも高不純物密度を有するベースコンタクト層を、前記第２ベース層を介在して前記第１の方向に離間して配置し、前記第２エミッタ層は、前記ベースコンタクト層と前記第２ベース層とを交互に介在して前記第１の方向に離間して配置されるとともに、前記ベースコンタクト層は、前記第２エミッタ層の下部全域に連続して配置され、前記エミッタ電極は、前記層間絶縁膜を介して、前記エミッタ層、前記第２ベース層および前記ベースコンタクト層の表面に形成され、前記エミッタ層、前記第２ベース層および前記ベースコンタクト層が導通されることを特徴とする。
本発明の請求項２に係る半導体装置は、請求項１に記載の半導体装置おいて、前記ベースコンタクト層は、前記トレンチに接する部分を有することを特徴とする。
本発明の請求項３に係る半導体装置は、請求項１または２に記載の半導体装置において、前記ベースコンタクト層の深さは、前記トレンチの深さ方向において前記第２ベース層の深さよりも深いことを特徴とすることを特徴とする。
本発明の請求項４に係る半導体装置は、請求項１乃至３の内、いずれかに記載の半導体装置において、前記エミッタ層の深さは、前記トレンチの深さ方向において前記ベースコンタクト層の深さよりも浅いことを特徴とすることを特徴とする。
本発明の請求項５に係る半導体装置は、高抵抗で第１導電型の第１ベース層と、前記第１ベース層に設けられた第１導電型のドレイン層と、前記第１ベース層の表面に形成された第２導電型の第２ベース層と、前記第２ベース層の表面に形成された第１導電型のソース層と、第１の方向に延伸し、前記ソース層および前記第２ベース層を貫いて前記第１ベース層の途中の深さまで達する複数のトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、前記ドレイン層に設けられたドレイン電極と、前記トレンチを形成する前記ゲート絶縁膜および前記ゲート電極上に形成された層間絶縁膜と、前記ソース層および前記第２ベース層に設けられたソース電極とを備え、前記ソース層は、前記トレンチに沿って、第１の方向に配置する第１ソース層と、第１の方向に配置された前記第１ソース層同士を梯子型に接続するように、第１の方向に直交する第２の方向に配置する第２ソース層とからなり、前記第２導電型の第２ベース層よりも高不純物密度を有するベースコンタクト層を、前記第２ベース層を介在して前記第１の方向に離間して配置され、前記第２ソース層は、前記ベースコンタクト層と前記第２ベース層とを交互に介在して前記第１の方向に離間して配置されるとともに、前記ベースコンタクト層は、前記第２ソース層の下部全域に連続して配置され、前記ソース電極は、前記層間絶縁膜を介して、前記ソース層、前記第２ベース層および前記ベースコンタクト層の表面に形成され、前記ソース層、前記第２ベース層および前記ベースコンタクト層が導通されることを特徴とする。
本発明の請求項６に係る半導体装置は、請求項５に記載の半導体装置において、前記ベースコンタクト層は、前記トレンチに接する部分を有することを特徴とする。
本発明の請求項７に係る半導体装置は、請求項５または６に記載の半導体装置において、前記ベースコンタクト層の深さは、前記トレンチの深さ方向において前記第２ベース層の深さよりも深いことを特徴とする。
本発明の請求項８に係る半導体装置は、請求項５乃至７の内、いずれかに記載の半導体装置において、前記ソース層の深さは、前記トレンチの深さ方向において前記ベースコンタクト層の深さよりも浅いことを特徴とする。
本発明の請求項９に係る半導体装置の製造方法は、第１ベース層となる第１導電型の高抵抗半導体基板を準備する工程と、前記第１ベース層の裏面に第２導電型のコレクタ層を形成する工程と、前記第１ベース層の表面に第２ベース層を形成する工程と、前記第２ベース層の表面上の所定の位置に、ベースコンタクト層を、前記第１ベース層の表面から形成する工程と、前記第２ベース層の表面上の前記ベースコンタクト層の形成位置内およびトレンチ形成予定領域に沿う第１の方向に、エミッタ層を、前記第２ベース層の表面から形成する工程と、前記第１の方向にトレンチ溝を形成後、当該トレンチ溝内にゲート絶縁膜を形成する工程と、前記トレンチ溝にゲート電極を形成する工程と、前記第２ベース層，前記ベースコンタクト層及び前記エミッタ層の表面上に、層間絶縁膜を形成し、前記ゲート絶縁膜および前記ゲート電極上にトレンチ部分を覆うように前記層間絶縁膜をパターニングする工程と、前記層間絶縁膜を介して、半導体装置表面の全面に、前記第２ベース層および前記ベースコンタクト層の表面に形成され、前記エミッタ層、前記第２ベース層および前記ベースコンタクト層が導通されるエミッタ電極を形成する工程とを有し、前記エミッタ層は、前記トレンチに沿って、前記第１の方向に配置する第１エミッタ層と、前記第１エミッタ層同士を梯子型に接続するように、前記第１の方向に直交する第２の方向に配置する第２エミッタ層とからなり、前記ベースコンタクト層は、前記第２ベース層を介在して前記第１の方向に離間して配置され、前記第２エミッタ層は、前記ベースコンタクト層と前記第２ベース層とを交互に介在して前記第１の方向に離間して配置されるとともに、前記ベースコンタクト層は、前記第２エミッタ層の下部全域に連続して配置されることを特徴とする。
本発明の請求項１０に係る半導体装置の製造方法は、第１ベース層となる第１導電型の高抵抗半導体基板を準備する工程と、前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、前記第１ベース層の表面に第２ベース層を形成する工程と、前記第２ベース層の表面上の所定の位置に、ベースコンタクト層を、前記第１ベース層の表面から形成する工程と、前記第２ベース層の表面上の前記ベースコンタクト層の形成位置内およびトレンチ形成予定領域に沿う第１の方向に、ソース層を、前記第２ベース層の表面から形成する工程と、前記第１の方向にトレンチ溝を形成後、当該トレンチ溝内にゲート絶縁膜を形成する工程と、前記トレンチ溝にゲート電極を形成する工程と、前記第２ベース層，前記ベースコンタクト層及び前記ソース層の表面上に、層間絶縁膜を形成し、前記ゲート絶縁膜および前記ゲート電極上にトレンチ部分を覆うように前記層間絶縁膜をパターニングする工程と、前記層間絶縁膜を介して、半導体装置表面の全面に、前記ソース層、前記第２ベース層および前記ベースコンタクト層が導通されるソース電極を形成する工程とを有し、前記ソース層は、前記トレンチに沿って、前記第１の方向に配置する第１ソース層と、前記第１の方向に配置された前記第１ソース層同士を梯子型に接続するように、前記第１の方向に直交する第２の方向に配置する第２ソース層とからなり、前記ベースコンタクト層は、前記第２ベース層を介在して前記第１の方向に離間して配置され、前記第２ソース層は、前記ベースコンタクト層と前記第２ベース層とを交互に介在して前記第１の方向に離間して配置されるとともに、前記ベースコンタクト層は、前記第２ソース層の下部全域に連続して配置されることを特徴とする。
本発明によれば、破壊耐量の向上と低損失（低オン抵抗、低飽和電圧）を両立したＭＯＳＦＥＴ、ＩＧＢＴからなる半導体装置およびその製造方法を提供することができる。
また、更に、スイッチングスピードの高速化も併せて両立するＩＧＢＴからなる半導体装置およびその製造方法を提供することができる。
次に、図面を参照して、本発明の実施の形態を説明する。以下の図面の記載において、同一または類似の部分には同一または類似の符号を付している。ただし、図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
また、以下に示す実施の形態は、この発明の技術的思想を具体化するための装置や方法を例示するものであって、この発明の技術的思想は、各構成部品の配置などを下記のものに特定するものでない。この発明の技術的思想は、特許請求の範囲において、種々の変更を加えることができる。
[第１の実施の形態]
（素子構造）
図１は、本発明の第１の実施の形態に係る半導体装置の模式的斜視図を示す。
本発明の第１の実施の形態に係る半導体装置の模式的構成は、図１に示すように、高抵抗で第１導電型の第１ベース層２と、第１ベース層２に設けられた第２導電型のコレクタ層１４と、第１ベース層２の表面に形成された第２導電型の第２ベース層１６と、第２ベース層１６の表面に形成された第１導電型のエミッタ層１３と、第１の方向に延伸し、エミッタ層１３および第２ベース層１６を貫いて第１ベース層２の途中の深さまで達する複数のトレンチ内にゲート絶縁膜６を介して形成されたゲート電極８と、コレクタ層１４に設けられたコレクタ電極２０と、エミッタ層１３および第２ベース層１６に設けられたエミッタ電極２４とを備える。
エミッタ層１３は、トレンチに沿って、第１の方向に配置する第１エミッタ層１３−１と、第１エミッタ層同士を梯子型に接続するように、第１の方向に直交する第２の方向に配置する第２エミッタ層１３−２とからなる。
本発明の第１の実施の形態に係る半導体装置においては、第２導電型の第２ベース層１６よりも高不純物密度を有するベースコンタクト層４を、第２エミッタ層１３−２を包むように配置したことを特徴とする。
また、本発明の第１の実施の形態に係る半導体装置においては、トレンチを形成するゲート絶縁膜６およびゲート電極８上には、層間絶縁膜１０を配置したことを特徴とする。
また、本発明の第１の実施の形態に係る半導体装置においては、エミッタ電極２４は、層間絶縁膜１０を介して、エミッタ層１３および第２ベース層１６の表面に形成されたことを特徴とする。
また、本発明の第１の実施の形態に係る半導体装置においては、エミッタ電極２４は、層間絶縁膜１０を介して、エミッタ層１３、およびベースコンタクト層４の表面に形成されたことを特徴とする。
（製造方法）
本発明の第１の実施の形態に係る半導体装置の製造方法を、図１を参照しながら、以下に説明する。
（ａ）まず、高抵抗で第１導電型の第１ベース層２として、例えば、ｎ型で、不純物密度約１０12〜１０15ｃｍ-3程度のシリコン基板を準備し、第１ベース層２の裏面からボロン（Ｂ）などのｐ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、厚さ約１μｍ〜１０μｍ程度、不純物密度約１０18〜１０20ｃｍ-3程度に形成し、第２導電型のコレクタ層１４を形成する。
（ｂ）次に、第１ベース層２の表面からボロン（Ｂ）などのｐ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、例えば、厚さ約１μｍ〜５μｍ程度、不純物密度約１０15〜１０17ｃｍ-3程度に形成し、第２ベース層１６を形成する。
（ｃ）次に、リソグラフィー工程によって、第２ベース層１６の表面上の所定の位置に、ベースコンタクト層４を、第１ベース層２の表面からボロン（Ｂ）などのｐ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、形成する。ベースコンタクト層４の厚さは、図１に示すように、第２ベース層１６の厚さと同程度か、第２ベース層１６よりも厚く形成する。ベースコンタクト層４の不純物密度は、第２ベース層１６の不純物密度よりも高く、例えば、約１０16〜１０20ｃｍ-3程度である。
（ｄ）次に、リソグラフィー工程によって、第２ベース層１６の表面上のベースコンタクト層４の形成位置内およびトレンチ形成予定領域に沿う第１の方向に、エミッタ層１３を、第２ベース層１６の表面からリン（Ｐ）,砒素（Ａｓ）などのｎ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、形成する。エミッタ層１３の厚さは、図１に示すように、ベースコンタクト層４の厚さよりも十分に薄く形成し、例えば、約０．５μｍ〜約２μｍ程度であり、不純物密度は、例えば、約１０18〜１０21ｃｍ-3程度である。
（ｅ）次に、図１に示すように、第１の方向にトレンチ溝を反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）などのエッチング工程によって形成後、トレンチ溝内のゲート絶縁膜６を熱酸化工程により形成する。トレンチ溝の深さは、エミッタ層１３および第２ベース層１６を貫いて第１ベース層２の途中の深さまで達し、例えば、約２μｍ〜７μｍ程度である。ゲート絶縁膜６の厚さは、例えば約４０ｎｍ〜２００ｎｍ程度である。
（ｆ）次に、トレンチ溝を例えば、ポリシリコンなどで充填し、ゲート電極８を形成する。
（ｇ）次に、第２ベース層１６，ベースコンタクト層４及びエミッタ層１３の表面上に、層間絶縁膜１０を形成し、エッチング工程によって、ゲート絶縁膜６およびゲート電極８上にトレンチ部分を覆うように層間絶縁膜１０をパターニングし、配置する。
（ｈ）次に、層間絶縁膜１０を介して、半導体装置表面の全面に、エミッタ電極２４を、アルミニウム（Ａｌ）などで形成し、同時に、半導体装置裏面の全面に、コレクタ電極２０を、アルミニウム（Ａｌ）などで形成する。
（特性例）
図５は、本発明の第１の実施の形態に係る半導体装置において、ＩＧＢＴの規格化オン抵抗ＲCE(on)とｎ+エミッタ領域の比率の関係を表す特性例を示す。
ｎ+エミッタ領域の比率とは、第２ベース層１６の表面上において、ｐ領域からなる第２ベース層１６，ｐ+領域からなるベースコンタクト層４およびｎ+層からなるエミッタ層１３の全面積に対するエミッタ層１３の占有する比率で定義される。
規格化オン抵抗ＲCE(on)とは、ＩＧＢＴにおいて、コレクタ・エミッタ間のオン状態におけるオン抵抗ＲCE(on)を規格化して表した値である。
図５から明らかなように、本発明の第１の実施の形態に係る半導体装置はＩＧＢＴを構成しており、コレクタ・エミッタ間のオン状態における規格化オン抵抗ＲCE(on)は、ｎ+エミッタ領域の比率に応じて変化し、特に約１０％〜約７０％において、１〜２．５の値を有する。コレクタ・エミッタ間のオン状態における規格化オン抵抗ＲCE(on)は、ｎ+エミッタ領域の比率として、特に約１０％〜約４０％において、１〜１．２程度の望ましい値が得られることがわかる。
図６は、本発明の第１の実施の形態に係る半導体装置において、ＩＧＢＴの規格化ラッチアップ電流ＩLとｎ+エミッタ領域の比率の関係を表す特性例を示す。
規格化ラッチアップ電流ＩLとは、ＩＧＢＴにおいて、ラッチアップ可能な電流を規格化して表したものである。ｎ+エミッタ領域の比率の増加と共に、ラッチアップ可能な電流値は低下することから、規格化ラッチアップ電流ＩLは、ｎ+エミッタ領域の比率の増加ともに、低下する。
図６から明らかなように、本発明の第１の実施の形態に係る半導体装置において、規格化ラッチアップ電流ＩLは、ｎ+エミッタ領域の比率が約１０％〜約７０％と変化するにつれて、約２．７〜約１．０の範囲を変化する。
図６から明らかなように、本発明の第１の実施の形態に係る半導体装置において、規格化ラッチアップ電流ＩLは、ｎ+エミッタ領域の比率が、特に約１０％〜約４０％において、２．５以上の望ましい値が得られることがわかる。
したがって、本発明の第１の実施の形態に係る半導体装置においては、第２ベース層の表面に形成されたエミッタ層の面積比率は、約１０％以上約７０％以下であることを特徴とし、望ましくは、約１０％以上約４０％以下であることを特徴とする。
本発明の第１の実施の形態に係る半導体装置においては、トレンチ型ストライプセルを基本構造とするＩＧＢＴにおいて、ｎ+ 領域からなる第１エミッタ層１３−１を第１の方向に延伸するトレンチに沿って配置する。さらに、ｎ+ 領域からなる第１エミッタ層１３−１へのコンタクトを広くとるために、第１エミッタ層１３−１同士を梯子型状つないだｎ+ 領域からなる第２エミッタ層１３−２を、第１の方向と直交する第２の方向に延伸するように配置する。
さらに、本発明の第１の実施の形態に係る半導体装置においては、ｎ+ 領域からなる第２エミッタ層１３−２ を包むようにｐ+ 領域からなるベースコンタクト層４を配置する。結果として、本発明の第１の実施の形態に係る半導体装置においては、第１エミッタ層１３−１，第２エミッタ層１３−２からなるエミッタ層１３および、ベースコンタクト層４の平面パターンは、梯子状になる。
本発明の第１の実施の形態に係る半導体装置においては、ｐ+ 領域からなるベースコンタクト層４を、ｎ+領域からなる第２エミッタ層１３−２の回りを包み込むように配置することで、ｎ+（１３−２）ｐ+ (４)ｎ-(２)の寄生バイポーラトランジスタのベース抵抗が低下させることが可能となる。この結果、ＩＧＢＴ動作におけるラッチングアップ耐量を高めることが可能となる。したがって、ＩＧＢＴのｄｖ/ｄｔ耐量を増加させることができ、破壊耐量を向上することができる。
また、本発明の第１の実施の形態に係る半導体装置においては、ｐ+ 領域からなるベースコンタクト層４を第２ベース層１６の表面上に局所的に配置することで、ｐ+チャネル部分の占有領域を極小化して、低オン抵抗化も同時に達成することができる。
また、本発明の第１の実施の形態に係る半導体装置においては、ＩＧＢＴのスイッチングスピードは、ｎ+領域からなるエミッタ層１３に比べて、ｐ+ からなるベースコンタクト層４とｐ領域からなる第２ベース層１６の占有面積を大きく設定することによって、オフ時のホールの抜けが良くなって高速化することができる。
また、本発明の第１の実施の形態に係る半導体装置においては、トレンチに沿った第１の方向および第１の方向に直交する第２の方向において、第１エミッタ層１３−１，第２エミッタ層１３−２，ベースコンタクト層４及び第２ベース層１６からなるパターンの繰り返しは、目標とする破壊耐量特性、オン抵抗特性に応じて、任意の値に設定することができる。
また、本発明の第１の実施の形態に係る半導体装置においては、ｎ+ 領域からなる第１エミッタ層１３−１および第２エミッタ層１３−２の占有面積よりも、第２ベース層１６の占有面積を広く設定する方が低オン抵抗化を促進することができる。
（変形例）
図２は、本発明の第１の実施の形態の変形例に係る半導体装置の模式的斜視図を示す。本発明の第１の実施の形態の変形例に係る半導体装置は、図２に示すように、高抵抗で第１導電型の第１ベース層２と、第１ベース層２に設けられた第２導電型のコレクタ層１４と、第１ベース層２の表面に形成された第１導電型で、第１ベース層２よりも高不純物密度を有するバッファ層１８と、バッファ層１８の表面に形成された第２導電型の第２ベース層１６と、第２ベース層１６の表面に形成された第１導電型のエミッタ層１３と、第１の方向に延伸し、エミッタ層１３および第２ベース層１６を貫いてバッファ層１８の途中の深さまで達する複数のトレンチ内にゲート絶縁膜６を介して形成されたゲート電極８と、コレクタ層１４に設けられたコレクタ電極２０と、エミッタ層１３および第２ベース層１６に設けられたエミッタ電極（図示省略）とを備える。
エミッタ層１３は、トレンチに沿って、第１の方向に配置する第１エミッタ層１３−１と、第１エミッタ層１３−１同士を梯子型に接続するように、第１の方向に直交する第２の方向に配置する第２エミッタ層１３−２とからなる。
本発明の第１の実施の形態の変形例に係る半導体装置においては、第２導電型の第２ベース層１６も高不純物密度を有するベースコンタクト層を、第２エミッタ層１３−２を包むように配置したことを特徴とする。
また、本発明の第１の実施の形態の変形例に係る半導体装置においては、トレンチを形成するゲート絶縁膜６およびゲート電極８上には、層間絶縁膜１０を配置したことを特徴とする。
また、本発明の第１の実施の形態の変形例に係る半導体装置においては、エミッタ電極は、層間絶縁膜１０を介して、エミッタ層１３および第２ベース層１６の表面に形成されたことを特徴とする。
また、本発明の第１の実施の形態の変形例に係る半導体装置においては、エミッタ電極は、層間絶縁膜１０を介して、エミッタ層１３、第２ベース層１６およびベースコンタクト層４の表面に形成されたことを特徴とする。
（製造方法）
本発明の第１の実施の形態の変形例に係る半導体装置の製造方法を、図２を参照しながら、以下に説明する。
（ａ）まず、高抵抗で第１導電型の第１ベース層２として、例えば、ｎ型で、不純物密度約１０12〜１０15ｃｍ-3程度のシリコン基板を準備し、第１ベース層２の裏面からボロン（Ｂ）などのｐ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、厚さ約１μｍ〜１０μｍ程度、不純物密度約１０18〜１０20ｃｍ-3程度に形成し、第２導電型のコレクタ層１４を形成する。
（ｂ）次に、第１ベース層２の表面からリン（Ｐ）などのｎ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、例えば、厚さ約５μｍ〜１０μｍ程度、不純物密度約１０15〜１０17ｃｍ-3程度に形成し、バッファ層１８を形成する。
（ｃ）次に、バッファ層１８の表面からボロン（Ｂ）などのｐ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、例えば、厚さ約１μｍ〜５μｍ程度、不純物密度約１０15〜１０17ｃｍ-3程度に形成し、第２ベース層１６を形成する。
（ｄ）次に、リソグラフィー工程によって、第２ベース層１６の表面上の所定の位置に、ベースコンタクト層４を、第１ベース層２の表面からボロン（Ｂ）などのｐ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、形成する。ベースコンタクト層４の厚さは、図２に示すように、第２ベース層１６の厚さと同程度か、第２ベース層１６よりも厚く形成する。ベースコンタクト層４の不純物密度は、第２ベース層１６の不純物密度よりも高く、例えば、約１０16〜１０20ｃｍ-3程度である。
（ｅ）次に、リソグラフィー工程によって、第２ベース層１６の表面上のベースコンタクト層４の形成位置内およびトレンチ形成予定領域に沿う第１の方向に、エミッタ層１３を、第２ベース層１６の表面からリン（Ｐ）,砒素（Ａｓ）などのｎ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、形成する。エミッタ層１３の厚さは、図２に示すように、ベースコンタクト層４の厚さよりも十分に薄く形成し、例えば、約０．５μｍ〜約２μｍ程度であり、不純物密度は、例えば、約１０18〜１０21ｃｍ-3程度である。
（ｆ）次に、図２に示すように、第１の方向にトレンチ溝をＲＩＥなどのエッチング工程によって形成後、トレンチ溝内のゲート絶縁膜６を熱酸化工程により形成する。トレンチ溝の深さは、エミッタ層１３および第２ベース層１６を貫いて第１ベース層２の途中の深さまで達し、例えば、約２μｍ〜７μｍ程度である。ゲート絶縁膜６の厚さは、例えば約４０ｎｍ〜２００ｎｍ程度である。
（ｇ）次に、トレンチ溝を例えば、ポリシリコンなどで充填し、ゲート電極８を形成する。
（ｈ）次に、第２ベース層１６，ベースコンタクト層４及びエミッタ層１３の表面上に、層間絶縁膜１０を形成し、エッチング工程によって、ゲート絶縁膜６およびゲート電極８上にトレンチ部分を覆うように層間絶縁膜１０をパターニングし、配置する。
（ｉ）次に、層間絶縁膜１０を介して、半導体装置表面の全面に、エミッタ電極２４を、アルミニウム（Ａｌ）などで形成し、同時に、半導体装置裏面の全面に、コレクタ電極２０を、アルミニウム（Ａｌ）などで形成する。
（特性例）
本発明の第１の実施の形態の変家例に係る半導体装置においても、ＩＧＢＴの規格化オン抵抗ＲCE(on)とｎ+エミッタ領域の比率の関係を表す特性例は、図５と同様に表すことができる。また、規格化ラッチアップ電流ＩLとｎ+エミッタ領域の比率の関係を表す特性例は、図６と同様に表すことができる。
したがって、本発明の第１の実施の形態の変形例に係る半導体装置においては、第２ベース層の表面に形成されたエミッタ層の面積比率は、約１０％以上約７０％以下であることを特徴とし、望ましくは、約１０％以上約４０％以下であることを特徴とする。
また、本発明の第１の実施の形態の変形例に係る半導体装置においては、ｎ領域からなるバッファ層１８を、第１ベース層２と第２ベース層１６間および第１ベース層２とベースコンタクト層４間に配置したことにより、ｎ（１３）ｐ+(４)ｐ（１６）ｎ（１８）ｎ-(２)ｐ+(１４)構造が形成されることによって、エミッタ層１３とコレクタ層１４間のパンチングスルーを抑制し、この結果、ＩＧＢＴ動作におけるラッチングアップ耐量をさらに高めることが可能となる。したがって、ＩＧＢＴのｄｖ/ｄｔ耐量を増加させることができ、破壊耐量をさらに向上することができる。
本発明の第１の実施の形態およびその変形例に係る半導体装置によれば、破壊耐量の向上と低損失（低オン抵抗、低飽和電圧）を両立したＩＧＢＴからなる半導体装置およびその製造方法を提供することができる。また、更に、スイッチングスピードの高速化も併せて両立するＩＧＢＴからなる半導体装置およびその製造方法を提供することができる。
[第２の実施の形態]
（素子構造）
図３は、本発明の第２の実施の形態に係る半導体装置の模式的斜視図を示す。
本発明の第２の実施の形態に係る半導体装置の模式的構成は、図３に示すように、高抵抗で第１導電型の第１ベース層２と、第１ベース層２に設けられた第１導電型のドレイン層１５と、第１ベース層２の表面に形成された第２導電型の第２ベース層１６と、第２ベース層１６の表面に形成された第１導電型のソース層１２と、第１の方向に延伸し、ソース層１２および第２ベース層１６を貫いて第１ベース層２の途中の深さまで達する複数のトレンチ内にゲート絶縁膜６を介して形成されたゲート電極８と、ドレイン層１５に設けられたドレイン電極２１と、ソース層１２および第２ベース層１６に設けられたソース電極２５とを備える。
ソース層１２は、トレンチに沿って、第１の方向に配置する第１ソース層１２−１と、第１の方向に配置された第１ソース層１２−１同士を梯子型に接続するように、第１の方向に直交する第２の方向に配置する第２ソース層１２−２とからなる。
第２導電型の第２ベース層１６よりも高不純物密度を有するベースコンタクト層４を、第２ソース層１２−２を包むように配置したことを特徴とする。
また、本発明の第２の実施の形態に係る半導体装置においては、トレンチを形成するゲート絶縁膜６およびゲート電極８上には、層間絶縁膜１０を配置したことを特徴とする。
ソース電極２５は、層間絶縁膜１０を介して、ソース層１２および第２ベース層１６の表面に形成されたことを特徴とする。
また、本発明の第２の実施の形態に係る半導体装置においては、ソース電極２５は、層間絶縁膜１０を介して、ソース層１２、第２ベース層１６およびベースコンタクト層４の表面に形成されたことを特徴とする。
（製造方法）
本発明の第２の実施の形態に係る半導体装置の製造方法を、図３を参照しながら、以下に説明する。
（ａ）まず、高抵抗で第１導電型の第１ベース層２として、例えば、ｎ型で、不純物密度約１０12〜１０15ｃｍ-3程度のシリコン基板を準備し、第１ベース層２の裏面からリン（Ｐ），砒素（Ａｓ）などのｎ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、厚さ約１μｍ〜１０μｍ程度、不純物密度約１０18〜１０21ｃｍ-3程度に形成し、第１導電型のドレイン層１５を形成する。
（ｂ）次に、第１ベース層２の表面からボロン（Ｂ）などのｐ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、例えば、厚さ約１μｍ〜５μｍ程度、不純物密度約１０15〜１０17ｃｍ-3程度に形成し、第２ベース層１６を形成する。
（ｃ）次に、リソグラフィー工程によって、第２ベース層１６の表面上の所定の位置に、ベースコンタクト層４を、第１ベース層２の表面からボロン（Ｂ）などのｐ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、形成する。ベースコンタクト層４の厚さは、図３に示すように、第２ベース層１６の厚さと同程度か、第２ベース層１６よりも厚く形成する。ベースコンタクト層４の不純物密度は、第２ベース層１６の不純物密度よりも高く、例えば、約１０16〜１０20ｃｍ-3程度である。
（ｄ）次に、リソグラフィー工程によって、第２ベース層１６の表面上のベースコンタクト層４の形成位置内およびトレンチ形成予定領域に沿う第１の方向に、ソース層１２を、第２ベース層１６の表面からリン（Ｐ）,砒素（Ａｓ）などのｎ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、形成する。ソース層１２の厚さは、図３に示すように、ベースコンタクト層４の厚さよりも十分に薄く形成し、例えば、約０．５μｍ〜約２μｍ程度であり、不純物密度は、例えば、約１０18〜１０21ｃｍ-3程度である。
（ｅ）次に、図３に示すように、第１の方向にトレンチ溝をＲＩＥなどのエッチング工程によって形成後、トレンチ溝内のゲート絶縁膜６を熱酸化工程により形成する。トレンチ溝の深さは、ソース層１２および第２ベース層１６を貫いて第１ベース層２の途中の深さまで達し、例えば、約２μｍ〜７μｍ程度である。ゲート絶縁膜６の厚さは、例えば約４０ｎｍ〜２００ｎｍ程度である。
（ｆ）次に、トレンチ溝を例えば、ポリシリコンなどで充填し、ゲート電極８を形成する。
（ｇ）次に、第２ベース層１６，ベースコンタクト層４及びソース層１２の表面上に、層間絶縁膜１０を形成し、エッチング工程によって、ゲート絶縁膜６およびゲート電極８上にトレンチ部分を覆うように層間絶縁膜１０をパターニングし、配置する。
（ｈ）次に、層間絶縁膜１０を介して、半導体装置表面の全面に、ソース電極２５を、アルミニウム（Ａｌ）などで形成し、同時に、半導体装置裏面の全面に、ドレイン電極２１を、アルミニウム（Ａｌ）などで形成する。
（特性例）
本発明の第２の実施の形態に係る半導体装置において、ＭＯＳＦＥＴの規格化オン抵抗ＲDS(on)とｎ+ソース領域の比率の関係を表す特性例は、図５と同様に表すことができる。
ｎ+ソース領域の比率とは、第２ベース層１６の表面上において、ｐ領域からなる第２ベース層１６，ｐ+領域からなるベースコンタクト層４およびｎ+層からなるソース層１２の全面積に対するソース層１２の占有する比率で定義される。
規格化オン抵抗ＲDS(on)とは、ＭＯＳＦＥＴにおいて、ソース・ドレイン間のオン状態におけるオン抵抗ＲDS(on)を規格化して表した値である。
本発明の第２実施の形態に係る半導体装置はＭＯＳＦＥＴを構成しており、ソース・ドレイン間のオン状態における規格化オン抵抗ＲDS(on)は、ｎ+ソース領域の比率に応じて変化し、特に約１０％〜約７０％において、１〜２．５の値を有する。ソース・ドレイン間のオン状態における規格化オン抵抗ＲDS(on)は、ｎ+ソース領域の比率として、特に約１０％〜約４０％において、１〜１．２程度の望ましい値が得られる。
したがって、本発明の第２の実施の形態に係る半導体装置においては、第２ベース層の表面に形成されたソース層の面積比率は、約１０％以上約７０％以下であることを特徴とし、望ましくは、約１０％以上約４０％以下であることを特徴とする。
本発明の第２の実施の形態に係る半導体装置においては、トレンチ型ストライプセルを基本構造とするＭＯＳＦＥＴにおいて、ｎ+ 領域からなる第１ソース層１２−１を第１の方向に延伸するトレンチに沿って配置する。さらに、ｎ+ 領域からなる第１ソース層１２−１へのコンタクトを広くとるために、第１ソース層１２−１同士を梯子型状つないだｎ+ 領域からなる第２ソース層１２−２を、第１の方向と直交する第２の方向に延伸するように配置する。
さらに、本発明の第２の実施の形態に係る半導体装置においては、ｎ+ 領域からなる第２ソース層１２−２ を包むようにｐ+ 領域からなるベースコンタクト層４を配置する。結果として、本発明の第２の実施の形態に係る半導体装置においては、第１ソース層１２−１，第２ソース層１２−２からなるソース層１２および、ベースコンタクト層４の平面パターンは、梯子状になる。
本発明の第２の実施の形態に係る半導体装置においては、ｐ+ 領域からなるベースコンタクト層４を、ｎ+領域からなる第２ソース層１２−２の回りを包み込むように配置することで、ｎ+（１２−２）ｐ+ (４)ｎ-(２)の寄生バイポーラトランジスタのベース抵抗が低下させることが可能となる。この結果、ＭＯＳＦＥＴのｄｖ/ｄｔ耐量を増加させることができ、破壊耐量を向上することができる。
また、本発明の第２の実施の形態に係る半導体装置においては、ｐ+ 領域からなるベースコンタクト層４を第２ベース層１６の表面上に局所的に配置することで、ｐ+チャネル部分の占有領域を極小化して、低オン抵抗化も同時に達成することができる。
また、本発明の第２の実施の形態に係る半導体装置においては、ＭＯＳＦＥＴのスイッチングスピードは、ｎ+領域からなるソース層１２に比べて、ｐ+ からなるベースコンタクト層４とｐ領域からなる第２ベース層１６の占有面積を大きく設定することによって、オフ時のホールの抜けが良くなって高速化することができる。
また、本発明の第２の実施の形態に係る半導体装置においては、トレンチに沿った第１の方向および第１の方向に直交する第２の方向において、第１ソース層１２−１，第２ソース層１２−２，ベースコンタクト層４及び第２ベース層１６からなるパターンの繰り返しは、目標とする破壊耐量特性、オン抵抗特性に応じて、任意の値に設定することができる。
また、本発明の第２実施の形態に係る半導体装置においては、ｎ+ 領域からなる第１ソース層１２−１および第２ソース層１２−２の占有面積よりも、第２ベース層１６の占有面積を広く設定する方が低オン抵抗化を促進することができる。
（変形例）
図４は、本発明の第２の実施の形態の変形例に係る半導体装置の模式的斜視図を示す。
本発明の第２の実施の形態の変形例に係る半導体装置は、図４に示すように、高抵抗で第１導電型の第１ベース層２と、第１ベース層２に設けられた第１導電型のドレイン層１５と、第１ベース層２の表面に形成された第１導電型で、前記第１ベース層２よりも高不純物密度を有するバッファ層１８と、バッファ層１８の表面に形成された第２導電型の第２ベース層１６と、第２ベース層１６の表面に形成された第１導電型のソース層１２と、第１の方向に延伸し、ソース層１２および第２ベース層１６を貫いてバッファ層１８の途中の深さまで達する複数のトレンチ内にゲート絶縁膜６を介して形成されたゲート電極８と、ドレイン層１５に設けられたドレイン電極２１と、ソース層１２および第２ベース層１６に設けられたソース電極（図示省略）とを備える。
ソース層１２は、トレンチに沿って、第１の方向に配置する第１ソース層１２−１と、第１ソース層１２−１同士を梯子型に接続するように、第１の方向に直交する第２の方向に配置する第２ソース層１２−２とからなる。
本発明の第２の実施の形態の変形例に係る半導体装置は、第２導電型の第２ベース層１６よりも高不純物密度を有するベースコンタクト層４を、第２ソース層１２−２を包むように配置したことを特徴とする。
また、本発明の第２の実施の形態の変形例に係る半導体装置においては、トレンチを形成するゲート絶縁膜６およびゲート電極８上には、層間絶縁膜１０を配置したことを特徴とする。
また、本発明の第２の実施の形態の変形例に係る半導体装置においては、ソース電極は、層間絶縁膜１０を介して、ソース層１２および第２ベース層１６の表面に形成されたことを特徴とする。
また、本発明の第２の実施の形態の変形例に係る半導体装置においては、ソース電極は、層間絶縁膜１０を介して、ソース層１２、第２ベース層１６およびベースコンタクト層４の表面に形成されたことを特徴とする。
（製造方法）
本発明の第２の実施の形態の変形例に係る半導体装置の製造方法を、図４を参照しながら、以下に説明する。
（ａ）まず、高抵抗で第１導電型の第１ベース層２として、例えば、ｎ型で、不純物密度約１０12〜１０15ｃｍ-3程度のシリコン基板を準備し、第１ベース層２の裏面からリン（Ｐ），砒素（Ａｓ）などのｎ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、厚さ約１μｍ〜１０μｍ程度、不純物密度約１０18〜１０21ｃｍ-3程度に形成し、第１導電型のドレイン層１５を形成する。
（ｂ）次に、第１ベース層２の表面からリン（Ｐ）などのｎ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、例えば、厚さ約５μｍ〜１０μｍ程度、不純物密度約１０15〜１０17ｃｍ-3程度に形成し、バッファ層１８を形成する。
（ｃ）次に、バッファ層１８の表面からボロン（Ｂ）などのｐ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、例えば、厚さ約１μｍ〜５μｍ程度、不純物密度約１０15〜１０17ｃｍ-3程度に形成し、第２ベース層１６を形成する。
（ｄ）次に、リソグラフィー工程によって、第２ベース層１６の表面上の所定の位置に、ベースコンタクト層４を、第１ベース層２の表面からボロン（Ｂ）などのｐ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、形成する。ベースコンタクト層４の厚さは、図４に示すように、第２ベース層１６の厚さと同程度か、第２ベース層１６よりも厚く形成する。ベースコンタクト層４の不純物密度は、第２ベース層１６の不純物密度よりも高く、例えば、約１０16〜１０20ｃｍ-3程度である。
（ｅ）次に、リソグラフィー工程によって、第２ベース層１６の表面上のベースコンタクト層４の形成位置内およびトレンチ形成予定領域に沿う第１の方向に、ソース層１２を、第２ベース層１６の表面からリン（Ｐ）,砒素（Ａｓ）などのｎ型不純物となる原子をイオン注入若しくは拡散工程によって不純物添加し、形成する。ソース層１２の厚さは、図４に示すように、ベースコンタクト層４の厚さよりも十分に薄く形成し、例えば、約０．５μｍ〜約２μｍ程度であり、不純物密度は、例えば、約１０18〜１０21ｃｍ-3程度である。
（ｆ）次に、図４に示すように、第１の方向にトレンチ溝をＲＩＥなどのエッチング工程によって形成後、トレンチ溝内のゲート絶縁膜６を熱酸化工程により形成する。トレンチ溝の深さは、ソース層１２および第２ベース層１６を貫いて第１ベース層２の途中の深さまで達し、例えば、約２μｍ〜７μｍ程度である。ゲート絶縁膜６の厚さは、例えば約４０ｎｍ〜２００ｎｍ程度である。
（ｇ）次に、トレンチ溝を例えば、ポリシリコンなどで充填し、ゲート電極８を形成する。
（ｈ）次に、第２ベース層１６，ベースコンタクト層４及びソース層１２の表面上に、層間絶縁膜１０を形成し、エッチング工程によって、ゲート絶縁膜６およびゲート電極８上にトレンチ部分を覆うように層間絶縁膜１０をパターニングし、配置する。
（ｉ）次に、層間絶縁膜１０を介して、半導体装置表面の全面に、ソース電極２５を、アルミニウム（Ａｌ）などで形成し、同時に、半導体装置裏面の全面に、ドレイン電極２１を、アルミニウム（Ａｌ）などで形成する。
（特性例）
本発明の第２の実施の形態の変家例に係る半導体装置においても、ＭＯＳＦＥＴの規格化オン抵抗ＲDS(on)とｎ+ソース領域の比率の関係を表す特性例は、図５と同様に表すことができる。
したがって、本発明の第２の実施の形態の変形例に係る半導体装置においては、第２ベース層１６の表面に形成されたソース層１２の面積比率は、約１０％以上約７０％以下であることを特徴とし、望ましくは、約１０％以上約４０％以下であることを特徴とする。
また、本発明の第２の実施の形態の変形例に係る半導体装置においては、ｎ領域からなるバッファ層１８を、第１ベース層２と第２ベース層１６間および第１ベース層２とベースコンタクト層４間に配置したことにより、ｎ（１２）ｐ+(４)ｐ（１６）ｎ（１８）ｎ-(２)ｐ+(１５)構造が形成されることによって、ソース層１２とドレイン層１５間のパンチングスルーを抑制し、この結果、ＭＯＳＦＥＴのｄｖ/ｄｔ耐量をさらに増加させることができ、ＭＯＳＦＥＴの破壊耐量をさらに向上することができる。
本発明の第２の実施の形態およびその変形例に係る半導体装置によれば、破壊耐量の向上と低損失（低オン抵抗、低飽和電圧）を両立したＭＯＳＦＥＴからなる半導体装置およびその製造方法を提供することができる。
[その他の実施の形態]
上記のように、本発明は第１乃至第２の実施の形態によって記載したが、この開示の一部をなす論述および図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
本発明の第１乃至第２の実施の形態に係る半導体装置においては、高耐圧化のための構造的工夫については、記載を省略しているが、ガードリング構造、フィールドプレート構造を適用可能であることは、明らかである。
本発明の第１乃至第２の実施の形態に係る半導体装置の製造方法においては、順次拡散工程、或いはイオン注入工程を適用する方法について述べたが、複数枚のウェハを張り合わせるウェハボンディング工程などを適宜適用することも可能である。
このように、本発明はここでは記載していない様々な実施の形態などを含むことは勿論である。したがって、本発明の技術的範囲は上記の説明から妥当な特許請求の範囲に係る発明特定事項によってのみ定められるものである。
本発明の実施の形態に係る半導体装置は、ＤＣ−ＤＣコンバータ、ＰＷＭインバータをはじめとする、低電力から大電力の各種ＡＣ−ＡＣ、ＡＣ−ＤＣ、ＤＣ−ＤＣ、ＤＣ−ＡＣ電力変換装置などに適用可能である。
本発明の第１の実施の形態に係る半導体装置の模式的斜視図。 本発明の第１の実施の形態の変形例に係る半導体装置の模式的斜視図。 本発明の第２の実施の形態に係る半導体装置の模式的斜視図。 本発明の第２の実施の形態の変形例に係る半導体装置の模式的斜視図。 本発明の第１の実施の形態に係る半導体装置の規格化オン抵抗ＲCE(on)とｎ+エミッタ領域の比率の関係を表す特性例。 本発明の第１の実施の形態に係る半導体装置の規格化ラッチアップ電流ＩLとｎ+エミッタ領域の比率の関係を表す特性例。 従来の半導体装置の模式的斜視図。
符号の説明
２…第１ベース層
４…ベースコンタクト層
６…ゲート絶縁膜
８…ゲート電極
１０…層間絶縁膜
１２…ソース層
１２−１…第１ソース層
１２−２…第２ソース層
１３…エミッタ層
１３−１…第１エミッタ層
１３−２…第２エミッタ層
１４…コレクタ層
１５…ドレイン層
１６…第２ベース層
１８…バッファ層
２０…コレクタ電極
２１…ドレイン電極
２４…エミッタ電極
２５…ソース電極

Claims (10)

  1. 高抵抗で第１導電型の第１ベース層と、
    前記第１ベース層に設けられた第２導電型のコレクタ層と、
    前記第１ベース層の表面に形成された第２導電型の第２ベース層と、
    前記第２ベース層の表面に形成された第１導電型のエミッタ層と、
    第１の方向に延伸し、前記エミッタ層および前記第２ベース層を貫いて前記第１ベース層の途中の深さまで達する複数のトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
    前記コレクタ層に設けられたコレクタ電極と、
    前記トレンチを形成する前記ゲート絶縁膜および前記ゲート電極上に形成された層間絶縁膜と、
    前記エミッタ層および前記第２ベース層に設けられたエミッタ電極とを備え、
    前記エミッタ層は、前記トレンチに沿って、第１の方向に配置する第１エミッタ層と、前記第１エミッタ層同士を梯子型に接続するように、第１の方向に直交する第２の方向に配置する第２エミッタ層とからなり、前記第２ベース層の表面に形成された前記エミッタ層の面積比率は、１０％以上７０％以下であり、
    前記第２導電型の第２ベース層よりも高不純物密度を有するベースコンタクト層を、前記第２ベース層を介在して前記第１の方向に離間して配置し、
    前記第２エミッタ層は、前記ベースコンタクト層と前記第２ベース層とを交互に介在して前記第１の方向に離間して配置されるとともに、前記ベースコンタクト層は、前記第２エミッタ層の下部全域に連続して配置され、
    前記エミッタ電極は、前記層間絶縁膜を介して、前記エミッタ層、前記第２ベース層および前記ベースコンタクト層の表面に形成され、前記エミッタ層、前記第２ベース層および前記ベースコンタクト層が導通されることを特徴とする半導体装置。
  2. 前記ベースコンタクト層は、前記トレンチに接する部分を有することを特徴とする請求項１に記載の半導体装置。
  3. 前記ベースコンタクト層の深さは、前記トレンチの深さ方向において前記第２ベース層の深さよりも深いことを特徴とする請求項１または２に記載の半導体装置。
  4. 前記エミッタ層の深さは、前記トレンチの深さ方向において前記ベースコンタクト層の深さよりも浅いことを特徴とする請求項１乃至３の内、いずれかに記載の半導体装置。
  5. 高抵抗で第１導電型の第１ベース層と、
    前記第１ベース層に設けられた第１導電型のドレイン層と、
    前記第１ベース層の表面に形成された第２導電型の第２ベース層と、
    前記第２ベース層の表面に形成された第１導電型のソース層と、
    第１の方向に延伸し、前記ソース層および前記第２ベース層を貫いて前記第１ベース層の途中の深さまで達する複数のトレンチ内にゲート絶縁膜を介して形成されたゲート電極と、
    前記ドレイン層に設けられたドレイン電極と、
    前記トレンチを形成する前記ゲート絶縁膜および前記ゲート電極上に形成された層間絶縁膜と、
    前記ソース層および前記第２ベース層に設けられたソース電極とを備え、
    前記ソース層は、前記トレンチに沿って、第１の方向に配置する第１ソース層と、第１の方向に配置された前記第１ソース層同士を梯子型に接続するように、第１の方向に直交する第２の方向に配置する第２ソース層とからなり、
    前記第２導電型の第２ベース層よりも高不純物密度を有するベースコンタクト層を、前記第２ベース層を介在して前記第１の方向に離間して配置し、
    前記第２ソース層は、前記ベースコンタクト層と前記第２ベース層とを交互に介在して前記第１の方向に離間して配置されるとともに、前記ベースコンタクト層は、前記第２ソース層の下部全域に連続して配置され、
    前記ソース電極は、前記層間絶縁膜を介して、前記ソース層、前記第２ベース層および前記ベースコンタクト層の表面に形成され、前記ソース層、前記第２ベース層および前記ベースコンタクト層が導通されることを特徴とする半導体装置。
  6. 前記ベースコンタクト層は、前記トレンチに接する部分を有することを特徴とする請求項５に記載の半導体装置。
  7. 前記ベースコンタクト層の深さは、前記トレンチの深さ方向において前記第２ベース層の深さよりも深いことを特徴とする請求項５または６に記載の半導体装置。
  8. 前記ソース層の深さは、前記トレンチの深さ方向において前記ベースコンタクト層の深さよりも浅いことを特徴とする請求項５乃至７の内、いずれかに記載の半導体装置。
  9. 第１ベース層となる第１導電型の高抵抗半導体基板を準備する工程と、
    前記第１ベース層の裏面に第２導電型のコレクタ層を形成する工程と、
    前記第１ベース層の表面に第２ベース層を形成する工程と、
    前記第２ベース層の表面上の所定の位置に、ベースコンタクト層を、前記第１ベース層の表面から形成する工程と、
    前記第２ベース層の表面上の前記ベースコンタクト層の形成位置内およびトレンチ形成予定領域に沿う第１の方向に、エミッタ層を、前記第２ベース層の表面から形成する工程と、
    前記第１の方向にトレンチ溝を形成後、当該トレンチ溝内にゲート絶縁膜を形成する工程と、
    前記トレンチ溝にゲート電極を形成する工程と、
    前記第２ベース層，前記ベースコンタクト層及び前記エミッタ層の表面上に、層間絶縁膜を形成し、前記ゲート絶縁膜および前記ゲート電極上にトレンチ部分を覆うように前記層間絶縁膜をパターニングする工程と、
    前記層間絶縁膜を介して、半導体装置表面の全面に、前記第２ベース層および前記ベースコンタクト層の表面に形成され、前記エミッタ層、前記第２ベース層および前記ベースコンタクト層が導通されるエミッタ電極を形成する工程
    とを有し、
    前記エミッタ層は、前記トレンチに沿って、前記第１の方向に配置する第１エミッタ層と、前記第１エミッタ層同士を梯子型に接続するように、前記第１の方向に直交する第２の方向に配置する第２エミッタ層とからなり、
    前記ベースコンタクト層は、前記第２ベース層を介在して前記第１の方向に離間して配置され、
    前記第２エミッタ層は、前記ベースコンタクト層と前記第２ベース層とを交互に介在して前記第１の方向に離間して配置されるとともに、前記ベースコンタクト層は、前記第２エミッタ層の下部全域に連続して配置されることを特徴とする半導体装置の製造方法。
  10. 第１ベース層となる第１導電型の高抵抗半導体基板を準備する工程と、
    前記第１ベース層の裏面に第１導電型のドレイン層を形成する工程と、
    前記第１ベース層の表面に第２ベース層を形成する工程と、
    前記第２ベース層の表面上の所定の位置に、ベースコンタクト層を、前記第１ベース層の表面から形成する工程と、
    前記第２ベース層の表面上の前記ベースコンタクト層の形成位置内およびトレンチ形成予定領域に沿う第１の方向に、ソース層を、前記第２ベース層の表面から形成する工程と、
    前記第１の方向にトレンチ溝を形成後、当該トレンチ溝内にゲート絶縁膜を形成する工程と、
    前記トレンチ溝にゲート電極を形成する工程と、
    前記第２ベース層，前記ベースコンタクト層及び前記ソース層の表面上に、層間絶縁膜を形成し、前記ゲート絶縁膜および前記ゲート電極上にトレンチ部分を覆うように前記層間絶縁膜をパターニングする工程と、
    前記層間絶縁膜を介して、半導体装置表面の全面に、前記ソース層、前記第２ベース層および前記ベースコンタクト層が導通されるソース電極を形成する工程
    とを有し、
    前記ソース層は、前記トレンチに沿って、前記第１の方向に配置する第１ソース層と、前記第１の方向に配置された前記第１ソース層同士を梯子型に接続するように、前記第１の方向に直交する第２の方向に配置する第２ソース層とからなり、
    前記ベースコンタクト層は、前記第２ベース層を介在して前記第１の方向に離間して配置され、
    前記第２ソース層は、前記ベースコンタクト層と前記第２ベース層とを交互に介在して前記第１の方向に離間して配置されるとともに、前記ベースコンタクト層は、前記第２ソース層の下部全域に連続して配置されることを特徴とする半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5240453B2 (ja) 2008-02-14 2013-07-17 株式会社リコー 画像処理方法、画像処理装置及び画像撮像装置
JP2010232335A (ja) * 2009-03-26 2010-10-14 Sanyo Electric Co Ltd 絶縁ゲートバイポーラトランジスタ
JP2011044508A (ja) * 2009-08-19 2011-03-03 Toshiba Corp 電力用半導体装置
US8735249B2 (en) * 2011-05-25 2014-05-27 Great Power Semiconductor Corp. Trenched power semiconductor device and fabrication method thereof
CN102867848B (zh) * 2011-07-04 2015-04-15 科轩微电子股份有限公司 沟槽式功率半导体元件及其制造方法
KR101275458B1 (ko) * 2011-12-26 2013-06-17 삼성전기주식회사 반도체 소자 및 그 제조 방법
KR101301414B1 (ko) * 2012-07-16 2013-08-28 삼성전기주식회사 반도체 소자 및 반도체 소자 제조 방법
JP2014075483A (ja) * 2012-10-04 2014-04-24 Sanken Electric Co Ltd 半導体装置及び半導体装置の製造方法
CN104347405B (zh) * 2013-08-09 2017-11-14 无锡华润上华科技有限公司 一种绝缘栅双极晶体管的制造方法
US20150118810A1 (en) * 2013-10-24 2015-04-30 Madhur Bobde Buried field ring field effect transistor (buf-fet) integrated with cells implanted with hole supply path
CN104795328B (zh) * 2014-01-16 2017-11-21 北大方正集团有限公司 一种沟槽型vdmos制造方法和一种沟槽型vdmos
JP2022015728A (ja) * 2020-07-09 2022-01-21 株式会社東芝 半導体装置、インバータ回路、駆動装置、車両、及び、昇降機

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3410286B2 (ja) * 1996-04-01 2003-05-26 三菱電機株式会社 絶縁ゲート型半導体装置
JP3523056B2 (ja) * 1998-03-23 2004-04-26 株式会社東芝 半導体装置
JP3905271B2 (ja) * 1999-11-12 2007-04-18 株式会社豊田中央研究所 半導体装置
JP4933024B2 (ja) * 2003-11-26 2012-05-16 ルネサスエレクトロニクス株式会社 半導体装置及びその製造方法
JP2006228906A (ja) * 2005-02-16 2006-08-31 Sanyo Electric Co Ltd 半導体装置およびその製造方法

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