CN104347405B - 一种绝缘栅双极晶体管的制造方法 - Google Patents

一种绝缘栅双极晶体管的制造方法 Download PDF

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Abstract

本发明提供一种绝缘栅双极晶体管的制造方法，其包括：提供具有正面和反面的晶圆，其中晶圆包括有第一导电类型的半导体衬底、基于半导体衬底在晶圆的正面侧形成的第二导电类型的基极层以及从基极层的正面贯穿基极层至所述半导体衬底的多个沟槽；通过沟槽向位于基极层下方的半导体衬底注入第一导电类型杂质以在沟槽的底部外侧形成第一导电类型注入区；进行高温推阱使得相邻的两个沟槽的底部外侧形成的注入区杂质扩散并相融合以在基极层下方形成第一导电类型扩散层，其中扩散层的第一导电类型杂质的浓度较半导体衬底的第一导电类型杂质的浓度高。由于该制造方法与现有的常规工艺兼容，且工艺简单，效率高，无需专用的高能注入设施。

Description

一种绝缘栅双极晶体管的制造方法
【技术领域】
本发明涉及半导体设计及制造技术领域，特别涉及一种绝缘栅双极晶体管（Insulated Gate Bipolar Transistor，简称IGBT）的制造方法。
【背景技术】
IGBT是由BJT（Bipolar Junction Transistor，双极结型晶体管）和MOSFET（Metal-Oxide-Semiconductor-Field-Effect-Transistor，金属氧化物半导体场效应晶体管）组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET的高输入阻抗和BJT的低导通压降两方面的优点，具有工作频率高，控制电路简单，电流密度高，通态压低等特点，广泛应用于功率控制领域。
由于Vce(sat)(集电极-发射极饱和压降)是绝缘栅双极晶体管作为功率器件最为重要的参数之一，它直接决定了绝缘栅双极晶体管的功耗，因此，在保证其它参数满足要求的情况下，尽量降低Vce(sat)成为开发绝缘栅双极晶体管的首要任务。传统的沟槽型绝缘栅双极晶体管受制作工艺的一系列限制，在保证反向击穿电压等参数的前提条件下降低Vce(sat)的手段有限，比如，单纯的增大集电极注入能量剂量不仅对设备能力要求过高，同时其调整余地也非常小。
请参考图1所示，其为现有技术中的一种新型结构的沟槽型绝缘栅双极晶体管。与传统的沟槽型绝缘栅双极晶体管相比，其在正面Pbody(P基区)层20下方增加了N型扩散层60”，增加这层结构可以极大的增加背面P+集电极110的空穴注入效率，在相同深度，这种新型结构的沟槽型绝缘栅双极晶体管比传统的沟槽型绝缘栅双极晶体管的载流子密度要高出许多，在保证Eoff(关断损耗)不增加的情况下，可以有效的减小Vce(sat)。但是，现有技术中，增加N型扩散层60”的常规思路是利用高能注入，这需要额外的昂贵设备，从而增加了工艺成本，并且由于工艺开发窗口太小，造成实际生产菜单维护困难的问题；并且此方法制得的N型扩散层60”与Pbody层20的边界不容易控制，导致阈值电压（Vth）容易波动。
因此，有必要提供一种改进的技术方案来克服上述问题。
【发明内容】
本发明的目的在于提供一种绝缘栅双极晶体管的制造方法，其可以实现在绝缘栅双极晶体管的第二导电类型的基极层下方形成第一导电类型的扩散层，由于该制造方法与现有的常规工艺兼容，且工艺简单，效率高，无需专用的高能注入设施。
为了解决上述问题，本发明提供一种绝缘栅双极晶体管的制造方法，其包括：提供具有正面和反面的晶圆，其中所述晶圆包括有第一导电类型的半导体衬底、基于所述半导体衬底在所述晶圆的正面侧形成的第二导电类型的基极层以及从所述基极层的正面贯穿所述基极层至所述半导体衬底的多个沟槽；通过所述沟槽向位于所述基极层下方的半导体衬底注入第一导电类型杂质以在所述沟槽的底部外侧形成第一导电类型注入区；进行高温推阱使得相邻的两个沟槽的底部外侧形成的注入区杂质扩散并相融合以在所述基极层下方形成第一导电类型扩散层，其中所述扩散层的第一导电类型杂质的浓度较所述半导体衬底的第一导电类型杂质的浓度高。
在一个优选的实施例中，通过控制所述高温推阱的时间以保证所述基极层和扩散层不重叠。
在一个优选的实施例中，所述第一导电类型为N型，所述第二导电类型为P型，所述半导体衬底为N-型半导体衬底，所述基极层为Pbody层，第一导电类型扩散层为N+型扩散层；所述半导体衬底包括与所述晶圆的正面位于同侧的第一主面和与所述晶圆的反面位于同侧的第二主面。
在一个优选的实施例中，所述提供具有正面和反面的晶圆包括：提供具有第一主面和第二主面的N-型半导体衬底；在所述半导体衬底的第一主面侧形成Pbody层；在形成有Pbody层的半导体衬底的第一主面上淀积硬掩膜；在所述硬掩膜上有选择的刻蚀出沟槽的腐蚀窗口；通过该腐蚀窗口进行沟槽腐蚀，以形成从所述Pbody层的第一主面贯穿所述Pbody层至半导体衬底的多个沟槽；在沟槽的槽内表面上形成牺牲氧化层，其中通过所述牺牲氧化层向所述沟槽的底部注入第一导电类型杂质。
在一个优选的实施例中，在形成了所述N+型扩散层之后，所述制造方法还包括：在形成有N+型扩散层的晶圆的正面继续形成所述绝缘栅双极晶体管的剩余正面结构；在形成所述绝缘栅双极晶体管的正面结构的晶圆的反面继续形成所述绝缘栅双极晶体管的反面结构。
在一个优选的实施例中，所述在形成有N+型扩散层的晶圆的正面继续形成所述绝缘栅双极晶体管的剩余正面结构包括：去除所述硬掩膜和牺牲氧化层；在所述沟槽的内部上形成栅极氧化层；在所述沟槽内形成多晶硅栅极；选择性地自所述Pbody层的第一主面向所述Pbody层内形成位于所述沟槽外侧的N+有源区；在所述半导体衬底的第一主面上形成覆盖所述沟槽和部分覆盖所述N+有源区的层间绝缘膜；在所述半导体衬底的第一主面上形成覆盖所述层间绝缘膜的发射极。
在一个优选的实施例中，所述在形成所述绝缘栅双极晶体管的正面结构的晶圆的反面继续形成所述绝缘栅双极晶体管的反面结构包括：在所述半导体衬底的第二主面侧形成第二导电类型的半导体层，然后在所述半导体衬底的第二主面上形成于与所述第二导电类型的半导体层电接触的第二主电极。
与现有技术相比，本发明中的绝缘栅双极晶体管的制造方法，其在制得沟槽后，通过所述沟槽在所述沟槽底部注入并扩散第一导电类型杂质，从而在第二导电类型的基极层下方形成第一导电类型的扩散层，该扩散层的第一导电类型杂质的浓度较半导体衬底的第一导电类型杂质的浓度高。由于该制造方法与现有的常规工艺兼容，且工艺简单，效率高，无需专用的高能注入设施。
【附图说明】
为了更清楚地说明本发明实施例的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动性的前提下，还可以根据这些附图获得其它的附图。其中：
图1为现有技术中的绝缘栅双极晶体管的纵剖面图；
图2为本发明在一个实施例中的绝缘栅双极晶体管的制造方法的流程图；
图3至图11为图2所示的流程图中的各个制造工序对应晶圆的纵剖面图。
【具体实施方式】
为使本发明的上述目的、特征和优点能够更加明显易懂，下面结合附图和具体实施方式对本发明作进一步详细的说明。
此处所称的“一个实施例”或“实施例”是指可包含于本发明至少一个实现方式中的特定特征、结构或特性。在本说明书中不同地方出现的“在一个实施例中”并非均指同一个实施例，也不是单独的或选择性的与其他实施例互相排斥的实施例。
本发明中的绝缘栅双极晶体管的制造方法是在制得沟槽后，通过所述沟槽注入并扩散第一导电类型杂质，以在第二导电类型的基极层下方形成第一导电类型的扩散层。
请参考图2所示，其为本发明在一个实施例中的绝缘栅双极晶体管的制造方法200的流程图。所述绝缘栅双极晶体管的制造方法200包括如下步骤。
步骤210，提供具有正面和反面的晶圆，其中，所述晶圆包括有第一导电类型的半导体衬底10、基于所述半导体衬底10在所述晶圆的正面侧形成的第二导电类型的基极层20以及有选择的从所述基极层20的正面贯穿所述基极层20至所述半导体衬底10的多个沟槽30。
在一个实施例中，所述步骤210提供如图3所示的半导体晶圆300，假设所述第一导电类型为N型，所述第二导电类型为P型，此时所述第一导电类型的半导体衬底为N-型的半导体衬底10，所述第二导电类型的基极层为Pbody层20。其中所述半导体衬底10包括与所述晶圆的正面位于同侧的第一主面1S1和与所述晶圆的反面位于同侧的第二主面1S2。
图3中的半导体晶圆300可以基于如下工艺制得，具体为：制备具有第一主面1S1和第二主面1S2的N-型半导体衬底10；在所述半导体衬底10的第一主面1S1侧形成Pbody层20；在形成有Pbody层20的半导体衬底10的第一主面1S1上淀积硬掩膜40；在所述硬掩膜40上进行trench（沟槽）层光刻、硬掩膜腐蚀，以刻蚀出沟槽30的腐蚀窗口；通过该腐蚀窗口进行trench腐蚀，以形成从所述Pbody层20的第一主面1S1贯穿所述Pbody层20至半导体衬底10的沟槽30；在沟槽30的槽内表面上形成牺牲氧化层30a。
步骤220，通过所述沟槽30向位于所述基极层20下方的半导体衬底10注入浓度适中的第一导电类型杂质，以在所述沟槽30的底部外侧形成第一导电类型注入区60a。
在一个实施例中，步骤220如图4所示，利用已有的掩膜保护，进行正面磷注入（即N型杂质注入），以在所述沟槽30底部外侧形成N+型注入区60a。由于所述半导体晶圆300正面的其它部分注入均在硬掩膜40之上，只有沟槽30区域有N型杂质注入；并且该步骤的要点在于应确保N型杂质注入的剂量集中在沟槽底部。
步骤230，进行高温推阱，使得相邻的两个沟槽底部外侧的注入区60a杂质扩散并相融合，从而在所述基极层20下方形成扩散层60。所述扩散层60的第一导电类型杂质的浓度较所述半导体衬底10的第一导电类型杂质的浓度高。
在一个实施例中，步骤230如图5所示，进行高温推阱，使得N+型注入区60a杂质扩散，从而使各个沟槽底部外侧的N型注入区扩散汇合，以在所述Pbody层20下方形成N+型扩散层60。在一个优选的实施例中，可以通过控制N+型注入区60a的推阱时间，保证Pbody层20和N+型扩散层60没有重叠，即Pbody层20和所述N+型扩散层在纵向上还是间隔有N-型半导体衬底10，两个层并未相接。具体的，所述推阱时间需要经过模拟仿真测算，考虑P型与N型的扩散速度，以保证Pbody层20和N+型扩散层60没有重叠。该N+型扩散层60作为载流子层(CS层)，其的增加可以有效的降低Vce(sat)。可以通过控制推阱时间，使所述基极层20和N+型扩散层60没有重叠以有效的解决了Pbody层20和N+型扩散层60互相影响导致阈值电压Vth不易控制的问题。
可以看出，通过步骤210至步骤230即可实现在绝缘栅双极晶体管的第二导电类型基极层20下方形成第一导电类型扩散层60。
以下，为制造绝缘栅双极晶体管的后续步骤。
步骤240，在所述基极层20下方形成扩散层60之后，去除所述半导体衬底10上的硬掩膜40和牺牲氧化层30a，在所述沟槽30的内壁上形成栅极氧化层50，得到如图6所示的晶圆。
步骤250，隔着所述栅极氧化层50，在所述沟槽30内形成多晶硅栅极80。
在一个实施例中，步骤250中，在所述半导体衬底10的第一主面1S1上淀积多晶硅，结构如图7所示，随后通过光刻、刻蚀工艺去除所述晶圆上表面的多晶硅，以形成多晶硅栅极80。
步骤260，选择性地自基极层20的第一主面向所述基极层20内形成位于所述沟槽30外侧的第一导电类型的有源区70。
在一个实施例中，通过光刻和刻蚀得到离子注入窗口，随后进行N型杂质注入形成N+有源区70，得到如图8所示的晶圆，其中80a为光刻胶。
步骤270，在所述半导体衬底10的第一主面1S1上形成覆盖所述沟槽30和部分覆盖所述有源区70的层间绝缘膜90，如图9所示。具体的，可以先去除光刻胶80a，刻蚀掉所述晶圆上的氧化层，随后在半导体衬底10上形成层间绝缘模层，也可以称之为介质层，之后经过光刻、刻蚀得到图9所示的层间绝缘模90。
步骤280，在所述半导体衬底10的第一主面1S1上形成覆盖所述层间绝缘膜90的第一主电极100。
在一个实施例中，步骤270如图10所示，在所述半导体衬底10的第一主面上形成覆盖所述层间绝缘膜90的金属发射极100，该发射极100与Pbody层20和N+有源区70电接触。
在实际应用中，在步骤280后和步骤290前，还需要在晶圆的正面形成用户保护的钝化层(未图示)。
步骤240-步骤280为在形成有N+型扩散层的晶圆的正面继续形成所述绝缘栅双极晶体管的剩余正面结构的过程。
步骤290，在所述半导体衬底10的第二主面1S2侧形成第二导电类型的半导体层110，然后在所述半导体衬底10的第二主面1S2上形成于与所述第二导电类型的半导体层110电接触的第二主电极120，如图10所示。在图11所示的实施例中，所述第二导电类型的半导体层110为P+集电极层110，所述第二主电极为金属集电极120。
步骤290为在形成所述绝缘栅双极晶体管的正面结构的晶圆的反面继续形成所述绝缘栅双极晶体管的反面结构的过程。
其中，N-、N+、P+中的“+”表示掺杂浓度高，“-”表示掺杂浓度低。
可以看出，本发明的重点在于N+型扩散层60的形成方式和过程，IGBT中的其他结构的形成都可以参照正常的制造工艺来执行。
与现有技术相比，本发明中的绝缘栅双极晶体管的制造方法，其在制得沟槽30后，通过所述沟槽30注入并扩散高浓度的第一导电类型杂质，从而在第二导电类型基极层20下方形成第一导电类型扩散层60；并且可以通过控制推阱时间，使所述基极层20和扩散层60没有重叠。由于该制造方法与现有的常规工艺兼容，且工艺简单，效率高，无需专用的高能注入设施，因此，可以大大降低工艺成本；并且有效的解决了Pbody层和N型扩散层互相影响导致阈值电压不易控制的问题。
在上文中以非穿通型(NPT)结构的绝缘栅双极性晶体管的制造方法为例进行介绍，很显然，该制造方法还可以适用于制造场终止（FS）型绝缘栅双极性晶体管，只需要将步骤220和230适当的添加于FS型绝缘栅双极性晶体管的常规制造方法中即可。
在上述实施例中，以所述第一导电类型为N型，所述第二导电类型为P型为例进行介绍，在其他改变的实施例中，也可以使得第一导电类型为P型，所述第二导电类型为N型，此时采用P-型的半导体衬底10，所述基极层20为N型基极层，第二主电极120为发射极，第一主电极100为集电极，具体结构和原理与上文的中绝缘栅双极晶体管相似，这里不在赘述。
需要指出的是，熟悉该领域的技术人员对本发明的具体实施方式所做的任何改动均不脱离本发明的权利要求书的范围。相应地，本发明的权利要求的范围也并不仅仅局限于前述具体实施方式。

Claims (3)

1.一种绝缘栅双极晶体管的制造方法，其特征在于，其包括：
提供具有第一主面和第二主面的N-型半导体衬底，N型为第一导电类型；
在所述半导体衬底的第一主面侧形成Pbody层，所述Pbody层为基极层，P型为第二导电类型；
在形成有Pbody层的半导体衬底的第一主面上淀积硬掩膜；
在所述硬掩膜上有选择的刻蚀出沟槽的腐蚀窗口；
通过该腐蚀窗口进行沟槽腐蚀，以形成从所述Pbody层的第一主面贯穿所述Pbody层至半导体衬底的多个沟槽；
在沟槽的槽内表面上形成牺牲氧化层；
通过所述沟槽向位于所述基极层下方的半导体衬底注入第一导电类型杂质以在所述沟槽的底部外侧形成第一导电类型注入区，其中通过所述牺牲氧化层向所述沟槽的底部注入第一导电类型杂质；
进行高温推阱使得相邻的两个沟槽的底部外侧形成的注入区杂质扩散并相融合以在所述基极层下方形成第一导电类型扩散层，其中所述扩散层的第一导电类型杂质的浓度较所述半导体衬底的第一导电类型杂质的浓度高，第一导电类型扩散层为N+型扩散层，
在形成有N+型扩散层的晶圆的正面继续形成所述绝缘栅双极晶体管的剩余正面结构；
在所述半导体衬底的第二主面侧形成第二导电类型的半导体层，然后在所述半导体衬底的第二主面上形成于与所述第二导电类型的半导体层电接触的第二主电极。
2.根据权利要求1所述的制造方法，其特征在于，通过控制所述高温推阱的时间以保证所述基极层和扩散层不重叠。
3.根据权利要求1所述的制造方法，其特征在于，所述在形成有N+型扩散层的晶圆的正面继续形成所述绝缘栅双极晶体管的剩余正面结构包括：
去除所述硬掩膜和牺牲氧化层；
在所述沟槽的内部上形成栅极氧化层；
在所述沟槽内形成多晶硅栅极；
选择性地自所述Pbody层的第一主面向所述Pbody层内形成位于所述沟槽外侧的N+有源区；
在所述半导体衬底的第一主面上形成覆盖所述沟槽和部分覆盖所述N+有源区的层间绝缘膜；
在所述半导体衬底的第一主面上形成覆盖所述层间绝缘膜的发射极。
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN114156180A (zh) * 2022-02-08 2022-03-08 绍兴中芯集成电路制造股份有限公司 绝缘栅双极型晶体管及其制造方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751024A (en) * 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
CN102299172A (zh) * 2010-06-23 2011-12-28 三菱电机株式会社 功率用半导体装置

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4823435B2 (ja) * 2001-05-29 2011-11-24 三菱電機株式会社 半導体装置及びその製造方法
JP5564161B2 (ja) * 2007-05-08 2014-07-30 ローム株式会社 半導体装置およびその製造方法
JP2009218543A (ja) * 2008-02-15 2009-09-24 Toshiba Corp 半導体装置
US8735249B2 (en) * 2011-05-25 2014-05-27 Great Power Semiconductor Corp. Trenched power semiconductor device and fabrication method thereof

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5751024A (en) * 1995-03-14 1998-05-12 Mitsubishi Denki Kabushiki Kaisha Insulated gate semiconductor device
CN102299172A (zh) * 2010-06-23 2011-12-28 三菱电机株式会社 功率用半导体装置

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