CN116387154A - 一种载流子存储沟槽型双极晶体管结构及其制造方法 - Google Patents
一种载流子存储沟槽型双极晶体管结构及其制造方法 Download PDFInfo
- Publication number
- CN116387154A CN116387154A CN202310320009.XA CN202310320009A CN116387154A CN 116387154 A CN116387154 A CN 116387154A CN 202310320009 A CN202310320009 A CN 202310320009A CN 116387154 A CN116387154 A CN 116387154A
- Authority
- CN
- China
- Prior art keywords
- layer
- type
- trench
- carrier storage
- region
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 238000003860 storage Methods 0.000 title claims abstract description 71
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 21
- 230000002093 peripheral effect Effects 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims description 28
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 26
- 229920005591 polysilicon Polymers 0.000 claims description 26
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 23
- 229910052710 silicon Inorganic materials 0.000 claims description 23
- 239000010703 silicon Substances 0.000 claims description 23
- 238000005468 ion implantation Methods 0.000 claims description 22
- 238000000137 annealing Methods 0.000 claims description 20
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 15
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 15
- 239000012535 impurity Substances 0.000 claims description 14
- 238000000151 deposition Methods 0.000 claims description 13
- 238000002513 implantation Methods 0.000 claims description 13
- 238000000034 method Methods 0.000 claims description 13
- 238000005530 etching Methods 0.000 claims description 10
- 238000005498 polishing Methods 0.000 claims description 6
- 239000000126 substance Substances 0.000 claims description 6
- 230000000149 penetrating effect Effects 0.000 claims description 4
- 230000008569 process Effects 0.000 claims description 3
- 230000015572 biosynthetic process Effects 0.000 claims 1
- 230000015556 catabolic process Effects 0.000 abstract description 4
- 229920002120 photoresistant polymer Polymers 0.000 description 10
- 230000000873 masking effect Effects 0.000 description 5
- 238000005516 engineering process Methods 0.000 description 3
- 238000002347 injection Methods 0.000 description 3
- 239000007924 injection Substances 0.000 description 3
- 239000000463 material Substances 0.000 description 3
- 239000004065 semiconductor Substances 0.000 description 3
- 230000000903 blocking effect Effects 0.000 description 2
- LIVNPJMFVYWSIS-UHFFFAOYSA-N silicon monoxide Chemical compound [Si-]#[O+] LIVNPJMFVYWSIS-UHFFFAOYSA-N 0.000 description 2
- 239000000243 solution Substances 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 230000004888 barrier function Effects 0.000 description 1
- 230000005540 biological transmission Effects 0.000 description 1
- 239000000969 carrier Substances 0.000 description 1
- 230000001808 coupling effect Effects 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66234—Bipolar junction transistors [BJT]
- H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]
- H01L29/66333—Vertical insulated gate bipolar transistors
- H01L29/66348—Vertical insulated gate bipolar transistors with a recessed gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
- H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
- H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/40—Electrodes ; Multistep manufacturing processes therefor
- H01L29/41—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions
- H01L29/417—Electrodes ; Multistep manufacturing processes therefor characterised by their shape, relative sizes or dispositions carrying the current to be rectified, amplified or switched
- H01L29/41708—Emitter or collector electrodes for bipolar transistors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/70—Bipolar devices
- H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
- H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
- H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
- H01L29/7395—Vertical transistors, e.g. vertical IGBT
- H01L29/7396—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions
- H01L29/7397—Vertical transistors, e.g. vertical IGBT with a non planar surface, e.g. with a non planar gate or with a trench or recess or pillar in the surface of the emitter, base or collector region for improving current density or short circuiting the emitter and base regions and a gate structure lying on a slanted or vertical surface or formed in a groove, e.g. trench gate IGBT
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Bipolar Transistors (AREA)
Abstract
本发明公开一种载流子存储沟槽型双极晶体管结构及其制造方法。通过在传统CSTBT器件结构的基础上引入深槽发射极，并在N型掺杂的载流子存储层的下方，沟槽结构底部的外围区域形成P型层，有效解决了传统CSTBT的击穿电压过小、导通功耗大、关断损耗过高等问题。
Description
技术领域
本发明涉及功率半导体技术领域，具体涉及一种载流子存储沟槽型双极晶体管结构及其制造方法。
背景技术
电子电力技术是对电能功率进行变化和控制的技术，所以电力电子器件也被称为功率半导体器件。高性能功率半导体器件可以大大提高能源传输效率和能源利用效率。IGBT是MOSFET控制的双极结型晶体管(BJT)，它结合了功率MOSFET的驱动功率小和BJT的低导通压降等优点，具有高输入阻抗和低开关损耗等特点。目前IGBT成为现代电力电子技术的主导器件之一。
IGBT等效电路是nMOS管和PNP级联形式。电流放大通过PNP实现，导通压降(Von)由少子注入后的电导调制降低，但这些大量的少子也影响了器件的关断。最终形成了Von和关断损耗(Eoff)间的折衷关系。载流子存储层结构的沟槽型双极型晶体管(CSTBT)结构极大的优化器件的这一折衷关系，成为IGBT器件发展史的一大突破。在P型基区(base)下方引入N型的载流子存储层(N-CS区)，N-CS区与N-drift区形成的空穴势垒会将空穴阻挡在N-drift区，进而提高整个N-drift区的非平衡载流子浓度和电导调制，降低器件的导通压降，并且CSTBT的导通压降随着CS层掺杂浓度的增加而降低。传统CSTBT结构受制于高浓度的N-CS层将击穿电压大幅降低，使得CSTBT的导通、关断损耗和安全工作区等性能大幅度降低。
发明内容
本发明提出一种载流子存储沟槽型双极晶体管结构及其造方法，通过引入深槽发射极和P型层，来解决传统CSTBT的击穿电压过小、导通功耗大、关断损耗过高等问题。
本发明的载流子存储沟槽型双极晶体管结构制造方法包括以下步骤：在N-掺杂的硅衬底的上部形成P阱区；在所述P阱区下方形成N型掺杂的载流子存储层；
对硅衬底进行刻蚀，刻蚀出两个彼此间隔的第一沟槽，使其贯穿P阱区和N型掺杂的载流子存储层；在第一沟槽底部的外围区域形成第一P型层；形成第一栅氧层，使其覆盖第一沟槽底部和侧壁以及P阱区的上表面；在所述第一栅氧层上淀积第一多晶硅层，并使其完全填充第一沟槽，作为栅电极；随后进行化学机械抛光，以硅衬底为截止层；
在两个第一沟槽之间刻蚀出第二沟槽，使其贯穿P阱区和N型掺杂的载流子存储层；在第二沟槽底部的外围区域形成第二P型层；形成第二栅氧化层，使其覆盖第二沟槽底部和侧壁以及器件上表面；在第二栅氧化层上淀积形成第二多晶硅层，并使其完全填充第二沟槽，形成深槽发射极，随后进行化学机械抛光，以硅衬底为截止层；
在邻接第一沟槽，且位于第二沟槽和第一沟槽之间的部分P阱区上部形成N+发射区；在除N+发射区外的P阱区的其他区域的上部形成P+发射区；在第一沟槽和第二沟槽上方形成第三氧化层；
随后淀积第三多晶硅层，使之覆盖器件上表面，作为发射极；再淀积第四氧化层，使之覆盖第三多晶硅层；在硅衬底背部形成P型集电区；在P型集电区上方形成N型场阻止层，其中，所述第一P型层和第二P型层均位于N型载流子存储层之下，且彼此间隔，不相接；深槽发射极、第二P型层、N型掺杂的载流子存储层和P阱区构成自偏置pMOS。
本发明的载流子存储沟槽型双极晶体管结构制造方法中，优选为，所述第二沟槽的深度比所述第一沟槽的深度大。
本发明的载流子存储沟槽型双极晶体管结构制造方法中，优选为，形成N+发射区，P+发射区和第三氧化层的步骤具体包括：淀积氧化硅并刻蚀，使邻接第一沟槽，且位于第二沟槽和第一沟槽之间的部分P阱区表面露出，通过离子注入在上述P阱区的上部形成N+发射区；再次淀积氧化硅并刻蚀，使除第一沟槽和第二沟槽以及N+发射区以外的P阱区表面露出；通过离子注入在上述P阱区上部形成P+发射区；淀积氧化硅并刻蚀，仅保留第一沟槽和第二沟槽上方的氧化硅作为第三氧化层，使除第一沟槽和第二沟槽以外的衬底表面露出。
本发明的载流子存储沟槽型双极晶体管结构制造方法中，优选为，通过离子注入N型杂质形成N型掺杂的载流子存储层，其中，离子注入剂量为1e13～1e14/cm2，注入能量为4～6MeV，角度为0°，退火温度为1000～1200℃，退火时间为20～40min。
本发明的载流子存储沟槽型双极晶体管结构制造方法中，优选为，通过离子注入P型杂质形成所述第一P型层，其中，离子注入的剂量为1e13～1e15/cm2，注入能量为20～60keV，角度为0°。
本发明的载流子存储沟槽型双极晶体管结构制造方法中，优选为，通过离子注入P型杂质形成所述第二P型层，其中，离子注入的剂量为1e13～1e15/cm2，注入能量为20～60keV，角度为0°，退火温度为1000～1100℃，退火时间为10～30min。
本发明的载流子存储沟槽型双极晶体管结构包括：N-掺杂的硅衬底，其上部形成有P阱区，在所述P阱区下方形成有N型掺杂的载流子存储层；两个彼此间隔的第一沟槽，其贯穿P阱区和N型掺杂的载流子存储层；第一栅氧层，其覆盖第一沟槽底部和侧壁；第一多晶硅层，形成在第一栅氧层上，并完全填充第一沟槽；第一P型层，形成在第一沟槽底部的外围区域；
第二沟槽，位于两个第一沟槽之间，其贯穿P阱区和N型掺杂的载流子存储层；第二栅氧化层，其覆盖第二沟槽底部和侧壁；第二多晶硅层，形成在第二栅氧化层上，且完全填充第二沟槽，形成深槽发射极；第二P型层，形成在第二沟槽底部的外围区域；
N+发射区，形成在邻接第一沟槽，且位于第二沟槽和第一沟槽之间的部分P阱区上部；P+发射区，形成在除N+发射区外的P阱区的其他区域的上部；第三氧化层，形成在第一沟槽和第二沟槽上方；第三多晶硅层，覆盖器件上表面；第四氧化层，覆盖所述第三多晶硅层；
P型集电区，形成在所述硅衬底的背部；N型场阻止层，形成在所述P型集电区上方，其中，第一P型层和第二P型层均位于N型载流子存储层之下，且彼此间隔，不相接；深槽发射极、第二P型层、N型掺杂的载流子存储层和P阱区构成自偏置pMOS。
本发明的载流子存储沟槽型双极晶体管结构中，优选为，所述第二沟槽的深度比所述第一沟槽的深度大。
本发明的载流子存储沟槽型双极晶体管结构中，优选为，所述N型掺杂的载流子存储层的掺杂浓度为1e16～1e18/cm2。
本发明的载流子存储沟槽型双极晶体管结构中，优选为，所述第一P型层/第二P型层的掺杂浓度为1e17～1e19/cm2。
附图说明
图1是载流子存储沟槽型双极晶体管结构制造方法的流程图。
图2～图22是载流子存储沟槽型双极晶体管结构制造方法各阶段的结构示意图。
具体实施方式
为了使本发明的目的、技术方案及优点更加清楚明白，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，应当理解，此处所描述的具体实施例仅用以解释本发明，并不用于限定本发明。所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下所获得的所有其它实施例，都属于本发明保护的范围。
在本发明的描述中，需要说明的是，术语“上”、“下”、“垂直”“水平”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本发明和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本发明的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性。
此外，在下文中描述了本发明的许多特定的细节，例如器件的结构、材料、尺寸、处理工艺和技术，以便更清楚地理解本发明。但正如本领域的技术人员能够理解的那样，可以不按照这些特定的细节来实现本发明。除非在下文中特别指出，器件中的各个部分可以由本领域的技术人员公知的材料构成，或者可以采用将来开发的具有类似功能的材料。
以上所述，仅为本发明的具体实施方式，但本发明的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本发明揭露的技术范围内，可轻易想到的变化或替换，都应涵盖在本发明的保护范围之内。
图1是载流子存储沟槽型双极晶体管结构制造方法的流程图。如图1所示，载流子存储沟槽型双极晶体管结构制造方法包括以下步骤：
步骤S1：在N-掺杂的硅衬底100中注入P型杂质，在硅衬底100的上部形成P阱区101，所得结构如图2所示，其中，离子注入剂量为1e13～1e14/cm2，注入能量为200～400keV，角度为0°，退火温度为950～1100℃，退火时间为300～600min。之后，再注入N型杂质，在P阱区101下方形成N型掺杂的载流子存储层(N-CS)102，所得结构如图3所示，其中，注入剂量为1e13～1e14/cm2，注入能量为4～6MeV，角度为0°，退火温度为1000～1200℃，退火时间为20～40min。
步骤S2：将光刻胶103作为掩蔽层对硅衬底100进行刻蚀，刻蚀出两个彼此间隔的第一沟槽104,105，使其贯穿P阱区101和N型掺杂的载流子存储层102，所得结构如图4所示。第一沟槽的宽度为0.6μm，深度为4μm，间隔为2.4μm。再注入P型杂质，在位于N-漂移区100的第一沟槽104,105底部的外围区域形成第一P型层106,107，所得结构如图5所示，第一P型层106,107形成在N型掺杂的载流子存储层102下方，呈“凹”型，将第一沟槽104,105底部包围。其中，离子注入剂量为1e14～1e15/cm2，注入能量为20～60keV，角度为0°。然后去除光刻胶103，生长氧化层如厚度为120nm的SiO2形成第一栅氧层108，使其覆盖第一沟槽104,105底部和侧壁以及P阱区101的上表面，所得结构如图6所示。
步骤S3：在上述第一栅氧层108上淀积第一多晶硅层109，并使其完全填充第一沟槽104,105，所得结构如图7所示。随后进行化学机械抛光，以硅衬底为截止层，所得结构如图8所示。
步骤S4：通过光刻胶103作为掩蔽层在两个第一沟槽104,105之间刻蚀出第二沟槽110，使其贯穿P阱区101和N型掺杂的载流子存储层102，且其深度相较于第一沟槽104,105的深度更大，即第二沟槽110底部所处位置位于第一沟槽底部104,105所处位置之下，所得结构如图9所示。之后再注入P型杂质，在位于N-漂移区100的第二沟槽110底部的外围区域，形成第二P型层111，所得结构如图10所示，第二P型层111形成在N型掺杂的载流子存储层102下方，呈“凹”型，将第二沟槽110底部包围。其中，离子注入剂量为1e14～1e15/cm2，注入能量为20～60keV，角度为0°，退火温度为1000～1100℃，退火时间为10～30min。各P型层在沿器件的横向方向上不连续，相邻两个P型层间存在N-漂移区。然后去除光刻胶103，生长第二栅氧化层112如厚度为25nm的SiO2，使其覆盖第二沟槽110底部和侧壁以及器件上表面，所得结构如图11所示。
步骤S5：在第二栅氧化层112上淀积形成第二多晶硅层113，并使其完全填充第二沟槽110，所得结构如图12所示。随后进行化学机械抛光，以硅衬底为截止层，所得结构如图13所示。
步骤S6：淀积氧化硅114，并以光刻胶103为掩蔽层刻蚀氧化硅114，使邻接第一沟槽104,105，且位于第二沟槽110和第一沟槽104,105之间的部分P阱区101表面露出，所得结构如图14所示。通过注入N型杂质在上述P阱区101的上部形成N+发射区116，所得结构如图15所示。其中，离子注入剂量为1e15～1e16/cm2，注入能量为30～60keV，角度为0°，退火温度为900～1100℃，退火时间为15～40min。再次淀积氧化硅114，并以光刻胶103为掩蔽层刻蚀氧化硅114，使除第一沟槽104,105和第二沟槽110以及N+发射区116以外的衬底表面露出，也即P阱区101表面露出，所得结构如图16所示。
步骤S7：以光刻胶103作为阻止层，通过注入P型杂质在P阱区上部形成P+发射区118，所得结构如图17所示。其中，离子注入剂量为1e15～1e16/cm2，注入能量为30～80keV，角度为0°；退火温度为900～1100℃，退火时间为20～40min。随后去除光刻胶103并淀积氧化硅114，之后再以光刻胶103为掩蔽层刻蚀氧化硅114，仅保留第一沟槽104,105和第二沟槽110上方的氧化硅作为第三氧化层，使除第一沟槽104,105和第二沟槽110以外的衬底表面露出，所得结构如图18所示。
步骤S8：去除光刻胶103，淀积第三多晶硅层121，CMP去除多余部分的第三多晶硅层121，作为发射极多晶硅，所得结构如图19所示。随后淀积氧化硅，形成第四氧化层122，所得结构如图20所示。
步骤S9：在背部通过注入P型杂质形成P型集电区123，所得结构如图21所示。其中，离子注入剂量为1e12～1e13/cm2，注入能量为40～100keV，角度为0°。通过注入N型杂质在P型集电区123上方形成N型场阻止层124，所得结构如图22所示。其中，离子注入剂量为1e12～1e13/cm2，注入能量为400～1000keV，角度为0°，退火温度为1200～1250℃，退火时间为10～30min。
如图22所示，本申请的载流子存储沟槽型双极晶体管结构，包括：N-掺杂的硅衬底100，其上部形成有P阱区101，在P阱区101下方形成有N型掺杂的载流子存储层102；其中，N型掺杂的载流子存储层的掺杂浓度为1e16～1e18/cm2。
两个彼此间隔的第一沟槽104,105，其贯穿P阱区101和N型掺杂的载流子存储层102；第一栅氧层108，其覆盖第一沟槽104,105底部和侧壁；第一多晶硅层109，形成在第一栅氧层108上，并完全填充第一沟槽104,105，作为栅电极；第一P型层106,107，形成在第一沟槽104,105底部的外围区域，且位于N型掺杂的载流子存储层102下方，其中，第一P型层的掺杂浓度为1e17～1e19/cm2。
第二沟槽110，位于两个第一沟槽104,105之间，其贯穿P阱区101和N型掺杂的载流子存储层102；第二栅氧化层112，其覆盖第二沟槽110底部和侧壁；第二多晶硅层113，形成在第二栅氧化层112上，且完全填充第二沟槽110，作为深槽发射极；第二P型层111，形成在第二沟槽110底部的外围区域，且位于N型掺杂的载流子存储层102下方，其中，第一P型层的掺杂浓度为1e17～1e19/cm2。第二P型层111与第一P型层106,107彼此间隔，不相接。
N+发射区116，形成在邻接第一沟槽104,105，且位于第二沟槽110和第一沟槽104,105之间的部分P阱区101上部；P+发射区118，形成在除N+发射区116外的P阱区101的其他区域的上部；第三氧化层114，形成在第一沟槽104,105和第二沟槽110上方。
第三多晶硅层121，覆盖第三氧化层114并延伸覆盖硅衬底100上表面，作为发射极；第四氧化层122，覆盖第三多晶硅层121。
P型集电区123，形成在硅衬底100的背部；N型场阻止层124，形成在P型集电区123上方。
其中，深槽发射极和P型层的引入可以屏蔽N型掺杂的载流子存储层对器件击穿特性的影响，可以提高N型掺杂的载流子存储层的掺杂浓度来降低器件的导通压降，从而进一步改善了器件导通压降Vceon与关断损耗Eoff之间的折中关系。
同时，深槽发射极、位于深槽发射极底部外围的第二P型层111、N型掺杂的载流子存储层102和P阱区101构成自偏置pMOS。在导通状态，N型掺杂的载流子存储层102电位随着集电极电压的升高上升，增大到pMOS的阈值电压绝对值(|VthP|)时，空穴沟道形成，pMOS导通，将第二P型层与发射极连接起来。由此，第二P型层111和N型掺杂的载流子存储层102电位被钳位到低电位，可以使得器件nMOS沟道提前饱和，从而降低饱和电流密度，提高了器件的短路安全工作能力。并且P型层可以屏蔽栅电极和N-漂移区的耦合作用，可以有效的减小栅极-集电极电容(米勒电容)，从而提高器件的开关速度，减小开关损耗。在器件关断过程中，漂移区的过剩空穴可以通过pMOS结构快速被抽走，从而提高了器件的开关速度，进一步降低了器件的开关损耗。
Claims (10)
1.一种载流子存储沟槽型双极晶体管结构制造方法，其特征在于，
包括以下步骤：
在N-掺杂的硅衬底的上部形成P阱区；在所述P阱区下方形成N型掺杂的载流子存储层；
对硅衬底进行刻蚀，刻蚀出两个彼此间隔的第一沟槽，使其贯穿P阱区和N型掺杂的载流子存储层；在第一沟槽底部的外围区域形成第一P型层；形成第一栅氧层，使其覆盖第一沟槽的底部和侧壁以及P阱区的上表面；在所述第一栅氧层上淀积第一多晶硅层，并使其完全填充第一沟槽，形成栅电极；随后进行化学机械抛光，以硅衬底为截止层；
在两个第一沟槽之间刻蚀出第二沟槽，使其贯穿P阱区和N型掺杂的载流子存储层；在第二沟槽底部的外围区域形成第二P型层；形成第二栅氧化层，使其覆盖第二沟槽的底部和侧壁以及器件上表面；在第二栅氧化层上淀积形成第二多晶硅层，并使其完全填充第二沟槽，形成深槽发射极，随后进行化学机械抛光，以硅衬底为截止层；
在邻接第一沟槽，且位于第二沟槽和第一沟槽之间的部分P阱区上部形成N+发射区；在除N+发射区外的P阱区的其他区域的上部形成P+发射区；在第一沟槽和第二沟槽上方形成第三氧化层；
随后淀积第三多晶硅层，使之覆盖器件上表面，作为发射极；再淀积第四氧化层，使之覆盖第三多晶硅层；
在硅衬底背部形成P型集电区；在P型集电区上方形成N型场阻止层，
其中，第一P型层和第二P型层均位于N型载流子存储层之下，且彼此间隔，不相接；深槽发射极、第二P型层、N型掺杂的载流子存储层和P阱区构成自偏置pMOS。
2.根据权利要求1所述的载流子存储沟槽型双极晶体管结构制造方法，其特征在于，
所述第二沟槽的深度比所述第一沟槽的深度大。
3.根据权利要求1所述的载流子存储沟槽型双极晶体管结构制造方法，其特征在于，
形成N+发射区，P+发射区和第三氧化层的步骤具体包括：
淀积氧化硅并刻蚀，使邻接第一沟槽，且位于第二沟槽和第一沟槽之间的部分P阱区表面露出，通过离子注入在上述P阱区的上部形成N+发射区；
再次淀积氧化硅并刻蚀，使除第一沟槽和第二沟槽以及N+发射区以外的P阱区表面露出，通过离子注入在上述P阱区上部形成P+发射区；
淀积氧化硅并刻蚀，仅保留第一沟槽和第二沟槽上方的氧化硅作为第三氧化层，使除第一沟槽和第二沟槽以外的衬底表面露出。
4.根据权利要求1所述的载流子存储沟槽型双极晶体管结构制造方法，其特征在于，
通过离子注入N型杂质形成所述N型掺杂的载流子存储层，其中，离子注入剂量为1e13～1e14/cm2，注入能量为4～6MeV，角度为0°，退火温度为1000～1200℃，退火时间为20～40min。
5.根据权利要求1所述的载流子存储沟槽型双极晶体管结构制造方法，其特征在于，
通过离子注入P型杂质形成所述第一P型层，其中，离子注入的剂量为1e13～1e15/cm2，注入能量为20～60keV，角度为0°。
6.根据权利要求1所述的载流子存储沟槽型双极晶体管结构制造方法，其特征在于，
通过离子注入P型杂质形成所述第二P型层，其中，离子注入的剂量为1e13～1e15/cm2，注入能量为20～60keV，角度为0°，退火温度为1000～1100℃，退火时间为10～30min。
7.一种载流子存储沟槽型双极晶体管结构，其特征在于，
包括：
N-掺杂的硅衬底，其上部形成有P阱区，在所述P阱区下方形成有N型掺杂的载流子存储层；
两个彼此间隔的第一沟槽，其贯穿P阱区和N型掺杂的载流子存储层；第一栅氧层，其覆盖第一沟槽的底部和侧壁；第一多晶硅层，形成在第一栅氧层上，并完全填充第一沟槽，形成栅电极；第一P型层，形成在第一沟槽底部的外围区域；
第二沟槽，位于两个第一沟槽之间，其贯穿P阱区和N型掺杂的载流子存储层；第二栅氧化层，其覆盖第二沟槽的底部和侧壁；第二多晶硅层，形成在第二栅氧化层上，且完全填充第二沟槽，形成深槽发射极；第二P型层，形成在第二沟槽底部的外围区域；
N+发射区，形成在邻接第一沟槽，且位于第二沟槽和第一沟槽之间的部分P阱区上部；P+发射区，形成在除N+发射区外的P阱区的其他区域的上部；第三氧化层，形成在第一沟槽和第二沟槽上方；
第三多晶硅层，覆盖器件上表面，作为发射极；第四氧化层，覆盖所述第三多晶硅层；
P型集电区，形成在所述硅衬底的背部；N型场阻止层，形成在所述P型集电区上方，
其中，第一P型层和第二P型层均位于N型载流子存储层之下，且彼此间隔，不相接；
深槽发射极、第二P型层、N型掺杂的载流子存储层和P阱区构成自偏置pMOS。
8.根据权利要求7所述的载流子存储沟槽型双极晶体管结构，其特征在于，
所述第二沟槽的深度比所述第一沟槽的深度大。
9.根据权利要求7所述的载流子存储沟槽型双极晶体管结构，其特征在于，
所述N型掺杂的载流子存储层的掺杂浓度为1e16～1e18/cm2。
10.根据权利要求7所述的载流子存储沟槽型双极晶体管结构，其特征在于，
所述第一P型层/第二P型层的掺杂浓度为1e17～1e19/cm2。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310320009.XA CN116387154A (zh) | 2023-03-29 | 2023-03-29 | 一种载流子存储沟槽型双极晶体管结构及其制造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| CN202310320009.XA CN116387154A (zh) | 2023-03-29 | 2023-03-29 | 一种载流子存储沟槽型双极晶体管结构及其制造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| CN116387154A true CN116387154A (zh) | 2023-07-04 |
Family
ID=86972517
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| CN202310320009.XA Pending CN116387154A (zh) | 2023-03-29 | 2023-03-29 | 一种载流子存储沟槽型双极晶体管结构及其制造方法 |
Country Status (1)
| Country | Link |
|---|---|
| CN (1) | CN116387154A (zh) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116884994A (zh) * | 2023-09-08 | 2023-10-13 | 深圳芯能半导体技术有限公司 | 一种可降低vf的igbt芯片及其制作方法 |
-
2023
- 2023-03-29 CN CN202310320009.XA patent/CN116387154A/zh active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN116884994A (zh) * | 2023-09-08 | 2023-10-13 | 深圳芯能半导体技术有限公司 | 一种可降低vf的igbt芯片及其制作方法 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP4371521B2 (ja) | 電力用半導体素子およびその製造方法 | |
| CN107731897B (zh) | 一种沟槽栅电荷存储型igbt及其制造方法 | |
| JP3413250B2 (ja) | 半導体装置及びその製造方法 | |
| JP2019021931A (ja) | 逆導通型絶縁ゲートバイポーラトランジスタの製造方法および逆導通型絶縁ゲートバイポーラトランジスタ | |
| JPH09139510A (ja) | 半導体装置およびその製造方法 | |
| JPH08316479A (ja) | 絶縁ゲート型半導体装置およびその製造方法 | |
| CN110600537B (zh) | 一种具有pmos电流嵌位的分离栅cstbt及其制作方法 | |
| CN107731899B (zh) | 一种具有拑位结构的沟槽栅电荷储存型igbt器件及其制造方法 | |
| US20210057557A1 (en) | Igbt devices with 3d backside structures for field stop and reverse conduction | |
| CN110504310B (zh) | 一种具有自偏置pmos的ret igbt及其制作方法 | |
| CN113838916B (zh) | 一种具有pmos电流嵌位的分离栅cstbt及其制作方法 | |
| CN107731898B (zh) | 一种cstbt器件及其制造方法 | |
| US9953971B2 (en) | Insulated gate bipolar transistor (IGBT) and related methods | |
| CN111211168B (zh) | 一种rc-igbt芯片及其制造方法 | |
| CN116387154A (zh) | 一种载流子存储沟槽型双极晶体管结构及其制造方法 | |
| CN108155230B (zh) | 一种横向rc-igbt器件及其制备方法 | |
| CN113838913B (zh) | 分段式注入的自钳位igbt器件及其制作方法 | |
| CN103117309A (zh) | 一种横向功率器件结构及其制备方法 | |
| CN116936626A (zh) | Igbt器件及其制造方法 | |
| CN110473905B (zh) | 一种具有自偏置pmos的分离栅tigbt及其制作方法 | |
| CN113838914A (zh) | 具有分离栅结构的ret igbt器件结构及制作方法 | |
| CN116313787A (zh) | 带有超结结构的绝缘栅双极型晶体管及其制备方法 | |
| CN110504315B (zh) | 一种沟槽型绝缘栅双极晶体管及其制备方法 | |
| CN115842049A (zh) | 一种绝缘栅双极型晶体管及其制作方法 | |
| CN113871299A (zh) | 一种低损耗鳍型发射区igbt器件及其制作方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| PB01 | Publication | ||
| PB01 | Publication | ||
| SE01 | Entry into force of request for substantive examination | ||
| SE01 | Entry into force of request for substantive examination |