CN116884994A - 一种可降低vf的igbt芯片及其制作方法 - Google Patents
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Abstract
本发明提供了一种可降低VF的IGBT芯片及其制作方法，该IGBT芯片包括顶层金属层、N+发射极、P型体区、CS层、P型掺杂区、N‑Sub、N型场终止区以及P+集电极；其中，通过调节P型掺杂区和CS层浓度以降低芯片正向导通压降VF。本发明在栅极沟槽底部引入P型掺杂区，通过调节P型掺杂区浓度，不影响器件击穿电压下增加CS层浓度，减小器件VF，降低静态导通损耗，减小沟槽底部电场强度，提升了栅氧可靠性。
Description
技术领域
本发明涉及IGBT芯片制备技术领域，具体涉及一种可降低VF的IGBT芯片及其制作方法。
背景技术
IGBT是一种大功率半导体分立器件，结合了MOS器件高开关频率，易于控制和BJT器件的大电流处理能力能等优点，在工业变频、消费电子、轨道交通、新能源、航天航空等领域有着广泛的应用。
沟槽栅IGBT一般如图1所示，常规IGBT器件结构中CS层（载流子存储层）目的是为了降低VF，减小静态导通损耗，但CS层浓度过高会导致器件击穿电压下降，因此限制了通过增大CS层浓度来降低VF的效果。
发明内容
有鉴于此，本发明提供了一种可降低VF的IGBT芯片及其制作方法，以解决现有技术中沟槽栅型IGBT中CS层浓度过高会导致器件击穿电压下降而限制了通过增大CS层浓度来降低VF瓶颈的技术问题。
为了解决上述技术问题，本发明提供了一种可降低VF的IGBT芯片，包括顶层金属层、N+发射极、P型体区、CS层、P型掺杂区、N-Sub、N型场终止区以及P+集电极；
其中，通过调节P型掺杂区和CS层浓度以降低芯片正向导通压降VF。
本发明还提供了一种制作方法，用于制备上述的可降低VF的IGBT芯片，所述制作方法包括如下步骤：
S1、选择N-sub作为衬底，在N-sub上沉积预设厚度的SiO2，将所述SiO2层作为硬掩膜层，再通过离子注入工艺注入磷离子形成CS层；
S2、使用光刻胶做掩膜，对SiO2层进行选择性刻蚀，清除光刻胶；
S3、采用干法刻蚀工艺对N-sub进行刻蚀后得到预置深度的沟槽结构；
S4、通过离子注入工艺注入硼离子形成P型掺杂区；
S5、去除硬掩膜层，再通过热氧化工艺形成预置厚度的栅极氧化层；
S6、淀积多晶硅填充沟槽再刻蚀去除衬底表面多晶硅得到栅极多晶硅；
S7、通过离子注入工艺注入硼离子形成P型体区；
S8、使用光刻胶做掩膜，再进行离子注入工艺注入砷离子形成N+发射极，去除表面氧化层后再淀积介质层；
S9、通过刻蚀工艺开出接触孔，淀积预置厚度的顶层金属层连接N+发射极；
S10、进行离子注入工艺，在N-sub背面依次注入磷离子和硼离子形成N型场终止区和P+集电极。
在可能的一些实施方式中，在所述步骤S1中，所述SiO2层的预设厚度为2-3微米。
在可能的一些实施方式中，在所述步骤S3中，所述沟槽结构的预置深度为5-8微米。
在可能的一些实施方式中，在所述步骤S5中，所述栅极氧化层的预置厚度为0.1-0.2微米。
在可能的一些实施方式中，在所述步骤S9中，所述顶层金属层的厚度为4-6微米。
采用上述实施例的有益效果是：
本发明在栅极沟槽底部引入P型掺杂区，通过调节P型掺杂区浓度，不影响器件击穿电压下增加CS层浓度，减小器件VF，降低静态导通损耗，减小沟槽底部电场强度，提升了栅氧可靠性。
附图说明
为了更清楚地说明本发明实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为现有技术中的常规的IGBT芯片的结构示意图；
图2为本发明提供的可降低VF的IGBT芯片制作方法中步骤S1执行后IGBT芯片一实施例的结构变化示意图；
图3为本发明提供的可降低VF的IGBT芯片制作方法中步骤S2执行后IGBT芯片一实施例的结构变化示意图；
图4为本发明提供的可降低VF的IGBT芯片制作方法中步骤S3执行后IGBT芯片一实施例的结构变化示意图；
图5为本发明提供的可降低VF的IGBT芯片制作方法中步骤S4执行后IGBT芯片一实施例的结构变化示意图；
图6为本发明提供的可降低VF的IGBT芯片制作方法中步骤S5执行后IGBT芯片一实施例的结构变化示意图；
图7为本发明提供的可降低VF的IGBT芯片制作方法中步骤S6执行后IGBT芯片一实施例的结构变化示意图；
图8为本发明提供的可降低VF的IGBT芯片制作方法中步骤S7执行后IGBT芯片一实施例的结构变化示意图；
图9为本发明提供的可降低VF的IGBT芯片制作方法中步骤S8执行后IGBT芯片一实施例的结构变化示意图；
图10为本发明提供的可降低VF的IGBT芯片制作方法中步骤S9执行后IGBT芯片一实施例的结构变化示意图；
图11为本发明提供的可降低VF的IGBT芯片制作方法中步骤S10执行后IGBT芯片一实施例的结构变化示意图。
具体实施方式
下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述。显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域技术人员在没有做出创造性劳动前提下所获得的所有其他实施例，都属于本发明保护的范围。
本发明提供了一种可降低VF的IGBT芯片及其制作方法，现进行详细说明。
在本发明的实施例中，提供了一种可降低VF的IGBT芯片，可参阅图11，该可降低VF的IGBT芯片包括顶层金属层21、N+发射极18、P型体区17、CS层12、P型掺杂区14、N-Sub11、N型场终止区22以及P+集电极23；
其中，通过调节P型掺杂区14和CS层12浓度以降低芯片正向导通压降VF。
需要说明的是，在栅极下方引入P型掺杂区，通过在离子注入工艺中改变离子注入的剂量调节P型掺杂区和CS层浓度，在不影响器件击穿电压的前提下进一步增加CS层浓度，降低器件正向导通压降VF，此外，引入P型掺杂区还能降低栅极沟槽底部电场强度，提升了栅氧可靠性。
本发明还提供了一种制作方法，用于制备上述的可降低VF的IGBT芯片，请参阅图2-11，所述制作方法包括如下步骤：
S1、选择N-sub11作为衬底（即单晶硅衬底），在N-sub11上沉积预设厚度的SiO2形成SiO2层13，将所述SiO2层13作为硬掩膜层，再通过离子注入工艺注入磷离子形成CS层12（载流子存储层），得到图2的结构图，需要说明的是，此时通过离子注入工艺注入磷离子形成的CS层12的浓度与常规（如图1IGBT结构）CS层的浓度相当；
S2、使用光刻胶做掩膜，对SiO2层13进行选择性刻蚀，清除光刻胶，得到图3的结构图；
S3、采用干法刻蚀工艺对N-sub11进行刻蚀后得到预置深度的沟槽结构，得到图4的结构图；
S4、通过离子注入工艺注入硼离子形成P型掺杂区14，得到图5的结构图，需要说明的是，此步骤为核心步骤，其通过在栅极下部增加P型掺杂区能够在离子注入工艺中改变离子注入的剂量调节P型掺杂区和CS层浓度，在不影响器件击穿电压的前提下进一步增加CS层浓度，降低器件正向导通压降VF，此外，引入P型掺杂区还能降低栅极沟槽底部电场强度，提升了栅氧可靠性；
S5、去除硬掩膜层，再通过热氧化工艺形成预置厚度的栅极氧化层15，得到图6的结构图；
S6、淀积多晶硅填充沟槽再刻蚀去除衬底表面多晶硅得到栅极多晶硅16，得到图7的结构图；
S7、通过离子注入工艺注入硼离子形成P型体区17，得到图8的结构图；
S8、使用光刻胶做掩膜，再进行离子注入工艺注入砷离子形成N+发射极18，去除表面氧化层后再淀积介质层19，得到图9的结构图；
S9、通过刻蚀工艺开出接触孔20，淀积预置厚度的顶层金属层21连接N+发射极，得到图10的结构图；
S10、进行离子注入工艺，在N-sub11背面依次注入磷离子和硼离子形成N型场终止区22和P+集电极23，得到图11的结构图，即：最终得到栅极沟槽底部具有P型掺杂区的IGBT结构。
在可能的一些实施方式中，在所述步骤S1中，所述SiO2层的预设厚度为2-3微米。在所述步骤S3中，所述沟槽结构的预置深度为5-8微米。在所述步骤S5中，所述栅极氧化层的预置厚度为0.1-0.2微米。在所述步骤S9中，所述顶层金属层的厚度为4-6微米。
需要说明的是，与现有技术相比，本发明通过在栅极下方引入P型掺杂区，通过在离子注入工艺中改变离子注入的剂量调节P型掺杂区和CS层浓度，在不影响器件击穿电压的前提下进一步增加CS层浓度，降低器件正向导通压降VF，此外，引入P型掺杂区还能降低栅极沟槽底部电场强度，提升了栅氧可靠性。
以上对本发明所提供的可降低VF的IGBT芯片及其制作方法进行了详细介绍，本文中应用了具体个例对本发明的原理及实施方式进行了阐述，以上实施例的说明只是用于帮助理解本发明的方法及其核心思想；同时，对于本领域的技术人员，依据本发明的思想，在具体实施方式及应用范围上均会有改变之处，综上所述，本说明书内容不应理解为对本发明的限制。
Claims (6)
1.一种可降低VF的IGBT芯片，其特征在于，包括顶层金属层、N+发射极、P型体区、CS层、P型掺杂区、N-Sub、N型场终止区以及P+集电极；
其中，通过调节P型掺杂区和CS层浓度以降低芯片正向导通压降VF。
2.一种制作方法，用于制备如权利要求1所述的可降低VF的IGBT芯片，其特征在于，所述制作方法包括如下步骤：
S1、选择N-sub作为衬底，在N-sub上沉积预设厚度的SiO2，将所述SiO2层作为硬掩膜层，再通过离子注入工艺注入磷离子形成CS层；
S2、使用光刻胶做掩膜，对SiO2层进行选择性刻蚀，清除光刻胶；
S3、采用干法刻蚀工艺对N-sub进行刻蚀后得到预置深度的沟槽结构；
S4、通过离子注入工艺注入硼离子形成P型掺杂区；
S5、去除硬掩膜层，再通过热氧化工艺形成预置厚度的栅极氧化层；
S6、淀积多晶硅填充沟槽再刻蚀去除衬底表面多晶硅得到栅极多晶硅；
S7、通过离子注入工艺注入硼离子形成P型体区；
S8、使用光刻胶做掩膜，再进行离子注入工艺注入砷离子形成N+发射极，去除表面氧化层后再淀积介质层；
S9、通过刻蚀工艺开出接触孔，淀积预置厚度的顶层金属层连接N+发射极；
S10、进行离子注入工艺，在N-sub背面依次注入磷离子和硼离子形成N型场终止区和P+集电极。
3.根据权利要求2所述的制作方法，其特征在于，在所述步骤S1中，所述SiO2层的预设厚度为2-3微米。
4.根据权利要求2所述的制作方法，其特征在于，在所述步骤S3中，所述沟槽结构的预置深度为5-8微米。
5.根据权利要求2所述的制作方法，其特征在于，在所述步骤S5中，所述栅极氧化层的预置厚度为0.1-0.2微米。
6.根据权利要求2所述的制作方法，其特征在于，在所述步骤S9中，所述顶层金属层的厚度为4-6微米。
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|---|---|
| CN (1) | CN116884994A (zh) |
Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040599A (en) * | 1996-03-12 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Insulated trench semiconductor device with particular layer structure |
| CN101694850A (zh) * | 2009-10-16 | 2010-04-14 | 电子科技大学 | 一种具有p型浮空层的载流子存储槽栅igbt |
| JP2010232627A (ja) * | 2009-03-04 | 2010-10-14 | Fuji Electric Systems Co Ltd | 半導体装置およびその製造方法 |
| CN105321998A (zh) * | 2014-07-10 | 2016-02-10 | 新唐科技股份有限公司 | 半导体元件及其制作方法 |
| CN108133891A (zh) * | 2016-12-01 | 2018-06-08 | 全球能源互联网研究院 | 一种沟槽型igbt及其制备方法 |
| CN108183130A (zh) * | 2017-12-27 | 2018-06-19 | 电子科技大学 | 带有p型埋层的双栅载流子储存性igbt器件 |
| CN113054012A (zh) * | 2021-02-23 | 2021-06-29 | 杭州士兰微电子股份有限公司 | 绝缘栅双极晶体管及其制造方法 |
| CN116387154A (zh) * | 2023-03-29 | 2023-07-04 | 复旦大学 | 一种载流子存储沟槽型双极晶体管结构及其制造方法 |
| WO2023124852A1 (zh) * | 2021-12-28 | 2023-07-06 | 无锡华润华晶微电子有限公司 | 半导体结构 |
-
2023
- 2023-09-08 CN CN202311158549.9A patent/CN116884994A/zh active Pending
Patent Citations (9)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6040599A (en) * | 1996-03-12 | 2000-03-21 | Mitsubishi Denki Kabushiki Kaisha | Insulated trench semiconductor device with particular layer structure |
| JP2010232627A (ja) * | 2009-03-04 | 2010-10-14 | Fuji Electric Systems Co Ltd | 半導体装置およびその製造方法 |
| CN101694850A (zh) * | 2009-10-16 | 2010-04-14 | 电子科技大学 | 一种具有p型浮空层的载流子存储槽栅igbt |
| CN105321998A (zh) * | 2014-07-10 | 2016-02-10 | 新唐科技股份有限公司 | 半导体元件及其制作方法 |
| CN108133891A (zh) * | 2016-12-01 | 2018-06-08 | 全球能源互联网研究院 | 一种沟槽型igbt及其制备方法 |
| CN108183130A (zh) * | 2017-12-27 | 2018-06-19 | 电子科技大学 | 带有p型埋层的双栅载流子储存性igbt器件 |
| CN113054012A (zh) * | 2021-02-23 | 2021-06-29 | 杭州士兰微电子股份有限公司 | 绝缘栅双极晶体管及其制造方法 |
| WO2023124852A1 (zh) * | 2021-12-28 | 2023-07-06 | 无锡华润华晶微电子有限公司 | 半导体结构 |
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