CN113054012A - 绝缘栅双极晶体管及其制造方法 - Google Patents

绝缘栅双极晶体管及其制造方法 Download PDF

Info

Publication number
CN113054012A
CN113054012A CN202110204311.XA CN202110204311A CN113054012A CN 113054012 A CN113054012 A CN 113054012A CN 202110204311 A CN202110204311 A CN 202110204311A CN 113054012 A CN113054012 A CN 113054012A
Authority
CN
China
Prior art keywords
region
type
insulated gate
gate bipolar
bipolar transistor
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
CN202110204311.XA
Other languages
English (en)
Other versions
CN113054012B (zh
Inventor
罗君轶
顾悦吉
张硕
黄示
何火军
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Hangzhou Silan Microelectronics Co Ltd
Original Assignee
Hangzhou Silan Microelectronics Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hangzhou Silan Microelectronics Co Ltd filed Critical Hangzhou Silan Microelectronics Co Ltd
Priority to CN202110204311.XA priority Critical patent/CN113054012B/zh
Publication of CN113054012A publication Critical patent/CN113054012A/zh
Application granted granted Critical
Publication of CN113054012B publication Critical patent/CN113054012B/zh
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/70—Bipolar devices
    • H01L29/72—Transistor-type devices, i.e. able to continuously respond to applied control signals
    • H01L29/739—Transistor-type devices, i.e. able to continuously respond to applied control signals controlled by field-effect, e.g. bipolar static induction transistors [BSIT]
    • H01L29/7393—Insulated gate bipolar mode transistors, i.e. IGBT; IGT; COMFET
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0603—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions
    • H01L29/0607—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration
    • H01L29/0611—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices
    • H01L29/0615—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/06—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions
    • H01L29/0684—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by the shape, relative sizes or dispositions of the semiconductor regions or junctions between the regions
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66234—Bipolar junction transistors [BJT]
    • H01L29/66325—Bipolar junction transistors [BJT] controlled by field-effect, e.g. insulated gate bipolar transistors [IGBT]

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Ceramic Engineering (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Thin Film Transistor (AREA)

Abstract

公开了一种绝缘栅双极晶体管及其制造方法，绝缘栅双极晶体管包括半导体层，具有相对的第一表面以及第二表面；自第二表面向第一表面的延伸方向上依次堆叠的P型集电区、N型场截止层、N型漂移区、P型基区以及发射区，发射区包括P型发射区与N型发射区；多个沟槽，沿半导体层的厚度方向延伸，绝缘栅双极晶体管包括电流引导区和电流扩展区，电流扩展区中沟槽的底部周围设置有P型掺杂区，以及P型掺杂区与所述P型基区之间被沟槽隔断的N型掺杂区。本发明可以减小绝缘栅双极晶体管中沟槽底部的电位抬升所产生的栅位移电流，从而有效增强栅驱动电阻对绝缘栅双极晶体管dv/dt的控制能力，降低EMI噪声，提高器件的鲁棒性。

Description

绝缘栅双极晶体管及其制造方法
技术领域
本发明涉及半导体制造技术领域，特别涉及一种绝缘栅双极晶体管及其制造方法。
背景技术
功率半导体器件亦称为电力电子器件，包括功率二极管、晶闸管、场效应晶体管(Field-Effect Transistor，FET)以及IGBT(Insulated gate bipolar transistor，绝缘栅双极晶体管)等。
IGBT是由双极型三极管(Bipolar Junction Transistor，BJT)和金属氧化物场效应晶体管(Metal-Oxide-Semiconductor Field-Effect Transistor，MOSFET)组成的复合全控型电压驱动式功率半导体器件，兼有MOSFET器件的高输入阻抗和BJT器件的低导通压降两方面的优点。由于IGBT具有驱动功率小而饱和压降低等优点，因此作为一种新型的电力电子器件被广泛应用到各个领域，例如，在开关电源、整流器、逆变器、UPS等领域IGBT均有着广泛的应用。
IGBT表面元胞栅极结构从平面栅向沟槽栅进行发展；纵向垂直掺杂结构也由PT型(穿通型)到NPT型(非穿通型)再到FS(场截止型)型进行演变。其中，沟槽栅型FS-IGBT器件结构通过刻蚀形成沟槽栅替代了之前的平面栅结构，当正向导通时，其消除了平面型IGBT结构电流导通路径上的JFET区电阻，从而大大降低了正向饱和压降，降低了IGBT器件的导通损耗。此外，场截止层(FS层)的引入使得沟槽栅型FS-IGBT在同样的正向阻断电压下，其可以获得更薄的漂移区，大大降低了漂移区电阻，从而降低了器件的导通损耗和提高了器件的开关速度，改善了正向饱和压降与开关损耗的折中关系。
此后，在沟槽栅型FS-IGBT结构的基础上，在IGBT的正面引入了一层载流子存储层，其主要是充当空穴势垒的作用，在正向导通时可以增加发射极一侧的载流子数目，调节载流子分布，增强漂移区内部的电导调制效应，进而降低器件的正向饱和压降，改善了器件正向饱和压降与开关损耗之间的折中关系，并且载流子存储层浓度越高，改善性能越显著，此结构称为沟槽栅电荷存储型绝缘栅双极晶体管。然而，随着载流子存储层浓度的不断提高，在正向阻断模式下，会增强栅氧化层体内的电场强度以及P型半导体基区与N型半导体漂移区形成的反偏PN结的最大电场强度，从而降低了器件的击穿电压，削弱了器件的阻断特性，此外，高浓度的载流子存储层虽然会增强器件的电导调制效应，降低饱和压降，但是也会提高沟槽底部的空穴积累，由此带来的栅位移电流会削弱栅极驱动电阻开启时对器件dv/dt的控制能力。
近些年来，随着工艺加工能力的不断提升，沟槽栅型IGBT器件的元胞尺寸(pitch)越来越小，最小尺寸现在可以做到1.2um左右。元胞尺寸越小，沟槽密度就越大，高密度的沟槽能够实现在没有载流子存储层的情况下也能维持较强的电导调制效应，从而确保在器件阻断特性不被削弱的前提下同时降低器件的饱和压降，改善饱和压降与关断损耗之间的折中关系。然而，在开启过程中，高密度的沟槽同样会提高其沟槽底部的空穴积累，大量的空穴积累会急剧提升沟槽底部的电位，其产生的栅位移电流会大幅度削弱栅极驱动电阻开启时对器件dv/dt的控制能力，因此会带来EMI噪声等器件鲁棒性问题。
发明内容
鉴于上述问题，本发明的目的在于提供一种绝缘栅双极晶体管及其制造方法，通过电流扩展区的空穴分流作用有效降低电流引导区中沟槽底部的电位抬升幅度，减小其导致的栅位移电流，进而增强器件dv/dt的控制能力，提高器件的鲁棒性。
根据本发明的第一方面，提供一种绝缘栅双极晶体管，包括：半导体层，具有相对的第一表面以及第二表面，所述第一表面和所述第二表面平行于由相互垂直的第一方向和第二方向界定的平面；所述半导体层包括自第二表面向第一表面的延伸方向上依次堆叠的P型集电区、N型场截止层、N型漂移区、P型基区以及发射区，所述发射区包括P型发射区与N型发射区，所述P型发射区与所述N型发射区相邻；多个沟槽，位于所述半导体层内，沿所述半导体层的厚度方向延伸，所述厚度方向为自所述第一表面向所述第二表面的延伸方向，所述厚度方向均与所述第一方向和所述第二方向垂直；栅极结构，位于所述多个沟槽中，所述栅极结构包括栅介质层和栅多晶；栅极，与所述栅多晶电连接；发射极，与所述发射区电连接；集电极，与所述P型集电区电连接；其中，所述绝缘栅双极晶体管包括电流引导区和电流扩展区，所述电流扩展区中沟槽的底部周围设置有P型掺杂区；以及所述P型掺杂区与所述P型基区之间被沟槽隔断的N型掺杂区；
所述绝缘栅双极晶体管的栅极接高电位，当所述高电位大于绝缘栅双极晶体管的阈值电压时，所述电流引导区的电子从所述N型发射区经所述N型漂移区流至所述P型集电区，所述电流引导区的空穴从所述P型集电区经所述N型漂移区流至所述P型发射区，大量电子-空穴在所述N型漂移区内复合，形成电流引导区电流，所述电流引导区导通，所述电流引导区中还存在部分没有与所述电流引导区的电子复合完的空穴流至所述电流扩展区的P型掺杂区，随着流经所述电流扩展区的P型掺杂区的空穴电流不断增加，所述电流扩展区逐渐导通，从而所述绝缘栅双极晶体管完全导通。
优选地，所述电流引导区中沟槽的底部周围不设置P型掺杂区。
优选地，所述电流引导区包括：
第一场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第一场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第一场效应晶体管的源区，所述绝缘栅双极晶体管的N型漂移区为所述第一场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第一场效应晶体管的栅极；
第一寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第一寄生三极管的发射区，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第一寄生三极管的基区，所述绝缘栅双极晶体管的P型基区为所述第一寄生三极管的集电区。
优选地，所述绝缘栅双极晶体管的发射极接低电位，所述绝缘栅双极晶体管的集电极接高电位；所述第一场效应晶体管的栅极接第一控制电位。优选地，所述电流扩展区包括：
第二场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第二场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第二场效应晶体管的源区，所述绝缘栅双极晶体管的N型掺杂区为所述第二场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第二场效应晶体管的栅极；
第二寄生三极管，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第二寄生三极管的集电区，所述绝缘栅双极晶体管的P型掺杂区为所述第二寄生三极管的基区，所述绝缘栅双极晶体管的N型掺杂区为所述第二寄生三极管的发射区；
第三寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第三寄生三极管的发射区，所述绝缘栅双极晶体管的N型漂移区为所述第三寄生三极管的基区，所述绝缘栅双极晶体管的P型掺杂区为所述第三寄生三极管的集电区。
优选地，所述绝缘栅双极晶体管的发射极接低电位，所述绝缘栅双极晶体管的集电极接高电位；所述第二场效应晶体管的栅极接第二控制电位。
优选地，所述电流引导区包括：
第一场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第一场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第一场效应晶体管的源区，所述绝缘栅双极晶体管的N型漂移区为所述第一场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第一场效应晶体管的栅极；
第一寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第一寄生三极管的发射区，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第一寄生三极管的基区，所述绝缘栅双极晶体管的P型基区为所述第一寄生三极管的集电区；
所述电流扩展区包括：
第二场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第二场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第二场效应晶体管的源区，所述绝缘栅双极晶体管的N型掺杂区为所述第二场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第二场效应晶体管的栅极；
第二寄生三极管，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第二寄生三极管的集电区，所述绝缘栅双极晶体管的P型掺杂区为所述第二寄生三极管的基区，所述绝缘栅双极晶体管的N型掺杂区为所述第二寄生三极管的发射区；
第三寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第三寄生三极管的发射区，所述绝缘栅双极晶体管的N型漂移区为所述第三寄生三极管的基区，所述绝缘栅双极晶体管的P型掺杂区为所述第三寄生三极管的集电区；
所述绝缘栅双极晶体管的发射极接低电位，所述绝缘栅双极晶体管的集电极接高电位；
所述第一场效应晶体管的栅极接第一控制电位，所述第二场效应晶体管的栅极接第二控制电位。
优选地，所述绝缘栅双极晶体管的栅极接高电位，即所述第一场效应晶体管的第一控制电位及所述第二场效应晶体管的第二控制电位接高电位，当所述高电位大于第一场效应晶体管的阈值电压以及第二场效应晶体管的阈值电压时，所述电流引导区的电子从所述绝缘栅双极晶体管的N型发射区经所述绝缘栅双极晶体管的N型漂移区流至所述绝缘栅双极晶体管的P型集电区，所述电流引导区的空穴从所述绝缘栅双极晶体管的P型集电区经所述绝缘栅双极晶体管的N型漂移区流至所述绝缘栅双极晶体管的P型发射区，大量电子-空穴在所述绝缘栅双极晶体管的N型漂移区内复合，形成电流引导区电流，所述电流引导区中的第一场效应晶体管和第一寄生三极管导通，
所述电流引导区中还存在部分没有与所述电流引导区的电子复合完的空穴流至所述电流扩展区的P型掺杂区，随着流经所述电流扩展区的P型掺杂区的空穴电流不断增加，所述电流扩展区中的第二场效应晶体管、第二寄生三极管和第三寄生三极管导通，从而所述绝缘栅双极晶体管完全导通。
优先地，在所述绝缘栅双极晶体管开启瞬间，所述第二场效应晶体管开启，但与所述第二场效应晶体管的漏区相接的第二寄生三极管由于没有第二寄生三极管的基区注入电流而处于关断状态，第二场效应晶体管的源区电子电流无法注入到所述绝缘栅双极晶体管的N型漂移区，也不能触发所述第三寄生三极管的导通，无法向所述绝缘栅双极晶体管的N型漂移区注入空穴，因此在所述绝缘栅双极晶体管开启瞬间，所述电流扩展区不导通；
所述电流引导区很快实现导通，随着所述电流引导区未复合完的空穴注入到所述电流扩展区的P型掺杂区，所述第二寄生三极管的基区获得注入电流，所述第二寄生三极管导通，从所述第二场效应晶体管的源区注入的电子到达所述第二场效应晶体管的漏区，再通过所述第二寄生三极管的发射区注入到所述第二寄生三极管的集电区，即所述绝缘栅双极晶体管的N型漂移区，也是第三寄生三极管的基区，导致了所述第三寄生三极管的发射区向所述绝缘栅双极晶体管的N型漂移区注入大量空穴；这些注入到所述绝缘栅双极晶体管的N型漂移区的空穴与电子复合形成了所述电流扩展区的电流。
优选地，在所述电流扩展区未被复合的部分空穴注入到所述P型掺杂区，即所述第二寄生三极管的基区，这增强了第二寄生三极管的导通能力，也就是增强了第二寄生三极管发射极向第二寄生三极管集电极注入电子的能力。
优选地，所述第一控制电位和所述第二控制电位相同或不同。
优选地，对所述沟槽的底部进行不同能量和/或剂量的掺杂注入及后续的热过程形成所述P型掺杂区。
优选地，所述P型掺杂区的结深超过所述沟槽的底部至少0.2μm。
优选地，每个沟槽沿第一方向平行排列，并且沿第二方向延伸。
优选地，所述P型掺杂区第一方向上的浓度非均匀分布。
优选地，在所述电流扩展区中，相邻的所述沟槽底部周围的所述P型掺杂区在第一方向上彼此接触实现连接。
优选地，在所述电流扩展区中，相邻的所述沟槽底部周围的所述P型掺杂区在第一方向上彼此分隔。
优选地，所述电流引导区自所述第一表面到所述第二表面的俯视形状包括菱形、矩形、圆形等。
优选地，所述电流引导区与电流扩展区自所述第一表面到所述第二表面的俯视形状的面积之比为5％-50。
优选地，所述N型掺杂区的浓度大于等于所述N型漂移区的浓度。
优选地，所述P型掺杂区的结深为0.2μm～2μm。
优选地，所述P型掺杂区的掺杂浓度为8e15cm-3～1e18cm-3。
优选地，所述N型场截止层的结深为1μm～40μm，所述N型场截止层的掺杂浓度为5e15cm-3～5e17cm-3。
优选地，所述N型漂移区具有朝向半导体层第一表面的正面和朝向半导体层第二表面的背面；所述N型场截止层与所述N型漂移区的背面直接接触；所述P型集电区与所述N型场截止层的背面直接接触；所述P型集电极与所述P型集电区的背面直接电接触；所述P型基区位于所述发射区下方，与所述N型发射区以及P型发射区的背面直接接触；所述多个沟槽从所述半导体层的表面沿厚度方向延伸至所述漂移区内；所述发射区位于所述P型基区上，以及位于部分沟槽的两侧或一侧；所述发射极与所述发射区的正面直接电接触。
根据本发明的另一方面，提供一种绝缘栅双极晶体管的制造方法，所述绝缘栅双极晶体管包括电流引导区和电流扩展区，所述制造方法包括：
提供半导体层，所述半导体层具有相对的第一表面以及第二表面，所述第一表面和所述第二表面平行于由相互垂直的第一方向和第二方向界定的平面；
在所述半导体层内形成沿所述半导体层的厚度方向延伸的多个沟槽，所述厚度方向为自所述第一表面向所述第二表面的延伸方向，所述厚度方向均与所述第一方向和所述第二方向垂直；
在所述多个沟槽中形成栅极结构，所述栅极结构包括栅介质层和栅多晶；
对所述半导体层的正面进行离子注入，以在所述半导体层中形成P型基区；
对所述P型基区进行离子注入，以在所述P型基区上形成发射区，所述发射区包括P型发射区和N型发射区，所述P型发射区和所述N型发射区相邻；
对所述半导体层的第二表面进行离子注入，以在所述半导体层中形成N型场截止层；
在所述N型场截止层的下方进行离子注入，以在所述半导体层中形成P型集电区；
在所述电流扩展区中沟槽的底部周围形成P型掺杂区；
在所述P型掺杂区与所述P型基区之间形成被沟槽隔断的N型掺杂区；
在所述沟槽上方形成栅极、在所述发射区上方形成发射极以及在所述P型集电区下方形成集电极，所述栅极与所述栅多晶电连接，所述发射极与所述发射区电连接，所述集电极与所述P型集电区电连接；
所述绝缘栅双极晶体管的栅极接高电位，当所述高电位大于绝缘栅双极晶体管的阈值电压时，所述电流引导区的电子从所述N型发射区经所述N型漂移区流至所述P型集电区，所述电流引导区的空穴从所述P型集电区经所述N型漂移区流至所述P型发射区，大量电子-空穴在所述N型漂移区内复合，形成电流引导区电流，所述电流引导区导通，所述电流引导区中还存在部分没有与所述电流引导区的电子复合完的空穴流至所述电流扩展区的P型掺杂区，随着流经所述电流扩展区的P型掺杂区的空穴电流不断增加，所述电流扩展区逐渐导通，从而所述绝缘栅双极晶体管完全导通。
优选地，所述电流引导区中沟槽的底部周围不形成P型掺杂区。
优选地，所述电流引导区包括：第一场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第一场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第一场效应晶体管的源区，所述绝缘栅双极晶体管的N型漂移区为所述第一场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第一场效应晶体管的栅极；
第一寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第一寄生三极管的发射区，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第一寄生三极管的基区，所述绝缘栅双极晶体管的P型基区为所述第一寄生三极管的集电区。
优选地，所述绝缘栅双极晶体管的发射极接低电位，所述绝缘栅双极晶体管的集电极接高电位；
所述第一场效应晶体管的栅极接第一控制电位。
优选地，所述电流扩展区包括：
第二场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第二场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第二场效应晶体管的源区，所述绝缘栅双极晶体管的N型掺杂区为所述第二场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第二场效应晶体管的栅极；
第二寄生三极管，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第二寄生三极管的集电区，所述绝缘栅双极晶体管的P型掺杂区为所述第二寄生三极管的基区，所述绝缘栅双极晶体管的N型掺杂区为所述第二寄生三极管的发射区；
第三寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第三寄生三极管的发射区，所述绝缘栅双极晶体管的N型漂移区为所述第三寄生三极管的基区，所述绝缘栅双极晶体管的P型掺杂区为所述第三寄生三极管的集电区。
优选地，所述绝缘栅双极晶体管的发射极接低电位，所述绝缘栅双极晶体管的集电极接高电位；所述第二场效应晶体管的栅极接第二控制电位。
优选地，所述电流引导区包括：
第一场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第一场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第一场效应晶体管的源区，所述绝缘栅双极晶体管的N型漂移区为所述第一场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第一场效应晶体管的栅极；
第一寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第一寄生三极管的发射区，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第一寄生三极管的基区，所述绝缘栅双极晶体管的P型基区为所述第一寄生三极管的集电区；
所述电流扩展区包括：
第二场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第二场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第二场效应晶体管的源区，所述绝缘栅双极晶体管的N型掺杂区为所述第二场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第二场效应晶体管的栅极；
第二寄生三极管，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第二寄生三极管的集电区，所述绝缘栅双极晶体管的P型掺杂区为所述第二寄生三极管的基区，所述绝缘栅双极晶体管的N型掺杂区为所述第二寄生三极管的发射区；
第三寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第三寄生三极管的发射区，所述绝缘栅双极晶体管的N型漂移区为所述第三寄生三极管的基区，所述绝缘栅双极晶体管的P型掺杂区为所述第三寄生三极管的集电区；
所述绝缘栅双极晶体管的发射极接低电位，所述绝缘栅双极晶体管的集电极接高电位；
所述第一场效应晶体管的栅极接第一控制电位，所述第二场效应晶体管的栅极接第二控制电位。
优选地，所述绝缘栅双极晶体管的栅极接高电位，即所述第一场效应晶体管的第一控制电位及所述第二场效应晶体管的第二控制电位接高电位，当所述高电位大于第一场效应晶体管的阈值电压以及第二场效应晶体管的阈值电压时，所述电流引导区的电子从所述绝缘栅双极晶体管的N型发射区经所述绝缘栅双极晶体管的N型漂移区流至所述绝缘栅双极晶体管的P型集电区，所述电流引导区的空穴从所述绝缘栅双极晶体管的P型集电区经所述绝缘栅双极晶体管的N型漂移区流至所述绝缘栅双极晶体管的P型发射区，大量电子-空穴在所述绝缘栅双极晶体管的N型漂移区内复合，形成电流引导区电流，所述电流引导区中的第一场效应晶体管和第一寄生三极管导通，
所述电流引导区中还存在部分没有与所述电流引导区的电子复合完的空穴流至所述电流扩展区的P型掺杂区，随着流经所述电流扩展区的P型掺杂区的空穴电流不断增加，所述电流扩展区中的第二场效应晶体管、第二寄生三极管和第三寄生三极管导通，从而所述绝缘栅双极晶体管完全导通。
优选地，在所述绝缘栅双极晶体管开启瞬间，所述第二场效应晶体管开启，但与所述第二场效应晶体管的漏区相接的第二寄生三极管由于没有第二寄生三极管的基区注入电流而处于关断状态，第二场效应晶体管的源区电子电流无法注入到所述绝缘栅双极晶体管的N型漂移区，也不能触发所述第三寄生三极管的导通，无法向所述绝缘栅双极晶体管的N型漂移区注入空穴，因此在所述绝缘栅双极晶体管开启瞬间，所述电流扩展区不导通；
所述电流引导区很快实现导通，随着所述电流引导区未复合完的空穴注入到所述电流扩展区的P型掺杂区，所述第二寄生三极管的基区获得注入电流，所述第二寄生三极管导通，从所述第二场效应晶体管的源区注入的电子到达所述第二场效应晶体管的漏区，再通过所述第二寄生三极管的发射区注入到所述第二寄生三极管的集电区，即所述绝缘栅双极晶体管的N型漂移区，也是第三寄生三极管的基区，导致了所述第三寄生三极管的发射区向所述绝缘栅双极晶体管的N型漂移区注入大量空穴；这些注入到所述绝缘栅双极晶体管的N型漂移区的空穴与电子复合形成了所述电流扩展区的电流。
优选地，在所述电流扩展区未被复合的部分空穴注入到所述P型掺杂区，即所述第二寄生三极管的基区，这增强了第二寄生三极管的导通能力，也就是增强了第二寄生三极管发射极向第二寄生三极管集电极注入电子的能力。
优选地，所述第一控制电位和所述第二控制电位相同或不同。
优选地，形成P型掺杂区包括：
对所述沟槽的底部进行不同能量和/或剂量的掺杂注入及后续的热过程形成所述P型掺杂区。
优选地，所述P型掺杂区的结深超过所述沟槽的底部至少0.2μm。
优选地，每个所述沟槽沿第一方向平行排列，并且沿第二方向延伸。
优选地，所述P型掺杂区沿第一方向上的浓度非均匀分布。
优选地，在所述电流扩展区中，相邻的所述沟槽底部周围的所述P型掺杂区在第一方向上彼此接触实现连接。
优选地，在所述电流扩展区中，相邻的所述沟槽底部周围的所述P型掺杂区在第一方向上彼此分隔。
优选地，所述电流引导区自所述第一表面到所述第二表面的俯视形状包括菱形、矩形、圆形等。
优选地，所述电流引导区与电流扩展区自所述第一表面到所述第二表面的俯视形状的面积之比为5％-50％。
优选地，所述N型掺杂区浓度大于等于所述N型漂移区的浓度。
优选地，所述P型掺杂区的结深为0.2μm～2μm。
优选地，所述P型掺杂区的掺杂浓度为8e15cm-3～1e18cm-3。
优选地，所述N型场截止层的结深为1μm～40μm，所述N型场截止层的掺杂浓度包括5e15cm-3～5e17cm-3。
优选地，在发射区上方形成发射极包括：
形成位于所述半导体层上的介质层，所述介质层覆盖所述P型基区、所述发射区以及所述多个沟槽的介质层；
对所述介质层进行刻蚀以形成接触孔，所述接触孔的底部露出所述发射区；
在所述接触孔中形成发射极。
优选地，所述N型漂移区具有朝向半导体层第一表面的正面和朝向半导体层第二表面的背面；所述N型场截止层与所述N型漂移区的背面直接接触；所述P型集电区与所述N型场截止层的背面直接接触；所述P型集电极与所述P型集电区的背面直接电接触；所述P型基区位于所述发射区下方，与所述N型发射区以及P型发射区的背面直接接触；所述多个沟槽从所述半导体层的表面沿厚度方向延伸至所述漂移区内；所述发射区位于所述P型基区上，以及位于部分沟槽的两侧或一侧；所述发射极与所述发射区的正面直接电接触。
本发明实施例提供的绝缘栅双极晶体管及其制造方法，在电流扩展区的沟槽的底部周围设置P型掺杂区，通过电流扩展区的空穴分流作用有效降低电流引导区中沟槽底部的空穴积累，从而抑制了电流引导区中沟槽底部的电位急剧抬升；同时，由于P型掺杂区的电位被钳位，从而也抑制了电流扩展区的沟槽底部的P型掺杂区的电位急剧抬升；因此，可以减小绝缘栅双极晶体管的沟槽底部的电位抬升所产生的栅位移电流，从而有效增强栅驱动电阻对绝缘栅双极晶体管dv/dt的控制能力，降低EMI噪声，提高器件的鲁棒性。
进一步地，通过调节P型掺杂区的沿第一方向的浓度和沿第一表面到第二表面的延伸方向的浓度梯度分布，可以改善绝缘栅双极晶体管的正向阻断特性，减小栅介质层的电场，提高击穿电压。
进一步地，绝缘栅双极晶体管的抗短路能力以及开启时的dv/dt控制能力可以通过调节电流扩展区与电流引导区的面积之比得到进一步改善。电流扩展区所占的比例越大，对器件的dv/dt的控制能力越强，抗短路能力也越强。
附图说明
通过以下参照附图对本发明实施例的描述，本发明的上述以及其他目的、特征和优点将更为清楚，在附图中：
图1示出现有技术中绝缘栅双极晶体管的截面图；
图2示出本发明第一实施例提供的绝缘栅双极晶体管局部图；
图3示出图2所示的绝缘栅双极晶体管的局部等效示意图；
图4示出图2所示的绝缘栅双极晶体管的电流路径图；
图5示出现有技术和本发明第一实施例提供的绝缘栅双极晶体管在开启过程中沟槽底部的电位曲线对比图；
图6示出本发明第一实施例提供的绝缘栅双极晶体管电流引导区与电流扩展区在Z方向的分布示意图；
图7示出本发明第二实施例提供的绝缘栅双极晶体管的局部图；
图8示出本发明第三实施例提供的绝缘栅双极晶体管的局部图；
图9示出本发明第四实施例提供的绝缘栅双极晶体管的局部图；
图10-图12示出本发明各实施例提供的绝缘栅双极晶体管电流引导区与电流扩展区的Z方向分布示意图。
具体实施方式
以下将参照附图更详细地描述本发明的各种实施例。在各个附图中，相同的元件采用相同或类似的附图标记来表示。为了清楚起见，附图中的各个部分没有按比例绘制。
下面结合附图和实施例，对本发明的具体实施方式作进一步详细描述。
图1示出现有技术中绝缘栅双极晶体管的截面图。如图1所示，所述绝缘栅双极晶体管包括位于所述半导体层10中的N型漂移区23、N型场截止层18、P型集电区19、集电极20、P型基区11、发射区15、多个沟槽12、栅极结构、介质层16以及发射极17。
所述半导体层10具有相对的第一表面以及第二表面，所述第一表面和所述第二表面平行于由相互垂直的第一方向(X方向)和第二方向(Y方向)界定的平面。P型集电区19、N型场截止层18、N型漂移区23、P型基区11以及发射区15从下到上(即自第二表面向第一表面的延伸方向上)依次堆叠。多个沟槽由半导体层10的表面沿所述半导体层10的厚度方向(即Z方向)延伸至漂移区23内，其中，所述厚度方向为自所述半导体层10的第一表面向所述第二表面的延伸方向，所述厚度方向均与所述第一方向和所述第二方向垂直。
其中，多个沟槽12为常规的沟槽，该沟槽12沿Z方向纵向延伸，贯穿发射区15、P型基区11并延伸至漂移区23内。
栅极结构位于沟槽12中，该栅极结构为常规的栅极结构，可以包括：栅介质层13，栅介质层13覆盖沟槽12的底部和侧壁；栅多晶14，填充在沟槽12内且位于栅介质层13上。
发射区15位于P型基区11上方，发射区15设置在沟槽的一侧或两侧。
现有技术中的绝缘栅双极晶体管采用了高密度的沟槽，在开启过程中，会提高沟槽底部的空穴积累，大量的空穴积累会急剧提升沟槽底部的电位，其产生的栅位移电流会大幅度削弱栅极驱动电阻开启时对器件dv/dt的控制能力，因此会带来EMI噪声等器件鲁棒性问题。
本发明实施例中描述的绝缘栅双极晶体管，分为电流引导区和电流扩展区，通过在位于电流扩展区的沟槽的底部周围设置P型掺杂区，使电流引导区中的沟槽底部的空穴流向电流扩展区，有效降低沟槽底部的空穴积累，从而抑制沟槽底部的电位急剧抬升。
图2示出了本发明实施例提供的绝缘栅双极晶体管的局部图；图3示出图2所示的绝缘栅双极晶体管的局部等效示意图；图4示出图2所示的绝缘栅双极晶体管的电流路径图。在该实施例中，绝缘栅双极晶体管为沟槽型绝缘栅双极晶体管。以下实施例以N型沟道绝缘栅双极晶体管为例进行说明，然而，本发明不限于此。
图2所示的绝缘栅双极晶体管只包含了局部元胞，而实际产品当中，器件结构的元胞数量可以为多个。参见图2，所述绝缘栅双极晶体管包括位于半导体层100中P型掺杂区112下方的N型漂移区113、位于所述P型掺杂区与所述P型基区之间被沟槽隔断的N型掺杂区111、N型场截止层108、P型集电区109、集电极110、P型基区101、发射区105、多个沟槽102、栅极结构、介质层106、发射极107以及位于部分沟槽102底部周围的P型掺杂区112。
需要说明的是，N型掺杂区111和N型漂移区113可以同时形成，也可以不同时形成。
进一步而言，所述半导体层100具有相对的第一表面以及第二表面，所述第一表面和所述第二表面平行于由相互垂直的第一方向(X方向)和第二方向(Y方向)界定的平面。P型集电区109、N型场截止层108、N型漂移区113、P型基区101、以及发射区105从下到上(即自第二表面向第一表面的延伸方向上)依次堆叠。
在本实施例中，采用半导体衬底作为N型漂移区113。半导体衬底的材料可以为硅、磷化铟、砷化镓、碳化硅、氮化镓、氧化锌、氧化镓或者金刚石等材料。
P型集电区109的厚度可以为0.2μm-2μm，P型集电区109的掺杂浓度可以为1e17cm-3-1e19cm-3。
N型场截止层108位于P型集电区109上，N型场截止层108的厚度可以为1μm-40μm，N型场截止层108的掺杂浓度可以为5e15cm-3-5e17cm-3。
N型漂移区113位于N型场截止层108上，N型漂移区113的厚度可以为20μm-200μm，N型漂移区113的掺杂浓度可以为7e13cm-3-5e14cm-3。N型场截止层108掺杂浓度高于N型漂移区113的掺杂浓度。
可选地，N型掺杂区111厚度可以为0.5um-2.5um，结深不超过沟槽102的底部，其浓度大于等于N型漂移区113的掺杂浓度，范围为5e15cm-3-5e17cm-3。P型基区101位于发射区105的下方，P型基区101的厚度可以为1μm-4μm，P型基区101的掺杂浓度可以为3e16cm-3-2e17cm-3。
发射区105位于P型基区101上，发射区105包括N型发射区105a和P型发射区105b。N型发射区105a的厚度可以为0.2μm-0.8μm，N型发射区105a的掺杂浓度可以为1e18cm-3-1e20cm-3。P型发射区105b的厚度可以为0.1μm-1μm，P型发射区105b的掺杂浓度可以为1e18cm-3-1e20cm-3。
多个沟槽102由半导体层100的表面沿所述半导体层100的厚度方向(即Z方向)延伸至N型漂移区113内，其中，所述厚度方向为自所述半导体层100的第一表面向所述第二表面的延伸方向，所述厚度方向均与所述第一方向和所述第二方向垂直。相邻的沟槽102之间的间距不大于2.5μm。
其中，多个沟槽102为常规的沟槽，该沟槽102沿Z方向纵向延伸，贯穿发射区105、P型基区101并延伸至N型漂移区113内。
栅极结构位于沟槽102内，该栅极结构为常规的栅极结构，具体而言，可以包括：栅介质层103，栅介质层103覆盖沟槽102的底部和侧壁，栅介质层103的材料可以是各种常规的栅介质材料，例如氧化硅；栅多晶104，填充在沟槽102内且位于栅介质层103上，栅多晶104的材料可以是各种常规的栅极材料，例如多晶硅或掺杂的多晶硅。在所述栅多晶104上形成栅极(图中未示出)，所述栅多晶104与栅极电连接。
介质层106位于半导体层100上，覆盖P型基区101、发射区105上，以及沟槽102。在发射区105上方的介质层106中形成接触孔，接触孔的底部露出发射区105。
发射极107填充在接触孔内，使得发射区105经由发射极107电连接。
集电极110位于P型集电区109的背面，集电区110与集电区109电连接。集电极110包括金属导电材料，例如铝/钛/镍/银。
需要说明的是，图2仅仅示出了绝缘栅双极晶体管的局部部分，本领域技术人员应当了解，绝缘栅双极晶体管实际上包含了多个这样的局部部分。
绝缘栅双极晶体管包括电流引导区BA和电流扩展区SA，在电流引导区BA和电流扩展区SA中均形成有多个沟槽102。所述电流引导区BA自第一表面到第二表面(Z方向)的俯视形状包括菱形、矩形、圆形等。所述电流引导区与电流扩展区自所述第一表面到所述第二表面的俯视形状的面积之比为5％-50％。
在电流扩展区SA中，在所有沟槽102的底部周围设置有P型掺杂区112。其中，通过对沟槽102的底部进行不同能量和/或剂量的掺杂注入及后续的热过程形成P型掺杂区112，P型掺杂区112的结深可以为0.2μm-2μm，P型掺杂区112的掺杂浓度可以为8e15cm-3-1e18cm-3。P型掺杂区112的结深超过沟槽102的底部至少0.2μm。所述P型掺杂区112在第一方向上的(X方向)浓度非均匀分布。本发明实施例可以通过调节P型掺杂区112的第一方向上的浓度以及厚度方向上的浓度梯度分布改善绝缘栅双极晶体管的正向阻断特性，减小栅介质层电场，提高击穿电压。
其中，相邻沟槽102底部周围的P型埋层112可以在第一方向(X方向)上彼此接触实现连接，也可以彼此分隔。
图6示出了本发明第一实施例提供的绝缘栅双极晶体管电流引导区与电流扩展区在Z方向的分布示意图；图2为图6所示的绝缘栅双极晶体管沿AA’线的截面图。在电流引导区BA中的沟槽102的下方不存在P型掺杂区112；在电流扩展区SA中的沟槽102的下方存在P型掺杂区112。
参见图3，在电流引导区BA中，形成有第一场效应晶体管M1和第一寄生三极管T1。绝缘栅双极晶体管的发射极107作为第一场效应晶体管M1的源极，绝缘栅双极晶体管的N型发射区105a作为第一场效应晶体管M1的源区，绝缘栅双极晶体管的N型漂移区113作为第一场效应晶体管M1的漏区，绝缘栅双极晶体管的栅极作为第一场效应晶体管M1的栅极。绝缘栅双极晶体管的P型集电区109作为第一寄生三极管T1的发射区，绝缘栅双极晶体管的N型场截止层108和N型漂移区113作为第一寄生三极管T1的基区，绝缘栅双极晶体管的P型基区101作为第一寄生三极管T1的集电区。
在电流扩展区SA中，形成有第二场效应晶体管M2、第二寄生三极管T2和第三寄生三极管T3。绝缘栅双极晶体管的发射极107作为第二场效应晶体管M2的源极，绝缘栅双极晶体管的N型发射区105a作为第二场效应晶体管M2的源区，绝缘栅双极晶体管的N型掺杂区111作为第二场效应晶体管M2的漏区，绝缘栅双极晶体管的栅极作为第二场效应晶体管M2的栅极。绝缘栅双极晶体管的N型漂移区113和N型场截止层108作为第二寄生三极管T2的集电区，绝缘栅双极晶体管的P型掺杂区112作为第二寄生三极管T2的基区，绝缘栅双极晶体管的N型掺杂区111作为第二寄生三极管T2的发射区。绝缘栅双极晶体管的P型集电区109作为第三寄生三极管T3的发射区，绝缘栅双极晶体管的N型漂移区113、作为第三寄生三极管T3的基区，绝缘栅双极晶体管的P型掺杂区112作为第三寄生三极管T3的集电区。
需要说明的是，图3中第一场效应晶体管M1和第二场效应晶体管的位置也是有沟槽102的，为了示意清楚而未画出该位置的沟槽。同时，图3中电流引导区部分的N型漂移上方的横线仅为说明第一场效应晶体管M1漏区的位置，实际不存在。
所述绝缘栅双极晶体管的发射极107接低电位，所述绝缘栅双极晶体管的集电极110接高电位，第一场效应晶体管M1的栅极接第一控制电位，第二场效应晶体管M2的栅极接第二控制电位，其中，第一控制电位和第二控制电位可以相同也可以不同。
所述绝缘栅双极晶体管的栅极接高电位，所述第一场效应晶体管的第一控制电位及所述第二场效应晶体管的第二控制电位接高电位，当所述高电位大于第一场效应晶体管的阈值电压以及第二场效应晶体管的阈值电压时，所述电流引导区的电子从所述N型发射区105a经所述N型漂移区113流至所述P型集电区109，所述电流引导区的空穴从所述P型集电区109经所述N型漂移区113流至所述P型发射区105b，大量电子-空穴在所述N型漂移区113内复合，形成电流引导区电流，所述电流引导区导通，即所述电流引导区中的第一场效应晶体管和第一寄生三极管导通。
由于所述电流引导区中还存在部分没有与所述电流引导区的电子复合完的空穴流至所述电流扩展区的P型掺杂区112，随着流经P型掺杂区112的空穴电流不断增加，所述电流扩展区逐渐导通，即所述电流扩展区中的第二场效应晶体管M2、第二寄生三极管T2和第三寄生三极管T3导通，从而所述绝缘栅双极晶体管完全导通。
参见图3和图4，在绝缘栅双极晶体管开启瞬间，所述第二场效应晶体管M2开启，但与第二场效应晶体管M2的漏区连接的第二寄生三极管T2由于没有第二寄生三极管T2的基区注入电流而处于关断状态，第二场效应晶体管M2的源区的电子电流无法注入到绝缘栅双极晶体管的N型漂移区113，也不能触发第三寄生三极管T3的导通，无法向绝缘栅双极晶体管的N型漂移区113注入空穴，因此在绝缘栅双极晶体管开启瞬间，电流扩展区SA不导通；所述电流引导区很快实现导通，随着电流引导区BA中未复合完的空穴注入到电流扩展区SA的P型掺杂区112，第二寄生三极管T2的基区获得注入电流，第二寄生三极管T2导通，从第二场效应晶体管M2的源区注入的电子到达第二场效应晶体管M2的漏区，再通过第二寄生三极管T2的发射区注入到第二寄生三极管T2的集电区(N型漂移区113)，也就是第三寄生三极管T3的基区，这导致了所述第三寄生三极管T3的发射区向绝缘栅双极晶体管的N型漂移区113注入大量空穴；这些注入到绝缘栅双极晶体管的N型漂移区113的空穴与电子复合形成了电流扩展区SA的电流；在电流扩展区SA未被复合的部分空穴注入到绝缘栅双极晶体管的P型掺杂区112，即第二寄生三极管T2的基区，这增强了第二寄生三极管T2的导通能力，也就是增强了第二寄生三极管T2的发射区向第二寄生三极管T2的集电区注入电子的能力，增强绝缘栅双极晶体管的N型漂移区113的电导调制效应，降低了绝缘栅双极晶体管的导通损耗。
本发明实施例提供的绝缘栅双极晶体管在开启瞬间，由于电流扩展区SA引入P型掺杂区所带来的空穴分流作用，将有效降低位于电流引导区BA中沟槽102底部的空穴积累，从而抑制了位于电流引导区SA中沟槽102底部的电位急剧抬升；同时，由于P型掺杂区112的电位被控制在一个很小的波动范围内，从而也抑制了电流扩展区SA的沟槽102底部的P型掺杂区112的电位急剧抬升，参见图5；对沟槽102底部电位抬升的抑制减小了绝缘栅双极晶体管开启瞬间沟槽102产生的栅位移电流：
Figure BDA0002949236560000201
其中，Idis为栅位移电流；Cgc_ox为栅多晶104与集电极110之间的栅介质层103电容；dVA/dt为沟槽底部的电势随时间的变化率。
双脉冲测试电流栅极回路公式为：
Figure BDA0002949236560000202
其中，Ig为总的栅电流；Vin为栅驱动电压；VGE为栅多晶104与发射极107之间的电压；Rg为栅驱动电阻；Cge为栅多晶104与发射极107之间的寄生电容；dVge/dt为栅多晶104与发射极107之间的电压随时间的变化率；Cgc为栅多晶104与集电极110之间的寄生电容；dVgc/dt为栅多晶104与集电极110之间的电压随时间的变化率。
由于减小了绝缘栅双极晶体管中沟槽102底部的电位抬升所产生的栅位移电流，由双脉冲测试电流栅极回路公式可知，栅位移电流的减小可以有效增强栅驱动电阻Rg对器件dv/dt的控制能力，降低EMI噪声，提高器件的鲁棒性。
图7示出本发明第二实施例提供的绝缘栅双极晶体管的局部图；图8示出本发明第三实施例提供的绝缘栅双极晶体管的局部图；图9示出本发明第四实施例提供的绝缘栅双极晶体管的局部图。在第二实施例、第三实施例和第四实施例中，电流引导区BA与电流扩展区SA的面积之比((BA1+BA2+BA3+…+BAn)/(SA1+SA2+SA3+…+SAn))不同。其中，位于沟槽102下方的P型掺杂区112通过一定的热过程在第一方向上彼此接触实现连接，也可以彼此分隔。
图10-图12示出本发明各实施例提供的绝缘栅双极晶体管电流引导区BA与电流扩展区SA在Z方向的分布示意图。参见图10，绝缘栅双极晶体管包括一个电流引导区BA，其余均为电流扩展区SA，在电流扩展区SA的沟槽102下方设置有P型掺杂区112；在电流引导区BA的沟槽102下方不设置P型掺杂区112。电流引导区BA从发射区到集电区的纵向方向(Z方向)的俯视形状呈菱形。
参见图11，绝缘栅双极晶体管包括两个电流引导区BA，两个电流引导区BA自第一表面到第二表面(Z方向)的俯视形状呈菱形，且彼此隔离。
参见图12，绝缘栅双极晶体管包括多个电流引导区BA，多个电流引导区BA自第一表面到第二表面(Z方向)的俯视形状呈菱形，且彼此隔离。
本发明实施例中，电流引导区BA的排版方式不限于此，自第一表面到第二表面(Z方向)的俯视形状可以是菱形、矩形、圆形等；排列可以并行排列，也可以上下左右交错排列；所述电流引导区与电流扩展区自所述第一表面到所述第二表面的俯视形状的面积之比为5％-50％。
绝缘栅双极晶体管的抗短路能力以及开启时的dv/dt控制能力可以通过调节电流扩展区SA与电流引导区BA的面积之比得到进一步改善。电流扩展区SA所占比例越大，对器件dv/dt的控制能力越强，抗短路能力也越强。
本发明实施例还提供一种绝缘栅双极晶体管的制造方法，包括：
提供半导体层100，所述半导体层100具有相对的第一表面以及第二表面，所述第一表面和所述第二表面平行于由相互垂直的第一方向和第二方向界定的平面。
在所述半导体层100内形成沿所述半导体层100的厚度方向延伸的多个沟槽102，所述厚度方向为自所述第一表面向所述第二表面的延伸方向，所述厚度方向均与所述第一方向和所述第二方向垂直。
在本实施例中，每个沟槽102沿第一方向平行排列，并且沿第二方向延伸。
在所述多个沟槽102中形成栅极结构，该栅极结构包括栅介质层103和栅多晶104。
对所述半导体层100的正面进行离子注入，以在所述半导体层100中形成P型基区101。
对所述P型基区101进行离子注入，以在所述P型基区101上形成发射区105，所述发射区105包括P型发射区105b和N型发射区105a，所述P型发射区105b和所述N型发射区105a相邻。
对所述半导体层100的第二表面(背面)进行离子注入，以在所述半导体层100中形成N型场截止层108。所述N型场截止层108的结深为1μm～40μm，所述N型场截止层108的掺杂浓度包括5e15cm-3～5e17cm-3。
在所述N型场截止层108的下方进行离子注入，以在所述半导体层100中形成P型集电区109。
在所述电流扩展区SA中沟槽102的底部周围形成P型掺杂区112，所述电流引导区BA中沟槽102的底部周围不形成P型掺杂区112；以及在所述P型掺杂区与所述P型基区之间形成被沟槽隔断的N型掺杂区。
在本实施例中，形成P型掺杂区112包括：对所述沟槽102的底部进行不同能量和/或剂量的掺杂注入及后续的热过程形成所述P型掺杂区112。所述P型掺杂区112的结深超过所述沟槽102的底部至少0.2μm。所述P型掺杂区112沿第一方向上的浓度非均匀分布。
所述P型掺杂区112的结深为0.2μm～2μm。所述P型掺杂区112的掺杂浓度包括8e15cm-3～1e18cm-3。在所述电流扩展区SA中，相邻的所述沟槽102底部周围的所述P型掺杂区112在第一方向上彼此接触实现连接，也可以彼此分隔。
在所述发射区105上方形成发射极107以及在所述P型集电区109下方形成集电极110，所述发射极107与所述发射区105电连接，所述集电极110与所述P型集电区109电连接。
在本实施例中，在发射区105上方形成发射极107包括：形成位于所述半导体层100上的介质层106，所述介质层106覆盖所述P型基区101、所述发射区105以及所述多个沟槽102；对所述介质层106进行刻蚀以形成接触孔，所述接触孔的底部露出所述发射区105；在所述接触孔中形成发射极107。
所述绝缘栅双极晶体管的栅极接高电位，即所述第一场效应晶体管的第一控制电位及所述第二场效应晶体管的第二控制电位接高电位，当所述高电位大于第一场效应晶体管的阈值电压以及第二场效应晶体管的阈值电压时，所述电流引导区的电子从所述N型发射区105a经所述N型漂移区113流至所述P型集电区109，所述电流引导区的空穴从所述P型集电区109经所述N型漂移区113流至所述P型发射区105b，大量电子-空穴在所述N型漂移区113内复合，形成电流引导区电流，所述电流引导区导通，所述电流引导区中还存在部分没有与所述电流引导区的电子复合完的空穴流至所述电流扩展区的P型掺杂区112，随着流经P型掺杂区112的空穴电流不断增加，所述电流扩展区逐渐导通，从而所述绝缘栅双极晶体管完全导通。
在本实施例中，所述电流引导区BA自所述第一表面到所述第二表面的俯视形状包括菱形、矩形、圆形等。所述电流引导区与电流扩展区自所述第一表面到所述第二表面的俯视形状的面积之比为5％-50％。
本发明实施例提供的绝缘栅双极晶体管的制造方法，在电流扩展区的沟槽的底部周围形成P型掺杂区，可以减小绝缘栅双极晶体管中沟槽底部的电位抬升所产生的栅位移电流，从而有效增强栅驱动电阻对绝缘栅双极晶体管dv/dt的控制能力，降低EMI噪声，提高器件的鲁棒性。
依照本发明的实施例如上文所述，这些实施例并没有详尽叙述所有的细节，也不限制该发明仅为所述的具体实施例。显然，根据以上描述，可作很多的修改和变化。本说明书选取并具体描述这些实施例，是为了更好地解释本发明的原理和实际应用，从而使所属技术领域技术人员能很好地利用本发明以及在本发明基础上的修改使用。本发明仅受权利要求书及其全部范围和等效物的限制。

Claims (49)

1.一种绝缘栅双极晶体管，其特征在于，包括：
半导体层，具有相对的第一表面以及第二表面，所述第一表面和所述第二表面平行于由相互垂直的第一方向和第二方向界定的平面；
所述半导体层包括自第二表面向第一表面的延伸方向上依次堆叠的P型集电区、N型场截止层、N型漂移区、P型基区以及发射区，所述发射区包括P型发射区与N型发射区，所述P型发射区与所述N型发射区相邻；
多个沟槽，位于所述半导体层内，沿所述半导体层的厚度方向延伸，所述厚度方向为自所述第一表面向所述第二表面的延伸方向，所述厚度方向与所述第一方向和所述第二方向均垂直；
栅极结构，位于所述多个沟槽中，所述栅极结构包括栅介质层和栅多晶；
栅极，与所述栅多晶电连接；
发射极，与所述发射区电连接；
集电极，与所述P型集电区电连接；
所述绝缘栅双极晶体管包括电流引导区和电流扩展区，所述电流扩展区中沟槽的底部周围设置有P型掺杂区；
以及所述P型掺杂区与所述P型基区之间被沟槽隔断的N型掺杂区；
所述绝缘栅双极晶体管的栅极接高电位，当所述高电位大于绝缘栅双极晶体管的阈值电压时，所述电流引导区的电子从所述N型发射区经所述N型漂移区流至所述P型集电区，所述电流引导区的空穴从所述P型集电区经所述N型漂移区流至所述P型发射区，大量电子-空穴在所述N型漂移区内复合，形成电流引导区电流，所述电流引导区导通，所述电流引导区中还存在部分没有与所述电流引导区的电子复合完的空穴流至所述电流扩展区的P型掺杂区，随着流经所述电流扩展区的P型掺杂区的空穴电流不断增加，所述电流扩展区逐渐导通，从而所述绝缘栅双极晶体管完全导通。
2.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述电流引导区中沟槽的底部周围不设置P型掺杂区。
3.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述电流引导区包括：
第一场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第一场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第一场效应晶体管的源区，所述绝缘栅双极晶体管的N型漂移区为所述第一场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第一场效应晶体管的栅极；
第一寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第一寄生三极管的发射区，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第一寄生三极管的基区，所述绝缘栅双极晶体管的P型基区为所述第一寄生三极管的集电区。
4.根据权利要求3所述的绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管的发射极接低电位，所述绝缘栅双极晶体管的集电极接高电位；
所述第一场效应晶体管的栅极接第一控制电位。
5.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述电流扩展区包括：
第二场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第二场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第二场效应晶体管的源区，所述绝缘栅双极晶体管的N型掺杂区为所述第二场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第二场效应晶体管的栅极；
第二寄生三极管，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第二寄生三极管的集电区，所述绝缘栅双极晶体管的P型掺杂区为所述第二寄生三极管的基区，所述绝缘栅双极晶体管的N型掺杂区为所述第二寄生三极管的发射区；
第三寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第三寄生三极管的发射区，所述绝缘栅双极晶体管的N型漂移区为所述第三寄生三极管的基区，所述绝缘栅双极晶体管的P型掺杂区为所述第三寄生三极管的集电区。
6.根据权利要求5所述的绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管的发射极接低电位，所述绝缘栅双极晶体管的集电极接高电位；所述第二场效应晶体管的栅极接第二控制电位。
7.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述电流引导区包括：
第一场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第一场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第一场效应晶体管的源区，所述绝缘栅双极晶体管的N型漂移区为所述第一场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第一场效应晶体管的栅极；
第一寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第一寄生三极管的发射区，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第一寄生三极管的基区，所述绝缘栅双极晶体管的P型基区为所述第一寄生三极管的集电区；
所述电流扩展区包括：
第二场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第二场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第二场效应晶体管的源区，所述绝缘栅双极晶体管的N型掺杂区为所述第二场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第二场效应晶体管的栅极；
第二寄生三极管，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第二寄生三极管的集电区，所述绝缘栅双极晶体管的P型掺杂区为所述第二寄生三极管的基区，所述绝缘栅双极晶体管的N型掺杂区为所述第二寄生三极管的发射区；
第三寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第三寄生三极管的发射区，所述绝缘栅双极晶体管的N型漂移区为所述第三寄生三极管的基区，所述绝缘栅双极晶体管的P型掺杂区为所述第三寄生三极管的集电区；
所述绝缘栅双极晶体管的发射极接低电位，所述绝缘栅双极晶体管的集电极接高电位；
所述第一场效应晶体管的栅极接第一控制电位，所述第二场效应晶体管的栅极接第二控制电位。
8.根据权利要求7所述的绝缘栅双极晶体管，其特征在于，所述绝缘栅双极晶体管的栅极接高电位，即所述第一场效应晶体管的第一控制电位及所述第二场效应晶体管的第二控制电位接高电位，当所述高电位大于第一场效应晶体管的阈值电压以及第二场效应晶体管的阈值电压时，所述电流引导区的电子从所述绝缘栅双极晶体管的N型发射区经所述绝缘栅双极晶体管的N型漂移区流至所述绝缘栅双极晶体管的P型集电区，所述电流引导区的空穴从所述绝缘栅双极晶体管的P型集电区经所述绝缘栅双极晶体管的N型漂移区流至所述绝缘栅双极晶体管的P型发射区，大量电子-空穴在所述绝缘栅双极晶体管的N型漂移区内复合，形成电流引导区电流，所述电流引导区中的第一场效应晶体管和第一寄生三极管导通，
所述电流引导区中还存在部分没有与所述电流引导区的电子复合完的空穴流至所述电流扩展区的P型掺杂区，随着流经所述电流扩展区的P型掺杂区的空穴电流不断增加，所述电流扩展区中的第二场效应晶体管、第二寄生三极管和第三寄生三极管导通，从而所述绝缘栅双极晶体管完全导通。
9.根据权利要求8所述的绝缘栅双极晶体管，其特征在于，在所述绝缘栅双极晶体管开启瞬间，所述第二场效应晶体管开启，但与所述第二场效应晶体管的漏区相接的第二寄生三极管由于没有第二寄生三极管的基区注入电流而处于关断状态，第二场效应晶体管的源区电子电流无法注入到所述绝缘栅双极晶体管的N型漂移区，也不能触发所述第三寄生三极管的导通，无法向所述绝缘栅双极晶体管的N型漂移区注入空穴，因此在所述绝缘栅双极晶体管开启瞬间，所述电流扩展区不导通；
所述电流引导区很快实现导通，随着所述电流引导区未复合完的空穴注入到所述电流扩展区的P型掺杂区，所述第二寄生三极管的基区获得注入电流，所述第二寄生三极管导通，从所述第二场效应晶体管的源区注入的电子到达所述第二场效应晶体管的漏区，再通过所述第二寄生三极管的发射区注入到所述第二寄生三极管的集电区，即所述绝缘栅双极晶体管的N型漂移区，也是第三寄生三极管的基区，导致了所述第三寄生三极管的发射区向所述绝缘栅双极晶体管的N型漂移区注入大量空穴；这些注入到所述绝缘栅双极晶体管的N型漂移区的空穴与电子复合形成了所述电流扩展区的电流。
10.根据权利要求8所述的绝缘栅双极晶体管，其特征在于，在所述电流扩展区未被复合的部分空穴注入到所述P型掺杂区，即所述第二寄生三极管的基区，这增强了第二寄生三极管的导通能力，也就是增强了第二寄生三极管发射极向第二寄生三极管集电极注入电子的能力。
11.根据权利要求7所述的绝缘栅双极晶体管，其特征在于，所述第一控制电位和所述第二控制电位相同或不同。
12.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，对所述沟槽的底部进行不同能量和/或剂量的掺杂注入及后续的热过程形成所述P型掺杂区。
13.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述P型掺杂区的结深超过所述沟槽的底部至少0.2μm。
14.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，每个所述沟槽沿第一方向平行排列，并且沿第二方向延伸。
15.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述P型掺杂区沿第一方向上的浓度非均匀分布。
16.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，在所述电流扩展区中，相邻的所述沟槽底部周围的所述P型掺杂区在第一方向上彼此接触实现连接。
17.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，在所述电流扩展区中，相邻的所述沟槽底部周围的所述P型掺杂区在第一方向上彼此分隔。
18.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述电流引导区自所述第一表面到所述第二表面的俯视形状包括菱形、矩形、圆形等。
19.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述电流引导区与电流扩展区自所述第一表面到所述第二表面的俯视形状的面积之比为5％-50％。
20.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述N型掺杂区的浓度大于等于所述N型漂移区的浓度。
21.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述P型掺杂区的结深为0.2μm～2μm。
22.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述P型掺杂区的掺杂浓度为8e15cm-3～1e18cm-3。
23.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述N型场截止层的结深为1μm～40μm，所述N型场截止层的掺杂浓度为5e15cm-3～5e17cm-3。
24.根据权利要求1所述的绝缘栅双极晶体管，其特征在于，所述N型漂移区具有朝向半导体层第一表面的正面和朝向半导体层第二表面的背面；
所述N型场截止层与所述N型漂移区的背面直接接触；
所述P型集电区与所述N型场截止层的背面直接接触；
所述P型集电极与所述P型集电区的背面直接电接触；
所述P型基区位于所述发射区下方，与所述N型发射区以及P型发射区的背面直接接触；
所述多个沟槽从所述半导体层的表面沿厚度方向延伸至所述漂移区内；
所述发射区位于所述P型基区上，以及位于部分沟槽的两侧或一侧；
所述发射极与所述发射区的正面直接电接触。
25.一种绝缘栅双极晶体管的制造方法，其特征在于，所述绝缘栅双极晶体管包括电流引导区和电流扩展区，所述制造方法包括：
提供半导体层，所述半导体层具有相对的第一表面以及第二表面，所述第一表面和所述第二表面平行于由相互垂直的第一方向和第二方向界定的平面；
在所述半导体层内形成沿所述半导体层的厚度方向延伸的多个沟槽，所述厚度方向为自所述第一表面向所述第二表面的延伸方向，所述厚度方向均与所述第一方向和所述第二方向垂直；
在所述多个沟槽中形成栅极结构，所述栅极结构包括栅介质层和栅多晶；
对所述半导体层的正面进行离子注入，以在所述半导体层中形成P型基区；
对所述P型基区进行离子注入，以在所述P型基区上形成发射区，所述发射区包括P型发射区和N型发射区，所述P型发射区和所述N型发射区相邻；
对所述半导体层的第二表面进行离子注入，以在所述半导体层中形成N型场截止层；
在所述N型场截止层的下方进行离子注入，以在所述半导体层中形成P型集电区；
在所述电流扩展区中沟槽的底部周围形成P型掺杂区；
在所述P型掺杂区与所述P型基区之间形成被沟槽隔断的N型掺杂区；
在所述沟槽上方形成栅极、在所述发射区上方形成发射极以及在所述P型集电区下方形成集电极，所述栅极与所述栅多晶电连接，所述发射极与所述发射区电连接，所述集电极与所述P型集电区电连接；
所述绝缘栅双极晶体管的栅极接高电位，当所述高电位大于绝缘栅双极晶体管的阈值电压时，所述电流引导区的电子从所述N型发射区经所述N型漂移区流至所述P型集电区，所述电流引导区的空穴从所述P型集电区经所述N型漂移区流至所述P型发射区，大量电子-空穴在所述N型漂移区内复合，形成电流引导区电流，所述电流引导区导通，所述电流引导区中还存在部分没有与所述电流引导区的电子复合完的空穴流至所述电流扩展区的P型掺杂区，随着流经所述电流扩展区的P型掺杂区的空穴电流不断增加，所述电流扩展区逐渐导通，从而所述绝缘栅双极晶体管完全导通。
26.根据权利要求25所述的制造方法，其特征在于，所述电流引导区中沟槽的底部周围不形成P型掺杂区。
27.根据权利要求25所述的制造方法，其特征在于，所述电流引导区包括：
第一场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第一场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第一场效应晶体管的源区，所述绝缘栅双极晶体管的N型漂移区为所述第一场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第一场效应晶体管的栅极；
第一寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第一寄生三极管的发射区，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第一寄生三极管的基区，所述绝缘栅双极晶体管的P型基区为所述第一寄生三极管的集电区。
28.根据权利要求27所述的制造方法，其特征在于，，所述绝缘栅双极晶体管的发射极接低电位，所述绝缘栅双极晶体管的集电极接高电位；
所述第一场效应晶体管的栅极接第一控制电位。
29.根据权利要求25所述的制造方法，其特征在于，所述电流扩展区包括：
第二场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第二场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第二场效应晶体管的源区，所述绝缘栅双极晶体管的N型掺杂区为所述第二场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第二场效应晶体管的栅极；
第二寄生三极管，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第二寄生三极管的集电区，所述绝缘栅双极晶体管的P型掺杂区为所述第二寄生三极管的基区，所述N型掺杂区为所述第二寄生三极管的发射区；
第三寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第三寄生三极管的发射区，所述绝缘栅双极晶体管的N型漂移区为所述第三寄生三极管的基区，所述绝缘栅双极晶体管的P型掺杂区为所述第三寄生三极管的集电区。
30.根据权利要求29所述的制造方法，其特征在于，所述绝缘栅双极晶体管的发射极接低电位，所述绝缘栅双极晶体管的集电极接高电位；所述第二场效应晶体管的栅极接第二控制电位。
31.根据权利要求25所述的制造方法，其特征在于，所述电流引导区包括：
第一场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第一场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第一场效应晶体管的源区，所述绝缘栅双极晶体管的N型漂移区为所述第一场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第一场效应晶体管的栅极；
第一寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第一寄生三极管的发射区，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第一寄生三极管的基区，所述绝缘栅双极晶体管的P型基区为所述第一寄生三极管的集电区；
所述电流扩展区包括：
第二场效应晶体管，所述绝缘栅双极晶体管的发射极为所述第二场效应晶体管的源极，所述绝缘栅双极晶体管的N型发射区为所述第二场效应晶体管的源区，所述绝缘栅双极晶体管的N型掺杂区为所述第二场效应晶体管的漏区，所述绝缘栅双极晶体管的栅极为所述第二场效应晶体管的栅极；
第二寄生三极管，所述绝缘栅双极晶体管的N型场截止层和N型漂移区为所述第二寄生三极管的集电区，所述绝缘栅双极晶体管的P型掺杂区为所述第二寄生三极管的基区，所述绝缘栅双极晶体管的N型掺杂区为所述第二寄生三极管的发射区；
第三寄生三极管，所述绝缘栅双极晶体管的P型集电区为所述第三寄生三极管的发射区，所述绝缘栅双极晶体管的N型漂移区为所述第三寄生三极管的基区，所述绝缘栅双极晶体管的P型掺杂区为所述第三寄生三极管的集电区；
所述绝缘栅双极晶体管的发射极接低电位，所述绝缘栅双极晶体管的集电极接高电位；
所述第一场效应晶体管的栅极接第一控制电位，所述第二场效应晶体管的栅极接第二控制电位。
32.根据权利要求31所述的制造方法，其特征在于，所述绝缘栅双极晶体管的栅极接高电位，即所述第一场效应晶体管的第一控制电位及所述第二场效应晶体管的第二控制电位接高电位，当所述高电位大于第一场效应晶体管的阈值电压以及第二场效应晶体管的阈值电压时，所述电流引导区的电子从所述绝缘栅双极晶体管的N型发射区经所述绝缘栅双极晶体管的N型漂移区流至所述绝缘栅双极晶体管的P型集电区，所述电流引导区的空穴从所述绝缘栅双极晶体管的P型集电区经所述绝缘栅双极晶体管的N型漂移区流至所述绝缘栅双极晶体管的P型发射区，大量电子-空穴在所述绝缘栅双极晶体管的N型漂移区内复合，形成电流引导区电流，所述电流引导区中的第一场效应晶体管和第一寄生三极管导通，
所述电流引导区中还存在部分没有与所述电流引导区的电子复合完的空穴流至所述电流扩展区的P型掺杂区，随着流经所述电流扩展区的P型掺杂区的空穴电流不断增加，所述电流扩展区中的第二场效应晶体管、第二寄生三极管和第三寄生三极管导通，从而所述绝缘栅双极晶体管完全导通。
33.根据权利要求32所述的制造方法，其特征在于，在所述绝缘栅双极晶体管开启瞬间，所述第二场效应晶体管开启，但与所述第二场效应晶体管的漏区相接的第二寄生三极管由于没有第二寄生三极管的基区注入电流而处于关断状态，第二场效应晶体管的源区电子电流无法注入到所述绝缘栅双极晶体管的N型漂移区，也不能触发所述第三寄生三极管的导通，无法向所述绝缘栅双极晶体管的N型漂移区注入空穴，因此在所述绝缘栅双极晶体管开启瞬间，所述电流扩展区不导通；
所述电流引导区很快实现导通，随着所述电流引导区未复合完的空穴注入到所述电流扩展区的P型掺杂区，所述第二寄生三极管的基区获得注入电流，所述第二寄生三极管导通，从所述第二场效应晶体管的源区注入的电子到达所述第二场效应晶体管的漏区，再通过所述第二寄生三极管的发射区注入到所述第二寄生三极管的集电区，即所述绝缘栅双极晶体管的N型漂移区，也是第三寄生三极管的基区，导致了所述第三寄生三极管的发射区向所述绝缘栅双极晶体管的N型漂移区注入大量空穴；这些注入到所述绝缘栅双极晶体管的N型漂移区的空穴与电子复合形成了所述电流扩展区的电流。
34.根据权利要求32所述的制造方法，其特征在于，在所述电流扩展区未被复合的部分空穴注入到所述P型掺杂区，即所述第二寄生三极管的基区，这增强了第二寄生三极管的导通能力，也就是增强了第二寄生三极管发射极向第二寄生三极管集电极注入电子的能力。
35.根据权利要求31所述的制造方法，其特征在于，所述第一控制电位和所述第二控制电位相同或不同。
36.根据权利要求25所述的制造方法，其特征在于，形成P型掺杂区包括：
对所述沟槽的底部进行不同能量和/或剂量的掺杂注入及后续的热过程形成所述P型掺杂区。
37.根据权利要求25所述的制造方法，其特征在于，所述P型掺杂区的结深超过所述沟槽的底部至少0.2μm。
38.根据权利要求25所述的制造方法，其特征在于，每个所述沟槽沿第一方向平行排列，并且沿第二方向延伸。
39.根据权利要求25所述的制造方法，其特征在于，所述P型掺杂区沿第一方向上的浓度非均匀分布。
40.根据权利要求25所述的制造方法，其特征在于，在所述电流扩展区中，相邻的所述沟槽底部周围的所述P型掺杂区在第一方向上彼此接触实现连接。
41.根据权利要求25所述的制造方法，其特征在于，在所述电流扩展区中，相邻的所述沟槽底部周围的所述P型掺杂区在第一方向上彼此分隔。
42.根据权利要求25所述的制造方法，其特征在于，所述电流引导区自所述第一表面到所述第二表面的俯视形状包括菱形、矩形、圆形等。
43.根据权利要求25所述的制造方法，其特征在于，所述电流引导区与电流扩展区自所述第一表面到所述第二表面的俯视形状的面积之比为5％-50％。
44.根据权利要求25所述的制造方法，其特征在于，所述N型掺杂区浓度大于等于所述P型掺杂区下方的N型漂移区的浓度。
45.根据权利要求25所述的制造方法，其特征在于，所述P型掺杂区的结深为0.2μm～2μm。
46.根据权利要求25所述的制造方法，其特征在于，所述P型掺杂区的掺杂浓度为8e15cm-3～1e18cm-3。
47.根据权利要求25所述的制造方法，其特征在于，所述N型场截止层的结深为1μm～40μm，所述N型场截止层的掺杂浓度包括5e15cm-3～5e17cm-3。
48.根据权利要求25所述的制造方法，其特征在于，在发射区上方形成发射极包括：
形成位于所述半导体层上的介质层，所述介质层覆盖所述P型基区、所述发射区以及所述多个沟槽的介质层；
对所述介质层进行刻蚀以形成接触孔，所述接触孔的底部露出所述发射区；
在所述接触孔中形成发射极。
49.根据权利要求25所述的制造方法，其特征在于，所述N型漂移区具有朝向半导体层第一表面的正面和朝向半导体层第二表面的背面；
所述N型场截止层与所述N型漂移区的背面直接接触；
所述P型集电区与所述N型场截止层的背面直接接触；
所述P型集电极与所述P型集电区的背面直接电接触；
所述P型基区位于所述发射区下方，与所述N型发射区以及P型发射区的背面直接接触；
所述多个沟槽从所述半导体层的表面沿厚度方向延伸至所述漂移区内；
所述发射区位于所述P型基区上，以及位于部分沟槽的两侧或一侧；
所述发射极与所述发射区的正面直接电接触。
CN202110204311.XA 2021-02-23 2021-02-23 绝缘栅双极晶体管及其制造方法 Active CN113054012B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
CN202110204311.XA CN113054012B (zh) 2021-02-23 2021-02-23 绝缘栅双极晶体管及其制造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
CN202110204311.XA CN113054012B (zh) 2021-02-23 2021-02-23 绝缘栅双极晶体管及其制造方法

Publications (2)

Publication Number Publication Date
CN113054012A true CN113054012A (zh) 2021-06-29
CN113054012B CN113054012B (zh) 2021-12-03

Family

ID=76509362

Family Applications (1)

Application Number Title Priority Date Filing Date
CN202110204311.XA Active CN113054012B (zh) 2021-02-23 2021-02-23 绝缘栅双极晶体管及其制造方法

Country Status (1)

Country Link
CN (1) CN113054012B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116884994A (zh) * 2023-09-08 2023-10-13 深圳芯能半导体技术有限公司 一种可降低vf的igbt芯片及其制作方法

Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050156201A1 (en) * 2004-01-21 2005-07-21 Kabushiki Kaisha Toshiba Semiconductor device
JP2006093459A (ja) * 2004-09-24 2006-04-06 Toyota Motor Corp トレンチゲート型半導体装置およびその製造方法
JP2006202940A (ja) * 2005-01-20 2006-08-03 Toyota Motor Corp 半導体装置およびその製造方法
CN102792448A (zh) * 2010-03-09 2012-11-21 富士电机株式会社 半导体器件
US20140183620A1 (en) * 2012-12-28 2014-07-03 Toyota Jidosha Kabushiki Kaisha Semiconductor device
US20160329422A1 (en) * 2013-12-26 2016-11-10 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device manufacturing method and insulated gate type semiconductor device
CN106252396A (zh) * 2015-06-03 2016-12-21 瑞萨电子株式会社 半导体器件及其制造方法
CN107623027A (zh) * 2017-10-20 2018-01-23 电子科技大学 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法
JP2019024133A (ja) * 2012-08-21 2019-02-14 ローム株式会社 半導体装置
CN109585540A (zh) * 2018-12-04 2019-04-05 电子科技大学 一种具有载流子存储层的平面栅igbt器件
CN109728084A (zh) * 2018-12-04 2019-05-07 电子科技大学 一种具有深槽电场屏蔽结构的平面栅igbt器件

Patent Citations (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20050156201A1 (en) * 2004-01-21 2005-07-21 Kabushiki Kaisha Toshiba Semiconductor device
JP2006093459A (ja) * 2004-09-24 2006-04-06 Toyota Motor Corp トレンチゲート型半導体装置およびその製造方法
JP2006202940A (ja) * 2005-01-20 2006-08-03 Toyota Motor Corp 半導体装置およびその製造方法
CN102792448A (zh) * 2010-03-09 2012-11-21 富士电机株式会社 半导体器件
JP2019024133A (ja) * 2012-08-21 2019-02-14 ローム株式会社 半導体装置
US20140183620A1 (en) * 2012-12-28 2014-07-03 Toyota Jidosha Kabushiki Kaisha Semiconductor device
US20160329422A1 (en) * 2013-12-26 2016-11-10 Toyota Jidosha Kabushiki Kaisha Insulated gate type semiconductor device manufacturing method and insulated gate type semiconductor device
CN106252396A (zh) * 2015-06-03 2016-12-21 瑞萨电子株式会社 半导体器件及其制造方法
CN107623027A (zh) * 2017-10-20 2018-01-23 电子科技大学 一种沟槽栅电荷储存型绝缘栅双极型晶体管及其制造方法
CN109585540A (zh) * 2018-12-04 2019-04-05 电子科技大学 一种具有载流子存储层的平面栅igbt器件
CN109728084A (zh) * 2018-12-04 2019-05-07 电子科技大学 一种具有深槽电场屏蔽结构的平面栅igbt器件

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN116884994A (zh) * 2023-09-08 2023-10-13 深圳芯能半导体技术有限公司 一种可降低vf的igbt芯片及其制作方法

Also Published As

Publication number Publication date
CN113054012B (zh) 2021-12-03

Similar Documents

Publication Publication Date Title
US9478614B2 (en) Semiconductor device
USRE47198E1 (en) Power semiconductor device
US10319844B2 (en) Semiconductor device
US6051850A (en) Insulated gate bipolar junction transistors having built-in freewheeling diodes therein
US7932583B2 (en) Reduced free-charge carrier lifetime device
US7696600B2 (en) IGBT device and related device having robustness under extreme conditions
CN110797403B (zh) 一种rc-igbt半导体装置
CN109768080B (zh) 一种具有mos控制空穴通路的igbt器件
JPH11345969A (ja) 電力用半導体装置
CN109888007B (zh) 具有二极管钳位载流子存储层的soi ligbt器件
US20140061719A1 (en) Mos type semiconductor device
CN111834449B (zh) 一种具有背面双mos结构的快速关断rc-igbt器件
US5936267A (en) Insulated gate thyristor
CN109686788B (zh) 一种具有载流子存储层的槽栅igbt器件
CN113054012B (zh) 绝缘栅双极晶体管及其制造方法
KR20150061202A (ko) 전력 반도체 소자
CN110504305B (zh) 一种具有自偏置pmos钳位载流子存储层的SOI-LIGBT器件
CN109686787B (zh) 一种利用二极管钳位的具有载流子存储层的igbt器件
US11631666B2 (en) Semiconductor device
WO2022252654A1 (zh) 逆导型横向绝缘栅双极型晶体管
US20150187922A1 (en) Power semiconductor device
KR20150069117A (ko) 전력 반도체 소자
US9209287B2 (en) Power semiconductor device
CN112736134A (zh) 碳化硅pnpn晶闸管注入型igbt器件
JP4136503B2 (ja) 絶縁ゲートバイポーラトランジスタ

Legal Events

Date Code Title Description
PB01 Publication
PB01 Publication
SE01 Entry into force of request for substantive examination
SE01 Entry into force of request for substantive examination
GR01 Patent grant
GR01 Patent grant