JP2010232627A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、かつ、高いターンオフ耐量を有し、ゲートしきい値電圧の設計・制御性を同時に向上させた半導体装置およびその製造方法の提供。
【解決手段】複数のストライプ状平面形状を有するトレンチ７間に配置され、チャネル領域２と半導体基板１からなる基板層１との間に、該基板層１より高濃度ｎ型で面方向では前記トレンチ７の側壁側で高濃度、該トレンチ７から離れるにつれて低濃度になる不純物濃度分布を有するチャネル変形領域８を備えている半導体装置。
【選択図】 図２８

Description

この発明は、半導体装置およびその製造方法に関する。さらに詳しくは、トレンチゲート構造を有する低オン電圧でかつ高破壊耐量のパワー半導体装置およびその製造方法に関する。
パワー半導体デバイスの中で、ＩＧＢＴはＭＯＳゲートによる電圧駆動ゆえの制御性の簡便さおよびバイポーラ動作ゆえの飽和電圧の低さから、その適用範囲を広げている。パワー半導体デバイスは無接点スイッチとして使用されるため、発生損失が小さいことが望ましく、低飽和電圧化、低スイッチング損失化が進展している。パワー半導体デバイスの飽和電圧とスイッチング（ターンオフ）損失にはトレードオフの関係があることが知られており、一般的に、飽和電圧−ターンオフ損失トレードオフ特性（以降、単にトレードオフ特性）と呼ばれ、パワーデバイスの発生損失の指標となっており、これを改善する要求がある。さらに、スイッチとしての機能を失わないように、破壊耐量を高くする必要性もある。特に、近年では、電磁ノイズの低減に対する要求も大きくなっており、特にターンオン時のソフトスイッチング化が重要となっている。
このような従来の一般的なトレンチ型ＩＧＢＴの構造について、図２６を参照して説明する。図２６は、シリコン基板表面におけるパターンがストライプ状のトレンチゲートを有するｎチャネル型ＩＧＢＴを、シリコン基板面に垂直な方向であって、トレンチゲートを横切る方向に切断した断面図である。なお、以降、参照する本書に添付のトレンチ型ＩＧＢＴの断面図はすべて、図面を細部まで見易くする観点で、寸法的にはデフォルメされている。図２６では、低濃度のｎ型半導体基板層（ｎ型ベース層）１の一方の主面側にｐ型チャネル領域２を、他方の主面側にｐ型で高濃度のコレクタ層１２を備え、このｐ型チャネル領域２の表面層にさらに選択的にｎ+型エミッタ領域４を備えている。また、ｎ+型エミッタ領域４の表面からｐ型チャネル領域２を貫通してｎ型半導体基板層（ｎ型ベース層）１に達するトレンチ７を有する。トレンチ７内にはゲート絶縁膜５を介して高濃度ポリシリコンからなるゲート電極６が埋め込まれている。ただし、製造方法としては、先にｐ型チャネル領域２の表面から前記トレンチ７が形成され、トレンチ７内にゲート絶縁膜５とゲート電極６となる高濃度ポリシリコンが充填された後に、ｎ+型エミッタ領域４が形成される。
このゲート電極６の上部には層間絶縁膜９が被覆されている。さらに、この層間絶縁膜９の表面上にはＡｌなどの金属膜からなるエミッタ電極２０が被覆される。このエミッタ電極は前記層間絶縁膜９に設けられる開口部により、前記ｎ+型エミッタ領域４表面とｐ型チャネル領域２表面に共通に導電接触する構成となっている。
多くの場合、トレンチ型ＩＧＢＴには、ラッチアップ耐量の向上を図るためにｐ型チャネル領域２の表面層の一部に高濃度ｐ+型ボディ領域３が形成される。さらに、低濃度のｎ型半導体基板層（ｎ型ベース層）１と高濃度ｐ型コレクタ層１２の間に、ｎ型ベース層１の厚さを薄くしてオン電圧を低減するために中濃度のｎ型層（ＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層１１と言うこともある）が設けられる場合もある。さらに、エミッタ電極２０上にパッシベーション膜としてチッ化膜やアモルファスシリコン膜あるいはポリイミド膜が形成されることがあるが、前記図２６では省略されている。また、ｐ型コレクタ層１２表面には金属膜からなるコレクタ電極２１が被覆される。
以下、前記図２６に示すトレンチ型ＩＧＢＴをオン状態にする動作について説明する。オフ状態のエミッタ電極２０とコレクタ電極２１間において、エミッタ電極２０をアース接続し、これよりも高い電圧をコレクタ電極２１に印加した場合、ｎ型ベース層１−ｐ型チャネル領域２間の逆バイアス接合により、その逆耐電圧以下では阻止状態となるが、この状態でゲート電極６に閾値電圧より高い電圧を印加すると、ゲート駆動回路（図示せず）よりゲート抵抗を介してゲート電極６には電荷が蓄積され始める。同時にトレンチ７内壁のｎ+型エミッタ領域４とｎ型ベース層１との間にあって、ゲート酸化膜５を介してゲート電極６に対向するｐ型チャネル領域２の表面領域にはｎ型に反転したｎチャネル（図示せず）が形成される。このｎチャネルが形成されると、このｎチャネルを通る通路では前記逆バイアス接合が消えるので、電子がエミッタ電極２０から、ｎ+型エミッタ領域４、ｐ型チャネル領域２の反転したｎチャネルを通り、ｎ型ベース層１に注入される。ｎ型ベース層１に電子が注入されると、ｐ型コレクタ層１２とｎ型ベース層１とのｐｎ接合は順バイアスされて、ｐ型コレクタ層１２からｎ型ベース層１へ少数キャリアである正孔が注入される。ｎ型ベース層１に正孔が注入されると、ｎ型ベース層１においてキャリアについての中性条件を保つために多数キャリアである電子濃度が高くなるという、いわゆる、伝導度変調がおきてｎ型ベース層１の抵抗が低くなる。この時のトレンチ型ＩＧＢＴのコレクタ電極２１−エミッタ電極２０間に流れる電流による電圧降下は、ｐコレクタ層１２とｎ+エミッタ層４よりなるダイオードのオン電圧と同程度になることが理想的なＩＧＢＴのオン電圧である。
次にＩＧＢＴをオン状態からオフ状態にすることは、エミッタ電極２０とゲート電極６間の電圧をしきい値以下にすることによりなされる。すると、ゲート電極６に蓄積されていた電荷はゲート抵抗を介してゲート駆動回路へ放電され、ｎ型に反転していたｎチャネルがｐ型に戻り、ｎチャネルが無くなるので、電子の供給が止まり、同時にコレクタ層１２からの正孔の注入も無くなる。しかし、電流としては、ｎ型ベース層１内に蓄積されていた電子と正孔がそれぞれコレクタ電極２１とエミッタ電極２０に掃き出されるか、互いに再結合することにより消滅するまで流れ、前記蓄積電子と正孔の消滅後に電流は無くなりオフ状態となる。
このトレンチ型ＩＧＢＴのオン電圧とスイッチング特性との間のトレードオフ特性を改善するものとして、エミッタ電極側の蓄積キャリアの濃度を増加させる構造（ＩＥＧＴ（ＩＮＪＥＣＴＩＯＮ ＥＮＨＡＮＣＥＤ ＧＡＴＥ ＢＩＰＯＬＡＲ ＴＲＡＮＳＩＳＴＯＲ））などを含め、さまざまな改善構造が提案されている。たとえば、特許文献１の図３（本書に添付の図２５に相当）と同文献１の図４０（本書に添付の図２７に相当）では、エミッタ電極側の蓄積キャリアの濃度を増加させるために、ｐ型チャネル領域２と半導体基板層１（以降基板層と略記することもある）の間に該基板層１より高濃度のｎ型領域８０を形成する構造を公開している。
これらの公知のトレンチ型ＩＧＢＴでは、前記ｎ型領域８０を設けることで、オン状態でのｐ型チャネル領域２直下の電子、正孔濃度を高くすることが可能となり、オン電圧を低くすることが可能であり、オン電圧−ターンオフ損失トレードオフ特性の改善が可能であるとされている。
また、前述のトレンチ型ＩＧＢＴとは製造プロセスが異なるが、ゲートしきい値電圧のバラツキを抑制するために、トレンチ間のｐ型チャネル領域と半導体基板層の間に設けられるｎ型領域（ＣＳ（Ｃａｒｒｉｅｒ Ｓｔｏｒｅｄ）層）に関し、基板面に水平な方向の不純物濃度について、トレンチ間の中央部の濃度をトレンチ近傍の濃度より高濃度にする構造のトレンチ型ＩＧＢＴに関する技術が発表されている（特許文献２）。
他の例としては、特許文献３の図１に示されるフローティング層を有するトレンチ型ＩＧＢＴ構造によってエミッタ電極側の蓄積キャリアの濃度を増加させてトレードオフ特性を改善するトレンチ型ＩＧＢＴが知られている。
また、フローティング層の存在によって、オフ時（印加電圧阻止時）におけるシリコン基板内の電界分布が不均一となり耐圧が低下するため、基板厚さを厚くすることによって耐圧を確保する構造のトレンチ型ＩＧＢＴが公開されている（特許文献３）。その結果、オン電圧とスイッチング特性との間のトレードオフ特性の改善に限界があるとされる。さらに、前述の耐圧低下を改善する公知例としては、フローティング層の深さをトレンチの深さより深くする構造が提案されている（特許文献４）。
特開平８−３１６４７９号公報（図３、図４０） 特開２００５−３４７２８９号公報（図１、要約） 特開２００１−３０８３２７号公報（図１） 特開２００４−１５３１１２号公報（図１４）
しかしながら、前記特許文献１の方法では、トレンチ型ＩＧＢＴのオン電圧−ターンオフ損失間のトレードオフ特性を改善するために、図２７に示すように、ｐ型チャネル領域２と半導体基板層（ｎ型ベース層）１との間にｎ型領域８０を形成したことにより、ｐ型チャネル領域２の拡散深さが浅くなり、ターンオフ耐量が低下するという問題がある。
また、このターンオフ耐量またはラッチアップ耐量を確保するためにはｐ型チャネル領域２の拡散深さを深くする必要がある。そのため、たとえば、深さ方向にガウス分布に従う濃度分布を有するｎ型領域８０と同じく、深さ方向に同様の濃度分布を有するｐ型チャネル領域２とを、ゲートしきい値電圧の調整とラッチアップ耐量の確保とを両立させるような最適な条件で形成することが困難であるという問題を抱えている。
さらに、前記特許文献４に記載のように、フローティング層の深さをトレンチの深さより深くする構造によるトレードオフの改善と耐圧低下の防止の場合では、プロセスのばらつきなどによって深いフローティング層がＭＯＳチャネル側に回り込み、オン電圧の上昇を招くなどの問題がある。
本発明は、以上述べたような問題に鑑みてなされたものであり、本発明の目的は、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、かつ、高いターンオフ耐量を有し、ゲートしきい値電圧の設計・制御性を同時に向上させる半導体装置およびその製造方法を提供することである。
本発明は、ｎ型の半導体基板の一方側の表面層に選択的に形成されるｐ型のチャネル領域と該チャネル領域内の表面層に選択的に形成されるｎ型エミッタ領域と、前記チャネル領域表面と前記エミッタ領域表面とに接触するエミッタ電極と、前記ｎ型のエミッタ領域表面から、前記チャネル領域を貫き、前記半導体基板層に達する複数のストライプ状平面形状を有するトレンチと、該トレンチ内にゲート絶縁膜を介して前記ｐ型のチャネル領域に対向するゲート電極を備える半導体装置であって、前記複数のストライプ状平面形状を有するトレンチ間に配置され、前記チャネル領域と前記半導体基板からなる基板層との間に、該基板層より高濃度ｎ型で半導体基板の主面方向では前記トレンチの側壁側で高濃度、該トレンチから離れるにつれて低濃度になる不純物濃度分布を有するチャネル変形領域を備えている半導体装置とするものである。
本発明は、また、前記トレンチの底部に前記ｐ型のチャネル領域より低濃度のｐ型電界緩和領域を備えることも好ましい。
本発明は、また、前記複数のストライプ状平面形状を有するトレンチ間に配置される前記ｐ型チャネル領域が、表面層にｎ型エミッタ領域を、備える領域と備えない領域とを有する半導体装置とする。
本発明は、また、前記表面層にｎ型エミッタ領域を、備える領域と備えない領域の表面の幅が異なる半導体装置とするものである。
本発明は、また、前記表面層にｎ型エミッタ領域を備えない領域の表面には絶縁膜が被覆されて前記エミッタ電極と絶縁される半導体装置とするものである。
本発明は、また、前記チャネル変形領域が、トレンチ間の中央に沿って露出する前記半導体基板により分離される半導体装置とするものである。
本発明は、また、前記チャネル変形領域を形成するｎ型のイオン種が半導体基板／酸化膜界面における半導体基板への偏析係数が大きいイオン種である半導体装置とするものである。
本発明は、また、前記チャネル変形領域がトレンチよりも深く形成される半導体装置とするものである。
本発明は、また、前記トレンチの平面パターンが直線状で、所定の間隔に配置される複数の単位トレンチに分割され、前記チャネル変形領域が、前記単位トレンチに沿って形成される半導体装置とするものである。
本発明は、前記ｐ型チャネル領域であって、表面層にｎ型エミッタ領域を備えない領域の拡散深さが、表面層にｎ型エミッタ領域を備える領域の拡散深さより深い半導体装置としてもよい。
本発明は、前記ｐ型チャネル領域であって、表面層にn型エミッタ領域を備えない領域の拡散深さが前記トレンチよりも深い半導体装置とすることも好ましい。
本発明は、前記ｐ型チャネル領域であって、表面層にｎ型エミッタ領域を備えない領域の拡散深さが前記低濃度のｐ型電界緩和領域よりも深い半導体装置とすることもできる。
本発明は、また、前記半導体基板の他方の主面側の表面層にｐ型コレクタ層を備える半導体装置とするものである。
本発明は、また、前記第２導電型コレクタ層と前記基板層の間に、前記半導体基板層よりも高濃度のｎ型フィールドストップ層もしくはｎ型バッファ層が形成される半導体装置とするものである。
本発明は、また、前記ｐ型コレクタ層が、ｎ型のカソード領域と前記ｐ型のコレクタ領域とを備えている半導体装置とするものである。
本発明は、また、ｎ型の前記カソード領域が、前記ストライプ状平面形状を有するトレンチの長手方向に平行に配置される半導体装置とするものである。
本発明は、また、ｎ型の前記カソード領域が、前記ストライプ状平面形状を有するトレンチの長手方向に交差する方向に配置される半導体装置とするものである。
本発明は、また、前記トレンチを形成した後に、ｎ型のイオン種を、前記トレンチに対して斜め上方からイオン注入し、その後に熱拡散処理を行うことによって前記チャネル変形領域を形成する半導体装置の製造方法とするものである。
本発明は、また、前記ｎ型のイオン種を、前記トレンチに対して斜め上方からイオン注入する前に、前記トレンチを酸化膜で覆う半導体装置の製造方法とするものである。
本発明は、また、前記トレンチを形成した後に該トレンチ底部に向かって、ｐ型のイオン種を、前記トレンチに対して垂直な上方からイオン注入し、その後に熱拡散処理を行うことによって、前記トレンチの底部に配置されるｐ型の電界緩和領域を形成する半導体装置の製造方法とするものである。
本発明は、また、ｐ型のイオン種を、前記トレンチに対して垂直方向からイオン注入する前に、前記トレンチをスクリーン酸化膜で覆う半導体装置の製造方法とするものである。
本発明は、また、前記トレンチに対して、垂直方向からイオン注入して形成する前記チャネル変形領域と斜め上方からイオン注入して形成する前記電界緩和領域を、同じ工程内で続けて行う半導体装置の製造方法とするものである。
本発明は、また、ｎ型のイオン種を前記トレンチに対して斜め上方からイオン注入し、続いてｐ型のイオン種を垂直方向からイオン注入する前に、前記トレンチをスクリーン酸化膜で覆う半導体装置の製造方法とするものである。
本発明は、また、ゲート絶縁膜の形成後、前記トレンチにドープドポリシリコンを埋め込む工程と、ｐ型ドーパントのイオン注入および熱拡散処理により前記ｐ型チャネル領域を形成する工程とを備える半導体装置の製造方法とするものである。
本発明は、また、前記チャネル変形領域が、前記ｎ型半導体基板に形成された酸化膜の所要の位置に開口部を設ける工程と、前記酸化膜の開口部から前記半導体基板に所定の深さのトレンチを形成する工程と、前記トレンチをエピタキシャル成長によって、ｎ型の半導体層で濃度分布を持たせながら埋め込む工程と、前記半導体基板の主面を平坦化する工程とにより形成される半導体装置の製造方法とするものである。
本発明は、また、前記ｎ型半導体基板がｎ型シリコン半導体基板であって、前記チャネル変形領域を形成するドーパントがリンまたはひ素である半導体装置の製造方法とするものである。
本発明によれば、トレンチ型ＩＧＢＴのオン電圧をＩＥＧＴ並みの低い状態のままで、スイッチング損失も低くし、かつ、高いターンオフ耐量を有し、ゲートしきい値電圧の設計・制御性を同時に向上させる半導体装置およびその製造方法を提供することができる。
本発明を含む一般的なトレンチ型ＩＧＢＴの平面図である。 図１に示す本発明のトレンチ型ＩＧＢＴのＡ−Ａ’におけるシリコン表面の拡大平面図である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの、図２のＢ−Ｂ’線における断面図である。 本発明の実施例３にかかるトレンチ型ＩＧＢＴの、図２のＢ−Ｂ’線における断面図である。 本発明の実施例２にかかるトレンチ型ＩＧＢＴの、図２のＢ−Ｂ’線における断面図である。 本発明の実施例４にかかるトレンチ型ＩＧＢＴの、図２のＢ−Ｂ’線における断面図である。 本発明の実施例５にかかるトレンチ型ＩＧＢＴの、図２のＢ−Ｂ’線における断面図である。 本発明の実施例６にかかるトレンチ型ＩＧＢＴの、図２のＢ−Ｂ’線における断面図である。 本発明の実施例７にかかるトレンチ型ＩＧＢＴの、図２のＢ−Ｂ’線における断面図である。 本発明の実施例８にかかるトレンチ型ＩＧＢＴの、図２のＢ−Ｂ’線における断面図である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴのＩ−Ｖ出力特性およびオン電圧を従来のトレンチ型ＩＧＢＴと比較した図である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴのオン電圧を従来のトレンチ型ＩＧＢＴと比較した図である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの耐圧特性を従来のトレンチ型ＩＧＢＴと比較した図である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴのラッチアップ耐量特性を従来のトレンチ型ＩＧＢＴと比較した図である。 本発明の実施例２、１１にかかるトレンチ型ＩＧＢＴのＩ−Ｖ出力特性およびオン電圧を従来のトレンチ型ＩＧＢＴと比較した図である。 本発明の実施例２、１１にかかるトレンチ型ＩＧＢＴのオン電圧を従来のトレンチ型ＩＧＢＴと比較した図である。 本発明の実施例２、１１にかかるトレンチ型ＩＧＢＴの耐圧特性を従来のトレンチ型ＩＧＢＴと比較した図である。 本発明の実施例２、１１にかかるトレンチ型ＩＧＢＴのラッチアップ耐量特性を従来のトレンチ型ＩＧＢＴと比較した図である。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの製造工程を説明するための要部断面図である（その１）。 本発明の実施例１にかかるトレンチ型ＩＧＢＴの製造工程を説明するための要部断面図である（その２）。 本発明の実施例２にかかるトレンチ型ＩＧＢＴの製造工程を説明するための要部断面図である（その１）。 本発明の実施例２にかかるトレンチ型ＩＧＢＴの製造工程を説明するための要部断面図である（その２）。 本発明の実施例３にかかるトレンチ型ＩＧＢＴの製造工程を説明するための要部断面図である（その１）。 本発明の実施例３にかかるトレンチ型ＩＧＢＴの製造工程を説明するための要部断面図である（その２）。 特許文献１に記載の図３に相当するトレンチ型ＩＧＢＴの断面図である。 従来のトレンチ型ＩＧＢＴの断面図である。 特許文献１に記載の図４０に相当するトレンチ型ＩＧＢＴの断面図である。 本発明の実施例９にかかるトレンチ型ＩＧＢＴの、図２のＢ−Ｂ’線における断面図である。 本発明の実施例１０にかかるトレンチ型ＩＧＢＴの、図２のＢ−Ｂ’線における断面図である。 本発明の実施例１１にかかるトレンチ型ＩＧＢＴの、図２のＢ−Ｂ’線における断面図である。 本発明の実施例１２にかかるトレンチ型ＩＧＢＴの、図２のＢ−Ｂ’線における断面図である。 本発明の実施例９にかかるトレンチ型ＩＧＢＴの耐圧特性を従来のトレンチ型ＩＧＢＴと比較した図である。 本発明の実施例９にかかるトレンチ型ＩＧＢＴのＩ−Ｖ出力特性およびオン電圧を従来のトレンチ型ＩＧＢＴと比較した図である。 本発明の実施例９にかかるトレンチ型ＩＧＢＴのオン電圧特性を従来のトレンチ型ＩＧＢＴと比較した図である。 本発明の実施例１１にかかるトレンチ型ＩＧＢＴのＩ−Ｖ出力特性を従来のトレンチ型ＩＧＢＴと比較した図である。 本発明の実施例９にかかるトレンチ型ＩＧＢＴの製造工程を説明するための要部断面図である（その１）。 本発明の実施例９にかかるトレンチ型ＩＧＢＴの製造工程を説明するための要部断面図である（その２）。 本発明の実施例１３にかかるトレンチ型ＩＧＢＴの製造工程を説明するための断面図である。
以下、本発明にかかる半導体装置とその製造方法の実施例について、図面を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
本発明の半導体装置およびその製造方法に関し、その実施例１としてトレンチ型ＩＧＢＴを取り上げて、その断面図である図３を参照して説明する。
本発明にかかる実施例１のトレンチ型ＩＧＢＴ（図３）と、従来構成のトレンチ型ＩＧＢＴの図２６および前記特許文献１の図４０に相当する本書に添付の図２７との相違点は、実施例１（図３）では、ｐ型チャネル領域２とｎ型基板層１との間のｎ型チャネル変形領域８が、半導体基板面に平行な方向に関し、トレンチ側壁側で高濃度、トレンチ間の中央部近傍で低濃度という濃度勾配の不純物濃度分布を備えることである。さらに、この図３のトレンチ型ＩＧＢＴではトレンチ底部に低濃度のｐ型電界緩和領域１０を備えていることも前記図２６、図２７のトレンチ型ＩＧＢＴと異なっている。前記図２７に示すトレンチ型ＩＧＢＴのトレンチ底部に設けられるｐ型領域は、前記図３の前記ｐ型電界緩和領域１０よりも高濃度である点が異なる。
前記図３のトレンチ型ＩＧＢＴでは、ｎ型チャネル変形領域８を前述のような濃度勾配を有する不純物濃度分布にすることで、特許文献１の前記図４０に相当する本書に添付の図２７のトレンチ型ＩＧＢＴと比較して下記のような効果が得られる。
第一の効果−ｐ型チャネル領域２の下端形状がフラットではなく、トレンチ７間の中央部近傍で図面の下方側に膨らむ凸形状になるため、電圧印加時の等電位面も凸形状になり、ターンオフ時のｎ型基板層１内の残留ホールがｐ型チャネル領域２の中央近傍から掃き出されやすくなるために、ラッチアップ耐量、並びに、ターンオフ耐量が改善される。
第二の効果−トレンチ７間の中央部近傍のｎ型チャネル変形領域８の不純物濃度が低いため、ｎ型チャネル変形領域８による、ホールに対するバリア高さがトレンチ７間の中央部で低くなり、ターンオフ時のホールの掃き出しがｐ型チャネル領域２の中央近傍から発生しやすくなりラッチアップ耐量、並びに、ターンオフ耐量が改善される。
第三の効果−トレンチ７側壁部近傍のｎ型チャネル変形領域８の不純物濃度が高いために、オン状態におけるｎ+型エミッタ領域４からトレンチ７側壁部の反転層（ｎチャネル）を介してｎ型基板層１に流れる電子電流のパス（経路）が広がりやすく、低オン電圧が得られやすい。
第四の効果−トレンチ７側壁部の反転層（ｎチャネル）の形成される領域の濃度分布を一様にすることが可能で、ゲートのしきい値電圧の設計が簡便であり、かつ、しきい値電圧のばらつきを低減することが可能である。
第五の効果−トレンチ７底部のｐ型電界緩和領域１０の濃度が低濃度であるため、ＭＯＳＦＥＴ部から注入された電子がｐ型電界緩和領域１０で消滅しにくい。
第六の効果−トレンチ７底部のｐ型電界緩和領域１０の濃度が低濃度であるため、ｐ型電界緩和領域１０の横方向（面方向）の幅がばらついた場合においても、オン電圧の変動量が少ない。
これらの効果によって、前記図２７のトレンチ型ＩＧＢＴと比較して、実施例１のトレンチ型ＩＧＢＴ（図３）では、耐圧特性・オン電圧特性・ラッチアップ耐量特性に優れたものとすることが可能となる。
以下、本発明の実施例１として、図３の構造を有する１２００Ｖ級トレンチ型ＩＧＢＴおよびその製造方法について、図１９、図２０を参照しながら、詳細に説明する。
ｎ型半導体基板１として、抵抗率５０Ωｃｍ、厚さ５００μｍのＦＺ−ｎ型シリコン半導体基板を準備する。従来方法に沿って、主電流の流れる活性領域の外側にフィールドリミッティングリング（またはガードリング）を含む耐圧構造領域（図示せず）の形成などの工程を経た後に、活性領域内のトレンチ形成工程に入る。
ｎ型半導体基板１の表面に酸化膜を５００ｎｍ程度の厚さに形成した後に、フォトリソグラフィとフォトエッチング工程により、活性領域内の所定の位置の酸化膜に４μｍピッチで０．８μｍ幅のストライプ状開口部を設け、半導体基板１表面を露出させる（図１９（ａ））。前記酸化膜をマスクとして、前記開口部からＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｃｈｔｉｎｇ）などの異方性エッチングなどによって、基板面に垂直方向に５μｍ程度の深さを有するストライプ形状の表面パターンのトレンチ７を形成する（図１９（ｂ））。このとき、図示はしていないが前記開口部近辺エッチング幅はトレンチ底部近傍の幅に対して少し広いように形成するとゲート耐圧を改善することが可能であるので、好ましい。
次に、図示しない２５ｎｍ〜５０ｎｍ程度の厚さのスクリーン酸化膜を形成後、半導体基板１を水平方向から１５度程度傾けてひ素イオンを加速電圧１５０ｋｅＶでドーズ量として２×１０13ｃｍ-2程度照射する。この際、傾斜したトレンチ側壁部にイオン注入されるｎ型ドーパントは、シリコンに対して偏析係数の大きいドーパントから選ばれることが好ましいのでひ素とした（図１９（ｃ））。この時、ｎ+型エミッタ領域４とｐ型チャネル領域２の境界部位にドーパントが届くようにイオン注入角度を決定することが重要である。このようにすることで、トレンチ側壁部のｎ型不純物濃度が一様となり、しきい値の制御性・ばらつきが抑制可能なものとなる。同様の工程をトレンチの反対面に行う（図１９（ｄ））。
その後、必要に応じて、反跳イオンによってトレンチ７底部に注入されたひ素イオンをＲＩＥなどの異方性エッチングによってシリコンごと除去する。実施例１では、トレンチ７側壁部のＭＯＳゲート構造（以降トレンチゲート構造）のゲートしきい値電圧がばらつかないように揃える目的で、両側のトレンチ７側壁にイオン注入を行っているが、目的によっては片側しか行わなくてもかまわない。
前述のように、シリコンに対して偏析係数の大きいドーパント（たとえば、ひ素）をイオン注入する理由は、トレンチゲート構造のコレクタ側のｎ型不純物濃度が高くなる効果により、オン電圧の低減効果が高くなり望ましいからである。
次に、ひ素の熱拡散処理として１１５０℃で９０分程度の熱処理を行う。次に、半導体基板１面に対して垂直な方向（傾き０度）から、ボロンイオンを加速電圧４５ｋｅＶでドーズ量としては１０11ｃｍ-2〜１０12ｃｍ-2オーダーのイオン注入を行うことで、トレンチ７底部にのみ低濃度のｐ型のドーパント（ボロン）をイオン注入する（図２０（ｅ））。なお、これらのイオン注入の前に２５ｎｍ〜５０ｎｍ程度の厚さのスクリーン酸化膜を形成しイオン注入後に取り除く工程を加えることは、イオン注入時に目的としない不純物のイオン注入を抑制することが可能であり望ましい。また、ひ素のイオン注入後の前記熱拡散処理により、図２０（ｅ）のように、ひ素の拡散領域８ａが形成される。
次に、従来方法に沿ってトレンチ７側壁部の荒れを取り除くための熱酸化処理および酸化膜除去工程を行い（図２０（ｆ））、トレンチ７底部にｐ型領域１０ａを形成する。次にトレンチ７内にゲート酸化膜５を形成し、トレンチ７内にドープドポリシリコン（高濃度ポリシリコン）６を埋め込み、基板表面に堆積したドープドポリシリコン（高濃度ポリシリコン）のエッチバック処理を行い除去することでトレンチゲート構造を形成する（図２０（ｇ））。
その後、厚さ２５ｎｍ〜５０ｎｍ程度のスクリーン酸化膜の形成後、ｐ型チャネル領域２形成のためにボロンイオンを加速電圧４５ｋｅＶ程度でドーズ量として１×１０14ｃｍ-2程度イオン注入し、１１００℃で３時間程度熱拡散処理を行うことで、ｐ型チャネル領域２とｎ型チャネル変形領域８とトレンチ底部のｐ型電界緩和領域１０が形成される。以上の説明により、実施例１のトレンチ型ＩＧＢＴの本発明にかかる主要な工程が終了する（図２０（ｈ））。
この後は、公知の手法によって高濃度のｐ+型ボディ領域３、高濃度のｎ+型エミッタ領域４、層間絶縁膜９となるフォスフォシリケートガラス膜、エミッタ電極２０やパッシベーション膜（図示せず）の成膜、フォトリソグラフィおよびフォトエッチング工程を行い半導体基板の一方の主面側の形成工程が終了する。
その後、バックグラインドおよびエッチング処理によって半導体基板１の裏面を所定の厚さにまで薄くし、ＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層１１やコレクタ層１２のイオン注入および熱処理による形成、さらには、蒸着によるコレクタ電極２１の形成を行うことで、実施例１のトレンチ型ＩＧＢＴ（図３）が形成される。
図３に示すトレンチ型ＩＧＢＴは、前記図２のシリコン半導体基板１の平面図のＢ−Ｂ’線で切断した断面図である。言い換えると、ストライプ状の平面パターンを有するトレンチ７、ｐ+型ボディ領域３、ｎ+型エミッタ領域４をそれぞれ直角に横切るＢ−Ｂ’線で切断した断面図である。さらに、シリコン半導体基板１の表面パターンを示す平面図２は、シリコン半導体チップの平面図である図１のＡ−Ａ’部分の拡大断面図である。シリコン半導体チップはシリコン半導体基板１（シリコンウエハ）から矩形状に切断される一個の半導体装置であり、図１はこの一個の半導体装置をエミッタ電極２０側から示した平面図である。図１に示すＡ−Ａ’部分は半導体装置の主電流の流れる活性領域内の一部であり、その活性領域全体の外周を取り囲むように耐圧構造領域３０が形成される。符号３１で示す領域は活性領域内のトレンチ内に埋め込まれているポリシリコンゲート電極に電位を等しく与えるため、できるだけ短い距離で集合させて接続できるように配線されたＡｌを主成分とするゲート電極配線であり、符号３２はゲート電極と外部接続端子との接続のためのＡｌゲートパッドである。さらに、耐圧構造領域３０の外周が、シリコン半導体基板１（シリコンウエハ）から一個の半導体装置を切り出す際の切断領域である。
図１に示す半導体装置は、最も簡単な構成の半導体装置であって、付加的にゲート静電破壊（ＥＳＤ）耐量確保のためのツェナーダイオードや過電圧検知用ＩＧＢＴ、温度検出用ダイオードなどが内蔵、併設または集積されているような場合であっても本発明は適用可能である。
実施例１のトレンチ型ＩＧＢＴ（図３）の電流出力特性（Ｉ−Ｖ出力特性）を従来のトレンチ型ＩＧＢＴ図２５、図２６）と比較した例を図１１、図１２に示す。公正な比較を行うために、トレンチ７の深さ、ゲートしきい値電圧特性、ＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層１１の濃度分布、コレクタ層１２の濃度分布、活性領域面積などを実施例１と従来のトレンチ型ＩＧＢＴとで共通にして比較したものである。従来構成としては、図２６に示す従来のトレンチ型ＩＧＢＴと特許文献１に記載の図３に相当する図２５の構成を適用した。
図１１より明らかなように、図３に示す実施例１のトレンチ型ＩＧＢＴの電流出力特性は、従来の図２６に示すトレンチ型ＩＧＢＴや前記特許文献１に記載のトレンチ型ＩＧＢＴの図２５（前記特許文献１に記載の図３に相当する図）よりも良好な電流出力特性を示している。この図１１から一定電流密度を流した場合の電圧降下量（以下、オン電圧と称する）が低いことがわかる。また、ゲート電圧１５Ｖ，接合温度４２５Ｋ，電流密度１５０Ａ／ｃｍ2の条件下でのオン電圧を比較した図１２によれば、実施例１のトレンチ型ＩＧＢＴ（図３）のオン電圧を１とした場合、比較する従来のトレンチ型ＩＧＢＴのオン電圧は１より大きくなっており、本発明にかかる実施例１のトレンチ型ＩＧＢＴ出力特性が優れていることがわかる。
実施例１のトレンチ型ＩＧＢＴ（図３）の耐圧特性を、従来のトレンチ型ＩＧＢＴ（図２６、図２７）と比較した例を図１３に示す。公正な比較を行うための条件は前述の図１１、図１２の場合と同じである。従来構成としては、図２６と図２７（図２７は前記特許文献１記載の図３より耐圧特性の良好な図４０に相当する図面）の構成を適用した。図１３より明らかなように、実施例１の耐圧特性は従来構成のトレンチ型ＩＧＢＴや特許文献１記載のトレンチ型ＩＧＢＴより良好な耐圧特性を示している。
実施例１のトレンチ型ＩＧＢＴのラッチアップ耐量特性を従来のトレンチ型ＩＧＢＴ（図２５、図２６）と比較した例を図１４に示す。公正な比較を行うための条件は前述の図１１、図１２の場合と同じである。従来構成としては、図２６と図２５（前記特許文献１に記載の図３に相当する図面）の構成を適用した。図１４より明らかなように、実施例１のトレンチ型ＩＧＢＴ（図３）のラッチアップ耐量特性は従来構成のトレンチ型ＩＧＢＴや特許文献１記載のトレンチ型ＩＧＢＴより良好な耐圧特性を示している。
本発明にかかる実施例２のトレンチ型ＩＧＢＴについて、図５、図２１、図２２を参照して説明する。前述の実施例１のトレンチ型ＩＧＢＴとの主たる相違点は、予めｐ型チャネル領域２、ｎ+型エミッタ領域４（およびフィールドリミッティングを含む耐圧構造領域の形成）が形成されたｎ型半導体基板１を使用する点である。
前記ｎ型半導体基板１の表面に酸化膜を５００ｎｍ程度の厚さに形成した後に、フォトリソグラフィおよびフォトエッチング工程により、活性領域内の所定の位置の酸化膜に４μｍピッチで０．８μｍ幅のストライプ状開口部を設け、半導体基板１表面を露出させる（図２１（ａ））。前記酸化膜をマスクとして、ＲＩＥなどの異方性エッチングなどによって、基板面に垂直方向に５μｍ程度の深さを有するストライプ状表面パターンのトレンチ７を形成する（図２１（ｂ））。
次にトレンチ７に、図示しない２５ｎｍ〜５０ｎｍ程度の厚さのスクリーン酸化膜を形成した後、半導体基板１を水平方向から１０度程度傾けてリンイオンを加速電圧１００ｋｅＶでドーズ量として５×１０13ｃｍ-2程度照射する。この際、側壁部へのイオン注入は、シリコンに対してリンなどの偏析係数の大きいドーパントをイオン注入することが好ましい（図２１（ｃ））。同様の工程をトレンチ７の反対側の側壁面に行う（図２１（ｄ））。前述の、シリコンに対して偏析係数の大きいドーパントをイオン注入する理由は、トレンチ側壁部に形成されるＭＯＳＦＥＴのコレクタ側の濃度が高くなる効果により、オン電圧の低減効果が高くなり望ましいからである。
次に、半導体基板に対して垂直な方向（傾き０度）でボロンイオンを加速電圧４５ｋｅＶでドーズ量としては１０13ｃｍ-2オーダーのイオン注入を行うことで、トレンチ７底部にのみｐ型のドーパントをイオン注入する（図２２（ｅ））。この時、ボロンイオン注入を行うことで、リンイオンの斜めイオン注入時に反跳によってトレンチ底部に注入されたリンイオンを補償してｐ型にするようにイオン注入量を調整することが重要である。この後、これらのイオン注入の前に形成した２５ｎｍ〜５０ｎｍ程度の厚さのスクリーン酸化膜を除去する。スクリーン酸化膜の形成はイオン注入時に目的のイオン以外の不純物をできるだけ除去するためである。
次に、従来から知られているトレンチ７側壁部の荒れを取り除くための熱酸化処理および酸化膜除去工程を行い、トレンチ側壁のコレクタ側にｎ型領域８ａ、トレンチ７底部にｐ型領域１０ａを形成する（図２２（ｆ））。次に、トレンチ７内にゲート酸化膜５を形成し、トレンチ７にドープドポリシリコン６を埋め込み、基板表面に堆積したドープドポリシリコンのエッチバック処理を行うことでトレンチゲート構造を形成する（図２２（ｇ））。
その後、ｎ型チャネル変形領域８および電界緩和領域１０の形成のための熱拡散処理を施すが、この熱拡散処理を、前記トレンチ７側壁部の荒れを取り除くための熱酸化処理および酸化膜除去工程（図２２（ｆ））と兼ねて行うと工程が簡略化可能で都合がよい（図２２（ｈ））。
この後は、公知の手法によって高濃度ｐ+型ボディ領域３および前記図３と同様の層間絶縁膜９となるフォスフォシリケートガラス膜、エミッタ電極２０の形成や図示しないパッシベーション膜の成膜等に必要なフォトリソグラフィおよびフォトエッチング工程を行い半導体基板の一方の主面（表面側）の形成が終了する。
その後、バックグラインドおよびエッチング処理によって半導体基板の裏面側を所定の厚さにまで薄くし、ＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層１１やコレクタ層１２のイオン注入および熱処理による形成、さらには、蒸着によるコレクタ電極２１の形成を行うことで、図５の断面図に示す実施例２のトレンチ型ＩＧＢＴが形成される。
実施例２のトレンチ型ＩＧＢＴ（図５）の電流出力特性を従来のトレンチ型ＩＧＢＴと比較した例を図１５、図１６に示す。公正な比較を行うために、トレンチ７の深さ、ゲートしきい値電圧特性、ＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層１１の濃度分布、コレクタ層１２の濃度分布、活性領域面積などを実施例２と従来のトレンチ型ＩＧＢＴとで共通にして比較したものである。従来構成としては、図２６に示す従来のトレンチ型ＩＧＢＴと特許文献１に記載の図３に相当する図２５の構成を適用した。
図１５より明らかなように、図５の実施例２のトレンチ型ＩＧＢＴの電流出力特性は従来の図２６に示すトレンチ型ＩＧＢＴや前記特許文献１に記載のトレンチ型ＩＧＢＴの図２５（前記特許文献１に記載の図３に相当する図面）よりも良好な電流出力特性を示している。この図１５から一定電流密度を流した場合の電圧降下量（以下、オン電圧と称する）が低いことがわかる。また、ゲート電圧１５Ｖ，接合温度４２５Ｋ，電流密度１５０Ａ／ｃｍ2の条件下でのオン電圧を比較した図１６によれば、実施例２のトレンチ型ＩＧＢＴ（図５）のオン電圧を１とした場合、比較する従来のトレンチ型ＩＧＢＴ（図２５、図２６）のオン電圧は１より大きくなっており、本発明にかかる実施例２のトレンチ型ＩＧＢＴ（図５）の電流出力特性が優れていることがわかる。
実施例２のトレンチ型ＩＧＢＴ（図５）の耐圧特性を、従来のトレンチ型ＩＧＢＴ（図２６、図２７）と比較した例を図１７に示す。公正な比較を行うための条件は前述の図１１、図１２の場合と同じである。従来構成としては、図２６と図２７（図２７は前記特許文献１記載の図３より耐圧特性の良好な図４０に相当する図面）の構成を適用した。図１７より明らかなように、実施例２の耐圧特性は従来構成のトレンチ型ＩＧＢＴや特許文献１記載のトレンチ型ＩＧＢＴより良好な耐圧特性を示している。
実施例２のトレンチ型ＩＧＢＴ（図５）のラッチアップ耐量特性を従来のトレンチ型ＩＧＢＴ（図２５、図２６）と比較した例を図１８に示す。公正な比較を行うための条件は前述の図１１、図１２の場合と同じである。従来構成としては、図２６と図２５（前記特許文献１に記載の図３に相当する図面）の構成を適用した。図１８より明らかなように、実施例２のトレンチ型ＩＧＢＴのラッチアップ耐量特性は従来構成のトレンチ型ＩＧＢＴ（図２６）や特許文献１記載のトレンチ型ＩＧＢＴ（図２５）より良好な耐圧特性を示している。
本発明にかかる実施例３のトレンチ型ＩＧＢＴについて、図４、図２３、図２４を参照して説明する。実施例３（図４）と前述の実施例１のトレンチ型ＩＧＢＴ（図３）の相違点は、平行に隣り合うトレンチ７間のｎ型チャネル変形領域８が、実施例１ではトレンチ７間の中央近傍で基板層２により分断されているのに対し、実施例３では繋がっていることであり、また、そのための製造方法も異なる。このようにｎ型チャネル変形領域８をトレンチ７間の中央近傍で繋げる実施例３の構成は、前記実施例１の製造方法の中で、ｎ型チャネル変形領域８の熱拡散時間を単に長くすることによって簡便に製造することが可能である。このような構成とすることで、さらなるオン電圧の低減効果を期待できるが、しかし、この場合はラッチアップ耐量の低減をともなうため、使用にあたっては注意が必要である。
さらに、前述とは異なる製造方法によっても形成可能である。この製造方法を図２３、図２４を参照して説明する。まず、抵抗率５０Ωｃｍで、５００μｍ程度の厚さのｎ型半導体基板１を準備する。半導体基板１の一方の表面に２００ｎｍ程度の厚さの酸化膜を形成し、フォトリソグラフィおよびフォトエッチング工程により、活性領域内の所定の位置の酸化膜に１０μｍピッチで２μｍ程度の幅のストライプ状の開口部を設け、半導体基板１表面を露出させる（図２３（ａ））。この時、前記酸化膜の開口部の幅を、次工程のトレンチ７のピッチおよび位置は同じで、トレンチ７の幅よりもより広く取ることが重要である。このようにすることで、トレンチ７側壁部のｎ型領域の濃度を一定にすることができ、ゲートしきい値電圧のばらつきを低減することが可能となる。この後、ＲＩＥなどの異方性エッチングによって深さ３μｍ程度の矩形でストライプ状の幅広トレンチ７を形成する（図２３（ｂ））。この幅広トレンチ７０に、ドーパントをＡｓとして半導体基板１よりも高濃度のｎ型エピタキシャルシリコン層で埋め込み、表面に堆積されたエピタキシャルシリコン層を研磨して除去し、基板表面を平坦化処理する。この工程により、後工程でｎ型チャネル変形領域８となるｎ+型領域８ａを有する半導体基板が完成する（図２３（ｃ））。
この半導体基板１００を用いて、高濃度のｎ型エピタキシャルシリコン層の埋め込まれたｎ+型領域８ａの表面から、このｎ+型領域８ａより幅が狭く、ｎ+型領域８ａより深いトレンチ７を形成し、トレンチ７側壁部の荒れを取り除くための熱酸化処理および酸化膜除去工程を行う。この際の熱処理により、前記ｎ+型領域８ａは熱拡散により拡がる（図２３（ｄ））。さらに、トレンチ７底部にボロンイオンを注入する（図２４（ｅ））。次に、ゲート酸化膜５を形成した後、トレンチ７を高濃度ドープドポリシリコン６によって埋め込み、その後、エッチバック処理を行うことでトレンチゲート構造を形成する（図２４（ｆ））。
その後、厚さ２５ｎｍ〜５０ｎｍ程度のスクリーン酸化膜を形成し、ｐ型チャネル領域２の形成のためにボロンイオンを加速電圧４５ｋｅＶ程度でドーズ量として１×１０14ｃｍ-2程度イオン注入し、１１００℃で３時間程度熱拡散処理を行う。その結果、ｐ型チャネル領域２が形成され、ｎ+型領域８ａはさらに熱拡散により広がり、ｎ型チャネル変形領域８の不純物濃度分布がトレンチ７の側壁からトレンチ間の中央にかけて高濃度から低濃度になる濃度分布を有し、トレンチ７間の中央で連結した構成となる（図２４（ｇ））。以上により、実施例３のトレンチ型ＩＧＢＴの、本発明にかかる主要な製造工程が終了する。
この後は、公知の手法によって高濃度ｐ+型ボディ領域３、高濃度ｎ+型エミッタ領域４および前記図３と同様の層間絶縁膜９となるフォスフォシリケートガラス膜、エミッタ電極２０の形成や図示しないパッシベーション膜の成膜等に必要なフォトリソグラフィおよびフォトエッチング工程を行い半導体基板の一方の主面（表面側）の形成が終了する。
その後、バックグラインドおよびエッチング処理によって半導体基板を所定の厚さにまで薄くし、ＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層１１やコレクタ層１２のイオン注入および熱処理による形成、さらには、蒸着によるコレクタ電極２１の形成を行うことで、図４に示す実施例３のトレンチ型ＩＧＢＴを前述とは異なる製造方法により形成することができる。
本発明にかかる実施例４のトレンチ型ＩＧＢＴについて、図６を参照して説明する。実施例４（図６）と前記実施例２（図５）のトレンチ型ＩＧＢＴの相違点は、実施例４（図６）のトレンチ型ＩＧＢＴでは、トレンチ側壁部からトレンチ間の中央部にかけて、濃度分布を持つように形成されるｎ型チャネル変形領域８がトレンチ中央部で重なり合って連結していると言う点である。このような構成とすることで、前記実施例２（図５）と比較して、さらにオン電圧を低くすることが可能である。反面ラッチアップ耐量が低減してしまうというデメリットを併せ持つ。また、図６では、ｎ型エミッタ領域４を備えないトレンチ７間は、ｎ型エミッタ領域４を高濃度ｐ+型ボディ領域３aで完全に覆ってなくす構成としている。ｎ型エミッタ領域４を備えるトレンチ７間の間隔と備えないトレンチ７間の間隔は等しくされているが、同じである必要は無い。
本発明にかかる実施例５のトレンチ型ＩＧＢＴについて、図７を参照して説明する。前記実施例１との相違点は、ｎ+型エミッタ領域４が形成されていないｐ型チャネル領域２００が配置されているという点である。これによって短絡電流を抑制することが可能で、トレンチ型ＩＧＢＴの主要な特性の１つであるＳＣＳＯＡ（Ｓｈｏｒｔ Ｃｉｒｃｕｉｔ Ｓａｆｔｙ Ｏｐｅｒａｔｉｎｇ Ａｒｅａ）を広げることが可能であるというメリットを持つ。図７では、ｎ型エミッタ領域４を備えないトレンチ７間は、ｎ型エミッタ領域４を形成せずにｐ+型ボディ領域３ｂのみの構成としている。ｎ型エミッタ領域４を備えるトレンチ７間の間隔と備えないトレンチ７間の間隔は等しくされているが、同じである必要は無い。
本発明にかかる実施例６のトレンチ型ＩＧＢＴについて、図８を参照して説明する。前記実施例５（図７）との相違点は、トレンチ側壁部からトレンチ間の中央部にかけて、濃度分布を持つように形成されるｎ型チャネル変形領域８がトレンチ中央部で重なり合って連結していると言う点である。このような構成とすることで、前記実施例５と比較して、さらにオン電圧を低くすることが可能である。反面ラッチアップ耐量が低減してしまうというデメリットを併せ持つ。図８では、ｎ型エミッタ領域４を備えないトレンチ７間は、ｎ型エミッタ領域４を形成せずにｐ+型ボディ領域３ｂのみの構成としている。ｎ型エミッタ領域４を備えるトレンチ７間の間隔と備えないトレンチ７間の間隔は等しくされているが、同じである必要は無い。
本発明にかかる実施例７のトレンチ型ＩＧＢＴについて、図９を参照して説明する。前記実施例５（図７）との相違点は、ｎ+型エミッタ領域４の形成されていないｐ型チャネル領域２００内にｐ+型ボディ領域３が形成されておらず、かつ、ｐ型チャネル領域２００とエミッタ電極２０が電気的に接続されておらず、ｐ型チャネル領域２００が電気的にフローティング状態になっているという点である。このような構成のトレンチ型ＩＧＢＴとすることで、ＩＥ（Ｉｎｊｅｃｔｉｏｎ Ｅｎｈａｎｃｅｍｅｎｔ）効果がさらに高まり、オン電圧を低減せしめることが可能である。一方で、耐圧が低下するというデメリットを併せ持つ。
図９では、エミッタ電極２０に接続されたｐ型チャネル領域２の形成されたトレンチ間と、ｐ型チャネル領域２００表面に絶縁膜を被覆することによりエミッタ電極２０に接続されていないｐ型チャネル領域２００の形成されたトレンチ間とが等しい間隔で書かれているが、この間隔は等しくなくてもかまわない。
本発明にかかる実施例８のトレンチ型ＩＧＢＴについて、図１０を参照して説明する。前記実施例１との相違点は、半導体基板１のコレクタ電極２１の形成されている一方の主面の一部に高濃度ｎ型カソード領域１３が形成されているという点である。このような構成とすることで、エミッタ電極２０をアノード電極とし、ｐ+型ボディ領域３、ｐ型チャネル領域２、ｎ型半導体基板１、フィールドストップ層１１、ｎ型カソード領域１３を備え、コレクタ電極２１をカソード電極とするＰｉＮダイオードがＩＧＢＴに内蔵され、いわゆる、逆導通（ＲＣ（Ｒｅｖｅｒｓｅ Ｃｏｎｄｕｃｔａｎｃｅ）−ＩＧＢＴ）として機能するようになる。この場合、ｎ型チャネル変形領域８は、ダイオードの注入（ｐ型チャネル領域２からのホールの注入）をコントロールする領域としても機能するため、効率が良い。
図１０の構成では、トレンチ７の平面ストライプ状パターンに平行な面方向にストライプ状の高濃度ｎ型カソード領域１３が形成される構成であるが、このカソード領域１３をトレンチ７に対して、たとえば、９０度などの角度を付けた（言い換えると、直角に交差する）配置構成であってもよい。特に、直角に交差する配置構成の場合には、トレンチ７側の構成にかかわらず、カソード領域１３とコレクタ層１２の幅を決定可能であるなどのメリットが得られるため、好ましい。
本発明にかかる実施例９のトレンチ型ＩＧＢＴについて、その断面図である図２８を参照して説明する。
従来構成のトレンチ型ＩＧＢＴ（図２５）との相違点は、図２８では、ｐ型チャネル領域２に接し、ｐ型チャネル領域２とｎ型半導体基板１との間に形成される領域であって、ｎ型半導体基板面の水平な方向に対してトレンチ７に接する部分で高濃度に、トレンチ７とトレンチ７間の中間近傍で低濃度になるように形成される濃度プロファイルのｎ型チャネル変形領域８が形成されている点である。
本発明にかかる実施例９のトレンチ型ＩＧＢＴ（図２８）のｎ型チャネル変形領域８を前述のような濃度分布にすることで、前述の従来構成のトレンチ型ＩＧＢＴ（図２５）と比較して下記のような効果が得られる。
ｐ型チャネル領域２の形状が主面に平行ではなく、図面で下方に中央が膨らむ凸形状になるため、電圧印加時の等電位面が凸形状になり、ターンオフ時のホールがｐ型チャネル領域２の中央近傍から掃き出されやすくなるために、ラッチアップ耐量、並びに、ターンオフ耐量が改善される。
トレンチ７とトレンチ７間の中央部近傍のｎ型チャネル変形領域８の濃度が低いため、このｎ型チャネル変形領域８によって形成されるホールに対するバリア高さがｐ型チャネル領域２の中央部で低くなり、ターンオフ時のホールの掃き出しがｐ型チャネル領域２の中央近傍から発生しやすくなりラッチアップ耐量、並びに、ターンオフ耐量が改善される。
トレンチ７側壁部近傍のｎ型チャネル変形領域８の濃度が高いために、オン状態におけるｎ型エミッタ領域からトレンチ７側壁部反転層（ｎチャネル）を介してｎ型半導体基板１に流れる電子電流の経路が広がりやすく、低オン電圧が得られやすい。
トレンチ７側壁部のｎチャネルの形成される領域の濃度分布を一様にすることが可能であるので、ゲート電圧のしきい値の設計が簡便であり、かつ、ばらつきを低減することが可能である。
これらの効果によって、特許文献１のトレンチ型ＩＧＢＴに相当する図２５、図２７に示すトレンチ型ＩＧＢＴと比較して、耐圧特性・オン電圧特性・ラッチアップ耐量特性に優れたＩＧＢＴとすることが可能となる。
以下、実施例９にかかる１２００Ｖ級トレンチ型ＩＧＢＴ（図２８）およびその製造方法について、図３６、図３７を参照しながら、詳細に説明する。ｎ型半導体基板１として、抵抗率５０Ωｃｍ、厚さ５００μｍのＦＺ−ｎ型シリコン半導体基板を準備する。従来方法に沿って、主電流の流れる活性領域の外側にフィールドリミッティングリング（またはガードリング）を含む耐圧構造領域（図示せず）の形成などの工程を経た後に、活性領域内のトレンチ形成工程に入る。
ｎ型半導体基板１の表面に酸化膜を５００ｎｍ程度の厚さに形成した後に、フォトリソグラフィとフォトエッチング工程により、活性領域内の所定の位置の酸化膜に４μｍピッチで０．８μｍ幅のストライプ状開口部を設け、半導体基板１表面を露出させる（図３６（ａ））。前記酸化膜をマスクとして、前記開口部からＲＩＥ（Ｒｅａｃｔｉｖｅ Ｉｏｎ Ｅｃｈｔｉｎｇ）などの異方性エッチングなどによって、基板面に垂直方向に２．５μｍ程度の深さを有するストライプ形状の表面パターンのトレンチ７を形成する（図３６（ｂ））。このとき、図示はしていないが前記開口部近辺エッチング幅はトレンチ底部近傍の幅に対して少し広いように形成するとゲート耐圧を改善することが可能であるので、好ましい。
次に、半導体基板１をトレンチ７に対して２０度程度傾けてひ素イオンを加速電圧１５０ｋｅＶでドーズ量として２×１０13ｃｍ-2程度照射する。この際、傾斜したトレンチ側壁部にイオン注入（Ｉ／Ｉと略記することもある）されるｎ型ドーパントはひ素：ａｒｓｅｎｉｃを用いたが、シリコンに対して偏析係数の大きいドーパントから選ばれることが好ましい（図３６（ｃ））。この時、ｎ+型エミッタ領域４とチャネル領域２の境界部位にドーパントが届くようにイオン注入角度を決定することが重要である。このようにすることで、トレンチ側壁部のｎ型不純物濃度が一様となり、しきい値の制御性・ばらつきが抑制可能なものとなる。同様の工程をトレンチの反対面に行う（図３６（ｄ））。
その後、必要に応じて、反跳イオンによってトレンチ７底部に注入されたひ素イオンをＲＩＥなどの異方性エッチングによってシリコンごと除去する。この結果トレンチ７の深さは５μｍ程度となる（図３７（ｅ））。実施例９ではトレンチ７側壁部のＭＯＳゲート構造（以降トレンチゲート構造）のゲートしきい値電圧をばらつかないように揃える目的で両側のトレンチ７側壁にイオン注入を行っているが、目的によっては片側しか行わなくてもかまわない。
前述のように、シリコンに対して偏析係数の大きいドーパント（たとえば、ひ素）をイオン注入する理由は、トレンチゲート構造のコレクタ側のｎ型不純物濃度が高くなる効果により、オン電圧の低減効果が高くなり望ましいからである。
次に、ひ素の熱拡散処理として１１５０℃で９０分程度の熱処理を行う。なお、前述のイオン注入の前に２５ｎｍ〜５０ｎｍ程度の厚さのシリコン酸化膜を形成しイオン注入後に取り除くことで、イオン注入時に目的としない不純物のイオン注入を抑制することが望ましい。次に、従来方法に沿ってトレンチ７側壁部の荒れを取り除くための熱酸化処理および酸化膜除去工程を行い、同時にイオン注入されたひ素の拡散を行う（図３７（ｆ））。ゲート酸化膜５を形成し、トレンチ７を高濃度ポリシリコン６で埋め込み、その後、エッチバックすることで、トレンチゲート構造を形成する（図３７（ｇ））。
その後、厚さ２５ｎｍ〜５０ｎｍ程度の熱酸化膜を形成し、ｐ型チャネル領域２形成のためにボロンイオンを加速電圧４５ｋｅＶ程度でドーズ量として１×１０14ｃｍ-2程度イオン注入し、１１００℃で３時間程度熱拡散処理を行うことで、ｐ型チャネル領域２とｎ型チャネル変形領域８が形成される。以上の説明により、実施例９のトレンチ型ＩＧＢＴの製造方法にかかる主要な工程が終了する（図３７（ｈ））。
この後は、公知の手法によって高濃度のｐ+型ボディ領域３、高濃度のｎ+型エミッタ領域４、層間絶縁膜９となるフォスフォシリケートガラス膜、エミッタ電極２０やパッシベーション膜（図示せず）の成膜、フォトリソグラフィおよびフォトエッチング工程を行い半導体基板の一方の主面側の形成工程が終了する。
その後、バックグラインドおよびエッチング処理によって半導体基板１の裏面を所定の厚さにまで薄くし、ＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層１１やコレクタ層１２のイオン注入および熱処理による形成、さらには、蒸着によるコレクタ電極２１の形成を行うことで、実施例９のトレンチ型ＩＧＢＴ（図２８）が形成される。
実施例９のトレンチ型ＩＧＢＴ（図２８）の電流出力特性を従来のトレンチ型ＩＧＢＴと比較した例を図３３、図３４に示す。公正な比較を行うために、トレンチ７の深さ、ゲートしきい値電圧特性、ＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層１１の濃度分布、コレクタ層１２の濃度分布、活性領域面積などを実施例９と従来のトレンチ型ＩＧＢＴとで共通にして比較したものである。従来構成としては、図２６に示す従来のトレンチ型ＩＧＢＴと特許文献１に記載の図３に相当する図２５の構成を適用した。
図３３より明らかなように、実施例９のトレンチ型ＩＧＢＴ（図２８）の電流出力特性は、従来の図２６に示すトレンチ型ＩＧＢＴや前記特許文献１に記載のトレンチ型ＩＧＢＴの図２５（前記特許文献１に記載の図３に相当する図面）よりも良好な電流出力特性を示している。この図３３から一定電流密度を流した場合の電圧降下量（以下、オン電圧と称する）が低いことがわかる。また、ゲート電圧１５Ｖ，接合温度４２５Ｋ，電流密度１５０Ａ／ｃｍ2の条件下でのオン電圧を比較した図３４によれば、実施例９のトレンチ型ＩＧＢＴ（図２８）のオン電圧を１とした場合、比較する従来のトレンチ型ＩＧＢＴ（図２６）のオン電圧は１より大きくなっており、本発明にかかる実施例９のトレンチ型ＩＧＢＴ出力特性が優れていることがわかる。
実施例９のトレンチ型ＩＧＢＴ（図２８）の耐圧特性を、従来のトレンチ型ＩＧＢＴ（図２６、図２７）と比較した例を図３２に示す。公正な比較を行うための条件は前述と同じである。従来構成としては、図２６と図２７（図２７は前記特許文献１記載の図３より耐圧特性の良好な同図４０に相当する図面）の構成を適用した。この図３２より明らかなように、実施例９の耐圧特性は従来構成のトレンチ型ＩＧＢＴ（図２６）や特許文献１記載のトレンチ型ＩＧＢＴ（図２７）と同等の耐圧特性を示している。
本発明にかかる実施例１０のトレンチ型ＩＧＢＴについて、図２９を参照して説明する。実施例１０と前記実施例９のトレンチ型ＩＧＢＴ（図２８）の相違点は隣り合うトレンチ７間のチャネル変形領域８が繋がっていることのみである。図２９に示すトレンチ型ＩＧＢＴの構造は、前記実施例９の製造方法の中で、チャネル変形領域８の熱拡散時間を長くすることによって簡便に製造することが可能である。図２９のような構成とすることで、さらなるオン電圧の低減効果を期待できるが、若干のラッチアップ耐量の低減をともなうため注意が必要である。
実施例１１のトレンチ型ＩＧＢＴを図３０を参照して説明する。実施例１１のトレンチ型ＩＧＢＴは、実施例７のトレンチ型ＩＧＢＴ（図９）と比較して、半導体基板１より高濃度のｎ型チャネル変形領域８がトレンチ７よりも深く形成されている点と、図９に示すｐ型チャネル領域２００がトレンチ７よりもさらに深くまで拡散され、ｐ型領域３００のように形成されている点で異なっている。その他の構成は原則的に図９と同じであり、同じ部分には同じ符号が記されている。この深いｐ型領域３００によって、実施例７のトレンチ型ＩＧＢＴで問題とされた耐圧を向上させることが可能である。
ｐ型領域３００の位置がずれた場合のオン電圧の上昇度合いについて、１２００Ｖ級の前記実施例１１のトレンチ型ＩＧＢＴと、従来構成のトレンチ型ＩＧＢＴ（図２６）の構成であって、且つトレンチ７とトレンチ７間に図３０のようなｐ型領域３００（フローティング領域）を有する構造とを、電流出力特性について比較したものを図３５に示す。各々のＩ−Ｖ曲線群の最も内側にある曲線が基準となっており、各々、０．３μｍ，０．６μｍ、ｐ型領域３００の位置がずれた場合の図である。図３５より明らかなように、実施例１１ではほとんどオン電圧が変化していないにもかかわらず、比較した従来構成のトレンチ型ＩＧＢＴではオン電圧が大きく変化していることがわかる。
電界緩和領域１０を追加形成することによって、ｐ型領域３００の位置が図面の左右のいずれかにずれた場合においても、確実にゲート酸化膜５に接するエミッタ領域４／ｐ型チャネル領域２／ｎ型チャネル変形領域８からなるＭＯＳＦＥＴ構造が安定して動作することになり、オン電圧への影響がほとんどないようにすることが可能となる効果が得られる。
加えて、電界緩和領域１０が無い場合においても、半導体基板１より高濃度のｎ型チャネル変形領域８の存在によって、ｐ型領域３００の、前記ＭＯＳＦＥＴ構造側への回り込み拡散を抑制することができる。さらに、前記ＭＯＳＦＥＴ構造のパス（電流経路）構造の安定した確保が可能となるため、前述のようにｐ型領域３００が左右にずれた場合においてもオン電圧への影響がほとんどないものとすることが可能となる。
実施例１２を図３１を参照して説明する。実施例１２は前記実施例１１と比較して、トレンチ７の底部にｐ型電界緩和領域１０が形成されているという点、およびｐ型領域４００の幅が前記図３０のｐ型領域３００より狭くなっているという点で異なっている。このような構成とすることで、前記実施例１１のトレンチ型ＩＧＢＴより、ｐ型領域４００の位置がずれた場合の、前記ＭＯＳＦＥＴ構造側への回り込み拡散の影響がさらに少なくなるため、オン電圧の変動をさらに抑制することが可能である。
さらに、以上の説明とは異なる製造方法によるチャネル変形領域８を形成する方法について説明する。このチャネル変形領域８の製造方法を図３８を参照して説明する。まず、抵抗率５０Ωｃｍで５００μｍ程度の厚さのｎ型半導体基板１を準備する（図３８（ａ））。半導体基板１の一方の表面に１０００ｎｍ程度の厚さの酸化膜を形成し、ひ素イオンの注入のために、１０μｍピッチで幅２μｍ程度のシリコン露出部（酸化膜の開口部）を酸化膜のフォトリソグラフィ及びエッチング工程によって形成する（図３８（ｂ））。この時、前記酸化膜の開口部の幅をトレンチ７形成用の酸化膜マスクの幅よりも広く取ることが重要であり、このように製造することで、トレンチ７側壁部のｎ型濃度を横方向に一定にすることができ、しきい値のばらつきを軽減することが可能となる。この後、加速電圧１５０ｋｅＶで５×１０13ｃｍ-3程度のひ素イオンの注入を行い、所定の熱処理工程を行うことで、ｎ型チャネル変形領域８を形成することが可能となる（図３８（ｃ）、図３８（ｄ））。
この形成方法の場合、ｎ型チャネル変形層８は半導体基板に垂直な方向に濃度分布を持つために、ｎチャネルが形成される部分の均一濃度という効果は失われることになる。しかし、耐圧構造領域の深いｐ型層（フィールドリミッティングリングまたはガードリング）の形成と同一の熱処理工程を通すことが可能になることによる工程の削減が可能となり、半導体装置のコストダウンが可能であるというメリットを持つ。
以上説明したように、本発明にかかる実施例１〜実施例１３に記載のトレンチ型ＩＧＢＴによれば、オン電圧を低減せしめ、耐圧を高め、スイッチング損失も低くし、かつ、高いターンオフ耐量とラッチアップ耐量を有し、ゲートしきい値電圧の設計・制御性を向上させることが可能な半導体装置およびその製造方法を提供することができる。
なお、半導体装置の構造と、半導体装置の製造プロセスとは異なる組み合わせで使用することが可能であるし、本発明の意図を逸脱しない範囲で、変形使用可能である。
１、 半導体基板、半導体基板層、ｎ型ベース層
２、 ｐ型チャネル領域
３、３ａ、３ｂ ｐ+型ボディ領域
４、 ｎ+型エミッタ領域
５、 ゲート酸化膜
６、 ドープドポリシリコン、高濃度ポリシリコン
７、 トレンチ
８、 ｎ型チャネル変形領域
９、 層間絶縁膜
１０、 電界緩和領域
１１、 ＦＳ（Ｆｉｅｌｄ Ｓｔｏｐ）層
１２、 コレクタ層
１３、 カソード領域
２０、 エミッタ電極
２１、 コレクタ電極
３０、 耐圧構造領域
３１、 ゲート電極配線
３２、 ゲートパッド
２００ ｐ型チャネル領域
３００ ｐ型チャネル領域
４００ ｐ型チャネル領域。

Claims (26)

  1. 第１導電型の半導体基板の一方の主面側の表面層に選択的に形成される第２導電型のチャネル領域と該チャネル領域内の表面層に選択的に形成される第１導電型エミッタ領域と、前記チャネル領域表面と前記エミッタ領域表面とに接触するエミッタ電極と、前記第１導電型のエミッタ領域表面から、前記チャネル領域を貫き、前記半導体基板に達する複数のストライプ状平面形状を有するトレンチと、該トレンチ内にゲート絶縁膜を介して前記第２導電型のチャネル領域に対向するゲート電極を備える半導体装置であって、前記複数のストライプ状平面形状を有するトレンチ間に配置され、前記チャネル領域と前記半導体基板との間に、該基板より高濃度の第１導電型で半導体基板の主面方向では前記トレンチの側壁側で高濃度、該トレンチから離れるにつれて低濃度になる不純物濃度分布を有するチャネル変形領域を備えていることを特徴とする半導体装置。
  2. 前記トレンチの底部に前記第２導電型のチャネル領域より低濃度の第２導電型電界緩和領域を備えていることを特徴とする請求項１記載の半導体装置。
  3. 前記複数のストライプ状平面形状を有するトレンチ間に配置される前記第２導電型チャネル領域が、表面層に第１導電型エミッタ領域を備える領域と、表面層に第１導電型エミッタ領域を備えない領域とを有することを特徴とする請求項１または２記載の半導体装置。
  4. 前記第２導電型チャネル領域であって、表面層に第１導電型エミッタ領域を備える領域と、表面層に第１導電型エミッタ領域を備えない領域の前記トレンチ間の幅が異なることを特徴とする請求項３記載の半導体装置。
  5. 前記第２導電型チャネル領域であって、前記表面層に第１導電型エミッタ領域を備えない領域の表面には絶縁膜が被覆されて前記エミッタ電極と絶縁されていることを特徴とする請求項３記載の半導体装置。
  6. 前記チャネル変形領域が、トレンチ間の中央に沿って露出する前記半導体基板の一方の主面により分離されていることを特徴とする請求項１または２記載の半導体装置。
  7. 前記チャネル変形領域を形成する第２導電型のイオン種が半導体基板／酸化膜界面における半導体基板への偏析係数が大きいイオン種であることを特徴とする請求項１または２記載の半導体装置。
  8. 前記チャネル変形領域がトレンチよりも深く形成されていることを特徴とする請求項１または２記載の半導体装置。
  9. 前記トレンチの平面パターンが直線状で、所定の間隔に配置される複数の単位トレンチに分割され、前記チャネル変形領域が、前記単位トレンチに沿って形成されていることを特徴とする請求項１または２記載の半導体装置。
  10. 前記第２導電型チャネル領域であって、表面層に第１導電型エミッタ領域を備えない領域の拡散深さが、表面層に第１導電型エミッタ領域を備える領域の拡散深さより深いことを特徴とする請求項１または２記載の半導体装置。
  11. 前記第２導電型チャネル領域であって、表面層に第１導電型エミッタ領域を備えない領域の拡散深さが前記トレンチよりも深いことを特徴とする請求項１または２記載の半導体装置。
  12. 前記第２導電型チャネル領域であって、表面層に第１導電型エミッタ領域を備えない領域の拡散深さが前記低濃度の第２導電型電界緩和領域よりも深いことを特徴とする請求項２または８記載の半導体装置。
  13. 前記半導体基板の他方の主面側の表面層に第２導電型コレクタ層を備えていることを特徴とする請求項１または２記載の半導体装置。
  14. 前記第２導電型コレクタ層と前記基板層の間に、前記半導体基板よりも高濃度の第１導電型フィールドストップ層もしくは第１導電型バッファ層が形成されていることを特徴とする請求項１３記載の半導体装置。
  15. 前記第２導電型コレクタ層が、第１導電型のカソード領域と前記第２導電型のコレクタ領域とを備えていることを特徴とする請求項１３または１４記載の半導体装置。
  16. 第１導電型の前記カソード領域が、前記ストライプ状平面形状を有するトレンチの長手方向に平行に配置されていることを特徴とする請求項１５記載の半導体装置。
  17. 第１導電型の前記カソード領域が、前記ストライプ状平面形状を有するトレンチの長手方向に交差する方向に配置されていることを特徴とする請求項１５記載の半導体装置。
  18. 前記トレンチを形成した後に、第１導電型のイオン種を、前記トレンチに対して斜め上方からイオン注入し、その後に熱拡散処理を行うことによって前記チャネル変形領域を形成することを特徴とする請求項１または２記載の半導体装置の製造方法。
  19. 前記第１導電型のイオン種を、前記トレンチに対して斜め上方からイオン注入する前に、前記トレンチを酸化膜で覆うことを特徴とする請求項１８記載の半導体装置の製造方法。
  20. 前記トレンチを形成した後に該トレンチ底部に向かって、第２導電型のイオン種を、前記トレンチに対して垂直な上方からイオン注入し、その後に熱拡散処理を行うことによって、前記トレンチの底部に配置される第２導電型の電界緩和領域を形成することを特徴とする請求項１８記載の半導体装置の製造方法。
  21. 第２導電型のイオン種を、前記トレンチに対して垂直方向からイオン注入する前に、前記トレンチをスクリーン酸化膜で覆うことを特徴とする請求項２０記載の半導体装置の製造方法。
  22. 前記トレンチに対して、垂直方向からイオン注入して形成する前記電界緩和領域と斜め上方からイオン注入して形成する前記チャネル変形領域を、同じ工程内で続けて行うことを特徴とする請求項２０に記載の半導体装置の製造方法。
  23. 第１導電型のイオン種を前記トレンチに対して斜め上方からイオン注入し、続いて第２導電型のイオン種を垂直方向からイオン注入する前に、前記トレンチをスクリーン酸化膜で覆うことを特徴とする請求項２２記載の半導体装置の製造方法。
  24. ゲート絶縁膜の形成後、前記トレンチにドープドポリシリコン層を埋め込む工程と、第２導電型ドーパントのイオン注入および熱拡散処理により前記第２導電型チャネル領域を形成する工程とを備えることを特徴とする請求項１８記載の半導体装置の製造方法。
  25. 前記チャネル変形領域が、前記第１導電型半導体基板に形成された酸化膜の所要の位置に開口部を設ける工程と、前記酸化膜の開口部から前記半導体基板に所定の深さのトレンチを形成する工程と、前記トレンチをエピタキシャル成長によって、第１導電型の半導体層で濃度分布を持たせながら埋め込む工程と、前記半導体基板の主面を平坦化する工程とにより形成されることを特徴とする請求項１または２記載の半導体装置の製造方法。
  26. 前記第１導電型半導体基板がｎ型シリコン半導体基板であって、前記チャネル変形領域を形成するドーパントがリンまたはひ素であることを特徴とする請求項１８記載の半導体装置の製造方法。
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