KR20150140270A - 반도체 장치 및 반도체 장치의 제조 방법 - Google Patents

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KR20150140270A
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유이치 오노자와
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후지 덴키 가부시키가이샤
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Abstract

본원 발명은, n- 드리프트층의 일방(一方)의 표면층(surface layer)에 설치된 p층은, 복수의 트렌치(4)에 의해 p 베이스 영역(5) 및 부유 p 영역(6)으로 분할되어 있다. 트렌치(4)의 p 베이스 영역(5)측의 측벽에는, 제 1 절연막(8a)을 통해 제 1 게이트 전극(9a)이 설치되어 있고, 부유 p 영역(6)측의 측벽에는, 제 2 절연막(8b)을 통해 실드 전극(9b)이 설치되어 있다. 제 1 컨택트 홀(10a)에 매립된 컨택트 플러그를 통해 게이트 런너(gate runner; 13)에 도통(導通) 접속된 제 1 게이트 전극(9a)과, 제 2 컨택트 홀(10b)에 매립된 컨택트 플러그를 통해 이미터 전극(11)에 도통 접속된 실드 전극(9b) 사이에는, 기판 표면(front surface)으로부터 트렌치(4)의 저면(bottom surface)에 이르는 절연막(20)이 설치되어 있다. 이와 같이 함으로써, 제조 프로세스를 단축시킬 수 있고, 낮은 손실로 신뢰성 높은 반도체 장치를 제공할 수 있다.

Description

반도체 장치 및 반도체 장치의 제조 방법{SEMICONDUCTOR DEVICE AND SEMICONDUCTOR DEVICE MANUFACTURING METHOD}
본 발명은, 반도체 장치 및 반도체 장치의 제조 방법에 관한 것이다.
전력 변환 장치의 저(低)소비전력화가 진행되는 가운데, 전력 변환 장치에 있어서 중심적인 역할을 하는 파워 디바이스(스위칭 디바이스)의 저소비전력화가 기대되고 있다. 이러한 파워 디바이스 중에서도, 전도도(傳導度) 변조 효과에 의해 온(ON) 전압을 낮출 수 있고, 또한 절연 게이트로의 인가(印加) 전압에 의해 용이하게 전류를 제어할 수 있는 전압 구동형의 절연 게이트형 바이폴러 트랜지스터(IGBT：Insulated Gate Bipolar Transistor)의 사용이 정착되어 가고 있다.
상기 IGBT의 MOS 게이트(금속-산화막-반도체로 이루어진 절연 게이트) 구조로서, 기판 표면(front surface)에 게이트 전극을 설치한 플레이너 게이트 구조(planar gate structure)와, 기판 표면측에 설치한 트렌치 내에 게이트 전극을 매립한 트렌치 게이트 구조(trench gate structure)가 공지되어 있다. 트렌치의 양측벽을 따라 채널이 형성되는 트렌치 게이트형 IGBT는, 기판 표면을 따라 채널이 형성되는 플레이너 게이트형 IGBT보다 채널 밀도가 크고, 온 전압을 낮출 수 있기 때문에, 최근, 그 적용 분야가 늘어나고 있다.
일반적인 트렌치 게이트형 IGBT의 구성에 대해 설명한다. 도 27은, 일반적인 트렌치 게이트형 IGBT의 구성을 나타낸 단면도이다. 도 27에 나타낸 바와 같이, p+ 콜렉터 영역(101)이 되는 p+ 반도체 기판의 표면 상에 n- 드리프트층(102)이 적층되어 이루어지는 실리콘 기판의 표면측(n- 드리프트층(102)측)에는, p층(103)이 설치되어 있다. p층(103)은, 실리콘 기판 표면으로부터 p층(103)을 관통하여 n- 드리프트층(102)에 이르는 복수의 트렌치(104)에 의해, p 베이스 영역(105)과 부유 p 영역(106)으로 분할되어 있다.
p 베이스 영역(105)은, p층(103) 중, 서로 이웃하는 트렌치(104)의, n+ 이미터 영역(107)이 설치된 측의 측벽에 끼워진 영역이다. 부유 p 영역(106)은, p층(103) 중, 서로 이웃하는 트렌치(104)의, n+ 이미터 영역(107)이 존재하지 않는 측의 측벽 사이에 끼워진 영역이다. 부유 p 영역(106)은, n- 드리프트층(102)과는 pn 접합에 의해 절연되어 있고, 또한 게이트 절연막(108)에 의해 게이트 전극(109)으로부터 절연되어 있다. 즉, 부유 p 영역(106)은, 이른바 플로팅(floating) 상태로 되어 있다.
트렌치(104)의 내부에는, 게이트 절연막(108)을 통해 게이트 전극(109)이 설치되어 있다. n+ 이미터 영역(107)은, 트렌치(104)의, p 베이스 영역(105)측의 측벽에 설치된 게이트 절연막(108)에 접한다. 이미터 전극(111)은, n+ 이미터 영역(107) 및 p 베이스 영역(105)에 전기적으로 접속되고, 층간 절연막(110)에 의해 게이트 전극(109)으로부터 절연되어 있다. 또한, 이미터 전극(111)은, 질화실리콘막(Si3N4막)이나 폴리이미드막으로 이루어진 패시베이션 보호막(passivation protective film)(미도시)에 의해 덮여 있다. 콜렉터 전극(112)은, p+ 콜렉터 영역(101)에 접한다.
도 27에 나타낸 IGBT에 있어서, 통상, 이미터 전극(111)은, 그라운드에 접지된 상태이거나, 음(negative)의 전압이 인가된 상태로 되어 있다. 콜렉터 전극(112)은, 양(positive)의 전압이 인가된 상태로 되어 있다. 이와 같이 이미터 전극(111)보다 높은 전압이 콜렉터 전극(112)에 인가된 상태라 하더라도, 게이트 구동 회로(미도시)로부터 게이트 저항을 통해 게이트 전극(109)에 인가된 전압이 문턱값(threshold)보다 낮은 경우, p 베이스 영역(105)과 n- 드리프트층(102) 간의 pn 접합은 역바이어스(reverse bias)되어 있기 때문에, 이미터·콜렉터 간에 전류는 흐르지 않는다. 즉, IGBT는 오프(OFF) 상태를 유지한다.
한편, 이미터 전극(111)보다 높은 전압이 콜렉터 전극(112)에 인가된 상태에서, 게이트 구동 회로로부터 게이트 저항을 통해 게이트 전극(109)에 문턱값을 초과하는 전압이 인가되었을 경우, 게이트 전극(109)에 전하가 축적되는 동시에, p 베이스 영역(105) 중, n+ 이미터 영역(107)과 n- 드리프트층(102)에 끼워진 부분의 트렌치(104)에 접하는 영역이 반전하여 n형의 채널 영역이 형성된다. 이에 의해, 이미터 전극(111)으로부터 나온 전자가, n+ 이미터 영역(107) 및 채널 영역으로 이루어진 n형 영역을 통해 n- 드리프트층(102)에 주입된다.
n- 드리프트층(102)에 전자가 주입됨으로써, p+ 콜렉터 영역(101)과 n- 드리프트층(102) 간의 pn 접합이 순바이어스(forward bias)되어, 콜렉터 전극(112)으로부터 n- 드리프트층(102)에 정공이 주입되기 때문에, 이미터·콜렉터 간에 전류가 흐른다. 즉, IGBT는 온(ON) 상태가 된다. 상기 온 상태에 있어서의 이미터 전극(111)과 콜렉터 전극(112) 간의 전압 효과가 온 전압이다. 그리고, 게이트 전극(109)으로의 인가 전압을 문턱값 이하로 함으로써, 게이트 전극(109)에 축적되어 있던 전하는, 게이트 저항을 통해 게이트 구동 회로로 방전된다.
그리고, 게이트 전극(109)에 축적되어 있던 전하가 게이트 구동 회로로 방전될 때, p 베이스 영역(105) 중 n형으로 반전되어 있던 부분이 p형으로 되돌아와, 채널 영역이 없어지기 때문에, 이미터 전극(111)으로부터 n- 드리프트층(102)으로 전자가 공급되지 않게 된다. 이에 따라, 콜렉터 전극(112)으로부터 n- 드리프트층(102)으로의 정공의 공급도 없어져, n- 드리프트층(102) 내에 축적되어 있던 전자 및 정공이 각각 콜렉터 전극(112) 및 이미터 전극(111)으로 토출되거나, 또는, 재결합에 의해 소멸됨으로써, 이미터·콜렉터 간에 전류가 흐르지 않게 된다. 즉, IGBT는 오프 상태가 된다.
이러한 트렌치 게이트형 IGBT의 온 전압을 더욱 저감시키기 위해 다양한 제안이 이루어지고 있다. 예컨대, 다이오드의 온 전압에 가까운 한계의 특성을 구비한 IEGT(Injection Enhanced Gate Bipolar Transistor)라 불리는 IGBT가 공지되어 있다(예컨대, 하기 특허문헌 1(제 101도) 참조). IEGT는, 일부의 n+ 이미터 영역 및 p 베이스 영역을 절연막에 의해 가려, n+ 이미터 영역 및 p 베이스 영역과 이미터 전극 간의 접촉 면적을 줄인 것이다.
하기 특허문헌 1에 개시된 IEGT의 동작은, 기본적으로는 상술한 트렌치 게이트형 IGBT와 동일하지만, 하기 특허문헌 1에 개시된 IEGT에서는, n- 드리프트층에 있어서, 절연막에 덮인 p 베이스 영역의 근방의 정공이 이미터 전극으로 토출되기 어려워, 이 부분에 축적된다. 이 때문에, n- 드리프트층에 있어서 p 베이스 영역의 근방의 정공 밀도가 상승되고, 이에 수반하여 전자의 주입이 증가한다. 따라서, n- 드리프트층의 캐리어 농도 분포는 다이오드의 캐리어 농도 분포에 가까운 상태가 되어, 통상의 트렌치 게이트형 IGBT보다 온 전압이 낮아진다.
그러나, 전력 변환 장치에 이용하는 파워 디바이스에는 낮은 온 전압 이외에 고속 스위칭 특성도 요구되고 있어, 고속 스위칭 특성의 개선도 중요한 과제의 하나가 되고 있다. 또한, 트렌치 게이트형 IGBT 및 IEGT는, 트렌치 게이트 구조가 고밀도로 배치되기 때문에, 게이트-이미터 간 용량도 커진다. 이 때문에, 오프 상태로부터 온 상태로 이행될 때에는 게이트-이미터 간 용량에 전하를 충전하고, 온 상태로부터 오프 상태로 이행될 때에는 게이트-이미터 간 용량에 축적된 전하를 방전할 필요가 있다.
따라서, 게이트-이미터 간 용량이 큰 경우, 스위칭 동작시에, 충방전 시간이 증대되는 동시에 스위칭 손실도 증대되어, 파워 디바이스의 발생 손실이 증대되어 버린다. 파워 디바이스의 발생 손실이란, 온 전압으로 정해지는 정상(定常) 손실과, 스위칭 동작시의 스위칭 손실의 총합(total)이다. 이 때문에, 스위칭 손실을 발생시키는 원인인 게이트-이미터 간 용량을 작게 하는 것이 중요한 과제가 된다. 이러한 문제를 해소한 IGBT로서, 도 27에 나타낸 바와 같이 부유 p 영역을 구비한 IGBT가 제안되어 있다(예컨대, 하기 특허문헌 2(도 1) 참조).
하기 특허문헌 2에서는, 플로팅 상태의 부유 p 영역(106)을 설치함으로써, n- 드리프트층(102)에 주입된 정공이 이미터 전극(111)으로 토출되는 것을 억제하여 부유 p 영역(106)에 축적하고, n- 드리프트층(102)의 캐리어 농도 분포를 다이오드의 캐리어 농도 분포에 가까운 상태로 하고 있다. 또한, 하기 특허문헌 2에서는, 플로팅 상태의 부유 p 영역(106)에 더미 게이트(dummy gate; 제어 전극으로서 작용하지 않는 트렌치 게이트 구조)를 설치하지 않는 구성으로 함으로써 게이트-이미터 간 용량을 저감하여, 충방전 시간의 단축화 및 저(低) 스위칭 손실화가 도모되고 있다.
그러나, 하기 특허문헌 1 및 2에 나타낸 구조에 공통되는 문제로서, 턴온(turn on) 특성에 개선의 여지가 있다는 것이 보고되어 있다(예컨대, 하기 비특허문헌 1 참조). 이러한 문제를 해소하여 한층 더 저손실화를 도모한 IGBT로서, 제어 전극으로서 기능하는 게이트 전극과 이미터 전위의 더미 게이트 전극을 동일한 트렌치의 내부에 설치한 IGBT가 제안된 바 있다(예컨대, 하기 특허문헌 3 및 4 참조). 또한, 게이트 컨택트용 폴리실리콘 상의 층간 절연막에 트렌치의 폭 사이즈보다 큰 폭 사이즈를 가진 게이트용 접속구멍(컨택트 홀)을 형성하여 컨택트 저항을 저감시킨 장치가 제안된 바 있다(예컨대, 하기 특허문헌 5 참조).
일본 특허공개공보 H05-243561호 일본 특허공개공보 제2001-308327호 미국 특허명세서 제6815769호 일본 특허공개공보 제2012-064641호 일본 특허공개공보 제2008-085278호
M. Yamaguchi, 외 7명, IEGT Design Criterion for Reducing EMI Noise, Proceedings of 2004 International Symposium on Power Semiconductor Devices ＆ ICs, 2004년 5월, p.115-118
그러나, 상기 특허문헌 3∼5에서는, 트렌치의 양측벽을 따라 각각 게이트 전극을 형성함에 있어서, 트렌치의 내벽을 따라 게이트 전극 재료인 폴리실리콘막을 형성한 후, 실리콘 기판 표면 상에 폴리실리콘막을 남긴 상태에서, 일반적인 포토리소그래피 및 에칭에 의해 트렌치의 저면(bottom surface) 상의 폴리실리콘막을 제거하여 트렌치 내의 게이트 전극을 분할하고 있다. 이 때문에, 프로세스의 단계 수가 너무 많아, 비용이 증대되거나, 양품률(良品率)이 저하될 우려가 있다. 또한, 일반적인 포토리소그래피에 의해, 트렌치의 저면 상의 폴리실리콘막을 제거하기 위한 에칭용의 레지스트 마스크를 형성한 경우, 트렌치의 내부에 레지스트가 들어간다. 특히, IGBT에서는, 트렌치의 애스펙트 비(aspect ratio)가 높아지기 때문에, 트렌치 내부에 들어간 레지스트를 제거하는 것이 어려워, 레지스트 잔사(殘渣)가 생겨 수율(收率)이나 신뢰성이 저하되는 문제가 있다.
본 발명은, 상술한 종래 기술에 의한 문제점을 해소하기 위해, 트렌치의 양측벽을 따라 각각 게이트 전극을 구비한 반도체 장치를 제조함에 있어서, 제조 프로세스를 단축시킬 수 있는 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다. 또한, 본 발명은, 상술한 종래 기술에 의한 문제점을 해소하기 위해, 저손실이며 신뢰성이 높은 반도체 장치 및 반도체 장치의 제조 방법을 제공하는 것을 목적으로 한다.
상술한 과제를 해결하여, 본 발명의 목적을 달성하기 위해, 본 발명에 따른 반도체 장치는, 제 1 도전형의 반도체층의 표면층(surface layer)에 형성된 제 1 트렌치와, 상기 제 1 트렌치의 일방(一方)의 측벽을 따라 상기 제 1 트렌치보다 얕은 깊이로 상기 반도체층의 표면층에 선택적으로 형성된 제 2 도전형의 베이스 영역과, 상기 베이스 영역의 표면층에 상기 제 1 트렌치의 측벽에 접하여 형성되는 이미터 영역과, 상기 제 1 트렌치의 타방(他方)의 측벽을 따라 상기 반도체층의 표면층에 선택적으로 형성된 제 2 도전형의 부유 전위 영역을 구비한 트렌치 구조를 가지는 반도체 장치이며, 다음의 특징을 가진다. 상기 제 1 트렌치의 일방의 측벽을 따라 제 1 절연막이 설치되어 있다. 상기 제 1 트렌치의 타방의 측벽을 따라 제 2 절연막이 설치되어 있다. 상기 제 1 절연막의 내측에, 상기 제 1 트렌치의 일방의 측벽을 따라 제 1 게이트 전극이 설치되어 있다. 상기 제 2 절연막의 내측에, 상기 제 1 트렌치의 타방의 측벽을 따라 실드 전극이 설치되어 있다. 상기 제 1 트렌치의 내부에는, 상기 제 1 게이트 전극과 상기 실드 전극 사이에 제 3 절연막이 매립되어 있다. 상기 제 1 게이트 전극, 상기 실드 전극 및 상기 이미터 영역을 덮는 층간 절연막이 설치되어 있다. 상기 층간 절연막 상에는, 제 2 게이트 전극과, 상기 제 2 게이트 전극과 떨어져 설치된 이미터 전극과, 상기 제 2 게이트 전극과 떨어져 설치된 전위 고정 전극이 배치되어 있다. 상기 제 2 게이트 전극과 상기 제 1 게이트 전극 사이에 끼워진 부분에 있어서의 상기 층간 절연막에는, 제 1 컨택트 홀이 선택적으로 설치되어 있다. 상기 제 1 컨택트 홀에는, 상기 제 2 게이트 전극과 상기 제 1 게이트 전극을 도통(導通) 접속하기 위한 제 1 컨택트 플러그(contact plug)가 매립되어 있다. 상기 전위 고정 전극과 상기 실드 전극 사이에 끼워진 부분에 있어서의 상기 층간 절연막에는, 제 2 컨택트 홀이 선택적으로 설치되어 있다. 상기 제 2 컨택트 홀에는, 상기 전위 고정 전극과 상기 실드 전극을 도통 접속하기 위한 제 2 컨택트 플러그가 매립되어 있다. 상기 이미터 전극과 상기 이미터 영역 사이에 끼워진 부분에 있어서의 상기 층간 절연막에는, 제 3 컨택트 홀이 선택적으로 설치되어 있다. 상기 제 3 컨택트 홀에는, 상기 이미터 전극과 상기 이미터 영역을 도통 접속하기 위한 제 3 컨택트 플러그가 매립되어 있다.
또한, 본 발명에 따른 반도체 장치는, 상술한 발명에 있어서, 상기 전위 고정 전극은 상기 이미터 전극과 일체로 되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는, 상술한 발명에 있어서, 상기 제 1 트렌치의 일방의 측벽에, 제 2 트렌치가 연결되어 있다. 상기 제 1 트렌치의 타방의 측벽에, 제 3 트렌치가 연결되어 있다. 상기 제 2 트렌치의 내부에는, 상기 제 2 트렌치의 내벽을 따라 상기 제 1 절연막이 설치되어 있다. 상기 제 3 트렌치의 내부에는, 상기 제 3 트렌치의 내벽을 따라 상기 제 2 절연막이 설치되어 있다. 상기 제 2 트렌치의 내부의 상기 제 1 절연막의 내측에는, 상기 제 1 게이트 전극이 설치되어 있다. 상기 제 3 트렌치의 내부의 상기 제 2 절연막의 내측에는, 상기 실드 전극이 설치되어 있다. 상기 제 2 게이트 전극은, 상기 제 1 컨택트 플러그를 통해, 상기 제 2 트렌치의 내부에 설치된 상기 제 1 게이트 전극과 도통 접속되어 있다. 상기 전위 고정 전극은, 상기 제 2 컨택트 플러그를 통해, 상기 제 3 트렌치의 내부에 설치된 상기 실드 전극과 도통 접속되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는, 상술한 발명에 있어서, 상기 제 2 트렌치의 폭은, 상기 제 1 트렌치의 폭보다 좁은 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는, 상술한 발명에 있어서, 상기 제 3 트렌치의 폭은, 상기 제 1 트렌치의 폭보다 좁은 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는, 상술한 발명에 있어서, 상기 제 2 트렌치 및 상기 제 3 트렌치의 양단(兩端)이 상기 제 1 트렌치와 연결되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는, 상술한 발명에 있어서, 상기 제 2 트렌치는, 상기 이미터 영역과 떨어져 설치되어 있는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치는, 상술한 발명에 있어서, 상기 제 3 트렌치는 상기 부유 전위 영역에 설치되어 있는 것을 특징으로 한다.
또한, 상술한 과제를 해결하여, 본 발명의 목적을 달성하기 위해, 본 발명에 따른 반도체 장치의 제조 방법은, 제 1 트렌치의 일방의 측벽에만 이미터 영역이 설치된 트렌치 구조를 가지는 반도체 장치의 제조 방법이며, 다음의 특징을 가진다. 우선, 제 1 도전형의 반도체층의 표면층에 상기 제 1 트렌치를 형성하는 제 1 공정을 행한다. 다음으로, 상기 제 1 트렌치의 내부에, 상기 제 1 트렌치의 내벽을 따라 제 1 절연막을 형성하는 제 2 공정을 행한다. 다음으로, 상기 제 1 절연막의 내측에, 상기 제 1 트렌치의 내벽을 따라 도전체층을 형성하는 제 3 공정을 행한다. 다음으로, 상기 반도체층의 표면 상의 상기 도전체층, 및, 상기 제 1 트렌치의 저면(bottom surface) 상의 상기 도전체층을 선택적으로 제거하여, 상기 도전체층을 실드 전극과 제 1 게이트 전극으로 분리하는 제 4 공정을 행한다. 다음으로, 상기 제 1 트렌치의 내부의 상기 실드 전극과 상기 제 1 게이트 전극 사이에 제 2 절연막을 매립하는 제 5 공정을 행한다. 다음으로, 상기 반도체층의 표면층에 선택적으로 상기 제 1 트렌치의 상기 제 1 게이트 전극측의 측벽에 접하도록 상기 제 1 트렌치보다 깊이가 얕은 제 2 도전형의 베이스 영역을 형성하는 제 6 공정을 행한다. 다음으로, 상기 반도체층의 표면층에 선택적으로 상기 제 1 트렌치의 상기 실드 전극측의 측벽에 접하도록 제 2 도전형의 부유 전위 영역을 형성하는 제 7 공정을 행한다. 다음으로, 상기 베이스 영역의 표면층에 상기 제 1 트렌치와 접하는 제 2 도전형의 이미터 영역을 형성하는 제 8 공정을 행한다. 다음으로, 상기 실드 전극, 상기 제 1 게이트 전극 및 상기 이미터 영역을 덮는 층간 절연막을 형성하는 제 9 공정을 행한다. 다음으로, 상기 층간 절연막을 선택적으로 제거하여, 상기 제 1 트렌치의 일방의 측벽측의 상기 제 1 게이트 전극을 선택적으로 노출시키는 제 1 컨택트 홀과, 상기 제 1 트렌치의 타방의 측벽측의 상기 실드 전극을 선택적으로 노출시키는 제 2 컨택트 홀과, 상기 이미터 영역을 선택적으로 노출시키는 제 3 컨택트 홀을 형성하는 제 10 공정을 행한다. 다음으로, 상기 제 1 컨택트 홀, 상기 제 2 컨택트 홀 및 상기 제 3 컨택트 홀을 매립하도록 컨택트 플러그를 형성하는 제 11 공정을 행한다. 다음으로, 상기 층간 절연막 상에, 상기 제 1 컨택트 홀을 덮도록 제 2 게이트 전극을 형성하고, 상기 제 2 컨택트 홀을 덮도록 전위 고정 전극을 형성하고, 상기 제 3 컨택트 홀을 덮도록 이미터 전극을 형성하는 제 12 공정을 행한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 공정에서는, 추가로, 상기 제 1 트렌치의 일방의 측벽에 연결된 제 2 트렌치와, 상기 제 1 트렌치의 타방의 측벽에 연결된 제 3 트렌치를 형성한다. 상기 제 2 공정에서는, 상기 제 2 트렌치 및 상기 제 3 트렌치의 내벽을 따라 상기 제 1 절연막을 형성한다. 상기 제 3 공정에서는, 상기 제 2 트렌치 및 상기 제 3 트렌치의 상기 제 1 절연막의 내측에 상기 도전체층을 매립한다. 상기 제 10 공정에서는, 상기 제 2 트렌치에 매립된 상기 제 1 게이트 전극을 선택적으로 노출시키는 상기 제 1 컨택트 홀과, 상기 제 3 트렌치에 매립된 상기 실드 전극을 선택적으로 노출시키는 상기 제 2 컨택트 홀을 형성하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 1 공정에서는, 추가로, 상기 제 1 트렌치의 일방의 측벽에 연결된 제 2 트렌치와, 상기 제 1 트렌치의 타방의 측벽에 연결된 제 3 트렌치를 형성한다. 상기 제 2 공정에서는, 상기 제 2 트렌치 및 상기 제 3 트렌치의 내벽을 따라 상기 제 1 절연막을 형성한다. 상기 제 3 공정에서는, 상기 제 2 트렌치 및 상기 제 3 트렌치의 상기 제 1 절연막의 내측에, 상기 제 1 트렌치의 내벽을 따라 상기 도전체층을 형성한다. 상기 제 4 공정에서는, 상기 제 2 트렌치의 저면 상 및 상기 제 3 트렌치의 저면 상의 상기 도전체층을 선택적으로 제거한다. 상기 제 5 공정에서는, 상기 제 2 트렌치의 내부의 상기 제 1 게이트 전극 사이에 상기 제 2 절연막을 매립하고, 상기 제 3 트렌치의 내부의 상기 실드 전극 사이에 상기 제 2 절연막을 매립한다. 상기 제 10 공정에서는, 상기 제 2 트렌치에 매립된 상기 제 1 게이트 전극을 선택적으로 노출시키는 상기 제 1 컨택트 홀과, 상기 제 3 트렌치에 매립된 상기 실드 전극을 선택적으로 노출시키는 상기 제 2 컨택트 홀을 형성하는 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 2 트렌치의 폭은, 상기 제 1 트렌치의 폭보다 좁은 것을 특징으로 한다.
또한, 본 발명에 따른 반도체 장치의 제조 방법은, 상술한 발명에 있어서, 상기 제 3 트렌치의 폭은, 상기 제 1 트렌치의 폭보다 좁은 것을 특징으로 한다.
상술한 발명에 의하면, 트렌치(제 1 트렌치)의 양측벽을 따라 각각 제 1, 2 절연막을 통해 제 1 게이트 전극 및 실드 전극을 설치하고, 각각을 각 금속 전극(제 2 게이트 전극 및 전위 고정 전극)에 직접 도통 접속한 구성으로 함으로써, 제 1 게이트 전극 및 실드 전극의 재료가 되는 트렌치의 내벽으로부터 연장되는 폴리실리콘막(도전체층)이 실리콘 기판의 표면 상에 남지 않는 구성으로 할 수 있다. 이 때문에, 실리콘 기판의 표면으로부터 트렌치의 내벽에 걸쳐서 폴리실리콘막을 형성한 후에, 레지스트 마스크를 이용하는 일 없이 해당 폴리실리콘막의 에치백(etch back)에 의해 트렌치의 측벽에만 제 1 게이트 전극 및 실드 전극이 되는 폴리실리콘막을 남길 수 있다. 이 때문에, 종래와 같은 포토리소그래피 및 에칭에 의한 폴리실리콘막의 패터닝 공정을 생략할 수 있다.
또한, 상술한 발명에 의하면, 레지스트 마스크를 이용한 폴리실리콘막의 패터닝 공정을 행하는 일 없이, 트렌치의 양측벽을 따라 제 1 게이트 전극 및 실드 전극을 형성할 수 있기 때문에, 트렌치 내부에 레지스트 잔사가 생기는 것을 방지할 수 있다. 이에 따라, 트렌치의 양측벽에 각각 제 1 게이트 전극 및 실드 전극을 구비한 반도체 장치를 제작함에 있어서, 수율이나 신뢰성이 저하되는 것을 방지할 수 있다. 또한, 부유 p 영역측의 실드 전극을 예컨대 이미터 전위의 전위 고정 전극에 도통 접속하여 턴온 특성을 개선시킴으로써, 게이트-이미터 간 용량을 저감시킬 수 있다.
본 발명에 따른 반도체 장치 및 반도체 장치의 제조 방법에 의하면, 트렌치의 양측벽을 따라 각각 게이트 전극을 구비한 반도체 장치를 제조함에 있어서, 제조 프로세스를 단축시킬 수 있는 효과를 나타낸다. 또한, 본 발명에 따른 반도체 장치 및 반도체 장치의 제조 방법에 의하면, 저손실이며 신뢰성이 높은 반도체 장치를 제공할 수 있는 효과를 나타낸다.
도 1A는, 실시형태 1에 따른 반도체 장치의 평면 레이아웃을 나타낸 평면도이다.
도 1B는, 도 1A의 파선으로 둘러싼 부분(Z)의 구성을 확대하여 나타낸 평면도이다.
도 2는, 도 1B의 절단선 A-A'에 있어서의 단면 구조를 나타낸 단면도이다.
도 3은, 도 1B의 절단선 B-B'에 있어서의 단면 구조를 나타낸 단면도이다.
도 4는, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 5는, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 6은, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 7은, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 8은, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 9는, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 10은, 실시형태 1에 따른 반도체 장치의 다른 일례의 구성을 나타낸 평면도이다.
도 11은, 실시형태 2에 따른 반도체 장치의 구성을 나타낸 평면도이다.
도 12는, 도 11의 절단선 C-C'에 있어서의 단면 구조를 나타낸 단면도이다.
도 13은, 도 11의 절단선 D-D'에 있어서의 단면 구조를 나타낸 단면도이다.
도 14는, 도 11의 절단선 E-E'에 있어서의 단면 구조를 나타낸 단면도이다.
도 15는, 실시형태 3에 따른 반도체 장치의 구성을 나타낸 평면도이다.
도 16은, 도 15의 절단선 F-F'에 있어서의 단면 구조를 나타낸 단면도이다.
도 17은, 실시형태 4에 따른 반도체 장치의 구성을 나타낸 평면도이다.
도 18은, 실시형태 5에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 19는, 실시형태 5에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 20은, 실시형태 5에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 21은, 실시형태 5에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 22는, 실시형태 5에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 23은, 실시형태 5에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 24는, 실시형태 5에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 25는, 실시형태 5에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 26은, 실시형태 5에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다.
도 27은, 일반적인 트렌치 게이트형 IGBT의 구성을 나타낸 단면도이다.
이하에서는, 첨부 도면을 참조하면서, 본 발명에 따른 반도체 장치 및 반도체 장치의 제조 방법의 바람직한 실시형태에 대해 상세히 설명한다. 본 명세서 및 첨부 도면에 있어서는, n 또는 p를 관기(冠記)한 층이나 영역에서는, 각각 전자 또는 정공이 다수 캐리어임을 의미한다. 또한, n이나 p에 붙이는 ＋ 및 -는, 각각 그것이 붙어 있지 않은 층이나 영역보다 고불순물 농도 및 저불순물 농도임을 의미한다. 참고로, 이하의 실시형태의 설명 및 첨부 도면에 있어서, 거의 동일한 구성에는 동일한 부호를 사용하며, 중복되는 설명은 생략한다.
(실시형태 1)
실시형태 1에 따른 반도체 장치의 구성에 대해 설명한다. 도 1A는, 실시형태 1에 따른 반도체 장치의 평면 레이아웃을 나타낸 평면도이다. 도 1B는, 도 1A의 파선으로 둘러싼 부분(Z)의 구성을 확대하여 나타낸 평면도이다. 우선, 실시형태 1에 따른 반도체 장치의 평면 레이아웃에 대해 설명한다. 도 1A 및 1B에 나타낸 바와 같이, 실시형태 1에 따른 반도체 장치는, 온 상태일 때 전류가 흐르는 활성 영역(80-1)과, n- 드리프트층의 실리콘 기판 표면측의 전계를 완화하여 내압(耐壓)을 유지시키는 내압 영역(80-2)을 구비한다. 내압 영역(80-2)은 활성 영역(80-1)을 둘러싼다.
활성 영역(80-1)에 있어서, 부유 p 영역(6)은 직선 형상으로 연장되어 있다. 실드 전극(9b)은, 대략 직사각형(矩形) 고리 모양(環狀)의 평면 형상을 하고 있으며, 부유 p 영역(6)을 둘러싼다. 제 1 게이트 전극(9a)은, 대략 직사각형 고리 모양의 평면 형상을 하고 있으며, 실드 전극(9b)을 둘러싼다. 제 1 게이트 전극(9a)과 실드 전극(9b) 사이의 영역은 절연막(제 3 절연막)(20)이다. 제 1 게이트 전극(9a), 실드 전극(9b) 및 절연막(20)은, 대략 직사각형 고리 모양의 평면 형상을 가지는 트렌치(4)의 내부에 배치되어 있다. 이와 같이 제 1 게이트 전극(9a), 실드 전극(9b) 및 절연막(20)이 배치된 트렌치(4)는, 트렌치(4)의 단변(短邊)방향으로 병렬로 복수 배치되어 있다. 서로 이웃하는 제 1 게이트 전극(9a) 사이의 영역은 p 베이스 영역(5)이다.
이미터 전극(제 2 전극)(11)은, 층간 절연막을 통해 p 베이스 영역(5), 부유 p 영역(6), 제 1 게이트 전극(9a) 및 실드 전극(9b)의 표면 상에 배치되어 있다. 게이트 런너(제 2 게이트 전극)(13)는, 대략 직사각형 고리 모양의 평면 형상을 하고 있으며, 이미터 전극(11)을 둘러싸도록 활성 영역(80-1)의 외주에 배치되어 있다. 게이트 런너(13)보다 내측의 영역(게이트 런너(13)를 포함함)이 활성 영역(80-1)이다. 또한, 게이트 런너(13)는, 그 일부가 제 1 게이트 전극(9a)의 단변 부분과 겹치도록 배치되어 있다. 게이트 런너(13)와 이미터 전극(11) 사이에는 게이트 패드(gate pad; 81)가 선택적으로 배치되어 있으며, 게이트 런너(13)는 게이트 패드(81)에 접속되어 있다.
도 1B에는, 이미터 전극(11) 및 게이트 런너(13)의 평면 레이아웃을 제 1 게이트 전극(9a) 및 실드 전극(9b)보다 폭이 넓은 사선 형상의 해칭(hatching)으로 나타낸다. 예컨대, 이미터 전극(11)은, 대략 직사각형인 트렌치(4) 중, p 베이스 영역(5)과 부유 p 영역(6)이 번갈아 늘어서는 방향에 직교하는 부분을 덮도록, p 베이스 영역(5)으로부터 부유 p 영역(6)에 걸쳐서 설치되어 있다(도면 하측의 사선 형상의 해칭). 게이트 런너(13)는, 대략 직사각형의 평면 형상을 가지는 트렌치(4) 중, p 베이스 영역(5)과 부유 p 영역(6)이 번갈아 늘어서는 방향에 평행한 부분을 덮도록 설치되어 있다(도면 상측의 사선 형상의 해칭).
층간 절연막에는, 대략 직사각형의 평면 형상을 가지는 제 1∼3 컨택트 홀(10a∼10c)이 설치되어 있다. 제 1 컨택트 홀(10a)은, 제 1 게이트 전극(9a)의 단변(短邊) 부분 상에 있어서, 제 1 게이트 전극(9a)의 단변 부분을 따라 연장되어 있다. 제 2 컨택트 홀(10b)은, 실드 전극(9b)의 장변(長邊) 부분 상에 있어서, 실드 전극(9b)의 장변 부분을 따라 연장되어 있다. 제 3 컨택트 홀(10c)은, p 베이스 영역(5) 상에 있어서, p 베이스 영역(5)이 연장되는 방향을 따라 연장되어 있다. 제 1∼3 컨택트 홀(10a∼10c)은, 대략 정사각형의 평면 형상을 가지는 복수의 컨택트 홀을 소정의 간격으로 배치한 구성이어도 된다.
다음으로, 실시형태 1에 따른 반도체 장치의 단면 구조에 대해 설명한다. 도 2는, 도 1B의 절단선 A-A'에 있어서의 단면 구조를 나타낸 단면도이다. 도 3은, 도 1B의 절단선 B-B'에 있어서의 단면 구조를 나타낸 단면도이다. 도 2 및 도 3에 나타낸 바와 같이, p+ 콜렉터 영역(1)이 되는 p+ 반도체 기판의 표면 상에 n- 드리프트층(2)이 적층되어 이루어지는 실리콘 기판에 있어서, n- 드리프트층(2)의 실리콘 기판 표면(front surface)측의 표면층에는, p층(3)이 설치되어 있다.
p층(3)에는, 실리콘 기판 표면으로부터 p층(3)을 관통하여 n- 드리프트층(2)에 이르는 복수의 트렌치(4)가 설치되어 있다. 각 트렌치(4)는, 대략 직사각형 고리 모양의 평면 형상을 가지며, 층간 절연막(10)을 사이에 두고 후술하는 이미터 전극(11) 및 게이트 런너(13)와 대향하도록 설치되어 있다. 또한, 이들 트렌치(4)에 의해, p층(3)은, 메사 형상(mesa shapes)의 p 베이스 영역(5) 및 부유 p 영역(6)으로 분할되어 있다. p 베이스 영역(5)은 트렌치(4)의 외측의 측벽에 끼워진 영역이며, 부유 p 영역(6)은 트렌치(4)의 내측의 측벽에 둘러싸인 영역이다.
즉, p 베이스 영역(5)과 부유 p 영역(6)은 번갈아 배치되어 있다. p 베이스 영역(5)의 내부에는, n+ 이미터 영역(7) 및 p+ 컨택트 영역(17)이 선택적으로 설치되어 있다. n+ 이미터 영역(7)은, 트렌치(4)의 외측의 측벽에 설치된 절연막(후술하는 제 1 절연막(8a))에 접한다. 부유 p 영역(6)의 내부에는, n+ 이미터 영역(7) 및 p+ 컨택트 영역(17)은 존재하지 않는다. 부유 p 영역(6)은, n- 드리프트층(2)과의 pn 접합에 의해 n- 드리프트층(2)과 절연되어 있다.
또한, 부유 p 영역(6)은, 트렌치(4)의 측벽을 따라 설치된 절연막(후술하는 제 2 절연막(8b))에 의해, 트렌치(4)의 내부의 실드 전극(9b)으로부터 절연되어 있다. 즉, 부유 p 영역(6)은, 이른바 플로팅 상태로 되어 있다. 상기 부유 p 영역(6)에는, 온 상태일 때 정공이 축적된다. 도 2 및 도 3에서는 트렌치(4)의 깊이보다 깊이가 얕은 부유 p 영역(6)을 도시하고 있지만, 부유 p 영역(6)의 깊이는, 후술하는 실시형태 2와 같이 트렌치(제 1 트렌치)(4)의 깊이보다 깊게 해도 되며, 이 경우, 예컨대 트렌치(4)의 저면의 코너부를 덮도록 부유 p 영역(6)을 설치하는 것이 바람직하다. 이에 따라, 트렌치(4)의 저면 근방에 있어서의 전계를 완화할 수 있다.
각 트렌치(4)의 내측에는, 트렌치(4)의 내벽을 따라 절연막이 설치되어 있다. 제 1 게이트 전극(9a) 및 실드 전극(9b)의 트렌치(4) 내에서의 배치를 명확하게 하기 위해, 이하에서는, 트렌치(4)의 p 베이스 영역(5)측의 측벽으로부터 저면에 걸쳐서 설치되어 있는 절연막을 제 1 절연막(8a)으로 하고, 트렌치(4)의 부유 p 영역(6)측의 측벽으로부터 저면에 걸쳐서 설치되어 있는 절연막을 제 2 절연막(8b)으로 한다. 트렌치(4)의 내부에 있어서, 제 1 절연막(8a) 및 제 2 절연막(8b)의 내측에는, 각각 제 1 게이트 전극(9a) 및 실드 전극(9b)이 설치되어 있다.
제 1 게이트 전극(9a)의 폭(w11) 및 실드 전극(9b)의 폭(w12)은, 예컨대 2㎛ 정도의 폭(X)인 트렌치(4)에 대해, 예컨대 0.5㎛ 정도여도 된다. 제 1 게이트 전극(9a) 및 실드 전극(9b)은, 예컨대 폴리실리콘(poly－Si)이나 고융점 금속 등의 도전체층으로 되어 있어도 된다. 제 1 게이트 전극(9a)과 실드 전극(9b) 사이에는, 절연막(20)이 설치되어 있다. 제 1 게이트 전극(9a) 및 실드 전극(9b)은, 절연막(20)에 의해 서로 절연되어 있다. 절연막(20)은, HTO(High Temperature Oxide)막이나 TEOS(TetraEthOxySilane)막과 같이 매립성이 높은 산화막이어도 된다.
실리콘 기판의 표면에는, p 베이스 영역(5), 부유 p 영역(6), 제 1 게이트 전극(9a) 및 실드 전극(9b)을 덮도록 층간 절연막(10)이 설치되어 있다. 층간 절연막(10) 상에는, 층간 절연막(10)을 덮도록 이미터 전극(11) 및 게이트 런너(13)가 선택적으로 설치되어 있다. 이미터 전극(11) 및 게이트 런너(13)는, 서로 떨어져 설치되어 있다. 층간 절연막(10)에는, 트렌치(4)의 측벽을 따라, 상술한 평면 레이아웃이 되도록 제 1∼3 컨택트 홀(10a∼10c)이 설치되어 있다.
구체적으로는, 제 1 컨택트 홀(10a)은, 게이트 런너(13)에 덮인 부분에 있어서의 층간 절연막(10)에 선택적으로 설치되어, 제 1 게이트 전극(9a)을 선택적으로 노출시킨다. 제 2 컨택트 홀(10b)은, 이미터 전극(11)에 덮인 부분에 있어서의 층간 절연막(10)에 선택적으로 설치되어, 실드 전극(9b)을 선택적으로 노출시킨다. 제 1 컨택트 홀(10a)의 폭(w21)은, 제 1 게이트 전극(9a)의 폭(w11)보다 좁으며, 예컨대 0.5㎛ 정도의 폭(w11)인 제 1 게이트 전극(9a)에 대해 0.25㎛ 정도여도 된다. 제 2 컨택트 홀(10b)의 폭(w22)은, 실드 전극(9b)의 폭(w12)보다 좁으며, 예컨대 0.5㎛ 정도의 폭(w12)인 실드 전극(9b)에 대해 0.25㎛ 정도여도 된다. 제 3 컨택트 홀(10c)은, 이미터 전극(11)에 덮인 부분에 있어서의 층간 절연막(10)에 선택적으로 설치되어, n+ 이미터 영역(7) 및 p+ 컨택트 영역(17)을 선택적으로 노출시킨다.
제 1∼3 컨택트 홀(10a∼10c)의 내부에는, 실리콘 기판측에 예컨대 티탄(Ti)막 및 질화티탄(TiN)막으로 이루어진 배리어 금속막(barrier metal film)(미도시)이 설치되고, 배리어 금속막 상에 텅스텐(W)막이 매립되어 있다. 이에 의해, 제 1 게이트 전극(9a)은, 제 1 컨택트 홀(10a)을 통해 게이트 런너(13)에 도통 접속되어 있다. 실드 전극(9b)은, 제 2 컨택트 홀(10b)을 통해 이미터 전극(11)에 도통 접속되어 있다. 즉, 제 1 게이트 전극(9a) 및 실드 전극(9b)은, 각각 제 1 게이트 전극(9a) 및 실드 전극(9b)의 표면 상에 설치된 컨택트 플러그(배리어 금속막 및 텅스텐막을 포함함)에 직접 접속되어 있다.
실드 전극(9b)이 이미터 전극(11)에 접속되어 있음으로써, 게이트-이미터 간 용량을 저감시킬 수 있다. 이미터 전극(11)은, 제 3 컨택트 홀(10c)을 통해 n+ 이미터 영역(7) 및 p+ 컨택트 영역(17)에 도통 접속되어 있다. 또한, 이미터 전극(11)은, 층간 절연막(10)에 의해 제 1 게이트 전극(9a) 및 실드 전극(9b)으로부터 절연되어 있다. 이미터 전극(11) 및 게이트 런너(13)는, 질화실리콘막이나 폴리이미드막으로 이루어진 패시베이션 보호막(미도시)에 의해 덮여 있다. 콜렉터 전극(12)은, p+ 콜렉터 영역(1)에 접한다.
다음으로, 실시형태 1에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 4∼9는, 실시형태 1에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다. 우선, 도 4에 나타낸 바와 같이, p+ 콜렉터 영역(미도시)이 되는 p+ 반도체 기판의 표면 상에 n- 드리프트층(2)이 적층되어 이루어지는 실리콘 기판을 준비한다. 그런 다음, n- 드리프트층(2) 상에, 트렌치(4)의 형성 영역에 대응하는 부분이 개구되는 레지스트 마스크(31)를 형성한다. 그런 다음, 레지스트 마스크(31)를 마스크로 하여 에칭을 행하여, 실리콘 기판의 표면으로부터 p+ 콜렉터 영역에 이르지 않는 깊이로 복수의 트렌치(4)를 형성한다. 그리고, 레지스트 마스크(31)를 제거한다.
다음으로, 도 5에 나타낸 바와 같이, 트렌치(4)의 내부에, 트렌치(4)의 내벽을 따라 절연막(32)을 형성한다. 그런 다음, 절연막(32)의 내측에, 트렌치(4)의 내벽을 따라 도전체층으로서 폴리실리콘막(33)을 형성한다. 이때, 절연막(32)의 내측이 폴리실리콘막(33)으로 매립되지 않도록 폴리실리콘막(33)을 형성한다. 다음으로, 도 6에 나타낸 바와 같이, 이방성 에칭에 의해 폴리실리콘막(33)을 에치백하여, 실리콘 기판 표면(n- 드리프트층(2)의 표면) 상 및 트렌치(4)의 저면 상의 폴리실리콘막(33)을 제거하고, 트렌치(4)의 측벽에 폴리실리콘막(33)을 남긴다. 상기 트렌치(4)의 측벽에 남는 폴리실리콘막(33)이 제 1 게이트 전극(9a) 및 실드 전극(9b)이다.
다음으로, 도 7에 나타낸 바와 같이, 트렌치(4)의 내부의 폴리실리콘막(33)의 내측을 매립하도록 절연막(20)을 형성한다. 그런 다음, 도 8에 나타낸 바와 같이, 절연막(20, 32)을 에치백하여, 실리콘 기판의 표면 상의 절연막(20, 32)을 제거한다. 이에 따라, 트렌치(4)의 내부의 폴리실리콘막(33)의 내측에 절연막(20)이 남고, 트렌치(4)의 내벽에 절연막(32)이 남는다. 상기 트렌치(4)의 내벽에 남는 절연막(32)이 제 1, 2 절연막(8a, 8b)이다. 다음으로, 도 9에 나타낸 바와 같이 실리콘 기판의 표면에 붕소(B) 등의 p형 불순물을 이온 주입하여, n- 드리프트층(2)의 표면층에, 예컨대 트렌치(4)의 깊이보다 얕은 깊이로 p층(3)을 형성한다. 이에 따라, 복수의 트렌치(4)에 의해 p층(3)이 분할되어 이루어지는 p 베이스 영역(5) 및 부유 p 영역(6)이 형성된다.
다음으로, 실리콘 기판의 표면에, n+ 이미터 영역(7)의 형성 영역에 대응하는 부분이 개구되는 레지스트 마스크(미도시)를 형성한다. 그런 다음, 상기 레지스트 마스크를 마스크로 하여 예컨대 인(P) 등의 n형 불순물을 이온 주입하고, p 베이스 영역(5)의 표면층에 n+ 이미터 영역(7)을 형성한다. 그리고, n+ 이미터 영역(7)의 형성에 이용한 레지스트 마스크를 제거한다. 그런 다음, 실리콘 기판의 표면에, p+ 컨택트 영역(17)의 형성 영역에 대응하는 부분이 개구되는 레지스트 마스크(미도시)를 형성한다. 그런 다음, 상기 레지스트 마스크를 마스크로 하여 예컨대 붕소 등의 p형 불순물을 이온 주입하여, p 베이스 영역(5)의 표면층에 n+ 이미터 영역(7)에 접하도록 p+ 컨택트 영역(17)을 형성한다. 그리고, p+ 컨택트 영역(17)의 형성에 이용한 레지스트 마스크를 제거한다. n+ 이미터 영역(7)과 p+ 컨택트 영역(17)을 형성하는 순서를 바꾸어도 된다.
다음으로, 실리콘 기판의 표면 전면(全面)에 층간 절연막(10)을 형성한다. 그런 다음, 포토리소그래피 및 에칭에 의해, 제 1∼3 컨택트 홀(10a∼10c)의 형성 영역에 대응하는 부분의 층간 절연막(10)을 제거한다. 이에 따라, 제 1 컨택트 홀(10a)에 제 1 게이트 전극(9a)이 되는 폴리실리콘막(33)이 선택적으로 노출되고, 제 2 컨택트 홀(10b)에 실드 전극(9b)이 되는 폴리실리콘막(33)이 선택적으로 노출된다. 또한, 제 3 컨택트 홀(10c)에 n+ 이미터 영역(7) 및 p+ 컨택트 영역(17)이 선택적으로 노출된다. 다음으로, 제 1∼3 컨택트 홀(10a∼10c)의 내부에, 예컨대 티탄막 및 질화티탄막으로 이루어진 배리어 금속막을 성막(成膜)한다.
다음으로, 제 1∼3 컨택트 홀(10a∼10c)의 내부에 매립하도록 텅스텐막을 형성한다. 그리고, 텅스텐막을 에치백하여, 층간 절연막(10)의 표면 상의 텅스텐막을 제거한다. 그런 다음, 층간 절연막(10) 상에, 이미터 전극(11) 및 게이트 런너(13)가 되는 예컨대 알루미늄실리콘(Al－Si) 전극을 형성한다. 이에 따라, 제 1 게이트 전극(9a)이 되는 폴리실리콘막(33)은, 배리어 금속막 및 텅스텐막을 통해 게이트 런너(13)에 도통 접속된다. 실드 전극(9b)이 되는 폴리실리콘막(33)은, 배리어 금속막 및 텅스텐막을 통해 이미터 전극(11)에 도통 접속된다. 다음으로, 실리콘 기판의 표면에 패시베이션막을 형성하고, 상기 패시베이션막을 선택적으로 개구하여, 게이트 패드(81) 및 이미터 전극(11)의 일부를 노출시킨다. 노출된 이미터 전극(11)이 이미터 패드가 된다. 이후, 실리콘 기판의 이면(rear surface)에 콜렉터 전극(12)을 형성함으로써, 도 1A∼3에 나타낸 반도체 장치가 완성된다.
다음으로, 실시형태 1에 따른 반도체 장치의 다른 일례에 대해 설명한다. 도 10은, 실시형태 1에 따른 반도체 장치의 다른 일례의 구성을 나타낸 평면도이다. 상기의 설명에서는, 실드 전극(9b)이 이미터 전극(11)과 전기적으로 접속된 예를 나타내었지만, 도 10과 같이 이미터 전극(11)과 떨어져 형성된 전위 고정 전극(14)을 설치할 수 있다. 이 경우, 실드 전극(9b)은, 제 2 컨택트 홀(10b)에 매립된 컨택트 플러그를 통해 전위 고정 전극(14)에 도통 접속되며, 이미터 전극(11)과는 층간 절연막(10)에 의해 절연된다. 전위 고정 전극(14)은, 예컨대 그라운드 전위나 소정의 전원 전위 등의 고정 전위에 접속된다. 전위 고정 전극(14)은, 이미터 전극(11)과 동일하게 형성할 수 있다. 또한, 전위 고정 전극(14)은, 이미터 전위에 접속되어 있어도 되며, 이 경우, 이미터 전극(11)과 일체화되어 있어도 된다.
도 10에는, 이미터 전극(11), 게이트 런너(13) 및 전위 고정 전극(14)의 평면 레이아웃을 제 1 게이트 전극(9a) 및 실드 전극(9b)보다 폭이 넓은 사선 형상의 해칭으로 나타내었다. 예컨대, 이미터 전극(11)은, 대략 직사각형의 트렌치(4) 중, p 베이스 영역(5)과 부유 p 영역(6)이 번갈아 늘어서는 방향에 직교하는 부분이며, 또한 제 2 컨택트 홀(10b)을 제외한 부분을 덮도록, p 베이스 영역(5)으로부터 부유 p 영역(6)에 걸쳐서 설치되어 있다(도면 하측의 사선 형상의 해칭). 전위 고정 전극(14)은, 대략 직사각형의 트렌치(4) 중, 제 2 컨택트 홀(10b)을 포함하는 부분을 덮도록, p 베이스 영역(5)으로부터 부유 p 영역(6)에 걸쳐서 설치되어 있다(도면 중앙 부근의 사선 형상의 해칭). 게이트 런너(13)는, 대략 직사각형의 평면 형상을 가지는 트렌치(4) 중, p 베이스 영역(5)과 부유 p 영역(6)이 번갈아 늘어서는 방향에 평행한 부분을 덮도록 설치되어 있다(도면 상측의 사선 형상의 해칭).
이상, 설명한 바와 같이, 실시형태 1에 의하면, 트렌치의 양측벽에 각각 제 1, 2 절연막을 통해 제 1 게이트 전극 및 실드 전극을 설치하고, 각각을 각 금속 전극(제 2 게이트 전극 및 전위 고정 전극)에 직접 도통 접속한 구성으로 함으로써, 제 1 게이트 전극 및 실드 전극의 재료가 되는 트렌치의 내벽으로부터 연장되는 폴리실리콘막이 실리콘 기판의 표면 상에 남지 않는 구성으로 할 수 있다. 이 때문에, 실리콘 기판의 표면으로부터 트렌치의 내벽에 걸쳐서 폴리실리콘막을 형성한 후에, 레지스트 마스크를 이용하는 일 없이 해당 폴리실리콘막의 에치백에 의해 트렌치의 측벽에만 제 1 게이트 전극 및 실드 전극이 되는 폴리실리콘막을 남길 수 있다. 이 때문에, 종래와 같은 포토리소그래피 및 에칭에 의한 폴리실리콘막의 패터닝 공정을 행하지 않고, 트렌치의 양측벽에 각각 제 1 게이트 전극 및 실드 전극을 형성할 수 있다. 이에 따라, 프로세스 수의 대폭적인 증가를 수반하지 않기 때문에, 제조 프로세스를 단축시킬 수 있다.
또한, 실시형태 1에 의하면, 레지스트 마스크를 이용한 폴리실리콘막의 패터닝 공정을 행하는 일 없이, 트렌치의 양측벽에 각각 제 1 게이트 전극 및 실드 전극을 형성할 수 있기 때문에, 트렌치 내부에 레지스트 잔사가 생기는 것을 방지할 수 있다. 이에 따라, 트렌치의 양측벽에 각각 제 1 게이트 전극 및 실드 전극을 구비한 반도체 장치를 제작함에 있어서, 수율이나 신뢰성이 저하되는 것을 방지할 수 있다. 따라서, 부유 p 영역측의 실드 전극을 예컨대 이미터 전위의 전위 고정 전극에 도통 접속하여 턴온 특성을 개선시킴으로써, 게이트-이미터 간 용량이 저감되어, 저손실이며 신뢰성이 높은 반도체 장치를 양호한 수율로 제작할 수 있다.
(실시형태 2)
다음으로, 실시형태 2에 따른 반도체 장치의 구성에 대해 설명한다. 도 11은, 실시형태 2에 따른 반도체 장치의 구성을 나타낸 평면도이다. 도 12는, 도 11의 절단선 C-C'에 있어서의 단면 구조를 나타낸 단면도이다. 도 13은, 도 11의 절단선 D-D'에 있어서의 단면 구조를 나타낸 단면도이다. 도 13에 있어서, 부호 5, 6 및 부호 41, 42는, p 베이스 영역(5)에 제 2 트렌치(41)가 설치되고, 부유 p 영역(6)에 제 3 트렌치(42)가 설치되어 있는 것을 의미한다(이하, 도 18∼26에 있어서도 동일). 도 14는, 도 11의 절단선 E-E'에 있어서의 단면 구조를 나타낸 단면도이다. 도 11에서는, 각 트렌치의 내벽을 따라 설치되는 절연막에 대해서는 도시를 생략한다(도 15, 16에 있어서도 동일).
실시형태 2에 따른 반도체 장치는, 제 1, 2 컨택트 홀(40a, 40b)을 배치하는 위치가 실시형태 1에 따른 반도체 장치와 상이하다. 구체적으로는, 실리콘 기판의 표면에, 대략 직사각형 고리 모양의 트렌치(이하, 제 1 트렌치라고 함)(4) 외에, 제 1 절연막(8a)을 통해 제 1 게이트 전극(9a)을 설치한 제 2 트렌치(41)와, 제 2 절연막(8b)을 통해 실드 전극(9b)을 설치한 제 3 트렌치(42)가 설치되어 있다. 제 2 트렌치(41)는, p 베이스 영역(5)의, n+ 이미터 영역(7) 및 p+ 컨택트 영역(17)이 존재하지 않는 부분에 설치되어 있다. p 베이스 영역(5)은, 제 2 트렌치(41)가 형성되어 있는 영역에 있어서 제 1 트렌치(4)의 깊이보다 깊게 되어 있는 영역을 구비하고 있다. 제 2 트렌치(41)의 깊이는, p 베이스 영역(5)의 제 1 트렌치(4)의 깊이보다 깊게 되어 있는 영역의 깊이보다 얕다. 이와 같이 제 2 트렌치(41)의 저부(底部)의 대부분을 p 베이스 영역(5)으로 둘러쌈으로써, 제 2 트렌치(41)의 저부에서의 전계 집중을 완화할 수 있다.
제 2 트렌치(41)는, 대략 'コ' 자 모양의 평면 형상을 가지며, 그 양단부가 제 1 트렌치(4)의 외측의 측벽에 연결되어 있다. 즉, 제 2 트렌치(41)와 제 1 트렌치(4)로 고리 모양(環狀)의 평면 형상을 이룬다. 제 2 트렌치(41)는, 양단부가 제 1 트렌치(4)의 외측의 측벽에 연결되어 제 1 트렌치(4)와 고리 모양의 평면 형상을 형성하도록 형성하면 되며, 대략 'コ' 자 모양의 평면 형상에 한정되지 않는다. 제 1 절연막(8a)은, 제 1 트렌치(4)의 외측의 내벽으로부터 제 2 트렌치(41)의 내벽에 걸쳐서 설치되어 있다. 제 1 게이트 전극(9a)은, 제 1 트렌치(4)로부터 제 2 트렌치(41)에 걸쳐서, 제 1 절연막(8a)의 내측에 설치되어 있다. 제 2 트렌치(41)의 내부의, 제 1 절연막(8a)의 내측은, 제 1 게이트 전극(9a)에 의해 매립되어 있다.
제 3 트렌치(42)는, 대략 직사각형 고리 모양의 제 1 트렌치(4)에 둘러싸인 부유 p 영역(6)에 설치되어 있다. 부유 p 영역(6)의 깊이는, 실시형태 1과 달리 제 1 트렌치(4)의 깊이보다 깊게 되어 있다. 제 3 트렌치(42)의 깊이는, 부유 p 영역(6)의 깊이보다 얕다. 이와 같이 제 3 트렌치(42)의 저부를 부유 p 영역(6)으로 둘러쌈으로써, 제 3 트렌치(42)의 저부에서의 전계 집중을 완화할 수 있다. 제 3 트렌치(42)는 대략 'コ' 자 모양의 평면 형상을 가지며, 그 양단부는 제 1 트렌치(4)의 내측의 측벽에 연결되어 있다. 즉, 제 3 트렌치(42)와 제 1 트렌치(4)로 고리 모양의 평면 형상을 이룬다. 제 3 트렌치(42)는, 예컨대 제 1 트렌치(4)를 사이에 두고 제 2 트렌치(41)와 대칭적으로 설치되어 있어도 된다. 또한, 제 3 트렌치(42)는, 양단부가 제 1 트렌치(4)의 내측의 측벽에 연결되어 제 1 트렌치(4)와 고리 모양의 평면 형상을 이루도록 형성하면 되며, 대략 'コ' 자 모양의 평면 형상에 한정되지 않는다. 제 2 절연막(8b)은, 제 1 트렌치(4)의 내측의 내벽으로부터 제 3 트렌치(42)의 내벽에 걸쳐서 설치되어 있다. 실드 전극(9b)은, 제 1 트렌치(4)로부터 제 3 트렌치(42)에 걸쳐서, 제 2 절연막(8b)의 내측에 설치되어 있다. 제 3 트렌치(42)의 내부의, 제 2 절연막(8b)의 내측은, 실드 전극(9b)에 의해 매립되어 있다.
제 2, 3 트렌치(41, 42)의 폭(Y1, Y2)은, 제 1 트렌치(4)의 폭(X)보다 좁다(Y1＜X, Y2＜X). 제 2 트렌치(41)의 내부에 설치된 제 1 게이트 전극(9a)의 폭(w31)은, 제 1 트렌치(4)의 내부에 설치된 제 1 게이트 전극(9a)의 폭(w11)보다 넓다(w31＞w11). 제 3 트렌치(42)의 내부에 설치된 실드 전극(9b)의 폭(w32)은, 제 1 트렌치(4)의 내부에 설치된 실드 전극(9b)의 폭(w12)보다 넓다(w32＞w12). 이미터 전극(11)은, 층간 절연막(40)을 사이에 두고 제 1, 3 트렌치(4, 42)에 대향한다. 게이트 런너(13)는, 층간 절연막(40)을 사이에 두고 제 2 트렌치(41)에 대향한다.
제 1 컨택트 홀(40a)은, 제 2 트렌치(41)의 내부에 설치된 제 1 게이트 전극(9a)을 선택적으로 노출시킨다. 즉, 게이트 런너(13)에는, 제 1 컨택트 홀(40a)을 통해, 제 2 트렌치(41)의 내부에 설치된 제 1 게이트 전극(9a)이 도통 접속되어 있다. 제 2 컨택트 홀(40b)은, 제 3 트렌치(42)의 내부에 설치된 실드 전극(9b)을 선택적으로 노출시킨다. 즉, 이미터 전극(11)에는, 제 2 컨택트 홀(40b)을 통해, 제 3 트렌치(42)의 내부에 설치된 실드 전극(9b)이 도통 접속되어 있다. 전위 고정 전극(14)이 설치되어 있는 경우에는, 제 3 트렌치(42)의 내부에 설치된 실드 전극(9b)은, 제 2 컨택트 홀(40b)을 통해 전위 고정 전극(14)에 도통 접속된다. 제 1, 2 컨택트 홀(40a, 40b)은, 대략 정사각형의 평면 형상을 가지는 복수의 컨택트 홀로 구성되어 있어도 되고, 트렌치 측벽을 따른 방향으로 긴 대략 직사각형의 평면 형상을 가지는 1개의 컨택트 홀로 구성되어 있어도 된다.
이상, 설명한 바와 같이, 실시형태 2에 의하면, 실시형태 1과 동일한 효과를 얻을 수 있다. 또한, 실시형태 2에 의하면, 게이트 전극을 매립한 제 2, 3 트렌치 상에 있어서의 층간 절연막에 컨택트 홀을 형성함으로써, 제 1 트렌치의 양측벽을 따라 각각 설치된 게이트 전극 상의 층간 절연막에 컨택트 홀을 형성하는 경우보다 컨택트 홀의 폭을 넓게 할 수 있다. 이에 따라, 제 1 트렌치의 단부(端部) 부근에 컨택트 홀을 형성한 것에 기인하여 게이트 내압이나 게이트 특성의 신뢰성이 저하되는 것을 억제할 수 있다.
(실시형태 3)
다음으로, 실시형태 3에 따른 반도체 장치의 구성에 대해 설명한다. 도 15는, 실시형태 3에 따른 반도체 장치의 구성을 나타낸 평면도이다. 도 16은, 도 15의 절단선 F-F'에 있어서의 단면 구조를 나타낸 단면도이다. 도 15의 절단선 D-D'에 있어서의 단면 구조는 도 13과 동일하다. 도 15의 절단선 E-E'에 있어서의 단면 구조는 도 14와 동일하다. 실시형태 3에 따른 반도체 장치가 실시형태 2에 따른 반도체 장치와 상이한 점은, 직선 모양의 평면 형상을 가지는 제 2, 3 트렌치(51, 52)를 설치한 점이다.
제 2, 3 트렌치(51, 52)는, 직선 모양의 평면 형상을 가지며, 그 일방의 단부가 제 1 트렌치(4)에 연결되어 있다. 제 2, 3 트렌치(51, 52)의 타방의 단부(제 1 트렌치(4)에 연결된 단부에 대해 반대되는 측의 단부)의 평면 형상은, 도시된 바와 같이 원호형이어도 되고, 직사각형이어도 된다. 제 2, 3 트렌치(51, 52)는, 제 1 트렌치(4)를 횡단하는 동일 직선 상에, 제 1 트렌치(4)를 사이에 두고 대칭적으로 설치되어 있다. 즉, 제 2, 3 트렌치(51, 52)가 설치된 부분에 있어서의 제 1 게이트 전극(9a)의 폭(w41) 및 실드 전극(9b)의 폭(w42)은, 각각, 다른 부분에 있어서의 제 1 게이트 전극(9a)의 폭(w11) 및 실드 전극(9b)의 폭(w12)보다 넓게 되어 있다. 제 1, 2 컨택트 홀(50a, 50b)은, 대략 정사각형의 복수의 컨택트 홀을 소정의 간격으로 배치해도 되고, 트렌치 측벽을 따른 방향으로 긴 대략 직사각형의 하나의 컨택트 홀이 배치되어 있어도 된다.
이상, 설명한 바와 같이, 실시형태 3에 의하면, 실시형태 1, 2와 동일한 효과를 얻을 수 있다.
(실시형태 4)
다음으로, 실시형태 4에 따른 반도체 장치의 구성에 대해 설명한다. 도 17은, 실시형태 4에 따른 반도체 장치의 구성을 나타낸 평면도이다. 실시형태 4에 따른 반도체 장치는, 실시형태 3에 따른 반도체 장치의 다른 일례이다. 도 17(a)에 나타낸 바와 같이, 제 2, 3 트렌치(51, 52)를 각각 복수 배치해도 된다. 이 경우, 제 2, 3 트렌치(51, 52)는, 예컨대 빗살 모양으로 배치된다. 또한, 제 2 트렌치(51)와 제 3 트렌치(52)는, 제 1 트렌치(4)를 횡단하는 동일 직선 상에 배치되어 있지 않아도 된다. 구체적으로는, 예컨대, p 베이스 영역(5)의, 서로 이웃하는 제 2 트렌치(51)에 끼워진 부분이 제 1 트렌치(4)를 사이에 두고 제 3 트렌치(52)에 대향하고 있어도 된다. 각 제 2, 3 트렌치(51, 52)의, 제 1 트렌치(4)에 연결된 단부에 대해 반대되는 측의 단부의 평면 형상은, 도 17(a)에 도시한 바와 같이 상이해도 되고, 동일한 형상으로 통일되어도 된다.
또한, 도 17(b)에 나타낸 바와 같이, 실시형태 2 또는 실시형태 3에 비해 제 2, 3 트렌치(61, 62)의 폭을 넓혀서 형성해도 된다. 구체적으로는, 제 2 트렌치(61)는 제 1 게이트 전극(9a)에 의해 매립되지 않고 제 1 게이트 전극(9a) 사이에 절연막(20)이 매립되어 있다. 그리고, 제 2 트렌치(61)의 대향하는 변(邊) 부분과, 상기 대향하는 변 부분에 끼워진 절연막(20)에 걸쳐서 제 1 컨택트 홀(60a)이 설치된다. 제 2 트렌치(61)의 대향하는 변 부분을 횡단하는 방향의, 제 2 트렌치(61)의 전체의 폭(Y3)은, 제 1 트렌치(4)를 절연막(20)으로 매립하는 시간 이내로 제 2 트렌치(61)에 절연막(20)을 매립하는 것이 바람직하기 때문에, 제 1 트렌치(4)의 폭(X) 이하인 것이 좋다. 마찬가지로, 제 3 트렌치(62)는, 실드 전극(9b)에 의해 매립되지 않고 실드 전극(9b) 사이에 절연막(20)이 매립되어 있다. 그리고, 제 3 트렌치(62)의 대향하는 변 부분과, 상기 대향하는 변 부분에 끼워진 절연막(20)에 걸쳐서 제 2 컨택트 홀(60b)이 설치된다. 제 3 트렌치(62)의 대향하는 변 부분을 횡단하는 방향의, 제 3 트렌치(62)의 전체의 폭(Y4)은, 제 1 트렌치(4)를 절연막(20)으로 매립하는 시간 이내로 제 3 트렌치(62)에 절연막(20)을 매립하는 것이 바람직하기 때문에, 제 1 트렌치(4)의 폭(X) 이하인 것이 좋다.
이상, 설명한 바와 같이, 실시형태 4에 의하면, 실시형태 1∼3과 동일한 효과를 얻을 수 있다.
(실시형태 5)
다음으로, 실시형태 5에 따른 반도체 장치의 제조 방법에 대해 설명한다. 도 18∼26은, 실시형태 5에 따른 반도체 장치의 제조 도중의 상태를 나타낸 단면도이다. 실시형태 5에 따른 반도체 장치의 제조 방법은, 실시형태 2∼4에 따른 반도체 장치를 제조하기 위한 방법이다. 여기서는, 실시형태 2에 따른 반도체 장치를 제조하는 경우를 예로 들어 설명한다. 도 18∼26에 있어서 (a)는 도 14에 나타낸 절단선 E-E'에 있어서의 단면의 제조 도중의 상태이고, (b)는 도 13에 나타낸 절단선 D-D'에 있어서의 단면의 제조 도중의 상태이다.
우선, 도 18에 나타낸 바와 같이, p+ 콜렉터 영역(미도시)이 되는 p+ 반도체 기판의 표면 상에 n- 드리프트층(2)이 적층되어 이루어지는 실리콘 기판을 준비한다. 그런 다음, 포토리소그래피에 의해 실리콘 기판의 표면에 마스크(미도시)를 형성하고, p 베이스 영역(5) 중 깊은 영역 및 부유 p 영역(6)을 형성하기 위한 이온 주입을 행한다. 그런 다음, 포토리소그래피 및 에칭에 의해, 실리콘 기판의 표면으로부터 p+ 콜렉터 영역에 이르지 않는 깊이로 제 1∼3 트렌치(4, 41, 42)를 형성한다. 이때, 제 2, 3 트렌치(41, 42)의 폭(Y1, Y2)은, 제 1 트렌치(4)의 폭(X)보다 좁게 한다.
다음으로, 열처리에 의해 p 베이스 영역(5) 중 깊은 영역 및 부유 p 영역(6)을 형성한다. 상기 열처리는 후술하는 p 베이스 영역(5)의 얕은 영역을 형성하기 위한 이온 주입 전까지 행하는 것이 바람직하다. 다음으로, 제 1∼3 트렌치(4, 41, 42)의 내부에, 제 1∼3 트렌치(4, 41, 42)의 내벽을 따라 절연막(71)을 형성한다. 그런 다음, 도 19에 나타낸 바와 같이, 절연막(71)의 내측에, 제 1∼3 트렌치(4, 41, 42)의 내벽을 따라 도전체층으로서 폴리실리콘막(72)을 형성한다.
제 1 트렌치(4)에 있어서는 절연막(71)의 내측이 폴리실리콘막(72)으로 매립되지 않도록, 그리고, 제 2, 3 트렌치(41, 42)에 있어서는 절연막(71)의 내측이 모두 폴리실리콘막(72)으로 매립되도록, 폴리실리콘막(72)을 형성한다. 상술한 바와 같이 제 2, 3 트렌치(41, 42)의 폭(Y1, Y2)은 제 1 트렌치(4)의 폭(X)보다 좁다. 이 때문에, 제 2, 3 트렌치(41, 42)에 있어서 절연막(71)의 내측을 모두 폴리실리콘막(72)으로 매립하였다 하더라도, 제 1 트렌치(4)에 있어서의 절연막(71)의 내측은 폴리실리콘막(72)으로 매립되지 않는다.
다음으로, 도 20에 나타낸 바와 같이, 이방성 에칭에 의해 폴리실리콘막(72)을 에치백하여, 실리콘 기판 표면(n- 드리프트층(2)의 표면) 상 및 제 1 트렌치(4)의 저면 상의 폴리실리콘막(72)을 제거하고, 제 1 트렌치(4)의 측벽에 폴리실리콘막(72)을 남긴다. 이때, 제 2, 3 트렌치(41, 42)에 있어서의 절연막(71)의 내측에 매립된 폴리실리콘막(72)은, 거의 에치백 전의 상태로 남는다. 제 1 트렌치(4)의 측벽에 남는 폴리실리콘막(72)이 제 1 게이트 전극(9a) 및 실드 전극(9b)이다. 또한, 제 2 트렌치(41)의 내부에 남는 폴리실리콘막(72)이 제 1 게이트 전극(9a)이다. 제 3 트렌치(42)의 내부에 남는 폴리실리콘막(72)이 실드 전극(9b)이다.
다음으로, 실시형태 1과 마찬가지로, 도 21에 나타낸 바와 같이, 제 1 트렌치(4)의 내부의 폴리실리콘막(72)의 내측을 매립하도록 절연막(20)을 형성하고, 도 22에 나타낸 바와 같이, 절연막(20) 및 절연막(71)을 에치백한다. 이에 의해, 제 1 트렌치(4)의 내부의 폴리실리콘막(72)의 내측에 절연막(20)이 남고, 제 1∼3 트렌치(4, 41, 42)의 내벽에 절연막(71)이 남는다. 상기 제 1 트렌치(4)의 내벽에 남는 절연막(71)이 제 1, 2 절연막(8a, 8b)이다. 또한, 제 2 트렌치(41)의 내벽에 남는 절연막(71)이 제 1 절연막(8a)이다. 제 3 트렌치(42)의 내벽에 남는 절연막(71)이 제 2 절연막(8b)이다.
다음으로, 도 23에 나타낸 바와 같이, 실리콘 기판의 표면에, MOS 게이트 구조가 형성되는 부분(즉, 제 1 트렌치(4)의 외측에 있어서 서로 이웃하는 제 1 트렌치(4)에 끼워진 부분)에 있어서의 p 베이스 영역(5)의 형성 영역에 대응하는 부분이 개구되는 레지스트 마스크(74)를 형성한다. 그런 다음, 도 24에 나타낸 바와 같이, 레지스트 마스크(74)를 마스크로 하여 붕소 등의 p형 불순물을 이온 주입하여, 제 1 트렌치(4)의 외측에 있어서 서로 이웃하는 제 1 트렌치(4)에 끼워진 부분에 있어서의 n- 드리프트층(2)의 표면층에 제 1 트렌치(4)의 깊이보다 얕은 깊이로 p 베이스 영역(5)을 형성한다. 이에 따라, 복수의 제 1 트렌치(4)에 의해 분할되어 이루어지는 p 베이스 영역(5) 및 부유 p 영역(6)이 형성된다. 그리고, 레지스트 마스크(74)를 제거한다.
다음으로, 실리콘 기판의 표면에, p+ 컨택트 영역(17)의 형성 영역에 대응하는 부분이 개구되는 레지스트 마스크(75)를 형성한다. 그런 다음, 레지스트 마스크(75)를 마스크로 하여 예컨대 붕소 등의 p형 불순물을 이온 주입한다. 이에 의해, 도 25에 나타낸 바와 같이, 제 1 트렌치(4)의 외측에 있어서 서로 이웃하는 제 1 트렌치(4)에 끼워진 부분에 있어서의 p 베이스 영역(5)의 표면층에 p+ 컨택트 영역(17)이 형성된다. 그리고, 레지스트 마스크(75)를 제거한다. 그런 다음, 실리콘 기판의 표면에, n+ 이미터 영역(7)의 형성 영역에 대응하는 부분이 개구되는 레지스트 마스크(76)를 형성한다. 그런 다음, 레지스트 마스크(76)를 마스크로 하여 예컨대 인 등의 n형 불순물을 이온 주입한다. 이에 의해, 도 26에 나타낸 바와 같이, p 베이스 영역(5)의 표면층에, p+ 컨택트 영역(17)에 접하는 n+ 이미터 영역(7)이 형성된다. 그리고, 레지스트 마스크(76)를 제거한다. n+ 이미터 영역(7)과 p+ 컨택트 영역(17)을 형성하는 순서를 바꾸어도 된다.
다음으로, 실리콘 기판의 표면 전면(全面)에 층간 절연막(40)을 형성한다. 그런 다음, 포토리소그래피 및 에칭에 의해, 제 1, 2, 3 컨택트 홀(40a, 40b, 10c)의 형성 영역에 대응하는 부분의 층간 절연막(40)을 제거한다. 이에 의해, 제 1 컨택트 홀(40a)에, 제 2 트렌치(41)의 내부에 형성된 제 1 게이트 전극(9a)이 되는 폴리실리콘막(72)이 선택적으로 노출된다. 제 2 컨택트 홀(40b)에, 제 3 트렌치(42)의 내부에 형성된 실드 전극(9b)이 되는 폴리실리콘막(72)이 선택적으로 노출된다. 또한, 제 3 컨택트 홀(10c)에 n+ 이미터 영역(7) 및 p+ 컨택트 영역(17)이 선택적으로 노출된다. 다음으로, 제 1, 2, 3 컨택트 홀(40a, 40b, 10c)의 내부에, 예컨대 티탄막 및 질화티탄막으로 이루어진 배리어 금속막을 성막한다.
다음으로, 제 1, 2, 3 컨택트 홀(40a, 40b, 10c)의 내부에 매립하도록 텅스텐막을 형성한다. 그리고, 텅스텐막을 에치백하여, 층간 절연막(40)의 표면 상의 텅스텐막을 제거한다. 다음으로, 층간 절연막(40) 상에, 이미터 전극(11) 및 게이트 런너(13)가 되는 예컨대 알루미늄실리콘 전극을 형성한다. 이에 의해, 제 1 게이트 전극(9a)이 되는 폴리실리콘막(72)은, 배리어 금속막 및 텅스텐막을 통해 게이트 런너(13)에 도통 접속된다. 실드 전극(9b)이 되는 폴리실리콘막(72)은, 배리어 금속막 및 텅스텐막을 통해 이미터 전극(11)에 도통 접속된다. 다음으로, 실리콘 기판의 표면에 패시베이션막을 형성하고, 상기 패시베이션막을 선택적으로 개구하여, 게이트 패드(81) 및 이미터 전극(11)의 일부를 노출시킨다. 노출된 이미터 전극(11)이 이미터 패드가 된다. 이후, 실리콘 기판의 이면에 콜렉터 전극(12)을 형성함으로써, 도 11∼14에 나타낸 반도체 장치가 완성된다.
이상, 설명한 바와 같이, 실시형태 5에 의하면, 실시형태 1∼4와 동일한 효과를 얻을 수 있다.
이상에 있어서 본 발명에서는, IGBT를 예로 들어 설명하고 있지만, 상술한 실시형태에 한정되지 않고, MOS 게이트 구조를 구비한 다양한 구성의 반도체 장치에 적용하는 것이 가능하다. 또한, 각 실시형태에서는 제 1 도전형을 n형으로 하고, 제 2 도전형을 p형으로 하였으나, 본 발명은 제 1 도전형을 p형으로 하고, 제 2 도전형을 n형으로 해도 마찬가지로 성립된다.
(산업상의 이용 가능성)
이상과 같이, 본 발명에 따른 반도체 장치 및 반도체 장치의 제조 방법은, 전력 변환 장치 등에 사용되는 파워 반도체 장치에 유용하다.
1 : p+ 콜렉터 영역
2 : n- 드리프트층
3 : p층
4 : 트렌치(제 1 트렌치)
5 : p 베이스 영역
6 : 부유 p 영역
7 : n+ 이미터 영역
8a : 제 1 절연막
8b : 제 2 절연막
9a : 제 1 게이트 전극
9b : 실드 전극
10, 40 : 층간 절연막
10a, 40a, 50a, 60a : 제 1 컨택트 홀
10b, 40b, 50b, 60b : 제 2 컨택트 홀
10c : 제 3 컨택트 홀
11 : 이미터 전극
12 : 콜렉터 전극
13 : 게이트 런너(제 2 게이트 전극)
14 : 전위 고정 전극
17 : p+ 컨택트 영역
20 : 절연막
41, 51, 61 : 제 2 트렌치
42, 52, 62 : 제 3 트렌치
80-1 : 활성 영역
80-2 : 내압 영역
81 : 게이트 패드

Claims (13)

  1. 제 1 도전형의 반도체층의 표면층(surface layer)에 형성된 제 1 트렌치와,
    상기 제 1 트렌치의 일방(一方)의 측벽을 따라 상기 제 1 트렌치보다 얕은 깊이로 상기 반도체층의 표면층에 선택적으로 형성된 제 2 도전형의 베이스 영역과,
    상기 베이스 영역의 표면층에 상기 제 1 트렌치의 측벽에 접하여 형성되는 이미터 영역과,
    상기 제 1 트렌치의 타방(他方)의 측벽을 따라 상기 반도체층의 표면층에 선택적으로 형성된 제 2 도전형의 부유(浮遊) 전위 영역을 구비한 트렌치 구조를 가지는 반도체 장치로서,
    상기 제 1 트렌치의 일방의 측벽을 따라 설치된 제 1 절연막과,
    상기 제 1 트렌치의 타방의 측벽을 따라 설치된 제 2 절연막과,
    상기 제 1 절연막의 내측에, 상기 제 1 트렌치의 일방의 측벽을 따라 설치된 제 1 게이트 전극과,
    상기 제 2 절연막의 내측에, 상기 제 1 트렌치의 타방의 측벽을 따라 설치된 실드 전극과,
    상기 제 1 트렌치의 내부의, 상기 제 1 게이트 전극과 상기 실드 전극 사이에 매립된 제 3 절연막과,
    상기 제 1 게이트 전극, 상기 실드 전극 및 상기 이미터 영역을 덮는 층간 절연막과,
    상기 층간 절연막 상에 설치된 제 2 게이트 전극과,
    상기 층간 절연막 상에, 상기 제 2 게이트 전극과 떨어져 설치된 이미터 전극과,
    상기 층간 절연막 상에, 상기 제 2 게이트 전극과 떨어져 설치된 전위 고정 전극과,
    상기 제 2 게이트 전극과 상기 제 1 게이트 전극 사이에 끼워진 부분에 있어서의 상기 층간 절연막에 선택적으로 설치되며, 상기 제 2 게이트 전극과 상기 제 1 게이트 전극을 도통(導通) 접속하기 위한 제 1 컨택트 플러그가 매립된 제 1 컨택트 홀과,
    상기 전위 고정 전극과 상기 실드 전극 사이에 끼워진 부분에 있어서의 상기 층간 절연막에 선택적으로 설치되며, 상기 전위 고정 전극과 상기 실드 전극을 도통 접속하기 위한 제 2 컨택트 플러그가 매립된 제 2 컨택트 홀과,
    상기 이미터 전극과 상기 이미터 영역 사이에 끼워진 부분에 있어서의 상기 층간 절연막에 선택적으로 설치되며, 상기 이미터 전극과 상기 이미터 영역을 도통 접속하기 위한 제 3 컨택트 플러그가 매립된 제 3 컨택트 홀
    을 구비하는 것을 특징으로 하는 반도체 장치.
  2. 제 1항에 있어서,
    상기 전위 고정 전극은 상기 이미터 전극과 일체로 되어 있는 것을 특징으로 하는 반도체 장치.
  3. 제 1항에 있어서,
    상기 제 1 트렌치의 일방의 측벽에 연결된 제 2 트렌치와,
    상기 제 1 트렌치의 타방의 측벽에 연결된 제 3 트렌치를 더 구비하며,
    상기 제 2 트렌치의 내부에는, 상기 제 2 트렌치의 내벽을 따라 상기 제 1 절연막이 설치되어 있고,
    상기 제 3 트렌치의 내부에는, 상기 제 3 트렌치의 내벽을 따라 상기 제 2 절연막이 설치되어 있고,
    상기 제 2 트렌치의 내부의 상기 제 1 절연막의 내측에는 상기 제 1 게이트 전극이 설치되어 있고,
    상기 제 3 트렌치의 내부의 상기 제 2 절연막의 내측에는 상기 실드 전극이 설치되어 있고,
    상기 제 2 게이트 전극은, 상기 제 1 컨택트 플러그를 통해, 상기 제 2 트렌치의 내부에 설치된 상기 제 1 게이트 전극과 도통 접속되어 있고,
    상기 전위 고정 전극은, 상기 제 2 컨택트 플러그를 통해, 상기 제 3 트렌치의 내부에 설치된 상기 실드 전극과 도통 접속되어 있는 것을 특징으로 하는 반도체 장치.
  4. 제 3항에 있어서,
    상기 제 2 트렌치의 폭은, 상기 제 1 트렌치의 폭보다 좁은 것을 특징으로 하는 반도체 장치.
  5. 제 3항에 있어서,
    상기 제 3 트렌치의 폭은, 상기 제 1 트렌치의 폭보다 좁은 것을 특징으로 하는 반도체 장치.
  6. 제 3항에 있어서,
    상기 제 2 트렌치 및 상기 제 3 트렌치의 양단(兩端)이 상기 제 1 트렌치와 연결되어 있는 것을 특징으로 하는 반도체 장치.
  7. 제 3항에 있어서,
    상기 제 2 트렌치는, 상기 이미터 영역과 떨어져 설치되어 있는 것을 특징으로 하는 반도체 장치.
  8. 제 3항 내지 제 7항 중 어느 한 항에 있어서,
    상기 제 3 트렌치는 상기 부유 전위 영역에 설치되는 것을 특징으로 하는 반도체 장치.
  9. 제 1 트렌치의 일방의 측벽에만 이미터 영역이 설치된 트렌치 구조를 가지는 반도체 장치의 제조 방법으로서,
    제 1 도전형의 반도체층의 표면층에 상기 제 1 트렌치를 형성하는 제 1 공정과,
    상기 제 1 트렌치의 내부에, 상기 제 1 트렌치의 내벽을 따라 제 1 절연막을 형성하는 제 2 공정과,
    상기 제 1 절연막의 내측에, 상기 제 1 트렌치의 내벽을 따라 도전체층을 형성하는 제 3 공정과,
    상기 반도체층의 표면 상의 상기 도전체층, 및, 상기 제 1 트렌치의 저면(bottom surface) 상의 상기 도전체층을 선택적으로 제거하여, 상기 도전체층을 실드 전극과 제 1 게이트 전극으로 분리하는 제 4 공정과,
    상기 제 1 트렌치의 내부의 상기 실드 전극과 상기 제 1 게이트 전극 사이에 제 2 절연막을 매립하는 제 5 공정과,
    상기 반도체층의 표면층에 선택적으로 상기 제 1 트렌치의 상기 제 1 게이트 전극측의 측벽에 접하도록 상기 제 1 트렌치보다 깊이가 얕은 제 2 도전형의 베이스 영역을 형성하는 제 6 공정과,
    상기 반도체층의 표면층에 선택적으로 상기 제 1 트렌치의 상기 실드 전극측의 측벽에 접하도록 제 2 도전형의 부유 전위 영역을 형성하는 제 7 공정과,
    상기 베이스 영역의 표면층에 상기 제 1 트렌치와 접하는 제 2 도전형의 이미터 영역을 형성하는 제 8 공정과,
    상기 실드 전극, 상기 제 1 게이트 전극 및 상기 이미터 영역을 덮는 층간 절연막을 형성하는 제 9 공정과,
    상기 층간 절연막을 선택적으로 제거하여, 상기 제 1 트렌치의 일방의 측벽측의 상기 제 1 게이트 전극을 선택적으로 노출시키는 제 1 컨택트 홀과, 상기 제 1 트렌치의 타방의 측벽측의 상기 실드 전극을 선택적으로 노출시키는 제 2 컨택트 홀과, 상기 이미터 영역을 선택적으로 노출시키는 제 3 컨택트 홀을 형성하는 제 10 공정과,
    상기 제 1 컨택트 홀, 상기 제 2 컨택트 홀 및 상기 제 3 컨택트 홀을 매립하도록 컨택트 플러그를 형성하는 제 11 공정과,
    상기 층간 절연막 상에, 상기 제 1 컨택트 홀을 덮도록 제 2 게이트 전극을 형성하고, 상기 제 2 컨택트 홀을 덮도록 전위 고정 전극을 형성하고, 상기 제 3 컨택트 홀을 덮도록 이미터 전극을 형성하는 제 12 공정
    을 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  10. 제 9항에 있어서,
    상기 제 1 공정에서는, 상기 제 1 트렌치의 일방의 측벽에 연결된 제 2 트렌치와, 상기 제 1 트렌치의 타방의 측벽에 연결된 제 3 트렌치를 더 형성하고,
    상기 제 2 공정에서는, 상기 제 2 트렌치 및 상기 제 3 트렌치의 내벽을 따라 상기 제 1 절연막을 형성하고,
    상기 제 3 공정에서는, 상기 제 2 트렌치 및 상기 제 3 트렌치의 상기 제 1 절연막의 내측에 상기 도전체층을 매립하고,
    상기 제 10 공정에서는, 상기 제 2 트렌치에 매립된 상기 제 1 게이트 전극을 선택적으로 노출시키는 상기 제 1 컨택트 홀과, 상기 제 3 트렌치에 매립된 상기 실드 전극을 선택적으로 노출시키는 상기 제 2 컨택트 홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  11. 제 9항에 있어서,
    상기 제 1 공정에서는, 상기 제 1 트렌치의 일방의 측벽에 연결된 제 2 트렌치와, 상기 제 1 트렌치의 타방의 측벽에 연결된 제 3 트렌치를 더 형성하고,
    상기 제 2 공정에서는, 상기 제 2 트렌치 및 상기 제 3 트렌치의 내벽을 따라 상기 제 1 절연막을 형성하고,
    상기 제 3 공정에서는, 상기 제 2 트렌치 및 상기 제 3 트렌치의 상기 제 1 절연막의 내측에, 상기 제 1 트렌치의 내벽을 따라 상기 도전체층을 형성하고,
    상기 제 4 공정에서는, 상기 제 2 트렌치의 저면 상 및 상기 제 3 트렌치의 저면 상의 상기 도전체층을 선택적으로 제거하고,
    상기 제 5 공정에서는, 상기 제 2 트렌치의 내부의 상기 제 1 게이트 전극 사이에 상기 제 2 절연막을 매립하고, 상기 제 3 트렌치의 내부의 상기 실드 전극 사이에 상기 제 2 절연막을 매립하고,
    상기 제 10 공정에서는, 상기 제 2 트렌치에 매립된 상기 제 1 게이트 전극을 선택적으로 노출시키는 상기 제 1 컨택트 홀과, 상기 제 3 트렌치에 매립된 상기 실드 전극을 선택적으로 노출시키는 상기 제 2 컨택트 홀을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
  12. 제 10항에 있어서,
    상기 제 2 트렌치의 폭은, 상기 제 1 트렌치의 폭보다 좁은 것을 특징으로 하는 반도체 장치의 제조 방법.
  13. 제 10항 내지 제 12항 중 어느 한 항에 있어서,
    상기 제 3 트렌치의 폭은, 상기 제 1 트렌치의 폭보다 좁은 것을 특징으로 하는 반도체 장치의 제조 방법.
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