JP2008311540A - 縦型ｍｏｓ型半導体装置およびその製造方法 - Google Patents

Abstract

【目的】オン電圧を大きくすることなく、ラッチアップ耐量を向上させることができるトップゲート構造を有するＭＯＳ型半導体装置およびその製造方法を提供すること。
【構成】トップゲート構造を有する縦型ＭＯＳ型半導体装置において、カソード層におけるゲート絶縁膜直下のチャネル形成を良好に確保しつつ、前記他導電型ボディ領域が、前記ゲート酸化膜の端部よりも前記第二開口部に近くなるように配置されている構成とする。
【選択図】 図３

Description

この発明は、電力用パワー半導体デバイスおよびその製造方法に関する。

本発明にかかる縦型ＭＯＳ型半導体装置の一種であるＩＧＢＴについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、ＩＧＢＴの性能とは、オフ時には、電圧を保持して電流を遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、ＩＧＢＴの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。

以下、本発明にかかるＩＧＢＴの特性等について簡単に説明する。ＩＧＢＴの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下(オン電圧)間には、いわゆるトレードオフの関係が存在し、高耐圧のＩＧＢＴほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほど、オン電圧は低いがスイッチング損失（特に、ターンオフ損失）は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を共に改善することは一般的には困難とされているので、最善の策はトレードオフ関係の最適化が得られるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、ＩＧＢＴのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。

最適なトレードオフ関係を実現するには、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が１：５程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。

アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げることが実際に行われている方法である。一方、カソード側のキャリア濃度を上げる作用効果はＩＥ効果と呼ばれている。このＩＥ効果については、既にその詳細が発表されている（例えば、非特許文献１参照）。ＩＥ効果の大きいカソード構造として、プレーナ構造のｐベースを囲むように高濃度ｎ層を挿入したＨｉＧＴ構造などが提案されている（例えば、特許文献１、特許文献２参照。）。このように、従来のＩＧＢＴでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにＩＥ効果によるカソード側に偏重したキャリア分布となるようなデバイス構造とすることが試みられている。

さらに、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート構造を有するＩＧＢＴについても既に特許文献が公開されている（特許文献３、特許文献４、特許文献５）。以下、従来のトップゲート構造を有するＩＧＢＴの製造方法について、本発明にも関係するので図面を参照して詳細に説明する。

図４（ａ）に示すように、半導体基板１０１の全面に熱酸化またはＣＶＤ成長により膜厚０．７μｍの初期酸化膜１０２を形成する。次に初期酸化膜１０２を並列ストライプ状の平面パターンとなるように選択的にドライエッチングして、初期酸化膜１０２の並列ストライプ間が２０μｍ幅の第一開口部１０３を形成する（図４（ｂ））。並列ストライプ状平面パターンからなる初期酸化膜１０２自体の基板面方向の幅は３μｍ程度が好ましい。続いて、図４（ｃ）に示すように、熱酸化またはＣＶＤにより基板酸化膜１０４を厚さ０．１μｍの厚さに全面形成した後、フォトリソグラフィによって基板酸化膜１０４の中央にストライプ状初期酸化膜１０２に平行で幅１μｍの第二開口部１０５を形成する。

その後、第二開口部１０５によって露出したシリコン基板１０１表面をシード層としてｎ型エピタキシャルシリコン層１０６を成長させる。ｎ型エピタキシャルシリコン層１０６の成長が第二開口部１０５で始まってから成長面が基板酸化膜１０４の厚みを超えると成長は基板酸化膜１０４上を横方向にも進む。その後、端部の初期酸化膜１０２の膜厚を乗り越えて第一開口部１０３の全面を初期酸化膜１０２の厚さ以上に被覆した時点で成長をストップさせる（図４（ｃ））。次に、初期酸化膜１０２を酸化膜ストッパーとして図５（ｄ）に示すようにｎ型エピタキシャルシリコン層１０６表面が初期酸化膜１０２の表面と高さの等しい平坦な断面形状になるまで研磨を行う。研磨後のｎ型エピタキシャルシリコン層１０６の厚さは約０．７μｍ程度になる。

次に、図５（ｅ）のようにエピタキシャルシリコン層１０６の上に、熱酸化あるいはＣＶＤによりゲート酸化膜１０７を８０ｎｍの厚さで全面に形成する。次にゲート電極となるポリシリコン層を０．５μｍ程度の厚さで、ＣＶＤにより全面に形成し、このポリシリコン層に高濃度のリンをドープして低抵抗層とした後、フォトリソグラフィによりポリシリコン層の一部を除去して所定の形状のポリシリコンゲート電極１０８を形成する。

続いて、図５（ｆ）に示すように、このポリシリコンゲート電極１０８をマスクにしてエピタキシャルシリコン層へボロンイオン注入と熱処理を行い、ｐ型ベース領域（チャネル領域）１０９を形成する。さらに、図６（ｇ）に示すように、砒素とボロンの選択的イオン注入をそれぞれ所定のパターンでフォトレジストをマスクに続けて行い、１０００℃程度の熱処理を行ってｐ⁺型ボディ領域１１２とｎ⁺⁺型エミッタ領域１１３をそれぞれ形成する（図６（ｇ））。

この際、ｐ⁺型ボディ領域１１２とｎ⁺⁺型エミッタ領域１１３の形成工程では、ボディ領域１１２がゲート酸化膜１０７の直下の、チャネルが形成されるｐ型ベース領域（チャネル領域）１０９にかかると、チャネル生成に悪影響を及ぼしてゲートしきい値電圧が上昇するなどの問題が発生するので、ｎ⁺⁺型エミッタ領域１１３下のボディ領域１１２を所定の幅だけ、チャネルが生成されるｐ型ベース領域（チャネル領域）１０９から遠ざける方向に後退させることが必要である。

しかし、このようなボディ領域１１２の配置は、ｎ⁺⁺型エミッタ領域１１３／ｐ型ベース領域（チャネル領域）１０９／ｎ型領域１０６からなるｎｐｎトランジスタの電流増幅率を大きくし、小さい電流によって意図しないラッチアップを引き起こすというラッチアップ耐量低下の原因となる。

このようにして元のｎ型エピタキシャルシリコン層１０６のまま残された層であるｎ型領域１０６とｐ型ベース領域１０９とｐ⁺型ボディ領域１１２とｎ⁺⁺型エミッタ領域１１３が形成された厚さ約０．７μｍのエピタキシャルシリコン層を、この明細書ではカソード層（あるいは半導体結晶層）と称する。

その後、厚さ約１μｍのＰＳＧ（フォスフォシリケートガラス）膜を全面に形成して層間絶縁膜１１４とする。続いて、この層間絶縁膜１１４にｎ⁺⁺型エミッタ領域１１３とカソード電極（エミッタ電極）１１５とのコンタクトのためのコンタクト開口部１１６を形成し（図６（ｈ））、アルミニウム電極（エミッタ電極）１１５を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、従来のトップゲート構造を有するＩＧＢＴが完成する。
特開２００３−３４７５４９号公報 特表２００２−５３２８８５号公報 米国特許出願公開第２００６／００７６５８３号明細書 特開２００７−４３０２８号公報 特開２００６−２３７５５３号公報 フロリン・ウドレア、他１名、「ア ユニファイド アナリティカル モデル フォア ザ キャリア ダイナミクス イン トレンチ インシュレイテッド ゲート バイポーラ トランジスタズ（ＴＩＧＢＴ）（Ａ ｕｎｉｆｉｅｄ ａｎａｌｙｔｉｃａｌ ｍｏｄｅｌｆｏｒ ｔｈｅ ｃａｒｒｉｅｒ ｄｙｎａｍｉｃｓ ｉｎ Ｔｒｅｎｃｈ Ｉｎｓｕｌａｔｅｄ Ｇａｔｅ Ｂｉｐｏｌａｒ Ｔｒａｎｓｉｓｔｏｒｓ（ＴＩＧＢＴ））」、ＩＳＰＳＤ’９５、ｐ．１９０−１９５

しかしながら、前記従来のトップゲート型パワーデバイスは、オン電圧とターンオフ損失のトレードオフを改善することはできるが、ホール電流が、カソード層（半導体結晶層）内の非常に狭い領域で流れるために、ラッチアップ耐量が十分に確保できないという問題がある。カソード層が狭いことに対しては、カソード層を厚くするなどの手段も採り得るが、オン電圧の上昇、耐圧の低下など、別の問題が発生して特性が良好でなくなるので、避けたい。

本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、オン電圧を大きくすることなく、ラッチアップ耐量を向上させることができるトップゲート構造を有する縦型ＭＯＳ型半導体装置およびその製造方法を提供することである。

特許請求の範囲の請求項１記載の発明によれば、一導電型半導体基板表面に、直線状の初期絶縁膜であって、間に第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜の中央に前記初期絶縁膜と平行に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を備え、該半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域表面に選択的に形成される一導電型エミッタ領域と、前記他導電型ベース領域内に選択的に他導電型ベース領域より高濃度に形成される他導電型ボディ領域とを備え、前記一導電型領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域の表面にはゲート絶縁膜を介して形成されるゲート電極と該ゲート電極を覆う層間絶縁膜とを備え、エミッタ電極が、前記第一開口部内であって前記第二開口部を挟む両側の前記初期絶縁膜近傍で前記一導電型エミッタ領域表面と前記他導電型ボディ領域表面とに接し、前記ゲート酸化膜直下の半導体結晶層表面に他導電型ベース領域と一導電型エミッタ領域とが前記直線状の初期絶縁膜の方向に沿って交互に現れるように配置されている縦型ＭＯＳ型半導体装置において、前記他導電型ボディ領域が、前記ゲート酸化膜よりも前記第二開口部に近くなるように配置されている縦型ＭＯＳ型半導体装置とすることにより、前記本発明の目的は達成される。

特許請求の範囲の請求項２記載の発明によれば、前記他導電型ボディ領域と前記一導電型エミッタ領域から、それぞれ前記第二開口部に至る最短距離が共に同じであることを特徴とする請求項１記載の縦型ＭＯＳ型半導体装置。

特許請求の範囲の請求項３記載の発明によれば、前記他導電型ボディ領域が前記一導電型エミッタ領域より前記第二開口部への最短距離が短い位置に配置されていることを特徴とする請求項１記載の縦型ＭＯＳ型半導体装置。

特許請求の範囲の請求項４記載の発明によれば、前記一導電型半導体結晶層の表面に前記他導電型ベース領域と前記一導電型エミッタ領域と前記他導電型ボディ領域を形成した後、前記ゲート絶縁膜を介してゲート電極を形成する製造プロセスを有することを特徴とする縦型ＭＯＳ型半導体装置の製造方法。

特許請求の範囲の請求項５記載の発明によれば、前記他導電型ベース領域、前記他導電型ボディ領域、前記一導電型エミッタ領域形成のためのイオン注入後のアニール処理温度が１１００℃/３０分以下であることを特徴とする請求項４記載の縦型ＭＯＳ型半導体装置の製造方法。

特許請求の範囲の請求項６記載の発明によれば、前記他導電型ベース領域、前記他導電型ボディ領域、前記一導電型エミッタ領域形成のためのイオン注入後のアニール処理温度が１０００℃/３０分以下であることを特徴とする請求項４記載の縦型ＭＯＳ型半導体装置の製造方法。

本発明によれば、オン電圧を大きくすることなく、ラッチアップ耐量を向上させることができるトップゲート構造を有する縦型ＭＯＳ型半導体装置およびその製造方法を提供することができる。

以下、本発明にかかる縦型ＭＯＳ型半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。

図１〜図３は、それぞれ、本発明の実施例１にかかるＩＧＢＴの製造工程を（ａ）から（ｈ）の工程順に示す半導体基板の断面図と、（ｉ）は（ｈ）の平面図である。図７は本発明の実施例２にかかるＩＧＢＴの断面図および平面図である。図８はＩＧＢＴのアノード電圧とアノード電流密度の関係を示す特性図である。

本発明の縦型ＭＯＳ型半導体装置にかかる実施例１について図１〜図３を参照して説明する。図１の半導体基板の断面図（ａ）に示す製造ステップに至るまでの、製造工程は、前記背景技術の項で説明した図４（ａ）〜（ｃ）に示す従来のトップゲート構造を有するＩＧＢＴの製造工程に準じるので、その製造方法の詳細な説明を省略する。ただし、符号については、前記図４（ａ）〜（ｃ）の１０１を１、１０２を１１、１０３を６、１０４を１０、１０５を７、１０６を２に読み替えるものとする。

図１（ａ）の断面図に示すように、第一開口部６の幅を２０μｍで形成し、第一開口部６の形成時の酸化膜１１の残し幅を２μｍとする。第二開口部７は、第一開口部６の中央部に形成され、幅は１．０μｍとする。また、第一開口部６の形成時の酸化膜の残し部分（酸化膜ストッパー）１１は、ストライプ状の平面パターンに形成されている。次に、図１（ｂ）に示すように、半導体基板１の表面に第一開口部を埋める半導体結晶層２とスクリーニング酸化膜１４を５０ｎｍ成長させ、その後フォトレジストをマスクとしてボロンイオン注入を例えば１５０ｋｅＶ/１×１０¹⁴ｃｍ^-2で行い、図１（ｃ）に示すように、フォトレジストを除去した後に１１００℃/１０分程度の熱処理を行うことでｐ型ベース領域（チャネル領域）３を形成する。図２（ｄ）に示すように、再びフォトレジストをマスクとしてボロンイオン注入を１５０ｋｅＶ/量３×１０¹⁵ｃｍ^-2の高ドーズ量で行い、フォトレジストを除去し、図２（ｅ）に示すように、再々度フォトレジストをマスクとしてｐ型ベース領域（チャネル領域）３内に選択的に砒素イオン注入を１２０ｋｅＶ/５×１０¹⁵ｃｍ^-2の高ドーズ量で行い、フォトレジストを除去した後に、１０００℃/３０分の熱処理によって砒素およびボロンの熱処理を行い、図２（ｆ）に示すように、n⁺型エミッタ領域５およびp⁺型ボディ領域４を形成する。この時、図３（ｉ）に示すように、p⁺型ボディ領域４とn⁺型エミッタ領域５が表面パターンで見て、ストライプ状酸化膜ストッパー１１に沿う方向に交互に現れるパターンで形成する。また、上述のようにボロンを１５０ｋｅＶ、砒素を１２０ｋｅＶの加速電圧でそれぞれイオン注入を行うと、ボロンの飛程を砒素の飛程より深くすることができるので、都合がよい。ここで、ボロンイオン注入の工程と砒素イオン注入の工程とが前後しても問題ない。

ここまでのプロセスの特徴は、従来のトップゲート型構造のデバイスのプロセスでは、p⁺型ボディ領域４とn⁺型エミッタ領域５が、それらより前工程で形成されているポリシリコン電極１０８をマスクとしてセルフアラインで形成されていたが、本発明にかかる実施例１ではそれぞれ、フォトリソグラフィによる異なるパターンで形成する必要がある点が異なるが、ラッチアップ耐量の向上というメリットが得られる。

その後、図３（ｇ）に示すように、ゲート酸化膜１２を８０ｎｍ成長させ、ポリシリコン層２０を０．５μｍ程度堆積させる。ポリシリコン層２０に高濃度のリンを導入して抵抗を十分小さなものとし、フォトリソグラフ・エッチング工程によって、n⁺型エミッタ領域５、ｐ型ベース領域（チャネル領域）３、（p⁺型ボディ領域４）、n型半導体結晶層２からなるＭＯＳＦＥＴ構造を形成するようにポリシリコン２０およびゲート酸化膜１２を残し、その他のポリシリコン層２０およびゲート酸化膜１２を除去する。その後、図３（ｈ）に示すように、層間絶縁膜となるフォスフォシリケートガラス１３の堆積とフォトリソグラフ・エッチング工程、並びに、エミッタ電極２１となるＡｌ−Ｓｉの堆積とフォトリソグラフ・エッチング工程を行うことで主たる表面側のＭＯＳ構造の形成工程が終了する。この時のシリコン面を上面から透過してみたパターンの平面図を図３（ｉ）示す。

図８にゲート電圧１５Ｖ、１２５℃において、アノード-カソード間に電圧（Ａｎｏｄｅ Ｖｏｌｔａｇｅ）（Ｖ）を印加した時のアノード電流密度（Ａｎｏｄｅ Ｃｕｒｒｅｎｔ Ｄｅｎｓｉｔｙ）（Ａ／ｃｍ²）を示した。定格電圧１２００Ｖ、定格電流密度１００Ａ/ｃｍ²である。比較として従来のプレーナ型ＩＧＢＴの電圧電流波形を同時に示した。

図８によれば、従来のトップゲート型デバイスでは、アノード電圧が百数十Ｖ程度から、アノード電流密度が急増加し、ラッチアップしていることが示されている。しかしながら、本発明にかかる実施例１ではボディ領域４の、第二開口部７に近い側の端部と、エミッタ領域５の、第二開口部７に近い側の端部との間の距離（Ｌ_2p）が−１．０μｍの場合（ボディ領域４がエミッタ領域５よりも第二開口部に近い）でも、約１０００Ｖ近くまでラッチアップしないように改善が見られる。さらに、前記距離（Ｌ_2p）が０．０μｍの場合（ボディ領域４とエミッタ領域５からそれぞれ第二開口部への距離がほぼ同じ）は、従来のプレーナＩＧＢＴ並の耐量が得られることが分かる。またさらには、前記距離（Ｌ_2p）が１．０μｍの場合（ボディ領域４がエミッタ領域５よりも第二開口部に遠い）においても、従来のプレーナＩＧＢＴ並の耐量が得られるように改善が見られる。

即ち、以上説明したラッチアップ耐量の改善は、ｐ型ベース領域（チャネル領域）３およびボディ領域４とエミッタ領域５とを、表面パターンで見て、ストライプ状酸化膜ストッパー１１に沿う方向に交互に現れるように形成し、かつ、ボディ領域４から第二開口部７までの距離を、エミッタ領域５から第二開口部７までの距離と同等の距離もしくは近くとする構成に由来するものである。その理由は、該ｐ型ベース領域（チャネル領域）３および高濃度ボディ領域４が、エミッタ領域５/ｐ型ベース領域（チャネル領域）３/半導体結晶層２からなるｎｐｎトランジスタ（寄生トランジスタ）のベース電流経路のバイパスとして働き、電流増幅率の増大を抑制するように機能するようになったからと思われる。さらには、ｐ型ベース領域（チャネル領域）３、（ボディ領域４，エミッタ領域５）等を形成するための熱処理時間を短くすることが可能であり、高濃度化されており、かつ、高濃度ボディ領域４が前記バイパスとしての機能を強化しているので、ラッチアップ耐量がいっそう改善されるようになると思われる。

本発明の実施例２を図７（ａ），（ｂ）を参照して説明する。実施例２にかかるＩＧＢＴの製造方法はゲート電極とエミッタ電極のフォトパターン以外は、実施例１と同様であるので省略する。実施例２と実施例１とのフォトパターンの相違点は、ゲート電極２０の形状ならびにシリコン/エミッタ電極２１の接触形状を上面から見てそれぞれ凹凸形状パターン８、９にし、高濃度ボディ領域４とエミッタ電極２１の接触部、エミッタ領域５とエミッタ電極２１の接触部、をそれぞれ半導体基板１と半導体結晶膜２の接続部（第二開口部７）に近づけた点にある。このようなパターン形状とすることで、さらに、高濃度ボディ領域４が前記寄生トランジスタのバイパスとしての機能が強化され、ラッチアップ耐量をよりいっそう改善することができる。

以上説明したように、トップゲート型デバイスを、本発明のような表面ＭＯＳ構造を有するデバイスとして形成することで、工程数を削減するとともに、オン電圧、耐圧などの特性を低下させることなく、トップゲート型新パワーデバイスの特有の問題であるラッチアップ耐量低下を防ぐことが可能となる。

本発明の実施例１にかかるＩＧＢＴの製造工程を示す断面図（その１）である。 本発明の実施例１にかかるＩＧＢＴの製造工程を示す断面図（その２）である。 本発明の実施例１にかかるＩＧＢＴの製造工程を示す断面図および平面図（その３）である。 従来のＩＧＢＴの製造工程を示す断面図（その１）である。 従来のＩＧＢＴの製造工程を示す断面図（その２）である。 従来のＩＧＢＴの製造工程を示す断面図（その３）である。 本発明の実施例２にかかるＩＧＢＴの断面図および平面図である。 ＩＧＢＴのアノード電圧とアノード電流密度特性図である。

符号の説明

１ 半導体基板
２ 半導体結晶膜
３ ｐ型ベース領域（チャネル領域）
４ ｐ⁺型ボディ領域
５ ｎ⁺型エミッタ領域
６ 第一開口部
７ 第二開口部
８ ゲート電極の平面パターン
９ エミッタ電極の平面パターン
１１ 酸化膜ストッパー
１２ ゲート酸化膜
１３ フォスフォシリケートガラス
２０ ゲート電極
２１ エミッタ電極。

Claims (6)

1. 一導電型半導体基板表面に、直線状の初期絶縁膜であって、間に第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜の中央に前記初期絶縁膜と平行に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を備え、該半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域表面に選択的に形成される一導電型エミッタ領域と、前記他導電型ベース領域内に選択的に他導電型ベース領域より高濃度に形成される他導電型ボディ領域とを備え、前記一導電型領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域の表面にはゲート絶縁膜を介して形成されるゲート電極と該ゲート電極を覆う層間絶縁膜とを備え、カソード電極が、前記第一開口部内であって前記第二開口部を挟む両側の前記初期絶縁膜近傍で前記一導電型エミッタ領域表面と前記他導電型ボディ領域表面とに接し、前記ゲート酸化膜直下の半導体結晶層表面に他導電型ベース領域と一導電型エミッタ領域とが前記直線状の初期絶縁膜の方向に沿って交互に現れるように配置されている縦型ＭＯＳ型半導体装置において、前記他導電型ボディ領域が、前記ゲート酸化膜の端部よりも前記第二開口部に近くなるように配置されていることを特徴とする縦型ＭＯＳ型半導体装置。
2. 前記他導電型ボディ領域と前記一導電型エミッタ領域から、それぞれ前記第二開口部に至る最短距離が共に同じであることを特徴とする請求項１記載の縦型ＭＯＳ型半導体装置。
3. 前記他導電型ボディ領域が前記一導電型エミッタ領域より前記第二開口部への最短距離が短い位置に配置されていることを特徴とする請求項１記載の縦型ＭＯＳ型半導体装置。
4. 前記一導電型半導体結晶層の表面に前記他導電型ベース領域と前記一導電型エミッタ領域と前記他導電型ボディ領域を形成した後、前記ゲート絶縁膜を介してゲート電極を形成する製造プロセスを有することを特徴とする縦型ＭＯＳ型半導体装置の製造方法。
5. 前記他導電型ベース領域、前記他導電型ボディ領域、前記一導電型エミッタ領域形成のためのイオン注入後のアニール処理温度が１１００℃/３０分以下であることを特徴とする請求項４記載の縦型ＭＯＳ型半導体装置の製造方法。
6. 前記他導電型ベース領域、前記他導電型ボディ領域、前記一導電型エミッタ領域形成のためのイオン注入後のアニール処理温度が１０００℃/３０分以下であることを特徴とする請求項４記載の縦型ＭＯＳ型半導体装置の製造方法。
   

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