JP2008311540A - 縦型mos型半導体装置およびその製造方法 - Google Patents

縦型mos型半導体装置およびその製造方法 Download PDF

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Abstract

【目的】オン電圧を大きくすることなく、ラッチアップ耐量を向上させることができるトップゲート構造を有するMOS型半導体装置およびその製造方法を提供すること。
【構成】トップゲート構造を有する縦型MOS型半導体装置において、カソード層におけるゲート絶縁膜直下のチャネル形成を良好に確保しつつ、前記他導電型ボディ領域が、前記ゲート酸化膜の端部よりも前記第二開口部に近くなるように配置されている構成とする。
【選択図】 図3

Description

この発明は、電力用パワー半導体デバイスおよびその製造方法に関する。
本発明にかかる縦型MOS型半導体装置の一種であるIGBTについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、IGBTの性能とは、オフ時には、電圧を保持して電流を遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、IGBTの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。
以下、本発明にかかるIGBTの特性等について簡単に説明する。IGBTの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下(オン電圧)間には、いわゆるトレードオフの関係が存在し、高耐圧のIGBTほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほど、オン電圧は低いがスイッチング損失(特に、ターンオフ損失)は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を共に改善することは一般的には困難とされているので、最善の策はトレードオフ関係の最適化が得られるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、IGBTのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。
最適なトレードオフ関係を実現するには、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が1:5程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げることが実際に行われている方法である。一方、カソード側のキャリア濃度を上げる作用効果はIE効果と呼ばれている。このIE効果については、既にその詳細が発表されている(例えば、非特許文献1参照)。IE効果の大きいカソード構造として、プレーナ構造のpベースを囲むように高濃度n層を挿入したHiGT構造などが提案されている(例えば、特許文献1、特許文献2参照。)。このように、従来のIGBTでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにIE効果によるカソード側に偏重したキャリア分布となるようなデバイス構造とすることが試みられている。
さらに、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフを大幅に改善できるトップゲート構造を有するIGBTについても既に特許文献が公開されている(特許文献3、特許文献4、特許文献5)。以下、従来のトップゲート構造を有するIGBTの製造方法について、本発明にも関係するので図面を参照して詳細に説明する。
図4(a)に示すように、半導体基板101の全面に熱酸化またはCVD成長により膜厚0.7μmの初期酸化膜102を形成する。次に初期酸化膜102を並列ストライプ状の平面パターンとなるように選択的にドライエッチングして、初期酸化膜102の並列ストライプ間が20μm幅の第一開口部103を形成する(図4(b))。並列ストライプ状平面パターンからなる初期酸化膜102自体の基板面方向の幅は3μm程度が好ましい。続いて、図4(c)に示すように、熱酸化またはCVDにより基板酸化膜104を厚さ0.1μmの厚さに全面形成した後、フォトリソグラフィによって基板酸化膜104の中央にストライプ状初期酸化膜102に平行で幅1μmの第二開口部105を形成する。
その後、第二開口部105によって露出したシリコン基板101表面をシード層としてn型エピタキシャルシリコン層106を成長させる。n型エピタキシャルシリコン層106の成長が第二開口部105で始まってから成長面が基板酸化膜104の厚みを超えると成長は基板酸化膜104上を横方向にも進む。その後、端部の初期酸化膜102の膜厚を乗り越えて第一開口部103の全面を初期酸化膜102の厚さ以上に被覆した時点で成長をストップさせる(図4(c))。次に、初期酸化膜102を酸化膜ストッパーとして図5(d)に示すようにn型エピタキシャルシリコン層106表面が初期酸化膜102の表面と高さの等しい平坦な断面形状になるまで研磨を行う。研磨後のn型エピタキシャルシリコン層106の厚さは約0.7μm程度になる。
次に、図5(e)のようにエピタキシャルシリコン層106の上に、熱酸化あるいはCVDによりゲート酸化膜107を80nmの厚さで全面に形成する。次にゲート電極となるポリシリコン層を0.5μm程度の厚さで、CVDにより全面に形成し、このポリシリコン層に高濃度のリンをドープして低抵抗層とした後、フォトリソグラフィによりポリシリコン層の一部を除去して所定の形状のポリシリコンゲート電極108を形成する。
続いて、図5(f)に示すように、このポリシリコンゲート電極108をマスクにしてエピタキシャルシリコン層へボロンイオン注入と熱処理を行い、p型ベース領域(チャネル領域)109を形成する。さらに、図6(g)に示すように、砒素とボロンの選択的イオン注入をそれぞれ所定のパターンでフォトレジストをマスクに続けて行い、1000℃程度の熱処理を行ってp+型ボディ領域112とn++型エミッタ領域113をそれぞれ形成する(図6(g))。
この際、p+型ボディ領域112とn++型エミッタ領域113の形成工程では、ボディ領域112がゲート酸化膜107の直下の、チャネルが形成されるp型ベース領域(チャネル領域)109にかかると、チャネル生成に悪影響を及ぼしてゲートしきい値電圧が上昇するなどの問題が発生するので、n++型エミッタ領域113下のボディ領域112を所定の幅だけ、チャネルが生成されるp型ベース領域(チャネル領域)109から遠ざける方向に後退させることが必要である。
しかし、このようなボディ領域112の配置は、n++型エミッタ領域113/p型ベース領域(チャネル領域)109/n型領域106からなるnpnトランジスタの電流増幅率を大きくし、小さい電流によって意図しないラッチアップを引き起こすというラッチアップ耐量低下の原因となる。
このようにして元のn型エピタキシャルシリコン層106のまま残された層であるn型領域106とp型ベース領域109とp+型ボディ領域112とn++型エミッタ領域113が形成された厚さ約0.7μmのエピタキシャルシリコン層を、この明細書ではカソード層(あるいは半導体結晶層)と称する。
その後、厚さ約1μmのPSG(フォスフォシリケートガラス)膜を全面に形成して層間絶縁膜114とする。続いて、この層間絶縁膜114にn++型エミッタ領域113とカソード電極(エミッタ電極)115とのコンタクトのためのコンタクト開口部116を形成し(図6(h))、アルミニウム電極(エミッタ電極)115を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、従来のトップゲート構造を有するIGBTが完成する。
特開2003−347549号公報 特表2002−532885号公報 米国特許出願公開第2006/0076583号明細書 特開2007−43028号公報 特開2006−237553号公報 フロリン・ウドレア、他1名、「ア ユニファイド アナリティカル モデル フォア ザ キャリア ダイナミクス イン トレンチ インシュレイテッド ゲート バイポーラ トランジスタズ(TIGBT)(A unified analytical modelfor the carrier dynamics in Trench Insulated Gate Bipolar Transistors(TIGBT))」、ISPSD’95、p.190−195
しかしながら、前記従来のトップゲート型パワーデバイスは、オン電圧とターンオフ損失のトレードオフを改善することはできるが、ホール電流が、カソード層(半導体結晶層)内の非常に狭い領域で流れるために、ラッチアップ耐量が十分に確保できないという問題がある。カソード層が狭いことに対しては、カソード層を厚くするなどの手段も採り得るが、オン電圧の上昇、耐圧の低下など、別の問題が発生して特性が良好でなくなるので、避けたい。
本発明は、以上述べた点に鑑みてなされたものであり、本発明の目的は、オン電圧を大きくすることなく、ラッチアップ耐量を向上させることができるトップゲート構造を有する縦型MOS型半導体装置およびその製造方法を提供することである。
特許請求の範囲の請求項1記載の発明によれば、一導電型半導体基板表面に、直線状の初期絶縁膜であって、間に第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜の中央に前記初期絶縁膜と平行に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を備え、該半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域表面に選択的に形成される一導電型エミッタ領域と、前記他導電型ベース領域内に選択的に他導電型ベース領域より高濃度に形成される他導電型ボディ領域とを備え、前記一導電型領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域の表面にはゲート絶縁膜を介して形成されるゲート電極と該ゲート電極を覆う層間絶縁膜とを備え、エミッタ電極が、前記第一開口部内であって前記第二開口部を挟む両側の前記初期絶縁膜近傍で前記一導電型エミッタ領域表面と前記他導電型ボディ領域表面とに接し、前記ゲート酸化膜直下の半導体結晶層表面に他導電型ベース領域と一導電型エミッタ領域とが前記直線状の初期絶縁膜の方向に沿って交互に現れるように配置されている縦型MOS型半導体装置において、前記他導電型ボディ領域が、前記ゲート酸化膜よりも前記第二開口部に近くなるように配置されている縦型MOS型半導体装置とすることにより、前記本発明の目的は達成される。
特許請求の範囲の請求項2記載の発明によれば、前記他導電型ボディ領域と前記一導電型エミッタ領域から、それぞれ前記第二開口部に至る最短距離が共に同じであることを特徴とする請求項1記載の縦型MOS型半導体装置。
特許請求の範囲の請求項3記載の発明によれば、前記他導電型ボディ領域が前記一導電型エミッタ領域より前記第二開口部への最短距離が短い位置に配置されていることを特徴とする請求項1記載の縦型MOS型半導体装置。
特許請求の範囲の請求項4記載の発明によれば、前記一導電型半導体結晶層の表面に前記他導電型ベース領域と前記一導電型エミッタ領域と前記他導電型ボディ領域を形成した後、前記ゲート絶縁膜を介してゲート電極を形成する製造プロセスを有することを特徴とする縦型MOS型半導体装置の製造方法。
特許請求の範囲の請求項5記載の発明によれば、前記他導電型ベース領域、前記他導電型ボディ領域、前記一導電型エミッタ領域形成のためのイオン注入後のアニール処理温度が1100℃/30分以下であることを特徴とする請求項4記載の縦型MOS型半導体装置の製造方法。
特許請求の範囲の請求項6記載の発明によれば、前記他導電型ベース領域、前記他導電型ボディ領域、前記一導電型エミッタ領域形成のためのイオン注入後のアニール処理温度が1000℃/30分以下であることを特徴とする請求項4記載の縦型MOS型半導体装置の製造方法。
本発明によれば、オン電圧を大きくすることなく、ラッチアップ耐量を向上させることができるトップゲート構造を有する縦型MOS型半導体装置およびその製造方法を提供することができる。
以下、本発明にかかる縦型MOS型半導体装置およびその製造方法について、図面を参照して詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図1〜図3は、それぞれ、本発明の実施例1にかかるIGBTの製造工程を(a)から(h)の工程順に示す半導体基板の断面図と、(i)は(h)の平面図である。図7は本発明の実施例2にかかるIGBTの断面図および平面図である。図8はIGBTのアノード電圧とアノード電流密度の関係を示す特性図である。
本発明の縦型MOS型半導体装置にかかる実施例1について図1〜図3を参照して説明する。図1の半導体基板の断面図(a)に示す製造ステップに至るまでの、製造工程は、前記背景技術の項で説明した図4(a)〜(c)に示す従来のトップゲート構造を有するIGBTの製造工程に準じるので、その製造方法の詳細な説明を省略する。ただし、符号については、前記図4(a)〜(c)の101を1、102を11、103を6、104を10、105を7、106を2に読み替えるものとする。
図1(a)の断面図に示すように、第一開口部6の幅を20μmで形成し、第一開口部6の形成時の酸化膜11の残し幅を2μmとする。第二開口部7は、第一開口部6の中央部に形成され、幅は1.0μmとする。また、第一開口部6の形成時の酸化膜の残し部分(酸化膜ストッパー)11は、ストライプ状の平面パターンに形成されている。次に、図1(b)に示すように、半導体基板1の表面に第一開口部を埋める半導体結晶層2とスクリーニング酸化膜14を50nm成長させ、その後フォトレジストをマスクとしてボロンイオン注入を例えば150keV/1×1014cm-2で行い、図1(c)に示すように、フォトレジストを除去した後に1100℃/10分程度の熱処理を行うことでp型ベース領域(チャネル領域)3を形成する。図2(d)に示すように、再びフォトレジストをマスクとしてボロンイオン注入を150keV/量3×1015cm-2の高ドーズ量で行い、フォトレジストを除去し、図2(e)に示すように、再々度フォトレジストをマスクとしてp型ベース領域(チャネル領域)3内に選択的に砒素イオン注入を120keV/5×1015cm-2の高ドーズ量で行い、フォトレジストを除去した後に、1000℃/30分の熱処理によって砒素およびボロンの熱処理を行い、図2(f)に示すように、n+型エミッタ領域5およびp+型ボディ領域4を形成する。この時、図3(i)に示すように、p+型ボディ領域4とn+型エミッタ領域5が表面パターンで見て、ストライプ状酸化膜ストッパー11に沿う方向に交互に現れるパターンで形成する。また、上述のようにボロンを150keV、砒素を120keVの加速電圧でそれぞれイオン注入を行うと、ボロンの飛程を砒素の飛程より深くすることができるので、都合がよい。ここで、ボロンイオン注入の工程と砒素イオン注入の工程とが前後しても問題ない。
ここまでのプロセスの特徴は、従来のトップゲート型構造のデバイスのプロセスでは、p+型ボディ領域4とn+型エミッタ領域5が、それらより前工程で形成されているポリシリコン電極108をマスクとしてセルフアラインで形成されていたが、本発明にかかる実施例1ではそれぞれ、フォトリソグラフィによる異なるパターンで形成する必要がある点が異なるが、ラッチアップ耐量の向上というメリットが得られる。
その後、図3(g)に示すように、ゲート酸化膜12を80nm成長させ、ポリシリコン層20を0.5μm程度堆積させる。ポリシリコン層20に高濃度のリンを導入して抵抗を十分小さなものとし、フォトリソグラフ・エッチング工程によって、n+型エミッタ領域5、p型ベース領域(チャネル領域)3、(p+型ボディ領域4)、n型半導体結晶層2からなるMOSFET構造を形成するようにポリシリコン20およびゲート酸化膜12を残し、その他のポリシリコン層20およびゲート酸化膜12を除去する。その後、図3(h)に示すように、層間絶縁膜となるフォスフォシリケートガラス13の堆積とフォトリソグラフ・エッチング工程、並びに、エミッタ電極21となるAl−Siの堆積とフォトリソグラフ・エッチング工程を行うことで主たる表面側のMOS構造の形成工程が終了する。この時のシリコン面を上面から透過してみたパターンの平面図を図3(i)示す。
図8にゲート電圧15V、125℃において、アノード-カソード間に電圧(Anode Voltage)(V)を印加した時のアノード電流密度(Anode Current Density)(A/cm2)を示した。定格電圧1200V、定格電流密度100A/cm2である。比較として従来のプレーナ型IGBTの電圧電流波形を同時に示した。
図8によれば、従来のトップゲート型デバイスでは、アノード電圧が百数十V程度から、アノード電流密度が急増加し、ラッチアップしていることが示されている。しかしながら、本発明にかかる実施例1ではボディ領域4の、第二開口部7に近い側の端部と、エミッタ領域5の、第二開口部7に近い側の端部との間の距離(L2p)が−1.0μmの場合(ボディ領域4がエミッタ領域5よりも第二開口部に近い)でも、約1000V近くまでラッチアップしないように改善が見られる。さらに、前記距離(L2p)が0.0μmの場合(ボディ領域4とエミッタ領域5からそれぞれ第二開口部への距離がほぼ同じ)は、従来のプレーナIGBT並の耐量が得られることが分かる。またさらには、前記距離(L2p)が1.0μmの場合(ボディ領域4がエミッタ領域5よりも第二開口部に遠い)においても、従来のプレーナIGBT並の耐量が得られるように改善が見られる。
即ち、以上説明したラッチアップ耐量の改善は、p型ベース領域(チャネル領域)3およびボディ領域4とエミッタ領域5とを、表面パターンで見て、ストライプ状酸化膜ストッパー11に沿う方向に交互に現れるように形成し、かつ、ボディ領域4から第二開口部7までの距離を、エミッタ領域5から第二開口部7までの距離と同等の距離もしくは近くとする構成に由来するものである。その理由は、該p型ベース領域(チャネル領域)3および高濃度ボディ領域4が、エミッタ領域5/p型ベース領域(チャネル領域)3/半導体結晶層2からなるnpnトランジスタ(寄生トランジスタ)のベース電流経路のバイパスとして働き、電流増幅率の増大を抑制するように機能するようになったからと思われる。さらには、p型ベース領域(チャネル領域)3、(ボディ領域4,エミッタ領域5)等を形成するための熱処理時間を短くすることが可能であり、高濃度化されており、かつ、高濃度ボディ領域4が前記バイパスとしての機能を強化しているので、ラッチアップ耐量がいっそう改善されるようになると思われる。
本発明の実施例2を図7(a),(b)を参照して説明する。実施例2にかかるIGBTの製造方法はゲート電極とエミッタ電極のフォトパターン以外は、実施例1と同様であるので省略する。実施例2と実施例1とのフォトパターンの相違点は、ゲート電極20の形状ならびにシリコン/エミッタ電極21の接触形状を上面から見てそれぞれ凹凸形状パターン8、9にし、高濃度ボディ領域4とエミッタ電極21の接触部、エミッタ領域5とエミッタ電極21の接触部、をそれぞれ半導体基板1と半導体結晶膜2の接続部(第二開口部7)に近づけた点にある。このようなパターン形状とすることで、さらに、高濃度ボディ領域4が前記寄生トランジスタのバイパスとしての機能が強化され、ラッチアップ耐量をよりいっそう改善することができる。
以上説明したように、トップゲート型デバイスを、本発明のような表面MOS構造を有するデバイスとして形成することで、工程数を削減するとともに、オン電圧、耐圧などの特性を低下させることなく、トップゲート型新パワーデバイスの特有の問題であるラッチアップ耐量低下を防ぐことが可能となる。
本発明の実施例1にかかるIGBTの製造工程を示す断面図(その1)である。 本発明の実施例1にかかるIGBTの製造工程を示す断面図(その2)である。 本発明の実施例1にかかるIGBTの製造工程を示す断面図および平面図(その3)である。 従来のIGBTの製造工程を示す断面図(その1)である。 従来のIGBTの製造工程を示す断面図(その2)である。 従来のIGBTの製造工程を示す断面図(その3)である。 本発明の実施例2にかかるIGBTの断面図および平面図である。 IGBTのアノード電圧とアノード電流密度特性図である。
符号の説明
1 半導体基板
2 半導体結晶膜
3 p型ベース領域(チャネル領域)
4 p+型ボディ領域
5 n+型エミッタ領域
6 第一開口部
7 第二開口部
8 ゲート電極の平面パターン
9 エミッタ電極の平面パターン
11 酸化膜ストッパー
12 ゲート酸化膜
13 フォスフォシリケートガラス
20 ゲート電極
21 エミッタ電極。

Claims (6)

  1. 一導電型半導体基板表面に、直線状の初期絶縁膜であって、間に第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜の中央に前記初期絶縁膜と平行に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を備え、該半導体結晶層が、前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該他導電型ベース領域表面に選択的に形成される一導電型エミッタ領域と、前記他導電型ベース領域内に選択的に他導電型ベース領域より高濃度に形成される他導電型ボディ領域とを備え、前記一導電型領域と前記一導電型エミッタ領域とに挟まれる前記他導電型ベース領域の表面にはゲート絶縁膜を介して形成されるゲート電極と該ゲート電極を覆う層間絶縁膜とを備え、カソード電極が、前記第一開口部内であって前記第二開口部を挟む両側の前記初期絶縁膜近傍で前記一導電型エミッタ領域表面と前記他導電型ボディ領域表面とに接し、前記ゲート酸化膜直下の半導体結晶層表面に他導電型ベース領域と一導電型エミッタ領域とが前記直線状の初期絶縁膜の方向に沿って交互に現れるように配置されている縦型MOS型半導体装置において、前記他導電型ボディ領域が、前記ゲート酸化膜の端部よりも前記第二開口部に近くなるように配置されていることを特徴とする縦型MOS型半導体装置。
  2. 前記他導電型ボディ領域と前記一導電型エミッタ領域から、それぞれ前記第二開口部に至る最短距離が共に同じであることを特徴とする請求項1記載の縦型MOS型半導体装置。
  3. 前記他導電型ボディ領域が前記一導電型エミッタ領域より前記第二開口部への最短距離が短い位置に配置されていることを特徴とする請求項1記載の縦型MOS型半導体装置。
  4. 前記一導電型半導体結晶層の表面に前記他導電型ベース領域と前記一導電型エミッタ領域と前記他導電型ボディ領域を形成した後、前記ゲート絶縁膜を介してゲート電極を形成する製造プロセスを有することを特徴とする縦型MOS型半導体装置の製造方法。
  5. 前記他導電型ベース領域、前記他導電型ボディ領域、前記一導電型エミッタ領域形成のためのイオン注入後のアニール処理温度が1100℃/30分以下であることを特徴とする請求項4記載の縦型MOS型半導体装置の製造方法。
  6. 前記他導電型ベース領域、前記他導電型ボディ領域、前記一導電型エミッタ領域形成のためのイオン注入後のアニール処理温度が1000℃/30分以下であることを特徴とする請求項4記載の縦型MOS型半導体装置の製造方法。
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