JP2008235383A - Mos型半導体装置およびその製造方法 - Google Patents
Mos型半導体装置およびその製造方法 Download PDFInfo
- Publication number
- JP2008235383A JP2008235383A JP2007069790A JP2007069790A JP2008235383A JP 2008235383 A JP2008235383 A JP 2008235383A JP 2007069790 A JP2007069790 A JP 2007069790A JP 2007069790 A JP2007069790 A JP 2007069790A JP 2008235383 A JP2008235383 A JP 2008235383A
- Authority
- JP
- Japan
- Prior art keywords
- opening
- oxide film
- crystal layer
- semiconductor device
- thickness
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Images
Landscapes
- Electrodes Of Semiconductors (AREA)
Abstract
【目的】トップゲート構造の半導体装置で問題となるラッチアップ耐量低下を抑制すると共に低オン電圧が得られる半導体装置およびその製造方法の提供。
【構成】トップゲート構造を備えるMOS型半導体装置において、前記半導体結晶層2内の前記n型領域の所定幅部分2aの厚さが、前記所定幅部分以外の前記半導体結晶層部分の厚さよりも薄いMOS型半導体装置とする。
【選択図】 図4
【構成】トップゲート構造を備えるMOS型半導体装置において、前記半導体結晶層2内の前記n型領域の所定幅部分2aの厚さが、前記所定幅部分以外の前記半導体結晶層部分の厚さよりも薄いMOS型半導体装置とする。
【選択図】 図4
Description
この発明は、MOS型半導体装置およびその製造方法に関し、特にはIGBT(絶縁ゲート型バイポーラトランジスタ)等のMOS型半導体装置およびその製造方法に関する。
本発明にかかるMOS型半導体装置の一種であるIGBTについては、これまで数多くの改良によって、その性能の向上が図られてきている。ここで、IGBTの性能とは、オフ時には、電圧を保持して電流を遮断し、オン時には、できる限り小さい電圧降下、すなわち、小さいオン抵抗で電流を流すことができ、パワー損失の少ないスイッチングデバイスとしての性能のことである。なお、IGBTの動作の本質に鑑みて、本明細書では、コレクタを「アノード」と表記し、エミッタを「カソード」と表記することもある。
以下、本発明にかかるIGBTの特性等について簡単に説明する。IGBTの保持可能な最大電圧、すなわち耐圧の大きさと、オン時の電圧降下との間には、いわゆるトレードオフの関係が存在し、高耐圧のIGBTほど厚い高抵抗層を必要とするのでオン電圧が高くなる。また、オン電圧とターンオフ損失の間にも、オフ直後の残留キャリアが多い構造ほど、オン電圧は低いがスイッチング損失(特に、ターンオフ損失)は大きくなるというトレードオフ関係があることはよく知られている。このようなトレードオフ関係のある両特性を共に改善することは一般的には困難とされているので、最善の策はトレードオフ関係の最適化が得られるようにデバイスの構造設計をすることである。前述のオン電圧とターンオフ損失とのトレードオフ関係を最適化するには、IGBTのオン状態における過剰キャリア分布を、ターンオフ損失が最小になるように最適化することが有効である。
最適なトレードオフ関係を実現するには、ドリフト層中のアノード側のキャリア濃度を下げるとともに、カソード側のキャリア濃度を上げることによって、アノード側とカソード側のキャリア濃度の比率が1:5程度になるようにすればよいことが知られている。さらに、ドリフト層でのキャリアライフタイムをできるだけ大きく保つことによって、ドリフト層内の平均キャリア濃度が高くなるようにすればよい。
アノード側のキャリア濃度を下げる方法としては、アノード層の総不純物量を下げることが実際に行われている方法である。一方、カソード側のキャリア濃度を上げる作用効果はIE効果と呼ばれている。このIE効果については、既にその詳細が発表されている(例えば、非特許文献1参照)。IE効果の大きいカソード構造として、プレーナ構造のpベースを囲むように高濃度n層を挿入したHiGT構造などが提案されている(例えば、特許文献1、特許文献2参照。)。このように、従来のIGBTでも、オン電圧−ターンオフ損失のトレードオフを最適化するためにIE効果によるカソード側に偏重したキャリア分布となるようなデバイス構造とすることが試みられている。
さらに、表面カソード側をキャリア高注入構造にすることにより、前述のオン電圧−ターンオフ損失のトレードオフ関係を大幅に改善できるトップゲート構造を有するIGBTについても既に特許文献が公開されている(特許文献3、特許文献4、特許文献5)。以下、従来のトップゲート構造を有するIGBTの製造方法について、本発明にも関係するので図面を参照して詳細に説明する。
図12(a)に示すように、半導体基板101の全面に熱酸化またはCVD成長により膜厚0.7μmの初期酸化膜102を形成する。次に初期酸化膜102を並列ストライプ状の平面パターンとなるように選択的にエッチング(たとえば、ドライエッチング)して、並列ストライプ間が20μm幅の第一開口部103を形成する(図12(b))。並列ストライプ状平面パターンからなる初期酸化膜102自体の基板面方向の幅は3μm程度が好ましい。続いて、図12(c)に示すように、熱酸化またはCVDにより基板酸化膜104を厚さ0.1μmの厚さに全面形成した後、フォトリソグラフィによって基板酸化膜104の中央にストライプ状初期酸化膜に平行で幅1μmの第二開口部105を形成する。初期酸化膜102の突出量(膜厚)は前述のように0.7μmであるが、さらに基板酸化膜104の厚さ0.1μmが加わるので、初期酸化膜102の突出量(膜厚)は合わせて0.8μmとなる。
その後、第二開口部105によって露出したシリコン基板101表面をシード層としてn型エピタキシャルシリコン層106を成長させる。n型エピタキシャルシリコン層106の成長が第二開口部105で始まってから成長面が基板酸化膜104の厚みを超えると成長は基板酸化膜104上を横方向にも進む。その後、端部の初期酸化膜102の突出高さ(膜厚)を乗り越えて第一開口部103の全面を初期酸化膜102の厚さ以上に被覆した時点で成長をストップさせる(図12(c))。次に、初期酸化膜102をストッパ酸化膜として図13(d)に示すようにn型エピタキシャルシリコン層106表面が初期酸化膜102の表面と高さの等しい平坦な断面形状になるまで研磨を行う。研磨後のn型エピタキシャルシリコン層106の厚さは約0.7μm程度になる。
次に、図13(e)のようにエピタキシャルシリコン層106の上に、熱酸化あるいはCVDによりゲート酸化膜107を80nmの厚さで全面に形成する。次にゲート電極となるポリシリコン層108を0.5μm程度の厚さで、CVDにより全面に形成し、このポリシリコン層に高濃度のリンをドープして低抵抗層とした後、フォトリソグラフィによりポリシリコン層108とゲート酸化膜の所定のゲート領域を残して他を除去する。続いて、所定のポリシリコンゲート領域108をマスクにしてボロンイオン注入と熱処理を行い、p型ベース領域(チャネル領域)109を形成する(図13(f))。さらに、砒素とボロンの選択的イオン注入をそれぞれのパターンでフォトレジストをマスクに続けて行い、1000℃程度の熱処理を行ってp型ボディ領域110とn++型エミッタ領域111をそれぞれ形成する(図14(g))。
この際、p型ボディ領域110とn++型エミッタ領域111の形成工程では、ボディ領域110がゲート酸化膜直下のチャネルが形成されるp型ベース領域(チャネル領域)109にかかると、チャネル形成に悪影響を及ぼしてゲートしきい値電圧が上昇してデバイスがオンしないなどの問題が発生するので、n++型エミッタ領域下のボディ領域110を所定の幅だけ、チャネルが形成されるp型ベース領域(チャネル領域)109から遠ざける方向に後退させることが必要である。しかし、このようなボディ領域の配置は、n++型エミッタ領域111/p型ベース領域(チャネル領域)109/n型領域106からなるnpnトランジスタの電流増幅率を大きくし、小さい電流によって意図しないラッチアップを引き起こすというラッチアップ耐量低下の原因となる。
このようにして元のn型エピタキシャルシリコン層106のまま残された層であるn型領域106とp型ベース領域109とp型ボディ領域110とn++型エミッタ領域111が形成された厚さ約0.7μmのエピタキシャルシリコン層を、この明細書ではカソード層(あるいはシリコン結晶層)と称する。
その後、厚さ約1μmのPSG(フォスフォシリケートガラス)膜112を全面に形成して層間絶縁膜とする。続いて、この層間絶縁膜にn++型エミッタ領域111とカソード電極(エミッタ電極)113とのコンタクトのためのコンタクト開口部114を形成し(図14(h))、アルミニウム電極(カソード電極)113を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、トップゲート構造を有するIGBTの半導体基板が完成する。
特開2003−347549号公報
特表2002−532885号公報
米国特許出願公開第2006/0076583号明細書
特開2007−43028号公報
特開2006−237553号公報
フロリン・ウドレア、他1名、「ア ユニファイド アナリティカル モデル フォア ザ キャリア ダイナミクス イン トレンチ インシュレイテッド ゲート バイポーラ トランジスタズ(TIGBT)(A unified analytical modelfor the carrier dynamics in Trench Insulated Gate Bipolar Transistors(TIGBT))」、ISPSD’95、p.190−195
その後、厚さ約1μmのPSG(フォスフォシリケートガラス)膜112を全面に形成して層間絶縁膜とする。続いて、この層間絶縁膜にn++型エミッタ領域111とカソード電極(エミッタ電極)113とのコンタクトのためのコンタクト開口部114を形成し(図14(h))、アルミニウム電極(カソード電極)113を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、トップゲート構造を有するIGBTの半導体基板が完成する。
しかしながら、前述のような観点で考え出された前記特許文献3、4、5に記載される、表面カソード側のキャリアの高注入構造を特徴とする、トップゲート構造を有するIGBTなどのMOS型半導体装置においては、前述したように、オン電圧とターンオフ損失とのトレードオフ問題を改善することはできるが、ホール電流が薄膜カソード層内の非常に狭い抵抗の大きい領域に流れるため、電圧降下が大きくなり、n++型エミッタ領域からの電子の注入を招いて寄生トランジスタ、寄生サイリスタが意図しない状態でラッチアップする、すなわち、ラッチアップ耐量が充分に確保できないという問題がある。このトップゲート構造を有するIGBTでは、薄膜(厚さ約0.7μm)のカソード層を厚くすれば、この問題は改善されるが、オン電圧の上昇、耐圧の低下などの問題が付随的に発生し、特性が良好とは言えなくなるので、厚くすることは困難である。
本発明は、以上説明した問題点に鑑みてなされたものであり、本発明の目的は、トップゲート構造を有するMOS型半導体装置で問題となるラッチアップ耐量低下を抑制すると共に低オン電圧が得られるMOS型半導体装置およびその製造方法を提供することである。
上述の問題を解決するために、特許請求の範囲の請求項1記載の発明によれば、一導電型半導体基板表面に、第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を備え、該半導体結晶層内部に前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該ベース領域の表面層に設けられる一導電型エミッタ領域と他導電型高濃度領域とを有し、前記一導電型領域と前記エミッタ領域とに挟まれる前記ベース領域表面にゲート絶縁膜を介して積層されるゲート電極を備えるMOS型半導体装置において、前記半導体結晶層の前記一導電型領域内に、前記半導体結晶層の他の部分より厚さの薄い肉薄部を備えるMOS型半導体装置とする。
特許請求の範囲の請求項2記載の発明によれば、前記肉薄部が前記第二開口部の幅よりも広い特許請求の範囲の請求項1記載のMOS型半導体装置とすることが好ましい。
特許請求の範囲の請求項3記載の発明によれば、前記肉薄部が前記第二開口部の幅よりも1.0μm以上広い特許請求の範囲の請求項2記載のMOS型半導体装置とするとさらに好適である。
特許請求の範囲の請求項3記載の発明によれば、前記肉薄部が前記第二開口部の幅よりも1.0μm以上広い特許請求の範囲の請求項2記載のMOS型半導体装置とするとさらに好適である。
特許請求の範囲の請求項4記載の発明によれば、前記第二開口部で前記半導体基板表面に接触する前記一導電型領域が形成されている半導体結晶層のうち、前記一導電型領域内の肉薄部の厚さが、前記肉薄部以外の前記半導体結晶層部分の厚さよりも薄いMOS型半導体装置の製造方法において、前記肉薄部を形成するために、前記肉薄部相当箇所にLOCOS酸化膜を形成し、続いて該LOCOS酸化膜を除去する工程を有する特許請求の範囲の請求項1乃至3のいずれか一項に記載のMOS型半導体装置の製造方法とすることが好適である。
特許請求の範囲の請求項5記載の発明によれば、前記第二開口部で前記半導体基板表面に接触する前記一導電型領域が形成されている半導体結晶層のうち、前記一導電型領域内の肉薄部の厚さが、前記肉薄部以外の前記半導体結晶層部分の厚さよりも薄いMOS型半導体装置の製造方法において、前記肉薄部を形成するために、前記肉薄部相当箇所に熱酸化膜またはCVD酸化膜を形成し、続いて前記熱酸化膜またはCVD酸化膜を除去する工程を繰り返し行う工程を有する特許請求の範囲の請求項1乃至3のいずれか一項に記載のMOS型半導体装置の製造方法とすることも好適である。
本発明によれば、トップゲート構造を有するMOS型半導体装置で問題となるラッチアップ耐量低下を抑制すると共に低オン電圧が得られるMOS型半導体装置およびその製造方法を提供することができる。
図1〜図4は本発明の実施例1にかかるMOS型半導体装置の製造方法を示す半導体基板の要部断面図である。図5〜図8は本発明の実施例2にかかるMOS型半導体装置の製造方法を示す半導体基板の要部断面図である。図9は本発明の実施例1と従来のトップゲート構造を有するIGBTのカソード層(シリコン結晶層)の薄膜部分の厚さとオン電圧の関係比較図である。図10は本発明の実施例1と従来のトップゲート構造のIGBTの電圧/電流特性比較図である。図11は従来のトップゲート構造のIGBTで、シリコン結晶層の厚さをパラメータとした場合の電圧/電流特性比較図である。図10、図11で、横軸のコレクタ電圧として、1.0E+01Vなどの記載は1.0×1001Vを表す。他の同様の記載についても同じである。
以下、本発明の実施例1にかかるMOS型半導体装置の製造方法について、図1〜図4を用いて詳細に説明する。本発明はその要旨を超えない限り、以下に説明する実施例の記載に限定されるものではない。
図12(a)、(b)、(c)に示す従来のIGBTと同様に、n型シリコン基板1の表面に形成した初期酸化膜にフォトリソグラフィ技術により、並列ストライプ状の初期酸化膜11を幅5μmで残して、第一開口部7幅を20μmで形成する。第二開口部6は、第一開口部7内に形成される基板酸化膜10の中央部に形成され、その幅は1μmである。第一開口部7内に、第二開口部6に露出するシリコン基板1の表面をシード層として、エピタキシャルシリコン成長を行い、少なくともストッパ酸化膜11の高さ以上に堆積させた後、エピタキシャルシリコン層を研磨し、ストッパ酸化膜11が露出して平坦になるところで研磨を終了する。ここまでの工程は、符号101、102、103、104、105、106をそれぞれ順に符号1、11、7、10、6、2に読み替えれば、従来の図12と同様の工程であるので、図面を省略した。
図12(a)、(b)、(c)に示す従来のIGBTと同様に、n型シリコン基板1の表面に形成した初期酸化膜にフォトリソグラフィ技術により、並列ストライプ状の初期酸化膜11を幅5μmで残して、第一開口部7幅を20μmで形成する。第二開口部6は、第一開口部7内に形成される基板酸化膜10の中央部に形成され、その幅は1μmである。第一開口部7内に、第二開口部6に露出するシリコン基板1の表面をシード層として、エピタキシャルシリコン成長を行い、少なくともストッパ酸化膜11の高さ以上に堆積させた後、エピタキシャルシリコン層を研磨し、ストッパ酸化膜11が露出して平坦になるところで研磨を終了する。ここまでの工程は、符号101、102、103、104、105、106をそれぞれ順に符号1、11、7、10、6、2に読み替えれば、従来の図12と同様の工程であるので、図面を省略した。
前述の研磨により、ストッパ酸化膜11と高さ(厚さ)を揃えて平坦にされたエピタキシャルシリコン層である半導体結晶層2を含む状態の断面を図1(a)に示す。半導体結晶層(シリコン結晶層)2を含むシリコン基板1にスクリーニング酸化膜14を50nmおよび窒化膜31を500nm成長させる。その後、フォトリソグラフィ・エッチング工程によって、第二開口部6の直上部分の窒化膜31およびスクリーニング酸化膜14を3μm幅で開口する(図1(b))。熱酸化膜工程を行うことで、窒化膜31の開口された部分に厚い酸化膜が形成され、いわゆるLOCOS(LOCal Oxidation of Silicon)酸化膜16となる(図1(c))。このLOCOS酸化膜16をエッチング処理によって除去する。その後、窒化膜およびスクリーニング酸化膜を全面除去すると、本発明にかかる、第二開口部6上に肉薄部2aを持つ半導体結晶層(シリコン結晶層)2を有する半導体基板が形成される(図2(d))。前述した窒化膜31の開口幅やLOCOS膜16の厚さを調整すれば、様々な幅、深さの肉薄部2a形状の半導体結晶層(シリコン結晶層)2を有する半導体基板が作成可能である。加えて、フォトリソグラフィ技術を用いてシリコン結晶層の選択エッチングにより肉薄部2を形成する方法よりも高精度でバラツキを少なく、肉薄部分2aのシリコン結晶層厚さを制御可能とすることができる。
その後、図2(e)に示すように、シリコン結晶層2の厚膜部にフォトレジスト30をマスクにしてボロンのイオン注入を行い、図2(f)に示すように、熱処理を加えてp型ベース領域(チャネル領域)3を形成する。図3(g)に示すように、前記p型ベース領域(チャネル領域)3の表面にフォトレジスト30をマスクにして砒素のイオン注入と、続けて図3(h)に示すように、少し位置をずらしたフォトレジスト30をマスクにしてボロンのイオン注入とを行い、図3(i)に示すように、1000℃の熱処理を加えることによりn++型エミッタ領域5と高濃度p型ボディ領域4とを形成する。
続いて、シリコン結晶層2の上に、熱酸化あるいはCVDによりゲート酸化膜12を80nmの厚さで全面に形成する。次にゲート電極となるポリシリコン層20を0.5μm程度の厚さで、CVDにより全面に形成し、このポリシリコン層に高濃度のリンをドープして低抵抗層とした後、フォトリソグラフィによりポリシリコン層20とゲート酸化膜12の所定のゲート領域を残して他を除去する(図4(j))。その後、厚さ約1μmのPSG膜を全面に形成して層間絶縁膜13とする。続いて、この層間絶縁膜13にn++型エミッタ領域5とカソード電極(エミッタ電極)21とのコンタクトのためのコンタクト開口部17を形成し(図4(k))、アルミニウム電極(カソード電極)21を形成し、図示しない基板裏面のアノード側にアノード電極を形成することにより、トップゲート構造を有するIGBTの半導体基板が完成する(図4(l))。
本発明の実施例2にかかるMOS型半導体装置の製造方法について、図5〜図8を用いて詳細に説明する。図5(a)に示す工程までは、フォトパターンを除いて、前記図12(a)、(b)、(c)の断面図に示す工程に準じ、同様であるので、図面および説明を省略する。
図5(a)に示すように、第一開口部7幅を実施例1より狭く、12μmで形成し、第一開口部7の形成時の酸化膜残し幅(ストッパ酸化膜11の幅)を5μmとする。第二開口部8の位置は、実施例1における中央部とは異なり、第一開口部7の端部に形成され、幅は1μmとする。また、第一開口部7形成時の酸化膜残し部分(ストッパ酸化膜)11は、実施例1と同様にストライプ状の平面パターンに形成され、このストライプ状のストッパ酸化膜11間の第一開口部7内にはシリコン結晶層2が研磨により、ストッパ酸化膜11と高さを揃えて平坦に形成されている。
図5(a)に示すように、第一開口部7幅を実施例1より狭く、12μmで形成し、第一開口部7の形成時の酸化膜残し幅(ストッパ酸化膜11の幅)を5μmとする。第二開口部8の位置は、実施例1における中央部とは異なり、第一開口部7の端部に形成され、幅は1μmとする。また、第一開口部7形成時の酸化膜残し部分(ストッパ酸化膜)11は、実施例1と同様にストライプ状の平面パターンに形成され、このストライプ状のストッパ酸化膜11間の第一開口部7内にはシリコン結晶層2が研磨により、ストッパ酸化膜11と高さを揃えて平坦に形成されている。
図5(b)に示すように、シリコン結晶層2とストッパ酸化膜11の全面に厚さ500nm程度のシリコン酸化膜15を熱酸化法(あるいはCVD法)で形成し、フォトリソグラフィのエッチング工程によって、第二開口部8上の部分に幅2μm程度で前記シリコン酸化膜15を除去し開口部17を形成する。その後、再度熱酸化を行うことで、開口部17内に露出するシリコン結晶層は酸化膜化して薄くなり、酸化膜15に覆われていた部分のシリコン結晶層2は厚いままと段差が形成される(図5(c))。酸化膜15を除去すると、本発明にかかる半導体結晶層(シリコン結晶層)2を有する半導体基板が形成される(図6(d))。
シリコン結晶層2上に成長させる前記酸化膜15は、熱酸化でもCVD法によるデポジットによるものでもかまわない。この最初の酸化膜15とフォトリソグラフィのエッチング工程後の2回目の熱酸化膜の厚さを調整することで、実施例1と同様に、様々な幅、深さの肉薄部2a形状の半導体結晶層(シリコン結晶層)2を有する半導体基板が作成可能である。
この後の工程は、図2(e)以降と同様の工程とすることができる。また、図6(e)以降の工程のように、ゲート電極を形成するためのポリシリコン層を用い、セルフアライメントイオン注入法と、表面に対して垂直方向ではなく、斜め方向からのイオン注入(図7(g))と、フォトレジストをマスク(図7(h))とするイオン注入法とを組み合わせることにより、工程数を最小限に少なくする方法で、pベース領域(図6(f))とこのpベース領域表面に形成されるn++型エミッタ領域とp型ボディ領域の最適な位置関係を満たしつつ形成することもできる(図7(i))。その後は前記図4(k)、図4(l)と同様にして、図8(j)、図8(k)に示すように、層間絶縁膜とエミッタ電極を形成すれば、本発明の実施例2にかかるIGBTが完成する。
図9に、本発明にかかる、第二開口部上に部分的な肉薄部を有するシリコン結晶層(厚さ0.7μm)を有するトップゲート構造のIGBTの、125℃,100A/cm2におけるオン電圧を示す。図9の横軸は、シリコン結晶層のうちの肉薄部の厚さ(tthinfilm)(μm)であり、縦軸はオン電圧を示し、パラメータとして肉薄部の幅(Wthinfilm)の2分の一を用い、この幅を0μm〜3μmに変化させた場合の関係図を示す。横軸の肉薄部の厚さtthinfilm=0.7μmが、図14(h)に示す従来のトップゲート構造を有するIGBTであってシリコン結晶層が均一な厚さで、肉薄部の無い場合に相当する。また、トップゲート構造でない通常のIGBTの場合、前述と同一条件におけるオン電圧は約2V程度であるので、トップゲート構造のIGBTのオン電圧が、図9から同一条件で1.3V以下であることと比較すると、本発明にかかるIGBTが従来のIGBTより低オン電圧であることが分かる。
トップゲート構造のIGBTとすることだけでも、従来構成のIGBTよりオン電圧の低下が可能であるが、図9によれば、トップゲート構造のシリコン結晶層に、厚さが相対的に薄い肉薄部を第二開口部の直上に設ける本発明の構成によれば、さらにオン電圧を下げることが可能なことが分かる。
図9によれば、第二開口部幅(1.0μm)と同程度の幅の肉薄部とする(図9に示される肉薄部の幅(Wthinfilm/2)が0.5μmの場合)ことでも、オン電圧を低減させる効果は現れるが、望ましくは、第二開口部幅(1.0μm)より)1.0μm以上広い幅であって厚さの薄い肉薄部になっているとオン電圧の低減効果が大きいことがわかる。従来構成のトップゲート構造のIGBTでは、シリコン結晶層を薄くすると、シリコン結晶層全体が薄くなるので、n++型エミッタ領域下のp型ベース領域(チャネル領域)の厚さも薄くなり、ラッチアップしやすくなるという問題が発生するので、シリコン結晶層を0.7μm以下に薄くはできなかった。このことについて、図11の従来の均一厚さのシリコン結晶層を有するIGBTの電圧電流特性図で、パラメータとして数種類のシリコン結晶層の厚さを採用し、図に示した。シリコン結晶層の厚さt=0.1μm〜0.3μmの場合、10V以下の低いコレクタ電圧でラッチアップしており、t=0.4μmでは数十Vのコレクタ電圧で、t=0.5μmでは約1000Vのコレクタ電圧でそれぞれラッチアップしており、低い電圧で電流制限機能が失われ、電流が急増していることが分かる。
図9によれば、第二開口部幅(1.0μm)と同程度の幅の肉薄部とする(図9に示される肉薄部の幅(Wthinfilm/2)が0.5μmの場合)ことでも、オン電圧を低減させる効果は現れるが、望ましくは、第二開口部幅(1.0μm)より)1.0μm以上広い幅であって厚さの薄い肉薄部になっているとオン電圧の低減効果が大きいことがわかる。従来構成のトップゲート構造のIGBTでは、シリコン結晶層を薄くすると、シリコン結晶層全体が薄くなるので、n++型エミッタ領域下のp型ベース領域(チャネル領域)の厚さも薄くなり、ラッチアップしやすくなるという問題が発生するので、シリコン結晶層を0.7μm以下に薄くはできなかった。このことについて、図11の従来の均一厚さのシリコン結晶層を有するIGBTの電圧電流特性図で、パラメータとして数種類のシリコン結晶層の厚さを採用し、図に示した。シリコン結晶層の厚さt=0.1μm〜0.3μmの場合、10V以下の低いコレクタ電圧でラッチアップしており、t=0.4μmでは数十Vのコレクタ電圧で、t=0.5μmでは約1000Vのコレクタ電圧でそれぞれラッチアップしており、低い電圧で電流制限機能が失われ、電流が急増していることが分かる。
一方、本発明にかかる実施例1、2に示すIGBTでは、n++型エミッタ領域を形成する部分のシリコン結晶層の厚さは、従来構成のトップゲート型IGBTと同じかもしくはさらに厚くすることも特性劣化を伴うことなく可能であることを考慮に入れると、図10の、本発明と従来のトップゲート構造のIGBTを比較した電圧電流特性図から分かるように、従来のシリコン結晶層の均一厚さ0.7μmのIGBTに対して、本発明にかかる、シリコン結晶層に0.1μm〜0.5μmの厚さの肉薄部を設けた構造を有するIGBTのラッチアップし易さにはあまり差がないと言える。すなわち、低オン電圧としても従来のIGBTと同程度のラッチアップ耐量を有するMOS型半導体装置とすることができる。
1 n型半導体基板
2 カソード層、n型半導体結晶層(シリコン結晶層)
2a 肉薄部
3 p型ベース領域、チャネル領域(p型)
4 ボディ領域(p+型)
5 n++型エミッタ領域
6 第二開口部
7 第一開口部
8 第二開口部
10 基板酸化膜
11 初期酸化膜、ストッパ酸化膜
12 ゲート酸化膜
13 フォスフォシリケートガラス、PSG膜、層間絶縁膜
14 スクリーニング酸化膜
15 熱酸化膜、CVD酸化膜
16 LOCOS酸化膜
17 開口部
18 開口部
20 ゲート電極
21 エミッタ電極
30 フォトレジスト
31 窒化膜。
2 カソード層、n型半導体結晶層(シリコン結晶層)
2a 肉薄部
3 p型ベース領域、チャネル領域(p型)
4 ボディ領域(p+型)
5 n++型エミッタ領域
6 第二開口部
7 第一開口部
8 第二開口部
10 基板酸化膜
11 初期酸化膜、ストッパ酸化膜
12 ゲート酸化膜
13 フォスフォシリケートガラス、PSG膜、層間絶縁膜
14 スクリーニング酸化膜
15 熱酸化膜、CVD酸化膜
16 LOCOS酸化膜
17 開口部
18 開口部
20 ゲート電極
21 エミッタ電極
30 フォトレジスト
31 窒化膜。
Claims (5)
- 一導電型半導体基板表面に、第一開口部を有する初期絶縁膜と、該初期絶縁膜より薄膜であって、前記第一開口部を含む前記半導体基板表面に形成される基板絶縁膜と、前記第一開口部内の基板絶縁膜に設けられる第二開口部と、前記第一開口部内を前記初期絶縁膜と同程度の厚さに埋める一導電型半導体結晶層を備え、該半導体結晶層が内部に前記第二開口部で前記半導体基板表面に接触する一導電型領域と、前記基板絶縁膜上にあって前記一導電型領域に隣接する他導電型ベース領域と、該ベース領域の表面層に設けられる一導電型エミッタ領域と他導電型高濃度領域とを有し、前記一導電型領域と前記エミッタ領域とに挟まれる前記ベース領域表面にゲート絶縁膜を介して積層されるゲート電極を備えるMOS型半導体装置において、前記半導体結晶層の前記一導電型領域内に、前記半導体結晶層の他の部分より厚さの薄い肉薄部を備えることを特徴とするMOS型半導体装置。
- 前記肉薄部が前記第二開口部の幅よりも広いことを特徴とする請求項1記載のMOS型半導体装置。
- 前記肉薄部が前記第二開口部の幅よりも1.0μm以上広いことを特徴とする請求項2記載のMOS型半導体装置。
- 前記第二開口部で前記半導体基板表面に接触する前記一導電型領域が形成されている半導体結晶層のうち、前記一導電型領域内の肉薄部の厚さが、前記肉薄部以外の前記半導体結晶層部分の厚さよりも薄いMOS型半導体装置の製造方法において、前記肉薄部を形成するために、前記肉薄部相当箇所にLOCOS酸化膜を形成し、続いて該LOCOS酸化膜を除去する工程を有することを特徴とする請求項1乃至3のいずれか一項に記載のMOS型半導体装置の製造方法。
- 前記第二開口部で前記半導体基板表面に接触する前記一導電型領域が形成されている半導体結晶層のうち、前記一導電型領域内の肉薄部の厚さが、前記肉薄部以外の前記半導体結晶層部分の厚さよりも薄いMOS型半導体装置の製造方法において、前記肉薄部を形成するために、前記肉薄部相当箇所に熱酸化膜またはCVD酸化膜を形成し、続いて前記熱酸化膜またはCVD酸化膜を除去する工程を繰り返し行う工程を有することを特徴とする請求項1乃至3のいずれか一項に記載のMOS型半導体装置の製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007069790A JP2008235383A (ja) | 2007-03-19 | 2007-03-19 | Mos型半導体装置およびその製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2007069790A JP2008235383A (ja) | 2007-03-19 | 2007-03-19 | Mos型半導体装置およびその製造方法 |
Publications (1)
Publication Number | Publication Date |
---|---|
JP2008235383A true JP2008235383A (ja) | 2008-10-02 |
Family
ID=39907876
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2007069790A Pending JP2008235383A (ja) | 2007-03-19 | 2007-03-19 | Mos型半導体装置およびその製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2008235383A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2013140621A1 (ja) * | 2012-03-23 | 2013-09-26 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
US8842154B2 (en) | 2007-01-23 | 2014-09-23 | Euclid Discoveries, Llc | Systems and methods for providing personal video services |
EP2626906A3 (en) * | 2012-02-09 | 2016-06-15 | Renesas Electronics Corporation | Semiconductor device |
US9578345B2 (en) | 2005-03-31 | 2017-02-21 | Euclid Discoveries, Llc | Model-based video encoding and decoding |
US9743078B2 (en) | 2004-07-30 | 2017-08-22 | Euclid Discoveries, Llc | Standards-compliant model-based video encoding and decoding |
-
2007
- 2007-03-19 JP JP2007069790A patent/JP2008235383A/ja active Pending
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9743078B2 (en) | 2004-07-30 | 2017-08-22 | Euclid Discoveries, Llc | Standards-compliant model-based video encoding and decoding |
US9578345B2 (en) | 2005-03-31 | 2017-02-21 | Euclid Discoveries, Llc | Model-based video encoding and decoding |
US8842154B2 (en) | 2007-01-23 | 2014-09-23 | Euclid Discoveries, Llc | Systems and methods for providing personal video services |
EP2626906A3 (en) * | 2012-02-09 | 2016-06-15 | Renesas Electronics Corporation | Semiconductor device |
WO2013140621A1 (ja) * | 2012-03-23 | 2013-09-26 | ルネサスエレクトロニクス株式会社 | 半導体装置およびその製造方法 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
JP6418340B2 (ja) | 逆導通型絶縁ゲートバイポーラトランジスタの製造方法および逆導通型絶縁ゲートバイポーラトランジスタ | |
US10763351B2 (en) | Vertical trench DMOSFET having integrated implants forming enhancement diodes in parallel with the body diode | |
JP4938157B2 (ja) | 半導体装置およびその製造方法 | |
JP4670915B2 (ja) | 半導体装置 | |
JP4844605B2 (ja) | 半導体装置 | |
US9653568B2 (en) | Method of manufacturing an insulated gate bipolar transistor with mesa sections between cell trench structures | |
JP4068597B2 (ja) | 半導体装置 | |
US9691895B2 (en) | Lateral MOSFET | |
JP4024503B2 (ja) | 半導体装置及びその製造方法 | |
JP4435847B2 (ja) | 半導体装置およびその製造方法 | |
JP2019003967A (ja) | 半導体装置および半導体装置の製造方法 | |
US20130221431A1 (en) | Semiconductor device and method of manufacture thereof | |
US20150076592A1 (en) | Semiconductor device and method of manufacturing the semiconductor device | |
US8748980B2 (en) | U-shape RESURF MOSFET devices and associated methods of manufacturing | |
JP2019102555A (ja) | 半導体装置 | |
JP2003086800A (ja) | 半導体装置及びその製造方法 | |
JP2008235383A (ja) | Mos型半導体装置およびその製造方法 | |
US20230087151A1 (en) | Field plate arrangement for trench gate fet | |
JP7056707B2 (ja) | 半導体装置 | |
JP2007053226A (ja) | 半導体装置およびその製造方法 | |
US20200279912A1 (en) | Super junction semiconductor device and method of manufacturing the same | |
JP2019140159A (ja) | 半導体装置および半導体装置の製造方法 | |
US20230060069A1 (en) | Metal-oxide semiconductor field effect transistor device and manufacturing method therefor | |
JP7462732B2 (ja) | 横方向拡散金属酸化物半導体デバイス及びその製造方法 | |
JP4572541B2 (ja) | 半導体装置の製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
RD02 | Notification of acceptance of power of attorney |
Effective date: 20081216 Free format text: JAPANESE INTERMEDIATE CODE: A7422 |
|
RD04 | Notification of resignation of power of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7424 Effective date: 20090219 |