CN103000667B - 半导体器件和制造该半导体器件的方法 - Google Patents

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Abstract

本发明公开了一种半导体器件和制造该半导体器件的方法。半导体器件包括半导体二极管。半导体二极管包括漂移区和形成在漂移区中或形成在漂移区上的第一导电类型的第一半导体区。第一半导体区经由第一半导体本体的第一表面电耦接于第一端子。该半导体二极管包括电耦接至第一端子的第二导电类型的通道区，其中通道区的底部邻接第一半导体区。通道区的第一侧邻接第一半导体区。

Description

半导体器件和制造该半导体器件的方法
技术领域
本发明涉及一种半导体器件和制造该半导体器件的方法。
背景技术
如场效应晶体管(FET)或二极管的半导体器件被用于各种应用。此类半导体器件通常需要满足在诸如能够输送浪涌电流和软开关的特征方面的具体要求。
由于诸如浪涌电流能力和开关特性的此类特征受器件中的电子和空穴的多余载流子分布的影响，因此期望能使过量载流子分布适合于该器件的不同操作模式，以便提高诸如浪涌电流能力和软开关特性的特征。
发明内容
根据本半导体器件的一个实施例，半导体器件包括半导体二极管。半导体二极管包括漂移区和形成在漂移区中或形成在漂移区上的第一导电类型的第一半导体区。第一半导体区经由第一半导体本体的第一表面电耦接于第一端子。该半导体二极管还包括电耦接至第一端子的第二导电类型的通道区。通道区的底部邻接第一半导体区。通道区的第一侧邻接第一半导体区。
进一步地，第一半导体区是p型阳极区，并且通道区是n型通道区。
进一步地，p型阳极区的位于n型通道区的底部与漂移区的顶侧之间的部分被构造为累积每单位面积的空间电荷，并且每单位面积的空间电荷小于p型阳极区与n型阴极区之间的每单位面积的击穿电荷。
进一步地，通道区沿横向方向的最大宽度w1满足50nm<w1<500nm。
进一步地，通道区的与第一侧相对的第二侧邻接第一半导体区。
进一步地，通道区在第一侧、第二侧和在底侧包括单晶硅，并且通道区还包括位于单晶硅之间的中心部分中的多晶硅，多晶硅的掺杂浓度比单晶硅高。
进一步地，通道区的与第一侧相对的第二侧邻接介电层。
进一步地，通道区中的掺杂浓度在从通道区的顶部至底部的10％至90％的延伸范围之间降低至少一个数量级。
进一步地，通道区中的掺杂浓度在从通道区的顶部至底部的10％至90％的延伸范围之间保持恒定。
进一步地，半导体二极管是反向导通IGBT的部分。
根据该半导体器件的另一个实施例，半导体器件包括漂移区和位于漂移区中或位于漂移区上的第一半导体区。第一半导体区经由第一半导体本体的第一表面电耦接于第一端子。半导体器件还包括从第一表面延伸到第一半导体区中的第一沟道。第一沟道包括电耦接至第一半导体区的电极，并且该第一沟道还包括位于电极与第一半导体区之间的介电层。第一沟道的底部邻接第一半导体区。
进一步地，第一半导体区是p型阳极区；以及第一半导体区的位于第一沟道的底部与漂移区的顶侧之间的部分被构造成累积每单位面积的空间电荷，并且每单位面积的空间电荷小于第一半导体区与阴极区之间的每单位面积的击穿电荷。
进一步地，半导体器件是半导体二极管；第一半导体区包括p型阳极区和p型场截止区，p型场截止区的p型掺杂的最大浓度小于5x1016cm-3，p型阳极区的顶侧邻接第一表面，并且p型场截止区的顶侧邻接p型阳极区的底侧；以及第一沟道的底部邻接p型场截止区。
进一步地，半导体器件还包括电耦接至第一端子的第一n型源区，其中第一n型源区的底侧邻接p型阳极区，并且第一n型源区的横向侧邻接第一沟道。
进一步地，第一沟道是V形的，并且电极包含金属或金属合金。
进一步地，半导体器件是场效应晶体管；第一半导体区包括邻接第一沟道的侧部的p型本体区，并且p型区包括包围第一沟道的底部的p型场截止区；p型本体区邻接第二沟道的侧面，第二沟道包括栅极电极和栅极介电层，其中栅极电极电耦接至与第一端子电绝缘的第三端子；以及第二沟道的底部邻接漂移区。
进一步地，场效应晶体管是功率场效应晶体管，功率场效应晶体管具有小于350V的电压阻断能力。
根据制造半导体器件的方法的实施例，该方法包括通过形成漂移区来形成半导体二极管。该方法还包括在漂移区中或在漂移区上形成第一半导体区，并且将第一半导体区经由半导体本体的第一表面电耦接至第一半导体区。本方法还包括在半导体本体中蚀刻沟道。本方法还包括在沟道中形成第二导电类型的通道区，并且将通道区经由半导体本体的第一表面电耦接至第一端子，其中通道区的第一侧邻接该第一半导体区。
进一步地，形成通道区的步骤包括通过在由硅制成的半导体本体上的选择性外延生长而在沟道的侧壁和底侧上形成硅层。
进一步地，方法还包括在沟道中的硅层上形成多晶硅层。
进一步地，方法还包括在沟道中的硅层上形成介电层。
进一步地，形成通道区的步骤包括在通道区中注入掺杂剂。
进一步地，在将沟道蚀刻到漂移区中之前终止沟道的蚀刻。
进一步地，在将沟道蚀刻到漂移区中之后终止沟道的蚀刻。
本领域的技术人员通过阅读以下详细说明并参考附图将理解本发明的附加特征和优点。
附图说明
附图被包括进来以提供对本发明的进一步理解，且附图被合并到该说明书中并构成该说明书的一部分。附图示出了本发明的实施例并与该说明书一起用于说明本发明的原理。本发明的其他实施例和本发明的许多预期优点将变得显而易见，因为通过参考下面的详细说明能够对它们进行更好的理解。附图中的元件相互之间不一定是成比例的。相同的参考标号表示对应于类似部件。只要不相互排斥，各种示出的实施例的特征可进行组合。
实施例在附图中示出并且在以下说明中被详细描述。
图1是通过半导体二极管的一部分的竖直横截面的示意图，所述部分包括电耦接至p型阳极区和n型通道区的第一接触区域。
图2A至2C示出图1的n型通道区的实施例。
图3是沿图2C的线AA’的n型通道区的n型杂质轮廓(分布图，profile)的示意图。
图4A至4C示出图1示出的n型通道区的布局的顶视图。
图5是制造根据实施例的半导体二极管的方法的简化视图。
图6A至6C是在制造图1半导体二极管的一个实施例期间通过半导体本体的一部分的示意性横截面。
图7A和7B是通过半导体本体的一部分的示意性横截面，示出了不同于图6B所示的制造n型通道区的实施例。
图8是通过半导体二极管的一部分的竖直横截面的示意图，所述部分包括p型阳极区域和沟道，沟道包括电极和邻接p型阳极区的电介质。
图9是通过半导体二极管的一部分的竖直横截面的示意图，所述包括p型阳极区域和V形沟道，该沟道包括电极和邻接p型阳极区的电介质。
图10示出穿过n型通道FET的一部分的竖直横截面的示意图，该通道包括沟道和围绕沟道的底部的p型区。
具体实施方式
在以下详细说明中，参考构成本说明书的一部分的附图，并且在附图中以本发明可实践的具体实施例的方式示出。在这点上，诸如“顶部”、“底部”、“前方”、“后方”、“头部”、“尾部”、“上方”、“之上”、“下方”等的方向术语是参照说明的附图进行使用的。因为实施例的组件可位于多个不同的方向，因此方向术语仅用作示意性目的而不是限制性的。应当理解，在不脱离本发明的范围的情况下，可利用其他实施例并进行结构或逻辑的变化。例如，作为一个实施例的部分示出和说明的特征可结合其他实施例产生另一个实施例或可用于其它实施例中。本发明旨在包括此类修改和变型。利用具体语言描述的实例不应理解为对所附权利要求的范围的限制。此类附图未按比例绘制且仅用于示意性目的。为了清楚起见，除非另有说明，否则相同的元件或制造工艺在不同的附图中使用相同的参考数字表示。
本说明书中使用的术语“横向”和“水平”旨在描述基本平行于半导体衬底或半导体本体的第一表面的定向。这可以例如是晶片(晶圆，wafer)或晶粒(die)的表面。
本说明书中使用的术语“竖直”旨在描述设置得基本垂直于半导体衬底或半导体本体的第一表面的定向。
如本说明书中所采用的，术语“耦接”和/或“电耦接”并不一定是指元件直接耦接在一起，而是可在“耦接”或“电耦接”的元件之间设置介入元件。
在该说明书中，p型或P掺杂被称作第一导电型，而n型或n掺杂被称为第二导电型。不言而喻，还可形成具有相反的掺杂关系的半导体器件，从而使得第一导电型是p掺杂而第二导电型是n掺杂。此外，一些附图通过指示与掺杂类型相邻的“-”或“+”示出相对掺杂浓度。例如，“n-”意思是小于“n”掺杂区域的掺杂浓度的掺杂浓度，而“n+”掺杂区域具有比“n”掺杂区域高的掺杂浓度。然而，除非特别说明，否则指示相对掺杂浓度不表示相同相对掺杂浓度的掺杂区域具有相同的绝对掺杂浓度。例如，两个不同的n+掺杂区域可具有不同的绝对掺杂浓度。例如，相同的情况可适用至n+掺杂区域和p+掺杂区域。
此外，诸如“第一”、“第二”等的术语是用于说明不同的元件、区域、截面等，并且旨在不是限制性的。在本说明书的全文中，相同的术语表示相同的元件。
如此处使用，术语“具有”、“包含”、“包括”、“含有”等是开放式术语，表示存在有所述的元件或特征，但不排除附加的元件或特征。除非上下文有明显说明，否则冠词“一”、“该”和“所述”旨在表示单数以及复数。
图1示出根据实施例的半导体二极管100。该半导体二极管100包括p型阳极区101，该p型阳极区通过半导体本体130的第一表面103电耦接至第一接触区域102，该第一接触区域例如诸如金属区域的导电区。横向方向x平行于第一表面103延伸且竖直方向y垂直于第一表面103延伸。
n型通道区104电耦接至第一接触区域102。n型通道区104的底侧105邻接p型阳极区101。n型通道区104的侧面106邻接p型阳极区101。p型阳极区101的底侧邻接n-型漂移区(driftzone)107的顶侧。n-型阳极区107的底侧邻接n型场截止区(fieldstopzone)108的顶侧。n型场截止区108的底侧邻接n+型阴极区109的顶侧。n型场截止区108在其他实施例中可省略。
在图1示出的实施例中，漂移区107是n-型的。根据另一实施例，该漂移区107是固有的(intrinsic)。根据又一实施例，漂移区107是p-型的。不考虑漂移区107是否是固有的，漂移区107与p型阳极区101之间的n-型或p-型的过渡沿竖直方向y的深度为yi，其中p型阳极区101的p型杂质轮廓与漂移区107的n型或p型轮廓相交，或者其中p型阳极区107的p型杂质轮廓邻接漂移区107的固有轮廓。
根据一个实施例，通道区104沿横向方向x的最大宽度w1满足50nm<w1<500nm。
根据另一实施例，n型通道区104的底侧105与n-型漂移区107的顶侧之间的p型阳极区101的一部分111的厚度t1选择为累积部分111中的每单位面积的空间电荷，该每单位面积的电荷小于阳极区101与阴极区109之间的每单位面积的击穿电荷。例如，击穿电荷qbr可满足5x1011cm-2<qbr/e<4x1012cm-2，特别是可满足1x1012cm-2<qbr/e<2x1012cm-2。
n型通道区104在第一接触区域102和阴极区109之间提供电流通道，其与从p型阳极区101注入n-型漂移区107的整个电流平行。换句话说，来自于n-型漂移区107的电子可通过n型通道区104被传导至第一表面103处的第一接触区域102。
沿n型通道区104的竖直电流的增加将导致沿n型通道区104的竖直方向的电压降增加。由于该电压降，n型通道区104与周围的p型阳极区101之间形成空间电荷区。该空间电荷区进入n型通道区104的延伸在n型通道区104的底部中比在顶部中大，这是由于在n型通道区104中从底部至顶部的电压降降低。该空间电荷区从相反的侧壁横向地延伸进入n型通道区104中。延伸进入一个n型通道区104的相对的空间电荷区的端部之间的距离定义了通道的宽度，其能够将任何电子电流从n-型漂移区107传导到第一接触区域102。从而，第一接触区域102与阴极区109之间的电流密度的增加与到达能够传导所有电子电流的n型通道区104的通道宽度的减少有关。从而，更多的空穴从p型阳极区101注入到n-型漂移区107中。换句话说，阳极与阴极之间的电流密度的增加使得p型阳极区101的发射效率(emitterefficiency)提高。因此，在器件内处于标称电流密度时，相对较低的阳极发射效率使得可保持有利的开关特性和稳定性，而在器件处于较高电流密度(即，相对较高的电荷载流子涌流(chargecarrierflooding))时的相对较高的阳极发射效率允许提高浪涌电流能力。
从而，过量电荷载流子分布可适用于半导体二极管内的不同操作模式，以提高诸如浪涌电流能力和软开关特性的特征。
图2A至2C示出根据实施例的n型通道区104的布局。
参考图2A，n型通道区104包括外部n型层104a和内部n+型层104b。外部n型层104a在n型通道区104的底侧和侧面邻接周围的p型阳极区101。在图2A示出的实施例中，在电流沿通道区104流动期间，两个空间电荷区从侧面106、106’进入n型通道区104的横向延伸在外部n型层104a处最大。在通过外部n型层104a的底侧之后，电子电流从n-型漂移区107经由低欧姆的内部n+型层104b被传导至第一接触区域102，即，阳极接触区域。
参考图2B，n型通道区104包括在底侧和侧面处邻接p型阳极区101的外部n型层104a。例如氧化层或氮化层的介电层115布置在外部n型层104a上。从而，外部n型层104a被夹置在介电层115与p型阳极区101之间。图2B示出的实施例与图2A示出的实施例的不同之处在于，将电子从n-型漂移区107传导至第一接触区域102的通道由空间电荷区和介电层115横向地限定。在图2A示出的实施例中，通道的横向限定是通过两个相对的空间电荷区横向延伸进入n型通道区104中实现的。在图2B示出的实施例中，n型通道区104和介电层115可形成在沟道内。由于n型通道区104的宽度小于之前形成的宽度，因此对用于制造图2B中示出的n型通道区104的光刻掩模的要求低于图2A示出的实施例。例如可通过p型阳极区101中的沟道的侧面和底侧上的外延生长来精确地调整外部n型层104a的宽度w2。
参考图2C，n型通道区104是一个连续层，例如，该连续层包括基本恒定的n型杂质浓度或从第一表面103沿竖直方向y朝向n-型漂移区107降低的n型杂质轮廓。
在图2A至2C示出的每个实施例中，n+型接触区在第一表面103处可形成在n型通道区104与第一接触区102之间，以允许n型通道区104与第一接触区域102之间的欧姆接触(未在图2A至图2C中示出)。
参考图3，n型通道区104的n型杂质轮廓沿图2C的线AA’的竖直方向y示出。
表示为N1的曲线示出了n型杂质轮廓，其沿竖直方向y从A处的第一表面103到A’处的n型通道区104的底侧降低。该n型杂质轮廓N1可通过n型杂质的扩散或离子注入形成。在A处的第一表面103处的N1的峰值浓度可足够大，以致于可形成与第一接触区域102的欧姆接触。在该情况下，附加的n+型接触区可能为过量的。
表示为N2的曲线包括在A处邻接第一表面103的第一轮廓部分。该第一轮廓部分包括n型杂质的峰值浓度，该峰值浓度足够大，以致于可在A处的第一表面103处形成与第一接触区域102的欧姆接触。例如，第一轮廓部分可通过n型杂质的离子注入或扩散形成。N2的第二轮廓部分包括n型杂质的基本恒定的浓度。例如，第二轮廓部分N2可通过在n型通道区104的对应部分的外延生长期间通过原位(in-situ)掺杂形成。
表示为N3的曲线包括在A处的第一表面103处的第一轮廓部分。N3的第一轮廓部分形成与第一接触区域102的欧姆接触。此外，表示为N3的曲线包括第二轮廓部分，该第二轮廓部分包括沿竖直方向y朝向A’处的n型通道区的底侧降低的n型杂质浓度。第二轮廓部分可通过n型杂质的扩散或离子注入形成。
图4A至4C示出根据实施例的n型通道区的布局的顶视图。
参考图4A的示意性顶视图，n型通道区104为彼此平行延伸的条状。
参考图4B的示意性顶视图，n型通道区104为以规则图案布置的圆形。
参考图4C，n型通道区104形成为交错(interlaced)闭合的矩形环。
根据实施例，也可使用n型通道区104的其他布局和/或其他规则图案，分别为例如交错的圆形环、或例如六边形图案。
图5示出制造根据实施例的半导体二极管的方法的简化视图。
在S100，形成漂移区。
在S110，在漂移区中或在漂移区上形成第一半导体区，并且将第一半导体区经由半导体本体的第一表面电耦接至第一端子。
在S120，在该半导体本体中蚀刻沟道。
在S130，在沟道中形成第二导电类型的通道区，并且将通道区经由半导体本体的第一表面电耦接至第一端子，其中通道区的第一侧邻接第一半导体区。
以上特征S100、S110、S120和S130可以以与上述顺序不同的顺序执行。
图6A至6C示出根据实施例在制造半导体二极管期间半导体本体的一部分的示意性横截面视图。
参考图6A，在半导体本体130的n-型漂移区107上形成p型阳极区101。n型半导体本体130还包括可选的n型场截止区108和n+型阴极区109。
例如，p型阳极区101可通过将诸如硼的p型杂质注入到n型半导体本体130中形成。可在稍后的工艺步骤中执行退火。
参考图6B，在p型阳极区101形成掩模图案135，例如硬掩模图案或抗蚀剂掩模图案。例如，掩模图案135可通过光刻形成。可将掩模图案135的材料适当地选择成在随后的从第一表面103向p型阳极区101中蚀刻沟道期间用作蚀刻掩模。在图6B示出的实施例中，在沟道137穿透p型阳极区101进入n-型漂移区107中之前终止沟道137的蚀刻。
参考图6C，用构成n型通道区104的n型半导体层填充沟道137。例如，沟道137的填充可通过沟道137的底侧和侧面上的外延生长执行或通过将诸如n+型多晶硅的材料沉积到沟道137中来执行。n型通道区104的杂质轮廓利用一种或多种植入剂和/或植入能量和/或各种类型的杂质通过粒子注入进行调节。
然后，去除当此类材料通过沉积填充到沟道137中时积累在掩模图案135上过量的材料。
可选地，例如可利用通过掩模图案135的开口的离子注入而在n型通道区104的顶部中形成n+接触区。
接着进行包括移除掩模图案135和形成图1示出的第一接触区域102的其他步骤，以完成半导体二极管。
图7A和图7B中的半导体本体的示意性横截面图示出了制造该半导体二极管的其他实施例。
图7A中示出的过程与图6A示出的过程的不同之处在于，在将沟道137蚀刻到漂移区中之前终止沟道137的蚀刻。换句话说，将沟道137蚀刻进入p型本体区101中，直到到达n-型漂移区107的顶侧，即，这些沟道穿透p型阳极区101并终止在n-型漂移区107的顶侧上。
图7B中示出的过程与图6B示出的过程的不同之处在于，在将沟道137蚀刻到漂移区中之后终止沟道137的蚀刻。换句话说，将沟道137蚀刻穿过p型本体区101并进入n-型漂移区107中。
图8示出根据实施例的半导体二极管200。半导体二极管200包括p型区201，该p型区经由半导体本体的第一表面203电耦接至第一接触区域202，例如诸如金属区域的导电区域。p型区201包括邻接第一接触区域202的p型阳极区201a和邻接p型阳极区201a的底侧的p型场截止区201b。
半导体二极管还包括延伸穿过p型阳极区201a并进入p型场截止区201b中的沟道237。沟道237的底部邻接p型场截止区201b。沟道237包括电极240，该电极包括导电材料，诸如掺杂的半导体材料，例如掺杂的多晶硅、和/或金属或它们的组合。电极经由接触区域202电耦接至p型区201。介电层241在沟道237的底侧和侧面处使电极240和p型区201电绝缘。n+型源区243邻接沟道237的介电层241的侧面且电耦接至第一接触区域202。
p型区201邻接n-型漂移区207。n-型漂移区207邻接n+型阴极区。
在图8示出的实施例中，漂移区207是n-型。根据其他实施例，漂移区207是固有的。根据其他实施例，漂移区207是p-型的。不考虑漂移区207是否是固有的，漂移区107与p型区201之间的n-型或p-型的过渡位于沿竖直方向y的深度yi中，其中p型阳区201的p型杂质轮廓与漂移区207的n型或p型轮廓相交，或者其中p型阳极区201的p型杂质轮廓邻接漂移区207的固有轮廓。
在图1中示出的实施例中，通道区104允许电子电流通道与从p型阳极区101的空穴电流注入路径平行。以相似的方式，在图8中示出的实施例形成电子电流路径。当电流密度足够低以致于允许空穴电流从p型场截止区201b注入漂移区207中，即，电子从漂移区207扩散至p型场截止区201b中到达沟道237的侧面或底部、并在沟道237的侧面处沿反型通道273流至源区243。反型通道273中的导电性经由沟道237中的电极240的电压通过场效应进行控制。可将电极240的材料选择成允许阈值电压为0V或大约为0V。作为实例，可选择具有比n型多晶硅功函低的材料。
p型场截止区201b的位于沟道237的底部与n-型漂移区207的顶侧之间的部分211的厚度t1选择为累积部分211中的每单位面积的空间电荷，该每单位面积的空间电荷小于p型区201与阴极区209之间的每单位面积的击穿电荷。因而，在器件的最大反向电压时，空间电荷区中的电场将不会到达沟道的底部并且可避免泄露电流的增加。
在器件内处于标称电流密度时，相对较低的阳极发射效率使得可保持有利的开关特性和换流稳定性，而在器件处于较高电流密度(即，相对较高的电荷载流子涌流)时的相对较高的阳极发射效率允许提高浪涌电流能力。在高电流密度下阳极发射效率的增加是由于沿通道在漂移区207与源区237之间的较高的电压降。这导致p型区201a与涌流区之间的pn结上的正向电压降增加，导致p型场截止区201b的和漂移区207的涌流增加，其中电子和空穴分别高于p型场截止区201b或漂移区207的掺杂水平。较高的涌流使得导电性提高，因而使得浪涌能力提高。
从而过量载流子分布可适于半导体二极管内的不同操作模式，以提高诸如浪涌电流能力和软开关特性的特征。
图9通过沟道237’的形状示出了与图8中示出的实施例中不同的半导体二极管200’。图9中，沟道237’为V形。例如，V形沟道可通过使用碱性蚀刻溶液的各向异性蚀刻形成。根据又一个实施例，沟道可以是梯形。
图10示出根据实施例的FET300。FET300包括p型本体区301a，该p型本体区经由p+型接触区301c在半导体本体330的第一表面303处电耦接至第一接触区域302，例如诸如金属区域的导电区域。
p型本体区301邻接n-型漂移区307。n-型漂移区307邻接诸如n+型衬底的n+型区309。
FET300还包括延伸穿过p型本体区301a并进入到漂移区307中的第一沟道337。延伸到漂移区307中的第一沟道337的一部分由p型场截止区301b包围。第一沟道337包括第一电极340，该第一电极包括导电材料，诸如掺杂的半导体材料，例如掺杂的多晶硅、和/或金属或它们的组合。反型通道373中的导电性经由第一沟道337中的第一电极340的电压通过场效应进行控制。第一电极340通过第一表面303上方的第一接触区域302电耦接至p型本体区301a。第一绝缘层341使第一电极340与第一表面303下方的p型本体区301a和p型场截止区301b电绝缘。第一n+型源区343邻接第一沟道337的第一介电层341的侧面且电耦接至第一接触区域302。
FET300还包括延伸穿过p型本体区301a并进入漂移区307中的沟道337’。该第二沟道337’包括第二电极340’，第二电极包括导电材料，诸如掺杂的半导体材料，例如掺杂的多晶硅、和/或金属或它们的组合。第二介电层341’使第一电极340与p型本体区301a、漂移区307和第一接触区域302电绝缘。反型通道373’中的导电性经由第二沟道337’中的电极340’的电压通过场效应进行控制。第二n+型源区343’邻接第二沟道337’的第二介电层341’的侧面且电耦接至第一接触区域302。
在图10的实施例中，有源FET单元包括第二沟道337’，并且电极单元包括第一沟道337。在电极单元中，过量载流子分布可适于电极单元内的不同操作模式，以提高诸如浪涌电流能力和软开关特性的特征。
在以上说明的实施例中，沟道137、237、337中的电极140、240、340在电极140、240、340的顶部上直接接触接触区域102、202、302。根据其他实施例，例如，介电层保持在电极140、240、340的顶侧的至少部分上，并且电极140、240、340以诸如经由介电层中的接触开口的其他方式电耦接至接触区域102、202、302。
根据实施例，FET300包括p型钳位(clamping)区349，该p型钳位区从第一表面303延伸到半导体本体330中。p型钳位区349的底部可高于第一和/或第二沟道337、337’的底侧。这些p型钳位区支持电击穿。当对FET单元的二极管单元和本体二极管进行换流时，在将电荷载流子扫出电极之外的期间，空穴流流动通过p型钳位区349。多个p型钳位区349可以一图案布置在FET300的单元区域上。p型钳位区349也可设置在图1、8、和9中示出的二极管中。
虽然已示出具体实施例且在此处进行了详细说明，但本领域的技术人员应当理解的是，在不脱离本发明范围的情况下，各种替换和/或等同实施方式可用来替换所示出和说明的具体实施例。该申请旨在覆盖本文描述的具体实施例的所有修改和变化。因此，本发明仅由权利要求及其等同物限制。

Claims (24)

1.一种半导体器件，包括：
半导体二极管，包括：
漂移区；
第一导电类型的第一半导体区，形成在所述漂移区中或形成在所述漂移区上，所述第一半导体区经由半导体本体的第一表面电耦接至第一端子；以及
第二导电类型的通道区，电耦接至所述第一端子，其中所述通道区的底部邻接所述第一半导体区，并且所述通道区的第一侧邻接所述第一半导体区。
2.根据权利要求1所述的半导体器件，其中，所述第一半导体区是p型阳极区，并且所述通道区是n型通道区。
3.根据权利要求2所述的半导体器件，其中，所述p型阳极区的位于所述n型通道区的所述底部与所述漂移区的顶侧之间的部分被构造为累积每单位面积的空间电荷，并且所述每单位面积的空间电荷小于所述p型阳极区与n型阴极区之间的每单位面积的击穿电荷。
4.根据权利要求1所述的半导体器件，其中，所述通道区沿横向方向的最大宽度w1满足50nm<w1<500nm。
5.根据权利要求1所述的半导体器件，其中，所述通道区的与所述第一侧相对的第二侧邻接所述第一半导体区。
6.根据权利要求5所述的半导体器件，其中，所述通道区在所述第一侧、所述第二侧和在所述底部包括单晶硅，并且所述通道区还包括位于所述单晶硅之间的中心部分中的多晶硅，所述多晶硅的掺杂浓度比所述单晶硅高。
7.根据权利要求1所述的半导体器件，其中，所述通道区的与所述第一侧相对的第二侧邻接介电层。
8.根据权利要求1所述的半导体器件，其中，所述通道区中的掺杂浓度在从所述通道区的顶部至底部的10％至90％的延伸范围之间降低至少一个数量级。
9.根据权利要求1所述的半导体器件，其中，所述通道区中的掺杂浓度在从所述通道区的顶部至底部的10％至90％的延伸范围之间保持恒定。
10.根据权利要求1所述的半导体器件，其中，所述半导体二极管是反向导通IGBT的部分。
11.一种半导体器件，包括：
漂移区；
第一导电类型的第一半导体区，位于所述漂移区中或位于所述漂移区上，所述第一半导体区经由半导体本体的第一表面电耦接至第一端子；
第一沟道，从所述第一表面延伸到所述第一半导体区中，所述第一沟道包括电耦接至所述第一半导体区的电极，并且所述第一沟道进一步包括位于所述电极与所述第一半导体区之间的介电层；并且其中
所述第一沟道的底部邻接所述第一半导体区。
12.根据权利要求11所述的半导体器件，其中：
所述第一半导体区是p型阳极区；以及
所述第一半导体区的位于所述第一沟道的所述底部与所述漂移区的顶侧之间的部分被构造成累积每单位面积的空间电荷，并且所述每单位面积的空间电荷小于所述第一半导体区与阴极区之间的每单位面积的击穿电荷。
13.根据权利要求11所述的半导体器件，其中：
所述半导体器件是半导体二极管；
所述第一半导体区包括p型阳极区和p型场截止区，所述p型场截止区的p型掺杂的最大浓度小于5x1016cm-3，
所述p型阳极区的顶侧邻接所述第一表面，并且所述p型场截止区的顶侧邻接所述p型阳极区的底侧；以及
所述第一沟道的所述底部邻接所述p型场截止区。
14.根据权利要求13所述的半导体器件，进一步包括电耦接至所述第一端子的第一n型源区，其中所述第一n型源区的底侧邻接所述p型阳极区，并且所述第一n型源区的横向侧邻接所述第一沟道。
15.根据权利要求11所述的半导体器件，其中，所述第一沟道是V形的，并且所述电极包含金属或金属合金。
16.根据权利要求11所述的半导体器件，其中：
所述半导体器件是场效应晶体管；
所述第一半导体区包括邻接所述第一沟道的侧部的p型本体区，并且所述p型本体区包括包围所述第一沟道的底部的p型场截止区；
所述p型本体区邻接第二沟道的侧面，所述第二沟道包括栅极电极和栅极介电层，其中所述栅极电极电耦接至与所述第一端子电绝缘的第三端子；以及
所述第二沟道的底部邻接所述漂移区。
17.根据权利要求16所述的半导体器件，其中，所述场效应晶体管是功率场效应晶体管，所述功率场效应晶体管具有小于350V的电压阻断能力。
18.一种制造半导体器件的方法，包括：
形成半导体二极管，包括：
形成漂移区；
在所述漂移区中或在所述漂移区上形成第一导电类型的第一半导体区，并且将所述第一半导体区经由半导体本体的第一表面电耦接至第一端子；
在所述半导体本体中蚀刻沟道；以及
在所述沟道中形成第二导电类型的通道区，并且将所述通道区经由所述半导体本体的所述第一表面电耦接至所述第一端子，其中所述通道区的第一侧邻接所述第一半导体区。
19.根据权利要求18所述的方法，其中，形成所述通道区的步骤包括通过在由硅制成的所述半导体本体上的选择性外延生长而在所述沟道的侧壁和底侧上形成硅层。
20.根据权利要求19所述的方法，进一步包括在所述沟道中的所述硅层上形成多晶硅层。
21.根据权利要求19所述的方法，进一步包括在所述沟道中的所述硅层上形成介电层。
22.根据权利要求18所述的方法，其中，形成所述通道区的步骤包括在所述通道区中注入掺杂剂。
23.根据权利要求18所述的方法，其中，在将所述沟道蚀刻到所述漂移区中之前终止所述沟道的蚀刻。
24.根据权利要求18所述的方法，其中，在将所述沟道蚀刻到所述漂移区中之后终止所述沟道的蚀刻。
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