JP6649813B2 - トレンチ・ショットキー・バリア・ショットキーダイオードを備える半導体装置 - Google Patents

トレンチ・ショットキー・バリア・ショットキーダイオードを備える半導体装置 Download PDF

Info

Publication number
JP6649813B2
JP6649813B2 JP2016045747A JP2016045747A JP6649813B2 JP 6649813 B2 JP6649813 B2 JP 6649813B2 JP 2016045747 A JP2016045747 A JP 2016045747A JP 2016045747 A JP2016045747 A JP 2016045747A JP 6649813 B2 JP6649813 B2 JP 6649813B2
Authority
JP
Japan
Prior art keywords
semiconductor device
trench
semiconductor
metal
schottky
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Active
Application number
JP2016045747A
Other languages
English (en)
Other versions
JP2016167597A (ja
Inventor
クゥ ニン
クゥ ニン
ゲアラッハ アルフレート
ゲアラッハ アルフレート
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Robert Bosch GmbH
Original Assignee
Robert Bosch GmbH
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Robert Bosch GmbH filed Critical Robert Bosch GmbH
Publication of JP2016167597A publication Critical patent/JP2016167597A/ja
Application granted granted Critical
Publication of JP6649813B2 publication Critical patent/JP6649813B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/201—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits
    • H10D84/204—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors
    • H10D84/221—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers characterised by the integration of only components covered by H10D1/00 or H10D8/00, e.g. RLC circuits of combinations of diodes or capacitors or resistors of only diodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/106—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE]  having supplementary regions doped oppositely to or in rectifying contact with regions of the semiconductor bodies, e.g. guard rings with PN or Schottky junctions
    • H10D62/107—Buried supplementary regions, e.g. buried guard rings 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D8/00—Diodes
    • H10D8/60—Schottky-barrier diodes 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/6737—Thin-film transistors [TFT] characterised by the electrodes characterised by the electrode materials
    • H10D30/6738—Schottky barrier electrodes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/675—Group III-V materials, Group II-VI materials, Group IV-VI materials, selenium or tellurium
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/83—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge
    • H10D62/832—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group IV materials, e.g. B-doped Si or undoped Ge being Group IV materials comprising two or more elements, e.g. SiGe
    • H10D62/8325—Silicon carbide
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/80—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials
    • H10D62/85—Semiconductor bodies, or regions thereof, of devices having potential barriers characterised by the materials being Group III-V materials, e.g. GaAs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/60—Electrodes characterised by their materials
    • H10D64/64—Electrodes comprising a Schottky barrier to a semiconductor

Landscapes

  • Electrodes Of Semiconductors (AREA)

Description

本発明は、請求項１の上位概念に記載されている半導体装置に関する。
その種の半導体装置は、トレンチ・ショットキー・バリア・ショットキーダイオードの形態で、独国特許出願公開第１０２００４０５９６４０号明細書（特許文献１）から公知であり、また、第１の導電型の、体積を有する半導体、即ち、半導体ブロックを有しており、この半導体ブロックは、金属膜によって被覆されている第１の面と、その第１の面に延在し、且つ、少なくとも部分的に金属によって充填されている少なくとも１つのトレンチとを有している。
独国特許出願公開第１０２００４０５９６４０号明細書
ショットキーダイオードは通常の場合、金属半導体コンタクト又はシリコン半導体コンタクトを有している。ショットキーダイオードでは、導通動作時に高注入は行われず、従って、スイッチオフ時に少数キャリアの除去は行われない。ショットキーダイオードではスイッチングが比較的高速に行われ、損失が少ない。ここで、高注入という用語は、注入される少数キャリアの密度が多数キャリアの規模に達する状態を意味している。
もっとも、ショットキーダイオードは、比較的高い漏れ電流を示し、特に比較的高い温度では、いわゆる「障壁低下効果（Barrier-Lowering-Effect）」に起因して高い電圧依存性を有している。更には、一般的に、高い逆方向電圧に対しては、低ドープの厚い半導体層が必要になり、これによって、大電流では比較的高い順方向電圧が生じる。従って、シリコン技術における電力ショットキーダイオードは、スイッチング特性が良好であるにもかかわらず、約１００Ｖを上回る逆方向電圧に対しては適しておらず又はほとんど適していない。
本発明に係る半導体装置は、請求項１の特徴部分に記載されている構成によって、冒頭で述べたような従来技術とは異なっており、従って、トレンチの少なくとも１つの壁部、及び／又は、金属膜によって被覆されている第１の面の、トレンチに隣接する少なくとも１つの領域が、金属膜と半導体ブロックとの間に位置する、第２の導電型の第１の半導体材料から成る半導体層を備えているという特徴を備えている。
本発明に係るトレンチ・ショットキー・バリア・ショットキーダイオード（下記において更に説明するように、以下では「ＴＳＢＳ−Ｐ」又は「ＴＳＢＳ−ＰＮ−Ｐ」又はダイオードとも記す。）は、比較的低い順方向電圧及び比較的少ないスイッチング損失を実現する。更には、第２の導電型の第１の半導体材料から成る比較的薄い層は、金属膜を使用して形成されるショットキーコンタクトの付加的な遮蔽を実現する。これによって、特に高い温度において、順方向電圧を比較的低く維持し、且つ、スイッチング損失を比較的少なく維持しながら、逆方向電流を著しく低減することができる。
そのように配置されている、第１の半導体材料から成る層によって、半導体ブロックの導電率が高注入によって大幅に高められているので、慣例の高電圧ショットキーダイオードと比較して、電流密度が高い領域での非常に低い順方向電圧を実現することができる。この利点を、集積ＰＮダイオードによって更に拡大することができる。更には、そのように配置されている、第１の半導体材料から成る層によって、トレンチ構造を用いてショットキー効果が遮断されることより、漏れ電流は比較的低くなる。また、この構想は、集積ＰＮダイオードの電圧制限クランプ機能によって比較的高いロバスト性がもたらされる変形形態に適している。
従来の高電圧ＰｉＮダイオードと比較すると、高い電流密度での高注入との組み合わせにおいて、ショットキーコンタクトの適切な障壁高さを用いて、高い電流密度での比較的低い順方向電圧の利点がもたらされる。更には、導通動作時にはショットキーコンタクトシステム（例えば、ショットキーコンタクトの直下にある、薄いｐ型層と組み合わせられたショットキーコンタクト）によって、少数のキャリアが弱くドープされた領域に注入され蓄積されるので、スイッチオフ損失が少なくなる。従来技術から「クールＳＢＤ」ダイオードとして公知である別のダイオードと比較すると、比較的強い高注入によって高い電流密度での比較的低い順方向電圧がもたらされ、また、ショットキー効果の効率的な遮蔽によって比較的低い漏れ電流がもたらされる。
そのように配置されている半導体層（例えば、ショットキーコンタクトの直下にある薄いｐ型層としての半導体層）を備えていない従来のＴＳＢＳ又はＴＳＢＳ−ＰＮと比較すると、スイッチオフ損失はやや高くなるが、高い電流密度での比較的低い順方向電圧並びに非常に低い漏れ電流が生じる。集積ＰＮダイオードを備えている実施の形態においては、高い電流密度及びほぼ等しいスイッチオフ損失で、ほぼ等しい順方向電圧において非常に低い漏れ電流がもたらされる。
有利な発展形態は従属請求項に記載されている。更に、有利な構成は図面及び下記に記載されている。それらの特徴は単独でも有利であると考えられ、また種々の組み合わせにおいても、それらの組み合わせを改めて明示的に示さなくとも、やはり本発明にとって有利であると考えられる。
本発明に係るダイオードを、ダイオードの降伏電圧が例えば１０Ｖよりも高い、特に１００Ｖよりも高い、とりわけ２００Ｖよりも高い、又は、それどころか６００Ｖよりも高い値を有するように形成することも可能である。従って、本発明に係るショットキーダイオードは、特に、高電圧の用途に適しており、またそれと同時に、低い順方向電圧、低い漏れ電圧、少ないスイッチング損失電力及び高いロバスト性を有している。更に本発明に係るショットキーダイオードは、有利には、特に変換器用の電力ダイオードとして、例えば光電装置又は自動車用途のための電力ダイオードとして有利である。例えば、ダイオードをいわゆる「還流ダイオード」としても使用することができる。
半導体装置の１つの構成においては、半導体ブロックが少なくとも２つのトレンチを有している。これによって、トレンチ・ショットキー・バリア・ショットキーダイオードの有利な特性を更に改善することができる。
更には、第２の導電型の第１の半導体材料は、１０ｎｍから５００ｎｍまでの範囲の層厚を有することができる。また、第２の導電型の第１の半導体材料のドープ濃度は、１ｃｍ3あたり約１０16原子から１ｃｍ3あたり約１０17原子までの値を有することができる。そのような薄い層は、特に上述のドープ濃度と共に、本発明に係るダイオードの比較的小さい逆方向電流、比較的低い順方向電圧及び比較的少ないスイッチング損失を実現することに非常に適している。
本発明の１つの構成では、少なくとも１つのトレンチの底部の領域が第２の半導体材料で充填されている。この第２の半導体材料は、第２の導電型の多結晶半導体材料又は第２の導電型の半導体材料である。このことは有利には、第２の半導体材料及び第１の導電型の半導体ブロックを用いてＰＮダイオードが形成されているように行われる。これによって、本発明に係る半導体装置においてトレンチ・ショットキー・バリア・ショットキーダイオードに電気的に並列にＰＮダイオード（いわゆる「クランプ素子」）を集積することが実現される。
本発明の１つの構成においては、ＰＮダイオードの降伏電圧が、金属膜と、第２の導電型の第１の半導体材料から成る層と、第１の導電型の半導体ブロックとによって形成されているトレンチ・ショットキー・バリア・ショットキーダイオードの降伏電圧よりも、低い。
有利には、半導体装置は、電気的な降伏を少なくとも１つのトレンチの底部部分の領域において行うことができるように形成されている。
有利には、半導体装置は、降伏状態において、比較的大きい電流で駆動できるように形成されている。
本発明の１つの構成においては、少なくとも１つのトレンチの底部の領域が、ホウ素（一般的に、第１の導電型の濃度よりも高い濃度の第２の導電型のドーパント）の注入によって、第２の導電型の半導体材料に変換されている。これによって、半導体装置の特性を総じて改善することができる。
更には、少なくとも部分的に金属で充填されているトレンチが、トレンチの深さに関して上下に重なって配置されている少なくとも２つの金属層を有しており、上側の金属層は、第１の導電型の半導体ブロックの第１の面を覆っている金属膜の一部を形成しており、また、それらの金属層は有利には互いに異なる金属を含んでいる。有利には、少なくとも１つのトレンチは、少なくとも１つの金属によって完全に充填されている。
補完的に、上側の金属層（金属膜に相当する）のポテンシャルレベル（ショットキー障壁）の高さを、その下に配置されている金属層のポテンシャルレベル（ショットキー障壁）の高さよりも低くすることができる。これによって、トレンチ・ショットキー・バリア・ショットキーダイオードの特性を改善し、且つ、それぞれの電気的な要求に適合させるための別の複数の有利な実現手段がもたらされる。
半導体装置の１つの別の構成では、金属膜によって被覆されている第１の面とは反対側に位置する半導体ブロックの第２の面が、導電性のコンタクト材料によって被覆されており、このコンタクト材料に接している半導体ブロックの部分ブロックは、半導体ブロックのその他の部分よりも強くドープされている。特に、部分ブロックは、従来技術から同様に公知であるように、いわゆる「ｎ+型基板」（半導体装置が逆の導電型でドープされている場合には「ｐ+型基板」）である。ここで、上記において説明した金属膜を第１の電極（アノード電極）として使用することができ、また、上述のコンタクト材料（有利には、やはり金属膜として形成されている）を第２の電極（カソード電極）として使用することができる。これによって、総じて、本発明に係るダイオードに非常に適した構造が表される。
本発明に係る半導体装置の１つの構成では、半導体装置がはんだ付け可能な電極又ははんだ付け可能な素子端子を有している。
半導体装置の１つの構成では、半導体装置が圧入ダイオードとして形成されており、且つ、相応のケーシングを有している。補完的に、半導体装置は自動車の整流装置の素子であってもよい。
更には、半導体装置を、少なくとも部分的に、エピタキシ法及び／又はエッチング法及び／又はイオン注入法を用いて製造することができる。これによって、本発明に係る半導体装置を製造するための有利な実現手段が表される。
半導体装置の１つの別の構成では、少なくとも１つのトレンチの深さが１μｍから４μｍまでの値、有利には約２μｍの値を有している。この寸法によって、例えば、本発明に係るダイオードを自動車における整流装置に使用するために、非常に適したサイズが表される。例えば、本発明に係るダイオードの許容逆方向電圧は約６００Ｖにも達することが可能である。半導体装置の別の有利な寸法は、トレンチの深さと、各２つのトレンチ間の内のりの間隔との比が約２以上である場合にもたらされる。
更には、少なくとも１つのトレンチは、実質的に帯状の形状及び／又は実質的に島状の形状を有することができる。帯状の形状は、実質的に真っ直ぐ延びる形状（線）を表し、また島状の形状は、実質的に局所的に集中した形状、特に円形、六角形等の形状を表す。有利には、トレンチは、実質的に矩形の横断面を有している。トレンチの底部を平坦に形成してもよいし、丸みをもたせるように（「Ｕ字の形状」）、例えば半球状に形成してもよい。
本発明に係る半導体装置の第１の変形形態では、第１の導電型が、ｎ型にドープされた半導体材料に対応し、第２の導電型が、ｐ型にドープされた半導体材料に対応する。本発明に係る半導体装置の第２の変形形態では、第１の導電型が、ｐ型にドープされた半導体材料に対応し、第２の導電型が、ｎ型にドープされた半導体材料に対応する。従って、半導体装置は原則として、考えられる２つのいずれの極性にも適している。
更に、半導体装置は、シリコン材料及び／又は炭化ケイ素材料及び／又はシリコンゲルマニウム材料及び／又はガリウムヒ素材料を含むことができる。従って、本発明を通常のあらゆる半導体材料に対して使用することができる。
以下では、添付の図面を参照しながら本発明の実施例を説明する。
トレンチ・ショットキー・バリア・ショットキーダイオードを備えた第１の実施の形態の半導体装置の略断面図を示す。 トレンチ・ショットキー・バリア・ショットキーダイオード及び集積ＰＮダイオードを備えた第２の実施の形態の半導体装置の略断面図を示す。 トレンチ・ショットキー・バリア・ショットキーダイオードを備えた第３の実施の形態の半導体装置の略断面図を示す。 トレンチ・ショットキー・バリア・ショットキーダイオードを備えた第４の実施の形態の半導体装置の略断面図を示す。
全図中、機能的に等価の構成要素及び機能的に等価の大きさのものには、異なる実施の形態においても同一の参照番号を使用している。特に、以下の説明において、一部では以下の略語を使用している。
−「ＴＳＢＳ」は、公知の従来技術と同等のトレンチ・ショットキー・バリア・ショットキーダイオードを表す。
−「ＴＳＢＳ−ＰＮ」は、公知の従来技術と同等の、いわゆる「クランプ素子」としての集積ＰＮダイオードを備えたトレンチ・ショットキー・バリア・ショットキーダイオードを表す。
−「ＴＳＢＳ−Ｐ」は、金属膜（金属膜１４）と半導体ブロック（半導体ブロック１２）との間に第２の導電型の第１の半導体材料から成る層２６（「薄いｐ型層」）が配置されている、本発明に係るトレンチ・ショットキー・バリア・ショットキーダイオードを表す。
−「ＴＳＢＳ−ＰＮ−Ｐ」は、「ＴＳＢＳ−Ｐ」の実施の形態を補完する形でクランプ素子としての集積ＰＮダイオードが設けられている、本発明に係るトレンチ・ショットキー・バリア・ショットキーダイオードを表す。
図１には、トレンチ・ショットキー・バリア・ショットキーダイオードを備えている半導体装置１０の第１の実施の形態（ＴＳＢＳ−Ｐ）が示されている。半導体装置１０は、第１の導電型の半導体ブロック１２を有しており、この半導体ブロック１２は、金属膜１４によって被覆されている第１の面１６と、この第１の面１６に延在し、且つ、少なくとも部分的に金属で充填されているトレンチ１８と、を有しており、この実施の形態ではトレンチ１８は２つ設けられている。
トレンチ１８の深さ４２はそれぞれ約２μｍである。半導体装置１０の別の実施の形態においては、トレンチ１８の深さ４２は１μｍから４μｍの間であってよい。トレンチ１８の深さ４２と、２つの各トレンチ１８間の内のりの間隔４６との比は約２である。半導体装置１０の別の実施の形態においては、この比は２より大きくてもよいし、２より小さくてもよい。
ここでは、各トレンチ１８が、（図１においては垂直方向において定義されている）トレンチ１８の深さ４２に関して上下に重なって配置されている２つの金属層２０及び２２を有しており、上側の金属層２０は、第１の導電型の半導体ブロック１２の第１の面１６を覆っている金属膜１４の一部を形成している。有利には、金属層２０及び２２は互いに異なる金属を含んでいる。ここでは、上側の金属層２０（この実施の形態では金属膜１４に相当する）のポテンシャルレベル（ショットキー障壁）の高さは、その下に配置されている金属層２２のポテンシャルレベル（ショットキー障壁）の高さよりも低い。上側の金属膜１４の上方には、例えばはんだ付け可能な表面を形成する、（図示していない）別の金属膜を複数設けることができる。
更に図１から見て取れるように、金属膜１４によって被覆されている第１の面１６の、トレンチ１８に隣接する領域２４は、金属膜１４と半導体ブロック１２との間に存在する、第２の導電型の第１の半導体材料から成る層２６によって離隔されている。第１の半導体材料から成るこの層２６は比較的薄い。この実施の形態では、層２６は約１０ｎｍから約５００ｎｍまでの層厚を有している。例えば層厚は約７０ｎｍである。第２の導電型の半導体材料のドープ濃度は、１ｃｍ3あたり約１０16原子から１ｃｍ3あたり約１０17原子までである。
更にこの図から見て取れるように、トレンチ１８は、金属層２０及び２２の金属によって完全に充填されている。これとは異なり、トレンチ１８が、金属によって完全に充填されていなくてもよい。トレンチ１８の壁面及びトレンチ１８の各底部３８が途切れなく金属層２０又は２２と接触していることのみが保証されていればよい。
金属膜１４によって被覆されている第１の面１６とは反対側に位置する半導体ブロック１２の第２の面３０は、導電性のコンタクト材料２８によって被覆されている。コンタクト材料２８に接している、半導体ブロック１２の部分ブロック３４は、半導体ブロック１２のその他の部分よりも強くドープされている。有利には、導電性のコンタクト材料２８は金属である。コンタクト材料２８もまた、上下に重なって配置される複数の金属膜を含むことができる。
半導体装置１０は、少なくとも部分的に、エピタキシ法及び／又はエッチング法及び／又はイオン注入法を用いて製造されている。半導体構造を作製するためのそれらの方法は、一般的に従来技術より公知である。
半導体装置１０の１つの実施の形態においては、上述の第１の導電型はｎ型にドープされた半導体材料に相当し、上述の第２の導電型はｐ型にドープされた半導体材料に相当する。金属膜１４はショットキーコンタクトの一部であり、またここではアノード電極である。従って、コンタクト材料２８は対応するカソード電極を形成している。
半導体装置１０の１つの別の実施の形態では、第１の導電型がｐ型にドープされた半導体材料に相当し、第２の導電型はｎ型にドープされた半導体材料に相当する。
この実施の形態では、半導体装置１０が実質的にシリコン材料から作製されている。別の実施の形態では、半導体装置１０が、炭化ケイ素材料及び／又はシリコンゲルマニウム材料及び／又はガリウムヒ素材料から作製されている。
また図１において、矢印又は両矢印によって表されている、半導体装置１０における別の複数の寸法は、トレンチ１８の幅４４、図面において下側の金属層２２の厚さ又は深さ方向の寸法４８、上側の金属層２０の厚さ又は深さ方向の寸法５０、並びに、第２の導電型の第１の半導体材料から成る層２６の厚さ又は深さ方向の寸法５２を表している。
図２には、半導体装置１０の第２の実施の形態（ＴＳＢＳ−ＰＮ−Ｐ）が示されている。図１に示した実施の形態を補完する態様で、図２においては、トレンチ１８の底部３８の領域３６が、第２の導電型を有している第２の半導体材料４０で充填されている。領域３６は、ここでもまた両矢印によって表されている深さ方向の寸法５４を有している。
第２の導電型の第２の半導体材料４０と、図面においてその下に配置されている、第１の導電型の半導体ブロック１２とによって、ＰＮダイオードが形成される。このＰＮダイオードは、本発明に係るトレンチ・ショットキー・バリア・ショットキーダイオードと電気的に並列に接続されている。特に、半導体ブロック１２のドープは、半導体装置１０の動作時に、順方向の大電流によってキャリアの高注入を行うことができるように実施されている。
この実施の形態では、半導体装置１０は、サイズ、材料及びドープに関して、ＰＮダイオードの降伏電圧が、金属膜１４と、第２の導電型の第１の半導体材料から成る層２６と、第１の導電型の半導体ブロック１２とによって形成されているトレンチ・ショットキー・バリア・ショットキーダイオードの降伏電圧よりも、低いように寸法設計されている。
半導体装置１０の１つの実施の形態では、第２の半導体材料４０は多結晶半導体材料である。この場合、トレンチ１８の底部３８は、例えば化学元素ホウ素を用いるイオン注入によって、第１の導電型から第２の導電型に変換される。このようにして同様にＰＮダイオードが形成される。
図２に示されているように、ＴＳＢＳ−ＰＮ−Ｐは、ｎ+型基板（部分ブロック３４）と、ｎ型エピ層（半導体ブロック１２）と、ｎ型エピ層をエッチングすることにより形成された少なくとも２つのトレンチ１８と、オーミックコンタクト又はカソード電極としての、チップ（半導体装置１０）の第２の面３０（「裏面」）における金属膜（導電性のコンタクト材料２８）とから形成されている。
トレンチ１８の下側の領域３６は、図２に示した深さ方向の寸法５４に応じて、ｐ型にドープされた半導体材料４０（例えばｐ型シリコン）又はポリ半導体材料（ポリシリコン）で充填されている。続いて、深さ方向の寸法４８に応じて、トレンチ１８は下側の金属（金属層２２）で充填され、これに伴いｐ型にドープされた第２の半導体材料４０（特にｐ型にドープされたシリコン又はポリシリコン）に対するオーミックコンタクト及び半導体ブロック１２（ｎ型エピ層）に対するショットキーコンタクトが形成され、また最後にトレンチ１８は上側の金属（金属層２０）によって被覆される。上側の金属は、深さ方向の寸法５０に応じてトレンチ１８の一部を充填し、これに伴いｎ型エピ層に対するショットキーコンタクトが形成され、また下側の金属のようにやはりアノード電極として使用される。特に、ｎ型エピ層のドープは、順方向の大電流での動作時には高注入が行われているように選定されている。
ＴＳＢＳ−Ｐの場合のように（図１を参照されたい）、薄いｐ型層２６（第２の導電型の第１の半導体材料）はドープ濃度「Ｎｐ-」に応じてショットキーコンタクト（金属膜１４）の直下に設けられている。この際、金属膜１４は、半導体装置１０の第１の面１６において、従来技術から既に公知であるＴＳＢＳ−ＰＮのように単純なショットキーコンタクトを形成しているのではなく、図２から見て取れるように、「ショットキーコンタクトシステム」を形成している。
ＴＳＢＳ−Ｐ（図１を参照されたい）に対するＴＳＢＳ−ＰＮ−Ｐ（図２を参照されたい）の利点は、集積ＰＮダイオードの付加的なクランプ機能並びにそれに付随するロバスト性である。電圧制限クランプ機能は、ＰＮダイオードの降伏電圧がショットキーダイオードの降伏電圧よりも低いことからもたらされる。この相対的な改善（ＰＮを有している場合／ＰＮを有していない場合）は、ＴＳＢＳ−ＰＮとＴＳＢＳとが比較される従来技術と同じようにしてもたらされる。
図１に示したＴＳＢＳ−Ｐの場合においても、図２に示したＴＳＢＳ−ＰＮ−Ｐの場合においても、上記の領域２４は半導体ブロック１２の「上面」にのみ設けることができるのではなく、それらの領域２４を（下記において図３及び図４を参照して説明するように）トレンチ１８の各壁部５６及び／又は各底部３８にも付加的に配置することができる。
ＴＳＢＳ−Ｐ（図１を参照されたい）も、ＴＳＢＳ−ＰＮ−Ｐ（図２を参照されたい）も、本発明に係る半導体装置１０の縁部領域において、縁部電界強度を低減するための付加的な構造を更に有することができる。この付加的な構造は、例えば、低ドープされたｐ型の領域、フィールドプレート又は従来技術に対応する類似の構造であってよい。
機能的な側面に関する以下の説明では、分かり易くするために、第１の導電型をそれぞれｎドープとし、第２の導電型をそれぞれｐドープとする。上記において既に述べたように、択一的に、各ドープを逆に実施することも可能である。このことは、上記において各図を参照しながら説明した実施例についても当てはまる。
上記においてやはり一部説明したように、本発明に係るダイオードの実施例は、電気的なコンタクト材料２８（カソード電極）と、その上に形成された、部分ブロック３４としてのｎ+型基板と、その上に形成された、半導体ブロック１２に対する部分ブロック３４を補完する、ここでは真性半導体材料としてのｎ型エピ層（即ちエピタキシャルに形成された半導体材料）と、エッチングによってｎ型エピ層に実現された、有利には少なくとも２つのトレンチ１８と、半導体装置１０の第１の面１６におけるショットキーコンタクトの一部又はアノード電極としての金属膜１４とを含んでいる。作製時には、先ずトレンチ１８が有利には、図１においては下側にある第１の金属層２２（以下では「第１の金属」又は「下側の金属」とも記す）によって、所定の深さ４８まで充填され、続いて第２の金属層２０（以下では「第２の金属」又は「上側の金属」とも記す）によって被覆される。第２の金属層２０は、トレンチ１８を有利にはトレンチ１８の上端まで充填する。
第１の金属及び第２の金属は、有利には、第２の金属が第１の金属よりも低い障壁高さを有するように選定されている。従って、電気的にみると、ＴＳＢＳは、異なる障壁高さを有している２つのショットキーダイオード、即ち、アノードとしての第１の金属とカソードとしてのｎ型エピ層との間にショットキー障壁を有している第１のショットキーダイオードと、アノードとしての第２の金属とカソードとしてのｎ型エピ層との間にショットキー障壁を有している第２のショットキーダイオードとが組み合わせられたものである。
２つの金属の障壁高さが著しく異なる場合、流れ方向（順方向）での動作時に、電流が主として、比較的低い障壁を有している上側の金属へと流れ、その際、電流はトレンチ１８の対応する側方の壁部も越えて流れる。従って、流れ方向において流れる電流の有効面は、ＴＳＢＳでは比較的大きい。
逆方向では、第１の金属が自身の比較的高い障壁高さによって、空間電荷領域を比較的大きく拡大させる。空間電荷領域は電圧の上昇と共に拡大し、また、ＴＳＢＳの降伏電圧よりも低い電圧では、直接的に隣り合う２つのトレンチ１８間の領域の中央において衝突する。これによって、大きい逆方向電流の原因となるショットキー効果が遮蔽され、逆方向電流が低減される。この遮蔽効果は、構造パラメータ（例えばトレンチ１８の深さ４２）、トレンチ１８間の内のりの間隔４６、トレンチ１８の幅４４並びに第１の金属の層厚に強く依存する。トレンチ１８間のいわゆる「メサ領域」における空間電荷領域の拡大は、トレンチ１８の深さ４２が上述の内のりの間隔４６よりも著しく大きい限りは、ほぼ１次元である。
ＴＳＢＳの利点は、２つの金属が組み合わせられることであり、これによって、順方向電圧に対する要求に関して上述の種々の構造をある程度離隔させることができ、また遮蔽作用が実現される。順方向電圧及び逆方向電流の初期値は、主として、（比較的低い障壁を有している）第２の金属の影響を受ける。第２の金属の層厚が大きくなるにつれ、順方向電圧は低くなり、且つ、逆方向電流の初期値は高くなる。
他方では、（比較的高い障壁を有している）第１の金属は、逆方向電流の電圧依存性、並びに、高い逆方向電流での降伏電圧及び電流分布を決定する。従って、ＴＳＢＳは、２つの金属を組み合わせることによる最適化を実現する。２つの金属の障壁高さも各層厚も、パラメータとして設定することができる。
ショットキーダイオードに対して電気的に並列に作用する半導体装置１０にＰＮダイオードが集積されている場合（上記において既に説明した）には、上記のようにして形成されたダイオードを改善することができる。この場合には、特にいわゆる「正孔注入」を行うことができる。このダイオードを以下では差し当たり「ＴＳＢＳ−ＰＮ」と記す。
このＴＳＢＳ−ＰＮもまた、ｎ+型基板と、ｎ型エピ層と、そのｎ型エピ層をエッチングすることにより形成された少なくとも２つのトレンチ１８と、半導体装置１０の第２の面３０（図面においては下側、つまり裏面）における導電性のコンタクト材料２８と、を有しており、これによってオーミックコンタクト又はカソード電極が形成される。トレンチ１８の下側の領域は、ｐ型にドープされたシリコン又はポリシリコンによって、第１の高さ（深さ方向における寸法５４）まで充填されている。トレンチ１８は、続いて、それぞれ層厚を有している第１の金属により充填される。第１の金属は、ｐ型にドープされたシリコン又はポリシリコンに対するオーミックコンタクトを有している。更に、第１の金属は、ｎ型エピ層に対するショットキーコンタクトを形成しており、従って、アノード電極の一部を同時に成している。更には、第１の金属は第２の金属によって被覆されている。第２の金属はトレンチ１８を、有利には少なくともトレンチ１８の上端まで充填する。更には、第２の金属は、第１の面１６においてトレンチ１８に接している領域では、同様にｎ型エピ層に対するショットキーコンタクトを形成しているので、やはり、アノード電極の一部を成している。
電気的にみて、図示されているＴＳＢＳ−ＰＮは、異なる障壁高さを有している２つのショットキーダイオードと、トレンチ１８の底部３８に配置されている、アノードとしての「ｐ型ウェル」及びカソードとしてのｎ型エピ層を有しているＰＮダイオードとが組み合わせられたものである。特に、ｎ型エピ層のドープは、順方向の大電流での動作時にキャリアの高注入を行うことができるように選定されている。
ＴＳＢＳ−ＰＮでは、電流が差し当たり順方向（ＰＮダイオードを有していないＴＳＢＳと同等）に流れる。つまり、電圧が差し当たり比較的低い場合には、流れ方向では上側の金属層２０のショットキーダイオードにのみ電流が流れる。電流が大きくなるにつれ、順方向電流は大きくなってＰＮ接合部にも流れ、また場合によっては、下側の金属層２２のショットキーダイオードにも流れ、しかも、各障壁高さに依存して流れる。
即ち、ＴＳＢＳ−ＰＮは、ショットキーダイオードとＰＮ−ダイオードが並列に接続されているトレンチ構造を有している。この組み合わせによって、導通動作時には、弱くドープされた領域におけるキャリア濃度はショットキーダイオードにおけるキャリア濃度よりも遙かに高くなるが、しかしながら、例えばＰｉＮダイオードにおけるキャリア濃度よりも遙かに低くなる。これによって、順方向電圧とスイッチング特性との間での最適化が達成される。
逆方向においては、ショットキー障壁においても、ＰＮ接合部においても空間電荷領域が生じる。この遮蔽効果は、構造パラメータ、特にトレンチ１８間の内のりの間隔４６、トレンチ１８の幅４４又は上述のｐ型ウェルの幅、ｐ型にドープされたシリコン又はポリシリコンのそれぞれに割り当てられた層厚（ｐ型ウェルの層厚に応じる）、並びに、第１の金属の層厚に強く依存する。
ＴＳＢＳ−ＰＮは更に、ＰＮダイオードの「クランプ機能」が集積されていることによって、比較的高いロバスト性を提供する。ＰＮダイオードの降伏電圧（ＢＶ＿ｐｎ）は、ＢＶ＿ｐｎがショットキーダイオードの降伏電圧（ＢＶ＿ｓｃｈｏｔｔｋｙ）よりも低くなるように設定されている。降伏は有利にはトレンチの底部において行われ、またＴＳＢＳ−ＰＮの降伏電圧はＢＶ＿ｐｎによって決定される。従って、ショットキーコンタクトの近傍では高い電界強度は存在せず、また降伏動作時の逆方向電流はＰＮ接合部にしか流れず、ＴＳＢＳの場合のようにショットキーコンタクトには流れない。つまりＴＳＢＳ−ＰＮは、ＰＮダイオードと同等のロバスト性を有している。従って、ＴＳＢＳ−ＰＮは例えばツェナーダイオードとしても非常に適している。しかしながらそれにもかかわらず、ショットキーダイオードの特性は、ＴＳＢＳの場合のように、部分的には存続する。特に高温時のＴＳＢＳ−ＰＮの漏れ電流は、ＰｉＮダイオードに比べて遙かに大きい。
トレンチ・ショットキー・バリア・ショットキーダイオードは、（上記において既に説明したように）本発明によれば、トレンチ１８の少なくとも１つの壁部５６（図３及び図４を参照されたい）、及び／又は、金属膜１４によって被覆されている第１の面１６の、トレンチ１８に隣接する少なくとも１つの領域２４が、金属膜１４と半導体ブロック１２との間において領域２４に存在する、第２の導電型の第１の半導体材料から成る層２６によって離隔されている（「ＴＳＢＳ−Ｐ」又は「ＴＳＢＳ−ＰＮ−Ｐ」）ことによって、著しく改善される。この場合、例えば、従来のＰｉＮ電力ダイオードと比較して、比較的低い順方向電圧においてスイッチング損失を大幅に低くすることができ、また、ＴＳＢＳ又はＴＳＢＳ−ＰＮと比較して、同等の順方向電圧及びスイッチング損失において逆方向電流を大幅に小さくすることができる。
更には、（例えばドープ濃度「Ｎｐ-」を有している）第２の導電型の第１の半導体材料から成る比較的薄いｐ型層２６によって、ショットキーコンタクトを形成している（１番上の）金属膜１４の直下において、ショットキーコンタクトの付加的な遮蔽が提供される。これによって、特に高い温度において、順方向電圧を比較的低く維持し、且つ、スイッチング損失を比較的少なく維持しながら、逆方向電流を著しく低減することができる。総じて、本発明に係るトレンチ・ショットキー・バリア・ショットキーダイオードは、ｐ型層２６が薄いことから、唯一の単純なショットキーコンタクトを形成しているのではなく、「ショットキーコンタクトシステム」を形成している。
注記：本明細書では、全体として、各電流経路においては薄いｐ型層２６を１つだけしか通過しないことを示唆するために、「薄いｐ型層」を単数で記した。このことは、本発明に係る半導体装置１０は、特に複数のトレンチ１８に起因して、有利にはその種の薄いｐ型層２６を（平行に）複数有しており、それらの薄いｐ型層２６が１つ又は複数のトレンチ１８によって相互に離隔されていると解される。
例１：第２の導電型の第１の半導体材料から成る上述の薄いｐ型層２６が比較的厚く形成されており、且つ、比較的強くドープされている場合には、ショットキーコンタクトはほぼ完全に遮蔽される。本発明に係る半導体装置１０の第１の面１６（「表面」）における上側の金属膜１４は、薄いｐ型層２６と共に、オーミックコンタクトを形成している。それにより生じる、上下に重なって配置された一連の層、即ち、上側の金属膜１４、薄いｐ型層２６、ｎ型エピ層及びｎ+型基板は、ＰｉＮダイオードと同様に機能する。この例では、確かに、比較的小さい逆方向電流が生じるが、しかしながら、低い電流密度での比較的高い順方向電圧及び比較的高いスイッチング損失も生じる。
例２：しかしながら、薄いｐ型層２６が薄く形成されており、且つ、弱く十分にドープされている場合には、薄いｐ型層２６はショットキーコンタクトに対してほぼ完全に透明である。半導体装置１０の第１の面１６（「表面」）における金属膜１４は、「金属膜１４／薄いｐ型層２６／ｎ型エピ層（半導体ブロック１２）」から成る積層体と共にショットキーコンタクトを形成している。「金属膜１４／薄いｐ型層２６／ｎ型エピ層（半導体ブロック１２）／ｎ+型基板（部分ブロック３４）」から成る積層体は、ショットキーダイオードと同等に機能する。ここでは、比較的高い逆方向電流、高い電流密度での比較的高い順方向電圧及び比較的少ないスイッチング損失が生じる。
本明細書において、薄いｐ型層２６が少数キャリアに対して、ここでのｐ型エミッタの場合には電子に対して透過性である場合、薄いｐ型層２６を透明と称する。このために一方では、電子をショットキーコンタクトから薄いｐ型層２６又は半導体ブロック１２（例えばシリコン）へと注入できるようにするために、薄いｐ型層２６のドープ濃度及び厚さ（深さ方向の寸法５２）によって決定される、薄いｐ型層２６も含めたショットキーコンタクトシステムの障壁は十分に低く且つ薄いものでなくてはならない。他方では、少数キャリア（電子）が薄いｐ型層２６を通る過程においてほとんど再結合されないことが必要になる。即ち、電子の走行時間はその少数キャリアの寿命よりも遙かに短いものでなければならない。
例３：薄いｐ型層２６の厚さ及びドープ濃度が（本発明に従い）適切に設定される場合には、例えば、高い電流密度での順方向電圧、逆方向電流及びスイッチング損失のような重要な特性量を設定又は最適化することができる。この場合、「金属膜１４／薄いｐ型層２６／ｎ型エピ層（半導体ブロック１２）／ｎ+型基板（部分ブロック３４）」から成る積層体は、部分的に透明なｐ型層を有しているショットキーダイオードのように機能する。ｐ型層２６の最適化パラメータは、ｐ型層２６の層厚（深さ方向の寸法５４）並びにｐ型層２６のドープ濃度「Ｎｐ-」である。
特に本発明は、ショットキーコンタクトの直下に薄いｐ型層２６を形成することによって、特に高い温度での逆方向電流を著しく低減することができ、またそれと同時に順方向電圧及びスイッチング損失に顕著な影響を及ぼさないようにすることができる。即ち、一方では、導通動作時にはｐ型層２６からの正孔注入がほとんど行われないか又は極僅かにしか行われないように、従って、キャリア分布が実質的にＴＳＢＳに相当するように、ｐ型層２６が有利には薄く形成され且つ弱くドープされるべきである。他方では、逆方向においてショットキーコンタクトを少なくとも部分的に遮蔽するために、薄いｐ型層２６が比較的厚く形成され、且つ、比較的強くドープされるべきである。従って、用途の要求に応じて、ｐ型層２６は、上記において既に述べたように、１０ｎｍから５００ｎｍまでの範囲の厚さを有するように、且つ、１ｃｍ3あたり１０16原子から１０17原子までの範囲のドープ濃度を有するように形成される。
同様に上記において説明したように、本発明にはＴＳＢＳ−ＰＮダイオードも含まれ、このダイオードは、本発明による薄いｐ型層２６が設けられていることから、以下では「ＴＳＢＳ−ＰＮ−Ｐ」（クランプ素子としての集積ＰＮダイオードとショットキーコンタクトの直下に薄いｐ型層２６とが設けられているトレンチ・ショットキー・バリア・ショットキーダイオード）と記す。
上記において述べた「ＴＳＢＳ−Ｐ」ダイオードと同等に、「ＴＳＢＳ−ＰＮ−Ｐ」ダイオードにおいても、（例えばドープ濃度「Ｎｐ-」を有している）第２の導電型の第１の半導体材料から成る比較的薄いｐ型層２６が、ショットキーコンタクトを形成している（上側の）金属膜１４の直下に配置されている。相応に、本発明に係るＴＳＢＳ−ＰＮ−Ｐダイオードも、ｐ型層２６が薄いことから、唯一の単純なショットキーコンタクトを形成しているのではなく、「ショットキーコンタクトシステム」を形成している。
上記の要約として、以下では本発明の利点を挙げ、また幾つかの利点は再度述べる。
慣例の高電圧ショットキーダイオードとの比較：
−弱くドープされた領域の導電率が高注入によって大幅に高められているので、電流密度が高い領域での非常に低い順方向電圧が実現される。このことは、「ＴＳＢＳ−Ｐ」の実施の形態では、ショットキーコンタクトの直下にある薄いｐ型層２６によってもたらされる。「ＴＳＢＳ−ＰＮ−Ｐ」の実施の形態では、このことは付加的に集積ＰＮダイオードによってもたらされる。
−ショットキーコンタクトの直下にある薄いｐ型層２６との組み合わせにおいて、トレンチ構造を用いてショットキー効果を遮蔽することによる比較的低い漏れ電流。更に、「ＴＳＢＳ−ＰＮ−Ｐ」の実施の形態では、ＰＮダイオードのクランプ機能による比較的高いロバスト性がもたらされる。
従来の高電圧ＰｉＮダイオードとの比較：
−高い電流密度での高注入との組み合わせにおいて、ショットキーコンタクトの適切な障壁高さを用いることによる、高い電流密度での比較的低い順方向電圧。
−導通動作時にショットキーコンタクトシステム（ショットキーコンタクトの直下にある、薄いｐ型層２６と組み合わせられたショットキーコンタクト）によって、少数のキャリアが弱くドープされた領域に注入され蓄積されることによる、比較的低いスイッチオフ損失。
従来技術の別の解決手段（いわゆる「クールＳＢＤ」ダイオード）との比較：
−比較的強い高注入による高い電流密度での比較的低い順方向電圧。ショットキー効果を効率的に遮蔽することによる比較的低い漏れ電流。
ショットキーコンタクトの直下に薄いｐ型層が設けられていない従来のＴＳＢＳ又はＴＳＢＳ−ＰＮとの比較
−ＴＳＢＳ−Ｐの実施の形態では、スイッチオフ損失はやや高くなるが、非常に低い漏れ電流、並びに、高い電流密度での比較的低い順方向電圧が実現される。
−ＴＳＢＳ−ＰＮ−Ｐの実施の形態では、高い電流密度及びほぼ等しいスイッチオフ損失で、ほぼ等しい順方向電圧において非常に低い漏れ電流が実現される。
図３及び図４には、本発明に係る半導体装置１０の別の実施の形態が示されている。図１に示した実施の形態とは異なり、図３の実施の形態においては、第２の導電型の第１の半導体材料から成る比較的薄い層２６が付加的に、トレンチ１８の少なくとも１つの壁部５６において所定の深さ（参照番号無し）まで少なくとも部分的に配置されている。
図４の実施の形態においては、第１の半導体材料から成る比較的薄い層２６が付加的に、トレンチ１８の各壁面全体並びにトレンチ１８の底部３８に配置されている。従って、図４においては、金属膜１４又は金属層２０及び２２はそれぞれ、第１の半導体材料から成る比較的薄い層２６に直接的に接しているが、しかしながら半導体ブロック１２には直接的に接していない。

Claims (13)

  1. トレンチ・ショットキー・バリア・ショットキーダイオードを備えている半導体装置（１０）であって、
    前記半導体装置（１０）は、第１の導電型の半導体ブロック（１２）を含み、該半導体ブロック（１２）は、金属膜（１４）によって被覆されている第１の面（１６）と、該第１の面（１６）に延在し、且つ、少なくとも部分的に金属で充填されている、少なくとも１つのトレンチ（１８）と、を有しており、前記半導体ブロック（１２）及び前記金属膜（１４）は、ショットキーコンタクトを形成する、半導体装置（１０）において、
    前記トレンチ（１８）の少なくとも１つの壁部（５６）、及び／又は、前記金属膜（１４）によって被覆されている前記第１の面（１６）の、前記トレンチ（１８）に隣接する少なくとも１つの領域（２４）は、前記金属膜（１４）と前記半導体ブロック（１２）との間に位置する、第２の導電型の第１の半導体材料から成る層（２６）を備えており、前記層（２６）は、前記ショットキーコンタクトからの少数キャリアに対して透過性であり、前記少数キャリアの走行時間は、当該少数キャリアの寿命よりも短いものであり、前記第２の導電型の第１の半導体材料（２６）は、１０ｎｍから５００ｎｍまでの範囲の層厚を有しており、前記第２の導電型の前記第１の半導体材料（２６）のドープ濃度は、１ｃｍ 3 体積あたり１０ 16 原子から１ｃｍ 3 体積あたり１０ 17 原子までの値を有していることを特徴とする、半導体装置（１０）。
  2. 少なくとも部分的に金属で充填されている前記トレンチ（１８）は、当該トレンチ（１８）の深さ（４２）に関して上下に重なって配置されている少なくとも２つの金属層（２０，２２）を有しており、
    上側の金属層（２０）は、前記金属膜（１４）の一部を形成しており、該金属膜（１４）によって、前記第１の導電型の前記半導体ブロック（１２）の前記第１の面（１６）は被覆されている、請求項１に記載の半導体装置（１０）。
  3. 前記２つの金属層（２０，２２）は、互いに異なる金属を含む、請求項２に記載の半導体装置（１０）。
  4. 前記金属膜（１４）に相当する前記上側の金属層（２０）のポテンシャルレベル即ちショットキー障壁の高さは、前記上側の金属層（２０）の下に配置されている下側の金属層（２２）のポテンシャルレベル即ちショットキー障壁の高さよりも低い、請求項２又は３に記載の半導体装置（１０）。
  5. 前記少なくとも１つのトレンチ（１８）は、少なくとも１つの金属によって完全に充填されている、請求項１乃至４のいずれか１項に記載の半導体装置（１０）。
  6. 前記金属膜（１４）によって被覆されている前記第１の面（１６）とは反対側に位置する、前記半導体ブロック（１２）の第２の面（３０）は、導電性のコンタクト材料（２８）によって被覆されており、
    前記コンタクト材料（２８）に接している、前記半導体ブロック（１２）の部分ブロック（３４）は、半導体ブロック（１２）のその他の部分よりも強くドープされている、請求項１乃至５のいずれか１項に記載の半導体装置（１０）。
  7. 前記少なくとも１つのトレンチ（１８）の深さ（４２）は、１μｍから４μｍまでである、請求項１乃至６のいずれか１項に記載の半導体装置（１０）。
  8. 前記少なくとも１つのトレンチ（１８）の深さ（４２）は、２μｍである、請求項１乃至７のいずれか１項に記載の半導体装置（１０）。
  9. 前記半導体ブロック（１２）は、少なくとも２つのトレンチ（１８）を有している、請求項１乃至８のいずれか１項に記載の半導体装置（１０）。
  10. 前記トレンチ（１８）の深さ（４２）と、各２つのトレンチ間の内のりの間隔（４６）との比は２以上である、請求項９に記載の半導体装置（１０）。
  11. 前記第１の導電型は、ｎ型であり、前記第２の導電型は、ｐ型である、請求項１乃至１０のいずれか１項に記載の半導体装置（１０）。
  12. 前記第１の導電型は、ｐ型であり、前記第２の導電型は、ｎ型である、請求項１乃至１０のいずれか１項に記載の半導体装置（１０）。
  13. 前記半導体装置（１０）は、シリコン材料、炭化ケイ素材料、シリコンゲルマニウム材料及びガリウムヒ素材料のうちの少なくとも１つを含む、請求項１乃至１２のいずれか１項に記載の半導体装置（１０）。
JP2016045747A 2015-03-09 2016-03-09 トレンチ・ショットキー・バリア・ショットキーダイオードを備える半導体装置 Active JP6649813B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
DE102015204137.9 2015-03-09
DE102015204137.9A DE102015204137A1 (de) 2015-03-09 2015-03-09 Halbleitervorrichtung mit einer Trench-Schottky-Barrier-Schottky-Diode

Publications (2)

Publication Number Publication Date
JP2016167597A JP2016167597A (ja) 2016-09-15
JP6649813B2 true JP6649813B2 (ja) 2020-02-19

Family

ID=56800865

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2016045747A Active JP6649813B2 (ja) 2015-03-09 2016-03-09 トレンチ・ショットキー・バリア・ショットキーダイオードを備える半導体装置

Country Status (4)

Country Link
US (1) US9748230B2 (ja)
JP (1) JP6649813B2 (ja)
CN (1) CN105957901B (ja)
DE (1) DE102015204137A1 (ja)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10693057B2 (en) 2016-05-04 2020-06-23 Tdk-Micronas Gmbh Sensor component with cap over trench and sensor elements
CN111799336B (zh) * 2020-07-27 2021-09-24 西安电子科技大学 一种SiC MPS二极管器件及其制备方法
JP2025012568A (ja) * 2023-07-13 2025-01-24 株式会社東芝 半導体装置
CN118969820B (zh) * 2024-10-15 2025-02-07 珠海格力电子元器件有限公司 半导体结构、半导体结构的制备方法和半导体器件

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3287269B2 (ja) * 1997-06-02 2002-06-04 富士電機株式会社 ダイオードとその製造方法
US6426541B2 (en) * 2000-07-20 2002-07-30 Apd Semiconductor, Inc. Schottky diode having increased forward current with improved reverse bias characteristics and method of fabrication
DE10259373B4 (de) * 2002-12-18 2012-03-22 Infineon Technologies Ag Überstromfeste Schottkydiode mit niedrigem Sperrstrom
DE102004059640A1 (de) * 2004-12-10 2006-06-22 Robert Bosch Gmbh Halbleitereinrichtung und Verfahren zu deren Herstellung
US7737522B2 (en) * 2005-02-11 2010-06-15 Alpha & Omega Semiconductor, Ltd. Trench junction barrier controlled Schottky device with top and bottom doped regions for enhancing forward current in a vertical direction
JP2006352028A (ja) * 2005-06-20 2006-12-28 Sumitomo Electric Ind Ltd 整流素子およびその製造方法
JP2007036052A (ja) * 2005-07-28 2007-02-08 Toshiba Corp 半導体整流素子
DE102008002270A1 (de) * 2008-06-06 2009-12-17 Robert Bosch Gmbh Multispektraler Sensor
US8816468B2 (en) * 2010-10-21 2014-08-26 Vishay General Semiconductor Llc Schottky rectifier
TWI497602B (zh) * 2011-02-15 2015-08-21 Tzu Hsiung Chen 溝渠式蕭基二極體及其製作方法
DE102011087591A1 (de) * 2011-12-01 2013-06-06 Robert Bosch Gmbh Hochspannungs-Trench-Junction-Barrier-Schottkydiode
JP2014120685A (ja) * 2012-12-18 2014-06-30 Toshiba Corp 半導体装置
JP2014241345A (ja) * 2013-06-12 2014-12-25 住友電気工業株式会社 炭化珪素半導体装置の製造方法

Also Published As

Publication number Publication date
CN105957901B (zh) 2021-07-23
DE102015204137A1 (de) 2016-09-15
US9748230B2 (en) 2017-08-29
US20160268449A1 (en) 2016-09-15
CN105957901A (zh) 2016-09-21
JP2016167597A (ja) 2016-09-15

Similar Documents

Publication Publication Date Title
JP6651390B2 (ja) トレンチｍｏｓバリアショットキーダイオードを備える半導体装置
JP5787853B2 (ja) 電力用半導体装置
JP6080023B2 (ja) 逆導通型ｉｇｂｔ
CN103718297B (zh) 超结肖特基pin二极管
CN101057340B (zh) 半导体装置及用于其制造的方法
US9577117B2 (en) Super-junction schottky oxide pin diode having thin P-type layers under the schottky contact
CN103959479B (zh) 高压沟槽结势垒肖特基二极管
JP5922886B2 (ja) ダイオードおよび半導体装置
JP5553897B2 (ja) 半導体装置
TWI543381B (zh) 半導體裝置
JP6649813B2 (ja) トレンチ・ショットキー・バリア・ショットキーダイオードを備える半導体装置
JP6077309B2 (ja) ダイオード及びダイオードを内蔵した半導体装置
JP2013541218A (ja) ショットキーダイオードを備えた半導体装置
US20150255629A1 (en) Semiconductor device
JP2010199480A (ja) 超接合ショットキーダイオード
US20120187521A1 (en) Schottky diode having a substrate p-n diode
CN107195691B (zh) 半导体设备以及其制造方法

Legal Events

Date Code Title Description
A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20160519

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20181129

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190813

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190819

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191115

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200107

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200117

R150 Certificate of patent or registration of utility model

Ref document number: 6649813

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R150

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250

R250 Receipt of annual fees

Free format text: JAPANESE INTERMEDIATE CODE: R250