TWI497602B - 溝渠式蕭基二極體及其製作方法 - Google Patents

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Description

溝渠式蕭基二極體及其製作方法
本發明係為一種溝渠式蕭基二極體及其製作方法，尤指以一製作方法以提供出一種具有較低的反向電壓漏電流、較低的正向偏置電壓(Vf )、較高的反向耐電壓值以及較短的反向回復時間(tRR )等特性之溝渠式蕭基二極體。
蕭基二極體(Schottky Diode)為以電子作為載子之單極性元件，其特性為速度快，且於加入較低的正向偏置電壓(Forward Bias Voltage；Vf )時，便可有較大的順向電流與較短的反向回復時間(Reverse Recovery Time；tRR )，但若加入持續增加的反向偏壓時，則會有較大的漏電流(與金屬功函數及半導體摻雜濃度所造成之蕭基能障(Schottky Barrier)有關)。而後，有溝渠式之蕭基能障二極體之提出，係藉由於溝渠中填入多晶矽或金屬來夾止反向漏電流，使元件的漏電能大幅降低。
關於溝渠式之蕭基能障二極體，其代表性前案可參閱美國專利第5365102號(專利名稱：SCHOTTKY BARRIER RECTIFIER WITH MOS TRENCH)中所揭露之元件結構與技術；並請參閱如第一圖(a)至(f)所示之主要製程步驟。首先在第一圖(a)中，提供有一磊晶層(epitaxial layer)厚度之半導體基板12，且此基板12具有兩表面12a、12b，其中高掺雜濃度(N+型)之陰極區域12c鄰近其表面12a，而低掺雜濃度(N型)之漂移區域12d則從高掺雜濃度(N+型)之陰極區域12c伸展至表面12b；並進而於其上成長一二氧化矽層(SiO2 )13，以降低接著要成長的一氮化矽層(Si3 N4 )15之沉積應力，並再於氮化矽層15上形成一光阻層17。
而接著在第一圖(b)中，利用該光阻層17進行一微影製程(lithography)及蝕刻製程(etching)，以移除部分的氮化矽層15、二氧化矽層13以及基板12，從而將其基板12的漂移區域12d蝕刻出多個分離平台14，且形成為具有一特定深度與寬度之一溝渠結構22。接著在第一圖(c)中，分別於其溝渠結構22之側壁22a及底部22b上成長出絕緣性質之一熱氧化層16。並在第一圖(d)中，移除剩下的氮化矽層15和二氧化矽層13，以及於第一圖(e)中，在其整體結構之上方鍍上一金屬層23。並接著在第一圖(f)中，於背面之表面12a處同樣進行金屬鍍製。接著，進行一熱融合製程，使其多個分離之平台14能將所接觸之金屬層23平行連接出單一個陽極金屬層18，而於其背面之表面12a處則能形成出一陰極金屬層20；使其陽極金屬層18與平台14之接觸便因所謂的蕭基能障(Schottky Barrier)而成為蕭基接面，從而完成晶圓之製程。
由上述之方法製作之溝渠式蕭基二極體(Trench MOS Barrier Schottky Rectifier，簡稱為TMBR)，具有極低之正向偏置電壓(Vf )，反向漏電流則受到溝渠結構之夾止，會比無溝渠結構者有更低的漏電流。上述溝渠式蕭基二極體的反向耐電壓值可以到達120V，而漏電流約數十微安培，當然實際的漏電流的大小會根據晶片的尺寸而有所差異。而改善習知溝渠式蕭基二極體結構並具有更高的反向耐電壓值，以及更低的漏電流則為本發明最主要的目的。
本發明的目的在於改善習知溝渠式蕭基二極體，並且使得溝渠式蕭基二極體具有更高的反向耐電壓值，以及更低的漏電流。
本發明係為一種溝渠式蕭基二極體製作方法，該方法包含下列步驟：提供一半導體基板；於該半導體基板上形成複數個溝渠結構，其中該些溝渠結構可區分為一第一類溝渠結構與一第二類溝渠結構，該第一類溝渠結構的開口大於該第二類溝渠結構；於該半導體基板中該第一類溝渠結構的底部形成複數個佈植區域；於該半導體基板之表面以及該些溝渠結構之表面上形成一閘極氧化層；於該閘極氧化層上形成一多晶矽結構；對該多晶矽結構進行蝕刻，使得該多晶矽結構覆蓋於該些溝渠結構內的該閘極氧化層上；形成一罩幕層，覆蓋於該第一類溝渠結構中的該些多晶矽結構以及該閘極氧化層上；蝕刻該半導體基板，並露出未被該罩慕層覆蓋的該半導體基板之表面；以及一金屬濺鍍層，覆蓋於部份的該半導體基板之表面、該第二類溝渠結構中的該些多晶矽結構、以及部份的該罩幕層。
本發明係為一種溝渠式蕭基二極體，包含有：一半導體基板，其內部係具有複數個溝渠結構，其中該些溝渠結構可區分為一第一類溝渠結構與一第二類溝渠結構，該第一類溝渠結構的開口大於該第二類溝渠結構；複數個佈植區域，位於該半導體基板中該第一類溝渠結構的底部；一閘極氧化層，覆蓋於該些溝渠結構之側邊與底部，且覆蓋於部份的該半導體基板之表面；複數個多晶矽結構，形成於該些溝渠結構內覆蓋於該閘極氧化層上；一罩幕層，覆蓋於該第一類溝渠結構中的該些多晶矽結構以及該閘極氧化層上；以及一金屬濺鍍層，覆蓋於部份的該半導體基板之表面、該第二類溝渠結構中的該些多晶矽結構、以及部份的該罩幕層。
本發明更提出一種溝渠式蕭基二極體製作方法，該方法包含下列步驟：提供一半導體基板；於該半導體基板之表面形成一第一氧化層；蝕刻該第一氧化層，形成一第一罩幕層；以該罩幕層為遮罩，對該半導體基板進行蝕刻並形成形成複數個溝渠結構，其中該些溝渠結構可區分為一第一類溝渠結構與一第二類溝渠結構，該第一類溝渠結構的開口大於該第二類溝渠結構；於該些溝渠結構內形成一第二氧化層；移除第二氧化層；形成一第三氧化層，覆蓋於溝渠之側壁及底部；形成一多晶矽結構覆蓋於該第三氧化層與該第一氧化層；蝕刻該多晶矽結構，使得該多晶矽結構覆蓋於該第二類溝渠結構內的該第三氧化層上，且該多晶矽結構覆蓋於該第一類溝渠結構內的側壁；蝕刻該第三氧化層，使得該第一類溝渠結構上的該第三氧化層變薄或者消失；進行一離子佈植製程以及一驅入製程，並於該第一類溝渠結構的底部形成一佈植區域；形成一罩幕層，覆蓋於部份的該第一氧化層、該第一類溝渠結構上；蝕刻該半導體基板，並露出未被該罩慕層覆蓋的該半導體基板之表面；以及，一金屬濺鍍層，覆蓋於部份的該半導體基板之表面、該第二類溝渠結構中的該些多晶矽結構、以及部份的該罩幕層。
本發明更提出一種溝渠式蕭基二極體，包含有：一半導體基板，其內部係具有複數個溝渠結構，其中該些溝渠結構可區分為一第一類溝渠結構與一第二類溝渠結構，該第一類溝渠結構的開口大於該第二類溝渠結構；一佈植區域，位於該半導體基板中該第一類溝渠結構的底部；一氧化層，覆蓋於第二類溝渠結構之側邊與底部，覆蓋於該第一類渠結構之側邊與部份的底部，且覆蓋於部份的該半導體基板之表面；複數個多晶矽結構，形成於該第二類溝渠結構內覆蓋於該氧化層上，且形成於該第一類溝渠結構內覆蓋於該氧化層上；一罩幕層，覆蓋於該第一類溝渠結構中的該些多晶矽結構以及該氧化層上；以及一金屬濺鍍層，覆蓋於部份的該半導體基板之表面、該第二類溝渠結構中的該些多晶矽結構、以及部份的該罩幕層。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下：
請參閱第二圖(a)至(t)，係為本發明所提出之溝渠式蕭基二極體之製作方法，其第一較佳實施例的製作流程示意圖。如第二圖(a)所示，首先係先提供一半導體基板30；在此實施例中，該半導體基板30包含了有一高掺雜濃度(N+型)之矽基板31與一低掺雜濃度(N型)之磊晶層32此兩部份；而其中低掺雜濃度之磊晶層32係形成於高掺雜濃度之矽基板31之上，且其低掺雜濃度之磊晶層32係具有一定的厚度，以提供本發明後續所需之複數個溝渠結構(Multi-Trench)之蝕刻形成。
接著便於該半導體基板30之表面32a上，也就是對其中的低掺雜濃度之磊晶層32所在之表面32a，於900~1000℃之間先進行一熱氧化(Thermal Oxidation)製程或者化學氣相沉積(CVD)製程，而於該半導體基板30之表面32a上形成一第一氧化層41；在此實施例中，該第一氧化層41所具有的厚度可設計約為6000。
其次，如第二圖(b)所示，再於該第一氧化層41上形成定義有一第一光阻圖案的一第一光阻層B1，用以將該第一氧化層41蝕刻出該第一光阻圖案。而在此實施例中，所述之該第一光阻圖案係和後續待形成的複數個溝渠結構(Multi-Trench)之樣式相對應，因而蝕刻後的該第一氧化層41便能成為用以提供蝕刻出溝渠的硬遮罩(Hard Mask)。
亦即，如第二圖(c)中所示，剩餘的該第一氧化層41即可視為一第一罩幕層。在此實施例中，將該第一氧化層41形成之該第一罩幕層之過程，其所採用的蝕刻方式係為乾式蝕刻。承上所述，當該第一罩幕層於該半導體基板30上形成了之後，便可除去該第一光阻層B1，而呈現出如第二圖(d)所示之結果。
接著，如第二圖(e)所示，根據該第一氧化層41所形成的該第一罩幕層對該半導體基板30進行溝渠之蝕刻(Trench Etching)，以於該半導體基板30中形成本發明之複數個溝渠結構33a與33b。其中，右側的溝渠結構33a開口寬度約為左側溝渠結構33b開口寬度的2~3倍。右側溝渠結構33a的區域係作為防護環(guard ring)，左側溝渠結構33b的區域係作為溝渠式蕭基二極體。一般來說，防護環係製作在半導體基板30的外圍區域，而半導體基板的內部區域即為元件區域(device area)，也就是溝渠式蕭基二極體。
當該溝渠結構33a與33b形成了之後，便是接著對其包含有底部與側壁之表面進行一粗糙度之修飾(Trench Rounding)，以使其表面因前述之蝕刻過程所產生的粗糙邊角能加以去除，而讓後續之相關氧化層的形成有較佳的環境。
在此一步驟中，其修飾之處理係包含有幾個程序。其一係為先對該溝渠結構33a與33b進行其表面向下厚度約達數百個大小的乾式蝕刻，使得此一較薄之蝕刻處理能修飾其表面；另一方面則是接著前述處理後，於該溝渠結構33a、33b之表面(包含了其底部與側壁)上形成一第二氧化層42，而該第二氧化層42之設計目的係為一種犧牲氧化層(Sacrificial Oxide)，如第二圖(f)所示。
因此，接著如第二圖(g)中所示利用化學氣相沉積形成一第三氧化層(Oxide)43。而在此實施例中，該第三氧化層43之形成係將窄的溝渠結構33b填滿而無法將寬的溝渠結構33b填滿，也就是說，該第三氧化層43覆蓋於該溝渠結構33a與33b內的第二氧化層42以及該第一氧化層41。
接著如第二圖(h)中所示進行一回蝕(etching back)製程，以蝕刻第三氧化層43，並且使得寬的溝渠結構33a底部的上的第三氧化層43變得較薄，而由於窄的溝渠結構33b被第三氧化層43填滿，因此無法蝕刻至底部。
於上述步驟完成之後，如第二圖(i)所示進行一離子佈植(Ion Implantation)製程以及驅入(drive in)製程；使其形成一均勻的P型佈植區域34。如第二圖(j)所示，即為形成的P型佈植區域34。
之後，如第二圖(k)所示，利用氫氟酸(HF)進行濕式蝕刻以移除第一氧化層41、第二氧化層42、與第三氧化層43。
如第二圖(1)所示，於900~1000℃之間進行一熱氧化(Thermal Oxidation)製程，於溝渠結構33a、33b，以及半導體基板30之表面32a上形成一閘極氧化層(gate oxide)35。之後，便接著於該閘極氧化層上35形成如第二圖(m)中所示的一多晶矽結構36。在此實施例中，該多晶矽結構36係以一化學氣相沉積(CVD)製程之方式覆蓋於該閘極氧化層35上，並且填滿該溝渠結構33a、33b。
接著，便是將所形成的該多晶矽結構36加以除去所不需要的部份。在此實施例中，所使用的除去方式係為一回蝕(Etch Back)製程，也就是仍以乾式蝕刻的方式但不使用任何的光阻圖案，而是依所設定的時間來均勻地對該多晶矽結構36進行向下的蝕刻。其蝕刻之結果係如第二圖(n)中所示，經過蝕刻之後，會曝露出閘極氧化層35且僅溝渠結構33a、33b內還有多晶矽結構36。
接著，如第二圖(o)所示，利用化學氣相沉積(CVD)製程，形成一第四氧化層37覆蓋於閘極氧化層35以及該多晶矽結構36。
承上所述，當該第四氧化層37形成了之後，如第二圖(p)所示，便再於該第四氧化層37上形成定義有一第二光阻圖案的一第二光阻層B2，用以根據該第二光阻圖案來對該第四氧化層37與閘極氧化層35進行蝕刻；進而再除去完成蝕刻後的該第二光阻層B2，而成為如第二圖(q)中所示利用該第四氧化層37所形成的一第二罩幕層。在此一步驟中，利用該第二光阻層B2所採用的蝕刻方式係為一接觸蝕刻(Contact Etching)製程，以使該第四氧化層37形成第二罩幕層。
當該第四氧化層37形成的該第二罩幕層形成了之後，接著便是於該第二罩幕層上與該多晶矽結構36表面上及該裸露的基板32a上，進行一金屬濺鍍(Metal Sputtering)製程，以形成如第二圖(r)中所示的一金屬濺鍍層50。而在此實施例中，該金屬濺鍍層50係由一第一金屬層51和一第二金屬層52這兩部份所構成。其中該第一金屬層51係可採用一鈦金屬(Ti)之材質。而於該第一金屬層51上進行金屬濺鍍，以形成另一層的該第二金屬層52，該第二金屬層52的採用係為鋁、矽、銅(Al/Si/Cu)之合金。
是故，該金屬濺鍍層50(即其中的第一金屬層51)與該半導體基板30(即其中的低掺雜濃度(N型)之磊晶層32)之表面32a相接觸時，便能形成所謂的一蕭基接面(Schottky Contact)。此外，在此實施例中，於此一步驟後還可包含進行一快速熱製程(Rapid Thermal Processing，簡稱為RTP)，如此便可有效地形成該金屬為蕭基接面之結果。
如第二圖(s)所示，再於該金屬濺鍍層50上形成定義有一第三光阻圖案的一第三光阻層B3，用以根據該第三光阻圖案來對部份之該金屬濺鍍層50，也就是針對如第二圖(r)中所示之晶圓右側區域進行蝕刻；進而再除去完成蝕刻後的該第三光阻層B3，而成為如第二圖(t)中所示的最後晶圓樣式。
在此步驟中，利用該第三光阻層B3所採用的蝕刻方式係為一金屬蝕刻(Metal Etching)製程，從而能在該第三光阻圖案下，對包含了該第一金屬層51與該第二金屬層52的該金屬濺鍍層50進行蝕刻，以將第四氧化層37形成的該第二罩幕層位於其晶圓右側區域的部份表面加以露出，在實作中，因金屬的過蝕刻(Over Etching)操作，常使部分第四氧化層37於製程中被移除，所以氧化層37裸露區域會有些微的厚度損失，如所附圖第二圖(t)所示。
是故，第二圖(t)中所示的最後晶圓樣式，便為利用本發明所提出之製作方法所完成的一溝渠式蕭基二極體的第一實施例。其中外圍區域I所示即為防護環，而內部區域II即為元件區域。再者，此防護環中包括一P型佈植區域34可有效地減少溝渠式蕭基二極體所形成的漏電流，並且提高反向耐電壓值。於本發明實施例所揭露的溝渠式蕭基二極體，其反向耐電壓值可到達160V。並且與習知溝渠式蕭基二極體相同的尺寸進行比較，漏電流可降低至10微安培以下。
是故，本發明第一實施例的溝渠式蕭基二極體，其結構係包含有：一半導體基板30、P型佈植區域34、閘極氧化層35、多晶矽結構36、第四氧化層37形成的第二罩幕層以及金屬濺鍍層50。該半導體基板30內部係具有複數個溝渠結構33a、33b，並可區分為一第一類溝渠結構33a與一第二類溝渠結構33b，該第一類溝渠結構33a的開口大於該第二類溝渠結構33b；複數個P型佈植區域34，位於該半導體基板30中第一類溝渠結構33a的底部；閘極氧化層35覆蓋於所有溝渠結構33a、33b之側邊與底部，且覆蓋於部份的半導體基板30之表面32a；複數個多晶矽結構36，形成於該些溝渠結構33a、33b內覆蓋於該閘極氧化層35上；第二罩幕層37，覆蓋於該第一類溝渠結構33a中的該些多晶矽結構36以及該閘極氧化層35上；金屬濺鍍層50，覆蓋於該半導體基板30之表面32a、該第二類溝渠結構33b中的該些多晶矽結構36、以及部份的該第二罩幕層37。
請參閱第三圖(a)至(r)，係為本發明所提出之溝渠式蕭基二極體之製作方法，其第二較佳實施例的製作流程示意圖。如第二圖(a)所示，首先係先提供一半導體基板60；在此實施例中，該半導體基板60包含了有一高掺雜濃度(N+型)之矽基板61與一低掺雜濃度(N型)之磊晶層62此兩部份；而其中低掺雜濃度之磊晶層62係形成於高掺雜濃度之矽基板61之上，且其低掺雜濃度之磊晶層62係具有一定的厚度，以提供本發明後續所需之溝渠結構之蝕刻形成。
接著便於該半導體基板60之表面62a上，也就是對其中的低掺雜濃度之磊晶層62所在之表面62a，於900~1000℃之間先進行一熱氧化製程或者化學氣相沉積(CVD)製程，而於該半導體基板62之表面62a上形成一第一氧化層71；在此實施例中，該第一氧化層71所具有的厚度約為6000。
其次，如第三圖(b)所示，再於該第一氧化層71上形成定義有一第一光阻圖案的一第一光阻層B1，用以將該第一氧化層71蝕刻出該第一光阻圖案。而在此實施例中，所述之該第一光阻圖案係和後續待形成的溝渠結構之樣式相對應，因而蝕刻後的該第一氧化層71便能成為用以提供蝕刻出溝渠的硬遮罩。
亦即，如第三圖(c)中所示，剩餘的該第一氧化層71即可視為一第一罩幕層。在此實施例中，將該第一氧化層71形成之該第一罩幕層之過程，其所採用的蝕刻方式係為乾式蝕刻。承上所述，當該第一罩幕層於該半導體基板60上形成了之後，便可除去該第一光阻層B1，而呈現出如第三圖(d)所示之結果。
接著，如第三圖(e)所示，根據該第一氧化層71所形成的該第一罩幕層對該半導體基板60進行溝渠之蝕刻，以於該半導體基板60中形成本發明之溝渠結構63a與63b。其中，右側的溝渠結構63a開口寬度遠大於左側溝渠結構63b開口寬度。右側溝渠結構63a的區域係作為防護環，左側溝渠結構63b的區域係作為溝渠式蕭基二極體。
當該溝渠結構63a與63b形成了之後，便是接著對其包含有底部與側壁之表面進行一粗糙度之修飾，以使其表面因前述之蝕刻過程所產生的粗糙邊角能加以去除，而讓後續之相關氧化層的形成有較佳的環境。
在此一步驟中，其修飾之處理係包含有幾個程序。其一係為先對該溝渠結構63a與63b進行其表面向下厚度約達數百個大小的乾式蝕刻，使得此一較薄之蝕刻處理能修飾其表面；另一方面則是接著前述處理後，於該溝渠結構63a、63b之表面(包含了其底部與側壁)上成長一第二氧化層72，也就是一熱氧化層。而該第二氧化層72之設計目的係為一種犧牲氧化層，如第三圖(f)所示。
因此，接著以濕式蝕刻製程，移除第二氧化層72與部分之第一氧化層71，並以熱氧化製程，於溝渠之側壁及底部成長一第三氧化層73，如第三圖(g)中所示。
之後，於第三氧化層73與第一氧化層71上形成如第三圖(h)中所示的一多晶矽結構66。在此實施例中，該多晶矽結構66係以一化學氣相沉積(CVD)製程之方式覆蓋於該第三氧化層73與該第一氧化層71上，並且填滿左側的溝渠結構33b。
接著，便是將所形成的該多晶矽結構66加以除去所不需要的部份。在此實施例中，所使用的除去方式係為一回蝕(Etch Back)製程，也就是仍以乾式蝕刻的方式但不使用任何的光阻圖案，而是依所設定的時間來均勻地對該多晶矽結構66進行向下的蝕刻。其蝕刻之結果係如第三圖(i)中所示，經過蝕刻之後僅溝渠結構63a、63b內還有多晶矽結構66。
接著如第三圖(j)中所示進行一回蝕製程，以蝕刻第三氧化層73，並且使得寬的溝渠結構63a底部的上的第三氧化層73變得較薄或者消失，而由於窄的溝渠結構63b被多晶矽填滿，因此無法對其第三氧化層73進行蝕刻。
於上述步驟完成之後，如第三圖(k)所示進行一離子佈植製程以及驅入製程；以於寬的溝渠結構63a底部內作均勻地、預定深度之佈植，並於驅入製程後，使其形成一均勻的P型佈植區域64。如第二圖(l)所示，即為形成的P型佈植區域64。
接著，如第三圖(m)所示，利用化學氣相沉積(CVD)製程，形成一第四氧化層67覆蓋於第一氧化層71、第三氧化層73、多晶矽結構66。
承上所述，當該第四氧化層67形成了之後，如第三圖(n)所示，便再於該第四氧化層67上形成定義有一第二光阻圖案的一第二光阻層B2，用以根據該第二光阻圖案來對該第四氧化層67與第一氧化層71與第三氧化層73進行蝕刻；進而再除去完成蝕刻後的該第二光阻層B2，而成為如第三圖(o)中所示利用該第四氧化層67所形成的一第二罩幕層。在此一步驟中，利用該第二光阻層B2所採用的蝕刻方式係為一接觸蝕刻(Contact Etching)製程，以使該第四氧化層67形成第二罩幕層。
當該第四氧化層67形成的該第二罩幕層形成了之後，接著便是於該第二罩幕層上、半導體基板表面62a與該多晶矽結構66表面上進行一金屬濺鍍(Metal Sputtering)製程，以形成如第三圖(p)中所示的一金屬濺鍍層80。而在此實施例中，該金屬濺鍍層80係由一第一金屬層81和一第二金屬層82這兩部份所構成。其中該第一金屬層81係可採用一鈦金屬(Ti)之材質。而於該第一金屬層81上進行金屬濺鍍，以形成另一層的該第二金屬層82，該第二金屬層82的採用係為鋁、矽、銅(Al/Si/Cu)之合金。
是故，該金屬濺鍍層80(即其中的第一金屬層81)與該半導體基板60(即其中的低掺雜濃度(N型)之磊晶層62)之表面62a相接觸時，便能形成所謂的一蕭基接面(Schottky Contcat)。此外，在此實施例中，於此一步驟後還可包含進行一快速熱製程(Rapid Thermal Processing，簡稱為RTP)，如此便可有效地形成該金屬為蕭基接面之結果。
如第三圖(q)所示，再於該金屬濺鍍層80上形成定義有一第三光阻圖案的一第三光阻層B3，用以根據該第三光阻圖案來對部份之該金屬濺鍍層80，也就是針對如第三圖(q)中所示之晶圓右側區域進行蝕刻；進而再除去完成蝕刻後的該第三光阻層B3，而成為如第三圖(r)中所示的最後晶圓樣式。
在此步驟中，利用該第三光阻層B3所採用的蝕刻方式係為一金屬蝕刻製程，從而能在該第三光阻圖案下，對包含了該第一金屬層81與該第二金屬層82的該金屬濺鍍層80進行蝕刻，以將第四氧化層67形成的該第二罩幕層位於其晶圓右側區域的部份表面加以露出，在實作中，因金屬的過蝕刻(Over Etching)操作，常使部分第四氧化層67於製程中被移除，所以第四氧化層67裸露區域會有些微的厚度損失，如所附圖第三圖(r)所示。
是故，第三圖(r)中所示的最後晶圓樣式，便為利用本發明所提出之製作方法所完成的溝渠式蕭基二極體的第二實施例。其中外圍區域I所示即為防護環，而內部區域II即為元件區域(device area)。再者，此防護環中包括一P型佈植區域64可有效地減少溝渠式蕭基二極體的漏電流，並且提高反向耐電壓值。於本發明實施例所揭露的溝渠式蕭基二極體，其反向耐電壓值可到達160V。並且與習知溝渠式蕭基二極體相同的尺寸進行比較，漏電流可降低至10微安培以下。
是故，本發明第二實施例的溝渠式蕭基二極體，其結構係包含有：一半導體基板60、P型佈植區域64、氧化層(其係由第一氧化層71、第三氧化層73經過各種蝕刻步驟後形成)、多晶矽結構66、第四氧化層67形成的第二罩幕層以及金屬濺鍍層80。該半導體基板60內部係具有複數個溝渠結構63a、63b，其中該些溝渠結構可區分為一第一類溝渠結構63a與一第二類溝渠結構63b，該第一類溝渠結構63a的開口大於該第二類溝渠結構63b；P型佈植區域64，位於該半導體基板60中該第一類溝渠結構63a的底部；一氧化層，覆蓋於該些溝渠結構63a、63b之側邊與底部，且覆蓋於部份的該半導體基板60之表面62a；複數個多晶矽結構66，形成於該第二類溝渠結構63b內覆蓋於該氧化層上，且形成於該第一類溝渠結構63a內覆蓋於側邊；一第二罩幕層67，覆蓋於該第一類溝渠結構63a中的該些多晶矽結構66以及該氧化層上；以及一金屬濺鍍層，覆蓋於該半導體基板60之表面62a、該第二類溝渠結構63b中的該些多晶矽結構66、以及部份的該罩幕層67。
綜上所述，相較於習用的溝渠式蕭基二極體結構，利用本發明所述之製作方法所完成的溝渠式蕭基二極體之結構，其晶圓上位於其蕭基接面這一側之元件區域(內部區域II)，便能有效地利用防護環(外部區域I)和外在環境作隔絕；換句話說，本發明防護環結構可使其漏電流的現象得以有效改善，並且提高反向耐電壓值。如此一來，本發明所提出之溝渠式蕭基二極體及其製作方法，便能有效地解決如先前技術中所述之相關缺失，進而成功地達成了本案發展之主要目的。
綜上所述，雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
12．．．半導體基板
12a、12b．．．表面
12c．．．陰極區域
12d．．．漂移區域
13．．．二氧化矽層
14．．．平台
15．．．氮化矽層
16．．．熱氧化層
17．．．光阻層
18．．．陽極金屬層
20．．．陰極金屬層
22．．．溝渠結構
22a．．．側壁
22b．．．底部
23．．．金屬層
30．．．半導體基板
31．．．高掺雜濃度之矽基板
32．．．低掺雜濃度之磊晶層
32a．．．表面
33a、33b．．．溝渠結構
34．．．P型佈植區域
35．．．閘極氧化層
36．．．多晶矽結構
37．．．第四氧化層
41．．．第一氧化層
42．．．第二氧化層
43．．．第三氧化層
50．．．金屬濺鍍層
51．．．第一金屬層
52．．．第二金屬層
60．．．半導體基板
61．．．高掺雜濃度之矽基板
62．．．低掺雜濃度之磊晶層
62a．．．表面
63a、63b．．．溝渠結構
64．．．P型佈植區域
66．．．多晶矽結構
67．．．第四氧化層
71．．．第一氧化層
72．．．第二氧化層
73．．．第三氧化層
80．．．金屬濺鍍層
81．．．第一金屬層
82．．．第二金屬層
第一圖(a)至(f)，係為習用的溝渠式之蕭基能障二極體的主要製程步驟示意圖。
第二圖(a)至(t)，係為本發明所提出之溝渠式蕭基二極體之製作方法，其第一實施例的製作流程示意圖。
第三圖(a)至(r)，係為本發明所提出之溝渠式蕭基二極體之製作方法，其第二實施例的製作流程示意圖。
30．．．半導體基板
31．．．高掺雜濃度之矽基板
32．．．低掺雜濃度之磊晶層
32a．．．表面
34．．．P型佈植區域
35．．．閘極氧化層
36．．．多晶矽結構
37．．．第二罩幕層
50．．．金屬濺鍍層
51．．．第一金屬層
52．．．第二金屬層

Claims (24)

  1. 一種溝渠式蕭基二極體製作方法，該方法包含下列步驟：提供一半導體基板；於該半導體基板上形成複數個溝渠結構，其中該些溝渠結構可區分為一第一類溝渠結構與一第二類溝渠結構，該第一類溝渠結構的開口大於該第二類溝渠結構，且形成該第一類溝渠結構之區域係做為一防護環區域，形成該第二類溝渠結構之區域係做為一元件區域；於該半導體基板中該第一類溝渠結構的底部形成複數個佈植區域；於該半導體基板之表面以及該些溝渠結構之表面上形成一閘極氧化層；於該閘極氧化層上形成一多晶矽結構；對該多晶矽結構進行蝕刻，使得該多晶矽結構覆蓋於該些溝渠結構內的該閘極氧化層上，其中該第一類溝渠結構中的該閘極氧化層係隔離該多晶矽結構與該些佈植區域；形成一罩幕層，覆蓋於該第一類溝渠結構中的該些多晶矽結構以及該閘極氧化層上；蝕刻該半導體基板，並露出未被該罩慕層覆蓋的該半導體基板之表面；以及一金屬濺鍍層，覆蓋於部份的該半導體基板之表面、該第二類溝渠結構中的該些多晶矽結構、以及部份的該罩幕層，其中該罩幕層係隔離該金屬濺鍍層與該第一類溝渠結構中的該多晶矽結構。
  2. 如申請專利範圍第1項所述之溝渠式蕭基二極體製作方法，其中該半導體基板係包含一高掺雜濃度之矽基板與一低掺雜濃度之磊晶層。
  3. 如申請專利範圍第1項所述之溝渠式蕭基二極體製作方法，其中形成該些溝渠結構係包含下列步驟：進行一熱氧化製程，而於該半導體基板之表面上形成一第一氧化層；於該第一氧化層上形成一第一光阻層，且定義該第一光阻層具有一第一光阻圖案；根據該第一光阻圖案對該第一氧化層進行蝕刻，以將該第一光阻圖案轉移至該第一氧化層；以及以該第一氧化層為遮罩，對該半導體基板進行蝕刻並形成該些溝渠結構。
  4. 如申請專利範圍第1項所述之溝渠式蕭基二極體製作方法，其中該多晶矽結構係以一化學氣相沉積製程，並形成於該閘極氧化層上。
  5. 如申請專利範圍第1項所述之溝渠式蕭基二極體製作方法，其中形成該些佈植區域包括下列步驟：於該些溝渠結構內形成一第二氧化層；利用該化學氣相沉積製程形成一第三氧化層，覆蓋於該第一氧化層、該第二氧化層，並使得該第三氧化層填滿該第二類溝渠結構；蝕刻該第三氧化層，使得該第一類溝渠結構的該第三氧化層變薄或者消失；進行一離子佈植製程以及一驅入製程，並於該第一類 溝渠結構的底部形成該些佈植區域，且該些佈植區域係為複數個P型佈植區域；以及蝕刻該第一氧化層、該第二氧化層、與該第三氧化層。
  6. 如申請專利範圍第1項所述之溝渠式蕭基二極體製作方法，其中形成該罩幕層係包含下列步驟：以該化學氣相沉積製程，而於該多晶矽結構上與該閘極氧化層上形成一第四氧化層；於該第四氧化層上形成一第二光阻層，且定義該第二光阻層具有一第二光阻圖案；根據該第二光阻圖案對該第四氧化層進行一接觸蝕刻製程以形成該罩幕層，並將部份的該半導體基板、該第二類溝渠結構中的該多晶矽結構表面加以露出；以及除去蝕刻後的該第二光阻層。
  7. 如申請專利範圍第1項所述之溝渠式蕭基二極體製作方法，其中形成該金屬濺鍍層係包含下列步驟：於該罩幕層、部份的該半導體基板、該第二類溝渠結構中的該多晶矽結構表面進行一金屬濺鍍製程，以形成一第一金屬層；以及於該第一金屬層上進行該金屬濺鍍製程，以形成一第二金屬層，而該第一金屬層與該第二金屬層係構成為該金屬濺鍍層。
  8. 如申請專利範圍第7項所述之溝渠式蕭基二極體製作方法，其中該第一金屬層係以一鈦金屬而完成，而該第二金屬層係為鋁、矽、銅之合金。
  9. 如申請專利範圍第1項所述之溝渠式蕭基二極體製作方 法，其中該方法包含下列步驟：於該金屬濺鍍層上形成一第三光阻層，且定義該第三光阻層具有一第三光阻圖案；根據該第三光阻圖案對部份之該金屬濺鍍層進行一金屬蝕刻製程，以將該罩幕層之部份表面加以露出；以及除去蝕刻後的該第三光阻層。
  10. 一種溝渠式蕭基二極體，包含有：一半導體基板，其內部係具有複數個溝渠結構，其中該些溝渠結構可區分為一第一類溝渠結構與一第二類溝渠結構，該第一類溝渠結構的開口大於該第二類溝渠結構，且形成該第一類溝渠結構之區域係做為一防護環區域，形成該第二類溝渠結構之區域係做為一元件區域；複數個佈植區域，位於該半導體基板中該第一類溝渠結構的底部；一閘極氧化層，覆蓋於該些溝渠結構之側邊與底部，且覆蓋於部份的該半導體基板之表面；複數個多晶矽結構，形成於該些溝渠結構內覆蓋於該閘極氧化層上.，其中該第一類溝渠結構中的該閘極氧化層係隔離該些多晶矽結構與該些佈植區域；一罩幕層，覆蓋於該第一類溝渠結構中的該些多晶矽結構以及該閘極氧化層上；以及一金屬濺鍍層，覆蓋於部份的該半導體基板之表面、該第二類溝渠結構中的該些多晶矽結構、以及部份的該罩幕層，其中該罩幕層係隔離該金屬濺鍍層與該第一類溝渠結構中的該些多晶矽結構。
  11. 如申請專利範圍第10項所述之溝渠式蕭基二極體，其中該半導體基板係包含一高掺雜濃度之矽基板與一低掺雜濃度之磊晶層。
  12. 如申請專利範圍第10項所述之溝渠式蕭基二極體，其中該些佈植區域係為複數個P型佈植區域。
  13. 如申請專利範圍第10項所述之溝渠式蕭基二極體，其中該金屬濺鍍層包含有：一第一金屬層與一第二金屬層，其中該第一金屬層係以一鈦金屬而完成，而該第二金屬層係為鋁、矽、銅之合金。
  14. 一種溝渠式蕭基二極體製作方法，該方法包含下列步驟：提供一半導體基板；於該半導體基板之表面形成一第一氧化層；蝕刻該第一氧化層，形成一第一罩幕層；以該第一罩幕層為遮罩，對該半導體基板進行蝕刻並形成形成複數個溝渠結構，其中該些溝渠結構可區分為一第一類溝渠結構與一第二類溝渠結構，該第一類溝渠結構的開口大於該第二類溝渠結構，其中形成該第一類溝渠結構之區域係做為一防護環區域，形成該第二類溝渠結構之區域係做為一元件區域；於該些溝渠結構內形成一第二氧化層；移除該第二氧化層；形成一第三氧化層，覆蓋於溝渠結構之側壁及底部；形成一多晶矽結構覆蓋於該第三氧化層與該第一氧化層； 蝕刻該多晶矽結構，使得該多晶矽結構覆蓋於該第二類溝渠結構內的該第三氧化層上，且該多晶矽結構覆蓋於該第一類溝渠結構內的側壁；蝕刻該第三氧化層，使得該第一類溝渠結構上的該第三氧化層變薄或者消失；進行一離子佈植製程以及一驅入製程，並於該第一類溝渠結構的底部形成一佈植區域，其中該第一類溝渠結構中的該第三氧化層係隔離該多晶矽結構與該佈植區域；形成一第二罩幕層，覆蓋於部份的該第一氧化層、該第一類溝渠結構上；蝕刻該半導體基板，並露出未被該第二罩慕層覆蓋的該半導體基板之表面；以及一金屬濺鍍層，覆蓋於部份的該半導體基板之表面、該第二類溝渠結構中的該些多晶矽結構、以及部份的該第二罩幕層，其中該第二罩幕層係隔離該金屬濺鍍層與該第一類溝渠結構中的該多晶矽結構。
  15. 如申請專利範圍第14項所述之溝渠式蕭基二極體製作方法，其中該半導體基板係包含一高掺雜濃度之矽基板與一低掺雜濃度之磊晶層。
  16. 如申請專利範圍第14項所述之溝渠式蕭基二極體製作方法，其中該多晶矽結構係以一化學氣相沉積製程來形成。
  17. 如申請專利範圍第14項所述之溝渠式蕭基二極體製作方法，其中形成該佈植區域係為一P型佈植區域。
  18. 如申請專利範圍第14項所述之溝渠式蕭基二極體製作 方法，其中形成該第二罩幕層係包含下列步驟：以該化學氣相沉積製程，而於該多晶矽結構上與該第一氧化層上形成一第四氧化層；於該第四氧化層上形成一光阻層，且定義該光阻層具有一光阻圖案；根據該光阻圖案對該第四氧化層進行一接觸蝕刻製程以形成該第二罩幕層，並將部份的該半導體基板、該第二類溝渠結構中的該多晶矽結構表面加以露出；以及除去蝕刻後的該光阻層。
  19. 如申請專利範圍第14項所述之溝渠式蕭基二極體製作方法，其中形成該金屬濺鍍層係包含下列步驟：於該第二罩幕層、部份的該半導體基板、該第二類溝渠結構中的該多晶矽結構表面進行一金屬濺鍍製程，以形成一第一金屬層；以及於該第一金屬層上進行該金屬濺鍍製程，以形成一第二金屬層，而該第一金屬層與該第二金屬層係構成為該金屬濺鍍層。
  20. 如申請專利範圍第19項所述之溝渠式蕭基二極體製作方法，其中該第一金屬層係以一鈦金屬而完成，而該第二金屬層係為鋁、矽、銅之合金。
  21. 一種溝渠式蕭基二極體，包含有：一半導體基板，其內部係具有複數個溝渠結構，其中該些溝渠結構可區分為一第一類溝渠結構與一第二類溝渠結構，該第一類溝渠結構的開口大於該第二類溝渠結構，其中形成該第一類溝渠結構之區域係做為一防護環區 域，形成該第二類溝渠結構之區域係做為一元件區域；一佈植區域，位於該半導體基板中該第一類溝渠結構的底部；一氧化層，覆蓋於該第二類渠結構之側邊與底部，覆蓋於該第一類渠結構之側邊與部份的底部，且覆蓋於部份的該半導體基板之表面；複數個多晶矽結構，形成於該第二類溝渠結構內覆蓋於該氧化層上，且形成於該第一類溝渠結構內覆蓋於該氧化層上，其中該第一類溝渠結構中的該氧化層係隔離該些多晶矽結構與該佈植區域；一罩幕層，覆蓋於該第一類溝渠結構中的該些多晶矽結構以及該氧化層上；以及一金屬濺鍍層，覆蓋於部份的該半導體基板之表面、該第二類溝渠結構中的該些多晶矽結構、以及部份的該罩幕層，其中該罩幕層係隔離該金屬濺鍍層與該第一類溝渠結構中的該些多晶矽結構。
  22. 如申請專利範圍第21項所述之溝渠式蕭基二極體，其中該半導體基板係包含一高掺雜濃度之矽基板與一低掺雜濃度之磊晶層。
  23. 如申請專利範圍第21項所述之溝渠式蕭基二極體，其中該佈植區域係為一P型佈植區域。
  24. 如申請專利範圍第21項所述之溝渠式蕭基二極體，其中該金屬濺鍍層包含有：一第一金屬層與一第二金屬層，其中該第一金屬層係以一鈦金屬而完成，而該第二金屬層係為鋁、矽、銅之合金。
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* Cited by examiner, † Cited by third party
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US9018698B2 (en) * 2012-11-16 2015-04-28 Vishay General Semiconductor Llc Trench-based device with improved trench protection
US8981528B2 (en) 2012-11-16 2015-03-17 Vishay General Semiconductor Llc GaN-based Schottky diode having partially recessed anode
US8981381B2 (en) 2012-11-16 2015-03-17 Vishay General Semiconductor Llc GaN-based Schottky diode having dual metal, partially recessed electrode
US9054123B2 (en) * 2012-11-21 2015-06-09 Infineon Technologies Austria Ag Method for manufacturing a semiconductor device
US9437440B2 (en) * 2012-11-21 2016-09-06 Infineon Technologies Dresden Gmbh Method for manufacturing a semiconductor device
TW201442253A (zh) * 2013-04-19 2014-11-01 Economic Semiconductor Corp 半導體裝置及其終端區結構
US9496382B2 (en) * 2013-11-21 2016-11-15 Chengdu Monolithic Power Systems Co., Ltd. Field effect transistor, termination structure and associated method for manufacturing
CN103887286A (zh) * 2013-11-29 2014-06-25 杭州恩能科技有限公司 一种具有提高抗浪涌电流能力的半导体装置
JP6277693B2 (ja) * 2013-11-29 2018-02-14 三菱電機株式会社 半導体装置
US10395970B2 (en) 2013-12-05 2019-08-27 Vishay-Siliconix Dual trench structure
US9178015B2 (en) * 2014-01-10 2015-11-03 Vishay General Semiconductor Llc Trench MOS device having a termination structure with multiple field-relaxation trenches for high voltage applications
EP2945192A1 (en) 2014-05-14 2015-11-18 Nxp B.V. Semiconductive device and associated method of manufacture
CN105448710A (zh) * 2014-06-06 2016-03-30 北大方正集团有限公司 一种肖特基二极管的制造方法
MY185098A (en) * 2014-08-29 2021-04-30 Mimos Berhad A method for manufacturing a large schottky diode
CN105529371A (zh) * 2014-09-29 2016-04-27 无锡华润华晶微电子有限公司 一种沟槽肖特基二极管及制作方法
CN104538299B (zh) * 2014-12-09 2017-06-06 上海华虹宏力半导体制造有限公司 沟槽超级势垒整流器的制造方法
CN104617147B (zh) * 2015-01-23 2019-02-26 无锡同方微电子有限公司 一种沟槽mosfet结构及其制作方法
DE102015204137A1 (de) * 2015-03-09 2016-09-15 Robert Bosch Gmbh Halbleitervorrichtung mit einer Trench-Schottky-Barrier-Schottky-Diode
CN106816478B (zh) * 2015-12-01 2019-09-13 敦南科技股份有限公司 二极管元件及其制造方法
CN105957884A (zh) * 2016-06-24 2016-09-21 上海格瑞宝电子有限公司 一种分栅栅极沟槽结构和沟槽肖特基二极管及其制备方法
CN107591318B (zh) * 2016-07-07 2020-08-07 北大方正集团有限公司 沟槽肖特基器件的制作方法
US10388801B1 (en) * 2018-01-30 2019-08-20 Semiconductor Components Industries, Llc Trench semiconductor device having shaped gate dielectric and gate electrode structures and method
CN108461550A (zh) * 2018-02-23 2018-08-28 深圳市威兆半导体有限公司 一种肖特基二极管设计和制作方法
JP7165322B2 (ja) * 2018-03-30 2022-11-04 Tdk株式会社 ショットキーバリアダイオード
CN111092113B (zh) * 2018-10-24 2023-06-02 力士科技股份有限公司 金氧半场效应晶体管的终端区结构及其制造方法
CN109713046A (zh) * 2018-12-21 2019-05-03 福建安特微电子有限公司 一种沟槽肖特基二极管及其制造方法
CN110112222A (zh) * 2019-06-10 2019-08-09 吉林麦吉柯半导体有限公司 一种沟槽肖特基二极管及制作方法
TWI743818B (zh) * 2020-06-02 2021-10-21 台灣半導體股份有限公司 具有多保護環結構之蕭特基二極體
US11677023B2 (en) * 2021-05-04 2023-06-13 Infineon Technologies Austria Ag Semiconductor device
CN113594264B (zh) * 2021-07-26 2022-07-22 弘大芯源(深圳)半导体有限公司 一种带凹槽结构的肖特基二极管

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040007723A1 (en) * 2002-07-11 2004-01-15 International Rectifier Corp. Trench schottky barrier diode
US20070264809A1 (en) * 2006-03-07 2007-11-15 International Rectifier Corporation Process for manufacture of trench schottky
US20070290234A1 (en) * 2006-06-16 2007-12-20 Chip Integration Tech. Co., Ltd. High switching speed two mask schottky diode with high field breakdown

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5365102A (en) * 1993-07-06 1994-11-15 North Carolina State University Schottky barrier rectifier with MOS trench
JP3287269B2 (ja) * 1997-06-02 2002-06-04 富士電機株式会社 ダイオードとその製造方法
US7973381B2 (en) * 2003-09-08 2011-07-05 International Rectifier Corporation Thick field oxide termination for trench schottky device
US7078780B2 (en) * 2004-04-19 2006-07-18 Shye-Lin Wu Schottky barrier diode and method of making the same
US7816732B2 (en) * 2008-06-23 2010-10-19 Force Mos Technology Co., Ltd. Integrated trench MOSFET and Schottky rectifier with trench contact structure
US8426913B2 (en) * 2008-06-23 2013-04-23 Force Mos Technology Co., Ltd. Integrated trench MOSFET with trench Schottky rectifier
TWI396240B (zh) * 2009-05-08 2013-05-11 Anpec Electronics Corp 製造功率半導體元件的方法
CN101609801B (zh) * 2009-07-03 2011-05-25 英属维京群岛商节能元件股份有限公司 沟槽式肖特基二极管及其制作方法
CN101699616B (zh) * 2009-10-23 2011-11-16 英属维京群岛商节能元件股份有限公司 沟道式mos p-n 结肖特基二极管结构及其制作方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20040007723A1 (en) * 2002-07-11 2004-01-15 International Rectifier Corp. Trench schottky barrier diode
US20070264809A1 (en) * 2006-03-07 2007-11-15 International Rectifier Corporation Process for manufacture of trench schottky
US20070290234A1 (en) * 2006-06-16 2007-12-20 Chip Integration Tech. Co., Ltd. High switching speed two mask schottky diode with high field breakdown

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Publication number Publication date
US8581360B2 (en) 2013-11-12
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