CN106816478B - 二极管元件及其制造方法 - Google Patents
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Abstract
本发明公开了一种二极管元件及其制造方法。二极管元件包括基板、位于基板上的磊晶层、沟槽式栅极结构、肖特基二极管结构及终端结构。磊晶层定义一主动区及一终止区。肖特基二极管结构与沟槽式栅极结构皆位于主动区，而终端结构位于终止区。终端结构包括终端沟槽、终端绝缘层、第一间隙壁、第二间隙壁及第一掺杂区。终端沟槽形成于磊晶层中。终端绝缘层顺形地覆盖于终端沟槽的内壁面。第一间隙壁与第二间隙壁分别位于终端沟槽的两侧壁面。第一掺杂区形成于终止区，并位于终端结构下方，其中第一掺杂区与磊晶层具有相反的导电型。本发明可改变电场分布，从而提高肖特基二极管的反向崩溃电压，并降低反向漏电流。
Description
技术领域
本发明是关于一种半导体元件及其制造方法，且特别涉及一种用于整流的沟槽式肖特基二极管元件及其制造方法。
背景技术
不同于一般的PN二极管，肖特基二极管(Schottky diode)是利用金属与半导体接合时所产生的肖特基能障(Schottky barrier)，来产生整流的效果。并且，肖特基二极管具有较低的导通电压降，以及较高的切换速度。除此之外，肖特基二极管能承载较大的顺向电流，并阻挡反向偏压电流。因此，肖特基二极管系为一种低功耗、大电流及超高速的半导体器件。
因此，肖特基二极管(Schottky diode)是一种重要的功率元件，目前已被广泛地应用在电源供应器的开关、马达控制、通信元件的切换、工厂自动化设备、电子自动化以及其他高速电源交换式应用，做为输出整流二极管之用。
然而，肖特基二极管的反向崩溃电压(reverse breakdown voltage)较低，且在被施加反向偏压时，肖特基二极管具有较大的漏电流。当反向偏压大于肖特基二极管的反向崩溃电压时，逆向电流会通过肖特基二极管，并有可能导致肖特基二极管因过热而烧毁。另外，肖特基二极管的工艺复杂度较高，制作成本也较高。
发明内容
本发明提供一种二极管结构及其制造方法，用以提高肖特基二极管的反向崩溃电压，并降低肖特基二极管的反向漏电流。由于肖特基二极管的反向崩溃电压提高，可选用具有较低能障的肖特基金属，以更进一步降低肖特基二极管的导通电压。
本发明其中一实施例提供一种二极管元件，其包括基板、磊晶层、沟槽式栅极结构、肖特基二极管结构及终端结构。磊晶层设置于基板上，其中磊晶层定义一主动区及一邻近所述主动区的终止区。肖特基二极管结构与沟槽式栅极结构皆位于主动区，而终端结构位于终止区。终端结构包括终端沟槽、终端绝缘层、第一间隙壁、第二间隙壁及第一掺杂区。终端沟槽形成于磊晶层中，其中终端沟槽的内壁面具有一靠近主动区的第一侧壁面及一与第一侧壁面相对并远离主动区的第二侧壁面。终端绝缘层顺形地覆盖于终端沟槽的内壁面。第一间隙壁位于终端沟槽内，并叠设于终端绝缘层上，其中第一间隙壁紧靠第一侧壁面。第二间隙壁位于终端沟槽内，并叠设于终端绝缘层上，其中第二间隙壁紧靠第二侧壁面。第一掺杂区形成于终止区，并位于终端结构下方，其中第一掺杂区与磊晶层具有相反的导电型。
本发明另一实施例提供一种二极管元件的制造方法，其包括：提供一基板；形成一磊晶层于所述基板上，其中所述磊晶层定义一主动区以及一位于所述主动区外围的终止区；执行一蚀刻步骤，以在磊晶层中形成一位于主动区的沟槽及一位于终止区的终端沟槽，其中终端沟槽的宽度大于沟槽的宽度，且沟槽于主动区中定义出至少一平台，其中终端沟槽的内壁面包括底表面、第一侧壁面及与第一侧壁面相对的第二侧壁面；执行第一掺杂步骤于磊晶层，以在邻近终端沟槽下方的磊晶层中形成一掺杂区，其中掺杂区与磊晶层具有相反的导电型；形成一介电层，以覆盖沟槽的内壁面，平台的顶面以及终端沟槽的内壁面，其中终端沟槽的内壁面包括一底表面及两侧壁面；形成一栅极于沟槽内，并在终端沟槽的第一侧壁面与第二侧壁面上分别形成一第一侧壁间隔结构及一第二侧壁间隔结构；形成一硬质掩膜层覆盖所述主动区，以及部分第一侧壁间隔结构；执行一第二热氧化工艺，以在所述终端沟槽底部形成一底部氧化层，并扩大掺杂区的范围而形成一第一掺杂区，其中所述底部氧化层的厚度由中间朝两端的方向递减；移除硬质掩膜层以及位于平台顶面上的部分介电层，以分别于沟槽与终端沟槽中形成一栅极介电层及一终端绝缘层；以及形成一金属层于主动区，其中金属层电性连接栅极，并接触所述平台的顶面，以形成肖特基接触。
综上所述，本发明所提供的二极管元件及其制造方法，通过在终端沟槽下方的磊晶层中形成一具有和磊晶层的导电型相反的掺杂区，可改变电场分布，从而提高肖特基二极管的反向崩溃电压，并降低反向漏电流。
为让本发明的上述特征和优点能更明显易懂，下文特举较佳实施例，并配合所附图式，作详细说明如下。
附图说明
图1A绘示本发明实施例的二极管元件的剖面示意图。
图1B绘示图1A中在终端结构的局部放大图。
图2绘示本发明实施例的二极管元件的制造方法的流程图。
图3A至3K分别绘示本发明一实施例的二极管元件在各步骤中的剖面示意图。
其中，附图标记说明如下：
二极管元件 1
基板 100
上表面 100a
背面 100b
主动区 AR
终止区 TR
磊晶层 110
终端结构 12
终端沟槽 120
第一侧壁面 S1
第二侧壁面 S2
底表面 S3
第一掺杂区 121
终端绝缘层 122
侧壁氧化层 122a、122b
底部氧化层 122c
第一厚度 t1
第二厚度 t2
下表面 122s
第一间隙壁 123
第一半导体层 123a
第一绝缘层 123b
第二间隙壁 124
第二半导体层 124a
第二绝缘层 124b
终端平台 125
沟槽式栅极结构 13
沟槽 130
栅极介电层 131
栅极 132
肖特基二极管结构 14
平台 141
金属层 142
第二掺杂区 140
第一接触垫 15
第二接触垫 16
终端沟槽宽度 W1
沟槽宽度 W2
重叠长度 L
终端沟槽深度 d1
沟槽深度 d2
掩膜层 20
遮罩图案层 20’
氧化层 30
掺杂区 121’
介电层 40
第一侧壁间隔结构 50a
第二侧壁间隔结构 50b
硬质掩膜层 60
流程步骤 S100～S109
具体实施方式
图1绘示本发明一实施例的二极管元件的剖面示意图。本发明实施例的二极管元件1包括基板100、磊晶层110、终端结构12、沟槽式栅极结构13、肖特基二极管结构14、第一接触垫15以及第二接触垫16。
在图1中，基板100为半导体基板，并具有高浓度的第一型导电性杂质，而形成第一重掺杂区。第一重掺杂区可分布于基板100的局部区域或是分布于整个基板100中。在本实施例的第一重掺杂区是分布于整个基板100内，但仅用于举例而非用以限制本发明。
前述的第一型导电性杂质可以是N型或P型导电性杂质。假设基板100 为硅基材，N型导电性杂质为五价元素离子，例如磷离子或砷离子，而P型导电性杂质为三价元素离子，例如硼离子、铝离子或镓离子。
另外，基板100具有一上表面100a及一与所述上表面100a相反的背面 100b。磊晶层(epitaxial layer)110位于基板100的上表面100a上，并具有低浓度的第一型导电性杂质。在本实施例中，基板100为高浓度的N型掺杂(N+)，而磊晶层110则为低浓度的N型掺杂(N-)。另外，在本实施例中，磊晶层110 被定义出一主动区AR以及一与主动区AR相邻的终止区(termination area)TR。进一步而言，终止区TR是位于主动区AR的外围。
沟槽式栅极结构13与肖特基二极管结构14是位于主动区AR内，而终端结构12是位于终止区TR内。详细而言，终端结构12包括终端沟槽120、终端绝缘层122、第一间隙壁123、第二间隙壁124及第一掺杂区121。
终端沟槽120形成于磊晶层110中，且终端沟槽120的宽度介于15μm 至40μm之间，深度则介于1μm至5μm之间。另外，由于终端沟槽120是由磊晶层110表面凹陷而形成，从而在终止区TR内定义出至少一终端平台125。
另外，终端沟槽120的内壁面包括较靠近主动区AR的第一侧壁面S1 及较远离主动区AR的第二侧壁面S2，其中第一侧壁面S1与第二侧壁面S2 相对。
第一掺杂区121位于终端沟槽120下方的磊晶层110内，进一步而言，第一掺杂区121是紧邻于终端沟槽120的底部。第一掺杂区121和磊晶层110 具有相反的导电型，以提高二极管元件1的反向崩溃电压。详细而言，在终端沟槽120下方形成具有和磊晶层110相反导电型的第一掺杂区121，可改变电场分布，增加电场展开的幅度，从而提高二极管元件1的反向崩溃电压。经实际模拟测试，第一掺杂区121可使二极管元件1的反向崩溃电压提升10％。在一实施例中，磊晶层110是掺杂n型导电型杂质，第一掺杂区121是掺杂 p型导电型杂质。
终端绝缘层122顺形地覆盖于终端沟槽120的内壁面，以及终端平台125 的顶面(也就是位于终止区TR内的磊晶层110的表面)。覆盖于终端沟槽120 内壁面的部分终端绝缘层122和终端沟槽120具有大致相符的轮廓。在一实施例中，终端绝缘层122为氧化层，例如：氧化硅层。
请参照图1B，显示图1A中的终端结构的局部放大图。在本实施例中，终端绝缘层122可以是通过两阶段的热氧化工艺所形成的热氧化层。前述经由两阶段热氧化工艺所形成的终端绝缘层122包括位于终端沟槽120的第一侧壁面S1及第二侧壁面S2上的侧壁氧化层122a、122b，以及位于终端沟槽 120底部的底部氧化层122c。制备终端结构12的详细流程将于后文中描述，在此并不赘述。
请参照图1B，显示图1A的区域A的局部放大图。需特别说明的是，形成于终端沟槽120底部的底部氧化层122c的厚度并不一致。详细而言，在一实施例中，靠近第一侧壁面S1与靠近第二侧壁面S2的底部氧化层122c具有第一厚度t1，而位于终端沟槽120中央的底部氧化层122c具有第二厚度t2，其中第一厚度t1是小于第二厚度t2。更进一步而言，底部氧化层122c的厚度是由中间朝两端的方向递减。另外，底部氧化层122c的下表面122s为一曲面。
请再参照图1A，第一间隙壁123与第二间隙壁124皆位于终端沟槽120 内，并堆迭于终端绝缘层122上。另外，第一间隙壁123与第二间隙壁124 是分别紧靠第一侧壁面S1与第二侧壁面S2而相对设置。因此，第一间隙壁 123较靠近主动区AR，而第二间隙壁124较远离主动区AR。
在本实施例中，第一间隙壁123具有一第一半导体层123a以及形成于第一半导体层123a表面的第一绝缘层123b。另外，须说明的是，在本实施例中，第一绝缘层123b为第一半导体层123a被氧化之后所形成的氧化物。也就是说，若第一半导体层123a是多晶硅层，第一绝缘层123b为氧化硅层，且第一绝缘层123b可通过热氧化工艺形成于第一半导体层123a表面。但在另一实施例中，第一绝缘层123b也可能是以其他工艺方式所制备的介电材料，本发明中并不限制。在其他实施例中，第一间隙壁123也可以只具有第一半导体层123a。
请配合参照图1B，值得注意的是，在本实施例中，第一间隙壁123的第一绝缘层123b仅形成于第一半导体层123a的局部表面。具体而言，第一绝缘层123b只形成在靠近底部氧化层122c的区域。
和第一间隙壁123相似，第二间隙壁124也具有第二半导体层124a以及形成于第二半导体层124a表面的第二绝缘层124b。并且，第二绝缘层124b 可以是由第二半导体层124a氧化而形成的氧化物层。第二间隙壁124和第一间隙壁123不同的地方在于，第二绝缘层124b完全覆盖第二半导体层124a 的表面。
请再参照图1A，沟槽式栅极结构13包括至少一沟槽130、一栅极介电层131及一栅极132。
详细而言，沟槽130形成于磊晶层110中，并在主动区AR内定义出至少一平台141。在本实施例中，沟槽130的宽度小于终端沟槽120的宽度，且沟槽130的深度小于终端沟槽120的深度。
栅极介电层131顺形地形成于沟槽130的内壁面，并和沟槽130具有大致相符的轮廓。构成栅极介电层131的材料，可根据工艺条件以及实际需求选择氧化物、氮化物或其他绝缘材料，其例如氧化硅、氧化铝或氮化硅等。栅极132填满沟槽130，并通过栅极介电层131与磊晶层110电性绝缘。在本实施例中，栅极132为具有重掺杂的多晶硅层。
肖特基二极管结构14包括上述的平台141、金属层142以及第二掺杂区140。第二掺杂区140形成于平台141的顶部区域，也就是形成于磊晶层110中，并围绕沟槽130。第二掺杂区140与磊晶层110具有相反的导电型。也就是说，磊晶层110被掺杂n型导电型杂质，则第二掺杂区140 会被掺杂p型导电型杂质。在一实施例中，第二掺杂区140的掺杂剂量(Dose) 约介于1012至1014cm-2。另外，在部分实施例中，也可以不在平台141顶部形成第二掺杂区140。
金属层142形成于磊晶层110上，并电性连接于栅极132。进一步而言，金属层142会接触栅极132以建立电性连接，并接触位于平台141的顶面，以形成肖特基接触(schottkycontact)。在一实施例中，金属层142可选自由钛、铂、钨、镍、铬、钼、锡及其金属硅化物所组成的群组其中的一种。
第一接触垫15形成于肖特基二极管结构14与沟槽式栅极结构13上，以做为二极管元件1的阳极。详细而言，第一接触垫15是形成于金属层142 上。另外，第一接触垫15由主动区AR延伸至终止区TR内的终端沟槽120 内，并覆盖第一间隙壁123与部分终端绝缘层122。
须说明的是，由于在第一间隙壁123中，第一半导体层123a只有局部被第一绝缘层123b所覆盖，因此第一接触垫15也会电性连接第一间隙壁123 中的第一半导体层123a。据此，当施加反向偏压时，由于第一接触垫15与第一半导体层123a电性连接，可舒缓位于终端沟槽120边角(corner)的电场强度，而有助于提高反向崩溃电压，并提高元件可靠度(relibility)。
另外，第一接触垫15与底部氧化层122c的重叠长度L至少大于终端沟槽宽度W1的1/5。在一较佳实施例中，第一接触垫15与底部氧化层122c 的重叠长度L大约10μm至20μm，而终端沟槽宽度W1大约15μm至40μm。第二接触垫16形成于基板100的背面，以作为二极管元件1的阴极。
请参照图2，图2绘示本发明实施例的二极管元件制造方法的流程图。另外，配合参照图3A至图3K，分别绘示本发明一实施例的二极管元件在各步骤中的剖面示意图。
首先，在步骤S100中，提供一基板。接着，在步骤S101中，形成磊晶层(epitaxiallayer)于基板上。请配合参照请配合参照图3A。图3A中绘示基板100，并且于基板100上已形成一磊晶层(epitaxial layer)110，其中基板100 例如为硅基板(silicon substrate)，其具有高掺杂剂量，以和电极层之间形成欧姆接触(ohmic contact)。
磊晶层110和基板100具有相同的导电型，但磊晶层110的掺杂剂量小于基板100的掺杂剂量。另外，在磊晶层110上定义出一主动区AR以及一位于主动区AR外围的终止区TR。
请参照图2，接着，在步骤S102中，执行蚀刻步骤，以在磊晶层中形成一位于主动区的沟槽及一位于终止区的终端沟槽，其中终端沟槽的宽度大于沟槽的宽度，且沟槽于主动区中定义出至少一平台。
请先参照图3B至图3C，显示步骤S102的详细流程。如图3B所示，在本实施例中，在执行蚀刻步骤之前，会先形成掩膜层20于磊晶层110上，其中掩膜层20为二氧化硅层。
在经过黄光微影工艺后，前述的掩膜层20被图案化，而在磊晶层110 上形成一遮罩图案层20’。遮罩图案层20’具有多个开口(未标号)，以分别定义出沟槽130及终端沟槽120的位置及尺寸(dimension)。随后，如图3C所示，执行蚀刻步骤，在磊晶层110中形成一位于主动区AR的沟槽130及一位于终止区TR的终端沟槽120。终端沟槽120的宽度W1大于沟槽130的宽度 W2，且终端沟槽120的深度d1大于沟槽130的深度d2。如前所述，沟槽130 在主动区AR定义出多个平台141，而终端沟槽120在终止区TR定义出终端平台125。
需特别说明的是，终端沟槽120的内壁面包括较靠近主动区AR的第一侧壁面S1、较远离主动区AR的第二侧壁面S2以及底表面S3，其中底表面 S3连接于第一侧壁面S1与第二侧壁面S2之间。
请再参照图2，在步骤S103中，执行第一掺杂步骤于磊晶层，以在邻近终端沟槽下方的磊晶层中形成一掺杂区，其中掺杂区与磊晶层具有相反的导电型。
请参照图3D，在本实施例中，在执行步骤S102之后，并于执行步骤S103 之前，形成一氧化层30，以填满沟槽130，并在终端沟槽120的第一侧壁面 S1与第二侧壁面S2形成间隔物。前述的氧化层30可以是以四氧乙基硅烷 (TEOS)所形成的TEOS氧化层。
具体而言，会先毯覆式地形成TEOS氧化层于平台141、沟槽130的内壁面、终端平台125以及终端沟槽120的内壁面。之后，再以回蚀方式去除部分TEOS氧化层，以暴露出终端沟槽120的底表面S3。
随后，执行第一掺杂步骤，以在终端沟槽120下方形成掺杂区121’，其中掺杂区121’和磊晶层110具有相反的导电型。
在本实施例中，是利用离子布植工艺来对终端沟槽120的底表面S3下方的磊晶层110进行掺杂。须说明的是，在离子布植工艺中，氧化层30与遮罩图案层20’可共同作为离子布植罩幂。进一步而言，预先在终端沟槽120 的第一侧壁面S1与第二侧壁面S2所形成的氧化层30，可避免在离子布植工艺中，掺杂物由终端沟槽120的第一侧壁面S1进入主动区AR内，而影响最终的二极管元件的表现(performance)。随后，将氧化层30与遮罩图案层20’完全去除。
请配合参照图2。在步骤S104中，执行第一热氧化工艺，形成介电层，以覆盖沟槽的内壁面，平台的顶面以及终端沟槽的内壁面。接着，在步骤S105 中，形成一栅极于沟槽内，并在终端沟槽的第一侧壁面与第二侧壁面上分别形成一第一侧壁间隔结构及一第二侧壁间隔结构。
如图3E所示，介电层40顺形地覆盖平台141的顶面、沟槽130的内壁面、终端沟槽120的内壁面以及终端平台125的顶面。前述的介电层40可以是氧化层，并通过热氧化工艺(thermal oxidation process)来形成。在一实施例中，介电层40的厚度介于20nm至500nm之间。
需特别说明的是，在去除氧化层30与遮罩图案层20’之后，本发明实施例所提供的制造方法可还包括在形成介电层40之前，先形成一牺牲氧化层于沟槽130的内壁面之后，再将牺牲氧化层移除，以降低沟槽130的内壁面的缺陷。
接着，毯覆式地形成一重掺杂半导体层，以填满沟槽130，并覆盖平台 141顶面、终端平台125的顶面以及终端沟槽120的内壁面(图未示)。形成重掺杂半导体层的方式可以利用任何已知的技术手段，本发明并不限制。接着，如图3E所示，在回蚀去除位于平台141顶面、终端平台125的顶面以及终端沟槽120的底表面S3的部分重掺杂半导体层后，剩下位于沟槽130内的重掺杂半导体层形成栅极132，而覆盖在终端沟槽120的第一侧壁面S1与第二侧壁面S2的重掺杂半导体层则分别形成第一侧壁间隔结构50a与第二侧壁间隔结构50b。
请再参照图2，在步骤S106中，形成一硬质掩膜层覆盖主动区，以及部分第一侧壁间隔结构。请参照图3F，硬质掩膜层60覆盖主动区AR，并由主动区AR延伸至终止区TR内，以覆盖部分第一侧壁间隔结构50a。硬质掩膜层60可用来保护栅极132以及第一侧壁间隔结构50a，以免在后续的热氧化工艺中，栅极132与第一侧壁间隔结构50a的表面被完全氧化。在一实施例中，构成硬质掩膜层60的材料可以是氮化硅层。
请继续参照图2。在步骤S107中，执行一第二热氧化工艺，以在所述终端沟槽底部形成底部氧化层，及扩大掺杂区的范围而形成一第一掺杂区，其中底部氧化层的厚度由中间朝两端的方向递减。
请参照图3G，详细而言，在执行第二热氧化工艺时，原本形成在终端沟槽120的底表面S3上，且未被第一侧壁间隔结构50a与第二侧壁间隔结构 50b覆盖的部分介电层40的厚度会在热氧化工艺中持续增加，而被第一侧壁间隔结构50a与第二侧壁间隔结构50b覆盖的部分介电层40的厚度大致上不会有太大变化。因此，底部氧化层122c的厚度是由中间朝两端的方向递减。
更进一步而言，靠近第一侧壁面S1与靠近第二侧壁面S2的底部氧化层 122c具有第一厚度t1，而位于终端沟槽120中央的底部氧化层122c具有第二厚度t2，其中第一厚度t1会小于第二厚度t2。另外，底部氧化层122c的下表面122s为一曲面，如图1B所示。
另外，对于第一侧壁间隔结构50a而言，没有被硬质掩膜层60覆盖的部分表面，也就是靠近终端沟槽120底部的表面会在第二热氧化工艺中被氧化，从而形成如图3G 所示的第一间隙壁123。相似地，在第二热氧化工艺中，未被硬质掩膜层60覆盖的第二侧壁间隔结构50b的表面会被氧化，以形成如图3G 所示的第二间隙壁124。另外，在终端平台125上的介电层40的厚度也会在第二热氧化工艺中增加。
此外，在执行第二热氧化工艺时，掺杂区121’内的杂质会在磊晶层110 内朝基板100的方向扩散，最后形成一第一掺杂区121。由于第一掺杂区121 与磊晶层110具有相反的导电型，因此会在磊晶层110内形成PN接面，从而产生空乏区，以改变二极管元件1的电场分布，提高二极管元件的反向崩溃电压。请继续参照图2，在步骤S108中，移除硬质掩膜层以及位于平台顶面上的部分介电层。请配合参照图3H，移除硬质掩膜层60以及位于平台顶面上的部分介电层40之后，于沟槽130内形成栅极介电层131，并在终端沟槽120内形成终端绝缘层122，其中终端绝缘层122包括位于终端沟槽120 的第一侧壁面S1及第二侧壁面S2上的侧壁氧化层122a、122b，以及位于终端沟槽120底部的底部氧化层122c。在一实施例中，底部氧化层122c靠近第一侧壁面S1的第一厚度t1约介于20nm至500nm之间，而底部氧化层 122c在中间部分的第二厚度t2可介于350nm至2000nm之间。
接着，请配合参照图3I，本发明实施例的二极管元件的制造方法可还包括执行一第二掺杂步骤，以在平台141顶部形成一第二掺杂区140，其中第二掺杂区与磊晶层具有相反的导电型。详细而言，可通过离子布植工艺对平台141顶部区域进行掺杂，之后再通过一热驱入(drive in)工艺，使掺杂的杂质扩散而形成第二掺杂区140。前述的热驱入(drivein)工艺是在氮气下升温至 800℃以上，维持30至60分钟，以促使杂质扩散。在其他实施例中，第二掺杂步骤可以被省略。第二掺杂区140的掺杂剂量(Dose)大约介于1012至 1014cm-2。
请再参照图2，在步骤S109中，形成一金属层于主动区，其中金属层电性连接沟槽内的栅极，并接触平台的顶面，以形成肖特基接触。请参照图3J，金属层142形成于主动区AR，并通过与栅极132的顶面接触，以建立电性连结。详细而言，金属层142与栅极132是形成欧姆接触(ohmic contact)。
另外，金属层142接触平台141的底面，形成肖特基接触。构成金属层 142的材料可以选自由钛、铂、钨、镍、铬、钼、锡及其金属硅化物所组成的群组其中的一种。
在一实施例中，是先毯覆式地将金属材料层形成于磊晶层110的整个表面上，再通过蚀刻方式，去除位于终止区TR内的金属材料层，以形成覆盖于主动区AR的金属层142。在另一实施例中，在将金属材料层形成于磊晶层110的整个表面之后，执行硅化工艺(silicidation process)，以使金属材料层与平台141反应而形成金属硅化物。之后，再以选择性蚀刻手段，去除未反应的金属材料层。
接着，请参照图3K，本发明实施例的二极管元件的制造方法还包括形成第一接触垫15于金属层142上，并且第一接触垫15电性连接于金属层142，以及形成一第二接触垫16于基板100的背面。
形成第一接触垫15与第二接触垫16的方式可采用已知的任何技术手段，例如沉积、微影及蚀刻步骤，本发明并不限制。第一接触垫15与与底部氧化层122c的重叠长度L至少大于终端沟槽宽度W1的1/5。
须说明的是，由于在第一间隙壁123中，第一半导体层123a只有局部被第一绝缘层123b所覆盖，因此第一接触垫15也会电性连接第一间隙壁123 中的第一半导体层123a。据此，当施加反向偏压时，由于第一接触垫15与第一半导体层123a电性连接，可舒缓位于终端沟槽120边角(corner)的电场强度，而有助于提高反向崩溃电压，并提高元件可靠度(relibility)。
综上所述，本发明所提供的二极管元件及其制造方法，通过在终端沟槽下方的磊晶层中形成一具有和磊晶层的导电型相反的掺杂区，可改变电场分布，从而提高肖特基二极管的反向崩溃电压，并降低反向漏电流。由于反向漏电流降低，在肖特基二极管结构中，金属层可以选择具有更低导通电阻的材料。除此之外，终端绝缘层是通过两阶段的热氧化工艺形成，因此较为致密，且具有较佳的品质。
虽然本发明的实施例已公开如上，然本发明并不受限于上述实施例，任何所属技术领域中具有通常知识者，在不脱离本发明所公开的范围内，当可作些许的更动与调整，因此本发明的保护范围应当以后附的权利要求所界的范围为准。
Claims (19)
1.一种二极管元件，其特征在于：
一基板；
一磊晶层，设置于所述基板上，其中所述磊晶层定义一主动区及一邻近所述主动区的终止区；
一沟槽式栅极结构，位于所述主动区；
一肖特基二极管结构，位于所述主动区；以及
一终端结构，位于所述终止区，其中所述终端结构包括：
一终端沟槽，形成于所述磊晶层中，其中所述终端沟槽的内壁面包括一靠近所述主动区的第一侧壁面及一与所述第一侧壁面相对并远离所述主动区的第二侧壁面；
一终端绝缘层，顺形地覆盖于所述终端沟槽的内壁面，所述终端绝缘层包括两个分别位于所述第一侧壁面及所述第二侧壁面上的侧壁氧化层；
一第一间隙壁，位于所述终端沟槽内，并叠设于其中一所述侧壁氧化层上，其中所述第一间隙壁紧靠所述第一侧壁面，其中，所述第一间隙壁包括一第一半导体层及一第一绝缘层，所述第一半导体层的下半部具有一缺口，且所述第一绝缘层填入所述缺口内；
一第二间隙壁，位于所述终端沟槽内，并叠设于另一所述侧壁氧化层上，其中所述第二间隙壁紧靠所述第二侧壁面；及
一第一掺杂区，位于所述终端沟槽下方的磊晶层内，其中所述第一掺杂区与所述磊晶层具有相反的导电型，所述第一掺杂区的范围由所述终端沟槽的中央朝所述第一侧壁面延伸至超过所述第一间隙壁与其中一所述侧壁氧化层的一交界面。
2.如权利要求1所述的二极管元件，其中所述终端绝缘层具有一位于所述终端沟槽底部的一底部氧化层，其中靠近所述第一侧壁面或所述第二侧壁面的所述底部氧化层的厚度小于位于终端沟槽的中央的底部氧化层的厚度。
3.如权利要求1所述的二极管元件，其中所述终端绝缘层具有一位于所述终端沟槽底部的一底部氧化层，其中所述底部氧化层的厚度由中间朝两端的方向渐减。
4.如权利要求1所述的二极管元件，其中所述终端绝缘层具有一位于所述终端沟槽底部的一底部氧化层，其中所述底部氧化层的下表面为曲面。
5.如权利要求2、3或4所述的二极管元件，其中，更包括一设置于所述肖特基二极管结构与所述沟槽式栅极上的第一接触垫，所述第一接触垫与所述底部氧化层的重叠长度至少大于所述终端沟槽宽度的1/5。
6.如权利要求1所述的二极管元件，其中所述第一间隙壁包括一第一半导体层及形成于所述第一半导体层表面的一第一绝缘层，其中所述第一绝缘层位于所述第一半导体层的部分表面。
7.如权利要求1所述的二极管元件，其中所述第二间隙壁包括一第二半导体层及形成于所述第二半导体层表面的一第二绝缘层，其中所述第二绝缘层完全覆盖所述第二半导体层的表面。
8.如权利要求1所述的二极管元件，其中所述沟槽式栅极结构包括：
至少一沟槽，其中所述沟槽形成于所述磊晶层中；
一栅极介电层，顺形地形成于所述沟槽的内壁面；以及
一导电层，填满所述沟槽，并通过所述栅极介电层与所述磊晶层电性绝缘。
9.如权利要求8所述的二极管元件，其中所述沟槽的宽度小于所述终端沟槽的宽度，且所述沟槽的深度小于所述终端沟槽的深度。
10.如权利要求8所述的二极管元件，其中所述肖特基二极管结构包括：
一平台，所述平台由形成于所述磊晶层内的所述沟槽所定义；
一第二掺杂区，形成于所述平台的顶部区域，其中所述第二掺杂区与所述磊晶层具有相反的导电型；以及
一金属层，形成于所述磊晶层上，其中所述金属层电性连接于所述导电层，并接触所述平台的顶面，以形成肖特基接触。
11.如权利要求10所述的二极管元件，其中所述金属层选自由钛、铂、钨、镍、铬、钼、锡及其金属硅化物所组成的群组其中的一种。
12.如权利要求1所述的二极管元件，还包括；
一第一接触垫，形成于所述肖特基二极管结构与所述沟槽式栅极结构上，其中所述第一接触垫由所述主动区延伸至所述终止区，并覆盖于所述第一间隙壁与部分所述终端绝缘层；
一第二接触垫，设置于所述基板的背面。
13.一种二极管元件的制造方法，其特征在于：
提供一基板；
形成一磊晶层于所述基板上，其中所述磊晶层定义一主动区以及一位于所述主动区外围的终止区；
执行一蚀刻步骤，以在所述磊晶层中形成一位于所述主动区的沟槽及一位于所述终止区的终端沟槽，其中所述终端沟槽的宽度大于所述沟槽的宽度，且所述沟槽于所述主动区中定义出至少一平台，其中所述终端沟槽的内壁面包括一底表面、一第一侧壁面及一与所述第一侧壁面相对的第二侧壁面；
执行一第一掺杂步骤于所述磊晶层，以在所述终端沟槽下方的所述磊晶层中形成一掺杂区，其中所述掺杂区与所述磊晶层具有相反的导电型；
执行一第一热氧化工艺，以形成一介电层，以覆盖所述沟槽的内壁面，所述平台的顶面以及所述终端沟槽的内壁面；
形成一栅极于沟槽内，并在终端沟槽的第一侧壁面与第二侧壁面上分别形成一第一侧壁间隔结构及一第二侧壁间隔结构；
形成一硬质掩膜层覆盖所述主动区，以及部分第一侧壁间隔结构；
执行一第二热氧化工艺，以在所述终端沟槽底部形成一底部氧化层，并扩大掺杂区的范围而形成一第一掺杂区，其中所述底部氧化层的厚度由中间朝两端的方向递减；
移除所述硬质掩膜层以及位于所述平台顶面上的部分所述介电层，以分别于所述沟槽与所述终端沟槽中形成一栅极介电层及一终端绝缘层；以及
形成一金属层于所述主动区，其中所述金属层电性连接所述栅极，并接触所述平台的顶面，以形成肖特基接触。
14.如权利要求13所述的二极管元件的制造方法，还包括：
在执行所述蚀刻步骤之前，形成一遮罩图案层于所述磊晶层上；
在执行所述蚀刻步骤之后，形成一氧化层，以填满所述沟槽，并覆盖所述第一侧壁面与所述第二侧壁面，其中所述氧化层暴露所述终端沟槽的所述底表面；
在执行所述第一掺杂步骤时，通过所述氧化层及所述遮罩图案层，对邻近所述底表面的磊晶层进行掺杂，以形成所述掺杂区；以及
在形成所述介电层之前，移除所述氧化层及所述遮罩图案层。
15.如权利要求13所述的二极管元件的制造方法，其中在执行所述第二热氧化工艺之后，所述部分第一侧壁间隔结构与部分第二侧壁间隔结构的表面被氧化，而分别形成一第一间隙壁与一第二间隙壁。
16.如权利要求13所述的二极管元件的制造方法，其中所述金属层选自由钛、铂、钨、镍、铬、钼、锡及其金属硅化物所组成的群组其中的一种。
17.如权利要求13所述的二极管元件的制造方法，还包括：
形成一第一接触垫于所述金属层上，并且所述第一接触垫电性连接于所述金属层；以及
形成一第二接触垫于所述基板的背面。
18.如权利要求17所述的二极管元件的制造方法，其中，在执行所述第二热氧化工艺之后，所述部分第一侧壁间隔结构与部分第二侧壁间隔结构的表面被氧化，而分别形成一第一间隙壁与一第二间隙壁，所述第一接触垫由所述主动区延伸至所述终止区，并覆盖于所述第一间隙壁与部分所述底部氧化层。
19.如权利要求13所述的二极管元件的制造方法，还包括：
执行一第二掺杂步骤，以在所述平台顶部形成一第二掺杂区，其中所述第二掺杂区与所述磊晶层具有相反的导电型。
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| CN102637595A (zh) * | 2011-02-15 | 2012-08-15 | 陈自雄 | 沟槽式肖特基二极管及其制作方法 |
| CN102884631A (zh) * | 2010-03-16 | 2013-01-16 | 威世通用半导体公司 | 用于高电压应用的具有改良的终端结构的沟槽dmos器件 |
| CN103180958A (zh) * | 2010-10-21 | 2013-06-26 | 威世通用半导体公司 | 用于高压应用的具有改善终端结构的沟槽dmos器件 |
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| US6426541B2 (en) * | 2000-07-20 | 2002-07-30 | Apd Semiconductor, Inc. | Schottky diode having increased forward current with improved reverse bias characteristics and method of fabrication |
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2015
- 2015-12-01 CN CN201510866262.0A patent/CN106816478B/zh not_active Expired - Fee Related
Patent Citations (3)
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