JP2002009082A - 半導体装置および半導体装置の製造方法 - Google Patents
半導体装置および半導体装置の製造方法Info
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Classifications
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/86—Types of semiconductor device ; Multistep manufacturing processes therefor controllable only by variation of the electric current supplied, or only the electric potential applied, to one or more of the electrodes carrying the current to be rectified, amplified, oscillated or switched
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- H01L29/0619—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by their shape; characterised by the shapes, relative sizes, or dispositions of the semiconductor regions ; characterised by the concentration or distribution of impurities within semiconductor regions characterised by particular constructional design considerations, e.g. for preventing surface leakage, for controlling electric field concentration or for internal isolations regions for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse biased devices by the doping profile or the shape or the arrangement of the PN junction, or with supplementary regions, e.g. junction termination extension [JTE] with a supplementary region doped oppositely to or in rectifying contact with the semiconductor containing or contacting region, e.g. guard rings with PN or Schottky junction
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Abstract
(57)【要約】
【課題】 半導体装置の逆回復特性の向上と逆漏れ電流
の低減の双方を達成する。 【解決手段】 半導体装置は、半導体基板の両面に、一
対のカソード電極およびアノード電極を有し、前記カソ
ード電極にコンタクトしている第１導電型カソード層
と、前記第１導電型カソード層に隣接し、かつカソード
層よりも低不純物濃度である第１導電型ドリフト層と、
前記第１導電型ドリフト層と前記アノード電極とがショ
ットキー接合をなしている第１積層構造と、 前記第１
導電型ドリフト層にトレンチ溝を有し、前記トレンチ溝
の底部に隣接して前記第１導電型ドリフト層に第２導電
型拡散層を有し、前記第２導電型拡散層と前記アノード
電極とが電気的に接続される第２積層構造と、を備え、
前記第１積層構造と前記第２積層構造とが並列に配置さ
れる半導体装置において、前記トレンチ溝の側壁に絶縁
膜が被着され、前記第２導電型拡散層が前記トレンチ溝
内に埋め込まれた導電性ポリシリコンにより前記アノー
ド電極と接続される。
の低減の双方を達成する。 【解決手段】 半導体装置は、半導体基板の両面に、一
対のカソード電極およびアノード電極を有し、前記カソ
ード電極にコンタクトしている第１導電型カソード層
と、前記第１導電型カソード層に隣接し、かつカソード
層よりも低不純物濃度である第１導電型ドリフト層と、
前記第１導電型ドリフト層と前記アノード電極とがショ
ットキー接合をなしている第１積層構造と、 前記第１
導電型ドリフト層にトレンチ溝を有し、前記トレンチ溝
の底部に隣接して前記第１導電型ドリフト層に第２導電
型拡散層を有し、前記第２導電型拡散層と前記アノード
電極とが電気的に接続される第２積層構造と、を備え、
前記第１積層構造と前記第２積層構造とが並列に配置さ
れる半導体装置において、前記トレンチ溝の側壁に絶縁
膜が被着され、前記第２導電型拡散層が前記トレンチ溝
内に埋め込まれた導電性ポリシリコンにより前記アノー
ド電極と接続される。
Description
【０００１】
【発明の属する技術分野】本発明は、電力用半導体整流
素子等の半導体装置に関する。
素子等の半導体装置に関する。
【０００２】
【従来の技術】現在、電力用半導体整流素子（ダイオー
ド）はインバーターを始め様々な用途に利用されてお
り、その適用範囲は、耐圧６００Ｖ程度の中電圧用から
２．５ｋＶ以上の高電圧と広い。また近年、ＩＧＢＴに
代表される高耐圧かつ大容量の用途において、低損失か
つ高い周波数で動作可能なスイッチング素子が開発さ
れ、実用に供されている。特に、大容量分野では、ＧＴ
Ｏ（Ｇａｔｅ Ｔｕｒｎ−Ｏｆｆ Ｔｈｙｒｉｓｔｏ
ｒ）のＩＧＢＴへの置き換えが進められている。それに
伴い、ダイオードにも同様の用途において、低損失かつ
高い周波数動作が可能な高速リカバリー特性が要求され
ている。さらに近年、パワーエレクトロニクス機器での
ダイオードの動作時におけるＥＭＩノイズの低減のため
に、ソフトリカバリー特性も要求されるようになってき
た。
ド）はインバーターを始め様々な用途に利用されてお
り、その適用範囲は、耐圧６００Ｖ程度の中電圧用から
２．５ｋＶ以上の高電圧と広い。また近年、ＩＧＢＴに
代表される高耐圧かつ大容量の用途において、低損失か
つ高い周波数で動作可能なスイッチング素子が開発さ
れ、実用に供されている。特に、大容量分野では、ＧＴ
Ｏ（Ｇａｔｅ Ｔｕｒｎ−Ｏｆｆ Ｔｈｙｒｉｓｔｏ
ｒ）のＩＧＢＴへの置き換えが進められている。それに
伴い、ダイオードにも同様の用途において、低損失かつ
高い周波数動作が可能な高速リカバリー特性が要求され
ている。さらに近年、パワーエレクトロニクス機器での
ダイオードの動作時におけるＥＭＩノイズの低減のため
に、ソフトリカバリー特性も要求されるようになってき
た。
【０００３】電力用半導体整流素子の代表例であるＰｉ
Ｎダイオードは、アノード電極にコンタクトしているＰ
+アノード層と、カソード電極にコンタクトしているＮ+
カソード層との間に高い耐圧を確保するために、両層よ
りも高い比抵抗のＮ-ドリフト層（ｉ層）を有する構造
を持ち、現在広く用いられている整流素子である。図６
は、このような従来型ＰｉＮダイオードの断面図であ
る。この図において、高比抵抗のＮ-ドリフト層２の一
方の面に、Ｎ+カソード層３が形成されており、カソー
ド電極５にコンタクトしている。さらに、Ｎ-ドリフト
層３の一方の面には、Ｐ+アノード層１が形成されてお
り、このＰ+アノード層１はアノード電極４にコンタク
トしている。
Ｎダイオードは、アノード電極にコンタクトしているＰ
+アノード層と、カソード電極にコンタクトしているＮ+
カソード層との間に高い耐圧を確保するために、両層よ
りも高い比抵抗のＮ-ドリフト層（ｉ層）を有する構造
を持ち、現在広く用いられている整流素子である。図６
は、このような従来型ＰｉＮダイオードの断面図であ
る。この図において、高比抵抗のＮ-ドリフト層２の一
方の面に、Ｎ+カソード層３が形成されており、カソー
ド電極５にコンタクトしている。さらに、Ｎ-ドリフト
層３の一方の面には、Ｐ+アノード層１が形成されてお
り、このＰ+アノード層１はアノード電極４にコンタク
トしている。
【０００４】ダイオードがオン状態からオフ状態にスイ
ッチするとき（逆回復時）には、過渡的に大きな逆向き
の電流がダイオードに流れる。これを逆回復電流という
が、このときダイオードに、定常的な状態よりも大きな
電気的損失が生じる。この損失を小さくすることが、ダ
イオードの特性に強く要求される。さらに、このときダ
イオード内部には、定常状態の場合に比べて高い電気的
責務が生じる。ダイオードに流れる定常電流を大きくし
たり、阻止状態の電圧を大きくすると、この電気的責務
が大きくなり、そのためダイオードが破壊することがあ
る。電力用途のダイオードにおいて高い信頼性を保証す
るためには、この逆回復耐量を、定格よりもはるかに大
きくすることが強く要求される。
ッチするとき（逆回復時）には、過渡的に大きな逆向き
の電流がダイオードに流れる。これを逆回復電流という
が、このときダイオードに、定常的な状態よりも大きな
電気的損失が生じる。この損失を小さくすることが、ダ
イオードの特性に強く要求される。さらに、このときダ
イオード内部には、定常状態の場合に比べて高い電気的
責務が生じる。ダイオードに流れる定常電流を大きくし
たり、阻止状態の電圧を大きくすると、この電気的責務
が大きくなり、そのためダイオードが破壊することがあ
る。電力用途のダイオードにおいて高い信頼性を保証す
るためには、この逆回復耐量を、定格よりもはるかに大
きくすることが強く要求される。
【０００５】現在、ＰｉＮダイオードの逆回復特性およ
び耐量を改善するための対策として、重金属拡散や電子
線照射などを用いた少数キャリアのライフタイム制御が
広く適用されている。すなわち、ライフタイムを小さく
することで、定常状態における総キャリア濃度が低減さ
れるため、逆回復中に空間電荷領域の広がりで掃き出さ
れるキャリア濃度が減少し、逆回復時間や逆回復ピーク
電流、逆回復電荷を小さくすることができる。また、ホ
ールが空間電荷領域を走り抜けることによる逆回復中の
電界強度も、そのホール濃度の減少により緩和されるた
め、電気的責務が小さくなり逆回復耐量が向上する。さ
らに同様の目的で、マージド・ＰｉＮ／ショットキー・
ダイオード（Ｍｅｒｇｅｄ ＰｉＮ／Ｓｃｈｏｔｔｋｙ
Ｄｉｏｄｅ）（以下「ＭＰＳ」と略称、米国特許第
４，６４１，１７４号明細書参照）といった、少数キャ
リアの注入効率を下げて逆回復特性を向上する構造も開
発されている。
び耐量を改善するための対策として、重金属拡散や電子
線照射などを用いた少数キャリアのライフタイム制御が
広く適用されている。すなわち、ライフタイムを小さく
することで、定常状態における総キャリア濃度が低減さ
れるため、逆回復中に空間電荷領域の広がりで掃き出さ
れるキャリア濃度が減少し、逆回復時間や逆回復ピーク
電流、逆回復電荷を小さくすることができる。また、ホ
ールが空間電荷領域を走り抜けることによる逆回復中の
電界強度も、そのホール濃度の減少により緩和されるた
め、電気的責務が小さくなり逆回復耐量が向上する。さ
らに同様の目的で、マージド・ＰｉＮ／ショットキー・
ダイオード（Ｍｅｒｇｅｄ ＰｉＮ／Ｓｃｈｏｔｔｋｙ
Ｄｉｏｄｅ）（以下「ＭＰＳ」と略称、米国特許第
４，６４１，１７４号明細書参照）といった、少数キャ
リアの注入効率を下げて逆回復特性を向上する構造も開
発されている。
【０００６】図７は、このような従来型ＭＰＳダイオー
ドの断面図である。この図において、高比抵抗のＮ-ド
リフト層２の一方の面に、Ｎ+カソード層３が形成され
ており、カソード電極５にコンタクトしている。さら
に、Ｎ-ドリフト層２の一方の面の一部には、Ｐ+アノー
ド層１が形成されており、このＰ+アノード層１はアノ
ード電極４にコンタクトしている。また、このＰ+アノ
ード層１に並列に、Ｎ-ドリフト層２とアノード電極４
とがショットキー接合７を形成している。
ドの断面図である。この図において、高比抵抗のＮ-ド
リフト層２の一方の面に、Ｎ+カソード層３が形成され
ており、カソード電極５にコンタクトしている。さら
に、Ｎ-ドリフト層２の一方の面の一部には、Ｐ+アノー
ド層１が形成されており、このＰ+アノード層１はアノ
ード電極４にコンタクトしている。また、このＰ+アノ
ード層１に並列に、Ｎ-ドリフト層２とアノード電極４
とがショットキー接合７を形成している。
【０００７】また、特開平５−２１８３８９号公報に
は、ショットキー接合とＰｉＮ構造を並列に配置するこ
とで、例えばキャリアのライフタイム制御をしなくて
も、キャリア濃度を減らすことができ、逆回復ピーク電
流や逆回復電荷を低減させて、逆回復耐量を向上させ得
ることが記載されている。また、特開平４−３２１２７
４号公報には、一導電型の半導体層表面に凹部が形成さ
れその底部および側壁部に周囲に逆導電型の半導体領域
を有し、前記半導体層とそれに接続された電極がショッ
トキー接合をなす半導体装置が記載されており、特開平
５−１１００６２号公報には、Ｎ型半導体層表面からト
レンチ溝が形成されそのトレンチ溝の底部にＰ型半導体
領域が形成され、Ｎ型半導体層表面に電極が接続され、
Ｎ型半導体層と電極がショットキー接合をなす半導体装
置が記載されている。
は、ショットキー接合とＰｉＮ構造を並列に配置するこ
とで、例えばキャリアのライフタイム制御をしなくて
も、キャリア濃度を減らすことができ、逆回復ピーク電
流や逆回復電荷を低減させて、逆回復耐量を向上させ得
ることが記載されている。また、特開平４−３２１２７
４号公報には、一導電型の半導体層表面に凹部が形成さ
れその底部および側壁部に周囲に逆導電型の半導体領域
を有し、前記半導体層とそれに接続された電極がショッ
トキー接合をなす半導体装置が記載されており、特開平
５−１１００６２号公報には、Ｎ型半導体層表面からト
レンチ溝が形成されそのトレンチ溝の底部にＰ型半導体
領域が形成され、Ｎ型半導体層表面に電極が接続され、
Ｎ型半導体層と電極がショットキー接合をなす半導体装
置が記載されている。
【０００８】さらに、特開平５−６３１８４号公報に
は、特開平５−１１００６２号公報に記載の半導体装置
に対して、トレンチ溝の側壁が絶縁膜で形成された半導
体装置が記載されている。図８（ａ），（ｂ），（ｃ）
はこれらの従来構造をにそれぞれ示したものである。
は、特開平５−１１００６２号公報に記載の半導体装置
に対して、トレンチ溝の側壁が絶縁膜で形成された半導
体装置が記載されている。図８（ａ），（ｂ），（ｃ）
はこれらの従来構造をにそれぞれ示したものである。
【０００９】図８（ａ）の半導体装置は、ＭＰＳダイオ
ードに比べてアノード層１の体積を小さくすることがで
きるため、アノード層がＰ型である場合、順方向動作時
のアノード層からの半導体層１へのホールの注入を抑え
ることができるため、ＭＰＳダイオードに比べ低損失か
つ高速のダイオードとなる。図８（ｂ）に記載の半導体
装置では、トレンチ溝の側壁は半導体層とショットキー
接合を有するものであり、図８に比べショットキー比率
を大きくし、逆回復時間を短くするものであるが、洩れ
電流は大きくなる。またこのような装置は、トレンチ溝
の側壁は、エッチングにより形成されたものであるた
め、側壁での洩れ電流が非常に大きくなる。
ードに比べてアノード層１の体積を小さくすることがで
きるため、アノード層がＰ型である場合、順方向動作時
のアノード層からの半導体層１へのホールの注入を抑え
ることができるため、ＭＰＳダイオードに比べ低損失か
つ高速のダイオードとなる。図８（ｂ）に記載の半導体
装置では、トレンチ溝の側壁は半導体層とショットキー
接合を有するものであり、図８に比べショットキー比率
を大きくし、逆回復時間を短くするものであるが、洩れ
電流は大きくなる。またこのような装置は、トレンチ溝
の側壁は、エッチングにより形成されたものであるた
め、側壁での洩れ電流が非常に大きくなる。
【００１０】図８（ｃ）に記載のダイオードは、図８
（ｂ）の装置に対して、側壁に絶縁膜が形成されたもの
で、このため、図８（ｂ）に比べ、ショットキー接合の
割合が小さくなり逆回復時間は多少長くなるが、従来の
ＭＰＳダイオードに比べると同等以上である。また、図
８（ａ）および（ｂ）の構造では従来ＭＰＳと同様に、
逆電圧印加時にショットキー接合部およびＰ+層１とＮ-
層２のＰＮ接合部において空乏層が広がるが、ショット
キー接合部での広がりの小さい空乏層と、広がりの大き
い空乏層が繋がっているため、広がりの小さい空乏層の
影響で広がりの大きい空乏層が隣り合う空乏層とピンチ
オフし難いため逆方向電圧が増大するに従い電界強度も
増大し、逆方向洩れ電流が大きくなるが、図８（ｃ）で
は、広がりの大きい空乏層が小さな逆方向電圧でピンチ
オフするため、この後逆方向電圧が増大しても、電界強
度は固定されるため、洩れ電流は小さくできる。
（ｂ）の装置に対して、側壁に絶縁膜が形成されたもの
で、このため、図８（ｂ）に比べ、ショットキー接合の
割合が小さくなり逆回復時間は多少長くなるが、従来の
ＭＰＳダイオードに比べると同等以上である。また、図
８（ａ）および（ｂ）の構造では従来ＭＰＳと同様に、
逆電圧印加時にショットキー接合部およびＰ+層１とＮ-
層２のＰＮ接合部において空乏層が広がるが、ショット
キー接合部での広がりの小さい空乏層と、広がりの大き
い空乏層が繋がっているため、広がりの小さい空乏層の
影響で広がりの大きい空乏層が隣り合う空乏層とピンチ
オフし難いため逆方向電圧が増大するに従い電界強度も
増大し、逆方向洩れ電流が大きくなるが、図８（ｃ）で
は、広がりの大きい空乏層が小さな逆方向電圧でピンチ
オフするため、この後逆方向電圧が増大しても、電界強
度は固定されるため、洩れ電流は小さくできる。
【００１１】
【発明が解決しようとする課題】図８（ｃ）の構成の半
導体装置の製造方法において、トレンチ側壁に絶縁膜を
形成する方法としては、従来のトレンチＭＯＳゲート構
造におけるゲート絶縁膜の形成方法を適用することが考
えられる。ゲート絶縁膜の形成方法としては、特開平７
−２６３６９２号公報には、トレンチ溝形成後に、熱酸
化膜を一旦形成しその後直ちに除去する犠牲酸化工程を
１回又は２回行い、その後ゲート絶縁膜として熱酸化膜
を形成することが記載されている。熱酸化膜は、半導体
基板がシリコンの場合シリコンを酸化することによって
形成されるため、側壁のシリコンが酸化膜になりトレン
チ溝自体の幅が大きくなるものである。
導体装置の製造方法において、トレンチ側壁に絶縁膜を
形成する方法としては、従来のトレンチＭＯＳゲート構
造におけるゲート絶縁膜の形成方法を適用することが考
えられる。ゲート絶縁膜の形成方法としては、特開平７
−２６３６９２号公報には、トレンチ溝形成後に、熱酸
化膜を一旦形成しその後直ちに除去する犠牲酸化工程を
１回又は２回行い、その後ゲート絶縁膜として熱酸化膜
を形成することが記載されている。熱酸化膜は、半導体
基板がシリコンの場合シリコンを酸化することによって
形成されるため、側壁のシリコンが酸化膜になりトレン
チ溝自体の幅が大きくなるものである。
【００１２】上記特開平５−６３１８４号公報において
も、実施例において、熱酸化によりトレンチ溝の側壁の
絶縁膜が形成されている。このように、トレンチ溝の側
壁に熱酸化により絶縁膜を形成すると、ショットキー接
合領域が減少し所望のショットキー接合領域を得ること
ができない。また装置を微細化する際にも弊害となる。
も、実施例において、熱酸化によりトレンチ溝の側壁の
絶縁膜が形成されている。このように、トレンチ溝の側
壁に熱酸化により絶縁膜を形成すると、ショットキー接
合領域が減少し所望のショットキー接合領域を得ること
ができない。また装置を微細化する際にも弊害となる。
【００１３】本発明は、上述した課題を解決するために
なされたものであり、その目的は、所望のショットキー
接合領域を有し、微細化にも好適な半導体装置およびそ
の製造方法を提供することである。
なされたものであり、その目的は、所望のショットキー
接合領域を有し、微細化にも好適な半導体装置およびそ
の製造方法を提供することである。
【００１４】
【課題を解決するための手段】上記の課題を解決するた
めに、本発明の半導体装置は、半導体基板の両面に、一
対のカソード電極およびアノード電極を有し、 前記カ
ソード電極にコンタクトしている第１導電型カソード層
と、前記第１導電型カソード層に隣接し、かつカソード
層よりも低不純物濃度である第１導電型ドリフト層と、
前記第１導電型ドリフト層と前記アノード電極とがショ
ットキー接合をなしている第１積層構造と、前記第１導
電型ドリフト層にトレンチ溝を有し、前記トレンチ溝の
底部に隣接して前記第１導電型ドリフト層に第２導電型
拡散層を有し、前記第２導電型拡散層と前記アノード電
極とが電気的に接続される第２積層構造と、を備え、前
記第１積層構造と前記第２積層構造とが並列に配置され
る半導体装置において、前記トレンチ溝の側壁に絶縁膜
が被着されるものとする。
めに、本発明の半導体装置は、半導体基板の両面に、一
対のカソード電極およびアノード電極を有し、 前記カ
ソード電極にコンタクトしている第１導電型カソード層
と、前記第１導電型カソード層に隣接し、かつカソード
層よりも低不純物濃度である第１導電型ドリフト層と、
前記第１導電型ドリフト層と前記アノード電極とがショ
ットキー接合をなしている第１積層構造と、前記第１導
電型ドリフト層にトレンチ溝を有し、前記トレンチ溝の
底部に隣接して前記第１導電型ドリフト層に第２導電型
拡散層を有し、前記第２導電型拡散層と前記アノード電
極とが電気的に接続される第２積層構造と、を備え、前
記第１積層構造と前記第２積層構造とが並列に配置され
る半導体装置において、前記トレンチ溝の側壁に絶縁膜
が被着されるものとする。
【００１５】また、前記第２導電型拡散層が前記トレン
チ溝内に埋め込まれた、前記第２導電型拡散層と同導電
型を有するポリシリコンにより前記アノード電極と接続
されるものとする。さらに、前記第１積層構造と前記第
２積層構造がストライプ状に配置されているものとす
る。
チ溝内に埋め込まれた、前記第２導電型拡散層と同導電
型を有するポリシリコンにより前記アノード電極と接続
されるものとする。さらに、前記第１積層構造と前記第
２積層構造がストライプ状に配置されているものとす
る。
【００１６】さらにまた、前記第１積層構造と前記第２
積層構造がドットセル状に配置されているものとする。
本発明の半導体装置の製造方法は、半導体基板の両面
に、一対のカソード電極およびアノード電極を有し、前
記カソード電極にコンタクトしている第１導電型カソー
ド層と、前記第１導電型カソード層に隣接し、かつカソ
ード層よりも低不純物濃度である第１導電型ドリフト層
と、前記第１導電型ドリフト層と前記アノード電極とが
ショットキー接合をなしている第１積層構造と、前記第
１導電型ドリフト層にトレンチ溝を有し、前記トレンチ
溝の底部に隣接して前記第１導電型ドリフト層に第２導
電型拡散層を有し、前記第２導電型拡散層と前記アノー
ド電極とが電気的に接続される第２積層構造と、を備
え、前記第１積層構造と前記第２積層構造とが並列に配
置される半導体装置の製造方法において、前記第１導電
型半導体基板の表面に形成されたマスクを用いてエッチ
ングし前記トレンチ溝を形成する工程と、前記トレンチ
溝内面に絶縁膜を被着する工程と、前記トレンチ溝の底
部に被着された絶縁膜のみを選択的にエッチングにより
除去する工程と、第２導電型不純物イオンを前記トレン
チ溝の底部の前記ドリフト層にのみイオン注入する工程
と、を含むものとする。
積層構造がドットセル状に配置されているものとする。
本発明の半導体装置の製造方法は、半導体基板の両面
に、一対のカソード電極およびアノード電極を有し、前
記カソード電極にコンタクトしている第１導電型カソー
ド層と、前記第１導電型カソード層に隣接し、かつカソ
ード層よりも低不純物濃度である第１導電型ドリフト層
と、前記第１導電型ドリフト層と前記アノード電極とが
ショットキー接合をなしている第１積層構造と、前記第
１導電型ドリフト層にトレンチ溝を有し、前記トレンチ
溝の底部に隣接して前記第１導電型ドリフト層に第２導
電型拡散層を有し、前記第２導電型拡散層と前記アノー
ド電極とが電気的に接続される第２積層構造と、を備
え、前記第１積層構造と前記第２積層構造とが並列に配
置される半導体装置の製造方法において、前記第１導電
型半導体基板の表面に形成されたマスクを用いてエッチ
ングし前記トレンチ溝を形成する工程と、前記トレンチ
溝内面に絶縁膜を被着する工程と、前記トレンチ溝の底
部に被着された絶縁膜のみを選択的にエッチングにより
除去する工程と、第２導電型不純物イオンを前記トレン
チ溝の底部の前記ドリフト層にのみイオン注入する工程
と、を含むものとする。
【００１７】さらに、第２導電型不純物イオンを前記ト
レンチ溝の側壁に被着された絶縁膜をマスクとして前記
トレンチ溝の底部の前記ドリフト層にのみイオン注入す
る工程の後に、前記トレンチ溝をポリシリコンにより埋
める工程と、該ポリシリコンへ不純物イオンをイオン注
入する工程と、アニールにより前記ポリシリコンを導電
性ポリシリコンとする工程とを有するものとする。
レンチ溝の側壁に被着された絶縁膜をマスクとして前記
トレンチ溝の底部の前記ドリフト層にのみイオン注入す
る工程の後に、前記トレンチ溝をポリシリコンにより埋
める工程と、該ポリシリコンへ不純物イオンをイオン注
入する工程と、アニールにより前記ポリシリコンを導電
性ポリシリコンとする工程とを有するものとする。
【００１８】また、前記第１積層構造と前記第２積層構
造とが並列に配置される半導体装置の製造方法におい
て、前記第１導電型半導体基板の表面に形成されたマス
クを用いてエッチングし前記トレンチ溝を形成する工程
と、前記トレンチ溝内面に熱酸化膜を形成する工程と、
第２導電型不純物イオンを前記トレンチ溝の側壁に形成
された熱酸化膜をマスクとして前記トレンチ溝の底部の
前記ドリフト層にのみイオン注入する工程と、前記熱酸
化膜をエッチングにより除去する工程と、前記トレンチ
溝内面に絶縁膜を被着する工程と、前記トレンチ溝の底
部に被着された絶縁膜のみをエッチングにより除去する
工程と、を含むものとする。
造とが並列に配置される半導体装置の製造方法におい
て、前記第１導電型半導体基板の表面に形成されたマス
クを用いてエッチングし前記トレンチ溝を形成する工程
と、前記トレンチ溝内面に熱酸化膜を形成する工程と、
第２導電型不純物イオンを前記トレンチ溝の側壁に形成
された熱酸化膜をマスクとして前記トレンチ溝の底部の
前記ドリフト層にのみイオン注入する工程と、前記熱酸
化膜をエッチングにより除去する工程と、前記トレンチ
溝内面に絶縁膜を被着する工程と、前記トレンチ溝の底
部に被着された絶縁膜のみをエッチングにより除去する
工程と、を含むものとする。
【００１９】さらに、この製造方法において、前記トレ
ンチ溝の底部に被着された絶縁膜のみをエッチングによ
り除去する工程の後に、前記トレンチ溝をポリシリコン
により埋める工程と、該ポリシリコンへ不純物イオンを
イオン注入する工程と、アニールにより前記ポリシリコ
ンを導電性ポリシリコンとする工程とを有するものとす
る。
ンチ溝の底部に被着された絶縁膜のみをエッチングによ
り除去する工程の後に、前記トレンチ溝をポリシリコン
により埋める工程と、該ポリシリコンへ不純物イオンを
イオン注入する工程と、アニールにより前記ポリシリコ
ンを導電性ポリシリコンとする工程とを有するものとす
る。
【００２０】また、前記第１積層構造と前記第２積層構
造とが並列に配置される半導体装置の製造方法におい
て、前記第１導電型半導体基板の表面に形成されたマス
クを用いてエッチングし前記トレンチ溝を形成する工程
と、前記トレンチ溝内面に絶縁膜を被着形成する工程
と、前記トレンチ溝の底部に被着された絶縁膜のみをエ
ッチングにより除去する工程と、前記トレンチ溝の底部
表面上および側壁の絶縁膜上に第１のポリシリコン層を
形成する工程と、第２導電型不純物イオンを前記トレン
チ溝の内面に形成された第１のポリシリコン層にイオン
注入する工程と、前記トレンチ溝の第１のポリシリコン
層上に第２のポリシリコン層を形成しトレンチ溝を埋め
込む工程と、アニールによりイオン注入された第１のポ
リシリコン層より前記ドリフト層に前記第２導電型拡散
層を拡散形成する工程と、を含むものとする。
造とが並列に配置される半導体装置の製造方法におい
て、前記第１導電型半導体基板の表面に形成されたマス
クを用いてエッチングし前記トレンチ溝を形成する工程
と、前記トレンチ溝内面に絶縁膜を被着形成する工程
と、前記トレンチ溝の底部に被着された絶縁膜のみをエ
ッチングにより除去する工程と、前記トレンチ溝の底部
表面上および側壁の絶縁膜上に第１のポリシリコン層を
形成する工程と、第２導電型不純物イオンを前記トレン
チ溝の内面に形成された第１のポリシリコン層にイオン
注入する工程と、前記トレンチ溝の第１のポリシリコン
層上に第２のポリシリコン層を形成しトレンチ溝を埋め
込む工程と、アニールによりイオン注入された第１のポ
リシリコン層より前記ドリフト層に前記第２導電型拡散
層を拡散形成する工程と、を含むものとする。
【００２１】さらに、この製造方法において、前記トレ
ンチ溝を形成する工程と、前記トレンチ溝内面に絶縁膜
を被着形成する工程との間に、前記トレンチ溝内面に熱
酸化膜を形成する工程と、前記熱酸化膜をエッチングに
より除去する工程と、を有するものとする。
ンチ溝を形成する工程と、前記トレンチ溝内面に絶縁膜
を被着形成する工程との間に、前記トレンチ溝内面に熱
酸化膜を形成する工程と、前記熱酸化膜をエッチングに
より除去する工程と、を有するものとする。
【００２２】
【発明の実施の形態】以下、本発明の実施の形態を詳細
に説明する。尚、以下の説明では、ＮまたはＰを付した
層や領域は、それぞれ、電子または正孔を多数キャリア
とする層や領域を意味している。また、上付のサフィッ
クスの＋は比較的高不純物濃度の領域を意味し、−は比
較的低不純物濃度の領域を意味している。また、以下の
実施の形態では、第１導電型をＮ型、第２導電型をＰ型
とするが、これを逆にしてもよい。また、以下の説明に
おいて、上述した従来例と同様の或いは対応する部分に
は同一の符号が付されている。 実施の形態１．先ず、本発明の実施の形態１について説
明する。図１は、実施の形態１に係る半導体装置の断面
図である。以下、図面に沿って説明する。半導体基板１
１の両面に、一対のアノード電極５とアノード電極４と
が形成されており、アノード電極５には第１導電型カソ
ード層としてのＮ+カソード層３がコンタクトしてお
り、このＮ+カソード層３に隣接して、該Ｎ+カソード層
３よりも低不純物濃度である第１導電型中間層９が設け
られ、この中間層９に隣接して、該中間層９よりも低不
純物濃度である第１導電型ドリフト層としての高比抵抗
のＮ-ドリフト層２が設けられ、このＮ-ドリフト層２と
アノード電極４とがショットキー接合している。このよ
うな構造を、第１積層構造と呼ぶ。
に説明する。尚、以下の説明では、ＮまたはＰを付した
層や領域は、それぞれ、電子または正孔を多数キャリア
とする層や領域を意味している。また、上付のサフィッ
クスの＋は比較的高不純物濃度の領域を意味し、−は比
較的低不純物濃度の領域を意味している。また、以下の
実施の形態では、第１導電型をＮ型、第２導電型をＰ型
とするが、これを逆にしてもよい。また、以下の説明に
おいて、上述した従来例と同様の或いは対応する部分に
は同一の符号が付されている。 実施の形態１．先ず、本発明の実施の形態１について説
明する。図１は、実施の形態１に係る半導体装置の断面
図である。以下、図面に沿って説明する。半導体基板１
１の両面に、一対のアノード電極５とアノード電極４と
が形成されており、アノード電極５には第１導電型カソ
ード層としてのＮ+カソード層３がコンタクトしてお
り、このＮ+カソード層３に隣接して、該Ｎ+カソード層
３よりも低不純物濃度である第１導電型中間層９が設け
られ、この中間層９に隣接して、該中間層９よりも低不
純物濃度である第１導電型ドリフト層としての高比抵抗
のＮ-ドリフト層２が設けられ、このＮ-ドリフト層２と
アノード電極４とがショットキー接合している。このよ
うな構造を、第１積層構造と呼ぶ。
【００２３】一方、この第１積層構造に並列に、Ｎ-ド
リフト層２からなる第１導電型ドリフト層に隣接して、
該Ｎ-ドリフト層２よりも高不純物濃度の第２導電型ア
ノード層としてのＰ+アノード層１が、ドリフト層２の
表面から形成されたトレンチ溝６の底部に設けられ、ア
ノード電極４に導電性ポリシリコン８を介して接続する
ように設けられている。このような構造を第２積層構造
と呼ぶ。トレンチ溝６の側壁には被着により絶縁膜が設
けられる。
リフト層２からなる第１導電型ドリフト層に隣接して、
該Ｎ-ドリフト層２よりも高不純物濃度の第２導電型ア
ノード層としてのＰ+アノード層１が、ドリフト層２の
表面から形成されたトレンチ溝６の底部に設けられ、ア
ノード電極４に導電性ポリシリコン８を介して接続する
ように設けられている。このような構造を第２積層構造
と呼ぶ。トレンチ溝６の側壁には被着により絶縁膜が設
けられる。
【００２４】以上の２つの積層構造が、互いに並列に配
置される。平面構造としては、図１のＡ−Ａ‘断面を示
す図６（ａ），（ｂ），（ｃ），（ｄ）のように平面形
状をストライプ状又はドットセル状に形成できる。この
実施の形態１では、トレンチ溝６の側壁に被着形成され
た絶縁膜７を有するものである。従来のトレンチＭＯＳ
では、トレンチ溝の側壁に形成された絶縁膜は、ゲート
絶縁膜として作用するため、破壊耐圧が大きい熱酸化膜
を用いる必要があるが、本発明のような装置において
は、側壁は電気的に作用させないようにするため、熱酸
化膜を形成する必要がない。
置される。平面構造としては、図１のＡ−Ａ‘断面を示
す図６（ａ），（ｂ），（ｃ），（ｄ）のように平面形
状をストライプ状又はドットセル状に形成できる。この
実施の形態１では、トレンチ溝６の側壁に被着形成され
た絶縁膜７を有するものである。従来のトレンチＭＯＳ
では、トレンチ溝の側壁に形成された絶縁膜は、ゲート
絶縁膜として作用するため、破壊耐圧が大きい熱酸化膜
を用いる必要があるが、本発明のような装置において
は、側壁は電気的に作用させないようにするため、熱酸
化膜を形成する必要がない。
【００２５】トレンチ溝の側壁に被着形成された絶縁膜
を用いることにより、トレンチ溝の側壁に熱酸化膜を形
成したものに比べ、逆回復時間が早く、低損失の装置と
なる。 実施の形態２．次に、本発明の実施の形態２について説
明する。図２は、本発明の実施の形態２に係る半導体装
置の製造工程を示す要部断面図である。
を用いることにより、トレンチ溝の側壁に熱酸化膜を形
成したものに比べ、逆回復時間が早く、低損失の装置と
なる。 実施の形態２．次に、本発明の実施の形態２について説
明する。図２は、本発明の実施の形態２に係る半導体装
置の製造工程を示す要部断面図である。
【００２６】図２（ａ）では半導体基板１１上に熱酸化
膜１０を堆積させこの熱酸化膜１０を形成パターンのマ
スクとして用いトレンチエッチングを施してが形成され
る。この際、トレンチ溝６の開口部で半導体基板が露出
しないようにエッチングする必要がある。図２（ａ）で
は、熱酸化膜１０の内側までオーバーエッチングされて
いる。さらに、トレンチ溝６の形成の際に、トレンチ溝
６の横方向のエッチングを抑えるためにトレンチ側壁に
形成された保護膜を除去する。
膜１０を堆積させこの熱酸化膜１０を形成パターンのマ
スクとして用いトレンチエッチングを施してが形成され
る。この際、トレンチ溝６の開口部で半導体基板が露出
しないようにエッチングする必要がある。図２（ａ）で
は、熱酸化膜１０の内側までオーバーエッチングされて
いる。さらに、トレンチ溝６の形成の際に、トレンチ溝
６の横方向のエッチングを抑えるためにトレンチ側壁に
形成された保護膜を除去する。
【００２７】その後図２（ｂ）では、トレンチ溝６の内
面に絶縁膜７を被着させ、トレンチ溝６の底部に被着さ
れた絶縁膜７を除去する。この後不純物イオンをトレン
チ溝６の側壁に被着された絶縁膜７をマスクとしてトレ
ンチ溝６の底部のみにイオン注入する。ここで被着され
る絶縁膜７としては、特に限定されないがシリコン酸化
膜やシリコン窒化膜が好適である。被着方法としてはＣ
ＶＤ法がトレンチ溝表面に一様に形成でき好ましい。絶
縁膜７の厚さとしては、微細化を考慮した場合できるだ
け薄い方がよいが、不純物イオンのドリフト層 へのイ
オン注入の際にトレンチ溝６の側壁にイオン注入される
のを防ぐ程度の厚さが必要である。
面に絶縁膜７を被着させ、トレンチ溝６の底部に被着さ
れた絶縁膜７を除去する。この後不純物イオンをトレン
チ溝６の側壁に被着された絶縁膜７をマスクとしてトレ
ンチ溝６の底部のみにイオン注入する。ここで被着され
る絶縁膜７としては、特に限定されないがシリコン酸化
膜やシリコン窒化膜が好適である。被着方法としてはＣ
ＶＤ法がトレンチ溝表面に一様に形成でき好ましい。絶
縁膜７の厚さとしては、微細化を考慮した場合できるだ
け薄い方がよいが、不純物イオンのドリフト層 へのイ
オン注入の際にトレンチ溝６の側壁にイオン注入される
のを防ぐ程度の厚さが必要である。
【００２８】トレンチ溝６の底部に被着された絶縁膜７
の除去は、反応性イオンエッチング（reactive ion etc
hing）により行うことができる。次に、図２（ｃ）で
は、にポリシリコン２１を成長させを埋める。その後ア
ニールして図２（ｂ）で注入した不純物をドリフト層
へ拡散し、アノード層１を形成する。その後ポリシリコ
ン２１を導電性とするため、ポリシリコン２１に不純物
イオンをイオン注入し、アニールし、低抵抗化する。こ
こではポリシリコンを充填した後にイオン注入およびア
ニールにより、低抵抗化したが、ポリシリコンの充填時
に不純物を導入しながら行ってもよい。
の除去は、反応性イオンエッチング（reactive ion etc
hing）により行うことができる。次に、図２（ｃ）で
は、にポリシリコン２１を成長させを埋める。その後ア
ニールして図２（ｂ）で注入した不純物をドリフト層
へ拡散し、アノード層１を形成する。その後ポリシリコ
ン２１を導電性とするため、ポリシリコン２１に不純物
イオンをイオン注入し、アニールし、低抵抗化する。こ
こではポリシリコンを充填した後にイオン注入およびア
ニールにより、低抵抗化したが、ポリシリコンの充填時
に不純物を導入しながら行ってもよい。
【００２９】図２（ｄ）では、ポリシリコン２１を半導
体基板１１の表面とほぼ面一となるようにエッチバック
する。その後熱酸化膜１０を除去し、アノード電極４を
形成し、第１積層構造でのショットキー接合の形成と第
２積層構造でのポリシリコン２１との接続を行う。その
後図示しない保護膜などを形成して、半導体装置とす
る。
体基板１１の表面とほぼ面一となるようにエッチバック
する。その後熱酸化膜１０を除去し、アノード電極４を
形成し、第１積層構造でのショットキー接合の形成と第
２積層構造でのポリシリコン２１との接続を行う。その
後図示しない保護膜などを形成して、半導体装置とす
る。
【００３０】以上のような方法で作製された半導体装置
は、トレンチ溝の側壁に熱酸化膜を形成することがない
ため、酸化によるトレンチ溝の膨張を抑制でき、所望の
ショットキー比率の半導体装置を得ることができる。ま
た、トレンチ溝の膨張による半導体基板のストレスを抑
制する。 実施の形態３．次に、本発明の実施の形態４について説
明する。図３は、本発明の実施の形態２に係る半導体装
置の製造工程を示す要部断面図である。
は、トレンチ溝の側壁に熱酸化膜を形成することがない
ため、酸化によるトレンチ溝の膨張を抑制でき、所望の
ショットキー比率の半導体装置を得ることができる。ま
た、トレンチ溝の膨張による半導体基板のストレスを抑
制する。 実施の形態３．次に、本発明の実施の形態４について説
明する。図３は、本発明の実施の形態２に係る半導体装
置の製造工程を示す要部断面図である。
【００３１】図３（ａ）の工程は、図２（ａ） と同様
の工程である。図３（ｂ），（Ｃ）の工程は、トレンチ
溝６を形成する際のエッチングにおいて発生したトレン
チ溝６の内面のダーメージを除去する工程である。図３
（ｂ）では、熱酸化により熱酸化膜１２をのトレンチ溝
６の内面に形成する。その後、アノード層１形成のため
に不純物イオンを底面下のドリフト層２のみへイオン注
入する。この時、熱酸化膜の厚さとイオン注入の不純物
ドーズ量および加速電圧を制御することにより、トレン
チ溝６の底部の熱酸化膜１２のみをイオンが貫通しドリ
フト層２にイオン注入され、トレンチ溝６の側壁に形成
される熱酸化膜１２を介してイオン注入されることはな
い。
の工程である。図３（ｂ），（Ｃ）の工程は、トレンチ
溝６を形成する際のエッチングにおいて発生したトレン
チ溝６の内面のダーメージを除去する工程である。図３
（ｂ）では、熱酸化により熱酸化膜１２をのトレンチ溝
６の内面に形成する。その後、アノード層１形成のため
に不純物イオンを底面下のドリフト層２のみへイオン注
入する。この時、熱酸化膜の厚さとイオン注入の不純物
ドーズ量および加速電圧を制御することにより、トレン
チ溝６の底部の熱酸化膜１２のみをイオンが貫通しドリ
フト層２にイオン注入され、トレンチ溝６の側壁に形成
される熱酸化膜１２を介してイオン注入されることはな
い。
【００３２】図３（ｃ）により、その後アニールして、
アノード層１を形成する。アノード層１を形成後、熱酸
化膜１２を除去することにより、トレンチ溝６の内面の
ダメージを除去することができる。図３（ｄ）の工程で
は、内面に絶縁膜を被着形成し、トレンチ溝６底部の絶
縁膜７を除去する。この絶縁膜７は、実施の形態２で述
べた絶縁膜７と同じものを形成することができる。絶縁
膜７の厚さとしては、０．２μmあればよい。
アノード層１を形成する。アノード層１を形成後、熱酸
化膜１２を除去することにより、トレンチ溝６の内面の
ダメージを除去することができる。図３（ｄ）の工程で
は、内面に絶縁膜を被着形成し、トレンチ溝６底部の絶
縁膜７を除去する。この絶縁膜７は、実施の形態２で述
べた絶縁膜７と同じものを形成することができる。絶縁
膜７の厚さとしては、０．２μmあればよい。
【００３３】図３（ｅ）の工程では、にポリシリコン２
１を成長させを埋める。その後ポリシリコン２１を導電
性とするため、ポリシリコン２１に不純物イオンをイオ
ン注入し、アニールする。この工程の後は、図２（ｄ）
以降と同様の工程で作製できるので省略する。この実施
の形態では、エッチングによるダメージが大きい場合こ
のダメージを除去し界面準位を下げるために、熱酸化に
よりトレンチ溝内面を酸化し、熱酸化膜を形成し直ちに
除去するいわゆる犠牲酸化工程を有するものである。
１を成長させを埋める。その後ポリシリコン２１を導電
性とするため、ポリシリコン２１に不純物イオンをイオ
ン注入し、アニールする。この工程の後は、図２（ｄ）
以降と同様の工程で作製できるので省略する。この実施
の形態では、エッチングによるダメージが大きい場合こ
のダメージを除去し界面準位を下げるために、熱酸化に
よりトレンチ溝内面を酸化し、熱酸化膜を形成し直ちに
除去するいわゆる犠牲酸化工程を有するものである。
【００３４】熱酸化膜はシリコン基板１１に侵食する形
で形成されるためトレンチ溝の幅が大きくなるが、エッ
チングによるダメージが無視できない場合は、熱酸化膜
を形成し、除去することでダメージを除去する必要があ
る。この場合においても、この後トレンチ溝の側壁に形
成される絶縁膜は被着により形成されるものであるた
め、トレンチ溝の幅はこれ以上広くなることはなく、従
来のトレンチ側壁に形成される絶縁膜が熱酸化の場合に
比べると所望のショットキー領域を得ることができまた
微細化に関しても有効である。 実施の形態４．次に、本発明の実施の形態４について説
明する。図４は、本発明の実施の形態４に係る半導体装
置の製造工程を示す要部断面図である。
で形成されるためトレンチ溝の幅が大きくなるが、エッ
チングによるダメージが無視できない場合は、熱酸化膜
を形成し、除去することでダメージを除去する必要があ
る。この場合においても、この後トレンチ溝の側壁に形
成される絶縁膜は被着により形成されるものであるた
め、トレンチ溝の幅はこれ以上広くなることはなく、従
来のトレンチ側壁に形成される絶縁膜が熱酸化の場合に
比べると所望のショットキー領域を得ることができまた
微細化に関しても有効である。 実施の形態４．次に、本発明の実施の形態４について説
明する。図４は、本発明の実施の形態４に係る半導体装
置の製造工程を示す要部断面図である。
【００３５】図４（ａ）の工程は、図２（ａ）と同様の
工程である。図４（ｂ）の工程は、トレンチ溝６の内面
に熱酸化膜１２を形成する。その後、直ちに除去し、ト
レンチ溝６形成時のエッチングによるダメージを除去す
る。図４（ｃ）の工程は、トレンチ溝６にポリシリコン
を成長させトレンチ溝６の内面にポリシリコン２１を形
成し、ポリシリコン２１にアノード層を形成するための
不純物イオンを注入する。この時のポリシリコン２１の
厚さは０．２μm〜０．４μm程度とする。不純物イオン
としてはボロンなどを用いることができる。
工程である。図４（ｂ）の工程は、トレンチ溝６の内面
に熱酸化膜１２を形成する。その後、直ちに除去し、ト
レンチ溝６形成時のエッチングによるダメージを除去す
る。図４（ｃ）の工程は、トレンチ溝６にポリシリコン
を成長させトレンチ溝６の内面にポリシリコン２１を形
成し、ポリシリコン２１にアノード層を形成するための
不純物イオンを注入する。この時のポリシリコン２１の
厚さは０．２μm〜０．４μm程度とする。不純物イオン
としてはボロンなどを用いることができる。
【００３６】図４（ｄ）の工程は、トレンチ溝６内にポ
リシリコンを成長させ、トレンチ溝６をポリシリコン２
２により埋める。その後アニールして図４（ｃ）でポリ
シリコン２１に注入した不純物をドリフト層２へ拡散
し、アノード層１を形成する。その後ポリシリコン２
１、２２を導電性とするため、ポリシリコン２２表面か
ら不純物イオンをイオン注入し、その後アニールする。
リシリコンを成長させ、トレンチ溝６をポリシリコン２
２により埋める。その後アニールして図４（ｃ）でポリ
シリコン２１に注入した不純物をドリフト層２へ拡散
し、アノード層１を形成する。その後ポリシリコン２
１、２２を導電性とするため、ポリシリコン２２表面か
ら不純物イオンをイオン注入し、その後アニールする。
【００３７】その後の工程は、図２（ｄ）以降と同様に
作製できるので省略する。実施形態３においては、トレ
ンチ溝内面に形成されるＨＴＯ膜の厚さとしては、 イ
オン注入時にトレンチ溝側壁を介してイオン注入されな
いような厚さであればよい。 実施例１ 実施例１として、図１に記載の構造の半導体装置を前記
の実施態様３の製造方法に基づき作製した。
作製できるので省略する。実施形態３においては、トレ
ンチ溝内面に形成されるＨＴＯ膜の厚さとしては、 イ
オン注入時にトレンチ溝側壁を介してイオン注入されな
いような厚さであればよい。 実施例１ 実施例１として、図１に記載の構造の半導体装置を前記
の実施態様３の製造方法に基づき作製した。
【００３８】比抵抗４０ΩｃｍのＮ型中間層９、比抵抗
６０ΩｃｍのＮ-ドリフト層２、比抵抗１ｍΩｃｍのＮ+
カソード層３からなる厚さ約１００μmの半導体基板１
１を用い、Ｎ-ドリフト層２表面に１μmの熱酸化膜を形
成し、この熱酸化膜を選択的に開口しトレンチ形成パタ
ーンを形成する。この熱酸化膜をマスクとして、異方性
エッチングにより深さ３μｍ、幅1μｍのトレンチ溝６
を複数形成した。トレンチ溝６の間隔は３μmとした。
６０ΩｃｍのＮ-ドリフト層２、比抵抗１ｍΩｃｍのＮ+
カソード層３からなる厚さ約１００μmの半導体基板１
１を用い、Ｎ-ドリフト層２表面に１μmの熱酸化膜を形
成し、この熱酸化膜を選択的に開口しトレンチ形成パタ
ーンを形成する。この熱酸化膜をマスクとして、異方性
エッチングにより深さ３μｍ、幅1μｍのトレンチ溝６
を複数形成した。トレンチ溝６の間隔は３μmとした。
【００３９】エッチング時に形成した側壁に形成された
保護膜を除去した後、次に犠牲酸化膜として１０００℃
の酸素雰囲気中で、トレンチ溝６の内面に熱酸化膜を
０．１μm形成し、その後犠牲酸化膜の上からボロンを
加速電圧１００ｋｅＶでドーズ量１×１０15ｃｍ-2で、
トレンチ溝６の底部のみにイオン注入した。その後、１
０００℃でアニールし、表面濃度１×１０20／ｃｍ3，
深さ１μmのアノード層１をトレンチ溝６の底部に形成
した後、ドライエッチング、ウエットエッチングの順に
行い犠牲酸化膜を除去する。この後、トレンチ溝６の内
面に、高温熱ＣＶＤによりＨＴＯを０．２μm堆積させ
る。その後、リアクティブイオンエッチングによりトレ
ンチ溝６の底部のＨＴＯを除去する。
保護膜を除去した後、次に犠牲酸化膜として１０００℃
の酸素雰囲気中で、トレンチ溝６の内面に熱酸化膜を
０．１μm形成し、その後犠牲酸化膜の上からボロンを
加速電圧１００ｋｅＶでドーズ量１×１０15ｃｍ-2で、
トレンチ溝６の底部のみにイオン注入した。その後、１
０００℃でアニールし、表面濃度１×１０20／ｃｍ3，
深さ１μmのアノード層１をトレンチ溝６の底部に形成
した後、ドライエッチング、ウエットエッチングの順に
行い犠牲酸化膜を除去する。この後、トレンチ溝６の内
面に、高温熱ＣＶＤによりＨＴＯを０．２μm堆積させ
る。その後、リアクティブイオンエッチングによりトレ
ンチ溝６の底部のＨＴＯを除去する。
【００４０】ポリシリコンをトレンチ溝６内に充填し、
その後、ポリシリコンへボロンをイオン注入し、アニー
ルを行いポリシリコンを低抵抗化する。ポリシリコンを
エッチバックし、半導体基板１１上の酸化膜を除去し、
半導体基板１１表面のドリフト層２およびポリシリコン
上と半導体基板１１裏面のカソード層３表面上にアルミ
ニウムをスパッタ法により形成し、アノード電極４およ
びアノード電極５とする。
その後、ポリシリコンへボロンをイオン注入し、アニー
ルを行いポリシリコンを低抵抗化する。ポリシリコンを
エッチバックし、半導体基板１１上の酸化膜を除去し、
半導体基板１１表面のドリフト層２およびポリシリコン
上と半導体基板１１裏面のカソード層３表面上にアルミ
ニウムをスパッタ法により形成し、アノード電極４およ
びアノード電極５とする。
【００４１】比較例１ 比較例として、実施例１のＨＴＯを熱酸化膜により形成
した半導体装置を作製した。図５は、上記実施例１と比
較例１の逆回復時間と損失の特性を室温中において比較
したグラフである。
した半導体装置を作製した。図５は、上記実施例１と比
較例１の逆回復時間と損失の特性を室温中において比較
したグラフである。
【００４２】図５のように、実施例１の装置は比較例１
に比べ逆回復時間、低損失とも従来の８割程度に抑える
ことができた。
に比べ逆回復時間、低損失とも従来の８割程度に抑える
ことができた。
【００４３】
【発明の効果】以上説明したように、本発明の半導体装
置によれば、トレンチ溝の側壁に熱酸化膜ではなく被着
により絶縁膜を形成したため、熱酸化膜を形成した装置
に比べ、逆回復時間が早く、低損失とすることができ
る。また、アノード層とポリシリコンを接触させ、この
ポリシリコンと金属からなるアノード電極を接続するこ
とによって、アノード電極をトレンチ溝内に形成する物
と比べ接触不良を抑制する。
置によれば、トレンチ溝の側壁に熱酸化膜ではなく被着
により絶縁膜を形成したため、熱酸化膜を形成した装置
に比べ、逆回復時間が早く、低損失とすることができ
る。また、アノード層とポリシリコンを接触させ、この
ポリシリコンと金属からなるアノード電極を接続するこ
とによって、アノード電極をトレンチ溝内に形成する物
と比べ接触不良を抑制する。
【００４４】この結果、所望のショットキー領域を得る
ことができ、また、微細化に有効な半導体装置を提供す
ることが可能となる。本発明の製造方法においては、ト
レンチ溝の側壁に熱酸化膜ではなく被着により絶縁膜を
形成することで、寸法制御が良好で所望の寸法の半導体
装置を作製することができる。
ことができ、また、微細化に有効な半導体装置を提供す
ることが可能となる。本発明の製造方法においては、ト
レンチ溝の側壁に熱酸化膜ではなく被着により絶縁膜を
形成することで、寸法制御が良好で所望の寸法の半導体
装置を作製することができる。
【図１】本発明の実施の形態１に係る半導体装置の断面
図である。
図である。
【図２】本発明の実施の形態２に係る半導体装置の断面
図である。
図である。
【図３】本発明の実施の形態３に係る半導体装置の断面
図である。
図である。
【図４】本発明の実施の形態４に係る半導体装置の断面
図である。
図である。
【図５】本発明の実施の形態５に係る半導体装置の平面
図である。
図である。
【図６】本発明実施例１と比較例１の逆回復特性を比較
したグラフである。
したグラフである。
【図７】従来のＰｉＮ構造の断面図である。
【図８】従来のＭＰＳ構造の断面図である。
【図９】従来のトレンチＭＰＳ構造の断面図である。
１ Ｐ+アノード層 ２ Ｎ-ドリフト層 ３ Ｎ+カソード層 ４ アノード電極 ５ カソード電極 ６ トレンチ溝 ７ 絶縁膜 ８ ポリシリコン ９ 中間層
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｈ０１Ｌ 29/93 Ｈ０１Ｌ 29/91 Ｃ (72)発明者 大月 正人 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式 会社内 (72)発明者 根本 道生 神奈川県川崎市川崎区田辺新田１番１号 富士電機株式 会社内 Ｆターム(参考） 4M104 BB01 BB02 BB40 CC03 FF35 GG02 GG03 GG18
Claims (11)
- 【請求項１】半導体基板の両面に、一対のカソード電極
およびアノード電極を有し、 前記カソード電極にコンタクトしている第１導電型カソ
ード層と、前記第１導電型カソード層に隣接し、かつカ
ソード層よりも低不純物濃度である第１導電型ドリフト
層と、前記第１導電型ドリフト層と前記アノード電極と
がショットキー接合をなしている第１積層構造と、 前記第１導電型ドリフト層にトレンチ溝を有し、前記ト
レンチ溝の底部に隣接して前記第１導電型ドリフト層に
第２導電型拡散層を有し、前記第２導電型拡散層と前記
アノード電極とが電気的に接続される第２積層構造と、 を備え、前記第１積層構造と前記第２積層構造とが並列
に配置される半導体装置において、前記トレンチ溝の側
壁に絶縁膜が被着されることを特徴とする半導体装置。 - 【請求項２】前記第２導電型拡散層が前記トレンチ溝内
に埋め込まれた前記第２導電型拡散層と同導電型を有す
るポリシリコンにより前記アノード電極と接続されるこ
とを特徴とする請求項１に記載の半導体装置。 - 【請求項３】前記第１積層構造と前記第２積層構造がス
トライプ状に配置されていることを特徴とする請求項１
または２に記載の半導体装置。 - 【請求項４】前記第１積層構造と前記第２積層構造がド
ットセル状に配置されていることを特徴とする請求項１
または２に記載の半導体装置。 - 【請求項５】半導体基板の両面に、一対のカソード電極
およびアノード電極を有し、 前記カソード電極にコンタクトしている第１導電型カソ
ード層と、前記第１導電型カソード層に隣接し、かつカ
ソード層よりも低不純物濃度である第１導電型ドリフト
層と、前記第１導電型ドリフト層と前記アノード電極と
がショットキー接合をなしている第１積層構造と、 前記第１導電型ドリフト層にトレンチ溝を有し、前記ト
レンチ溝の底部に隣接して前記第１導電型ドリフト層に
第２導電型拡散層を有し、前記第２導電型拡散層と前記
アノード電極とが電気的に接続される第２積層構造と、 を備え、 前記第１積層構造と前記第２積層構造とが並列に配置さ
れる半導体装置の製造方法において、 前記第１導電型半導体基板の表面に形成されたマスクを
用いてエッチングし前記トレンチ溝を形成する工程と、 前記トレンチ溝内面に絶縁膜を被着する工程と、 前記トレンチ溝の底部に被着された絶縁膜のみを選択的
にエッチングにより除去する工程と、 第２導電型不純物イオンを前記トレンチ溝の底部の前記
ドリフト層にイオン注入する工程と、を含むことを特徴
とする半導体装置の製造方法。 - 【請求項６】第２導電型不純物イオンを前記トレンチ溝
の側壁に被着された絶縁膜をマスクとして前記トレンチ
溝の底部の前記ドリフト層にのみイオン注入する工程の
後に、前記トレンチ溝をポリシリコンにより埋める工程
と、該ポリシリコンへ不純物イオンをイオン注入する工
程と、アニールにより前記ポリシリコンを導電性ポリシ
リコンとする工程とを有することを特徴とする請求項５
に記載の半導体装置の製造方法。 - 【請求項７】半導体基板の両面に、一対のカソード電極
およびアノード電極を有し、 前記カソード電極にコンタクトしている第１導電型カソ
ード層と、前記第１導電型カソード層に隣接し、かつカ
ソード層よりも低不純物濃度である第１導電型ドリフト
層と、前記第１導電型ドリフト層と前記アノード電極と
がショットキー接合をなしている第１積層構造と、 前記第１導電型ドリフト層にトレンチ溝を有し、前記ト
レンチ溝の底部に隣接して前記第１導電型ドリフト層に
第２導電型拡散層を有し、前記第２導電型拡散層と前記
アノード電極とが電気的に接続される第２積層構造と、 を備え、 前記第１積層構造と前記第２積層構造とが並列に配置さ
れる半導体装置の製造方法において、 前記第１導電型半導体基板の表面に形成されたマスクを
用いてエッチングし前記トレンチ溝を形成する工程と、 前記トレンチ溝内面に熱酸化膜を形成する工程と、 第２導電型不純物イオンを前記トレンチ溝の側壁に形成
された熱酸化膜をマスクとして前記トレンチ溝の底部の
前記ドリフト層にのみイオン注入する工程と、 前記熱酸化膜をエッチングにより除去する工程と、 前記トレンチ溝内面に絶縁膜を被着する工程と、 前記トレンチ溝の底部に被着された絶縁膜のみをエッチ
ングにより除去する工程と、を含むことを特徴とする半
導体装置の製造方法。 - 【請求項８】前記トレンチ溝の底部に被着された絶縁膜
のみをエッチングにより除去する工程の後に、前記トレ
ンチ溝をポリシリコンにより埋める工程と、該ポリシリ
コンへ不純物イオンをイオン注入する工程と、アニール
により前記ポリシリコンを導電性ポリシリコンとする工
程とを有することを特徴とする請求項７に記載の半導体
装置の製造方法。 - 【請求項９】半導体基板の両面に、一対のカソード電極
およびアノード電極を有し、 前記カソード電極にコンタクトしている第１導電型カソ
ード層と、前記第１導電型カソード層に隣接し、かつカ
ソード層よりも低不純物濃度である第１導電型ドリフト
層と、前記第１導電型ドリフト層と前記アノード電極と
がショットキー接合をなしている第１積層構造と、 前記第１導電型ドリフト層にトレンチ溝を有し、前記ト
レンチ溝の底部に隣接して前記第１導電型ドリフト層に
第２導電型拡散層を有し、前記第２導電型拡散層と前記
アノード電極とが電気的に接続される第２積層構造と、 を備え、 前記第１積層構造と前記第２積層構造とが並列に配置さ
れる半導体装置の製造方法において、 前記第１導電型半導体基板の表面に形成されたマスクを
用いてエッチングし前記トレンチ溝を形成する工程と、 前記トレンチ溝内面に絶縁膜を被着形成する工程と、 前記トレンチ溝の底部に被着された絶縁膜のみをエッチ
ングにより除去する工程と、 前記トレンチ溝の底部表面上および側壁の絶縁膜上に第
１のポリシリコン層を形成する工程と、 第２導電型不純物イオンを前記トレンチ溝の内面に形成
された第１のポリシリコン層にイオン注入する工程と、 前記トレンチ溝の第１のポリシリコン層上に第２のポリ
シリコン層を形成しトレンチ溝を埋め込む工程と、 アニールによりイオン注入された第１のポリシリコン層
より前記ドリフト層に前記第２導電型拡散層を拡散形成
する工程と、を含むことを特徴とする半導体装置の製造
方法。 - 【請求項１０】 前記トレンチ溝を形成する工程と、前
記トレンチ溝内面に絶縁膜を被着形成する工程との間
に、前記トレンチ溝内面に熱酸化膜を形成する工程と、
前記熱酸化膜をエッチングにより除去する工程と、を有
することを特徴とする請求項５または９記載の半導体装
置の製造方法。 - 【請求項１１】半導体基層に形成されたトレンチ溝の底
部の半導体層に拡散層を形成する半導体装置の製造方法
において、 前記トレンチ溝を形成する工程と、 前記トレンチ溝内面に絶縁膜を形成する工程と、 前記トレンチ溝の底部に形成された絶縁膜のみをエッチ
ングにより除去する工程と、 前記トレンチ溝の底部表面上および側壁の絶縁膜上に第
１のポリシリコン層を形成する工程と、 第２導電型不純物イオンを前記トレンチ溝の内面に形成
された第１のポリシリコン層にイオン注入する工程と、 前記トレンチ溝の第１のポリシリコン層上に第２のポリ
シリコン層を形成しトレンチ溝を埋め込む工程と、 アニールによりイオン注入された第１のポリシリコン層
より前記トレンチ溝底部の半導体層に前記第２導電型拡
散層を拡散形成する工程と、を含むことを特徴とする半
導体装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000186180A JP2002009082A (ja) | 2000-06-21 | 2000-06-21 | 半導体装置および半導体装置の製造方法 |
Applications Claiming Priority (1)
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|---|---|---|---|
| JP2000186180A JP2002009082A (ja) | 2000-06-21 | 2000-06-21 | 半導体装置および半導体装置の製造方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002009082A true JP2002009082A (ja) | 2002-01-11 |
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ID=18686385
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|---|---|---|---|
| JP2000186180A Pending JP2002009082A (ja) | 2000-06-21 | 2000-06-21 | 半導体装置および半導体装置の製造方法 |
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|---|---|
| JP (1) | JP2002009082A (ja) |
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- 2000-06-21 JP JP2000186180A patent/JP2002009082A/ja active Pending
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