CN102738213A - 半导体装置 - Google Patents
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Abstract
本发明提供一种能够降低逆方向泄漏电流及顺方向电压的半导体装置。该半导体装置中，以与具有表面(12)及背面(11)、且在表面(12)侧形成着具有侧壁(22)及底壁(20)的梯形沟槽(17)的SiC外延层(6)的表面(12)相接的方式，使阳极电极(27)进行萧特基接合。而且，使各梯形沟槽(17)的底壁(20)的边缘部(24)以曲率半径(R)满足0.01L＜R＜10L…(1)(式(1)中，(L)表示沿着沟槽(17)的宽度方向而相向的边缘部(24)间的直线距离)的方式，形成为朝向梯形沟槽(17)的外方弯曲的形状。
Description
技术领域
本发明涉及一种具备包含宽带隙半导体的萧特基势垒二极管的半导体装置。
背景技术
以前，马达控制系统、电力转换系统等各种功率电子学领域中的系统中所主要使用的半导体装置(半导体功率装置)受到瞩目。
例如，专利文献1的图1公开了一种采用SiC的萧特基势垒二极管。该萧特基势垒二极管包括：n型4H-SiC块状基板；成长于块状基板上的n型的外延层；形成在外延层的表面且使外延层的表面部分地露出的氧化膜；及形成在氧化膜的开口内且对于外延层进行萧特基接合的萧特基电极。
而且，专利文献1的图8公开了一种采用SiC的纵型MIS(metal-insulatorsemiconductor，金属-绝缘体-半导体)场效应晶体管。该纵型MIS场效应晶体管包括：n型4H-SiC块状基板；成长于块状基板上的n型的外延层；形成在外延层的表层部的n型杂质区域(源极区域)；在该n型杂质区域的两侧邻接而形成的p型阱区域；形成在外延层的表面的栅极氧化膜；及隔着栅极氧化膜而与p型阱区域相向的栅极电极。
【背景技术文献】
【专利文献】
【专利文献1】日本专利特开2005-79339号公报
【专利文献2】日本专利特开2011-9797号公报
发明内容
本发明的半导体装置包括：包含宽带隙半导体的第一导电型的半导体层，其具有表面及背面，且在所述表面侧形成着具有侧壁及底壁的沟槽；及萧特基电极，其以与所述半导体层的所述表面相接的方式形成；且所述沟槽的底壁的边缘部具有满足下述式(1)的曲率半径R：
0.01L＜R＜10L…(1)，
(其中，式(1)中，L表示沿着沟槽的宽度方向而相向的边缘部间的直线距离)。
宽带隙半导体具有相比于硅而为非常高的击穿电压，而使用了此种宽带隙半导体的半导体装置可发挥高耐压性能。这是因为宽带隙半导体相比于硅而绝缘击穿电场强度非常高。因此，能够使用萧特基势垒二极管结构来进行相对较高的逆方向电压的装置的设计。
然而，如果对萧特基势垒二极管中施加较高的逆方向电压，则即便二极管未击穿，较高的电场也会施加至宽带隙半导体中。因此，如果为了降低萧特基势垒二极管的顺方向电压，而降低萧特基电极与宽带隙半导体之间的萧特基势垒的高度(势垒高度)，则宽带隙半导体内的电场强度强，因此在逆方向电压施加时越过该萧特基势垒而流动的泄漏电流(逆方向泄漏电流)增加。
从防止逆方向泄漏电流的增加的观点考虑，在使用了宽带隙半导体的萧特基势垒二极管中，为了不被施加较高的逆方向电压，必须进一步将势垒高度提高至一定程度。结果，存在如下不良情况：无法发挥即便被施加较高的逆方向电压，也可防止击穿的宽带隙半导体的耐压性能。
此处，尝试考虑施加逆方向电压时的电场强度的分布。首先，如果对未形成沟槽的包含宽带隙半导体的半导体层(例如n型)施加逆方向电压，则通常随着从半导体层的背面朝向表面而电场强度增强，且在半导体层的表面为最大。
因此，在使萧特基电极对此种结构的半导体层的表面进行萧特基接合，而降低了该萧特基电极与半导体层之间的萧特基势垒的高度(势垒高度)的萧特基势垒二极管中，如果被施加接近击穿电压的逆方向电压，则半导体层的表面的电场强度较强，因而难以降低越过该萧特基势垒而流动的逆方向泄漏电流。
对此，考虑在半导体层形成沟槽而使半导体层中的电场集中部分(泄漏电流的发生源)向沟槽的底部偏移，在该情况下，因电场集中于沟槽的底壁的边缘部，所以如果边缘部为锐利的形状，则会发生无法获得充分耐压的问题。
对此，根据本发明，通过使沟槽的底壁的边缘部的曲率半径R满足0.01L＜R＜10L，而能够缓和集中于沟槽的底壁的边缘部的电场，且提高耐压。因在半导体层的表面侧形成着沟槽，所以当然可减弱半导体层的表面的电场强度。由此，可降低与半导体层的表面相接的萧特基电极和半导体层之间的势垒高度，从而即便被施加接近击穿电压的逆方向电压，也可降低逆方向泄漏电流。结果，可降低逆方向泄漏电流，并且可降低势垒高度而降低顺方向电压。
本发明的半导体装置中，所述半导体层优选包括选择性地形成在所述沟槽的所述底壁、及该底壁的所述边缘部的第二导电型的电场缓和部。
也就是，本发明中更优选在沟槽的底壁及底壁的边缘部形成着第二导电型(例如p型)的电场缓和部。由此，可确实地降低作为半导体装置整体的逆方向泄漏电流。也就是，即便施加接近击穿电压的逆方向电压也可确实地降低逆方向泄漏电流，因而可充分发挥宽带隙半导体的耐压性能。
在该情况下，所述电场缓和部更优选跨越所述沟槽的所述底壁的所述边缘部与所述沟槽的所述侧壁之间而形成，尤其优选以沿着所述沟槽的所述侧壁到达所述沟槽的开口端的方式形成。
另外，本发明中，萧特基电极是包括如下电极中的任一电极的概念，即，与半导体层之间形成萧特基势垒的金属电极，及包含具有与半导体层的带隙不同的带隙的异质半导体且相对于半导体层进行异质接合(利用带隙差而与半导体层之间形成电位势垒的接合)的半导体电极。以下，在该项中，将萧特基接合及异质接合统称为“萧特基接合”，将萧特基势垒及由异质接合形成的电位势垒(异质势垒)统称为“萧特基势垒”，将金属电极及半导体电极统称为“萧特基电极”。
而且，所述沟槽优选包括锥形沟槽(至少部分倾斜的沟槽)，该锥形沟槽具有平面形状的所述底壁及相对于该平面形状的底壁以超过90°的角度倾斜的所述侧壁。
如果是锥形沟槽，则相比于侧壁相对于底壁以90°直角立起的情况，而可进一步提高半导体装置的耐压。
此外，在锥形沟槽中，不仅底壁，而且侧壁的全部或一部分也相对于沟槽的开放端而相向。因此，在例如经由沟槽而将第二导电型杂质注入至半导体层的情况下，能够确实地使从沟槽的开放端入射至沟槽内的杂质顶到沟槽的侧壁。结果，可容易形成所述的电场缓和部。
另外，锥形沟槽是包括如下沟槽中的任一沟槽的概念，即，侧壁的全部相对于底壁以超过90°的角度倾斜的沟槽，及侧壁的一部分(例如形成沟槽的边缘部的部分)相对于底壁以超过90°的角度倾斜的沟槽。
而且，本发明的半导体装置中，优选所述萧特基电极以填埋所述沟槽的方式形成，所述电场缓和部在形成所述沟槽的底面的部分具有接触部，该接触部在与填埋所述沟槽的所述萧特基电极之间形成欧姆接合。
根据该构成，能够使萧特基电极相对于具有电场缓和部(第二导电型)与半导体层(第一导电型)的pn接面的pn二极管进行欧姆接合。该pn二极管相对于具有萧特基电极与半导体层的萧特基接合的萧特基势垒二极管(异质二极管)而并列设置。由此，即便半导体装置中流动浪涌电流，也可使该浪涌电流的一部分流入内置pn二极管。结果，可降低流经萧特基势垒二极管的浪涌电流，因而可防止因浪涌电流而引起的萧特基势垒二极管的热破坏。
而且，本发明的半导体装置中，优选所述半导体层在与所述电场缓和部不同的部分具有逆方向电压施加时施加第一电场的第一导电型的第一部分、及施加相对于该第一电场而相对较高的第二电场的第一导电型的第二部分，在此情况下，所述萧特基电极包括：第一电极，其与所述第一部分之间形成第一萧特基势垒；及第二电极，其与所述第二部分之间形成相对于所述第一萧特基势垒而相对较高的第二萧特基势垒。
本发明中，有如下情况：如半导体层的第一部分与第二部分的关系那样，存在电场强度相对较高的部分与相对较低的部分。
对此，如所述般，如果根据逆方向电压施加时的半导体层的电场分布来适当选择萧特基电极，则在逆方向电压施加时施加相对较高的第二电场的第二部分，可利用相对较高的第二萧特基势垒抑制泄漏电流。另一方面，在施加相对较低的第一电场的第一部分，即便降低萧特基势垒的高度，逆方向泄漏电流越过该萧特基势垒的可能性也较少，因此通过设为相对较低的第一萧特基势垒，而可在顺方向电压施加时以低电压优先地使电流流动。因此，根据该构成，可高效地进行逆方向泄漏电流及顺方向电压的降低。
而且，例如，在所述电场缓和部以到达所述沟槽的开口端的方式形成的情况下，所述半导体层的第一部分形成在所述半导体层的表层部的所述沟槽的所述开口端的周缘部，所述半导体层的第二部分形成在所述半导体层的所述表层部中与所述周缘部相邻的部分。
而且，本发明的半导体装置中，优选所述半导体层包含具有第一杂质浓度的基底漂移层、及形成在所述基底漂移层上且具有相对于所述第一杂质浓度而相对较高的第二杂质浓度的低电阻漂移层，在此情况下，所述沟槽以其最深部到达所述低电阻漂移层的方式形成，且以所述半导体层的一部分作为单位胞来进行划分。
由沟槽所划分的单位胞中能够供电流流动的区域(电流路径)受到制约，因此如果半导体层中的形成单位胞的部分的杂质浓度低，则单位胞的电阻值有可能增高。因此，如所述般，通过以最深部到达低电阻漂移层的方式形成沟槽，而能够由低电阻漂移层形成单位胞的全部或者一部分。因此，在形成着该低电阻漂移层的部分，即便电流路径变窄，也可利用具有相对较高的第二杂质浓度的低电阻漂移层来抑制电阻值的上升。结果，可实现单位胞的低电阻化。
而且，所述基底漂移层的所述第一杂质浓度可随着从所述半导体层的所述背面朝向所述表面而减少。而且，所述低电阻漂移层的所述第二杂质浓度可随着从所述半导体层的所述背面朝向所述表面而为固定，也可随着从所述半导体层的所述背面朝向所述表面而减少。
而且，所述半导体层优选更包括表面漂移层，该表面漂移层形成在所述低电阻漂移层上，且具有相对于所述第二杂质浓度而相对较低的第三杂质浓度。
根据该构成，因可减小半导体层的表层部的杂质浓度，所以可降低在逆方向电压施加时施加至半导体层的表层部的电场强度。结果，可进一步降低逆方向泄漏电流。
而且，所述半导体装置更包括支撑所述半导体层的包含宽带隙半导体的第一导电型的基板，在此情况下，所述半导体层可更包含缓冲层，该缓冲层形成在所述基板上且具有相对于所述第一杂质浓度而相对较高的第四杂质浓度。
而且，所述沟槽可包括形成为条纹状的条纹沟槽，也可包括形成为晶格状的晶格沟槽。
而且，宽带隙半导体(带隙为2eV以上)为例如绝缘击穿电场大于1MV/cm的半导体，具体来说为SiC(例如4H-SiC绝缘击穿电场为约2.8MV/cm，带隙的宽度为约3.26eV)、GaN(绝缘击穿电场为约3MV/cm，带隙的宽度为约3.42eV)、金刚石(绝缘击穿电场为约8MV/cm，带隙的宽度为约5.47eV)等。
附图说明
图1(a)、(b)是本发明的一实施方式的萧特基势垒二极管的模式性平面图，图1(a)是整体图，图1(b)是主要部分放大图。
图2是图1(a)、(b)所示的萧特基势垒二极管的剖面图，且表示图1(b)的切断线A-A的切断面。
图3是图2的沟槽的放大图。
图4是逆方向电压施加时的电场强度的分布图(模拟数据)，且表示无沟槽结构的情况。
图5是逆方向电压施加时的电场强度的分布图(模拟数据)，且表示有矩形沟槽结构的情况。
图6是逆方向电压施加时的电场强度的分布图(模拟数据)，且表示有U字沟槽结构的情况。
图7是逆方向电压施加时的电场强度的分布图(模拟数据)，且表示有梯形沟槽结构的情况。
图8是逆方向电压施加时的电场强度的分布图(模拟数据)，且表示有梯形沟槽结构+底壁p型层的情况。
图9是逆方向电压施加时的电场强度的分布图(模拟数据)，且表示有梯形沟槽结构+侧壁p型层的情况。
图10是表示内置pn接面部的电流-电压(I-V)曲线的图表。
图11是图9所示的电场强度的分布图的主要部分放大图，且将萧特基势垒二极管的沟槽附近加以放大而表示。
图12是表示图11所示的萧特基势垒二极管的单位胞的表面的电场强度分布的图表。
图13是用以说明SiC基板及SiC外延层的杂质浓度的图。
图14A是表示图2所示的沟槽及p型层的形成方法的图。
图14B是表示图14A的下一步骤的图。
图14C是表示图14B的下一步骤的图。
图14D是表示图14C的下一步骤的图。
图15是表示4H-SiC的结晶结构的单元胞的模式图。
图16(a)、(b)、(c)、(d)、(e)、(f)是表示沟槽的剖面形状的变形例的图，图16(a)表示第一变形例，图16(b)表示第二变形例，图16(c)表示第三变形例，图16(d)表示第四变形例，图16(e)表示第五变形例，图16(f)表示第六变形例。
图17A是表示图16(a)所示的沟槽及p型层的形成方法的图。
图17B是表示图17A的下一步骤的图。
图17C是表示图17B的下一步骤的图。
图17D是表示图17C的下一步骤的图。
图18A是表示图16(b)所示的沟槽及p型层的形成方法的图。
图18B是表示图18A的下一步骤的图。
图18C是表示图18B的下一步骤的图。
图18D是表示图18C的下一步骤的图。
图18E是表示图18D的下一步骤的图。
图18F是表示图18E的下一步骤的图。
图18G是表示图18F的下一步骤的图。
图19(a)是表示沟槽的平面形状的变形例的图，图19(b)是将图19(a)的一部分放大表示的说明图。
图20是表示在沟槽的表面形成着绝缘膜的例(第一形态)的图。
图21是表示在沟槽的表面形成着绝缘膜的例(第二形态)的图。
图22是表示在沟槽的表面形成着绝缘膜的例(第三形态)的图。
图23是表示在沟槽的表面形成着绝缘膜的例(第四形态)的图。
图24是表示在沟槽的表面形成着绝缘膜的例(第五形态)的图。
图25是表示在沟槽的表面形成着绝缘膜的例(第六形态)的图。
图26是表示在沟槽的表面形成着绝缘膜的例(第七形态)图。
[符号的说明]
1萧特基势垒二极管
2SiC基板
6SiC外延层
7缓冲层
8基底漂移层
9低电阻漂移层
10表面漂移层
11(SiC外延层的)背面
12(SiC外延层的)表面
17梯形沟槽
18单位胞
19(沟槽的)底面
20(沟槽的)底壁
21(沟槽的)侧面
22(沟槽的)侧壁
23p型层
24边缘部
25pn二极管
26接触部
27阳极电极
28第一电极
29第二电极
30(单位胞的)周缘部
31(单位胞的)中央部
41选择性梯形沟槽
42(选择性梯形沟槽的)侧面的下部
43(选择性梯形沟槽的)侧面的上部
45U字沟槽
55晶格沟槽
56单位胞
具体实施方式
以下参照附图对本发明的实施方式进行详细说明。
<萧特基势垒二极管的整体构成>
图1(a)、(b)是本发明的一实施方式的萧特基势垒二极管的模式性平面图，图1(a)是整体图，图1(b)是主要部分放大图。图2是图1(a)、(b)所示的萧特基势垒二极管的剖面图，且表示图1(b)的切断线A-A的切断面。图3是图2的沟槽的放大图。
作为半导体装置的萧特基势垒二极管1是采用了4H-SiC(绝缘击穿电场为约2.8MV/cm，带隙的宽度为约3.26eV的宽带隙半导体)的萧特基势垒二极管，为例如俯视为正方形的芯片状。芯片状的萧特基势垒二极管1中，图1(a)的纸面的上下左右方向的长度分别为数mm(毫米)程度。
萧特基势垒二极管1具备n+型的SiC基板2。SiC基板2的厚度为例如50μm～600μm。另外，作为n型杂质，例如可使用N(氮)、P(磷)、As(砷)等。
在SiC基板2的背面3以覆盖其整个范围的方式形成着作为欧姆电极的阴极电极4。阴极电极4包含与n型的SiC进行欧姆相接的金属(例如Ti/Ni/Ag)。
在SiC基板2的表面5形成着作为半导体层的n型SiC外延层6。
SiC外延层6具有如下结构，即，将缓冲层7与基底漂移层8、低电阻漂移层9及表面漂移层10的3层结构的漂移层从SiC基板2的表面5开始按照该顺序积层而形成。缓冲层7形成SiC外延层6的背面11，且与SiC基板2的表面5相接。另一方面，表面漂移层10形成SiC外延层6的表面12。
SiC外延层6的总厚度T为例如3μm～100μm。而且，缓冲层7的厚度t1为例如0.1μm～1μm。基底漂移层8的厚度t2为例如2μm～100μm。低电阻漂移层9的厚度t3为例如1μm～3μm。表面漂移层10的厚度t4为例如0.2μm～0.5μm。
在SiC外延层6的表面12，具有使SiC外延层6的一部分作为活性区域13而露出的开口14，且形成着覆盖包围该活性区域13的场区域15的场绝缘膜16。场绝缘膜16例如包含SiO2(氧化硅)。而且，场绝缘膜16的厚度为例如0.5μm～3μm。
在活性区域13中SiC外延层6的表面12侧，形成着从该表面12贯通表面漂移层10而最深部到达低电阻漂移层9的中途部的条纹沟槽。条纹沟槽通过如下而形成：将沿着萧特基势垒二极管1的一组对边的相向方向而呈直线状延伸的多个梯形沟槽17(沿着与其长度方向正交的宽度方向切断时的剖面观察为倒梯形状的沟槽)彼此隔开间隔平行地排列。彼此相邻的梯形沟槽17的中央间的距离(间距P)为例如2μm～20μm。
由此，在SiC外延层6中，呈条纹状地形成着通过由彼此相邻的梯形沟槽17夹着而划分的单位胞18(线状胞)。各单位胞18的占据其大半区域的基底部由低电阻漂移层9而形成，相对于基底部为表面12侧的表层部由表面漂移层10而形成。
各梯形沟槽17由底壁20与侧壁22所划分，所述底壁20形成相对于SiC外延层6的表面12为平行的底面19，所述侧壁22形成从该底壁20的宽度方向两端部的边缘部24朝向SiC外延层6的表面12而相对于该底面19以角度θ1(例如45°～85°)倾斜的侧面21。而且，各梯形沟槽17的深度(从SiC外延层6的表面12到梯形沟槽17的底面19为止的距离)为例如
而且，各梯形沟槽17的与长度方向正交的宽度W(最深部的宽度)为0.3μm～10μm。
而且，如图3所示，各梯形沟槽17的底壁20的边缘部24形成为朝向梯形沟槽17的外方弯曲的形状，各梯形沟槽17的底部形成为剖面观察为U字状。此种形状的边缘部24的内表面(弯曲面)的曲率半径R满足下述式(1)。
0.01L＜R＜10L…(1)
式(1)中，L表示沿着沟槽17的宽度方向而相向的边缘部24间的直线距离(单位只要为μm、nm、m等长度单位即可，并不作特别限制)。具体来说，为相对于SiC外延层6的表面12平行的底面19的宽度，且是从沟槽17的宽度W减去边缘部24的宽度所得的值。
而且，边缘部24的曲率半径R优选满足0.02L＜R＜1L…(2)
曲率半径R例如可通过如下而求出：利用SEM(Scanning Electron Microscope：扫描型电子显微镜)对梯形沟槽17的剖面进行拍摄，并测定所获得的SEM图像的边缘部24的曲率。
在梯形沟槽17的底壁20及侧壁22，以露出于梯形沟槽17的内表面的方式沿着该内表面形成着作为电场缓和部的p型层23。p型层23形成为从梯形沟槽17的底壁20经由边缘部24而到达梯形沟槽17的开口端为止。而且，p型层23在与n型的SiC外延层6之间形成pn接面部。由此，在萧特基势垒二极管1中，内置着包含p型层23及n型SiC外延层6(低电阻漂移层9)的pn二极管25。
就p型层23的厚度(从梯形沟槽17的内表面算起的深度)而言，如图3所示，沿着梯形沟槽17的深度方向(与SiC外延层6的表面12垂直的方向)测定的从梯形沟槽17的底面19算起的第一厚度t5，大于沿着梯形沟槽17的宽度方向(与SiC外延层6的表面12平行的方向)测定的从梯形沟槽17的侧面21算起的第二厚度t6。具体来说，第一厚度t5为例如0.3μm～0.7μm，第二厚度t6为例如0.1μm～0.5μm。
而且，p型层23在梯形沟槽17的底壁20的一部分具有以比p型层23的其他部分高的浓度而注入杂质的p+型的接触部26。例如，接触部26的杂质浓度为1×1020～1×1021cm-3，除接触部26外的电场缓和部的其他部分的杂质浓度为1×1017～5×1018cm-3。
接触部26沿着梯形沟槽17的长度方向形成为直线状，具有从梯形沟槽17的底面19到p型层23的深度方向中途为止的深度(例如0.05μm～0.2μm)。
在场绝缘膜16上形成着作为萧特基电极的阳极电极27。
阳极电极27包含：形成在各单位胞18的顶部的第一电极28，及跨越彼此相邻的梯形沟槽17间且以覆盖由这些梯形沟槽17夹着的单位胞18的顶部的第一电极28的方式形成的第二电极29。
第一电极28在各单位胞18顶部的由彼此相邻的梯形沟槽17的开口端的周缘部30夹着的中央部31，沿着梯形沟槽17的长度方向形成为直线状。
第二电极29以覆盖活性区域13整体的方式形成且填埋各梯形沟槽17。而且，第二电极29以从上方开始覆盖场绝缘膜16的开口14的周缘部的方式，朝向该开口14的外方凸出为凸缘状。也就是，场绝缘膜16的周缘部由SiC外延层6(表面漂移层10)及第二电极29遍及整个周围而从其上下两侧夹住。因此，SiC外延层6的萧特基接合的外周区域(即场区域15的内缘部)被包含SiC的场绝缘膜16的周缘部所覆盖。
于场区域15中，在SiC外延层6的表面12侧，形成着从SiC外延层6的表面12贯通表面漂移层10而最深部到达低电阻漂移层9的中途部的环状沟槽32。环状沟槽32是通过将包围活性区域13的多个沟槽彼此隔开间隔平行地排列而形成。彼此相邻的环状沟槽32的间隔设为随着从接近活性区域13的一侧朝向远离的一侧而增大。由此，由彼此相邻的环状沟槽32夹着的部分的宽度随着从接近活性区域13的一侧朝向远离的一侧而增大。
而且，在环状沟槽32的底壁50及侧壁51，以露出在环状沟槽32的内表面的方式沿着该内表面形成着p型层49。p型层49与p型层23同样地，形成为从环状沟槽32的底壁50经由底壁50的宽度方向两端部的边缘部52而到达环状沟槽32的开口端为止。
该p型层49与p型层23在同一步骤中形成，具有与p型层23相同的杂质浓度(例如，1×1017～5×1018cm-3)及厚度。
在萧特基势垒二极管1的最表面形成着例如包含氮化硅(SiN)的表面保护膜33。在表面保护膜33的中央部形成着使阳极电极27(第二电极29)露出的开口34。接合线等经由该开口34而接合于第二电极29。
该萧特基势垒二极管1中，成为对阳极电极27施加正电压、对阴极电极4施加负电压的顺方向偏压状态，由此，电子(载子)从阴极电极4经由SiC外延层6的活性区域13而向阳极电极27移动，从而电流流动。
<沟槽结构的导入效果>
然后，参照图4～图9，对通过在SiC外延层6形成梯形沟槽17及p型层23而降低逆方向泄漏电流及顺方向电压的效果进行说明。另外，图5的沟槽为矩形沟槽17’，图6的沟槽为U字沟槽17”。
图4～图9是逆方向电压施加时的电场强度的分布图(模拟数据)，图4表示无沟槽结构的情况，图5表示有矩形沟槽结构的情况，图6表示有U字沟槽结构(θ1＝90°，R＝0.125L或1/(1×107)(m))的情况，图7表示有梯形沟槽结构(θ1＝115°＞90°，R＝0.125L或1/(1×107)(m))的情况，图8表示有梯形沟槽结构(θ1＝115°＞90°，R＝0.125L或1/(1×107)(m))+底壁p型层的情况，图9表示有梯形沟槽结构(θ1＝115°＞90°，R＝0.125L或1/(1×107)(m))+侧壁p型层的情况。图4～图9中，在与图1(a)、(b)、图2及图3所示的各部相当的部分，附上与对这些各部所附的参照符号相同的参照符号。
首先，将图4～图9的结构设计为以下。
·n+型SiC基板2：浓度为1×1019cm-3厚度为1μm
·n-型SiC外延层6：浓度为1×1016cm-3厚度为5μm
·沟槽17、17′及17″：深度为1.05μm
·底壁20的边缘部24的曲率半径R：1/(1×107)(m)
·p型层23：浓度为1×1018cm-3
而且，模拟对具有图4～图9各自的结构的萧特基势垒二极管1的阳极-阴极间施加逆方向电压(600V)时的SiC外延层6内的电场强度分布。另外，关于模拟器，使用Synopsys公司制造的TCAD(产品名)。
如图4所示可确认：在未形成任何形状的沟槽结构且SiC外延层6的表面12平坦的萧特基势垒二极管中，随着从SiC外延层6的背面11朝向表面12而电场强度增强，且在SiC外延层6的表面12成为最大(1.5×106V/cm左右)。
而且，如图5所示可确认：在形成着边缘部24锐利的形状的矩形沟槽结构的萧特基势垒二极管中，因矩形沟槽17′结构的形成，由彼此相邻的矩形沟槽17′所夹着的部分(单位胞18)的电场强度被减弱(单位胞18的中央部31的电场强度为9×105V/cm左右)，而在矩形沟槽17′的底壁20的边缘部24集中1.5×106V/cm程度的强电场。
与此相对，如图6及图7所示可确认：在形成着U字沟槽17″及梯形沟槽17结构，且在这些沟槽17、17″的内壁未形成p型层23的萧特基势垒二极管中，因沟槽17、17″结构的形成，由彼此相邻的梯形沟槽17夹着的部分(单位胞18)的电场强度被减弱，电场强度最大的部分向梯形沟槽17的底壁20整体偏移。具体来说，单位胞18的中央部31的电场强度被减弱至9×105V/cm左右，单位胞18的周缘部30的电场强度被减弱至3×105V/cm左右为止，梯形沟槽17的底壁20整体的电场强度为最大，为1.5×106V/cm左右。也就是，可确认可缓和朝向边缘部24的局部电场集中。
因此可确认：降低与SiC外延层6的表面12(单位胞18的表面)相接的阳极电极27(萧特基电极)与SiC外延层6之间的势垒高度，即便被施加接近击穿电压的逆方向电压，因形成着该势垒高度的部分的电场强度弱，所以可降低越过该势垒高度的逆方向泄漏电流的绝对量。结果，可确认可降低逆方向泄漏电流，且降低势垒高度从而可降低顺方向电压。
另一方面，因U字沟槽17″及梯形沟槽17的形成，而SiC外延层6中的电场集中部分(泄漏电流的发生源)向沟槽17、17″的底部偏移，如图8所示可确认：在梯形沟槽17的底壁20及边缘部24形成着p型层23的萧特基势垒二极管中，梯形沟槽17的底壁20的电场强度被减弱，电场强度为最大的部分向梯形沟槽17的侧壁22偏移。具体来说，梯形沟槽17的底壁20的电场强度被减弱至3×105V/cm以下为止，梯形沟槽17的侧壁22的下部的电场强度为最大，为1.5×106V/cm。
而且，在成为与图1(a)、(b)及图2相同的构成的图9的萧特基势垒二极管中，可确认：通过在梯形沟槽17的侧壁22也形成着p型层23，而梯形沟槽17的侧壁22的电场强度被减弱，使电场集中部分远离梯形沟槽17的内壁。具体来说，梯形沟槽17的侧壁22的电场强度被减弱至3×105V/cm以下为止，在梯形沟槽17的内壁的周围并无电场强度为1.5×106V/cm的区域。
根据所述结果可确认：在图1(a)、(b)及图2的萧特基势垒二极管1中，能够确实地降低作为萧特基势垒二极管1整体的逆方向泄漏电流。也就是，在具有图1(a)、(b)及图2的结构的萧特基势垒二极管1中，即便施加接近击穿电压的逆方向电压也可确实地降低逆方向泄漏电流，因而能够充分发挥宽带隙半导体的耐压性能。
并且，如后述的图14C的步骤那样，在利用干式蚀刻形成梯形沟槽17的情况下，有时梯形沟槽17的侧壁22在蚀刻时会受到损伤，在该侧壁22与阳极电极27之间无法如设计般形成萧特基势垒。对此，在本实施方式的萧特基势垒二极管1中，将蚀刻时由硬遮罩35(后述)所覆盖而保护的(后述的图14B的步骤)SiC外延层6的表面12主要作为萧特基界面，在受到损伤的侧壁22形成着p型层23。由此，能够有效利用梯形沟槽17的侧壁22。而且，在梯形沟槽17的侧壁22的电场强度高的部分形成势垒的较高的pn接面，从而可降低泄漏电流。
＜SiC-pn二极管内置的效果>
然后，参照图10，对在p型层23形成接触部26而使pn二极管25内置于SiC外延层6时的效果进行说明。
图10是表示内置pn接面部的电流-电压(I-V)曲线的图表。
对于图1(a)、(b)及图2的结构的萧特基势垒二极管，通过使顺方向电压从1V～7V为止进行变化而施加从而进行通电试验。而且，对使施加电压从1V～7V为止进行变化时的萧特基势垒二极管的pn接面部中所流动的电流的变化量进行评估。
另一方面，对除未形成p型层23的接触部26以外，与图1(a)、(b)及图2的结构相同的萧特基势垒二极管，进行与所述同样的通电试验，且对流经pn接面部的电流的变化量进行评估。
如图10所示，在p型层23未形成接触部26的pn接面部，当施加电压超过4V左右之后，电流几乎未增加而大致为固定。
对此，在p型层23中形成着接触部26且内置pn二极管25的萧特基势垒二极管中，施加电压超过4V左右后的电流的增加比例相比于4V以下的增加比例而急剧增加。
由此，在图1(a)、(b)及图2中可确认：如果使阳极电极27(萧特基电极)与并列设置在萧特基势垒二极管1的pn二极管25进行欧姆接合，则即便萧特基势垒二极管中流动大的浪涌电流，也可使内置pn二极管25导通，从而可使该浪涌电流的一部分流经内置pn二极管25。结果可确认：可降低流经萧特基势垒二极管1的浪涌电流，因而可防止因浪涌电流引起的萧特基势垒二极管1的热破坏。
<两个萧特基电极(第一电极及第二电极)>
然后，参照图11及图12，对通过设置两个萧特基电极(第一电极28及第二电极29)而降低逆方向泄漏电流及顺方向电压的效率化进行说明。
图11是图9所示的电场强度的分布图的主要部分放大图，且将萧特基势垒二极管的沟槽附近加以放大而表示。图12是表示图11所示的萧特基势垒二极管的单位胞的表面的电场强度分布的图表。
如所述般，在本实施方式的萧特基势垒二极管1中，通过形成梯形沟槽17，进而在梯形沟槽17的底壁20及侧壁22形成p型层23，能够减弱单位胞18的表面12的电场强度。因此，分布在单位胞18的表面12的电场强度作为绝对值不会导致逆方向泄漏电流的增加，但有时会如单位胞18的中央部31与周缘部30的关系那样，存在电场强度相对较高的部分与相对较低的部分。
具体来说，如图11及图12所示，在作为半导体层的第一部分的单位胞18的周缘部30分布着0MV/cm～8.0×105MV/cm的电场强度，在作为半导体层的第二部分的单位胞18的中央部31分布着8.0×105MV/cm～9.0×105MV/cm的电场强度。逆方向电压施加时的电场强度分布中，单位胞18的中央部31的电场强度(第二电场)相比于单位胞18的周缘部30的电场强度(第一电场)而增高。
对此，对施加相对较高的电场的单位胞18的中央部31，使形成相对较高的电位势垒(例如，1.4eV)的p型多晶硅等作为第一电极28而进行萧特基接合。另外，在电极为多晶硅的半导体电极的情况下，有时代替萧特基接合，而进行彼此带隙不同的半导体之间的异质接合。
另一方面，对施加相对较低的电场的单位胞18的周缘部30，使形成相对较低的电位势垒(例如0.7eV)的铝(Al)等作为第二电极29进行萧特基接合。
由此，逆方向电压施加时施加相对较高的电场的单位胞18的中央部31中，可利用第一电极28(多晶硅)与SiC外延层6之间的较高的萧特基势垒(第二萧特基势垒)抑制逆方向泄漏电流。
另一方面，在施加相对较低的电场的单位胞18的周缘部30，即便降低第二电极29(铝)与SiC外延层6之间的萧特基势垒的高度，逆方向泄漏电流越过该萧特基势垒的可能性也较少。因此，通过设为低的萧特基势垒(第一萧特基势垒)，而能够在顺方向电压施加时以低电压优先地使电流流动。
如此，可确认：根据逆方向电压施加时的单位胞18的电场强度的分布来适当选择阳极电极27(萧特基电极)，由此可高效低地进行逆方向泄漏电流及顺方向电压的降低。
<SiC外延层的杂质浓度>
然后，参照图13，对SiC基板2及SiC外延层6的杂质浓度的大小进行说明。
图13是说明SiC基板及SiC外延层的杂质浓度的图。
如图13所示，SiC基板2及SiC外延层6均包含含有n型杂质的n型SiC。这些杂质浓度的大小关系为SiC基板2＞缓冲层7＞漂移层8～10。
SiC基板2的浓度例如为沿着其厚度方向为固定，即，为5×1018～5×1019cm-3。缓冲层7的浓度例如为沿着其厚度方向为固定，即，为1×1017～5×1018cm-3或沿着表面而浓度较薄。
漂移层8～10的浓度以基底漂移层8、低电阻漂移层9及表面漂移层10各自的界面为边界而阶段性地发生变化。也就是，对于各界面在表面12侧的层与背面11侧的层之间存在浓度差。
基底漂移层8的浓度例如沿着其厚度方向为固定，即，为5×1014～5×1016cm-3。另外，基底漂移层8的浓度也可如图13的虚线所示，随着从SiC外延层6的背面11朝向表面，而从约3×1016cm-3连续地减少至约5×1015cm-3为止。
低电阻漂移层9的浓度高于基底漂移层8的浓度，例如沿着其厚度方向为固定，即，为5×1015～5×1017cm-3。另外，低电阻漂移层9的浓度可如图13的虚线所示，随着从SiC外延层6的背面11朝向表面，而从约3×1017cm-3连续地减少至约5×1015cm-3为止。
表面漂移层10的浓度低于基底漂移层8及低电阻漂移层9的浓度，例如沿着其厚度方向为固定，即，为5×1014～1×1016cm-3。
如图1(a)、(b)及图2所示，由条纹状的梯形沟槽17所划分的单位胞18(线状胞)中可供电流流动的区域(电流路径)被限制为梯形沟槽17的间距P的宽度，因而如果SiC外延层6的形成单位胞18的部分的杂质浓度低，则单位胞18的电阻值有可能增高。
对此，如图13所示，通过使形成单位胞18的基底部的低电阻漂移层9的浓度设得比基底漂移层8高，即便电流路径限制为梯形沟槽17的间距P，也可利用具有相对较高的浓度的低电阻漂移层9来抑制单位胞18的电阻值的上升。结果，可实现单位胞18的低电阻化。
另一方面，在与阳极电极27(萧特基电极)相接的单位胞18的表层部，设置具有相对较低的浓度的表面漂移层10，由此可降低在逆方向电压施加时施加至SiC外延层6的表面12的电场强度。结果，可进一步降低逆方向泄漏电流。
<沟槽及p型层的形成方法>
然后，参照图14A～图14D，列举图2所示的梯形沟槽17作为一例，对梯形沟槽17及p型层23的形成方法进行说明。
图14A～图14D是按照步骤顺序表示图2所示的沟槽及p型层的形成方法的图。
首先，如图14A所示，在SiC基板2上，使缓冲层7、基底漂移层8、低电阻漂移层9及表面漂移层10依照该顺序外延成长。
然后，如图14B所示，例如利用CVD(Chemical Vapor Deposition：化学气相成长)法，在SiC外延层6的表面12形成包含SiO2的硬遮罩35。硬遮罩35的厚度优选为1μm～3μm。然后，利用公知的光刻技术及蚀刻技术，对硬遮罩35进行图案化。此时，以相对于硬遮罩35的厚度而蚀刻量(厚度)为1～1.5倍的方式设定蚀刻条件。具体来说，在硬遮罩35的厚度为1μm～3μm的情况下，以蚀刻量为1μm～4.5μm的方式来设定蚀刻条件(气体种类、蚀刻温度)。由此，因能够使对于SiC外延层6的过蚀刻量比一般量少，所以在蚀刻后的硬遮罩35的开口36的侧壁下部，可形成相对于SiC外延层6的表面12以角度θ1(100°～170°＞90°)倾斜的边缘部37。
然后，如图14C所示，经由该硬遮罩35，将SiC外延层6从表面12开始干式蚀刻直至最深部到达低电阻漂移层9的中途部的深度为止，由此形成条纹状的梯形沟槽17。此时的蚀刻条件设为如下，即，气体种类：O2+SF6+HBr，偏压：20W～100W，装置内压力：1Pa～10Pa。由此，可将底壁20的边缘部24形成为弯曲的形状。而且，因在硬遮罩35的开口36的侧壁下部形成着特定角度θ1的边缘部37，因而可使梯形沟槽17的侧面21相对于梯形沟槽17的底面19以角度θ1倾斜。
然后，如图14D所示，保留梯形沟槽17的形成中所使用的硬遮罩35，并经由该硬遮罩35而朝向梯形沟槽17注入p型杂质(例如铝(Al))。p型杂质的掺杂例如通过注入能量为380keV、剂量为2×1013cm-2的离子注入法而达成。在杂质掺杂后例如以1700℃进行退火处理，由此形成p型层23。
根据此种形成方法，因使用梯形沟槽17的形成时所使用的硬遮罩35来进行离子注入，所以每当形成p型层23时，无需增加形成遮罩的步骤。
而且，通过适当调整硬遮罩35的厚度，可精密地形成如设计般的梯形沟槽17，并且在离子注入时，可防止对梯形沟槽17以外的部位(例如，单位胞18的顶部)注入杂质。由此，可确保用于与阳极电极27进行萧特基接合的n型的区域。
并且，在梯形沟槽17中，不仅底壁20，而且侧壁22的全部均相对于梯形沟槽17的开放端为相向。因此，在经由梯形沟槽17将p型杂质注入至SiC外延层6的情况下，能够将从梯形沟槽17的开放端入射至梯形沟槽17内的杂质确实地顶到梯形沟槽17的侧壁22。结果，可容易形成p型层23。
<沟槽与SiC结晶结构的关系>
然后，参照图15对沟槽与SiC结晶结构的关系进行说明。
图15是表示4H-SiC的结晶结构的单元胞的模式图。
在本实施方式的萧特基势垒二极管1中所使用的SiC中，根据结晶结构的不同而有3C-SiC、4H-SiC、6H-SiC等种类。
这些之中，4H-SiC的结晶结构可近似于六方晶系，相对于一个硅原子而结合四个碳原子。四个碳原子位于中央配置着硅原子的正四面体的4个顶点。这些四个碳原子中，一个硅原子相对于碳原子位于[0001]轴方向，其他三个碳原子相对于硅原子族原子位于[000-1]轴侧。
[0001]轴及[000-1]轴沿着六角柱的轴方向，以该[0001]轴作为法线的面(六角柱的顶面)为(0001)面(Si面)。另一方面，以[000-1]轴作为法线的面(六角柱的下表面)为(000-1)面(C面)。
以[1-100]轴作为法线的六角柱的侧面分别为(1-100)面，通过不相邻的一对脊线且以[11-20]轴作为法线的面为(11-20)面。这些面为相对于(0001)面及(000-1)面为直角的结晶面。
而且，本实施方式中，优选使用以(0001)面作为主面的SiC基板2，在其上以(0001)面成为主面的方式成长SiC外延层6。而且，梯形沟槽17优选以侧面21的面方位为(11-20)面的方式形成。
<沟槽的剖面形状的变形例>
然后，参照图16(a)～(f)对梯形沟槽17的剖面形状的变形例进行说明。
图16(a)～(f)是表示沟槽的剖面形状的变形例的图，图16(a)表示第一变形例，图16(b)表示第二变形例，图16(c)表示第三变形例，图16(d)表示第四变形例，图16(e)表示第五变形例，图16(f)表示第六变形例。
梯形沟槽17中，例如如图16(a)所示，接触部26与p型层23同样地，可形成为跨及梯形沟槽17的整个内表面，从底壁20经由边缘部24而到达梯形沟槽17的开口端为止。
而且，在图2及图3的说明中，作为梯形沟槽17的剖面形状，仅列举各梯形沟槽17的侧面21相对于底面19以角度θ1(＞90°)倾斜的情况为例，但沟槽的剖面形状并不限定于此。
例如，梯形沟槽中，无须侧面21的全部倾斜，例如也可如图16(b)、(c)的选择性梯形沟槽41般，侧面39的一部分(侧面39的下部42)选择性地成为梯形(锥形状)，侧面39的其他部分(侧面39的上部43)相对于底面19形成90°的角度。在该情况下，p型层23从选择性梯形沟槽41的底壁20经由边缘部24而仅形成在侧面39的下部42(梯形部)。而且，接触部26也可如图16(b)所示，仅形成在选择性梯形沟槽41的底壁20，还可如图16(c)所示，与p型层23同样地，形成为从选择性梯形沟槽41的底壁20经由边缘部24而到达侧面39的下部42的上端为止。
而且，在图16(b)、(c)的结构中，侧面39的下部42相对于选择性梯形沟槽41的开放端为相向，因而可容易形成p型层23。
而且，图16(b)的选择性梯形沟槽41例如可利用图17A～图17D所示的步骤形成。
具体来说，首先，如图17A所示，在SiC基板2上，使缓冲层7、基底漂移层8、低电阻漂移层9及表面漂移层10依该顺序外延成长。
然后，如图17B所示，例如利用CVD法，在SiC外延层6的表面12形成包含SiO2的硬遮罩38。硬遮罩38的厚度优选为1μm～3μm。然后，利用公知的光刻技术及蚀刻技术，将硬遮罩38图案化。此时，以相对于硬遮罩38的厚度而蚀刻量(厚度)为1.5～2倍的方式设定蚀刻条件。具体来说，以在硬遮罩38的厚度为1μm～3μm的情况下，蚀刻量设为1.5μm～6μm的方式，设定蚀刻条件(气体种类、蚀刻温度)。该蚀刻条件是设定如下过蚀刻量的条件，即，该过蚀刻量比图14B的步骤中蚀刻硬遮罩35时所设定的过蚀刻量多。由此，在蚀刻后的硬遮罩38的开口40的侧壁下部，可相对于SiC外延层6的表面12以角度θ1(91°～100°＞90°)倾斜而形成比边缘部37(参照图14B)小的边缘部44。
然后，如图17C所示，经由该硬遮罩38，将SiC外延层6从表面12开始干式蚀刻直至最深部到达低电阻漂移层9的中途部的深度为止，由此形成条纹状的选择性梯形沟槽41。此时的蚀刻条件设为如下，即，气体种类：O2+SF6+HBr，偏压：20W～100W，装置内压力：1Pa～10Pa。由此，可将底壁20的边缘部24形成为弯曲的形状。而且，在硬遮罩38的开口40的侧壁下部形成着比边缘部37小的边缘部44，因而仅使选择性梯形沟槽41的侧面39的下部42相对于底面19以角度θ1倾斜，从而可使侧面39的上部43相对于底面19成为90°(垂直)。
然后，如图17D所示，保留选择性梯形沟槽41的形成中所使用的硬遮罩38，并经由该硬遮罩38朝向选择性梯形沟槽41注入p型杂质(例如铝(Al))。p型杂质的掺杂例如通过注入能量为380keV、剂量为2×1013cm-2的离子注入法而达成。在杂质掺杂后，例如以1700℃进行退火处理，由此形成p型层23。
而且，沟槽中，侧壁22无须倾斜，例如可如图16(d)、(e)、(f)的U字沟槽45般，侧面21相对于底面19为90°(垂直)。此时，p型层23也可如图16(d)、(e)所示，形成为从U字沟槽45的底壁20经由边缘部24而到达U字沟槽45的开口端为止，也可如图16(f)所示，而仅形成在U字沟槽45的底壁20及边缘部24。而且，接触部26也可如图16(d)、(f)所示，仅形成在U字沟槽45的底壁20，还可如图16(e)所示，与p型层23同样地，形成为从U字沟槽45的底壁20经由边缘部24而到达U字沟槽45的开口端为止。
图16(d)的U字沟槽45例如可利用图18A～图18G所示的步骤而形成。
首先，如图18A所示，在SiC基板2上，使缓冲层7、基底漂移层8、低电阻漂移层9及表面漂移层10依照该顺序外延成长。
然后，如图18B所示，例如利用CVD(Chemical Vapor Deposition：化学气相成长)法，在SiC外延层6的表面12形成包含SiO2的硬遮罩46。硬遮罩46的厚度优选为1μm～3μm。然后，利用公知的光刻技术及蚀刻技术，将硬遮罩46图案化。此时，以相对于硬遮罩46的厚度而蚀刻量(厚度)为2～3倍的方式设定蚀刻条件。具体来说，在硬遮罩46的厚度为1μm～3μm的情况下，以蚀刻量为2μm～6μm的方式设定蚀刻条件(气体种类、蚀刻温度)。该蚀刻条件是设定如下过蚀刻量的条件，即，该过蚀刻量比图17B的步骤中蚀刻硬遮罩38时所设定的过蚀刻量多。由此，可将蚀刻后的硬遮罩46的开口47的侧壁下部相对于SiC外延层6的表面12形成为90°(垂直)。
然后，如图18C所示，经由图案化的硬遮罩46，而朝向SiC外延层6的表面注入p型杂质(例如铝(Al))。p型杂质的掺杂例如利用注入能量为380keV、剂量为2×1013cm-2的离子注入法而达成。在杂质掺杂后，例如以1700℃进行退火处理，由此形成p型层48。
然后，如图18D所示，保留p型层48的形成中所使用的硬遮罩46，经由该硬遮罩46将SiC外延层6从表面12开始干式蚀刻直至贯通p型层48的底部的深度为止，由此形成条纹状的中间沟槽53。在中间沟槽53的侧壁保留p型层48的剩余部分(侧部)。
然后，如图18E所示，保留中间沟槽53的形成中所使用的硬遮罩46，并经由该硬遮罩46朝向中间沟槽53注入p型杂质(例如铝(Al))。p型杂质的掺杂例如利用注入能量为380keV、剂量为2×1013cm-2的离子注入法而达成。在杂质掺杂后，例如以1700℃进行退火处理，由此所注入的杂质与p型层48的杂质混合，从而形成着p型层54。
然后，如图18F所示，保留p型层54的形成中所使用的硬遮罩46，经由该硬遮罩46将SiC外延层6从表面12开始干式蚀刻直至贯通p型层54的底部的深度为止，由此形成条纹状的U字沟槽45。在U字沟槽45的侧壁22保留着p型层54的剩余部分(侧部)。
然后，如图18G所示，保留U字沟槽45的形成中所使用的硬遮罩46，并经由该硬遮罩46朝向U字沟槽45注入p型杂质(例如铝(Al))。p型杂质的掺杂例如利用注入能量为380keV、剂量为2×1013cm-2的离子注入法而达成。在杂质掺杂后，例如以1700℃进行退火处理，由此所注入的杂质与p型层54的杂质混合，从而形成p型层23。
如此，通过重复如下步骤，即，通过朝向SiC外延层6的表面12进行离子注入而从表面12开始形成具有特定的深度的p型层48、54的步骤；及形成贯通该p型层48、54的底部的沟槽53、45，并且使所述p型层48、54的侧部保留于该沟槽53、45的侧壁的步骤；从而即便U字沟槽45的侧面21相对于底面19垂直，也可在U字沟槽45的侧壁22确实地形成p型层23。另外，离子注入及沟槽形成的重复进行不限于两次，也可为三次、四次及其以上。
而且，因连续地使用p型层48、54及沟槽53、45的形成时所使用的硬遮罩46来进行离子注入，所以当形成p型层23时，无须增加形成遮罩的步骤。
以上，已对本发明的实施方式进行了说明，但本发明也可由其他方式来实施。
例如，也可采用将所述的萧特基势垒二极管1的各半导体部分的导电型颠倒的构成。例如，萧特基势垒二极管1中，p型的部分可为n型，n型的部分可为p型。
而且，外延层并不限于包含SiC的外延层，可为SiC以外的宽带隙半导体，例如绝缘击穿电场大于2MV/cm的半导体，具体来说，可为GaN(绝缘击穿电场为约3MV/cm，带隙的宽度为约3.42eV)、金刚石(绝缘击穿电场为约8MV/cm，带隙的宽度为约5.47eV)等。
而且，沟槽的平面形状不必为条纹状，例如可为如图19所示的晶格沟槽55。在该情况下，单位胞56在晶格沟槽55的各窗部分形成为长方体形状。而且，晶格沟槽55优选形成为侧面的面方位为(11-20)面及(1-100)面。
而且，也可在沟槽的内表面(底面及侧面)的一部分或全部形成绝缘膜。例如，图20～图24中，在梯形沟槽17的侧面21及底面19的一部分或全部分别形成着绝缘膜57～61。
具体来说，图20的绝缘膜57以其上表面与SiC外延层6的表面12成为同一平面的方式，从梯形沟槽17的底面19填埋至梯形沟槽17的开口端为止，且与底面19及侧面21的整个面相接。
图21的绝缘膜58从梯形沟槽17的底面19填埋至梯形沟槽17的深度方向中间部为止，且与底面19的整个面及侧面21的一部分相接。
图22的绝缘膜59以在梯形沟槽17的内部保留空间的方式，形成为从底壁20经由边缘部24而到达梯形沟槽17的开口端的薄膜状。由此，与梯形沟槽17的底面19及侧面21的整个面相接。
图23的绝缘膜60以在梯形沟槽17的内部保留空间的方式，形成为从底壁20经由边缘部24而从表面12侧覆盖梯形沟槽17的开口端的周缘部30的薄膜状。由此，与梯形沟槽17的底面19及侧面21的整个面相接。
图24的绝缘膜61以在梯形沟槽17的内部保留空间的方式，形成为从底壁20经由边缘部24而到达至侧面21的梯形沟槽17的深度方向中间部的薄膜状。由此，与梯形沟槽17的底面19的整个面及侧面21的一部分相接。
如此，在梯形沟槽17的侧面21及底面19的一部分或全部分别形成绝缘膜57～61，由此可减小容量，因而可使开关速度高速化。
进而，在图25的例中，将n型的表面漂移层10的一部分置换为p型化的p型表面层10′，使阳极电极27与该p型表面层10′相接，由此可设置包含p型表面层10′及n型SiC外延层6(低电阻漂移层9)的pn二极管62。由此，可获得与图10中所示的pn二极管25相同的效果。而且，图26的例中，p型层23仅形成至梯形沟槽17的深度方向中间部为止，该p型层23被绝缘膜58所覆盖而隐藏。在该情况下也可与图25同样地，将n型的表面漂移层10的一部分置换为p型化的p型表面层10′，并使阳极电极27与该p型表面层10′相接，由此设置pn二极管62。
而且，作为阳极电极，例如除所述铝、多晶硅之外，例如可使用钼(Mo)、钛(Ti)等，由此可相对于SiC外延层6进行萧特基接合(异质接合)。
而且，作为用于形成p型层23的p型杂质，例如也可使用Al(铝)等。
本发明的半导体装置(半导体功率装置)例如可组装在构成用于驱动电动马达的驱动电路的反相电路中所使用的功率模块中，所述电动马达作为电动汽车(包含混合式车)、电车、产业用机器人等的动力源而利用。而且，也可组装在将太阳电池、风力发电机其他发电装置(尤其自家发电装置)所发出的电力以与商用电源的电力匹配的方式加以转换的反相电路中所使用的功率模块中。
此外，在专利申请范围中所记载的事项的范围内可实施各种设计变更。
Claims (18)
1.一种半导体装置，其特征在于，包括：
包含宽带隙半导体的第一导电型的半导体层，其具有表面及背面，且在所述表面侧形成着具有侧壁及底壁的沟槽；及
萧特基电极，其以与所述半导体层的所述表面相接的方式形成；且
所述沟槽的底壁的边缘部具有满足下述式(1)的曲率半径R：
0.01L＜R＜10L…(1)
(其中，式(1)中，L表示沿着沟槽的宽度方向而相向的边缘部间的直线距离)。
2.如权利要求1所述的半导体装置，其特征在于：
所述半导体层包括选择性地形成在所述沟槽的所述底壁、及该底壁的所述边缘部的第二导电型的电场缓和部。
3.如权利要求2所述的半导体装置，其特征在于：
所述电场缓和部跨越所述沟槽的所述底壁的所述边缘部与所述沟槽的所述侧壁之间而形成。
4.如权利要求3所述的半导体装置，其特征在于：
所述电场缓和部以沿着所述沟槽的所述侧壁到达所述沟槽的开口端的方式形成。
5.如权利要求1所述的半导体装置，其特征在于：
所述沟槽包括锥形沟槽，所述锥形沟槽具有平面形状的所述底壁及至少有一部分是相对于该平面形状的底壁以超过90°的角度倾斜的所述侧壁。
6.如权利要求2所述的半导体装置，其特征在于：
所述萧特基电极以填埋所述沟槽的方式形成；
所述电场缓和部在所述沟槽的所述底壁具有接触部，该接触部在与填埋所述沟槽的所述萧特基电极之间形成欧姆接合。
7.如权利要求2所述的半导体装置，其特征在于：
所述半导体层在与所述电场缓和部不同的部分具有：逆方向电压施加时施加第一电场的第一导电型的第一部分及施加相对于该第一电场而相对较高的第二电场的第一导电型的第二部分；
所述萧特基电极包括：第一电极，其与所述第一部分之间形成第一萧特基势垒；及第二电极，其与所述第二部分之间形成相对于所述第一萧特基势垒而相对较高的第二萧特基势垒。
8.如权利要求4所述的半导体装置，其特征在于：
所述半导体层在与所述电场缓和部不同的部分具有：逆方向电压施加时施加第一电场的第一导电型的第一部分及施加相对于该第一电场而相对较高的第二电场的第一导电型的第二部分；
所述萧特基电极包括：第一电极，其与所述第一部分之间形成第一萧特基势垒；及第二电极，其与所述第二部分之间形成相对于所述第一萧特基势垒而相对较高的第二萧特基势垒；
所述半导体层的第一部分形成在所述半导体层的表层部的所述沟槽的所述开口端的周缘部，所述半导体层的第二部分形成在所述半导体层的所述表层部中与所述周缘部相邻的部分。
9.如权利要求1所述的半导体装置，其特征在于：
所述半导体层包括：基底漂移层，其具有第一杂质浓度；及低电阻漂移层，其形成在所述基底漂移层上，且具有相对于所述第一杂质浓度而相对较高的第二杂质浓度；
所述沟槽以其最深部到达所述低电阻漂移层的方式形成，且以所述半导体层的一部分为单位胞来进行划分。
10.如权利要求9所述的半导体装置，其特征在于：
所述基底漂移层的所述第一杂质浓度随着从所述半导体层的所述背面朝向所述表面而减少。
11.如权利要求9所述的半导体装置，其特征在于：
所述低电阻漂移层的所述第二杂质浓度随着从所述半导体层的所述背面朝向所述表面而为固定。
12.如权利要求9所述的半导体装置，其特征在于：
所述低电阻漂移层的所述第二杂质浓度随着从所述半导体层的所述背面朝向所述表面而减少。
13.如权利要求9所述的半导体装置，其特征在于：
所述半导体层更包括表面漂移层，该表面漂移层形成在所述低电阻漂移层上，且具有相对于所述第二杂质浓度而相对较低的第三杂质浓度。
14.如权利要求9所述的半导体装置，其特征在于：
更包括包含宽带隙半导体的第一导电型的基板，其支撑所述半导体层；
所述半导体层更包括缓冲层，该缓冲层形成在所述基板上，且具有相对于所述第一杂质浓度而相对较高的第四杂质浓度。
15.如权利要求1所述的半导体装置，其特征在于：
所述沟槽包括形成为条纹状条纹沟槽。
16.如权利要求1所述的半导体装置，其特征在于：
所述沟槽包括形成为晶格状的晶格沟槽。
17.如权利要求1所述的半导体装置，其特征在于：
所述宽带隙半导体的绝缘击穿电场大于1MV/cm。
18.如权利要求1所述的半导体装置，其特征在于：
所述宽带隙半导体为SiC、GaN、AlN或金刚石。
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