JP6378552B2 - チャネル周縁の広い金属酸化物半導体（ｍｏｓ）素子及び製造方法 - Google Patents

チャネル周縁の広い金属酸化物半導体（ｍｏｓ）素子及び製造方法 Download PDF

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Description

本明細書で開示する主題は、炭化ケイ素（ＳｉＣ）電力素子（例えば、ＭＯＳＦＥＴ、ＩＧＢＴ等）等の金属酸化物半導体（ＭＯＳ）素子に関する。
本節は、本開示の様々な側面に関することがある技術の様々な側面について、読者に紹介することを意図しており、本開示は、以下に説明及び／又は特許請求される。ここでの検討が、本開示の様々な側面をよりよく理解しやすくなるように、背景技術を読者に提供するのに役立つものと信じる。したがって、各記述は、このような観点で読まれるべきであり、従来技術を認めるものとして読まれるべきではないことが、理解されるべきである。
パワーエレクトロニクスシステムは、電力をある形態から負荷による消費形態へと変換するために、現代の電気システム全体を通じて広く用いられている。パワーエレクトロニクスシステムの多くは、この電力変換法にて、サイリスタ、ダイオード、並びに様々な種類のトランジスタ（例えば、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）、接合ゲート電界効果トランジスタ（ＪＦＥＴ）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、及び他の適切なトランジスタ）等、様々な半導体素子及び要素を利用している。
特に、高電圧及び／又は高電流の用途では、炭化ケイ素（ＳｉＣ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）等の広バンドギャップ半導体を利用した素子は、対応するシリコン（Ｓｉ）素子よりも高温で動作し、ＯＮ抵抗が低く、チップサイズが小さいという点で、多くの利点を提供することができる。このように、広バンドギャップ半導体素子は、例えば、配電システム（例えば、配電網において）、発電システム（例えば、太陽及び風力変換機）並びに消費財（例えば、電気自動車、機器、電源等）等の電気変換の用途に、複数の利点を提供している。しかしながら、ＳｉＣ及びＳｉ材料システム間の差異により、例えば、Ｓｉ素子では良好に作用する材料処理及び構造の特徴（例えば、素子設計及び／又は製造方法）が、対応するＳｉＣ半導体素子には不適当であったり、その逆であったりすることがある。したがって、広バンドギャップ半導体材料には、それらの利点の他に、素子の設計及び製造を通じて問題も生じている。
米国特許第８２１１７７０号明細書
当初から特許請求されている主題の範囲と同等の特定の実施形態の概要を以下に述べる。これらの実施形態は、特許請求された発明の範囲を限定することを意図しているわけではなく、むしろ、これらの実施形態は、本発明の形態のとりうる形態の簡単な概要を提供することのみを意図している。実際に、本開示は、以下に述べる実施形態と同様であるか又は異なった様々な形態を包含しうる。
一実施形態では、半導体素子は、（０００１）配向ＳｉＣ基板上に配置された炭化ケイ素（ＳｉＣ）ドリフト層を備える。ＳｉＣドリフト層は、半導体素子のチャンネル領域に対して平行に配向された複数の反復形状を含む非平面の表面を含む。さらに、チャネル領域は、ＳｉＣドリフト層の特定の結晶面に配置されている。
他の実施形態では、半導体素子の製造方法は、炭化ケイ素（ＳｉＣ）ドリフト層の上面に、ＳｉＣドリフト層の
面、
面又は
面に沿って配向した側壁を有する複数の反復形状を含む非平面の表面を形成するステップを含む。本方法は、ＳｉＣドリフト層の非平面の表面の少なくとも一部から、非平面ウェル領域を形成するステップと、非平面ウェル領域の少なくとも一部から、非平面ｎ＋又はｐ＋領域を形成するステップとを含む。
他の実施形態では、半導体素子は、（０００１）配向ＳｉＣ基板上に配置された炭化ケイ素（ＳｉＣ）ドリフト層を備える。ＳｉＣドリフト層は、ＳｉＣドリフト層の結晶面内に、半導体素子のチャネル領域を配置するように構成された側壁を有する、複数の反復する三角形状又は矩形形状がある非平面の表面を有する。結晶面はＳｉＣドリフト層の
面、
面又は
である。さらに、反復する三角形状又は矩形形状は、ＳｉＣドリフト層の他の部分のドーパント濃度よりも高いドーパント濃度を有する。
図面全体を通じて同様の符号が同様の部分を表す添付の図面を参照して以下の詳細な説明を読むことで、本発明のこれら及び他の特徴、態様、及び利点がより良く理解されるであろう。
模式的な平面ＭＯＳＦＥＴ素子の概略図である。 模式的なＭＯＳＦＥＴ素子における様々な領域の抵抗を示す概略図である。 本手法の一実施形態による、三角波素子断面形状を有する垂直非平面ＭＯＳＦＥＴ素子の模式図である。 本手法の一実施形態による、三角波素子断面形状を有する非平面ラテラルＭＯＳＦＥＴ素子の模式図である。 本手法の一実施形態による、矩形波素子断面形状を有する非平面ＭＯＳＦＥＴ素子の模式図である。 本手法の一実施形態による、正弦波素子断面形状を有する非平面ＭＯＳＦＥＴ素子の模式図である。 ４Ｈ−ＳｉＣ又は６−Ｈ−ＳｉＣ六方晶ＳｉＣ結晶の（０００１）結晶面を示す図である。 ４Ｈ−ＳｉＣ又は６−Ｈ−ＳｉＣ六方晶ＳｉＣ結晶の垂直
結晶面を示す図である。
４Ｈ−ＳｉＣ又は６−Ｈ−ＳｉＣ六方晶ＳｉＣ結晶の垂直
結晶面を示す図である。
４Ｈ−ＳｉＣ又は６−Ｈ−ＳｉＣ六方晶ＳｉＣ結晶の
結晶面を示す図である。
平面ＳｉＣ ＭＯＳＦＥＴ素子、非平面ＳｉＣ ＭＯＳＦＥＴ素子の一実施形態、及び特定の結晶面に沿って配置されたチャネルを有する非平面ＳｉＣ ＭＯＳＦＥＴ素子の一実施形態のドレイン特性を示すグラフである。 平面ＭＯＳＦＥＴ素子及び非平面ＭＯＳＦＥＴ素子の一実施形態の逆電流−電圧（ＩＶ）特性を示すグラフである。 本手法の一実施形態による、図３のＭＯＳＦＥＴ素子の断面図である。 トレンチ形状（例えば、ｐ／ｎ−ウェル下のドリフト層でのドーピングに比べて）間で、トレンチ形状がより深く、ドリフト領域でのドーピングがより強い、図３のＭＯＳＦＥＴ素子の一実施形態の断面図である。 本手法の一実施形態による、図５のＭＯＳＦＥＴ素子の断面図である。 トレンチ形状（例えば、ｐ／ｎ−ウェル下のドリフト層でのドーピングに比べて）間で、トレンチ形状がより深く、ドリフト領域でのドーピングがより強い、図５のＭＯＳＦＥＴ素子の一実施形態の断面図である。 本手法の一実施形態による、ハニカムセル状ＳｉＣ素子設計を示す図である。
ある実施形態又は具体的な複数の実施形態について、以下に説明する。これらの実施形態を簡潔に説明することに伴い、現実の実装例のあらゆる特徴を本明細書に記述しているわけではない。あらゆる技術又は設計プロジェクト同様、現実の実装例等の開発形態において、システム関連及びビジネス関連の制約への対応等、設計者の具体的目標を達成するために、多数の実装独自の決定がなされる必要があり、この制約は実装毎に様々であることが理解されるべきである。さらに、このような開発の取り組みは、複雑であって時間を要することがあるが、本開示の利点を享受する当業者が設計、作製及び製造を日常的に引き受けるわけではないことが、理解されるべきである。
本開示の様々な実施形態の要素について述べる場合、要素が単一であっても、１つ又は複数の要素を意味することを意図している。「備える」、「含む」及び「有する」は、非排他的であり、列挙された要素以外にも他の要素がありうることを意味している。さらに、本開示の「１つの実施形態」又は「一実施形態」と言及するとき、既述の特徴も組み込んだ追加の実施形態の存在を排除することを意図しているわけではないことが、理解されるべきである。
現代のパワーエレクトロニクスの本質的な構成要素の１つは、電界効果トランジスタ（ＦＥＴ）素子である。例えば、図１に、平面ｎ−チャネル電界効果トランジスタの活性セルを示す。すなわち、このトランジスタは、二重拡散金属酸化物半導体電界効果トランジスタ（ＤＭＯＳＦＥＴ）であり、以後、ＭＯＳＦＥＴ素子１０とする。ＭＯＳＦＥＴ素子１０の特定の要素及び以下に述べる他の素子を明確に示すために、特定の公知の設計要素（例えば、上面金属化、不活性化、端部終端等）を省略していることを理解されたい。図１に示すＭＯＳＦＥＴ素子１０は、ｎ型基板層１４の下方、素子の底面に配置されたドレイン接点１２を含む。基板層１４上には、ｎ型ドリフト層１６が配置されている。ＭＯＳＦＥＴ素子１０の表面近傍には、ｐ−ウェル１８（例えば、ウェル領域１８）及びｎ＋領域２０が、ソース接点２２下に配置されている。さらに、誘電層２４が、ゲート２６をｎ＋領域２０及びｐ−ウェル１８から絶縁している。動作中、適切なゲート電圧（例えば、ＭＯＳＦＥＴ素子１０閾値電圧以上）により、反転層がチャネル領域２８内に形成されうる。チャネル領域２８により、ソース接点２２及びドレイン接点１２間に電流が流れうる。チャネル領域２８は、一般に、ＭＯＳＦＥＴ素子では、ｐ−ウェル領域１８とゲート誘電体２４との間に界面により規定可能であることが、理解されるべきである。したがって、チャネル領域２８の幅又は周縁は、以下にさらに説明するように、ＭＯＳＦＥＴ素子の表面領域に比例しうる。
図２に示すように、ＭＯＳＦＥＴ素子１０の様々な領域の各々は、関連抵抗を有することがあり、ＭＯＳＦＥＴ素子１０の全抵抗（例えば、オン抵抗Ｒds（ｏｎ））は、これら各抵抗の合計として表現可能である。例えば、図２に示すように、ＭＯＳＦＥＴ素子１０のオン抵抗Ｒds（ｏｎ）は、抵抗Ｒs３０（例えば、ｎ＋領域２０の抵抗及びソース接点２２の抵抗）、抵抗Ｒch３２（例えば、ウェル領域１８の反転チャネル抵抗）、抵抗Ｒacc３４（例えば、ゲート酸化物２４と、ウェル領域１８間に配置されたドリフト層１６の一部との間の蓄積層の抵抗）、抵抗ＲJFET３６（例えば、ウェル領域１８間のネック領域の抵抗）、抵抗Ｒdrift３８（例えば、ドリフト層１６の抵抗）、及び抵抗Ｒsub４０（例えば、基板層１４の抵抗）の合計として近似できる。
ＭＯＳＦＥＴ伝導損失を低減するため、ＭＯＳＦＥＴの１つ又は複数の要素の抵抗（例えば、Ｒds（ｏｎ））を最小化することが望ましい。ＭＯＳＦＥＴのチャネル抵抗がＭＯＳＦＥＴの全抵抗の主要部分であり、及び／又は、ＭＯＳＦＥＴのチャネル移動度が低いと、ＭＯＳＦＥＴ素子（例えば、図１のＭＯＳＦＥＴ１０）のオン抵抗（例えば、Ｒds（ｏｎ））が重要になり、素子性能に影響しうる。このように、素子のオン抵抗が低くなるように、ＭＯＳＦＥＴ素子を設計することが望ましい。さらに、ある種のＭＯＳＦＥＴ素子（例えば、ＳｉＣ ＭＯＳＦＥＴ素子）は、一般に、同様のシリコンＭＯＳＦＥＴ素子よりも反転層キャリア移動度が低い（例えば、チャネル抵抗Ｒch３２が高い）ことを理解されたい。したがって、ＭＯＳＦＥＴのチャネル要素の抵抗を最小化する（例えば、減少させる、制限する、又は下げる）ことにより、オン抵抗がより小さいＭＯＳＦＥＴ素子（例えば、ＳｉＣ ＭＯＳＦＥＴ素子）を設計することが、特に望ましい。さらに、上述のように、ＳｉＣ基板により、Ｓｉ基板には実装が難しいか又は不適切な素子製造技術を、実現することができるようになる。
このように、ここでは、ＭＯＳゲート及び／又はＭＯＳ制御半導体素子（例えば、ＭＯＳＦＥＴ、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、絶縁ベースＭＯＳ制御サイリスタ（ＩＢＭＣＴ）、ベース抵抗ＭＯＳ制御サイリスタ（ＢＲＴ）等）のオン抵抗を低減する、多くの素子構造及び方法を開示している。以下に詳述するように、本実施形態により、表面領域が広くチャネル幅が広い（例えば、チャネル周縁が広い）非平面半導体素子の製造が可能になり、これにより、より低い抵抗の素子を製造することが可能となる。例えば、以下に述べるように、ここに開示した実施形態は、例えば、正弦波、三角波、矩形波、のこぎり波に類似の素子断面形状を提供する反復トレンチ形状を含む、半導体素子（例えば、ＳｉＣ素子）の例を含む。開示した素子の実施形態により、素子毎（及びチップ毎）の有効表面領域が増大する。この素子により、チャネル抵抗が減少することに加えて、１つ又は複数の接点抵抗が減少し、半導体素子の接点領域を広げることにより、熱放散を向上させうる。さらに、以下に詳述するように、本手法は、チャネル抵抗をさらに低減し、及び／又は素子の全オン抵抗（例えば、Ｒds（ｏｎ））を低減するために、矩形又はハニカム構造等のセル素子の設計（例えば、ＳｉＣセル素子設計）にも適用可能である。なお、以下に示す素子の実施形態は、ＳｉＣ素子として提案されているが、これらは、例として提示されているに過ぎない。他の実施形態において、半導体素子は、本手法の効果を失うことなく、シリコン（Ｓｉ）、ゲルマニウム（Ｇｅ）、窒化アルミニウム（ＡｌＮ）、窒化ガリウム（ＧａＮ）、ガリウムヒ素（ＧａＡｓ）、ダイヤモンド（Ｃ）、又は他の半導体材料で製造することができる。
上記内容を考慮しつつ、図３は、非平面ＳｉＣ ｎ−チャネルＤＭＯＳＦＥＴ素子５０（以下、ＭＯＳＦＥＴ素子５０）の一実施形態の概略図である。図１のＭＯＳＦＥＴ素子１０同様、図３のＭＯＳＦＥＴ素子５０は、ｎ型基板層１４下方の素子の底面に配置されたドレイン接点１２を含む。基板層１４上方に、ｎ型ドリフト層１６（例えば、エピタキシャルＳｉＣ層）が配置されている。ＭＯＳＦＥＴ素子５０の表面近傍には、ウェル領域１８（例えば、ｐ−ウェル１８）及びｎ＋領域２０が、ソース接点２２の下方に配置されている。さらに、誘電層２４が、ゲート２６をｎ＋領域２０及びｐ−ウェル１８から絶縁している。図示のＭＯＳＦＥＴ素子５０及び後述の他のＭＯＳＦＥＴ素子は、特定のドーピング（例えば、ｐ−ウェル１８及びｎ＋領域２０）を有するものとして説明かつ記述されているものの、当業者により理解されるように、他の実施形態では、ＭＯＳＦＥＴ素子の様々な層が、逆方式でドーピングされてもよい（例えば、ｎ−ウェル及びｐ＋領域を利用）。
図１のＭＯＳＦＥＴ素子１０では、平面上に素子が作製されているのに対し、図３に示すＭＯＳＦＥＴ素子５０の表面形状５２は、反復ピーク形状５４及びトレンチ形状５６が反復した三角波状に形成されている。したがって、ドリフト層１６の表面、ｐ−ウェル１８、ｎ＋領域２０、ソース接点２２、ゲート誘電体２４及びゲート２６の各々は、この三角波形状を呈する（例えば、ピーク形状５４及びトレンチ５６形状の繰り返し）。さらに、ＭＯＳＦＥＴ５０のチャネル領域２８（例えば、反復ピーク及びトレンチ形状５４及び５６と平行に配向）も同様に三角波形状を呈し、ピーク形状５４及びトレンチ５６形状により、チャネル領域２８のチャネル幅が広がる（例えば、チャネル周縁が広がる）ことになる。上述の如く、このようにＭＯＳＦＥＴ素子５０におけるチャネル領域２８の幅が広がることにより、ＭＯＳＦＥＴ素子５０の１つ又は複数の個々の抵抗（例えば、チャネル抵抗及び／又はソースとｎ＋領域１８との間の接点抵抗）が低減しうるため、ＭＯＳＦＥＴ素子５０のオン抵抗（例えば、Ｒds（ｏｎ））を低減することができる。
同様に、図４は、非平面ＳｉＣラテラルＭＯＳＦＥＴ素子６０（以下、ＬＭＯＳＦＥＴ素子６０）の他の実施形態の概略図である。図３のＭＯＳＦＥＴ素子５０同様、図４のｎ−チャネルＬＭＯＳＦＥＴ素子６０は、ｐ型ドリフト層１６を上に配したｎ又はｐ型基板層１４を含む。ＬＭＯＳＦＥＴ素子６０の表面近傍には、ソース接点２２の下方に第１のｎ−ウェル６２Ａが配置されており、ドレイン接点６４の下方に第２のｎ−ウェル６２Ｂが配置されている。さらに、誘電層２４が、ゲート２６をｎ−ウェル６２Ａ及び６２Ｂから絶縁している。図示したＬＭＯＳＦＥＴ素子６０の動作中、素子閾値電圧を超えるゲート電圧が印加されると、チャネル領域６６（例えば、ドリフト層１６とゲート酸化物２４との間の界面に）に導電チャネル（例えば、反転層）が形成され、ソース接点２２とドレイン接点６４との間に横方向の電荷キャリアを流すことができる。
図３のＭＯＳＦＥＴ素子５０と同様、図４に示すＬＭＯＳＦＥＴ素子６０の表面形状５２は、ピーク形状５４及びトレンチ形状５６が反復した三角波状を呈する。したがって、ドリフト層１６の表面、ｎ−ウェル６２Ａ及び６２Ｂ、ソース接点２２、ゲート誘電体２４、ゲート２６、並びにドレイン接点６４の各々は、このような三角波形状（例えば、ピーク５４とトレンチ５６形状の繰り返し）を呈しうる。さらに、ＬＭＯＳＦＥＴ６０のチャネル領域６６（例えば、反復ピーク形状５４及びトレンチ形状５６と平行に配向）は、同様にこのような三角波形状を呈しうるので、チャネル領域６６は、ピーク５４及びトレンチ５６形状により、チャネル幅（例えば、チャネル周縁が広がる）が広がる結果となる。上述のように、ＬＭＯＳＦＥＴ６０のチャネル領域６６の幅が広がると、ＬＭＯＳＦＥＴ素子６０の１つ又は複数の個々の抵抗（例えば、チャネル抵抗及び／又はソース／ドレインとｎ＋領域１８との間の接点抵抗）が低減しうるので、ＬＭＯＳＦＥＴ素子６０の全オン抵抗が低減することになる。
図５及び図６は、非平面形状のＭＯＳＦＥＴ素子の実施形態の概略図である。特に、図５に、矩形ピーク形状７４及び矩形トレンチ形状７６を繰り返す矩形波状の素子断面形状７２のＳｉＣ ＤＭＯＳＦＥＴ素子７０（以下、ＭＯＳＦＥＴ素子７０）を示す。図６に、曲線的なピーク形状８４及び曲線的なトレンチ形状８６を繰り返す正弦波状の素子断面形状８２のＳｉＣ ＤＭＯＳＦＥＴ素子８０（以下、ＭＯＳＦＥＴ素子８０）を示す。ここに開示する素子断面形状（例えば、素子断面形状５２、７２及び８２）は、単に非平面断面の例として提示されているものであり、限定を意味しないことが理解されるであろう。図５及び図６にそれぞれ示すＭＯＳＦＥＴ素子７０及び８０には、図１のＭＯＳＦＥＴ素子１０について上述したように、対応する多くの素子形状（例えば、ドレイン接点１２、ｎ型基板１４、ｎ型ドリフト層１６、ｐ−ウェル１８、ｎ＋領域２０、ソース接点２２、誘電層２４及びゲート２６）があることを理解されたい。
図５に示すＭＯＳＦＥＴ素子７０の矩形波表面形状７２により、同様の矩形波形状（例えば、ピーク形状７４とトレンチ形状７２の繰り返し）が、ドリフト層１６の表面、ｐ−ウェル１８、ｎ＋領域２０、ソース接点２２、ゲート誘電体２４及びゲート２６にも与えられている。同様に、図６に示すＭＯＳＦＥＴ素子８０の正弦波表面形状８２により、正弦波形状（例えば、反復ピーク形状８４とトレンチ形状８６の繰り返し）が、ドリフト層１６の表面、ｐ−ウェル１８、ｎ＋領域２０、ソース接点２２、ゲート誘電体２４及びゲート２６にも与えられている。さらに、ＭＯＳＦＥＴ素子７０及び８０のチャネル領域２８（例えば、反復ピーク形状７４及び８４並びに反復するトレンチ形状７６及び８６にそれぞれ平行に配向される）では、反復ピーク形状（例えば、矩形ピーク形状７４又は曲線的なピーク形状８４）及びトレンチ形状（例えば、矩形トレンチ形状７６又は曲線的なトレンチ形状８６）により、平面素子と比べて、チャネル幅を広く（例えば、チャネル周縁を広く）することができる。上述の如く、ＭＯＳＦＥＴ素子７０及び８０においてこのようにチャネル領域２８が広がると、ＭＯＳＦＥＴ素子７０及び８０の１つ又は複数の個々の抵抗（例えば、チャネル抵抗及び／又はソースとｎ＋領域１８との間の接点抵抗）を低減することができるので、それぞれの素子のオン抵抗を低減することができる。
上述のように、図３乃至図６によると、ここに開示する様々な非平面ＭＯＳＦＥＴ素子の各々では、素子毎の有効表面領域が広がり、チャネル幅が広がる。このことにより、例えば、オン抵抗のより低い素子を製造することが可能となる。さらに、ＳｉＣ素子は、ＳｉＣ素子の特定の形状が、ＳｉＣ結晶の特定の結晶面に沿って配向又は配列されるように、ＳｉＣ結晶から作製されうることを理解されたい。このことを考慮しつつ、図７に、六方晶ＳｉＣ結晶９０（例えば、４Ｈ−ＳｉＣ又は６Ｈ−ＳｉＣ）の結晶面の例を示す。特に、図７Ａに、４Ｈ−ＳｉＣ又は６Ｈ−ＳｉＣ結晶の（０００１）面９２（｛０００１｝面族を示す）を示し、これは、他の結晶面を定義する基礎とすることができる。図７Ｂ及び７Ｃに、垂直
面９４（
面族を示す）及び垂直
面９６（
面族を示す）の４Ｈ−ＳｉＣ又は６Ｈ−ＳｉＣ結晶９０をそれぞれ示す。さらに、図７Ｄに、４Ｈ−ＳｉＣの（
）面９８（
面族を示す）又は
面１０２を基準として角度１００（例えば、約５５°又は５４．７４°）に配向した６Ｈ−ＳｉＣ結晶９０を示す。｛ａｂｃｄ｝なる表記が、結晶格子の対称性により（ａｂｃｄ）面と等価な全ての面の集合を示すことが、当業者に理解されるように、一般的に理解されるであろう。
さらに、様々な面（例えば、面９２、９４、９６及び９８）により、ある結晶面に沿って配向又は配列された素子要素の様々な電気的特性が得られることを理解されたい。例えば、ある実施形態では、ＳｉＣ ＭＯＳＦＥＴ素子のチャネル（例えば、チャネル領域２８）を、特定の面に沿って配置することにより、チャネルの有効反転チャネル移動度を高めることができる。具体例として、図７Ｃの
面９６に配置されたチャネルにより、ボルト秒当たり約４３平方センチメートル（ｃｍ2／Ｖｓ）の有効チャネル移動度が可能になり、図７Ｂの
面９４に配置されたチャネルにより、約３２ｃｍ2／Ｖｓの有効チャネル移動度が可能になり、
面９８に配置されたチャネルにより、約３５ｃｍ2／Ｖｓの有効チャネル移動度が可能になる。このように、ある実施形態では、トレンチ形状（例えば、図３乃至図６のトレンチ形状５６、７６及び８６の壁）は、特定の面（例えば、図７に示す面９２、９４、９６及び９８）に沿って（例えば、対応するチャネル領域２８に沿って）配向されて、ここに開示されるＭＯＳＦＥＴ素子（例えば、図３乃至図６のＭＯＳＦＥＴ素子５０、６０、７０及び８０）の有効反転チャネル移動度をさらに向上（そして、これによりオン抵抗を低減）させることができる。
従来の半導体作製技術（例えば、フォトリソグラフィ、イオン注入、アニーリング、化学気相蒸着（ＣＶＤ）、誘電体蒸着、ゲート金属蒸着、オーム接点形成等）が、非平面ＳｉＣ ＭＯＳＦＥＴ素子（例えば、図３乃至図６のＭＯＳＦＥＴ素子５０、６０、７０及び８０）の作製に利用されうることが理解されるべきである。例えば、ある実施形態では、非平面ＳｉＣ表面（例えば、図３及び図４に示す三角波断面５２を有する、図５に示す矩形波断面７２を有する、又は、図６に示す正弦波断面８２を有する）が、リソグラフィマスクによるウェット又はドライエッチングで形成されうる。このように、例えば、エッチング化学／条件、マスク材料（例えば、傾斜エッチング法又はテーパー断面エッチング法に用いる傾斜レジストマスク）、及び／又はグレースケールリソグラフィ技術により、トレンチの形状が制御されうる。特定の素子形状（例えば、トレンチ形状及び／又はチャネル領域等）を、ＳｉＣ結晶の特定の面（例えば、図７に示す面９２、９４、９６及び９８）に沿って配列又は配向することに加えて、以下に詳述するある実施形態では、特定の素子寸法及びドーパント濃度により、反転チャネル移動度が向上したＳｉＣ ＭＯＳＦＥＴ素子（例えば、図３乃至図６ＭＯＳＦＥＴ素子５０、６０、７０及び８０）が可能になることを理解されたい。
図８及び図９に、数値シミュレーションで得た、様々な形状寸法又は配向で製造されたＭＯＳＦＥＴ素子の特徴例を示す。シミュレーションのパラメータは、ＳｉＣ基板、ドリフト層ドーピング８×１０16ｃｍ-3、トレンチの深さ１μｍ、トレンチピッチ２μｍ、チャネル長０．７μｍ、反転チャネル移動度１５ｃｍ2／Ｖｓである。図８は、比較用の様々なＭＯＳＦＥＴ素子のドレイン特性（例えば、約２０Ｖのゲート電圧でのドレイン電流（Ｉｄ）対ソース−ドレイン電圧（Ｖds））のグラフ１２０である。グラフ１２０に示すように、直線１２２に示す平面ＭＯＳＦＥＴ素子（例えば、図１のＭＯＳＦＥＴ素子１０）は、直線１２４よりも傾きが小さい。この直線１２４は、非平面ＭＯＳＦＥＴ素子（例えば、図３のＭＯＳＦＥＴ素子５０）を示している。例えば、図３の非平面ＭＯＳＦＥＴ素子５０は、表面領域が、図１のＭＯＳＦＥＴ素子１０より約１．４倍広い。なお、ＭＯＳＦＥＴ素子１０は、非平面ＭＯＳＦＥＴ素子の全オン抵抗Ｒds（ｏｎ）を約１４％低減している。
さらに、図８のグラフ１２０の直線１２６は、非平面ＭＯＳＦＥＴ素子（例えば、図３のＭＯＳＦＥＴ素子５０）のドレイン特性を示す。ここで、図７Ｄに示すように、トレンチは、基板１４（＜０００１＞配向４Ｈ−／６Ｈ−ＳｉＣウエハを示す）の上面に配置されたＳｉＣドリフト層１６の
面９８上にチャネル領域がくるように、配向されている。このように、直線２６は、非平面ＭＯＳＦＥＴ構造を単独で用いるよりも、オン抵抗Ｒds（ｏｎ）がさらに１４％低減していることを示している。したがって、グラフ１２０に示すドレイン特性が導電チャネル移動度（例えば、反転チャネル移動度）及びオン抵抗を一般的に示すため、図８のグラフ１２０は、特定のＭＯＳＦＥＴ素子の実施形態で得られる一般的傾向を示している。すなわち、ある実施形態では、非平面ＭＯＳＦＥＴ素子（例えば、図３乃至図６のＭＯＳＦＥＴ素子５０、６０、７０及び８０）は、平面ＭＯＳＦＥＴ素子（例えば、図１のＭＯＳＦＥＴ素子１０）よりも、オン抵抗を低減し、及び／又はチャネル移動度を向上させることができ、導電チャネルが特定の面（例えば、図７に示す面９２、９４、９６及び９８）に沿って配列又は配向された非平面ＭＯＳＦＥＴ素子（例えば、図３乃至図６のＭＯＳＦＥＴ素子５０、６０、７０及び８０）により、オン抵抗をさらに低減し、及び／又はチャネル移動度をさらに向上させうる。
さらに、図９は、比較のための様々なＭＯＳＦＥＴ素子の逆電流−電圧（ＩＶ）特性（例えば、ドレイン電流（Ｉｄ）対ソース−ドレイン電圧（Ｖds））のグラフ１３０である。グラフ１３０に示すように、平面ＭＯＳＦＥＴ素子（例えば、図１のＭＯＳＦＥＴ素子１０）を表す曲線１３２は、非平面ＭＯＳＦＥＴ素子（例えば、図３のＭＯＳＦＥＴ素子５０）を表す曲線１３４よりも、ある電圧（例えば、約１５００Ｖよりも高いＶdsで）で電流が少ないことを示している。したがって、グラフ１３０に示す反転ＩＶ特性は、平面ＭＯＳＦＥＴ素子（例えば、図１のＭＯＳＦＥＴ素子１０）と比べて、非平面ＭＯＳＦＥＴ素子（例えば、図３のＭＯＳＦＥＴ素子５０）についての阻止能力が、一般に僅かな減少を示す（例えば、約３％）。ある状況では、非平面ＭＯＳＦＥＴ素子（例えば、図３のＭＯＳＦＥＴ素子５０）で観測された阻止能力の低下により、このような非平面素子を特定の用途に用いることができなくなることが、理解されるであろう。しかしながら、図５及び図６のそれぞれのＭＯＳＦＥＴ素子７０及び８０等のある実施形態は、図３に示す角の尖ったピーク形状５４及びトレンチ形状５６がないｐ−ウェル１８を有し、平面ＭＯＳＦＥＴ素子（例えば、図１のＭＯＳＦＥＴ素子１０）と比べて、阻止能力が得られることも理解されるであろう。
このことを考慮しつつ、図１０に、図３に示すＭＯＳＦＥＴ素子５０の実施形態の直線１０−１０線に沿った断面図を示す。このように、図１０に示すＭＯＳＦＥＴ素子５０には、上述の特徴（例えば、ドレイン接点１２、基板１４、ドリフト層１６、ｐ−ウェル１８、ｎ＋領域（図示せず）、誘電層２４及びゲート２６）がある。さらに、図１０に、三角波素子断面形状５２を示す。この断面形状は、ピーク５４及びトレンチ５６を含む。素子断面形状５２の様々な寸法についての説明を容易にするため、図１０には、垂直の破線１４２及び１４４がある。これらの破線は、一般に、ＭＯＳＦＥＴ素子５０の底面又はドレイン接点１２に対して垂直である。さらに説明をわかりやすくするために、図１０には、点線１４６及び１４８がある。これらの破線は、ｐ−ウェル１８とドリフト層１６との間の界面の一部からともに延びている。
図１０に示す破線１４２及び１４４は、距離１５０を規定している。この距離を、三角波素子断面形状５２の波長又はピッチと称することがある。すなわち、この距離１５０に亘って、ＭＯＳＦＥＴ素子５０の特定の要素（例えば、ドリフト層１６、ｐ−ウェル領域１８、ｎ＋領域（図示せず）、ゲート誘電体２４及びゲート２６）が、トレンチ形状５６（例えば、極小）からピーク形状５４（例えば、極大）を経て他のトレンチ形状５６に戻る完全なサイクルで遷移しうる。さらに、図１０に、三角波素子断面形状５２の角度１５２を示す。この三角波素子断面形状５２は、ｐ−ウェル１８と垂直破線１４２との間に延びて図示されている。また、図１０は、２つの距離１５４及び１５６を示している。これらの距離は、それぞれ、点線１４６及び１４８から他の点へ、ドリフト層１６とｐ−ウェル１８との間の界面に沿って延びており、三角波素子断面形状５２の振幅を一般的に示している。ある実施形態では、図１０に示すように距離１５４及び１５６が同じであってもよいが、他の実施形態では、距離１５４及び１５６が異なることもある。三角波素子断面形状５２の特定の形状は、少なくとも部分的に、距離１５０、角度１５２、距離１５４、及び／又は距離１５６に依存することが、理解されるであろう。また、図１に示す平面ＭＯＳＦＥＴ素子１０と比べて、図１０に示すＭＯＳＦＥＴ素子５０では、一般に、導電チャネルの周縁の広がり（例えば、チャネル領域２８の広がった幅）は、ほぼ、距離１５４（又は１５６）の２倍を距離１５０（例えば、三角波素子断面形状５２の波長又はピッチ）で除した値と同等になっている。
さらに、ある実施形態では、図１０に示すＭＯＳＦＥＴ素子５０は、ある寸法をとりうる。例えば、ある実施形態では、距離１５０（例えば、三角波素子断面形状５２の波長又はピッチ）は、ほぼ、トレンチ形状の深さ１５８の合計の２倍以上でありうる。トレンチ形状５６の深さ１５８は、一般に、中間のピーク形状５４の高さ１５８に対応するので、トレンチの深さ及びピークの高さは、ここでは互換的に用いられるであることを理解されたい。さらに、ある実施形態では、トレンチ形状５６（例えば、トレンチ形状５６の壁）は、ＳｉＣ基板の
方向に沿って配向され、トレンチ壁（例えば、
面について）の角度１５２は、約５６°（例えば、５５．７４°）で、チャネル領域２８がＳｉＣ基板上の六方晶ＳｉＣドリフト層１６の
面（例えば、図７に示す
面９８）にきて、非平面素子構造単独のときよりも、さらに導電チャネル移動度が高く（例えば、オン抵抗が低く）なっていてもよい。＜ａｂｃｄ＞なる表記が、結晶格子の対称性により［ａｂｃｄ］方向と等価な全ての方向の集合を示すことが、当業者には理解されるであろう。
ある実施形態では、トレンチ形状の深さ１５８は、オン抵抗（例えば、Ｒds（ｏｎ））と阻止能力（例えば、阻止電圧（ＢＶ））との最善の折衷案が得られるように選択されうる。すなわち、トレンチの深さ１５８が充分に大きければ、トレンチ形状５６は、ドリフト層１６の厚さ１６０の実質的な部分を使い果たすことになる。このドリフト層１６は、ＭＯＳＦＥＴ素子５０の阻止能力を阻害しうる。一方、ドリフト層１６の厚さ１６０が充分に大きく、ＭＯＳＦＥＴ素子５０の阻止能力を阻害することなくより深いトレンチ形状５６に対応していれば、ＭＯＳＦＥＴ素子５０のオン抵抗Ｒds（ｏｎ）は、ドリフト層１６が厚いと抵抗が大きくなるため、大きくなりうる。このように、ある実施形態では、トレンチ形状５６の深さ１５８は、ドリフト層１６の厚さ１６０の約１０％以下でありうる。このドリフト層１６は、適切な阻止能力を維持しつつ、適切にオン抵抗（例えば、Ｒds（ｏｎ））を低くすることができる。なお、余談であるが、垂直ＭＯＳＦＥＴ５０は、上述及び後述のように、特定の寸法及び／又はドーパント濃度で実現可能であるが、図４のＬＭＯＳＦＥＴ６０は、より広範な様々な寸法（例えば、任意の適切なトレンチの深さ１５８）及び／又はドーパント濃度で実現可能である。
図１１に示すように、他の手法が、トレンチ形状５６をさらに深く（例えば、トレンチ形状５６の深さ１５８をさらに大きく）するために利用可能である。例えば、図１１に、ＭＯＳＦＥＴ素子１７０を示す。この素子は、トレンチ形状５６がさらに深い（例えば、トレンチ形状５６のドリフト層１６の厚さ１６０に対する深さ１５８の比がさらに大きい）図１０に示すＭＯＳＦＥＴ素子５０の一実施形態である。さらに、ＭＯＳＦＥＴ素子１７０は、オン抵抗Ｒds（ｏｎ）と阻止能力とで妥協することなく、このようにより深いトレンチ形状５６を達成している。図示した実施形態では、トレンチ形成に先立って、ＭＯＳＦＥＴ素子１７０の各ピーク形状５４（例えば、各トレンチ形状５６間）内に、ドーピング領域１７２を作製（例えば、ドーパント注入又はエピタキシャル成長を利用）することにより、より深いトレンチ形状５６が実現する。非平面形状（例えば、ＭＯＳＦＥＴ素子１７０の三角波素子断面形状５２）により得られる電解遮蔽により、ＭＯＳＦＥＴ素子１７０を遮蔽する性能に悪影響を与えることなく、領域１７２内のドーピングを（例えば、ドリフト層１６内のドーパント濃度を基準として）高めることができることが、理解されるであろう。
例えば、ある実施形態では、領域１７２内のドーパント濃度（例えば、単位立方センチメートルの逆数（１／ｃｍ3）で）は、臨界電界Ｑcrに基づいて決まることがある。この臨界電界Ｑcrは、式：Ｑcr＝Ｅｃ＊εにより計算可能である。ここで、Ｅｃは、半導体が破壊せずに耐えられる最大電界であり、εは、半導体材料の絶対誘電率（例えば、ＳｉＣについて２×１０13ｃｍ-2）。したがって、ある実施形態では、図１１に示すように、ドーパント濃度は、ほぼ、臨界電界（例えば、２Ｑcr）の２倍を距離１５５（例えば、ピーク形状５４の幅、ピーク形状５４の側壁に沿ったウェル領域間の距離）で除した値以下である。ある実施形態では、距離１５５は、トレンチの深さ１５８とともに変化しうる、ウェル領域間のドーピング濃度Ｎは、これに伴い、Ｎ＜２Ｑｃ／（距離１５５）なる関係に基づいて変化しうる。したがって、ある実施形態では、作製に際して特定のＭＯＳＦＥＴ素子寸法（例えば、距離１５０、１５４、１５６、１５８、１６０及び角度１５２）及びドーピング（例えば、ドリフト層１６及びドーピング領域１７２内）を利用することにより、深いトレンチ形状５６が得られ、この形状により、素子の阻止能力を犠牲にすることなく、素子抵抗を低減（例えば、チャネル抵抗を低減）可能であることを理解されたい。
図１２は、図５に示すＭＯＳＦＥＴ素子７０の実施形態の直線１２−１２線に沿った断面図である。このように、図１２に示すＭＯＳＦＥＴ素子７０は、上述の形状（例えば、ドレイン接点１２、基板１４、ドリフト層１６、ｐ−ウェル１８、ｎ＋領域（図示せず）、誘電層２４及びゲート２６）を含む。さらに、図１２に、矩形波素子断面形状７２を示す。この断面形状は、矩形ピーク７４及び矩形トレンチ７６を含む。素子断面形状７２の様々な寸法についての説明をわかりやすくするため、図１２は、垂直の破線１８２及び１８４を含む。これらの破線は、一般に、ＭＯＳＦＥＴ素子７０の底面又はドレイン接点１２に対して垂直である。さらに説明をわかりやすくするために、図１２は、垂直点線１８６及び１８８（例えば、ＭＯＳＦＥＴ７０の底面又はドレイン接点１２に平行）を含む。各点線は、ｐ−ウェル１８と誘電層２４との間の水平の界面からともに延びている。
図１２に示す破線１８２及び１８４は、距離１９０を規定している。この距離を、矩形波素子断面形状７２のピッチ又は波長と称することがある。すなわち、この距離１９０に亘って、ＭＯＳＦＥＴ素子７０の特定の要素（例えば、ドリフト層１６、ｐ−ウェル領域１８、ｎ＋領域（図示せず）、ゲート誘電体２４及びゲート２６）が、ピーク形状７４（例えば、極大）からトレンチ形状７６（例えば、極小）を経て他のピーク形状７４に戻る完全なサイクルで遷移しうる。さらに、図１２に、矩形波素子断面形状７２の角度１９２を示す。この矩形波素子断面形状７２は、ｐ−ウェル１８と垂直破線１４２との間に延びて図示されており、約９０°であってもよい。ある実施形態では、角度１９２が９０°より大きく、台形のトレンチ設計が得られることが理解されるであろう。また、図１２に、距離１９４を示している。この距離は、点線１８６及び１８８間を延び、矩形波素子断面形状７２のトレンチの深さを一般的に示している。トレンチ形状７６の深さ１９４は、一般に、中間のピーク形状７４の高さ１９４に対応するので、トレンチの深さ及びピークの高さは、ここでは互換的に用いられることが理解されるであろう。矩形波素子断面形状７２の特定の形状は、少なくとも部分的に距離１９０、角度１９２及び／又は距離１９４に依存することが理解されるであろう。また、図１に示す平面ＭＯＳＦＥＴ素子１０と比べて、図１２に示すＭＯＳＦＥＴ素子７０では、一般に、導電チャネルの周縁が広く（例えば、チャネル領域２８の幅が大きく）、約（２ａ＋ｂ）／ｂ（ここでａは、距離１９４、ｂは距離１９０）となっていることが理解されるであろう。
さらに、ある実施形態では、図１２に示すＭＯＳＦＥＴ素子７０は、ある寸法になっていてもよい。例えば、ある実施形態では、距離１９０（例えば、矩形波素子断面形状７２の波長又はピッチ）は、ほぼ、深さ１９６のｐ−ウェル１８と空乏領域の和の２倍以上となりうる。さらに、ある実施形態では、トレンチ形状７６が、ＳｉＣ結晶の
又は
方向に沿って配向され、それにより、素子のチャネル領域２８が、六方晶ＳｉＣ基板の
面９６又は
面９４（図７に示すように）に配置されて、反転チャネル移動度が高くなるとともに全オン抵抗が低くなってもよい。
ある実施形態では、トレンチの深さ１９４は、オン抵抗Ｒds（ｏｎ）と阻止能力との最善の折衷案が得られるように選択されうる。すなわち、トレンチの深さ１９４が充分に大きければ、トレンチ形状７６は、ドリフト層１６の厚さ１９８の実質的な部分を使い果たすことになる。これにより、ＭＯＳＦＥＴ素子７０の阻止能力（例えば、ＢＶ）が阻害されることにもなる。一方、ドリフト層１６の厚さ１９８が充分に大きく、ＭＯＳＦＥＴ素子７０の阻止能力を阻害することなくより深いｐ−ウェル１８に対応していれば、ＭＯＳＦＥＴ素子７０のオン抵抗Ｒds（ｏｎ）は、ドリフト層１６が厚くなると抵抗が大きくなるため、大きくなりうる。このように、ある実施形態では、ｐ−ウェル１８の深さ１９６が、ドリフト層１６の厚さ１９８の約１０％以下でありうる。このドリフト層１６は、適切な阻止能力を維持しつつ、適切にオン抵抗を低くすることができる。
図１３に示す如く、矩形トレンチ形状７６をさらに深く（例えば、ｐ−ウェル１８の深さ１９６をさらに大きく）するために、他の手法が用いられうる。例えば、図１３に、ＭＯＳＦＥＴ素子２００を示す。この素子は、図１２に示すＭＯＳＦＥＴ素子７０の一実施形態において矩形トレンチ形状７６がさらに深く（例えば、ドリフト層１６の厚さ１９８に対するｐ−ウェルの深さ１９６の比がさらに大きく）なったものである。さらに、ＭＯＳＦＥＴ素子２００では、オン抵抗と阻止能力とで妥協することなく、トレンチ形状７６がさらに深くなっている。すなわち、ここで説明した実施形態では、ＭＯＳＦＥＴ素子２００の各矩形ピーク形状７４（例えば、各矩形トレンチ形状７６間）内に（例えば、トレンチ形状７６に先立って）ドーピング領域２０２を形成することにより、さらに深いトレンチ形状７６（例えば、ドリフト層１６内へとさらに深く延びたｐ−ウェル１８）が実現している。非平面形状（例えば、ＭＯＳＦＥＴ素子２００の矩形波素子断面形状７２）により得られる電解遮蔽により、ＭＯＳＦＥＴ素子２００の性能に悪影響を与えることなく、領域２０２内のドーピングを（例えば、ドリフト層１６内のドーパント濃度を基準として）高めることができることが、理解されるであろう。例えば、ある実施形態では、領域２０２内のドーパント濃度（例えば、単位立方センチメートルの逆数（１／ｃｍ-3）で）は、臨界電界Ｑcrに基づいて決まることがある。この臨界電界Ｑcrは、式：Ｑcr＝Ｅｃ＊εにより計算可能である。ここで、Ｅｃは、半導体が破壊せずに耐えられる最大電界であり、εは、半導体材料の絶対誘電率（例えば、ＳｉＣについて１×１０13ｃｍ-2）である。したがって、ある実施形態では、図１２に示すように、ドーパント濃度は、ほぼ、臨界電界（例えば、２Ｑcr）の２倍を距離１８７（例えば、ピーク形状７４の幅、ピーク形状７４の側壁上のウェル領域間の距離）で除した値以下でありうる。ある実施形態では、作製に際して特定のＭＯＳＦＥＴ素子寸法（例えば、距離１９０、１９４、１９６、１９８及び角度１９２）及びドーピング（例えば、ドリフト層１６及びドーピング領域２０２内）を利用することにより、より深いトレンチ形状７６が得られ、この形状により、素子の阻止能力を犠牲にすることなく、素子抵抗を低減（例えば、チャネル移動度を向上、オン抵抗を低減）可能であることを理解されたい。
上述の本手法は、セル状構造（例えば、三角形状、矩形状、ハニカム状等）にも適用可能であることが、理解されるべきである。例えば、図１４に、六方セル状設計２１０の平面図を示す。この設計にて、ＭＯＳＦＥＴ作用面積２１２の一例が、図示したＳｉＣ基板のＳｉＣ結晶軸２１４に沿ってとられている。図示したＭＯＳＦＥＴ素子２１２の作製の際、ＳｉＣ結晶構造の六角状配向（図７について上述）により、様々な方向（例えば、軸２１４を基準とする）にそれぞれ配向されるとともに、同時に、特定の結晶面（例えば、
面、
面又は
面）に沿ったトレンチ側壁のあるチャネル周縁に対して垂直な同一のトレンチ形状（直線２１６で示す）が同時作成できるようになる。図示した図１４の六方セル状設計２１０は軸対称であるため、各トレンチ形状２１６は、同一のチャネル移動度を提供することが、理解されるであろう。例えば、ある実施形態では、トレンチ形状２１６は、図３乃至図６及び図１０乃至図１３で上述したトレンチ形状５６、７６及び８６と構造が同様のトレンチ形状でありうる。具体例として、ある実施形態では、各トレンチ形状２１６は、矩形トレンチ形状（例えば、図１２及び図１３に示すトレンチ形状７６と同様）であってもよく、さらに、六方晶ＳｉＣ基板の
面９６（例えば、図７に示すように）に沿って配向又は配列されていてもよい。詳細に上述したように、これらのトレンチ形状２１６では、各ＭＯＳＦＥＴ素子２１２の表面領域及びチャネル幅が増大しうるものであるため、反転チャネル移動度が高くなるとともにオン抵抗が低くなる。
本手法の技術的効果として、半導体素子（例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、及び他の適切な半導体素子）内の素子抵抗が減少する。本実施形態として、素子毎の表面領域が広く、チャネル幅が広い（例えば、チャネル周縁が広い）非平面半導体素子（例えば、ＳｉＣ素子）がある。これにより、低抵抗のＳｉＣ素子を製造することができる。開示した素子の実施形態では、チャネル抵抗を低減することに加えて、ＳｉＣ素子構造内の界面での接点領域を広げることにより、チップ毎の有効表面領域が広くなって１つ又は複数の接点抵抗が低減している。さらに、本手法は、ハニカム構造等のセル状ＳｉＣ素子設計にも適用して、チャネル伝導を向上させ、及び／又はオン抵抗を減少させることができる。
ここでの記述では、本発明を開示するため、及び当業者が本発明を実施できるように、複数の例を用いており、最善の形態も含まれている。発明の実施には、任意の素子又はシステムを作製及び使用すること、並びに、任意の組み込まれた方法を実施することが含まれる。本発明の特許可能な範囲は、特許請求の範囲に規定され、当業者が想到する他の例を含む。このような他の例は、特許請求の範囲の逐語的な文言から異なることのない構造的要素を含むか、又は、特許請求の範囲の逐語的文言とは実質的でない部分が異なる均等な構造的要素を含む場合、特許請求の範囲に含まれることが意図されている。
１０ ＭＯＳＦＥＴ素子
１２ ドレイン接点
１４ ｎ型基板層
１６ ｎ型ドリフト層
１８ ｐ−ウェル
２０ ｎ＋領域
２２ ソース接点
２４ 誘電層
２６ ゲート
２８ チャネル領域
５０ 非平面ＳｉＣ ｎ−チャネルＤＭＯＳＦＥＴ素子
５０ ＭＯＳＦＥＴ素子
５２ 表面形状
５４ 反復ピーク形状
５６ トレンチ形状
６０ 非平面ＳｉＣラテラルＭＯＳＦＥＴ素子
６０ ＬＭＯＳＦＥＴ素子
６２Ａ ｎ−ウェル
６２Ｂ ｎ−ウェル
６４ ドレイン接点
６６ チャネル領域
７０ ＳｉＣＤＭＯＳＦＥＴ素子
７０ ＭＯＳＦＥＴ素子
７２ 矩形波表面形状
７２ 素子断面形状
７４ 矩形ピーク形状
７６ 矩形トレンチ形状
８０ ＳｉＣ ＤＭＯＳＦＥＴ素子
８０ ＭＯＳＦＥＴ素子
８２ 正弦波表面形状８２
８２ 素子断面形状
８４ ピーク形状
８６ トレンチ形状
９０ 六方晶ＳｉＣ結晶
９２ 面
９４ 面
９６ 面
９８ 面
１０２ 面
１２０ グラフ
１３０ グラフ
１５０ 距離
１５２ 角度
１５４ 距離
１５６ 距離
１５８ 深さ
１６０ 厚さ
１７０ ＭＯＳＦＥＴ素子
１７２ 領域
１８７ 距離
１９０ 距離
１９２ 角度
１９４ 深さ
１９６ 深さ
１９８ 厚さ
２００ ＭＯＳＦＥＴ素子
２０２ ドーピング領域
２１０ 六方セル状設計
２１２ ＭＯＳＦＥＴ素子
２１４ ＳｉＣ結晶軸
２１６ トレンチ形状
２１６ 直線

Claims (13)

  1. 半導体素子であって、（０００１）配向ＳｉＣ基板上に配置された炭化ケイ素（ＳｉＣ）ドリフト層を備え、前記ＳｉＣドリフト層が、前記半導体素子のチャネル長に対して平行に配向された複数の反復トレンチ形状を含む非平面の表面を含み、前記チャネルが、前記ＳｉＣドリフト層の特定の結晶面に配置され、
    前記複数の反復トレンチ形状の間の各領域は、前記ＳｉＣドリフト層の他の部分のドーパント濃度よりも高いドーパント濃度を有し、
    前記反復トレンチ形状の間の領域の前記ドーパント濃度は、ほぼ、前記ＳｉＣドリフト層の臨界電界の２倍を前記反復形状の周期幅で除した値以下である、
    半導体素子。
  2. 前記ＳｉＣドリフト層の前記非平面の表面の少なくとも一部に一致して配置された非平面ウェル領域を、さらに備えた、請求項１に記載の素子。
  3. 前記反復トレンチ形状の深さは、前記ＳｉＣドリフト層の厚さの約１０％以下である、請求項２に記載の素子。
  4. 少なくとも、前記ＳｉＣドリフト層の一部及び前記ウェル領域の一部に一致して配置された非平面誘電層と、
    前記非平面誘電層の少なくとも一部に一致して配置された非平面ゲートと、
    をさらに備えた、請求項２または３に記載の素子。
  5. 前記反復トレンチ形状は、三角形のピーク、バレーおよび傾斜側壁を含む三角形状のトレンチを有する三角形の形状を含む、請求項１から４のいずれかに記載の素子。
  6. ａを前記の反復する三角形の形状の辺の長さとし、ｂを前記の反復する三角形の形状の底辺の長さ又は前記の反復する三角形の形状のピッチとした場合、前記の反復する三角形の形状により、約２ａ／ｂに等しく前記チャネルの幅が広がる、請求項５に記載の素子。
  7. 前記結晶面は、前記ＳｉＣドリフト層の
    面である、請求項５または６に記載の素子。
  8. 前記反復トレンチ形状は、矩形ピーク形状を含む、請求項１から４のいずれかに記載の素子。
  9. ａを前記の反復する矩形形状の高さとし、ｂを前記の反復する矩形形状のピッチとした場合、前記の反復する矩形形状により、約（２ａ＋ｂ）／ｂに等しく前記チャネルの幅が広がる、請求項８に記載の素子。
  10. 前記結晶面は、前記ＳｉＣドリフト層の
    面である、請求項８または９に記載の素子。
  11. 前記結晶面は、前記ＳｉＣドリフト層の
    面である、請求項８または９記載の素子。
  12. 前記半導体素子は、三角形状、矩形状又はハニカムセル状設計を有するセル状半導体素子である、請求項１から１１のいずれかに記載の素子。
  13. 前記半導体素子は、ハニカムセル状設計を有するセル状半導体素子であり、前記チャネルは、前記ＳｉＣドリフト層の
    面に沿って配列された、請求項１２に記載の素子。
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