JP2007027440A - 半導体装置 - Google Patents
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Abstract
【課題】半導体チップの温度分布を極力均一にする半導体装置を提供する。
【解決手段】半導体チップの中心電力密度を小さく、チップ周辺に向かうに従って電力密度を大きくし、チップ内の温度分布を小さくしたことを特徴とする半導体装置。半導体チップ内に素子のセルを形成しない領域を作成し、その面積密度を調整することにより、半導体チップ内のセル密度を小さく、チップ周辺に向かうに従ってセル密度を大きくし、チップ内の温度分布を小さくしたことを特徴とする半導体装置。半導体チップ内に一様に素子を形成するが、素子の一部については動作しないように配線することにより、半導体チップ内の動作する素子セル密度を小さく、チップ周辺に向かうに従って動作しないセル密度を大きくして、チップ内の温度分布を小さくしたことを特徴とする半導体装置。
【選択図】 図3
【解決手段】半導体チップの中心電力密度を小さく、チップ周辺に向かうに従って電力密度を大きくし、チップ内の温度分布を小さくしたことを特徴とする半導体装置。半導体チップ内に素子のセルを形成しない領域を作成し、その面積密度を調整することにより、半導体チップ内のセル密度を小さく、チップ周辺に向かうに従ってセル密度を大きくし、チップ内の温度分布を小さくしたことを特徴とする半導体装置。半導体チップ内に一様に素子を形成するが、素子の一部については動作しないように配線することにより、半導体チップ内の動作する素子セル密度を小さく、チップ周辺に向かうに従って動作しないセル密度を大きくして、チップ内の温度分布を小さくしたことを特徴とする半導体装置。
【選択図】 図3
Description
本発明は、半導体チップの温度分布を均一にする半導体装置に関する。
近年、電力変換器等に用いられる電力用半導体素子の電流密度は増加する傾向にあり、また、チップ内のジャンクション温度は増加する傾向にある。したがって、チップ内の温度制御が重要になってきている。
電力用半導体は、チップ内の素子形成領域に一様に作成されるので、素子形成領域内の電力密度はほぼ均等である。電力損失は熱に変換され、チップからの熱抽出をヒートシンクで行っており、半導体チップと雰囲気との間に存在する熱抵抗とチップの電力損失によって、ジャンクション温度が決められる。
電力用半導体は、チップ内の素子形成領域に一様に作成されるので、素子形成領域内の電力密度はほぼ均等である。電力損失は熱に変換され、チップからの熱抽出をヒートシンクで行っており、半導体チップと雰囲気との間に存在する熱抵抗とチップの電力損失によって、ジャンクション温度が決められる。
このジャンクション温度は半導体素子により許容値がある。図1にプリント基板2、チップ1、ヒートシンク3の実装形態の説明図を示す。熱発生源はチップ内からほぼ均一に発生し、ヒートシンク3とプリント基板2を熱が流れる。
この場合、ヒートシンク3を使用しても、チップ内の熱源と温度の関係から、チップ内の温度分布は図1に示すように、チップ中心の温度がチップ周辺の温度より高くなる問題がある。
図2にチップ表面の温度分布簡略的に示す。チップが許容できるジャンクション温度は、この温度分布の最大値によって決められる。もし、最大ジャンクション温度を同じにして、温度分布の幅を小さくできれば許容電力量を増加できるが、チップ内の電力密度分布が一定である従来技術では困難である。
この場合、ヒートシンク3を使用しても、チップ内の熱源と温度の関係から、チップ内の温度分布は図1に示すように、チップ中心の温度がチップ周辺の温度より高くなる問題がある。
図2にチップ表面の温度分布簡略的に示す。チップが許容できるジャンクション温度は、この温度分布の最大値によって決められる。もし、最大ジャンクション温度を同じにして、温度分布の幅を小さくできれば許容電力量を増加できるが、チップ内の電力密度分布が一定である従来技術では困難である。
本発明は、上記の問題点を解決することを目的とし、半導体チップの温度分布を極力均一にする半導体装置を提供する。
本願は、上記の課題を解決するために、次の発明を提案する。
その1)半導体チップ内の電力密度分布を調整することにより、チップ内の温度分布を小さくした半導体装置を提供する。電力密度は温度と比例関係にあるので、半導体チップ内で適宜選択した箇所の電力密度を小さくすることにより、温度上昇を抑制できる。したがって、チップ内の電力密度を調整することにより、チップ全体に亘ってほぼ均一な温度分布を達成することが可能となる。
その2)半導体チップ内に素子のセルを形成しない領域を作成し、その面積密度を調整することにより、半導体チップ内で適宜選択した箇所のセル密度を小さく、チップ内の温度分布を小さくした半導体装置を提供する。セル密度と電力密度は相関があり、セル密度が大きくなると必然的に電力密度も大きくなる。したがって、このセル密度を調整することにより、チップ全体に亘ってほぼ均一な温度分布を達成することが可能となる。
その1)半導体チップ内の電力密度分布を調整することにより、チップ内の温度分布を小さくした半導体装置を提供する。電力密度は温度と比例関係にあるので、半導体チップ内で適宜選択した箇所の電力密度を小さくすることにより、温度上昇を抑制できる。したがって、チップ内の電力密度を調整することにより、チップ全体に亘ってほぼ均一な温度分布を達成することが可能となる。
その2)半導体チップ内に素子のセルを形成しない領域を作成し、その面積密度を調整することにより、半導体チップ内で適宜選択した箇所のセル密度を小さく、チップ内の温度分布を小さくした半導体装置を提供する。セル密度と電力密度は相関があり、セル密度が大きくなると必然的に電力密度も大きくなる。したがって、このセル密度を調整することにより、チップ全体に亘ってほぼ均一な温度分布を達成することが可能となる。
その3)セル形状を矩形、円形状又は楕円形状とし、半導体チップ内で適宜選択した箇所のセル密度を調整し、チップ内の温度分布を小さくした半導体装置を提供する。これは、セルの形状と密度を調整することによって、チップ全体に亘ってほぼ均一な温度分布を達成するものである。
その4)セル形状をストライプ状とし、半導体チップ内の半導体チップ内で適宜選択した箇所のストライプ密度を調整して、チップ内の温度分布を小さくした半導体装置を提供する。これは、上記と同様に、セルの形状と密度を調整することによって、チップ全体に亘ってほぼ均一な温度分布を達成するものである。
その5)上記その4)の半導体装置において、さらにストライプ状のセルを縦方向に分割し、同様に半導体チップ内で適宜選択した箇所の密度を調整して、チップ内の温度分布を小さくしたものである。これも上記と同様に、セルの形状と密度を調整することによって、チップ全体に亘ってほぼ均一な温度分布を達成するものである。
その4)セル形状をストライプ状とし、半導体チップ内の半導体チップ内で適宜選択した箇所のストライプ密度を調整して、チップ内の温度分布を小さくした半導体装置を提供する。これは、上記と同様に、セルの形状と密度を調整することによって、チップ全体に亘ってほぼ均一な温度分布を達成するものである。
その5)上記その4)の半導体装置において、さらにストライプ状のセルを縦方向に分割し、同様に半導体チップ内で適宜選択した箇所の密度を調整して、チップ内の温度分布を小さくしたものである。これも上記と同様に、セルの形状と密度を調整することによって、チップ全体に亘ってほぼ均一な温度分布を達成するものである。
その6)半導体チップ内に一様に素子を形成するが、素子の一部については動作しないように配線することにより、半導体チップ内の動作する素子セル密度を調整してチップ内の温度分布を小さくした半導体装置に関するものである。
この場合は、基板上に素子の形成が一様にできるという点で、優れた手法である。配線の操作によって、素子の非動作部分を形成し、その部分の熱発生を抑制するものである。上記の素子の形成に欠落した部分を形成して熱発生を抑制する場合と同等の効果を有する。
その7)半導体チップ内の縦型素子において、該縦型素子の一部に電流が流れない領域を形成して、電力密度を調整する半導体装置を提供することができる。この場合も同様に、基板上に素子の形成が一様にできるという点で、優れた手法である。配線の操作によって、素子に電流が流れない部分を形成し、その部分の熱発生を抑制するものである。上記の素子の形成に欠落した部分を形成して熱発生を抑制する場合と同等の効果を有する。
その8)半導体チップの中心電力密度を小さく、チップ周辺に向かうに従って電力密度を大きくし、チップ内の温度分布を小さくした半導体装置を提供する。電力密度は温度と比例関係にあるので、半導体チップの中心部の電力密度を小さくすることにより、温度上昇を抑制できる。
この場合は、基板上に素子の形成が一様にできるという点で、優れた手法である。配線の操作によって、素子の非動作部分を形成し、その部分の熱発生を抑制するものである。上記の素子の形成に欠落した部分を形成して熱発生を抑制する場合と同等の効果を有する。
その7)半導体チップ内の縦型素子において、該縦型素子の一部に電流が流れない領域を形成して、電力密度を調整する半導体装置を提供することができる。この場合も同様に、基板上に素子の形成が一様にできるという点で、優れた手法である。配線の操作によって、素子に電流が流れない部分を形成し、その部分の熱発生を抑制するものである。上記の素子の形成に欠落した部分を形成して熱発生を抑制する場合と同等の効果を有する。
その8)半導体チップの中心電力密度を小さく、チップ周辺に向かうに従って電力密度を大きくし、チップ内の温度分布を小さくした半導体装置を提供する。電力密度は温度と比例関係にあるので、半導体チップの中心部の電力密度を小さくすることにより、温度上昇を抑制できる。
上記の通り、半導体チップ内の電力密度を調整し、又は素子の形状、配置、配線等を調整することにより、チップ内ジャンクション温度分布の幅を小さくすることができるという優れた効果を有する。上記の通り、チップ内の温度分布差を小さくできるので、許容電流を増加させることができる。また、チップ面積拡大による電流密度を低減することができ、かつ熱抵抗の減少により更に許容電流量を増加させることができるという著しい効果がある。
以下、本発明の特徴を、図に沿って具体的に説明する。なお、以下の説明は、本願発明の理解を容易にするためのものであり、これに制限されるものではない。すなわち、本願発明の技術思想に基づく変形、実施態様、他の例は、本願発明に含まれるものである。
本発明で提案するセル密度の調整には、(1)非素子形成領域、と(2)デッド素子、の2つがある。非素子形成領域の形成は、素子のセルを作成しない領域をチップ内に作成しその面積密度によってセル密度を調整する方法である。
一方、デッド素子の方法とは、基板上には素子を従来方法と同じようにチップ内一様に形成するが、配線の工夫によって素子が動作しないように殺す素子を形成しする方法であり、デッド素子の密度によってセル密度を調整する方法である。
一方、デッド素子の方法とは、基板上には素子を従来方法と同じようにチップ内一様に形成するが、配線の工夫によって素子が動作しないように殺す素子を形成しする方法であり、デッド素子の密度によってセル密度を調整する方法である。
図3と図4は、本発明の例を示す。図3はセル4の構造が六角形の素子であり、チップ中心のセル密度を小さく、チップ周辺に向かうに従ってセル密度を大きくしている。セル密度と電力密度は相関があり、セル密度が大きくなると電力密度も大きくなる。チップ中心の温度とチップ周辺の温度差は従来技術のそれより小さくなる。
上記において、セル4の構造を六角形にして説明したが、円形、楕円形及び四角形、三角形状等の矩形に形成することもできる。本願発明はこれらを全て包含する。
図4は、セル4の形状がストライプ状の素子の例である。チップ中心の温度とチップ周辺の温度の差は、x方向に対しては図3と同様に小さくなり、y方向に対しては図3程の効果はない。
上記において、セル4の構造を六角形にして説明したが、円形、楕円形及び四角形、三角形状等の矩形に形成することもできる。本願発明はこれらを全て包含する。
図4は、セル4の形状がストライプ状の素子の例である。チップ中心の温度とチップ周辺の温度の差は、x方向に対しては図3と同様に小さくなり、y方向に対しては図3程の効果はない。
図3は、チップ内の領域を中心から周辺に向かって3種類に分けて、3種類のセル密度を形成する例であるが、セル密度を何段階に分けてもよいし、徐々にセル密度を変化させてもよく、本発明で意図するのは、セル密度を変化させて電力密度を変化させることにある。
図4の、ストライプ形状のセル4の場合は、チップの端から端まで連続したストライプのセル4に固定したものではなく、ストライプ形状のセル4を縦方向に分割してチップ上に並べることで、ストライプ形状であってもy方向の温度分布の差を小さくすることが出来る。
図40に横型ストライプ形状MOSFETのストライプ縦方向のセル密度を調整した具体例を示す。さらに、図41に横型ストライプ形状MOSFETのストライプ形状の例で、ソース電極の幅とドレイン電極の幅を調節してセル密度を調整した具体例を示す。これによって、セル密度を変化させて電力密度を変化させることが可能となる。
図4の、ストライプ形状のセル4の場合は、チップの端から端まで連続したストライプのセル4に固定したものではなく、ストライプ形状のセル4を縦方向に分割してチップ上に並べることで、ストライプ形状であってもy方向の温度分布の差を小さくすることが出来る。
図40に横型ストライプ形状MOSFETのストライプ縦方向のセル密度を調整した具体例を示す。さらに、図41に横型ストライプ形状MOSFETのストライプ形状の例で、ソース電極の幅とドレイン電極の幅を調節してセル密度を調整した具体例を示す。これによって、セル密度を変化させて電力密度を変化させることが可能となる。
図5は、GaN-HEMT(窒化ガリウム高電子移動度トランジスタ)に本発明を適用した例である。すなわち、素子が形成されない領域を形成しその近辺の平均的な電力密度を低下させたものである。
基板には、高抵抗材料、例えばGaN、サファイヤ、SiC、Siなどを使用する。基板の上にGaN層を形成し、その上にAlGaN(アルミニウム窒化ガリウム)層を形成する。AlGaN層とGaN層はヘテロ接合され、ヘテロ界面に2次元電子ガス(2DEG)が誘起しGaN-HEMT素子の電子輸送に寄与する。
AlGaN層の上に、ショットキーコンタクト特性を持つゲート電極11を形成する。ゲート電極11の材料は、例えば白金+金などである。また、AlGaN層の上にオーミックコンタクト特性を持つソース電極9とドレイン電極10を形成する。ソース電極9とドレイン電極10の材料は、例えばチタン+アルミ+ニッケル+金、などである。
基板には、高抵抗材料、例えばGaN、サファイヤ、SiC、Siなどを使用する。基板の上にGaN層を形成し、その上にAlGaN(アルミニウム窒化ガリウム)層を形成する。AlGaN層とGaN層はヘテロ接合され、ヘテロ界面に2次元電子ガス(2DEG)が誘起しGaN-HEMT素子の電子輸送に寄与する。
AlGaN層の上に、ショットキーコンタクト特性を持つゲート電極11を形成する。ゲート電極11の材料は、例えば白金+金などである。また、AlGaN層の上にオーミックコンタクト特性を持つソース電極9とドレイン電極10を形成する。ソース電極9とドレイン電極10の材料は、例えばチタン+アルミ+ニッケル+金、などである。
図6は、GaN-HEMTにデッド素子13の形成を適用した例である。前述したように形成されたソース電極9とゲート電極11の配線工程の工夫でデッド素子13を作っている。
デッド素子13のセル4は、ソース電極9をチップのドレイン端子7に電気的に接続され、セル4のゲート電極11はチップのソース端子6に電気的に接続されるように、配線を行っている。図6の等価回路を図7に示す。ドレイン端子7に電圧を印加し、ゲート端子8の入力信号を変化させても、デッド素子13のセル4は全く動作せず常にドレイン電極10とソース電極9の間には電流が流れない。
デッド素子13のセル4は、ソース電極9をチップのドレイン端子7に電気的に接続され、セル4のゲート電極11はチップのソース端子6に電気的に接続されるように、配線を行っている。図6の等価回路を図7に示す。ドレイン端子7に電圧を印加し、ゲート端子8の入力信号を変化させても、デッド素子13のセル4は全く動作せず常にドレイン電極10とソース電極9の間には電流が流れない。
図8は、縦型MOSFETに非素子形成領域12を作成した例である。縦型MOSFETの代表的なプロセス工程を述べる。N型の基板の上にN型のドリフト層26をエピ成長する。表面全体にゲート酸化膜23用のシリコン酸化膜(SiO2)を熱酸化によって形成し、その上にゲート電極11用のポリシリコンをスパッタによって形成する。
ゲート酸化膜23とゲート電極11を選択的にエッチングにて形成し、ゲート電極11の端からゲート電極11の中に、期待するゲート長の長さのところからゲート電極11の端を覆って電極がない領域全てに高エネルギのイオン注入によって高濃度のp型のベース層を形成し、ゲート電極11を、セルフアライメントを利用して、ベース層の中に選択的に高濃度のN型のソース層24を形成する。
次に、ソース層24とベース層表面にオーミックコンタクト特性を持つソース電極9を形成し、基盤背面にオーミックコンタクト特性を持つドレイン電極10を形成する。図8で示す非素子形成領域12は、上記の通りゲート領域15の形成をしないことで実現している例である。
ゲート酸化膜23とゲート電極11を選択的にエッチングにて形成し、ゲート電極11の端からゲート電極11の中に、期待するゲート長の長さのところからゲート電極11の端を覆って電極がない領域全てに高エネルギのイオン注入によって高濃度のp型のベース層を形成し、ゲート電極11を、セルフアライメントを利用して、ベース層の中に選択的に高濃度のN型のソース層24を形成する。
次に、ソース層24とベース層表面にオーミックコンタクト特性を持つソース電極9を形成し、基盤背面にオーミックコンタクト特性を持つドレイン電極10を形成する。図8で示す非素子形成領域12は、上記の通りゲート領域15の形成をしないことで実現している例である。
図9は、IGBT素子に本発明の非素子形成領域12の形成を施した実施例である。IGBT素子の作成プロセスは一般的なものでよいので説明は省く。図8の実施例と同様に、ゲート領域15を作成しないことで非素子形成領域12を実現している例である。
図10は、GaNへテロダイオードに本発明の非素子形成領域12の方法を施した例である。アノード電極20とカソード電極19を形成しないことで、非素子形成領域12を実現している例である。GaNへテロダイオードの作成プロセスはGaN-HEMTと同じであり、ただし、ショットキーコンタクト特性を持つ電極をアノード電極20とし、オーミックコンタクト特性を持つ電極をカソード電極19となっている。
図10は、GaNへテロダイオードに本発明の非素子形成領域12の方法を施した例である。アノード電極20とカソード電極19を形成しないことで、非素子形成領域12を実現している例である。GaNへテロダイオードの作成プロセスはGaN-HEMTと同じであり、ただし、ショットキーコンタクト特性を持つ電極をアノード電極20とし、オーミックコンタクト特性を持つ電極をカソード電極19となっている。
図11は、縦型のpnダイオードに本発明の非素子形成領域12の方法を施した例である。従来構造ではアノード電極20に接続されるp+層はチップ内の素子形成領域全面に一様に形成されている。図11はP+層を形成しない領域を形成している。
高い逆電圧が印加されたときに発生するp+層の端への電界集中を緩和させ、耐圧を向上させるための一般的な終端構造と同じ構造を、素子を形成しない領域に形成する。例えば、図11に示すp+のガードリングである。縦型pnダイオードの作成プロセスは一般的なものなので説明を省略する。
高い逆電圧が印加されたときに発生するp+層の端への電界集中を緩和させ、耐圧を向上させるための一般的な終端構造と同じ構造を、素子を形成しない領域に形成する。例えば、図11に示すp+のガードリングである。縦型pnダイオードの作成プロセスは一般的なものなので説明を省略する。
図12は縦型のショットキーバリアダイオード(SBD)に本発明の非素子形成領域12の方法を施した例である。図11のpnダイオードの実施例と同じく、素子を形成しない領域に耐圧向上のための一般的な終端構造を形成する。図12の実施例では図11と同様にp+ガードリング終端構造を例としている。
図13は横型のpnダイオードに本発明の非素子形成領域12の方法を施した例である。基板の上に形成されたN型のエピ層の表面に、高濃度のp型のアノード層21と高濃度のn型層を形成し、アノード層21とカソード層22の表面にオーミックコンタクト特性を持つそれぞれアノード電極20とカソード電極19を形成しする。素子を形成しない領域のアノード層21とアノード電極20とアノード層21とアノード電極20を形成しないで、非素子形成領域12を作成している例である。
図13は横型のpnダイオードに本発明の非素子形成領域12の方法を施した例である。基板の上に形成されたN型のエピ層の表面に、高濃度のp型のアノード層21と高濃度のn型層を形成し、アノード層21とカソード層22の表面にオーミックコンタクト特性を持つそれぞれアノード電極20とカソード電極19を形成しする。素子を形成しない領域のアノード層21とアノード電極20とアノード層21とアノード電極20を形成しないで、非素子形成領域12を作成している例である。
図14は、横型SBDに本発明の非素子形成領域12の方法を施した例である。簡単に作成プロセス工程を説明する。基板の上にN型のドリフト層26をエピ成長し、その表面に、オーミックコンタクト特性を持つカソード電極19を形成し、次にショットキーコンタクト特性を持つアノード電極20を形成する。素子を形成しない領域に対しアノード電極20とカソード電極19を形成せず非素子形成領域12を作成している例である。
図15は、横型MOSFETに本発明のデッド素子13の方法を施した例である。図15は説明図であり、作成プロセスは一般的なものなので説明を省略する。ゲート電極11をソース端子6に電気的に接続する配線を行うことでデッド素子13を形成している。図15の電気的な等価回路を図16に示す。
図15は、横型MOSFETに本発明のデッド素子13の方法を施した例である。図15は説明図であり、作成プロセスは一般的なものなので説明を省略する。ゲート電極11をソース端子6に電気的に接続する配線を行うことでデッド素子13を形成している。図15の電気的な等価回路を図16に示す。
図17は縦型MOSFETに本発明のデッド素子13の方法を施した例である。この図17は概略説明図であり、作成プロセスは既に説明した通りなので、再度の説明は省略する。
ゲート電極11をソース端子6に電気的に接続する配線を行うことでデッド素子13を形成している。図17の電気的な等価回路を図16に示す。
図18は、IGBTに本発明のデッド素子13の方法を施した例である。図18は概略説明図であり、作成プロセスは既に説明した通りなので、再度の説明は省略する。ゲート電極11をソース端子6に電気的に接続する配線を行うことでデッド素子13を形成している。図18の電気的な等価回路を図19に示す。
ゲート電極11をソース端子6に電気的に接続する配線を行うことでデッド素子13を形成している。図17の電気的な等価回路を図16に示す。
図18は、IGBTに本発明のデッド素子13の方法を施した例である。図18は概略説明図であり、作成プロセスは既に説明した通りなので、再度の説明は省略する。ゲート電極11をソース端子6に電気的に接続する配線を行うことでデッド素子13を形成している。図18の電気的な等価回路を図19に示す。
図20は、縦型MOSFETに本発明のデッド素子13の方法を施した例である。図20は概略説明図であり、作成プロセスは既に説明したので、再度の説明は省略する。ソース端子6を電気的にフローティングにするような配線を行うことでデッド素子13を形成している。
図20の電気的な等価回路を図21に示す。図20の例と同様に、ドレイン電極10を電気的にフローティングにすることでデッド素子13を形成することが出来る。また、ソース電極9もしくはドレイン電極10を電気的にフローティングにしてデッド素子13を作成する例は同様にIGBT等にも適用できる。
図20の電気的な等価回路を図21に示す。図20の例と同様に、ドレイン電極10を電気的にフローティングにすることでデッド素子13を形成することが出来る。また、ソース電極9もしくはドレイン電極10を電気的にフローティングにしてデッド素子13を作成する例は同様にIGBT等にも適用できる。
図22と図23は、GaNへテロダイオードに本発明のデッド素子13の方法を施した実施例である。図22は、カソード電極19をアノード端子17に、図23は、アノード電極20のカソード端子18に電気的に接続するように配線をすることでデッド素子13を形成する例である。
図22は、アノード電極17の下に半導体表面から絶縁基板までの間に横方向の電気的絶縁を行うためのアイソレーション層33を形成する。図23は、カソード電極18の下に半導体表面から絶縁基板までの間に横方向の電気的絶縁を行うためのアイソレーション層33を形成する。
図24は横型pnダイオードに本発明のデッド素子13の方法を施した例である。カソード電極19をアノード端子17に電気的に接続するように配線をすることでデッド素子13を形成する例である。同様にアノード電極20をカソード端子18に電気的に接続するように配線をすることでもデッド素子13を形成することができる。P+基板を使用し、アノード電極の下に、半導体表面からP+基板表面までの間に横方向の電気的絶縁を行うためのアイソレーション層33を形成する。
図22は、アノード電極17の下に半導体表面から絶縁基板までの間に横方向の電気的絶縁を行うためのアイソレーション層33を形成する。図23は、カソード電極18の下に半導体表面から絶縁基板までの間に横方向の電気的絶縁を行うためのアイソレーション層33を形成する。
図24は横型pnダイオードに本発明のデッド素子13の方法を施した例である。カソード電極19をアノード端子17に電気的に接続するように配線をすることでデッド素子13を形成する例である。同様にアノード電極20をカソード端子18に電気的に接続するように配線をすることでもデッド素子13を形成することができる。P+基板を使用し、アノード電極の下に、半導体表面からP+基板表面までの間に横方向の電気的絶縁を行うためのアイソレーション層33を形成する。
図25は、横型SBDに本発明のデッド素子13の方法を施した実施例である。カソード電極19をアノード端子17に電気的に接続するように配線をすることでデッド素子13を形成する例である。同様にアノード電極20をカソード端子18に電気的に接続するように配線をすることでもデッド素子13を形成することができる。P+基板を使用し、カソード電極の下に、半導体表面からP+基板表面までの間に横方向の電気的絶縁を行うためのアイソレーション層33を形成する。
図22〜図25のアイソレーション層33は、例えば、トレンチ構造の酸化膜やエッチングによって除去した溝である。
図26は、図24と図25で示した横型ダイオード素子の等価回路である。図27は横型ダイオードのアノード電極20をカソード端子18に電気的に接続するように配線した例の等価回路である。
図22〜図25のアイソレーション層33は、例えば、トレンチ構造の酸化膜やエッチングによって除去した溝である。
図26は、図24と図25で示した横型ダイオード素子の等価回路である。図27は横型ダイオードのアノード電極20をカソード端子18に電気的に接続するように配線した例の等価回路である。
図28と図29は、GaNへテロダイオードに本発明のデッド素子13形成の方法を施した例であり、それぞれ、カソード電極19を電気的にフローティングした例とアノード電極20を電気的にフローティングにした例である。同様に、横型pnダイオードと横型SBDにも、この方法は適用可能である。図30に図28の等価回路を示し、図31に図29の等価回路を示す。
図32は、デッド領域を縦型のPiNダイオードに適用した例である。デッド領域は半導体層もしくは酸化膜などの電流が流れない層である。P+N-N+ダイオードの場合はこの半導体層はp型半導体であり、n+p-n+ダイオードの場合はn型半導体である。電流が流れない領域が増加するので電流密度が低減される。
また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。半導体層のデッド領域の形成はイオン注入とドリフト層26のエピ層成長を繰り返し作成する。
また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。半導体層のデッド領域の形成はイオン注入とドリフト層26のエピ層成長を繰り返し作成する。
図33は、デッド領域を縦型のSBDに適用した例である。デッド領域は、半導体層もしくは酸化膜などの電流が流れない層である。半導体層の場合はn-ドリフト層26のダイオードの場合はp型半導体であり、p−ドリフト層26のダイオードの場合はn型半導体である。
電流が流れない領域が増加するので電流密度が低減される。また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。半導体層のデッド領域の形成は図33の例と同じである。
図34は、図32のデッド領域をpn接合からドリフト層26の途中までの領域に形成した例である。図34は図32に比べデッド領域の深さが浅いため、プロセスコストの低減が可能である。
電流が流れない領域が増加するので電流密度が低減される。また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。半導体層のデッド領域の形成は図33の例と同じである。
図34は、図32のデッド領域をpn接合からドリフト層26の途中までの領域に形成した例である。図34は図32に比べデッド領域の深さが浅いため、プロセスコストの低減が可能である。
図35は、図33のデッド領域をエッチングによって形成した例である。電流が流れない領域が増加するので電流密度が低減される。また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。
図36は、デッド領域をドリフト層26内部に島状に形成したPiNダイオードの実施例である。デッド領域は半導体層もしくは酸化膜などの電流が流れない層である。P+N-N+ダイオードの場合はこの半導体層はp型半導体であり、n+p-n+ダイオードの場合はn型半導体である。
電流が流れない領域が増加するので電流密度が低減される。また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。半導体層のデッド領域の形成はイオン注入とドリフト層26のエピ層成長を繰り返し作成する。
図36は、デッド領域をドリフト層26内部に島状に形成したPiNダイオードの実施例である。デッド領域は半導体層もしくは酸化膜などの電流が流れない層である。P+N-N+ダイオードの場合はこの半導体層はp型半導体であり、n+p-n+ダイオードの場合はn型半導体である。
電流が流れない領域が増加するので電流密度が低減される。また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。半導体層のデッド領域の形成はイオン注入とドリフト層26のエピ層成長を繰り返し作成する。
図38は、デッド領域を縦型MOSFETに適用した実施例である。デッド領域はゲートの下に形成する例である。デッド領域は半導体層もしくは酸化膜などの電流が流れない層である。N-ドリフト層26の場合はこの半導体層はp型半導体であり、p-ドリフト層26の場合はn型半導体である。電流が流れない領域が増加するので電流密度が低減される。
また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。半導体層のデッド領域の形成はイオン注入とドリフト層26のエピ層成長を繰り返し作成する。図37は、図36の島状のデッド領域を縦方向に複数個形成した例である。図39は図38の実施例のデッド領域を形成する場所をp+ベース層の下に形成した例である。
上記本発明の例として、主としてSiとGaNの半導体材料を用いて説明しているが、これらの材料に限定されることはなく、SiC、GaN、ダイヤモンドなどの全半導体材料を用いた素子に適応できるものである。
また、チップの周辺から中心部に向かってデッド領域の面積を拡大し調整することでチップ内の温度分布を平均化することができる。半導体層のデッド領域の形成はイオン注入とドリフト層26のエピ層成長を繰り返し作成する。図37は、図36の島状のデッド領域を縦方向に複数個形成した例である。図39は図38の実施例のデッド領域を形成する場所をp+ベース層の下に形成した例である。
上記本発明の例として、主としてSiとGaNの半導体材料を用いて説明しているが、これらの材料に限定されることはなく、SiC、GaN、ダイヤモンドなどの全半導体材料を用いた素子に適応できるものである。
本発明は、半導体チップ内の電力密度を調整し、又は素子の形状、配置、配線等を調整することにより、チップ中心の電力密度を小さくすると共に、チップ周辺に向かうに従って電力密度を大きくすることにより、チップ内ジャンクション温度分布の幅を小さくすることができるという優れた効果を有する。
このように、チップ内の温度分布差を小さくできるので、許容電力を増加させることができる。また、チップ面積拡大による電力密度を低減することができ、かつ熱抵抗の減少により更に許容電力量を増加させることができるという著しい効果があるので、特に電力変換器に使用される電力用半導体素子等に有用である。
このように、チップ内の温度分布差を小さくできるので、許容電力を増加させることができる。また、チップ面積拡大による電力密度を低減することができ、かつ熱抵抗の減少により更に許容電力量を増加させることができるという著しい効果があるので、特に電力変換器に使用される電力用半導体素子等に有用である。
1:半導体チップ
2:プリント基板
2´:基板
3:ヒートシンク
4:セル
5:セルが存在しない領域
6:ソース端子
7:ドレイン端子
8:ゲート端子
9:ソース電極
10:ドレイン電極
11:ゲート電極
12:非素子形成領域
13:デッド素子・デッド領域
14:アライブ素子
15:ゲート領域
16:Pベース領域
17:アノード端子
18:カソード端子
19:カソード電極
20:アノード電極
21:アノード層
22:カソード層
23:ゲート酸化膜
24:ソース層
25:Pベース層
26:ドリフト層
27:Nベース層
28:ショットキー電極
29:アノード
30:カソード
31:N+ソース層
32:P+ベース層
33:アイソレーション層
34:ドレイン層
2:プリント基板
2´:基板
3:ヒートシンク
4:セル
5:セルが存在しない領域
6:ソース端子
7:ドレイン端子
8:ゲート端子
9:ソース電極
10:ドレイン電極
11:ゲート電極
12:非素子形成領域
13:デッド素子・デッド領域
14:アライブ素子
15:ゲート領域
16:Pベース領域
17:アノード端子
18:カソード端子
19:カソード電極
20:アノード電極
21:アノード層
22:カソード層
23:ゲート酸化膜
24:ソース層
25:Pベース層
26:ドリフト層
27:Nベース層
28:ショットキー電極
29:アノード
30:カソード
31:N+ソース層
32:P+ベース層
33:アイソレーション層
34:ドレイン層
Claims (8)
- 半導体チップ内の電力密度分布を調整することにより、チップ内の温度分布を小さくしたことを特徴とする半導体装置。
- 半導体チップ内に素子のセルを形成しない領域を作成し、その面積密度を調整することにより、チップ内の温度分布を小さくしたことを特徴とする半導体装置。
- セル形状を矩形、円形状又は楕円形状とし、半導体チップ内のセル密度を調整して、チップ内の温度分布を小さくしたことを特徴とする半導体装置。
- チップ表面のセル形状をストライプ状とし、半導体チップ内の中心のストライプ密度を調整して、チップ内の温度分布を小さくしたことを特徴とする半導体装置。
- チップ表面のストライプ状のセルを縦方向に分割し、半導体チップ内のストライプの縦方向の密度を調整して、チップ内の温度分布を小さくしたことを特徴とする請求項4記載の半導体装置。
- 半導体チップ内に一様に素子を形成するが、素子の一部については動作しないように配線することにより、半導体チップ内の動作する素子セル密度を調整して、チップ内の温度分布を小さくしたことを特徴とする請求項4記載の半導体装置。
- 半導体チップ内の縦型素子において、該縦型素子の一部に電流が流れない領域を形成して電力密度を調整し、チップ内の温度分布を小さくしたことを特徴とする請求項4記載の半導体装置。
- 半導体チップの中心電力密度を小さく、チップ周辺に向かうに従って電力密度を大きくし、チップ内の温度分布を小さくしたことを特徴とする請求項1〜7のいずれかに記載の半導体装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2005207849A JP2007027440A (ja) | 2005-07-15 | 2005-07-15 | 半導体装置 |
Applications Claiming Priority (1)
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JP2005207849A JP2007027440A (ja) | 2005-07-15 | 2005-07-15 | 半導体装置 |
Publications (1)
Publication Number | Publication Date |
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JP2007027440A true JP2007027440A (ja) | 2007-02-01 |
Family
ID=37787810
Family Applications (1)
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JP2005207849A Pending JP2007027440A (ja) | 2005-07-15 | 2005-07-15 | 半導体装置 |
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Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2010123593A (ja) * | 2008-11-17 | 2010-06-03 | Kitakyushu Foundation For The Advancement Of Industry Science & Technology | 半導体装置及びその製造方法 |
JP2010165974A (ja) * | 2009-01-19 | 2010-07-29 | Oki Semiconductor Co Ltd | 半導体装置及びその製造方法 |
JP2011134950A (ja) * | 2009-12-25 | 2011-07-07 | Toyota Motor Corp | 半導体装置 |
JP2013219171A (ja) * | 2012-04-09 | 2013-10-24 | Renesas Electronics Corp | 半導体装置 |
US9006823B2 (en) | 2013-01-31 | 2015-04-14 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device and method of manufacturing semiconductor device |
US9543286B2 (en) | 2009-03-25 | 2017-01-10 | Kabushiki Kaisha Toshiba | Semiconductor device |
-
2005
- 2005-07-15 JP JP2005207849A patent/JP2007027440A/ja active Pending
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