JP2006310508A - 半導体装置およびその製造方法 - Google Patents
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Abstract
【課題】パッケージ後の半導体チップは、周辺領域において絶縁膜、Al配線層、表面保護膜、樹脂層が積層された構造である。外部からの熱ストレスにより樹脂層が収縮するとAlスライドが発生し、ゲート−ドレイン間リークやゲート−ソース間リークなどの不良が発生する問題があった。
【解決手段】周辺領域の周辺絶縁膜に、凹部を設ける。少なくとも1つの凹部をAl配線層とのコンタクトホールと開口し、複数設けると良い。これによりAl配線層と周辺絶縁膜間の摩擦が大きくなるため、Alスライドの発生を抑制できる。
【選択図】 図2
【解決手段】周辺領域の周辺絶縁膜に、凹部を設ける。少なくとも1つの凹部をAl配線層とのコンタクトホールと開口し、複数設けると良い。これによりAl配線層と周辺絶縁膜間の摩擦が大きくなるため、Alスライドの発生を抑制できる。
【選択図】 図2
Description
本発明は半導体装置およびその製造方法に係り、特にAlスライドの防止に効果的な半導体装置およびその製造方法に関する。
図8に従来の半導体チップの周辺領域付近の断面図を示す。半導体チップ80の素子領域71には、例えばトレンチ構造のMOSFETのセル73が設けられる。つまり、n+型のシリコン半導体基板51の上にドレイン領域52となるn−型のエピタキシャル層を積層した半導体基板表面にチャネル層54が設けられ、トレンチ58が設けられる。トレンチ58内にはゲート絶縁膜61を介してゲート電極63が設けられ、トレンチ58間の基板表面にはソース領域65、ボディ領域64が配置される。
素子領域71表面にはソース電極67が設けられ、周辺領域72に延在され、ゲート電極63に接続するポリシリコン63pにはゲート配線68が接続する。また周辺領域72の最外周に反転防止のため高濃度不純物領域70が設けられ、シールドメタル69がコンタクトする(例えば特許文献1参照。)。
特開2005−101334号公報
図8の如く、素子領域71外周の周辺領域72には、層間絶縁膜66やゲート絶縁膜61の一部や、ガードリング53、高濃度不純物領域70等のマスクとなった絶縁膜が融合した絶縁膜62が配置される。絶縁膜62は酸化膜である。
そして絶縁膜62および高濃度不純物領域70上を覆ってシールドメタル69や、ゲート配線68等の金属層60が設けられる。金属層60はソース電極67と同じAl配線層である。
半導体チップ80の全面は表面保護膜(パッシベーション膜)74で覆われる。更に半導体チップ80は、リードフレームのアイランド(不図示)の上に固着され、アイランドと一体でパッケージを構成する樹脂層75により被覆される。すなわち図のごとく、Al配線層60上には表面保護膜74および樹脂層75が配置される。
半導体チップ80が樹脂層75から受ける機械的応力によって故障する原因の一つにAlスライドがある。Alスライドとは、外部から半導体チップ80が熱ストレスを受けた場合に、樹脂層75から表面保護膜74を介して応力を受けたAl配線層60が移動(スライド)する現象のことである。
外部からの熱ストレスとは様々なものがあるが、例えば温度サイクル試験や、熱衝撃試験等も熱ストレスとなる。特に、温度サイクル試験のように外部から繰り返し熱ストレスが加えられると、表面保護膜にクラックが発生し、これによりAlスライドの発生が加速されてしまう問題がある。
そしてAlスライドは、シールドメタル69や、ゲート配線68上などの半導体チップ80の周辺領域72をはじめ、Al配線層60が配置される箇所で起こりやすい。特にシールドメタル69は、その幅に対して段差が少ない部分に配置される。つまり、図においてシールドメタル69が被覆する段差は1箇所であり、比較的平坦で摩擦が小さいこともAlスライドを抑制できない原因となっている。
シールドメタル69に隣接してゲート配線68、ソース電極67が設けられている。これらもAl配線層60であるため、Alスライドが発生する。従ってシールドメタル69が図8の矢印の如くスライドすると、隣接して設けられたゲート配線68と接触し、ゲート−ドレイン間リークを引き起こす。更にゲート配線68とソース電極67とが接触し、ゲート−ソース間リークを引き起こす場合もある。
また、機械的応力が大きい場合にはAlスライドが表面保護膜74にストレスを与え、クラックを発生させる問題もある。外部からの水、不純物が表面保護膜74のクラックから侵入すると、Al配線層60を腐食させ、断線不良が発生する。また水や不純物を介した配線間リーク不良が発生する場合もあり、信頼性上問題である。
本発明はかかる課題に鑑みてなされ、第1に、半導体基板上に設けた素子領域と、前記素子領域外周に設けた周辺領域を有する半導体装置であって、前記周辺領域の前記基板表面に設けられた絶縁膜と、前記絶縁膜に設けられた複数の凹部と、前記絶縁膜上に設けられた金属層と、前記金属層上に設けられた保護膜と、前記保護膜上に設けられた樹脂層と、を具備することにより解決するものである。
第2に、半導体基板上に素子領域と、前記素子領域外周の周辺領域を有する半導体チップと、前記周辺領域の前記基板表面に設けられた絶縁膜と、前記絶縁膜に設けられた凹部と、前記絶縁膜上に設けられた金属層と、前記半導体チップ表面を覆う保護膜と、前記半導体チップの裏面が固着するアイランドを有するリードフレームと、前記アイランド及び前記半導体チップを一体で被覆する樹脂層と、を具備することにより解決するものである。
第3に、半導体基板上に素子領域と周辺領域を形成する工程と、前記周辺領域の前記基板表面に設けられた絶縁膜に凹部を形成する工程と、前記絶縁膜および前記凹部を被覆する金属層を形成する工程と、前記金属層上に保護膜を形成する工程と、前記保護膜上に樹脂層を形成する工程と、を具備することにより解決するものである。
本発明の構造に依れば、Al配線層の下方の絶縁膜に凹部を複数設け、段差による摩擦を大きくする。これにより、温度サイクル試験などの熱ストレスによるAlスライドの発生を抑制できる。
また、凹部は、素子領域のコンタクトホール形成と同時に形成できる。つまりマスクの変更のみで実施できるので、製造工程数やマスク枚数の増大を防止して、Alスライドを抑制する半導体装置の製造方法を提供できる。
本発明の実施の形態を、nチャネル型のトレンチ構造のMOSFETを素子領域に形成する場合を例に詳細に説明する。
図1は、本発明の半導体装置の構造を示す平面図である。
図1の如く、半導体チップ100の素子領域21には、多数のMOSFETのセル27が配置される。ソース電極17は、素子領域21上の各セル27のソース領域と接続して設けられる。ゲート配線18はゲート電極と接続し、素子領域21の外側を囲む周辺領域22に延在してゲートパッド電極18pに接続する。
更に、半導体チップ100の最外周にはいわゆるアニュラーと呼ばれる高濃度不純物領域(ここでは不図示)が設けられ基板表面の不純物の反転を防止する。アニュラーはその表面を覆うシールドメタル19とコンタクトする。
図2は、図1のa−a線断面図である。
図の如く、半導体基板は、n+型のシリコン半導体基板1の上にドレイン領域2となるn−型のエピタキシャル層を積層したものである。チャネル層4は、ドレイン領域2の表面に選択的にp型のボロン等を注入した拡散領域である。
トレンチ8は、チャネル層4を貫通してドレイン領域2まで到達させる。一般的には半導体基板上に格子状またはストライプ状にパターニングする。トレンチ8は内壁にゲート酸化膜11を設ける。ゲート酸化膜11の膜厚は駆動電圧に応じて数百Åである。トレンチ8にはポリシリコンを埋設する。ポリシリコンには、低抵抗化を図るためにn型不純物が導入され、ゲート電極13となる。ゲート電極13は基板上に引き出されたポリシリコン13pによりゲート配線層18とコンタクトする。
ソース領域15は、トレンチ8に隣接したチャネル層4表面に設けたn+型不純物領域であり、素子領域21を覆うソース電極17とコンタクトする。また、隣接するソース領域15間のチャネル層4表面には、p+型不純物領域であるボディ領域14を設け、基板の電位を安定化させる。
ソース電極17は、Al配線層であり層間絶縁膜16間のコンタクトホールCHを介してソース領域15およびボディ領域14とコンタクトする。
半導体チップ100は、素子領域21と周辺領域22からなる。素子領域21は、MOSFETのセル27が配置される領域であり、周辺領域22は素子領域21の外側を囲み半導体チップ端部に至る領域である。周辺領域22の基板表面には、p+型不純物領域のガードリング3、n+型不純物領域のアニュラー20が設けられる。ガードリング3はチャネル層4端部に位置し、チャネル層4周端における空乏層の曲率を緩和して電界集中を抑制する。またアニュラー20は既述の如く基板表面における不純物の反転を防止する。
ガードリング3の上方には素子領域21のゲート電極13を引き出したポリシリコン13pが配置される。ポリシリコン13pはその上方に設けられたゲート配線18とコンタクトする。また、アニュラー20は、その上方に設けられたシールドメタル19とコンタクトする。
ソース電極17、ゲート配線18、シールドメタル19は、同一の金属層10により構成される。金属層10は具体的にはAl配線層である。また図示は省略するが、金属層はAl配線層の下層にバリアメタル層が配置された構成でもよい。
周辺絶縁膜12は、ここでは周辺領域22に配置される絶縁膜の総称である。つまり、周辺領域22において残存するゲート酸化膜11、層間絶縁膜16の一部である。また、周辺領域22に残存するチャネル層4、ガードリング3、およびアニュラー20等不純物拡散のマスクとなった絶縁膜である。本実施形態では周辺絶縁膜12は、BPSG(Boron Phosphorus Silicate Glass)膜、熱酸化膜などの酸化膜である。
シールドメタル19下方の周辺絶縁膜12には、凹部23が設けられる。凹部23はシールドメタル19下方において複数設けられ、少なくとも1つは周辺絶縁膜12が完全に除去されてコンタクトホールCHとなる。図ではシールドメタル19下方に2つの凹部23が設けられ、共にアニュラー20とシールドメタル19とのコンタクトホールCHとなっている。しかし少なくとも1つの凹部23がコンタクトホールとなっていれば、他の凹部23はその底部に周辺絶縁膜12が残存していても良い。
同様に、ゲート配線18下方の周辺絶縁膜12にも、凹部23が設けられる。ここでも凹部23は複数設けられ、少なくとも1つは周辺絶縁膜12が完全に除去されてコンタクトホールCHとなる。図ではゲート配線18下方に2つの凹部23が設けられ、共にポリシリコン13pとゲート配線18とのコンタクトホールCHとなっている。
Al配線層上には表面保護膜(パッシベーション膜)24となる例えば窒化膜が設けられる。表面保護膜24は、電極パッドとなるAl配線層10を除く、半導体チップ全面を被覆する。
更に、表面保護膜24上にはモールド樹脂層25が設けられる。モールド樹脂層25は、後述するが半導体チップ100とリードフレームを一体で被覆し、パッケージを構成する。
温度サイクル試験など、外部からの熱ストレスが半導体装置に加わると、半導体チップ100、表面保護膜24、パッケージを構成するモールド樹脂層25の熱膨張係数がそれぞれ異なるため、各層間で応力が発生する。低温保存時には、モールド樹脂層25の収縮応力がチップに働き、Al配線層10がチップ中央に向かって移動する。高温保存時には、モールド樹脂層25の膨張応力がチップに働き、Al配線層10がチップ端部に向かって移動する。
また、Alスライドと密接な関係にあるのが表面保護膜24のクラックである。例えば外部より熱ストレスを受け、モールド樹脂層25からの熱ストレスをAl配線層10が受けた場合でも、表面保護膜24に異常が無ければ熱ストレスから開放された時点で元の状態に戻り(弾性変形)、Alスライド現象は観察されない。
しかし、温度サイクル試験のように外部から繰り返し熱ストレスが印加され、熱膨張係数の違いから表面保護膜にクラックが入ると元の状態に戻らなくなる(塑性変形)。その結果Alスライド現象が起こる。
そこで、本実施形態は、半導体チップ100の周辺領域22において周辺絶縁膜12、Al配線層10、表面保護膜24、モールド樹脂層25が積層された場合に、周辺絶縁膜12に凹部23を設けるものである。
凹部23は、シールドメタル19下方に例えば2つ設ける。これにより、Al配線層10と周辺絶縁膜12との摩擦を大きくすることができる(矢印参照)。つまり、外部からの熱ストレスによりモールド樹脂層25が収縮した場合であっても、Alスライドの発生を抑制できる。
ここで、周辺絶縁膜12の厚みはほぼ1.2μmである。従って本実施形態の凹部23の深さは1.2μmであり開口幅は例えば4μmである。しかし、凹部23はAl配線層10と周辺絶縁膜12との摩擦を大きくすることが目的である。つまり凹部23は周辺絶縁膜12の下層が露出する深さにする必要はなく、開口幅も適宜選択可能である。
但し少なくとも1つの凹部23は周辺絶縁膜12が全て除去され、シールドメタル19とアニュラー20とのコンタクトホール、またはゲート配線18とポリシリコン13pとのコンタクトホールとする。
また、ゲート配線18の下方も同様に設けることで、Alスライドの発生を抑制でき、ゲート−ドレイン間リークおよびゲート−ソース間リークを回避できる。
図3は、半導体チップ100をパッケージに実装した図である。図3(A)が側面図、図3(B)が裏面図、図3(C)が図3(B)のb−b線断面図である。また、比較のために図4は、フルモールドタイプの実装例を示す。図4(A)が側面図、図4(B)が裏面図、図4(C)が図4(B)のc−c線断面図である。
図3(A)の如く、上記の半導体チップ100は裏面にドレイン電極26が形成され、例えばリードフレーム31のアイランド32上に導電性接着剤34などにより固着実装される。半導体チップ100の表面は表面保護膜24で被覆され、表面保護膜24の開口部から露出するAl配線層(電極パッド)10とリード33がボンディングワイヤ35などで接続される。モールド樹脂層25は、半導体チップ100とアイランド32を一体で被覆してパッケージを構成するが、半導体チップ100が固着されないアイランド32の裏面は、モールド樹脂層25から露出する。パッケージサイズは、例えば10mm×15mmである。
PD許容損失(通電時の発熱に対する許容値)が高い半導体装置は、放熱性を良くする必要がある。このためフルモールドタイプの実装ではなく、図3(B)の如くアイランドの裏面を露出したり、ネジなどの押さえ部にのみアイランドを露出して実装する。
しかし、図3(C)の如く、このようなタイプの実装では、アイランド32の裏面が露出し、モールド樹脂層25がアイランド32の周囲に被着するのみである。つまり、外部からの熱ストレスによりモールド樹脂層25が収縮した場合、モールド樹脂層25はアイランド32による収縮の制限をほとんど受けることがない。従って、収縮率も大きくなりAlスライドの発生率が高くなる。更に、パッケージサイズが大型(例えば(10mm×15mm))の場合に、Alスライドが発生しやすくなる。
一方、図4は、いわゆるフルモールドタイプの実装例である。フルモールドタイプの実装では、モールド樹脂層25は、裏面も含めてアイランド32と半導体チップ100を一体で被覆する。そして、このような実装の場合、外部からの熱ストレスによりモールド樹脂層25が収縮してもAlスライドの発生は比較的少ない。それは、モールド樹脂層25内部に配置されたアイランド32によりモールド樹脂層25の収縮が制限されるためである。
本実施形態では、特に図3のようなフルモールドタイプではない実装の場合において、Alスライドの抑制に効果的である。
次に上記の半導体装置の製造方法を、図5から図7および図2を参照して説明する。
第1工程(図5および図6):n+型シリコン半導体基板1にn−型のエピタキシャル層を積層してドレイン領域2を形成する。チャネル層4となる領域の端部には高濃度のボロンを注入・拡散し、ガードリング3を形成する。また、周辺領域22の最外周に高濃度のn型不純物をイオン注入し、高濃度不純物領域(アニュラー)20を形成する。
表面に熱酸化膜5sを形成した後、予定のチャネル層4の部分の酸化膜をエッチングする。全面に例えばドーズ量1.0×1013cm-2でボロンを注入した後、拡散してp型のチャネル層4を形成する。ガードリング3はチャネル層4端部での電界集中を緩和するものであり、特性に影響なければ設けなくてもよい。
全面にCVD法によりNSG(Non−doped Silicate Glass)のCVD酸化膜5を生成する。その後、レジスト膜によるマスクを、素子領域21のトレンチ開口部を除いてかける。CVD酸化膜5は基板周辺領域22の熱酸化膜5s上も覆って設けられ、融合して周辺絶縁膜12となる。素子領域21のCVD酸化膜5をドライエッチングして部分的に除去し、チャネル領域4が露出したトレンチ開口部を形成する。
その後、CVD酸化膜5をマスクとしてトレンチ開口部のシリコン半導体基板をCF系およびHBr系ガスによりドライエッチングし、チャネル層4を貫通してドレイン領域2まで達するトレンチ8を形成する(図5(A))。
ダミー酸化を行いトレンチ8内壁とチャネル層4表面に酸化膜(図示せず)を形成してドライエッチングの際のエッチングダメージを除去し、その後、この酸化膜とCVD酸化膜5をエッチングにより除去する。
更に、全面を酸化してトレンチ8内壁にゲート酸化膜11を駆動電圧に応じて例えば厚み約300Å〜700Åに形成する。周辺領域の表面も酸化され、周辺絶縁膜12に融合する(図5(B))。
全面にポリシリコン層を堆積し、ガードリング3の上方のみマスクを設けてドライエッチングする。ポリシリコン層は不純物を含むポリシリコンを堆積した層でもよいし、ノンドープのポリシリコンを堆積後、不純物を導入した層でもよい。これにより、トレンチ8に埋設したゲート電極13を形成する。周辺領域22ではゲート電極13を引き出すポリシリコン13pがパターンニングされる(図5(C))。
その後、基板の電位を安定化させるために、ボディ領域の形成領域を露出したレジスト膜(不図示)によるマスクを設けて、選択的にボロンを例えばドーズ量2.0×1015cm-2でイオン注入する。
新たなレジスト膜(不図示)で予定のソース領域15に、砒素を例えばドーズ量5.0×1015cm-2程度でイオン注入する。熱処理により不純物を拡散し、n+型のソース領域15と、ボディ領域14を形成した後、レジスト膜を除去する。
これにより、トレンチ8で囲まれた領域がMOSFETのセル27となり、セル27が多数配置された素子領域21と、素子領域21の外側から半導体チップの端部に至る周辺領域22が形成される(図6)。
第2工程(図7):全面にNSG又はPSG(不図示)及びBPSG層16’をCVD法により堆積する。NSG又はPSG(不図示)及びBPSG層16’は周辺領域22上にも形成され、周辺絶縁膜12に融合する。レジスト膜により、素子領域21のゲート電極13上と、周辺領域22の所望のパターンの周辺絶縁膜12が残存するようにマスクを設ける(図7(A))。
素子領域21においてNSG又はPSG(不図示)及びBPSG層16’エッチングし、ゲート電極13上を覆う層間絶縁膜16を形成する。
このとき、同時に周辺絶縁膜12に凹部23を形成する。すなわち、シールドメタルの形成領域下方に位置する周辺絶縁膜12に、例えば2つの凹部23を形成する。凹部23は少なくとも1つをその上層に形成されるシールドメタルとのコンタクトホールとするため、基板表面が露出するようにエッチングされる。ここでは一度のエッチング工程で行うため複数の凹部23は全て基板表面(アニュラー20)が露出する。尚、コンタクトホールとする場合には、最も厚い膜厚の絶縁膜に合わせた条件でエッチングを行う。
更に、ゲート配線の形成領域下方の周辺絶縁膜12にも例えば2つの凹部23を形成する。これらも層間絶縁膜のエッチングと同一工程にて形成されるため、共にポリシリコン13pとのコンタクトホールとなる(図7(B))。
第3工程(図2):その後アルミニウム等をスパッタ装置で全面に付着して、Al配線層10を形成する。素子領域21では、ソース領域15およびボディ領域14にコンタクトするソース電極17をパターンニングする。また、同時にゲート配線18およびシールドメタル19を形成する。そして凹部23はAl配線層10により被覆される。
更に、裏面にドレイン電極(不図示)を形成し、基板表面に表面保護膜を形成する。その後ダイシングにより個々の半導体チップに分割し、リードフレームのアイランド上に半導体チップ裏面(ドレイン電極)を固着する。ボンディングワイヤなどにより所望の配線を行った後、半導体チップおよびリードフレームをモールド樹脂層により一括して被覆する。本実施形態では半導体チップが固着されないアイランドの裏面がモールド樹脂層から露出するタイプの実装とする。これにより、図2および図3(A)に示す最終構造を得る。
尚、本発明の実施の形態ではNチャネル型MOSFETを例に説明したが、導電型を逆にしたpチャネル型MOSFETでも同様に実施できる。
また、Al配線層としてMOSFETのシールドメタル19およびゲート配線18を例に説明したがこれに限らない。例えば素子領域はIGBT等の絶縁ゲート型半導体素子、あるいはショットキーバリアダイオードなどでもよい。すなわち、周辺領域に絶縁膜を介してAl配線層が設けられる半導体装置で有れば、その絶縁膜に凹部を設けることによりAlスライドの発生を抑制できる。
1 n+型シリコン半導体基板
2 ドレイン領域
3 ガードリング
4 チャネル層
5 CVD酸化膜
8 トレンチ
10 Al配線層
11 ゲート酸化膜
12 周辺絶縁膜
13p ポリシリコン
13 ゲート電極
14 ボディ領域
15 ソース領域
16 層間絶縁膜
17 ソース電極
18 ゲート配線
19 シールドメタル
20 高濃度不純物領域
21 素子領域
22 周辺領域
23 凹部
24 表面保護膜
25 モールド樹脂層
26 ドレイン電極
31 リードフレーム
32 アイランド
33 リード
34 導電性接着剤
35 ボンディングワイヤ
51 n+型シリコン半導体基板
52 ドレイン領域
53 ガードリング
54 チャネル層
58 トレンチ
60 Al配線層
61 ゲート酸化膜
62 絶縁膜
63 ゲート電極
64 ボディ領域
65 ソース領域
66 層間絶縁膜
67 ソース電極
68 ゲート配線
69 シールドメタル
70 高濃度不純物領域
71 素子領域
72 周辺領域
73 セル
74 表面保護膜
75 樹脂層
80、100 半導体チップ
2 ドレイン領域
3 ガードリング
4 チャネル層
5 CVD酸化膜
8 トレンチ
10 Al配線層
11 ゲート酸化膜
12 周辺絶縁膜
13p ポリシリコン
13 ゲート電極
14 ボディ領域
15 ソース領域
16 層間絶縁膜
17 ソース電極
18 ゲート配線
19 シールドメタル
20 高濃度不純物領域
21 素子領域
22 周辺領域
23 凹部
24 表面保護膜
25 モールド樹脂層
26 ドレイン電極
31 リードフレーム
32 アイランド
33 リード
34 導電性接着剤
35 ボンディングワイヤ
51 n+型シリコン半導体基板
52 ドレイン領域
53 ガードリング
54 チャネル層
58 トレンチ
60 Al配線層
61 ゲート酸化膜
62 絶縁膜
63 ゲート電極
64 ボディ領域
65 ソース領域
66 層間絶縁膜
67 ソース電極
68 ゲート配線
69 シールドメタル
70 高濃度不純物領域
71 素子領域
72 周辺領域
73 セル
74 表面保護膜
75 樹脂層
80、100 半導体チップ
Claims (12)
- 半導体基板上に設けた素子領域と、
前記素子領域外周に設けた周辺領域を有する半導体装置であって、
前記周辺領域の前記基板表面に設けられた絶縁膜と、
前記絶縁膜に設けられた複数の凹部と、
前記絶縁膜上に設けられた金属層と、
前記金属層上に設けられた保護膜と、
前記保護膜上に設けられた樹脂層と、
を具備することを特徴とする半導体装置。 - 半導体基板上に素子領域と、前記素子領域外周の周辺領域を有する半導体チップと、
前記周辺領域の前記基板表面に設けられた絶縁膜と、
前記絶縁膜に設けられた凹部と、
前記絶縁膜上に設けられた金属層と、
前記半導体チップ表面を覆う保護膜と、
前記半導体チップの裏面が固着するアイランドを有するリードフレームと、
前記アイランド及び前記半導体チップを一体で被覆する樹脂層と、
を具備することを特徴とする半導体装置。 - 前記半導体チップが固着する前記アイランドの裏面は前記樹脂層から露出することを特徴とする請求項2に記載の半導体装置。
- 前記金属層は、前記凹部を介して前記周辺領域の前記基板表面または前記素子領域と電気的に接続することを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記金属層は少なくともAl配線層を含むことを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記金属層は前記周辺領域の前記基板表面に設けられた不純物領域とコンタクトすることを特徴する請求項4に記載の半導体装置。
- 前記金属層は導電層を介して前記素子領域と接続することを特徴とする請求項4に記載の半導体装置。
- 前記絶縁膜は酸化膜であることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記基板裏面に電極が設けられることを特徴とする請求項1または請求項2に記載の半導体装置。
- 前記素子領域にトレンチ構造の絶縁ゲート型素子が設けられることを特徴とする請求項1又は請求項2に記載の半導体装置。
- 半導体基板上に素子領域と周辺領域を形成する工程と、
前記周辺領域の前記基板表面に設けられた絶縁膜に凹部を形成する工程と、
前記絶縁膜および前記凹部を被覆する金属層を形成する工程と、
前記金属層上に保護膜を形成する工程と、
前記保護膜上に樹脂層を形成する工程と、
を具備することを特徴とする半導体装置の製造方法。 - 前記金属層が前記素子領域とコンタクトするコンタクトホールを形成する工程を有し、前記凹部は、前記コンタクトホールの形成と同一工程により形成されることを特徴とする請求項11に記載の半導体装置の製造方法。
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Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009027139A (ja) * | 2007-04-30 | 2009-02-05 | Infineon Technologies Ag | 固定用構造および嵌合構造 |
CN102201433A (zh) * | 2010-03-26 | 2011-09-28 | 三菱电机株式会社 | 半导体装置及其制造方法 |
DE102011075365A1 (de) | 2010-06-09 | 2011-12-15 | Mitsubishi Electric Corp. | Halbleitervorrichtung und Herstellungsverfahren hierfür |
JP2012134198A (ja) * | 2010-12-20 | 2012-07-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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Families Citing this family (11)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
EP2256808A2 (en) | 1999-04-30 | 2010-12-01 | Semiconductor Energy Laboratory Co, Ltd. | Semiconductor device and manufacturing method therof |
JP2008085188A (ja) * | 2006-09-28 | 2008-04-10 | Sanyo Electric Co Ltd | 絶縁ゲート型半導体装置 |
JP5511124B2 (ja) * | 2006-09-28 | 2014-06-04 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
JP5337470B2 (ja) * | 2008-04-21 | 2013-11-06 | セミコンダクター・コンポーネンツ・インダストリーズ・リミテッド・ライアビリティ・カンパニー | 絶縁ゲート型半導体装置 |
EP2357670B1 (en) * | 2008-12-10 | 2015-04-01 | Toyota Jidosha Kabushiki Kaisha | Semiconductor device |
KR101049446B1 (ko) | 2009-11-13 | 2011-07-15 | (주) 트리노테크놀로지 | 전력 반도체 소자 |
JP5564918B2 (ja) * | 2009-12-03 | 2014-08-06 | ソニー株式会社 | 撮像素子およびカメラシステム |
JP5881322B2 (ja) * | 2011-04-06 | 2016-03-09 | ローム株式会社 | 半導体装置 |
JP2013030618A (ja) | 2011-07-28 | 2013-02-07 | Rohm Co Ltd | 半導体装置 |
JP6854654B2 (ja) * | 2017-01-26 | 2021-04-07 | ローム株式会社 | 半導体装置 |
JP7043773B2 (ja) * | 2017-10-03 | 2022-03-30 | 株式会社デンソー | 半導体装置 |
Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61274366A (ja) * | 1985-05-29 | 1986-12-04 | Tdk Corp | 高耐圧半導体装置 |
JPS61289667A (ja) * | 1985-06-18 | 1986-12-19 | Tdk Corp | 半導体装置およびその製造方法 |
JP2000012850A (ja) * | 1998-06-24 | 2000-01-14 | Nec Kansai Ltd | 絶縁ゲート型半導体装置及びその製造方法 |
JP2000124449A (ja) * | 1998-10-13 | 2000-04-28 | Nec Kansai Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
JP2002184987A (ja) * | 2000-12-15 | 2002-06-28 | Nec Kansai Ltd | 半導体装置 |
JP2005026294A (ja) * | 2003-06-30 | 2005-01-27 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2005101334A (ja) * | 2003-09-25 | 2005-04-14 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS62195147A (ja) | 1986-02-21 | 1987-08-27 | Hitachi Ltd | 樹脂封止半導体装置 |
JPH06101532B2 (ja) * | 1986-10-29 | 1994-12-12 | 三菱電機株式会社 | 半導体集積回路装置 |
JPH01261850A (ja) * | 1988-04-13 | 1989-10-18 | Hitachi Ltd | 樹脂封止型半導体装置 |
US6404025B1 (en) * | 1997-10-02 | 2002-06-11 | Magepower Semiconductor Corp. | MOSFET power device manufactured with reduced number of masks by fabrication simplified processes |
JP3601529B2 (ja) | 2001-08-09 | 2004-12-15 | 株式会社デンソー | 半導体装置 |
JP4088120B2 (ja) * | 2002-08-12 | 2008-05-21 | 株式会社ルネサステクノロジ | 半導体装置 |
-
2005
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-
2006
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- 2006-04-24 US US11/409,275 patent/US20060255407A1/en not_active Abandoned
Patent Citations (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS61274366A (ja) * | 1985-05-29 | 1986-12-04 | Tdk Corp | 高耐圧半導体装置 |
JPS61289667A (ja) * | 1985-06-18 | 1986-12-19 | Tdk Corp | 半導体装置およびその製造方法 |
JP2000012850A (ja) * | 1998-06-24 | 2000-01-14 | Nec Kansai Ltd | 絶縁ゲート型半導体装置及びその製造方法 |
JP2000124449A (ja) * | 1998-10-13 | 2000-04-28 | Nec Kansai Ltd | 絶縁ゲート型半導体装置およびその製造方法 |
JP2002184987A (ja) * | 2000-12-15 | 2002-06-28 | Nec Kansai Ltd | 半導体装置 |
JP2005026294A (ja) * | 2003-06-30 | 2005-01-27 | Renesas Technology Corp | 半導体装置およびその製造方法 |
JP2005101334A (ja) * | 2003-09-25 | 2005-04-14 | Sanyo Electric Co Ltd | 半導体装置およびその製造方法 |
Cited By (7)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2009027139A (ja) * | 2007-04-30 | 2009-02-05 | Infineon Technologies Ag | 固定用構造および嵌合構造 |
JP2012119711A (ja) * | 2007-04-30 | 2012-06-21 | Infineon Technologies Ag | 固定用構造および嵌合構造 |
US9076821B2 (en) | 2007-04-30 | 2015-07-07 | Infineon Technologies Ag | Anchoring structure and intermeshing structure |
CN102201433A (zh) * | 2010-03-26 | 2011-09-28 | 三菱电机株式会社 | 半导体装置及其制造方法 |
DE102011075365A1 (de) | 2010-06-09 | 2011-12-15 | Mitsubishi Electric Corp. | Halbleitervorrichtung und Herstellungsverfahren hierfür |
US8390121B2 (en) | 2010-06-09 | 2013-03-05 | Mitsubishi Electric Corporation | Semiconductor device and method of manufacture thereof |
JP2012134198A (ja) * | 2010-12-20 | 2012-07-12 | Mitsubishi Electric Corp | 半導体装置およびその製造方法 |
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