JP3601529B2

JP3601529B2 - 半導体装置

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Publication number: JP3601529B2
Application number: JP2002223933A
Authority: JP
Inventors: 康嗣大倉; 真光　　邦明; 尚彦平野
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2001-08-09
Filing date: 2002-07-31
Publication date: 2004-12-15
Anticipated expiration: 2022-07-31
Also published as: JP2003133329A

Description

【０００１】
【発明の属する技術分野】
本発明は、半導体素子と、この半導体素子の電極面に導電性接合材によって接合された金属ブロック，例えばヒートシンクとを備えて構成された半導体装置に関する。
【０００２】
【従来の技術】
例えば高耐圧・大電流用の電力用半導体装置（ＩＧＢＴやＭＯＳＦＥＴ等，あるいはこれらを含んだパワーＩＣ）の半導体チップ（半導体素子）は、使用時の発熱が大きいため、半導体チップからの放熱性を向上させるための構成が必要になる。この構成の一例として、半導体チップの両面にヒートシンクを例えばはんだ層を介して接合する構成が、従来、考えられており、この構成によれば、チップの両面からヒートシンクを介して放熱できるので、放熱性が向上する。
【０００３】
【発明が解決しようとする課題】
しかしながら上記構成の半導体装置を作成し、例えば−５０℃〜１５０℃の温度範囲の熱サイクルを繰り返し作用させる冷熱評価試験を実行すると、少ないサイクル数で半導体装置が動作不良を引き起こしてしまうことを、本発明者らは確認した。この場合、半導体装置において、その半導体チップ（例えばＩＧＢＴチップ）の表面に設けられたゲートの配線層（ゲートランナー）が表面側主電極（エミッタ）と短絡するという不良が発生したことがわかった。
【０００４】
そこで、本発明者らは、半導体チップ表面のゲート配線層が短絡する原因について詳しく調べてみた。まず、半導体チップの表面にヒートシンクをはんだ接合した構成の正常な状態を、図１２に示す。この図１２に示すように、半導体チップ１の表面に、例えばゲート用のＡｌ製の配線層（ゲートランナー）２を設け、この配線層２を覆うように絶縁性保護膜を設けたものを作成した。尚この絶縁性保護膜として有機系保護膜３を使用した。そして、有機系保護膜３の上に、ヒートシンクである例えばヒートシンクブロック４をはんだ５を介して接合した。
【０００５】
この構成の場合、有機系保護膜３によって配線層２とはんだ５（ひいてはヒートシンクブロック４）との間が絶縁されている。尚、有機系保護膜３は例えばポリイミド樹脂である。
【０００６】
さて、上記構成の半導体装置に対して熱サイクルを作用させると、半導体チップ１の熱膨張係数（例えばＳｉの熱膨張係数は４．２×１０^−６／℃）と、ヒートシンクブロック４の熱膨張係数（例えばＣｕの熱膨張係数は１７×１０^−６／℃）との間にかなり大きな差があるため、大きな熱応力が加わる。このため、図１３に示すように、熱応力によって有機系保護膜３が変形して、配線層２がはんだ５に接触、即ち、短絡してしまうことがある。尚、図１３において、矢印の長さで変位の大きさを表し、矢印の方向で変位の方向（この場合、チップ１の中心へ向かう方向）を表している。
【０００７】
即ち、本発明者らは、半導体装置に熱サイクルを作用させたときに、半導体チップ１表面のゲート配線層２が短絡する原因は、半導体チップ１とヒートシンクブロック４の熱膨張係数の差によって大きな熱応力が加わり、有機系保護膜３が大きく変形してしまうためであることを発見した。
【０００８】
そこで、本発明者らは、熱応力によって、有機系保護膜３が大きく変形することを防止できる対策をいろいろ考え、試作及び実験等を繰り返すことにより、本発明を発明したのである。
【０００９】
本発明の目的は、大きな熱応力が加わったときでも、有機系保護膜が大きく変形することを防止できて、配線層の短絡をほぼ確実に防止することができる半導体装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明者らは、試作及び実験等を実行することにより、上記構成の半導体装置に対して大きな熱応力が加わった場合に、有機系保護膜が大きく変形することを防止できて、配線層の短絡不良をほぼ確実に防止するためには、配線層，すなわち有機系保護膜で覆われる配線層の厚み寸法をｔ１とし、有機系保護膜の実質的な厚み寸法をｔ２としたときに、ｔ１＜ｔ２が成立することが条件であることを確認した。この厚さ条件により、たとえ有機系保護膜が熱応力により変形したとしても、配線層の肩部が有機系保護膜を破って露出してしまうことは防止できる。
【００１１】
また、有機系保護膜としては、その常温での弾性係数が１．０〜５．０ＧＰａであり、且つ、熱膨張係数が３５〜６５×１０^−６／℃であることが望ましいことを確認した。
【００１２】
有機系保護膜の弾性係数は、導電性接合材と半導体チップの熱膨張による歪を吸収するように、導電性接合材のそれより小さいことが望ましい。また、有機系保護膜の熱膨張係数は、有機系保護膜に過大な変形が生じないように、導電性接合材のそれと略同等であることが望ましい。例えば導電性接合材としてＳｎ系はんだを使用する場合、その熱膨張係数は３０×１０^−６／℃程度であり、上記のように３５〜６５×１０^−６／℃のものとすることが望ましい。
【００１３】
このように有機系保護膜の弾性係数，熱膨張係数を選ぶことによって、大きな熱応力が加わっても、有機系保護膜はその熱応力に耐え、大きく変形することも防止でき、その結果配線層の短絡不良は略確実に防止できる。
【００１４】
また、導電性接合材をＳｎ系はんだとすると共に、半導体素子の表面側の金属ブロック（ヒートシンク）の熱膨張係数をα１とし、半導体素子の熱膨張係数をα２とし、半導体素子のチップサイズをａ×ｂとし、使用環境の最高温度と最低温度の温度差をΔＴとしたときに、
【００１５】
【数５】

が成立するように構成することが望ましい。
【００１６】
この構成の場合も、本発明者らは、試作及び実験等を実行することにより、大きな熱応力が加わった場合に、配線層の短絡不良をほぼ確実に防止できることを確認した。
【００１７】
さらに、半導体素子の裏面側においても金属ブロック（ヒートシンク）を配置する構成の場合、表面側の金属ブロック（ヒートシンク）とはんだとからなる複合系の見かけ上の熱膨張係数をα１ｅとし、半導体素子の裏面側の金属ブロック（ヒートシンク）と半導体素子とからなる複合系の見かけ上の熱膨張係数をα２ｅとし、半導体素子のチップサイズをａ×ｂとし、使用環境の最高温度と最低温度の温度差をΔＴとしたときに、
【００１８】
【数６】

が成立するように構成することが望ましい。
【００１９】
この構成によっても、本発明者らは、試作及び実験等を実行することにより、大きな熱応力が加わった場合に、配線層の短絡不良をほぼ確実に防止できることを確認した。
【００２０】
また本発明者らは、試作及び実験等を実行することにより、半導体素子と金属ブロック（ヒートシンク）との間の熱膨張係数差により大きな熱応力が発生したとしても、金属ブロックを半導体素子に接合する導電性接合材の下地の表面アスペリティが平坦あるいは配線層上方において凹部とされていれば、配線層の短絡不良をほぼ確実に防止できることを確認した。
【００２１】
【発明の実施の形態】
以下、本発明の第１実施例について、図１乃至図９を参照しながら説明する。尚、図１２に示す比較構成と同一構成には、同一符号を付している。まず、図４は、本実施例の半導体装置１１の全体構成を概略的に示す縦断面図である。この図４に示すように、本実施例の半導体装置１１は、半導体チップ（半導体素子）１と、上側ヒートシンク１３及びヒートシンクブロック４（第１金属ブロック）と、下側ヒートシンク（第２金属ブロック）１２とを備えて構成されている。
【００２２】
上記半導体チップ１は、例えばＩＧＢＴやサイリスタ等の縦型のパワー半導体素子から構成されている。半導体チップ１の形状は、本実施例の場合、図５（ａ）に示すように、例えば矩形状の薄板状である。また、下側ヒートシンク１２，上側ヒートシンク１３及びヒートシンクブロック４は、例えばＣｕやＡｌ等の熱伝導性及び電気伝導性の高い金属で構成されている。そして、ヒートシンクブロック４は、図５（ａ）に示すように、半導体チップ１よりも１回り小さい程度の大きさの矩形状の板材である。
【００２３】
また、下側ヒートシンク１２は、図５（ａ）に示すように、全体として例えばほぼ長方形状の板材であり、端子部１２ａが後方へ向けて延びるように突設されている。更に、上側ヒートシンク１３は、図５（ｄ）に示すように、全体として例えばほぼ長方形状の板材で構成されており、端子部１３ａが後方へ向けて延びるように突設されている。
【００２４】
そして、上記構成の場合、図４に示すように、半導体チップ１は、下側ヒートシンク１２の上に接合部材である例えばはんだ５を介して接合されている。そして、ヒートシンクブロック４は、半導体チップ１の上に接合部材である例えばはんだ５を介して接合されている。更に、上側ヒートシンク１３は、ヒートシンクブロック４の上に接合部材である例えばはんだ５を介して接合されている。尚、上記各はんだ５の層の厚み寸法は、例えば１００〜２００μｍ程度となるように構成されている。
【００２５】
上記構成においては、半導体チップ１の両面からヒートシンク１２，１３及びヒートシンクブロック４を介して放熱される構成となっている。また、下側ヒートシンク１２及び上側ヒートシンク１３は、半導体チップ１の下面及び上面に設けられた主電極（例えばコレクタ電極やエミッタ電極等）にはんだ５を介して電気的にも接続されている。
【００２６】
ここで、半導体チップ１の上面の様子を、図２に示す。この図２に示すように、半導体チップ１の上面には、ヒートシンクブロック４を接合する位置に対応して複数例えば７個のエミッタ電極（エミッタパッド）１４が設けられていると共に、ヒートシンクブロック４が接合されない位置に対応するように例えば１個のゲート電極（ゲートパッド）１５が設けられている。そして、上記７個のエミッタ電極１４は、はんだ５を介して一括されてヒートシンクブロック４ひいては上側ヒートシンク１３に接続されている。ゲート電極１５は、図５（ｃ）に示すように、リードフレーム１６にワイヤー１７を介してワイヤーボンディングされる。
【００２７】
尚、半導体チップ１の下面の全面にはコレクタ電極（図示しない）が設けられており、このコレクタ電極ははんだ５を介して下側ヒートシンク１２に接続されている。
【００２８】
また、下側ヒートシンク１２の端子部１２ａと、上側ヒートシンク１３の端子部１３ａは、互いの位置がずれるように、即ち、対向しないように構成されている。上記構成の場合、下側ヒートシンク１２の上面と上側ヒートシンク１３の下面との間の距離は、例えば１〜２ｍｍ程度になるように構成されている。
【００２９】
そして、図４に示すように、一対のヒートシンク１２，１３の隙間、並びに、半導体チップ１及びヒートシンクブロック４の周囲部分には、樹脂（例えばエポキシ樹脂等）１８がモールド（充填封止）されている。また、ヒートシンク１２，１３の表面、並びに、半導体チップ１及びヒートシンクブロック４の周囲部分（端面部）には、図示しないポリアミド樹脂が塗布されている。このポリアミド樹脂は、樹脂１８とヒートシンク１２，１３との密着力、樹脂１８とチップ１との密着力、並びに、樹脂１８とヒートシンクブロック４との密着力を強化するためのものである。
【００３０】
また、半導体チップ１のゲート電極１５等にワイヤーボンディングされたリードフレーム１６も、樹脂１８によってモールドされている。尚、リードフレーム１６とワイヤー１７の表面にも、ポリアミド樹脂を塗布することが好ましい。
【００３１】
さて、ここで、半導体チップ１の表面の構造について、図１及び図２を参照して説明する。前述したように、半導体チップ１の表面には、図２に示すように、エミッタ電極１４とゲート電極１５が設けられている。そして、半導体チップ１の表面におけるエミッタ電極１４とゲート電極１５以外の部分は、有機系保護膜３で覆われて絶縁されている。この有機系保護膜３は、例えばポリイミド樹脂の膜である。
【００３２】
また、半導体チップ１の表面におけるエミッタ電極１４の間の部分や、エミッタ電極１４の周囲の部分には、図２にて破線で示すように、ゲート用のＡｌ製の制御配線層（ゲートランナー）２が設けられており、この配線層２は上記有機系保護膜３で覆われている。ここで、上記配線層２部分の縦断面構造、具体的には、図２においてＩ−Ｉ線に沿う断面の概略構造を、図１に示す。尚、この図１は、半導体チップ１の表面にヒートシンクブロック４をはんだ５により接合した状態の断面構造を示している。
【００３３】
上記図１に示すように、半導体チップ１の表面には、ゲートの配線層２が設けられていると共に、この配線層２を覆うように有機系保護膜３が設けられている。そして、有機系保護膜３の上に、ヒートシンクブロック４がはんだ５を介して接合されている。この構成の場合、有機系保護膜３によって配線層２とはんだ５（ひいてはヒートシンクブロック４）との間が絶縁されている。
【００３４】
ここで、本実施例においては、配線層２の厚み寸法をｔ１μｍとすると共に、有機系保護膜３の厚み寸法をｔ２μｍとしたときに、ｔ１＜ｔ２が成立するように構成されている。具体的には、本実施例の場合、配線層２の厚み寸法は例えば５μｍに設定されていると共に、有機系保護膜３の厚み寸法は例えば６μｍに設定されている。
【００３５】
更に、本実施例では、有機系保護膜３の常温での弾性係数を１．０〜５．０ＧＰａとすると共に、熱膨張係数を３５〜６５×１０^−６／℃とするように構成している。なお塗布時の粘度としては、１０Ｐａ・ｓ以上であることが望ましい。
【００３６】
そして、本発明者らは、試作及び実験等を実行することにより、図３に示す結果を得た。すなわち、配線層２の厚み寸法（配線層２の周縁部がその近傍周辺に対して凸状に形成する段差の高さ）ｔ１と有機系保護膜３（ここで使用した保護膜は弾性率３．０ＧＰａ、熱膨張係数５０×１０^−６／℃のポリイミド膜）の表面までの厚み寸法（配線層２の近傍周辺に対する有機系保護膜３の高さ）ｔ２とを種々変更した素子を用いて、図４に示す両面放熱型の半導体装置の試作をし、それに対して−５０℃〜１５０℃の温度範囲の冷熱サイクルを繰り返し作用させる冷熱評価試験を実施した。２０００サイクル後に電気特性検査をし、冷熱サイクル評価試験に仕掛けたサンプルすべてに不良が発生しなかった水準を○，ひとつでも不良となった水準を×と評価した結果、ｔ１＜ｔ２を満たす領域では例外無く○の評価となった。
【００３７】
さらに、冷熱サイクルを２０００サイクル作用させた後のサンプルを断面観察したところ、熱応力が加わった場合でも、有機系保護膜３が大きく変形することを防止できて、配線層２の短絡不良をほぼ確実に防止できたことを確認した。
【００３８】
ここで、有機系保護膜３の厚み寸法ｔ２を厚くするように上記条件式で規定するのに加えて、有機系保護膜３の弾性係数と熱膨張係数を上述したように設定する理由について説明する。
【００３９】
即ち、有機系保護膜３の厚み寸法ｔ２を厚くするだけでは、大きな熱応力が加わった場合に、有機系保護膜３が図６に示すように変形することが考えられる。図６に示すように有機系保護膜３が変形すると、配線層２がはんだ５に短絡してしまう。
【００４０】
このため、有機系保護膜３は、はんだ５とほぼ同等に変形（変位）可能であると共に、その変形に耐えることが可能な程度の強度を有する必要がある。そこで、有機系保護膜３の弾性係数と熱膨張係数を上述したように設定した（即ち、弾性係数をはんだ５のそれよりも小さくすると共に、熱膨張係数をはんだ５のそれとほぼ等しく設定した）。
【００４１】
この場合、弾性係数をはんだ５のそれよりも小さく設定する理由は、はんだ５とシリコン（半導体チップ１）の熱膨張によるひずみを吸収するためである。また、熱膨張係数をはんだ５の熱膨張係数（Ｓｎ系はんだの熱膨張係数は３０×１０^−６／℃程度）とほぼ等しく設定する理由は、有機系保護膜３に過大な変形が生じないようにするためである。これによって、大きな熱応力が加わったときに、有機系保護膜３が大きく変形することを防止でき、その結果、配線層２の短絡不良をほぼ確実に防止できるのである。尚、本実施例では、はんだ５として、例えばＳｎ系のはんだ材料を使用したが、このＳｎ系のはんだ材料に対して本実施例の構成は特に有効である。
【００４２】
有機系保護膜３の弾性係数と熱膨張係数を上述したように設定しておれば、有機系保護膜３の厚み寸法を配線層２の厚み寸法よりも厚く構成すれば（即ち、配線層２の厚み寸法をｔ１とすると共に、有機系保護膜３の厚み寸法をｔ２としたときに、ｔ１＜ｔ２が成立するように構成すれば）、有機系保護膜３が大きく変形することを防止できて、配線層２の短絡不良をほぼ確実に防止できることを、本発明者らは確認している。
【００４３】
次に、上記した構成の半導体装置１１の製造方法（即ち、製造工程）について、図５及び図４を参照して簡単に説明する。まず、図５（ａ）及び図５（ｂ）に示すように、下側ヒートシンク１２の上面に、半導体チップ１とヒートシンクブロック４をはんだ付けする工程を実行する。この場合、下側ヒートシンク１２の上面にはんだ箔１９を介してチップ１を載せると共に、このチップ１の上にはんだ箔１９を介してヒートシンクブロック４を載せる。この後、加熱装置（リフロー装置）によって上記はんだ箔１９，１９を溶融させてから、硬化させる。
【００４４】
続いて、図５（ｃ）に示すように、チップ１の制御電極（例えばゲート電極１５等）とリードフレーム１６とをワイヤーボンディングする工程を実行する。次いで、図５（ｄ）及び図５（ｅ）に示すように、ヒートシンクブロック４の上に上側ヒートシンク１３をはんだ付けする工程を実行する。この場合、図５（ｄ）に示すように、ヒートシンクブロック４の上にはんだ箔１９を介して上側ヒートシンク１３を載せる。そして、加熱装置によって上記はんだ箔１９を溶融させてから、硬化させる。
【００４５】
このとき、上側ヒートシンク１３の上に例えば重り２０等を載置することにより、上側ヒートシンク１３を下方へ向けて加圧するようにしている。またこれと共に、上側ヒートシンク１３と下側ヒートシンク１２との間に、スペーサ治具（図示しない）を取り付けることにより、上側ヒートシンク１３と下側ヒートシンク１２との間の距離を予め決められた設定距離に保持するようにしている。
【００４６】
尚、はんだ箔１９が溶融する前の状態では、上側ヒートシンク１３と下側ヒートシンク１２との距離は、スペーサ治具の設定距離よりも大きくなるように構成されている。そして、はんだ箔１９が溶融すると、重り２０等の加圧力により、溶融したはんだ層の部分が薄くなり、上側ヒートシンク１３と下側ヒートシンク１２との距離がスペーサ治具の設定距離と等しくなる。このとき、はんだ層は、適度な薄さまで薄くなるように構成されている。そして、溶融したはんだ層が硬化すれば、半導体チップ１とヒートシンク１２，１３とヒートシンクブロック４の接合及び電気的接続が完了する。
【００４７】
次いで、ポリアミド樹脂を、一対のヒートシンク１２，１３の表面、並びに、半導体チップ１及びヒートシンクブロック４の周囲部分（端面部）等に塗布する工程を実行する。この場合、ポリアミド樹脂を塗布する具体的方法としては、ポリアミド樹脂塗布用のディスペンサのノズルからポリアミド樹脂を滴下したり、噴霧したりする塗布方法や、ディッピング（浸漬）塗布方法等を使用すれば良い。尚、ワイヤー１７やリードフレーム１６の表面にも、ポリアミド樹脂を塗布しておくことが好ましい。
【００４８】
この後、上記塗布したポリアミド樹脂が乾燥したら、図４に示すように、ヒートシンク１２，１３の隙間、並びに、半導体チップ１及びヒートシンクブロック４の周囲部分等を、樹脂１８でモールドする工程を実行する。この場合、上述のはんだ付けし且つポリアミド樹脂を塗布したヒートシンク１２，１３，チップ１及びヒートシンクブロック４等の構成を、図示しない成形型の内部に収容すると共に、樹脂１８を注入（充填）する。これにより、一対のヒートシンク１２，１３の隙間、並びに、チップ１及びヒートシンクブロック４の周囲部分等に、樹脂１８が充填される。そして、上記樹脂１８が硬化した後、成形型内から半導体装置１１を取り出せば、半導体装置１１が完成する。
【００４９】
上述したように本実施例においては、配線層２の厚み寸法をｔ１とすると共に、有機系保護膜３の厚み寸法をｔ２としたときに、ｔ１＜ｔ２が成立するように構成すると共に、有機系保護膜３の常温での弾性係数を１．０〜５．０ＧＰａとし、且つ、熱膨張係数を３５〜６５×１０^−６／℃とするように構成した。この構成によれば、半導体装置１１に対して大きな熱応力が加わった場合に、有機系保護膜３が過大に変形することを防止できて、配線層２の短絡不良をほぼ確実に防止することができる。
【００５０】
ここで、有機系保護膜３の厚み寸法ｔ２の上限値について考察する。本発明者らは、上記実施例において、ヒートシンクブロック４の接合をＳｎ系はんだで行うように構成すると共に、半導体チップ１の表面側のヒートシンクである上側ヒートシンク１３の熱膨張係数をα１、半導体チップ１の熱膨張係数をα２、半導体チップ１のチップサイズをａ×ｂ、半導体装置１１の使用環境の最高温度と最低温度の温度差をΔＴとしたときに、
【００５１】
【数７】

が成立するように構成した。
【００５２】
この有機系保護膜３の厚み寸法ｔ２の上限値を規定する条件式は、次のようにして求めた。チップサイズがａ×ｂの半導体チップ１においては、熱応力は、チップ１の中心から外へ向かって作用する。このため、図７に示すように、チップ１の中心Ｏから外へいくほど、チップ１の歪みが大きくなる。従って、半導体チップ１において最も歪みが大きい部位は、チップ１の中心Ｏから対角線の１／２の距離ｃだけ離れた点（頂点）である。そこで、上記距離ｃに熱膨張係数の差の絶対値と使用環境の温度差ΔＴとを乗算した計算値を、有機系保護膜３の厚み寸法ｔ２の上限値としたのである。
【００５３】
次に、有機系保護膜３の厚み寸法ｔ２の下限値を正確に求める方法について考察する。本発明者らは、上記実施例において、ヒートシンクやヒートシンクブロックの接合をＳｎ系はんだで行うように構成すると共に、半導体チップ１の表面側のヒートシンク１３（ヒートシンクブロック４を含む）とはんだ５とからなる複合系の見かけ上の熱膨張係数をα１ｅとし、半導体チップ１の裏面側のヒートシンク１２と半導体チップ１とからなる複合系の見かけ上の熱膨張係数をα２ｅとし、半導体チップ１のチップサイズをａ×ｂとし、使用環境の最高温度と最低温度の温度差をΔＴとしたときに、
【００５４】
【数８】

が成立するように構成した。
【００５５】
尚、半導体チップ１の表面側のヒートシンク１３とはんだ５とからなる複合系の見かけ上の熱膨張係数α１ｅとは、ヒートシンク１３，ヒートシンクブロック４及びはんだ５とを１つの部材と見なしたときに、この１つの部材の熱膨張係数のことである。この熱膨張係数は、計算（シミュレーション）または実験（実測）により求めれば良い。また、半導体チップ１の裏面側のヒートシンク１２と半導体チップ１とからなる複合系の見かけ上の熱膨張係数α２ｅも同様にして求めれば良い。
【００５６】
そして、本発明者らは、試作及び実験等を実行することにより、
【００５７】
【数９】

が成立するように、配線層２の厚み寸法ｔ１，有機系保護膜３の厚み寸法ｔ２など各部の条件を選ぶことにより、上記構成の半導体装置１１に対して大きな熱応力が加わった場合でも、有機系保護膜３が大きく変形することを防止できて、配線層２の短絡不良をほぼ確実に防止できることを確認した。
【００５８】
次に、上記実施例における半導体素子１の一例について、図８に基づいて説明する。図８は図１相当の図であり、半導体素子１の内部構造についてより詳細に示すものであり、下側ヒートシンク１２，ヒートシンクブロック４との接合も併せて示している。
【００５９】
半導体素子（半導体チップ）１は、その上下両面においてヒートシンクブロック４及び下側ヒートシンク１２に挟持され、導電性接合材（はんだ）５，５により接合されている。これは半導体素子の両面において大面積での電気接続を実現すると共に、同両面からの放熱と可能にして放熱効率を高めるためである。
【００６０】
この構造において、半導体素子１の表面側に形成される導電性接合材５の下には、エミッタ電極１４と配線層（ゲートランナー）２が存在し、配線層２は有機系保護膜（ポリイミド膜）３によってのみ、導電性接合材５から絶縁されている。
【００６１】
半導体素子１は、ｐコレクタ層１０２上にエピタキシャル成長させたｎ⁻ドリフト層１０３を有し、ｎ⁻ドリフト層１０３にはチャネル及びボディーとして働くｐ層１０４が形成され、さらにｐ層１０４中にｎ^＋エミッタ領域１０５が形成されたｐｎｐｎ基板構造を有している。そしてトレンチ１０６がｐ層１０４を貫くように形成され、トレンチ１０６の内部にはゲート絶縁膜１０７とゲート多結晶Ｓｉ層１０８が形成されている。エミッタ領域１０５とｐ層１０４の両方とコンタクトをとるように、Ａｌよりなるエミッタ電極１４が形成される。この時、エミッタ電極１４とゲート多結晶Ｓｉ層１０８は層間絶縁膜１１１によって絶縁される。またＬＯＣＯＳ膜１０９上においてゲート多結晶Ｓｉ層１０８上の多結晶Ｓｉ酸化膜１１０及び層間絶縁膜１１１の一部が除去され、Ａｌよりなる配線層２がゲート多結晶Ｓｉ層１０８とコンタクトしている。配線層２とエミッタ電極１４は、同時に堆積したＡｌ膜をエッチングによりパターニングすることで形成される。配線層２を保護する目的で有機系保護膜３が厚さｔ２にて形成されている。
【００６２】
図中において、層間絶縁膜１１１の上に配線層２の周縁部が載っており、層間絶縁膜１１１の表面から配線層２の表面までの段差をｔ１とし、層間絶縁膜１１１の表面から有機系保護膜３の表面までの高さをｔ２としたときに、上述したように、ｔ１＜ｔ２が成立するように構成している。
【００６３】
エミッタ電極の端子への接続をワイヤー１１７によるワイヤーボンディングとした通常の構造（図９参照）では、半導体素子１の表面全体には導電性の物質は存在しないため、ゲートランナーなどの配線層２とエミッタ電極側１４とが短絡する原因が無く、有機系保護膜３を設けたとしてもその役割は人為的な過失などに対する保護のためだけでよい。したがって、有機系保護膜３の厚さは絶縁が保たれる程度有れば十分であった。
【００６４】
それに対して本実施例では、配線層２のすぐ近くにエミッタ電極１４と同電位の層，即ち導電性接合材５が存在するため、大きな外力に対する保護を考慮する必要が有り、上述したように有機系保護膜３の厚さに十分な検討が必要である。
【００６５】
図８においては、エミッタ電極１４と導電性接合材５との間には、エミッタ電極側から順にＴｉ，Ｎｉ，Ａｕをスパッタ形成した接合用電極１１２が設けられている。これはエミッタ電極１４と導電性接合材５との接合力を確保するためのものであるが、十分な接合力が確保できる場合は接合用電極１１２を割愛することもできる。半導体素子１の裏面には、コレクタ電極として裏面電極１１３が形成されている。裏面電極１１３もｐコレクタ層１０２側から順にＴｉ，Ｎｉ，Ａｕをスパッタ形成したものとすることができる。
【００６６】
第２実施例の図８相当図を、図１０に示す。図中、図８と同等の構成には同一符号を付している。本実施例では、層間絶縁膜２１１を厚く形成し、配線層２が最表面に出ない構造としている。すなわち、配線層２は当該配線層近傍の表面（層間絶縁膜２１１の表面）に対して平坦もしくは凹形状となるように形成されている。これにより導電性接合材５の下地となる有機系保護膜２０３の配線層上方における領域の表面アスペリティは、平坦あるいは配線層２の上方において凹部となり、半導体素子とヒートシンクブロックとの間の熱膨張係数差により大きな熱応力が発生したとしても配線層の短絡不良をほぼ確実に防止できる。なお有機系保護膜２０３は、絶縁が確保できる厚さがあれば良い。また、層間絶縁膜２１１と配線層２，エミッタ電極１４はダマシン法により形成することができる。
【００６７】
第３実施例の図８相当図を、図１１に示す。図中、図８と同等の構成には同一符号を付している。本実施例では、半導体素子の表面すなわち半導体素子と導電性接合材５との界面に配線層２による凹凸が存在しないように、接合界面全体をエミッタ電極３１４で覆う構造としている。この構造によっても問題を解決することができる。
【００６８】
なお、図８，１０，１１の各実施例ではゲートの構造をトレンチゲートとしたが、本発明はトレンチゲートを有する半導体素子に限定されるものではない。また、半導体チップ１としてｎチャネルＩＧＢＴに適用した構造を例示しているが、素子の種類がこれに限定されるものではないことは明らかである。例えばＭＯＳＦＥＴや他の半導体素子に適用しても良い。縦型ＭＯＳＦＥＴに適用した構成においては、エミッタ電極１４はソース電極となり、コレクタ電極はドレイン電極となる。
【００６９】
また半導体素子１は例えばＳｉ，ＳｉＣ，ＧａＡｓなどに形成した半導体素子とすることができる。図８，１０，１１においてゲート絶縁膜１０７は例えば酸化ケイ素一層や、酸化ケイ素と窒化ケイ素との多層膜とすることができる。エミッタ電極および配線層はＡｌの他、種々適用可能である。裏面電極もＴｉ／Ｎｉ／Ａｕ多層膜の他、Ｃｒ等を含む膜構造とすることもできる。導電性接合材としては、例えばＳｎ−３．５ＡｇなどのＳｎ系はんだや、Ａｇペーストなどを採用することができる。ヒートシンクは例えばＣｕやＡｌなどが好適であるが、インバーやモリブデンなど他の金属を用いてもよい。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すものであり、図２中Ｉ−Ｉ線に沿う断面図
【図２】半導体チップの上面図
【図３】耐久試験結果の一例を示す図
【図４】半導体装置の縦断面図
【図５】図（ａ）〜図（ｅ）は順に、半導体装置の製造工程を示す図
【図６】ゲート短絡不良が発生した様子を示す図１相当図
【図７】半導体チップの熱応力による変形の作用を説明するための図
【図８】本発明の第１実施例の半導体素子構造を詳細に示す縦断面図
【図９】従来構造を示す図８相当図
【図１０】第２実施例を示す図８相当図
【図１１】第３実施例を示す図８相当図
【図１２】比較構成を示す図１相当図
【図１３】ゲート短絡不良が発生した様子を示す図１２相当図
【符号の説明】
１は半導体チップ（半導体素子）、
２は配線層、
３は有機系保護膜、
４はヒートシンクブロック、
５ははんだ、
１１は半導体装置、
１２は下側ヒートシンク、
１３は上側ヒートシンク、
１４はエミッタ電極、
１５はゲート電極、
２１１は層間絶縁膜、
３１４はエミッタ電極を示す。

Claims

半導体素子と、この半導体素子の一主面側に設けられた第１電極層と、前記半導体素子の前記一主面側に設けられ、前記第１電極層からは離間して配された第２電極層と、前記第２電極層と接触する領域を有すると共に、前記第１電極層とオーバーラップする領域を有する導電性接合材と、前記第１電極層と前記導電性接合材がオーバーラップする領域において、前記第１電極層と前記導電性接合材の間に、前記第１電極層を覆うように配され、前記第１電極層が前記導電性接合材に接触するのを防止する有機系保護膜と、前記導電性接合材を介して前記第２電極層と電気的に接合された第１金属ブロックとを備え、前記第１電極層周縁部における前記第１電極層の厚み寸法をｔ１、前記第１電極層周辺における前記有機系保護膜の厚み寸法をｔ２としたとき、ｔ１＜ｔ２が成立すると共に、前記導電性接合材をＳｎ系はんだとし、前記第１金属ブロックの熱膨張係数をα１とし、前記半導体素子の熱膨張係数をα２とし、前記半導体素子のチップサイズをａ×ｂとし、使用環境の最高温度と最低温度の温度差をΔＴとしたときに、

が成立することを特徴とする半導体装置。
半導体素子と、この半導体素子の一主面側に設けられた第１電極層と、前記半導体素子の前記一主面側に設けられ、前記第１電極層からは離間して配された第２電極層と、前記第２電極層と接触する領域を有すると共に、前記第１電極層とオーバーラップする領域を有する導電性接合材と、前記第１電極層と前記導電性接合材がオーバーラップする領域において、前記第１電極層と前記導電性接合材の間に、前記第１電極層を覆うように配され、前記第１電極層が前記導電性接合材に接触するのを防止する有機系保護膜と、前記導電性接合材を介して前記第２電極層と電気的に接合された第１金属ブロックと、前記半導体素子の他主面側に導電性接合材により接合された第２金属ブロックを備え、前記第１電極層周縁部における前記第１電極層の厚み寸法をｔ１、前記第１電極層周辺における前記有機系保護膜の厚み寸法をｔ２としたとき、ｔ１＜ｔ２が成立すると共に、前記導電性接合材をＳｎ系はんだとすると共に、前記半導体素子の前記一主面側の前記第１金属ブロックと前記Ｓｎ系はんだとからなる複合系の見かけ上の熱膨張係数をα１ｅとし、前記半導体素子の前記他主面側の前記第２金属ブロックと前記半導体素子とからなる複合系の見かけ上の熱膨張係数をα２ｅとし、前記半導体素子のチップサイズをａ×ｂとし、使用環境の最高温度と最低温度の温度差をΔＴとしたときに、

が成立することを特徴とする半導体装置。
前記半導体素子は縦型の電力用半導体素子であり、前記第１金属ブロックは前記電力用半導体素子の第１端子を構成し、前記第２金属ブロックは前記電力用半導体素子の第２端子を構成し、前記第１電極層は前記電力用半導体素子の制御配線を構成することを特徴とする請求項２に記載の半導体装置。
前記半導体素子，前記第１金属ブロック，前記第２金属ブロックは一体的に樹脂封止されていることを特徴とする請求項２又は３の何れかに記載の半導体装置。
前記有機系保護膜は、その常温での弾性係数が１．０〜５．０ＧＰａであり、且つ、熱膨張係数が３５〜６５×１０^-6／℃となるように構成されていることを特徴とする請求項１乃至４の何れかに記載の半導体装置。
半導体素子と、この半導体素子の一主面側に設けられた第１電極層と、前記第１電極層の一領域を跨ぐように被覆する絶縁性の有機系保護膜と、前記第１電極層の前記一領域上に前記有機系保護膜を介してオーバーラップする導電性接合材とを有し、第１電極層周辺部に対する前記第１電極層の表面までの厚み寸法をｔ１、前記第１電極層周辺部に対する前記有機系保護膜の表面までの厚み寸法をｔ２としたとき、ｔ１＜ｔ２が成立するとともに、前記有機系保護膜は、その弾性係数が前記導電性接合材の弾性係数より小さく、且つ、その熱膨張係数が前記導電性接合材の熱膨張係数と略等しくなるように構成されていることを特徴とする半導体装置。
半導体素子と、この半導体素子の一主面側に設けられた第１電極層と、前記半導体素子の前記一主面側に設けられ、前記第１電極層からは離間して配された第２電極層と、前記第１電極層の一領域を跨ぐように被覆する絶縁性の保護膜と、前記第１電極層の前記一領域上に前記保護膜を介してオーバーラップする導電性接合材とを有し、第１電極層周辺部に対する前記第１電極層の表面までの厚み寸法をｔ１、前記第１電極層周辺部に対する前記保護膜の表面までの厚み寸法をｔ２としたとき、ｔ１＜ｔ２が成立するとともに、前記保護膜は、その弾性係数が前記導電性接合材の弾性係数より小さく、且つ、その熱膨張係数が前記導電性接合材の熱膨張係数と略等しくなるように構成されていることを特徴とする半導体装置。
前記導電性接合材ははんだであることを特徴とする請求項１乃至７の何れかに記載の半導体装置。
半導体素子と、この半導体素子の両面にはんだ接合されたヒートシンクとを備えて構成された半導体装置において、前記半導体素子の表面に設けられた配線層と、この配線層を覆うように設けられた有機系保護膜とを備え、前記配線層の厚み寸法をｔ１とし、前記有機系保護膜の厚み寸法をｔ２としたときに、ｔ１＜ｔ２が成立すると共に、前記有機系保護膜の常温での弾性係数を１．０〜５．０ＧＰａとし、且つ、熱膨張係数を３５〜６５×１０^-6／℃とすると共に、前記はんだ接合をＳｎ系はんだで行うように構成するとし、前記半導体素子の表面側のヒートシンクの熱膨張係数をα１とし、前記半導体素子の熱膨張係数をα２とし、前記半導体素子のチップサイズをａ×ｂとし、使用環境の最高温度と最低温度の温度差をΔＴとしたときに、

が成立するように構成したことを特徴とする半導体装置。
半導体素子と、この半導体素子の両面にはんだ接合されたヒートシンクとを備えて構成された半導体装置において、前記半導体素子の表面に設けられた配線層と、この配線層を覆うように設けられた有機系保護膜とを備え、前記配線層の厚み寸法をｔ１とし、前記有機系保護膜の厚み寸法をｔ２としたときに、ｔ１＜ｔ２が成立すると共に、前記有機系保護膜の常温での弾性係数を１．０〜５．０ＧＰａとし、且つ、熱膨張係数を３５〜６５×１０^-6／℃とすると共に、前記はんだ接合をＳｎ系はんだで行うように構成するとし、前記半導体素子の表面側のヒートシンクとはんだとからなる複合系の見かけ上の熱膨張係数をα１ｅとし、前記半導体素子の裏面側のヒートシンクと前記半導体素子とからなる複合系の見かけ上の熱膨張係数をα２ｅとし、前記半導体素子のチップサイズをａ×ｂとし、使用環境の最高温度と最低温度の温度差をΔＴとしたときに、

が成立するように構成したことを特徴とする半導体装置。
前記有機系保護膜又は前記保護膜はポリイミド膜であることを特徴とする請求項１乃至１０の何れかに記載の半導体装置。
半導体素子と、この半導体素子の一主面側に設けられた第１電極層と、前記半導体素子の前記一主面側に設けられ、前記第１電極層からは離間して配された第２電極層と、前記第１電極層を被覆する絶縁性保護膜と、前記第２電極層と接触する領域を有すると共に、前記第１電極層とオーバーラップする領域を有する導電性接合材と、前記導電性接合材を介して前記第２電極層と電気的に接合された第１金属ブロックとを備え、前記導電性接合材の前記第１電極層とオーバーラップする前記領域の下地の表面アスペリティは平坦あるいは前記第１電極層の上方において凹部とされていると共に、前記絶縁性保護膜は、その弾性係数が前記導電性接合材の弾性係数より小さく、且つ、その熱膨張係数が前記導電性接合材の熱膨張係数と略等しくなるように構成されていることを特徴とする半導体装置。
前記第１電極層は当該第１電極層の周縁部に設けられた層間絶縁膜に対して平坦もしくは凹形状となるように形成されていることを特徴とする請求項１２に記載の半導体装置。
半導体素子と、この半導体素子の一主面側に設けられた第１電極層と、前記半導体素子の前記一主面側に設けられ、前記第１電極層からは離間して配された第２電極層と、前記第１電極層を被覆する絶縁性保護膜と、前記第２電極層と接触する領域を有すると共に、前記第１電極層とオーバーラップする領域を有する導電性接合材と、前記導電性接合材を介して前記第２電極層と電気的に接合された第１金属ブロックとを備え、前記導電性接合材の前記第１電極層とオーバーラップする前記領域の下地の表面アスペリティは平坦あるいは前記第１電極層の上方において凹部とされていると共に、前記導電性接合材の前記第１電極層とオーバーラップする前記領域の下方において、前記第２電極層が前記第１電極層上方に前記絶縁性保護膜を介して配置されており、前記第２電極層の表面が前記導電性接合材の前記下地を構成していることを特徴とする半導体装置。
前記絶縁性保護膜は前記第１電極層の表面に被着された有機系保護膜を有することを特徴とする請求項１２乃至１４の何れかに記載の半導体装置。