JP5765324B2 - 半導体装置 - Google Patents

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Description

本発明は、例えば乗用車、トラック、バス等の車両や家庭用機器又は産業用機器に適用されて好適な半導体装置に関する。
ＩＧＢＴ（Insulated Gate Bipolar Transistor）やＭＯＳＦＥＴ等の半導体素子が形成された半導体素子を金属ブロックや放熱板を含めて積層構造としてパッケージ化した半導体装置がある。例えば、ＩＧＢＴが形成された半導体基板の表面にアルミニウムからなるエミッタ電極が形成されＬＯＣＯＳ酸化膜及び絶縁膜を介してゲート配線層が形成され、ゲート配線層は保護膜で覆われてエミッタ電極と短絡しないものとされている。
このような半導体装置で何らかの要因で保護膜にクラックが発生した場合には上述した絶縁が確保できなくなるため、例えば特許文献１に記載されるように、半導体素子のゲート配線上に形成された第一保護膜の周囲に第一保護膜とは異なる材質の第二保護膜を形成して第二保護膜に発生したクラックが第一保護膜に到達することを防止することが開示されている。
特開２０１１−０６６３７１号公報
ところが上述した技術においては、半導体素子に積層される金属ブロックの材質によっては金属ブロックの製造工程で生じるバリにより保護膜にクラックが発生して、やはり絶縁が確保できなくなると言う問題が生じるおそれがある。
本発明は、上記問題に鑑み、半導体素子の制御電極と主極間の絶縁をより確実に確保することができる半導体装置を提供することを目的とする。
上記の課題を解決するため、本発明による半導体装置は、表面と裏面を有する平板状の半導体素子と、当該半導体素子の表側の制御配線を被覆する絶縁層と、前記半導体素子の表側に半田層を介して接合される金属ブロックと、前記金属ブロックと前記絶縁層の間に形成されて前記金属ブロックと同等以上の硬度を有する保護膜と、を含み、前記表側から見て、前記保護膜は前記金属ブロックの縁部と前記制御配線が交差する位置を少なくとも含んで形成され開口を有することを特徴とする。
本発明によれば、金属ブロックが裏側に突出するバリを有していても、金属ブロックと同等以上の硬度を有する保護膜の保護作用により、バリが半導体素子の制御配線に到達することを阻止できる。これにより半導体素子の主電極と制御配線が繋がる制御電極との短絡を防止して絶縁を確保することができる。
本発明に係る実施例１の半導体装置１の一実施形態についての各構成要素の裏側からの積層態様を（ａ）〜（ｄ）の四段階の断面にて示す模式図である。 実施例１の半導体装置１の図１（ｄ）のＡＡ断面における各構成要素の積層態様を示す模式図である。 実施例１の半導体装置１の全体構成を示す模式図である。 従来の半導体装置１０１について各構成要素の裏側からの積層態様を（ａ）〜（ｄ）の四段階の断面にて示す模式図である。 従来の半導体装置１０１の図１（ｄ）のＢＢ断面における各構成要素の積層態様を示す模式図である。 実施例１の半導体装置１において得られる作用効果を従来の半導体装置１０１との比較に基づいて示す模式図である。 本発明に係る実施例２の半導体装置１の一実施形態についての各構成要素の裏側からの積層態様を（ａ）〜（ｄ）の四段階の断面にて示す模式図である。 実施例２の半導体装置１の図７（ｄ）のＤＤ断面における各構成要素の積層態様を示す模式図である。 実施例２の半導体装置１の一実施形態において保護膜７ａの金属ブロック８の外縁よりも内側に形成される開口７ｄについて示す模式図である。 本発明に係る実施例３の半導体装置１の一実施形態についての各構成要素の配置態様を示す模式図である。
以下、本発明を実施するための形態について、上述した添付図面を参照しながら説明する。
本実施例１の半導体装置１では、図１（ａ）に示すように、半導体装置１は、主にシリコン基板からなる半導体素子２の表側（正面側）に、裏側（裏面側）の図示しないコレクタ電極に対して複数に分割されたエミッタ電極３と、複数のエミッタ電極３のうち隣接するエミッタ電極３の間に位置する畦道状のＡｌパターン４と、ゲート電極パッド５（制御電極パッド）が形成されている。なお、ゲート電極パッド５に並列して設けられるパッドはゲート電極以外に接続されるパッドである。
エミッタ電極３とゲート電極パッド５はＡｌパターン４と同様にＡｌ（アルミニウム）で構成されている。複数のエミッタ電極３は半導体素子２内部で相互に電気的に接続されており、ゲート電極パッド５はＡｌパターン４を介して半導体素子２のシリコン基板内に構成されるエミッタ電極３に対応するゲート電極に接続される。
エミッタ電極３とＡｌパターン４の表側には、図１（ｂ）に示すように、絶縁材パターン６（絶縁層）が積層される。絶縁材パターン６は、五つのエミッタ電極３の縁部を除く部分を表側に露出させる開口部６ａと、ゲート電極パッド５及びその他のパッドについても縁部を除いて表側に露出させる開口部６ｂと、を有している。図１（ｂ）中開口部６ａ、６ｂの二重線は外側の線は、エミッタ電極３、ゲート電極パッド５、その他のパッドの表側から見た外形線を示している。
この絶縁材パターン６の表側には、図１（ｃ）に示すようにＮｉメッキパターン７が積層され形成される。Ｎｉメッキパターン７は、Ａｌパターン４の位置する部分の表側を少なくとも含んで覆う保護膜７ａと、開口部６ａを塞いで覆う半田付け用電極７ｂ（接合膜）と、開口部６ｂを塞いで覆うパッド用接合膜７ｃとを含んでいる。このうち保護膜７ａと半田付け用電極７ｂとは一体的に形成されている。図１（ｄ）及び図１（ｂ）の破線枠に示すようにブロック電極８の表側から見た外縁（縁部）はＡｌパターン４に交差するよう、五つの開口部６ａより内側に位置させている。
図１（ｄ）のＡＡ断面である図２に示すように、Ｎｉメッキパターン７はその表側に配置される金属ブロック８を半導体素子２の表側に対して表側半田層９（半田層）を介して接合するために設けられる。保護膜７ａは絶縁材パターン６の表側に形成され、半田付け用電極７ｂが開口部６ａの底部つまり、エミッタ電極３の表側に形成されることから、保護膜７ａと半田付け用電極７ｂとは表側から裏側に向かう表裏方向において段差を有しており、換言すれば段差を有する絶縁材パターン６の周囲を覆う形態を有している。
金属ブロック８は銅系の母材をＮｉメッキしたものであり、Ｎｉメッキパターン７は金属ブロック８に対して同等の硬度を有している。なお、ＡｌのパターンとＮｉのパターンのそれぞれの形成方法についてはメッキ、スパッタリング、蒸着、印刷のいずれか適切なものを、また、パターニング方法についてはレジストを用いるもの、機械的なマスクを用いるもの、電極形成後パターニングして不要な部分をエッチング等で除去するもののいずれか適切なものを適宜用いるものとする。
次に本実施例１の半導体装置１の全体構成について図３を用いて説明する。本実施例１の半導体装置１は半導体素子２の冷却を表側放熱板であるヒートスプレッダー１０と裏側放熱板であるヒートスプレッダー１１とにより行う。半導体素子２の図示しないコレクタ電極とヒートスプレッダー１１とは裏側半田層１２を介して接合され、熱的機械的電気的に接続される。
半導体素子２の複数のエミッタ電極３とヒートスプレッダー１０とは半田付け用電極７ｂと表側半田層９と金属ブロック８及び第三半田層１３を介して熱的機械的電気的に接続される。パッド用接合膜７ｃはＡｌワイヤ１４を介して制御端子１５に接続されており、半導体装置１はヒートスプレッダー１０の表側と制御端子１５とヒートスプレッダー１１の裏側を除いて封止樹脂１６により封止される。
なお比較例として従来の半導体装置１０１について図４、図５を用いて述べる。図４（ａ）に示すように半導体装置１０１の半導体素子２が含むエミッタ電極３とＡｌパターン４、ゲート電極パッド５の形成態様は実施例１の半導体装置１と同様であり、図４（ｂ）に示すように絶縁材パターン６と開口部６ａ、６ｂの態様も半導体装置１と同様である。
半導体装置１０１においては、図４（ｃ）に示すようにＮｉメッキパターン７が半田付け用電極７ｂとパッド用接合膜７ｃのみを具備して保護膜７ａを具備しない点が半導体装置１とは異なる。つまり図４（ｄ）のＢＢ断面である図５に示すように、Ｎｉメッキパターン７はエミッタ電極３の縁部を除く表側にのみ存在する。なお、図４（ｄ）のＢＢ断面以外のＡｌパターン４の延在方向に垂直な断面におけるＮｉメッキパターン７とＡｌパターン４の関係も図５に示したものと同様である。
つまり比較例の半導体装置１０１においては、図４（ｄ）の破線で示す金属ブロック８の外縁の裏側に位置するＡｌパターン４の表側には保護膜７ａは配置されていないため、金属ブロック８を打ち抜き加工で構成した場合に発生するバリ８ａが外縁に図６（ａ）に示すように存在する場合には、バリ８ａが表側半田層９を貫通してＡｌパターン４に到達してしまうおそれが生じる。
ところが本実施例の半導体装置１では表側から見た金属ブロック８の外縁とＡｌパターンの交差する位置を少なくとも含んで、Ｎｉメッキパターン７が保護膜７ａを有しており、かつＮｉメッキパターン７はバリ８ａと同等の硬度を有していることからバリ８ａは保護膜７ａを貫通することはなく、従って、ゲート電極配線であるＡｌパターン４に到達することはない。
これにより、Ａｌパターン４及び絶縁材パターン６により構成される絶縁部の短絡を防止することができる。また、異電位であるエミッタ電極３とＡｌパターン４の短絡も防止でき主電極と制御電極間の絶縁を確保することができる。また、金属ブロック８の実装にあたって、バリ８ａによる短絡が発生しているか否かの確認、バリ８ａ自体の有無の確認の作業を省くことができコストダウンを図ることができる。
また、実施例１に示すようにＮｉメッキパターン７を、保護膜７ａと半田付け用電極７ｂとを一体的に含む一枚の平板状に構成することにより、Ｎｉメッキパターン７の製造工程をより簡略化することができる。
上述した実施例１の半導体装置１においては、保護膜７ａを金属ブロック８の外縁よりも大きい四角形状の平板状に形成したが、金属ブロック８の縁部に存在するおそれのあるバリ８ａの分布に合わせて、より限定的に保護膜７ａを配置することもできる。以下それについての実施例２について述べる。
実施例２の半導体装置１も、図７（ａ）に示すように半導体素子２が含む複数のエミッタ電極３とＡｌパターン４、ゲート電極パッド５の形成態様は実施例１の半導体装置１と同様であり、図７（ｂ）に示すように絶縁材パターン６と開口部６ａ、６ｂの態様も半導体装置１と同様である。
実施例２の半導体装置１においては、図７（ｃ）（ｄ）に示すようにＮｉメッキパターン７が保護膜７ａを、金属ブロック８の外縁（縁部）に沿う所定幅の四角枠状の所定範囲に限定して設けて、半田付け用電極７ｂを相互に連結するように配置する点が実施例１に示したものとは異なる。なお、パッド用接合膜７ｃについては実施例１に示したものと同様である。なお、図７（ｄ）中のＤＤ断面における形態は図８に示すとおりとなり、図２に比べて断面内の左右両端の絶縁材パターン６の表側及び段付き部分には保護膜７ａが形成されない。
つまり本実施例２では、保護膜７ａは図７（ｃ）中の上段に位置する長尺の半田付け用電極７ｂと中段に位置する短尺の半田付け用電極７ｂの左右両端近傍を縦方向に連結する一対の縦長の四角枠状部と、中段に位置する短尺の半田付け用電極７ｂと下段に位置する短尺の半田付け用電極７ｂの左右両端近傍を縦方向に連結する一対の縦長の四角枠状部と、下段の短尺の半田付け用電極７ｂ相互を連結する一の横長の四角枠状部の、合計五箇所に設けられることとなる。
このため、Ｎｉメッキパターン７は図９に示す上段の長尺の半田付け用電極７ｂと下段の半田付け用電極７ｂと左右二対の保護膜７ａの内側縁の内部と中段の半田付け用電極７ｂが重なる部分に、裏側の絶縁材パターン６から表側の表側半田層９に至る一対の開口７ｄを有する形態となる。
上述した本実施例２の半導体装置１によっても、実施例１に示したものと同様に、Ｎｉメッキパターン７が保護膜７ａを具備してＮｉメッキパターン７はバリ８ａと同等の硬度を具備させていることからバリ８ａの先端を保護膜７ａで受け止めて貫通を阻止して、ゲート電極配線であるＡｌパターン４を保護することができる。
これにより本実施例２においても、Ａｌパターン４及び絶縁材パターン６により構成される絶縁部の短絡を防止することができ、異電位であるエミッタ電極３とＡｌパターン４の短絡も防止でき主電極と制御電極間の絶縁を確保することができる。また実施例１と同様に、金属ブロック８の実装にあたって、バリ８ａによる短絡が発生しているか否かの確認作業や、バリ８ａ自体の有無の確認作業をなくすことができるのでコストダウンを図ることができる。
また、実施例２に示すようにＮｉメッキパターン７を、開口７ｄを有する形態とすることによって、絶縁材パターン６が樹脂系材料で構成されることに伴い、半田付け作業であるリフローや、ベーク工程等において「デガス」が発生した場合でも、リフロー時にこの開口７ｄからその時点では溶融されている表側半田層９を介して外部に逃がすことができる。
上述した実施例２においては、実施例１と同様に保護膜７ａをＮｉメッキパターン７の一部として構成したが、保護膜７ａと半田付け用電極７ｂと独立させるパターンとすることもできる。
また、保護膜はＮｉメッキパターン７の一部とすること以外にも、別個の材質（例えばＣｕ系合金、Ａｌ系合金、Ｐｄ、Ａｇ、Ａｕ、Ｐｔ）で金属ブロック８の表面よりも硬い硬度を有する材質を用いることもできる。以下それについての実施例３について述べる。
図１０に示すように、本実施例３の半導体装置１においても、Ｎｉメッキパターン７は半田付け用電極７ｂとパッド用接合膜７ｃを有する点は実施例２に示したものと同様であるが、実施例２の保護膜７ａに換えて保護膜１７はＮｉメッキパターン７とは異なる別個の材質により構成する。形成方法とパターンニング方法は実施例１で示した方法のいずれかを適宜選択することができる。
本実施例３によっても実施例２に示した半導体装置１と同様に、絶縁部の短絡を防止し、短絡発生有無の確認作業やバリ８ａの有無の確認作業をなくすことができる。また、開口７ｄについては実施例２と同様に形成されるので、絶縁材パターン６から出る「デガス」の排出も行うことができる。
以上本発明の好ましい実施例について詳細に説明したが、本発明は上述した実施例に制限されることなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形および置換を加えることができる。
例えば、コレクタ電極に対してのエミッタ電極の分割態様はゲート電極による駆動の制御性を確保できる条件であれば五分割に限らずその他の多分割でもよい。それに併せて絶縁材パターンの開口部の形態とＡｌパターンの形態は適宜変更される。
本発明はゲート駆動の半導体素子を含む半導体装置に適用可能でＩＧＢＴ、ＭＯＳＦＥＴの双方に適用可能である。実施例において詳述したように本発明は、制御配線を構成するＡｌパターンに金属ブロックの縁部のバリが絶縁材を突き破って到達することを防止して、制御電極と主電極との確実な絶縁を行うことができる。
また本発明は絶縁確認やバリ確認の作業を省略してコストダウンを図ることもできる。従って本発明は、上述した特徴を有する種々の半導体関連装置に適用して有益なものである。もちろん、乗用車、トラック、バス等の様々な車両のインバータ等に適用される半導体モジュールに適用しても有益なものである。
１ 半導体装置
２ 半導体素子
３ エミッタ電極（主電極）
４ Ａｌパターン（制御配線）
５ ゲート電極パッド（制御電極パッド）
６ 絶縁材パターン（絶縁層）
６ａ 開口部
７ Ｎｉメッキパターン
７ａ 保護膜
７ｂ 半田付け用電極（接合膜）
７ｃ パッド用接合膜
７ｄ 開口
８ 金属ブロック
８ａ バリ
９ 表側半田層（半田層）
１０ ヒートスプレッダー（表側放熱板）
１１ ヒートスプレッダー（裏側放熱板）
１２ 裏側半田層
１３ 第三半田層
１４ Ａｌワイヤ
１５ 制御端子
１６ 封止樹脂
１７ 保護膜（Ｎｉメッキ以外）

Claims (4)

  1. 表面と裏面を有する平板状の半導体素子と、当該半導体素子の表側の制御配線を被覆する絶縁層と、前記半導体素子の表側に半田層を介して接合される金属ブロックと、前記金属ブロックと前記絶縁層の間に形成されて前記金属ブロックと同等以上の硬度を有する保護膜と、を含み、前記表側から見て、前記保護膜は前記金属ブロックの縁部と前記制御配線が交差する位置を少なくとも含んで形成され開口を有することを特徴とする半導体装置。
  2. 前記半導体素子の前記半田層が接合される主電極は複数の電極部分を含み、前記制御配線は前記複数の電極部分のうち隣接する電極部分の間に位置して、前記絶縁層は前記複数の電極部分に対応する複数の開口部を有するとともに、前記開口部には前記半田層と前記電極部分との接合膜が形成されることを特徴とする請求項１に記載の半導体装置。
  3. 前記接合膜と前記保護膜は一体的に形成されることを特徴とする請求項２に記載の半導体装置。
  4. 前記保護膜は前記接合膜と同一の材質で形成されることを特徴とする請求項３に記載の半導体装置。
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Families Citing this family (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI685077B (zh) * 2015-08-07 2020-02-11 晶宏半導體股份有限公司 半導體裝置之凸塊結構
CN106449575B (zh) * 2015-08-07 2020-07-24 晶宏半导体股份有限公司 半导体装置的凸块结构
JP6699519B2 (ja) * 2016-11-15 2020-05-27 トヨタ自動車株式会社 半導体モジュール
JP6816776B2 (ja) 2017-01-13 2021-01-20 三菱電機株式会社 半導体装置
CN108987555A (zh) * 2017-06-01 2018-12-11 晶能光电（江西）有限公司 一种白光芯片制备方法
CN109427950A (zh) * 2017-08-21 2019-03-05 晶能光电（江西）有限公司 白光芯片及其制备方法
WO2020100219A1 (ja) * 2018-11-13 2020-05-22 三菱電機株式会社 高周波増幅器および高周波増幅器モジュール
JP7103256B2 (ja) * 2019-02-13 2022-07-20 株式会社デンソー 半導体装置

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5895972A (en) * 1996-12-31 1999-04-20 Intel Corporation Method and apparatus for cooling the backside of a semiconductor device using an infrared transparent heat slug
US6803667B2 (en) * 2001-08-09 2004-10-12 Denso Corporation Semiconductor device having a protective film
JP3601529B2 (ja) * 2001-08-09 2004-12-15 株式会社デンソー 半導体装置
JP3812549B2 (ja) 2003-06-27 2006-08-23 株式会社デンソー 半導体装置
JP2005136018A (ja) * 2003-10-29 2005-05-26 Denso Corp 半導体装置
JP4073876B2 (ja) 2004-01-14 2008-04-09 三菱電機株式会社 半導体装置
JP3829860B2 (ja) 2004-01-30 2006-10-04 株式会社デンソー 半導体チップの製造方法
JP4967277B2 (ja) * 2005-08-09 2012-07-04 富士電機株式会社 半導体装置およびその製造方法
JP4645406B2 (ja) * 2005-10-13 2011-03-09 富士電機システムズ株式会社 半導体装置
US7615469B2 (en) * 2007-05-25 2009-11-10 Semiconductor Components Industries, L.L.C. Edge seal for a semiconductor device and method therefor
DE102010038933A1 (de) * 2009-08-18 2011-02-24 Denso Corporation, Kariya-City Halbleitervorrichtung mit Halbleiterchip und Metallplatte und Verfahren zu deren Fertigung
JP2011066371A (ja) * 2009-08-18 2011-03-31 Denso Corp 半導体装置およびその製造方法
JP5325917B2 (ja) 2011-03-17 2013-10-23 株式会社東芝 半導体装置及びその製造方法
JP5708124B2 (ja) * 2011-03-25 2015-04-30 三菱電機株式会社 半導体装置

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