JP2018093084A - 半導体装置 - Google Patents
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Abstract
【課題】ハーフモールドのパッケージ部品1と、これとはんだ接合された実装基板2と、これらを封止するモールド樹脂40と、を備え、パッケージ部品1と実装基板2とのはんだ接合における大きなサイズのボイド発生を抑制しつつ、実装基板2とモールド樹脂40との密着低下を抑制した半導体装置を実現する。【解決手段】ハーフモールド型のパッケージ部品1と、基板20の表面20a上に第1のランド30と第2のランド31とを備えてなる実装基板2と、モールド樹脂40とを有してなる半導体装置において、表面20aに対する法線方向から見て、実装基板2の表面20a側の領域のうちパッケージ部品1に覆われると共に分割して配置された第1のランド30とこれらを囲むように配置された第2のランド31との間の領域であって、隣接する第1のランド30同士の隙間である分割溝34の延長線上に、表面20a側から反対面側へ凹む凹部22を設ける。【選択図】図1
Description
本発明は、実装基板上にパッケージ部品を搭載したものを一部封止してなる半導体装置に関する。
従来より、一面と他面とを有する基板と、該一面上に搭載されたチップと、チップとワイヤーを介して接続された端子と、基板の一面、チップ、端子の一部を封止する封止樹脂とを有するパッケージ部品がある。このような構成において、基板の他面が封止樹脂から露出した、いわゆるハーフモールドのパッケージ部品(以下単に「パッケージ部品」という)が知られている。
また、パッケージ部品とランドと呼ばれる接合用の配線パターンを備える実装基板(以下単に「実装基板」という)とをはんだ接合し、モールド樹脂により封止してなる半導体装置が知られている。
ここで、パッケージ部品と実装基板とのランドとをはんだ接合する際、パッケージ部品のうち基板の他面と実装基板とを接合するはんだに気泡、すなわちボイドが生じやすいという問題がある。パッケージ部品のうち基板の他面と実装基板のランドとを接合するはんだに大きなサイズのボイドが生じると、はんだの中に熱伝導率が低い空気が含まれることとなり、はんだの全体の熱伝導率が低下してしまう。その結果、パッケージ部品を駆動した際の熱がはんだを介して実装基板側へ放出されにくくなり、すなわち放熱効率が低下し、該パッケージ部品中のチップが熱暴走を起こすおそれがある。
このような問題を解決するための手法としては、例えば特許文献1に記載のものが挙げられる。特許文献1に記載の手法は、実装基板のランドを小さなサイズに分割し、この分割されたランドとパッケージ部品のうち基板の他面とを複数箇所ではんだ接合するというものである。
これにより、パッケージ部品のうち基板の他面と実装基板の分割されたランドとを接合する個々のはんだの面積が小さくなると共に、分割されたランド同士の間に空気の逃げ場となる隙間が設けられることとなる。その結果、パッケージ部品のうち基板の他面と実装基板とを接合する個々のはんだの中に大きなサイズのボイドが生じにくくなる。したがって、パッケージ部品の放熱効率が向上し、パッケージ部品中のチップが熱暴走することを抑制できる。
ここで、一般的に、はんだ接合は、はんだと接合する金属の表面に形成された金属酸化膜を除去するためのフラックスを塗布してはんだ接合するか、もしくはフラックスを含んだはんだを用いて接合することにより行われる。
また、パッケージ部品と実装基板とをはんだ接合し、パッケージ部品と実装基板の一面とをモールド樹脂で封止して半導体装置を製造する際、実装基板とモールド樹脂との密着性を高めるため、はんだ付近のフラックスをあらかじめ洗浄して除去することが行われる。
特許文献1に記載の半導体装置では、実装基板のランドが分割された形状であるため、はんだ接合で用いたフラックスを洗浄して除去しようとしても除去しきれずに、分割されたランドの隙間である分割溝にフラックスが残ってしまう。そのため、ランドが分割された実装基板を用いて製造された半導体装置では、ランドの分割溝に残存したフラックスが実装基板上に染み出してしまい、モールド樹脂と実装基板との密着性が低下してしまう。
本発明は、上記の点に鑑みてなされたものであり、分割されたランドを備えた実装基板とパッケージ部品とのはんだ接合におけるボイドを抑制しつつ、フラックスの洗浄残渣によるモールド樹脂と実装基板との密着低下を抑制した半導体装置の提供を目的とする。
上記目的を達成するため、請求項1に記載の半導体装置は、表裏の関係にある一面(10a)と他面(10b)を有するアイランド(10)と、一面上に搭載されたチップ(11)と、チップと電気的に接続された接続端子(12)と、一面、チップおよび接続端子のうちチップと接続された一端側を封止する封止樹脂(13)とを備えるパッケージ部品(1)と、表裏の関係にある表面(20a)と裏面(20b)を有する基板(20)と、表面上に形成された第1のランド(30)および第2のランド(31)と、を有してなる実装基板(2)と、パッケージ部品と、実装基板の表面とを封止するモールド樹脂(40)と、を備える。このような構成において、第1のランドは、表面に対する法線方向から見て、パッケージ部品のうち封止樹脂の外郭の内側に形成されると共に、分割された複数の領域を構成し、分割された領域が第1のはんだ(32)を介して他面と接続されており、
第2のランドは、法線方向から見て、封止樹脂の外郭の外側に配置され、接続端子と第2のはんだ(33)を介して接続されており、表面上であって、法線方向から見て、第1のランドと第2のランドとの間の領域に表面側から裏面側へ凹んだ凹部(22)が形成されており、凹部は、少なくとも、分割された複数の領域のうち隣り合う領域同士の隙間である分割溝(34)の延長線上に配置されている。
第2のランドは、法線方向から見て、封止樹脂の外郭の外側に配置され、接続端子と第2のはんだ(33)を介して接続されており、表面上であって、法線方向から見て、第1のランドと第2のランドとの間の領域に表面側から裏面側へ凹んだ凹部(22)が形成されており、凹部は、少なくとも、分割された複数の領域のうち隣り合う領域同士の隙間である分割溝(34)の延長線上に配置されている。
これにより、第1のランドを分割してはんだ接合することにより、はんだ内に生じる気泡が分割溝などの空気の逃げ道から逃げやすくなるため、パッケージ部品の基板とはんだ接合する第1のランド内に大きなサイズのボイド発生を抑制された半導体装置となる。また、第1のランドの分割溝に残存するフラックスが洗浄により除去しきれなくても、当該分割の延長線上に凹部を設けることで、フラックスの洗浄残渣が染み出しても凹部よりも外周側に広がることを抑制できる。その結果、フラックスの洗浄残渣によるモールド樹脂と実装基板との密着低下を抑制した半導体装置となる。
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係の一例を示すものである。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
(第1実施形態)
第1実施形態について、図1〜図6を参照して述べる。本実施形態の半導体装置は、例えば自動車に搭載される半導体装置等に適用される。
第1実施形態について、図1〜図6を参照して述べる。本実施形態の半導体装置は、例えば自動車に搭載される半導体装置等に適用される。
図1では、本実施形態の半導体装置の構成を分かりやすくするために、後述するモールド樹脂40とパッケージ部品1のうち封止樹脂13内の構成要素およびアイランド10については省略している。図1では、半導体装置の後述する構成要素であるパッケージ部品1に覆われた領域における凹部22、第1のランド30、分割溝34、ソルダーレジスト層21のうち第1のランド30を囲む内郭領域を破線で示している。
本実施形態の半導体装置は、図1もしくは図2に示すように、パッケージ部品1と、表裏の関係にある表面20aと裏面20bを有する実装基板2と、パッケージ部品1および実装基板2の表面20aを封止するモールド樹脂40と、を備えて構成されている。
パッケージ部品1は、図2に示すように、表裏の関係にある一面10aと他面10bを有するアイランド10と、アイランド10の一面10a上に搭載されたチップ11と、チップ11とワイヤー14で電気的に接続された接続端子12と、封止樹脂13とを備える。このような構成において、アイランド10の一面10a、チップ11、ワイヤー14および接続端子12のうちチップ11と接続されている一端側が封止樹脂13により封止されており、パッケージ部品1は、いわゆるハーフモールド型のパッケージとされている。
パッケージ部品1は、本実施形態では、接続端子12が封止樹脂13の外郭の四辺から突き出て封止樹脂13から露出したクアッドフラットパッケージ(QFP)とされているが、これに限らず、他の公知のパッケージとされていてもよい。公知のモールドパッケージとしては、例えばスモールアウトラインパッケージ(SOP)などが挙げられるが、他の公知のパッケージであってもよい。
チップ11は、例えばパワートランジスタやIGBTなどの半導体素子が形成された半導体チップなどであって、駆動すると発熱する発熱素子であり、ワイヤー14により接続端子12と電気的に接続されている。基板10の一面10aおよび内部には、通常の回路基板と同様、回路を構成する配線や電極等の図示しない回路配線が設けられていてもよく、チップ11は、必要に応じて、これら回路配線に接続されている。
なお、パッケージ部品1は、公知のモールドパッケージの材料で構成され、公知のモールドパッケージの製造方法により製造されたものである。パッケージ部品1は、実装基板2の表面20a側に搭載され、実装基板2とはんだ接合されているが、詳細については後述する第1のランド30および第2のランド31の説明にて述べる。
実装基板2は、図1もしくは図2に示すように、表裏の関係にある表面20aと裏面20bを有する基板20と、表面20a上に形成されたソルダーレジスト層21、第1のランド30および第2のランド31とを有してなる。実装基板2には、第2のランド31に接続された図示しない回路配線が形成されており、トランジスタなどの他の半導体素子やその回路等が形成されていてもよい。
基板20は、エポキシ樹脂やガラスエポキシ樹脂等の樹脂をベースとして構成されるプリント基板である。
ソルダーレジスト層21は、実装基板2に形成され、第2のランド31に接続された図示しない回路配線等を被覆して保護する層であり、通常のソルダーレジスト材料よりなり、例えば塗布法などにより形成される。ソルダーレジスト層21は、本実施形態では、図1に示すように、大きくは、第1のランド30を囲む枠体状とされると共に、第2のランド31が形成された領域と異なる領域に形成されている。つまり、ソルダーレジスト層21は、第1のランド30および第2のランド31を囲むように配置されている。
ソルダーレジスト層21には、本実施形態では、図1もしくは図2に示すように、後述するフラックスの洗浄残渣が濡れ広がるのを抑制するための凹部22が形成されている。凹部22の詳細については、凹部22の配置とフラックスの洗浄残渣との関係についての説明にて述べる。
第1のランド30は、図1に示すように、基板20の表面20aに対する法線方向(以下「表面法線方向」という)から見て、パッケージ部品1に覆われた領域内に形成されている。第1のランド30は、パッケージ部品1にはんだ接合されており、チップ11から生じた熱がはんだを介して伝導され、この熱を実装基板2側へ放出するために設けられており、Cuなどの導電性材料によりなる。例えば、第1のランド30は、矩形形状とされ、電解メッキなどにより形成される。なお、第1のランド30は、矩形形状に限らず、四隅が丸みを帯びた形状とされてもよく、他の形状とされてもよい。
第1のランド30は、本実施形態では、表面法線方向から見て、パッケージ部品1のうちアイランド10の外郭の内側領域に分割されるように複数並べて配置されている。複数の第1のランド30は、図1に示すように、それぞれ離れて形成されると共に、隣接する第1のランド30同士の隙間である分割溝34を隔てて配置されている。
なお、本実施形態では、図1に示すように、6つの第1のランド30が形成された例について示しているが、第1のランド30の形成数については、設計等に応じて適宜変更される。
複数の第1のランド30は、図2に示すように、それぞれ第1のはんだ32を介してパッケージ部品1のうちアイランド10の他面10bと接続されている。このように分割されるように複数形成され、面積が小さい第1のランド30とアイランド10の他面10bとが第1のはんだ32を介して接合されることで、第1のはんだ32における大きなサイズのボイド発生が抑制される。
具体的には、1つの面積が大きいランドとパッケージ部品等とをはんだ接合する場合、はんだ接合の面積が広く、かつ、空気の逃げ道が少ないため、これらを接合するはんだ内に大きなサイズのボイドが発生することが知られている。これに対して、ランドを面積が小さいサイズに分割するように離間して複数形成し、この分割されたランドとパッケージ部品等とをはんだ接合する場合、分割溝が形成されたことにより分割溝等からはんだ内の空気が逃げやすくなる。また、ランドが分割されることにより、ランドのはんだ接合する面積も減少する。そのため、面積の小さいランド上のはんだ内に発生するボイドは、面積の大きいランド上のはんだ内に発生するボイドよりもサイズが小さくなる。
第2のランド31は、本実施形態では、図1に示すように、表面法線方向から見て、パッケージ部品1の封止樹脂13の外郭の外側に形成され、第1のランド30を囲むように複数配置されており、Cuなどの導電性材料によりなる。例えば、第2のランド31は、第1のランド30と同様に、電解メッキなどにより形成される。
第2のランド31は、図2に示すように、パッケージ部品1のうち封止樹脂13から露出する接続端子12の他端側と第2のはんだ33を介して接合されている。
なお、第2のランド31は、パッケージ部品1の接続端子12の位置に合わせて形成されていればよく、パッケージ部品1のパッケージの種類に合わせてその配置が適宜変更される。例えば、SOPのように2方向に接続端子12が伸びているパッケージをパッケージ部品1として用いる場合には、第2のランド31は、接続端子12に合わせて2方向に配置するように形成されていればよい。また、第2のランド31は、例えば矩形形状とされるが、これに限られず、円形状、楕円形状などにされてもよく、他の形状とされてもよい。
モールド樹脂40は、図2に示すように、パッケージ部品1および実装基板2の表面20a側を封止しており、エポキシ樹脂等の公知のモールド材料よりなる。モールド樹脂40は、必要に応じて、当該樹脂中にアルミナやシリカ等のフィラーが含有されていてもよい。モールド樹脂40は、例えばトランスファーモールド法やコンプレッションモールド法等により形成される。なお、モールド樹脂40は、本実施形態では、基板20の表面20aの上をすべて覆うように形成されているが、パッケージ部品1、第1のランド30、第2のランド31を封止していればよく、基板20の表面20aの上をすべて覆っていなくてもよい。
次に、ソルダーレジスト層21に形成された凹部22とフラックスの洗浄残渣との関係について説明する前に、まず、フラックスについて説明する。
金属にはんだを用いて接合する場合、金属表面の酸化膜を除去して接合を行う必要がある。具体的には、フラックスを塗布することでこの酸化膜を化学的に除去してはんだ接合するか、もしくはフラックス入りのはんだを用いて接合することが一般的である。いずれの方法であってもフラックスがはんだ接合の近傍に残渣として残るが、このフラックス残渣は、絶縁不良や腐食などの不具合を起こすことがあるため、信頼性の高い半導体装置を製造する場合には、洗浄により除去されることが望ましい。
ここで、第1のランド30の説明にて述べたように、第1のランド30については、第1のはんだ32内の大きなサイズのボイド発生を抑制するために、小さなサイズに分割している。第1のランド30とパッケージ部品1のアイランド10の他面10bとを第1のはんだ32で接合すると、この第1のランド30を分割することにより生じた分割溝34にフラックス残渣が必然的に残ることとなる。このため、はんだ接合により生じたフラックス残渣を例えば水系や準水系、テルペン系溶剤やアルコール系溶剤などを用いた洗浄により除去する必要がある。
本発明者らは、分割溝34がパッケージ部品1により覆われており、洗浄しにくい形状であるため、このフラックス残渣の一部が、洗浄しきれずに分割溝34内に残ってしまうことを発見した。つまり、フラックス残渣のうち分割溝34内にあるものについては洗浄により完全に除去しきれず、フラックス残渣の一部がフラックスの洗浄残渣(以下「フラックス35」という)として分割溝34内に残ってしまう。
また、本発明者らは、分割されて並べられた複数のランドとパッケージ部品1とをはんだ接合し、モールド樹脂40で封止してなる半導体装置において、このフラックス35がモールド樹脂40と実装基板2との密着性を低下させる原因となることを突き止めた。
具体的には、図3に示すように、フラックス35は、表面法線方向から見て、パッケージ部品1の中心から実装基板2の外郭へ向かう方向を外郭方向として、外郭方向であって分割溝34の延長線上(以下単に「分割溝34の延長線上」という)へ流れ出す。フラックス35が図3のように流れ出てしまうと、モールド樹脂40で封止する際、実装基板2とモールド樹脂40との間にフラックス35が介在することとなり、実装基板2とモールド樹脂40との密着性が低下してしまう。
そこで、凹部22が分割溝34の延長線上に配置された構成とすることにより、フラックス35の流れ出しを抑制できるようにしている。これにより、フラックス35による実装基板2とモールド樹脂40との密着性低下を抑制した半導体装置とすることができる。この凹部22の配置について説明する。
凹部22は、本実施形態では、例えば、図4に示すように、表面法線方向から見て、フラックス35が流れ出す分割溝34の延長線上と交差して伸びる矩形形状とされている。凹部22は、本実施形態では、6つの第1のランド30のうち隣接する第1のランド30同士の分割溝34の延長線上にそれぞれ1つ形成されている。つまり、凹部22は、本実施形態では、合計6つ形成されている。凹部22は、表面法線方向から見て、第1のランド30と第2のランド31との間の領域に形成されることが好ましく、パッケージ部品1の封止樹脂13の外郭領域内に形成されることがより好ましい。
このような位置に凹部22が形成されることで、図4もしくは図5に示すように、フラックス35が分割溝34から流れ出て、第1のランド30を囲むように形成されているソルダーレジスト層21を乗り越えたとしても、凹部22内にフラックス35が流れ込む。凹部22は、本実施形態では、図6に示すように、ソルダーレジスト層21を貫通するように形成されており、フラックス35を受け止め、フラックス35が凹部22を越えて外郭方向へ広がることを抑制できる。
なお、凹部22は、例えば、ソルダーレジスト層21のフォトリソグラフィ法によるパターン形成と同時に形成され、従来の半導体装置に新たな形成工程を追加することなく形成される。これにより、表面法線方向から見て、パッケージ部品1の封止樹脂13の外郭よりも外側にフラックス35が流れ出ることが抑制される。
凹部22は、分割溝34から流れ出たフラックス35を受け止めることができればよく、第1のランド30の分割溝34の幅や配置により、その幅、体積や配置等が適宜変更されてもよい。
具体的には、凹部22の幅については、想定されるフラックス35の流れ出る幅以上となるようにすることが好ましく、複数設けた凹部22の合計の体積については、想定されるフラックス35の体積以上とすることが好ましい。つまり、分割溝34が狭い場合には、フラックス35の流れ出る幅が分割溝34に合わせて狭くなるため、凹部22の幅をこれに合わせて狭くすることもでき、逆に分割溝34が広い場合には、凹部22の幅をこれに合わせて広くすることもできる。このように、凹部22の幅や体積については、分割溝34の幅に合わせて適宜変更される。
なお、ここでいう凹部22の幅とは、分割溝34の延長線上に配置された凹部22の当該分割溝34の幅方向と平行な方向における幅をいい、凹部22の体積とは、凹部22が形成された空間の体積をいう。
このように、分割された第1のランド30と第2のランド31との間の領域であって、分割溝34の延長線上に凹部22を設けた実装基板2とすることで、第1のランド30の分割溝34からフラックス35が染み出しても、これが広範囲に広がることを抑制できる。このような実装基板2とハーフモールドのパッケージ部品1とをはんだ接合し、モールド樹脂40で封止した半導体装置とすることで、実装基板2とモールド樹脂40との密着低下が抑制された半導体装置となる。
具体的には、ハーフモールドのパッケージ部品1と、分割されつつ並ぶように配置された第1のランド30とこれらを囲む第2のランド31とソルダーレジスト層21とを備える実装基板2とをはんだ接合して、モールド樹脂40で封止された半導体装置とする。このような構成において、表面法線方向から見て、第1のランド30と第2のランド31との間に、第1のランド30の分割溝34の延長線上と交差して伸びる凹部22がソルダーレジスト層21に形成された実装基板2とする。
これにより、第1のランド30とパッケージ部品1とを接合するはんだでの大きなサイズのボイド発生が抑制されると共に、フラックスの洗浄残渣による実装基板2とモールド樹脂40との密着低下が抑制された半導体装置となる。
(第2実施形態)
第2実施形態について、図7を参照して説明する。図7では、本実施形態の半導体装置の構成を分かりやすくするため、半導体装置を構成するパッケージ部品1については封止樹脂13以外の要素を省略しつつ破線で示している。
第2実施形態について、図7を参照して説明する。図7では、本実施形態の半導体装置の構成を分かりやすくするため、半導体装置を構成するパッケージ部品1については封止樹脂13以外の要素を省略しつつ破線で示している。
本実施形態の半導体装置は、図7に示すように、表面法線方向から見て、1つの凹部22が第1のランド30の周囲を囲むように形成されている点で上記第1実施形態と相違する。
具体的には、本実施形態の半導体装置では、表面法線方向から見て、分割溝34の延長線上のみならず、第1のランド30の外周側に設けられ、第1のランド30を包囲する枠体状の凹部22が1つ形成されている。そのため、分割溝34からフラックス35が広範囲に流れ出しても、凹部22がフラックス35を受け止め、凹部22の外周側へフラックス35が広がることを抑制できる。
この場合も、第1のランド30とパッケージ部品1とを接合する第1のはんだ32での大きなサイズのボイド発生を抑制しつつ、実装基板2とモールド樹脂40との密着低下が抑制された半導体装置となる。
(第3実施形態)
第3実施形態について、図8を参照して説明する。図8では、図7と同様に、本実施形態の半導体装置の構成を分かりやすくするため、半導体装置を構成するパッケージ部品1については封止樹脂13以外の要素を省略しつつ破線で示している。
第3実施形態について、図8を参照して説明する。図8では、図7と同様に、本実施形態の半導体装置の構成を分かりやすくするため、半導体装置を構成するパッケージ部品1については封止樹脂13以外の要素を省略しつつ破線で示している。
本実施形態の半導体装置は、図8に示すように、表面法線方向から見て、1つの枠体状の凹部22が第1のランド30の周囲を囲むように形成され、かつ、分割溝34の延長線上では凹部22の溝幅が広くされている点で上記第2実施形態と相違する。
なお、ここでいう「溝幅」とは、凹部22のうち当該凹部22と交差する分割溝34の延長線上の方向における幅をいう。
これにより、フラックス35が直接流れ込む部位の凹部22の体積が多くなり、より効果的にフラックス35が凹部22を越えることをよる実装基板2とモールド樹脂40との密着低下を抑制できる。
この場合も、第1のランド30とパッケージ部品1とを接合する第1のはんだ32での大きなサイズのボイド発生を抑制しつつ、実装基板2とモールド樹脂40との密着低下が抑制された半導体装置となる。
(第4実施形態)
第4実施形態について、図9を参照して説明する。図9では、図6と同様に凹部22付近の領域Rを拡大した断面構成を示している。
第4実施形態について、図9を参照して説明する。図9では、図6と同様に凹部22付近の領域Rを拡大した断面構成を示している。
本実施形態の半導体装置は、凹部22が上記第1実施形態の半導体装置と同様の配置とされているが、図9に示すように、ソルダーレジスト層21を貫通せず、凹部22の底部において基板20の表面20aが露出していない点で上記第1実施形態と相違する。
この場合、凹部22は、例えばソルダーレジスト層21を2回塗布して形成し、2回目のソルダーレジスト材料の塗布の際にフォトリソグラフィ法で所望のパターンを形成することにより、形成される。
この場合も、第1のランド30とパッケージ部品1とを接合する第1のはんだ32での大きなサイズのボイド発生を抑制しつつ、実装基板2とモールド樹脂40との密着低下が抑制された半導体装置となる。
(第5実施形態)
第5実施形態について、図10、図11を参照して説明する。図10では、図1と同様に、パッケージ部品1については破線で示している。
第5実施形態について、図10、図11を参照して説明する。図10では、図1と同様に、パッケージ部品1については破線で示している。
本実施形態の半導体装置は、図10もしくは図11に示すように、基板20の表面20a上にソルダーレジスト層21が形成されておらず、凹部22が基板20の表面20a側に形成されている点で上記第1実施形態と相違する。この場合、凹部22は、例えばレーザー加工などの公知の方法により形成される。
凹部22が基板20に形成された構造であっても、フラックス35を受け止めることができるため、凹部22の外周側へフラックス35が広がることを抑制できる半導体装置となる。
この場合も、第1のランド30とパッケージ部品1とを接合する第1のはんだ32での大きなサイズのボイド発生を抑制しつつ、実装基板2とモールド樹脂40との密着低下が抑制された半導体装置となる。
(第6実施形態)
第6実施形態について、図12を参照して説明する。図12では、図6と同様に凹部22付近の領域Rを拡大した断面構成を示している。
第6実施形態について、図12を参照して説明する。図12では、図6と同様に凹部22付近の領域Rを拡大した断面構成を示している。
本実施形態の半導体装置は、図12に示すように、凹部22が上記第1実施形態の半導体装置と同様の配置とされているが、基板20の表面20aのうち凹部22の形成部位に相当する部位に、表面20a側から裏面20b側へ凹んだ溝部20cが形成されている。また、本実施形態の半導体装置は、基板20の表面20a上および溝部20c上を覆うソルダーレジスト層21が形成され、ソルダーレジスト層21のうち溝部20c上に凹部22が形成された構造とされている。本実施形態の半導体装置は、これらの点で上記第1実施形態と相違する。
凹部22が上記のような構造とされていても、フラックス35を受け止めることができるため、凹部22の外周側へフラックス35が広がることを抑制できる半導体装置となる。
この場合も、第1のランド30とパッケージ部品1とを接合する第1のはんだ32での大きなサイズのボイド発生を抑制しつつ、実装基板2とモールド樹脂40との密着低下が抑制された半導体装置となる。
(第7実施形態)
第7実施形態について、図13を参照して説明する。図13では、図7と同様に、パッケージ部品1については封止樹脂13以外の構成要素を省略しつつ破線で示している。
第7実施形態について、図13を参照して説明する。図13では、図7と同様に、パッケージ部品1については封止樹脂13以外の構成要素を省略しつつ破線で示している。
本実施形態の半導体装置は、図13に示すように、凹部22が第1のランド30を囲む枠体状とされた枠体状領域と凹部22に流れ込んだフラックス35を溜めるダミー領域22aとこれらを繋ぐ領域とにより構成されている点で上記第2実施形態と相違する。
具体的には、ダミー領域22aは、例えば、凹部22のうち枠体状の領域の外郭の角部に接続され、当該枠体状領域の対角線の延長線上に配置されている。ダミー領域22aは、実装基板2とモールド樹脂40との密着に対する影響が少ない領域、例えば、実装基板2上のうちパッケージ部品1の封止樹脂13の外郭外側の領域であって、第2のランド31から1〜2mm程度離れた位置などに形成されていればよい。ダミー領域22は、実装基板2とモールド樹脂40との密着に対する影響が少ない領域に形成されればよく、パッケージ部品1の種類や第2のランド31の数や配置等に応じて、適宜その形成領域が変更されてもよい。
本実施形態の半導体装置は、例えば、第1のランド30と第2のランド31との間の領域が狭く、溝幅の広い凹部22を形成しにくいような場合に、好適に適用される。
この場合も、第1のランド30とパッケージ部品1とを接合する第1のはんだ32での大きなサイズのボイド発生を抑制しつつ、実装基板2とモールド樹脂40との密着低下が抑制された半導体装置となる。
(他の実施形態)
なお、上記した各実施形態に示した半導体装置は、本発明の半導体装置の一例を示したものであり、上記の各実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
なお、上記した各実施形態に示した半導体装置は、本発明の半導体装置の一例を示したものであり、上記の各実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
例えば、上記の各実施形態では、第1のランド30自体が複数に分割されるように形成され、ソルダーレジスト層21がこれらを囲むように形成された例について述べたが、第1のランド30が図14〜図17に示す構造とされていてもよい。なお、図14、図16では、第1のランド30の近傍の領域を拡大したものを示しており、ソルダーレジスト層21と第1のランド30以外の要素については省略している。
(1)第1のランド30は、図14の二点鎖線に示すように、1つ形成され、この第1のランド30を部分的にソルダーレジスト層21により覆うことで分割されてもよい。具体的には、枠体格子状のソルダーレジスト層21により1つの第1のランド30を覆うことにより、図14、図15に示すように、第1のランド30がソルダーレジスト層21から露出した6つの領域に分割された構造とされてもよい。
(2)第1のランド30は、図16の二点鎖線に示すように、複数に分割されて形成されつつ、それぞれの第1のランド30がその外郭領域を図16、図17に示すようにソルダーレジスト層21により覆われた構造とされていてもよい。また、第2のランド31についても同様に部分的にソルダーレジスト層21に覆われていてもよい。
(3)上記の各実施形態においては、表面法線方向から見て、凹部22が矩形形状や矩形枠体状とされた例について説明したが、これに限らず、円形状や楕円形状などにされてもよく、他の形状とされてもよい。また、凹部22の表面法線方向における深さについては、一様であってもよく、場所により適宜変更されてもよい。さらに、上記の各実施形態においては、凹部22の側面については、底面に対して直角とされた例について説明したが、必要に応じて適宜傾斜が設けられていてもよい。
(4)上記第4実施形態〜第6実施形態については、凹部22が複数分割されるように設けられた例について説明したが、上記第2実施形態と同様に枠体状とされてもよく、上記第3実施形態と同様に部分的に溝幅が広くされていてもよい。また、上記第7実施形態において、上記第3実施形態と同様に部分的に溝幅が広くされていてもよい。このように、上記の各実施形態や他の実施形態を適宜組み合わせた構成の半導体装置とされてもよい。
1 パッケージ部品
2 実装基板
20 基板
21 ソルダーレジスト層
22 凹部
30 第1のランド
31 第2のランド
32 第1のはんだ
34 分割溝
35 フラックス
2 実装基板
20 基板
21 ソルダーレジスト層
22 凹部
30 第1のランド
31 第2のランド
32 第1のはんだ
34 分割溝
35 フラックス
Claims (7)
- 表裏の関係にある一面(10a)と他面(10b)を有するアイランド(10)と、前記一面上に搭載されたチップ(11)と、前記チップと電気的に接続された接続端子(12)と、前記一面、前記チップおよび前記接続端子のうち前記チップと接続された一端側を封止する封止樹脂(13)とを備えるパッケージ部品(1)と、
表裏の関係にある表面(20a)と裏面(20b)を有する基板(20)と、前記表面上に形成された第1のランド(30)および第2のランド(31)と、を有してなる実装基板(2)と、
前記パッケージ部品と、前記実装基板の前記表面とを封止するモールド樹脂(40)と、を備えた半導体装置であって、
前記第1のランドは、前記表面に対する法線方向から見て、前記パッケージ部品のうち前記封止樹脂の外郭の内側に形成されると共に、分割された複数の領域を構成し、分割された前記領域が第1のはんだ(32)を介して前記他面と接続されており、
前記第2のランドは、前記法線方向から見て、前記封止樹脂の外郭の外側に配置され、前記接続端子と第2のはんだ(33)を介して接続されており、
前記表面上であって、前記法線方向から見て、前記第1のランドと前記第2のランドとの間の領域に前記表面側から前記裏面側へ凹んだ凹部(22)が形成されており、
前記凹部は、少なくとも、分割された複数の前記領域のうち隣り合う前記領域同士の隙間である分割溝(34)の延長線上に配置されている半導体装置。 - 前記第1のランドは、前記実装基板に1つ形成され、前記法線方向から見て、前記第1のランド上にソルダーレジスト層(21)が形成されると共に、前記ソルダーレジスト層が1つの前記第1のランドを部分的に覆いつつ、前記第1のランドを複数の領域に分断するように形成されることにより、前記第1のランドが分割されている請求項1に記載の半導体装置。
- 前記表面上のうち前記第1のランドおよび前記第2のランドが形成された領域と異なる領域に前記ソルダーレジスト層が形成され、前記凹部は、前記ソルダーレジスト層に形成されている請求項1または2に記載の半導体装置。
- 前記凹部は、前記法線方向から見て、前記第1のランドと前記封止樹脂の外郭との間の領域に形成されている請求項1〜3のいずれか1つに記載の半導体装置。
- 前記凹部は、前記基板に形成されている請求項1〜4のいずれか1つに記載の半導体装置。
- 前記凹部は、前記法線方向から見て、前記第1のランドの周囲を囲む枠体状とされている請求項1〜5のいずれか1つに記載の半導体装置。
- 前記法線方向から見て、前記凹部のうち前記凹部と交差する前記分割溝の延長線上の方向における幅を溝幅として、前記凹部は、前記分割溝の延長線上と異なる領域にも形成され、前記凹部のうち前記分割溝の延長線上に形成された領域の溝幅が、前記凹部のうち前記分割溝の延長線上と異なる領域に形成された領域の溝幅よりも広い請求項1〜6のいずれか1つに記載の半導体装置。
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JP2020024985A (ja) * | 2018-08-06 | 2020-02-13 | 株式会社東芝 | プリント配線基板 |
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-
2016
- 2016-12-05 JP JP2016236043A patent/JP2018093084A/ja active Pending
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