JP2007027183A - 半導体装置及びその製造方法 - Google Patents

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Abstract

【課題】 半田のリフロー工程時に半田の小さな粒が飛散して制御パッド上に付着することがあっても、制御パッド上にワイヤボンディングしたときのボンディング強度の低下を極力防止できる半導体装置及びその製造方法を提供する。
【解決手段】 半導体装置１は、半導体素子２の両面に金属体を半田付けして構成されたものにおいて、半導体素子２の一方の面に設けられ金属体を半田付けするための第１の電極７と、半導体素子２の一方の面における周辺部に設けられボンディングワイヤを２本以上ボンディングすることが可能な面積を有する制御パッド８とを備えるように構成した。
【選択図】 図１

Description

本発明は、半導体素子の両面に金属体を半田付けして構成された半導体装置及びその製造方法に関する。
高耐圧・大電流用のパワーＩＣ（ＩＧＢＴやＭＯＳＦＥＴ等）の半導体チップ（半導体素子）は、使用時の発熱が大きいため、半導体チップからの放熱性を向上させるための構成が必要である。この構成の一例として、半導体チップの両面にヒートシンク（金属体）を半田付けする構成が考えられており、例えば特許文献１に記載されている。
特開２００３−０６８９５９号公報
上記従来構成の半導体チップ（例えばＩＧＢＴ）の上面には、半田付け用の第１の電極（例えばエミッタ電極）が設けられていると共に、その周辺部にワイヤボンディング用の制御パッド（例えばゲートパッド）が設けられている。この構成の場合、半導体チップの第１の電極上に銅ブロック（ヒートシンク）を半田付けした後、制御パッドにボンディングワイヤをボンディングしている。
しかし、上記構成の場合、半導体チップの第１の電極上に銅ブロックを半田付けするとき、即ち、半田のリフロー工程において半田を融解するときに、半田が突沸することがあり、溶融した半田の小さな粒が飛散して制御パッド上に付着することがあった。そして、半田が付着した制御パッド上にワイヤボンディングすると、ボンディング強度が低下し、剥離が起こるおそれがあった。
これに対して、制御パッドを覆う治具を半導体チップに取り付け、溶融した半田の小さな粒が飛散しても、上記治具により制御パッド上に付着することを防止する構成が考えられる。しかし、この構成の場合、半導体チップには反りがあるため、治具で制御パッドを密着して覆うことが難しく、半田の付着を防止することが困難であった。また、治具により半導体チップの割れを招くおそれもあり、この治具を用いる方法は実際には採用することができなかった。
尚、リフロー工程後に、ＩＰＡ（イソプロピルアルコール）を用いて洗浄することにより、リフロー時の異物を除去する方法がある。しかし、この方法では、制御パッドに付着した半田を除去することができない。
そこで、本発明の目的は、半田のリフロー工程時に半田の小さな粒が飛散して制御パッド上に付着することがあっても、制御パッド上にワイヤボンディングしたときに、ボンディング強度が低下することを極力防止できる半導体装置及びその製造方法を提供するにある。
本発明の半導体装置は、半導体素子の両面に金属体を半田付けして構成されたものにおいて、前記半導体素子の一方の面に設けられ、前記金属体を半田付けするための第１の電極と、前記半導体素子の一方の面における周辺部に設けられ、ボンディングワイヤを２本以上ボンディングすることが可能な面積を有する制御パッドとを備えたところに特徴を有する。
上記構成によれば、制御パッドの面積を、ボンディングワイヤを２本以上ボンディングすることが可能な面積としたので、半田のリフロー工程時に半田の小さな粒が飛散して制御パッド上に付着することがあっても、制御パッド上に半田が付着していない部分を確保することができ、制御パッド上にワイヤボンディングしたときに、ボンディング強度が低下することを極力防止できる。
また、上記構成の場合、制御パッドを複数に分割することが好ましい。この構成の場合、Ａｌ配線上に金属層を設けて制御パッドを形成すると共に、前記金属層の上に半田レジスト材料を設けることにより制御パッドを分割することが更に良い構成である。また、Ａｌ配線上に金属層を設けて制御パッドを形成すると共に、前記金属層を半田レジスト材料により分割することにより制御パッドを分割することがより一層好ましい。更に、Ａｌ配線上に金属層を設けて制御パッドを形成すると共に、前記金属層及び前記Ａｌ配線を半田レジスト材料により分割することにより制御パッドを分割することがより一層良い構成である。
また、本発明の半導体装置の製造方法は、半導体素子の一方の面に設けられ半田付け用の第１の電極と、前記半導体素子の一方の面における周辺部に設けられワイヤボンディング用の制御パッドとを備えた半導体装置の製造方法において、前記制御パッドを形成するためのＡｌ配線の上に、前記制御パッドを分割するための半田レジスト材料を設ける工程と、前記Ａｌ配線の上に金属層を設ける工程とを備えたところに特徴を有する。
以下、本発明の第１の実施例について、図１ないし図４を参照しながら説明する。まず、図３は本実施例の半導体装置の概略構成を示す断面図である。この図３に示すように、本実施例の半導体装置１は、半導体素子２と、下側ヒートシンク（金属体）３と、上側ヒートシンク（金属体）４と、ヒートシンクブロック（金属体）５とを備えて構成されている。
上記半導体素子２は、例えばＩＧＢＴやＭＯＳＦＥＴやサイリスタ等のパワー半導体素子から構成されている。この半導体素子２の形状は、本実施例の場合、例えば矩形の薄板状である。また、下側ヒートシンク３、上側ヒートシンク４及びヒートシンクブロック５は、例えばＣｕで構成されている。尚、上記Ｃｕに代えて、Ａｌ等の熱伝導性及び電気伝導性の良い金属で構成しても良い。
また、上記構成の半導体装置１において、半導体素子２の下面と下側ヒートシンク３の上面との間は、接合部材である例えば半田６によって接合されている。そして、半導体素子２の上面とヒートシンクブロック５の下面との間も、半田６によって接合されている。更に、ヒートシンクブロック５の上面と上側ヒートシンク４の下面との間も、半田６によって接合されている。
上記構成においては、半導体素子２の両面からヒートシンク３、４及びヒートシンクブロック５を介して放熱される構成となっている。
また、図１及び図２に示すように、半導体素子２の一方の面である上面には、主電極である第１の電極（例えばエミッタ電極）７が設けられていると共に、上記上面における周辺部である図１中の下辺部には、制御電極である例えば５個の制御パッド８が設けられている。これら制御パッド８は、例えばゲートパッドや、電流センサ用の制御パッドや、温度センサ用の制御パッド等である。
各制御パッド８は、後述するようにして、例えば４個に分割された分割パッド８ａを有している。各分割パッド８ａの面積は、ボンディングワイヤ９（図１参照）を１本ボンディングすることが可能な最小の面積である。従って、制御パッド８は、ボンディングワイヤ９を例えば４本（即ち、２本以上）ボンディングすることが可能な面積を有している。
また、半導体素子２の他方の面である下面の全面には、主電極である第２の電極（例えばコレクタ電極）１０が設けられている。
そして、図１に示すように、第２の電極１０には、下側ヒートシンク３が半田６を介して電気的に接続されていると共に、第１の電極７には、ヒートシンクブロック５が半田６を介して電気的に接続されている。また、制御パッド８は、リードフレーム１１にボンディングワイヤ９を介してワイヤーボンディングされている。
この構成の場合、制御パッド８の４個の分割パッド８ａすべてに対してワイヤーボンディングしても良いし、４個の分割パッド８ａのうちの適当な３個または２個または１個の分割パッド８ａに対してワイヤーボンディングするように構成しても良い。また、第１の電極７から遠い側の２個の分割パッド８ａ（またはそのうちの１個の分割パッド８ａ）だけに対してワイヤーボンディングするように構成しても良い。
また、下側ヒートシンク３及び上側ヒートシンク４は、厚さ寸法が例えば約２ｍｍ程度の板材で形成されている。ヒートシンクブロック５は、厚さ寸法が例えば約１．５ｍｍ程度の板材で形成されており、その大きさは、半導体素子２の大きさよりも１回り小さい程度の大きさ（即ち、第１の電極７とほぼ同じ大きさ）である。また、半導体素子２の厚さ寸法は、例えば約０．１４ｍｍ程度であり、半田６の厚さ寸法は、例えば約０．１ｍｍ程度である。
尚、半導体装置１のほぼ全体は、図示しない樹脂（例えばエポキシ樹脂）によりモールドされている。この場合、半導体装置１を樹脂でモールドするに当たっては、上下型からなる成形型（図示しない）を使用している。尚、ヒートシンク３、４の端子部（図示しない）及びリードフレーム１１の端子部（図示しない）は、モールド成形体（図示しない）から突出するように構成されている。更に、下側ヒートシンク３の下面と上側ヒートシンク４の上面は、モールド成形体から露出するように構成されている。また、上記した構成の半導体装置１の製造方法（即ち、製造工程）の具体例は、本出願人がすでに出願した特願２００１−１２７５１６に記載されており、これに記載されている方法を適宜使用すれば良い。
次に、第１の電極７、第２の電極１０及び制御パッド８の具体的構成について説明する。第２の電極１０は、図２に示すように、半導体基板１２の下面に金属層１３を形成して構成されている。金属層１３は、例えばＮｉとＡｕを積層して構成されている。第１の電極７と制御パッド８は、半導体基板１２の上面に形成されたＡｌ配線１４と、このＡｌ配線１４の上に形成された金属層１５とから構成されている。金属層１５は、例えばＮｉとＡｕを積層して構成されている。尚、上記Ａｌ配線１４の代わりに、例えばＡｌＳｉ配線を形成するように構成しても良い。
また、半導体基板１２上における外周部並びに第１の電極７と制御パッド８との間には、保護膜１６が設けられている。この保護膜１６は、例えばポリイミドで形成されている。尚、上記ポリイミド（保護膜１６）は、半田レジスト材料である。
そして、図１及び図２に示すように、制御パッド８の金属層１５は、保護膜１６により４個の領域に分割されており、これら４個の領域が前記分割パッド８ａを構成している。この構成の場合、金属層１５は半田レジスト材料により分割されている。
ここで、制御パッド８及び第１の電極７を形成する製造工程について、図４を参照して説明する。まず、図４（ａ）に示すように、半導体基板１２上に所定のパターンのＡｌ配線１４を形成する。この場合、図４（ａ）中の右側のＡｌ配線１４が制御パッド８に対応し、左側のＡｌ配線１４が第１の電極７に対応している。
この後、図４（ｂ）に示すように、半導体基板１２上に保護膜１６を形成する。この場合、ポリイミドの膜を全面に形成した後、マスク等を用いて設定されたパターンの保護膜１６だけを残すようにし、残りを除去する。ここで、保護膜１６のうちの制御パッド８用のＡｌ配線１４の上に形成された部分が、制御パッド８を分割するための保護膜１６、即ち、半田レジスト材料である。
続いて、図４（ｃ）に示すように、Ａｌ配線１４の上に金属層１５を形成する。この金属層１５は、例えばＮｉ層とＡｕ層を積層して構成されている。これにより、第１の電極７及び制御パッド８が形成される。そして、制御パッド８においては、図１に示すように、その金属層１５が保護膜１６により４個に分割されている。
このような構成の本実施例によれば、制御パッド８の面積を、ボンディングワイヤを４本ボンディングすることが可能な面積としたので、半導体素子２の第１の電極７にヒートシンクブロック５を半田付けするときに、即ち、半田のリフロー工程時に、半田の小さな粒が飛散して制御パッド８上に付着することがあっても、制御パッド８上に半田が付着していない部分をほぼ確実に確保することができ、制御パッド８上にワイヤボンディングしたときに、ボンディング強度が低下することを極力防止できる。
特に、上記実施例では、制御パッド８を複数に、例えば４個に分割したので、半田のリフロー工程時に、半田の小さな粒が飛散して制御パッド８の４個の分割パッド８ａ中の１個または２個の分割パッド８ａ上に付着することがあっても、半田は、付着した分割パッド８ａ上で広がるだけであり、他の分割パッド８ａ上にまで広がらない。これにより、制御パッド８上に半田が付着していない部分をほぼ確実に確保することができる。
更に、上記実施例においては、制御パッド８を分割するに際して、Ａｌ配線１４上に設けられた金属層１５を、保護膜１６（半田レジスト材料）により分割するように構成したので、半田のリフロー工程時に、半田の小さな粒が飛散して制御パッド８の４個の分割パッド８ａ中の１個または２個の分割パッド８ａ上に付着することがあっても、保護膜１６により、半田は、付着した分割パッド８ａ上で広がるだけとなり、他の分割パッド８ａ上にまで広がることを防止できる。
図５は本発明の第２の実施例を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。この第２の実施例では、制御パッド８を分割するに際して、Ａｌ配線１４上に設けられた金属層１５を保護膜１６により分割する代わりに、図５に示すように、金属層１５の上に制御パッド８分割用の保護膜（半田レジスト材料）１７を設けるように構成した。
そして、上述した以外の第２の実施例の構成は、第１の実施例と同じ構成となっている。従って、第２の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。
図６は本発明の第３の実施例を示すものである。尚、第１の実施例と同一構成には、同一符号を付している。この第３の実施例では、制御パッド８を分割するに際して、Ａｌ配線１４上に設けられた金属層１５を保護膜１６により分割する代わりに、図６に示すように、Ａｌ配線１４及び金属層１５を制御パッド８分割用の保護膜（半田レジスト材料）１６で分割するように構成した。
そして、上述した以外の第３の実施例の構成は、第１の実施例と同じ構成となっている。従って、第３の実施例においても、第１の実施例とほぼ同じ作用効果を得ることができる。
また、上記各実施例においては、制御パッド８を４個の分割パッド８ａに分割するように構成したが、これに限られるものではなく、２個、３個、または５個以上に分割するように構成しても良い。
本発明の第１の実施例を示す半導体素子の上面図 図１中II−II線に沿う断面図 半導体装置の縦断面図 第１の電極及び制御パッドの製造工程を説明する図 本発明の第２の実施例を示す図２相当図 本発明の第３の実施例を示す図２相当図
符号の説明
図面中、１は半導体装置、２は半導体素子、３は下側ヒートシンク（金属体）、４は上側ヒートシンク（金属体）、５はヒートシンクブロック（金属体）、６は半田、７は第１の電極、８は制御パッド、８ａは分割パッド、９はボンディングワイヤ、１０は第２の電極、１１はリードフレーム、１２は半導体基板、１３は金属層、１４はＡｌ配線、１５は金属層、１６は保護膜、１７は保護膜を示す。

Claims (6)

  1. 半導体素子の両面に金属体を半田付けして構成された半導体装置において、
    前記半導体素子の一方の面に設けられ、前記金属体を半田付けするための第１の電極と、
    前記半導体素子の一方の面における周辺部に設けられ、ボンディングワイヤを２本以上ボンディングすることが可能な面積を有する制御パッドとを備えたことを特徴とする半導体装置。
  2. 前記制御パッドは、複数に分割されていることを特徴とする請求項１記載の半導体装置。
  3. 前記制御パッドは、Ａｌ配線上に金属層を設けて形成されていると共に、前記金属層の上に半田レジスト材料を設けることにより分割されていることを特徴とする請求項２記載の半導体装置。
  4. 前記制御パッドは、Ａｌ配線上に金属層を設けて形成されていると共に、
    前記金属層は、半田レジスト材料により分割されていることを特徴とする請求項２記載の半導体装置。
  5. 前記制御パッドは、Ａｌ配線上に金属層を設けて形成されていると共に、
    前記金属層及び前記Ａｌ配線は、半田レジスト材料により分割されていることを特徴とする請求項２記載の半導体装置。
  6. 半導体素子の一方の面に設けられ半田付け用の第１の電極と、前記半導体素子の一方の面における周辺部に設けられワイヤボンディング用の制御パッドとを備えた半導体装置の製造方法において、
    前記制御パッドを形成するためのＡｌ配線の上に、前記制御パッドを分割するための半田レジスト材料を設ける工程と、
    前記Ａｌ配線の上に金属層を設ける工程とを備えたことを特徴とする半導体装置の製造方法。

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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2019167254A1 (ja) * 2018-03-02 2019-09-06 新電元工業株式会社 半導体装置及び半導体装置の製造方法
JP6619120B1 (ja) * 2018-03-02 2019-12-11 新電元工業株式会社 半導体装置及び半導体装置の製造方法
CN113130515A (zh) * 2019-12-31 2021-07-16 格科微电子（上海）有限公司 光学指纹器件的制造方法
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