JP2009105327A - 放熱板付き半導体装置、及びその製造方法 - Google Patents

放熱板付き半導体装置、及びその製造方法 Download PDF

Info

Publication number
JP2009105327A
JP2009105327A JP2007277830A JP2007277830A JP2009105327A JP 2009105327 A JP2009105327 A JP 2009105327A JP 2007277830 A JP2007277830 A JP 2007277830A JP 2007277830 A JP2007277830 A JP 2007277830A JP 2009105327 A JP2009105327 A JP 2009105327A
Authority
JP
Japan
Prior art keywords
heat sink
radiating plate
heat radiating
semiconductor device
heat
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Pending
Application number
JP2007277830A
Other languages
English (en)
Inventor
Takuya Kadoguchi
卓矢 門口
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Toyota Motor Corp
Original Assignee
Toyota Motor Corp
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Toyota Motor Corp filed Critical Toyota Motor Corp
Priority to JP2007277830A priority Critical patent/JP2009105327A/ja
Publication of JP2009105327A publication Critical patent/JP2009105327A/ja
Pending legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/26—Layer connectors, e.g. plate connectors, solder or adhesive layers; Manufacturing methods related thereto
    • H01L2224/31—Structure, shape, material or disposition of the layer connectors after the connecting process
    • H01L2224/32—Structure, shape, material or disposition of the layer connectors after the connecting process of an individual layer connector
    • H01L2224/321—Disposition
    • H01L2224/32151—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/32221—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/32245—Disposition the layer connector connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/73—Means for bonding being of different types provided for in two or more of groups H01L2224/10, H01L2224/18, H01L2224/26, H01L2224/34, H01L2224/42, H01L2224/50, H01L2224/63, H01L2224/71
    • H01L2224/732—Location after the connecting process
    • H01L2224/73251—Location after the connecting process on different surfaces
    • H01L2224/73265—Layer and wire connectors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/91—Methods for connecting semiconductor or solid state bodies including different methods provided for in two or more of groups H01L2224/80 - H01L2224/90
    • H01L2224/92—Specific sequence of method steps
    • H01L2224/922—Connecting different surfaces of the semiconductor or solid-state body with connectors of different types
    • H01L2224/9222—Sequential connecting processes
    • H01L2224/92242—Sequential connecting processes the first connecting process involving a layer connector
    • H01L2224/92247—Sequential connecting processes the first connecting process involving a layer connector the second connecting process involving a wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1305—Bipolar Junction Transistor [BJT]
    • H01L2924/13055—Insulated gate bipolar transistor [IGBT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/13—Discrete devices, e.g. 3 terminal devices
    • H01L2924/1304—Transistor
    • H01L2924/1306—Field-effect transistor [FET]
    • H01L2924/13091—Metal-Oxide-Semiconductor Field-Effect Transistor [MOSFET]

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)

Abstract

【課題】回路基板へ実装した際の熱応力に対する耐久性に優れ、且つ放熱性に優れた放熱板付き半導体装置及びその製造方法を提供すること。
【解決手段】金属箔をエッチングして形成される第１放熱板１１、及び複数の端子１２ａ〜１２ｄと、第１放熱板１１の一方の平面部にはんだ付けされた半導体素子１３と、第１放熱板１１の一方の平面部、複数の端子１２ａ〜１２ｄの一方の端部、及び半導体素子１３を封止する封止樹脂１４と、を備える放熱板付き半導体装置１０であって、端子１２ａ〜１２ｄの他方の端部に固着されたはんだバンプ１６ａ〜１６ｄと、第１放熱板１１の他方の平面部にはんだ付けされた第２放熱板２１と、を備える。
【選択図】図１

Description

本発明は、半導体素子で発生した熱を外部に放熱するための放熱板を備える放熱板付き半導体装置、及びその製造方法に関する。
従来から、半導体素子で発生した熱を外部に放熱するための放熱板を備える放熱板付き半導体装置が知られている（例えば、特許文献１）。
図６は、従来の放熱板付き半導体装置の構成の一例を示した断面図である。この半導体装置は、絶縁フィルム６１と、絶縁フィルム６１上に形成された固着電極６４、及び複数の取出し電極６５と、固着電極６４上にはんだ付けされた半導体素子７０と、固着電極６４とは反対側の絶縁フィルム６１上に形成された２つの放熱板６６とを備える。また、絶縁フィルム６１の固着電極６４及び取出し電極６５が形成された部分には、それぞれ開口部が形成されている。また、開口部には、回路基板とこれらの電極６４、６５とを接続するためのはんだバンプ（はんだボール）７２が装着されている。このため、半導体素子７０で発生した熱を、固着電極６４及びはんだバンプ（はんだボール）７２を介して、放熱板６６に熱伝導して、放熱することができる。
特許第３９０７００２号公報
しかしながら、上記従来の構成の放熱板付き半導体装置では、実装後において半導体装置と回路基板との間隙が狭い。このため、半導体装置と回路基板とを接続するはんだバンプ（はんだボール）７２が比較的小さく、半導体装置と回路基板との熱膨張差に起因する熱応力に対する耐久性が低い。つまり、温度サイクルにより、熱応力が繰り返し発生すると、はんだバンプ（はんだボール）７２にクラックが発生し易い。
また、上記従来の構成の放熱板付き半導体装置では、固着電極６４と放熱板６６との間に熱伝導率の低い絶縁フィルム６１が挿入されているため、半導体素子７０で発生した熱が放熱板６６へ熱伝導し難く、放熱性が低い。また、実装後の回路基板と半導体装置との間隔が狭く、パッケージの外に露出している放熱板６６が比較的薄いため、放熱性が低い。
本発明は、上記の点に鑑みてなされたものであって、回路基板へ実装した際の熱応力に対する耐久性に優れ、且つ放熱性に優れた放熱板付き半導体装置及びその製造方法を提供することを目的とする。
前記目的を達成するため、第１の発明は、金属箔をエッチングして形成される第１放熱板、及び複数の端子と、前記第１放熱板の一方の平面部にはんだ付けされた半導体素子と、前記第１放熱板の一方の平面部、複数の前記端子の一方の端部、及び前記半導体素子を封止する封止樹脂と、を備える放熱板付き半導体装置であって、
前記端子の他方の端部に形成されたはんだバンプと、
前記第１放熱板の他方の平面部にはんだ付けされた第２放熱板と、
を備える。
また、第２の発明は、第１の発明に係る放熱板付き半導体装置であって、前記第２放熱板は、前記第１放熱板へはんだ付けされる平面部、及び該平面部とは反対側の平面部に、溝部を備える。
また、第３の発明は、半導体素子で発生した熱を外部に放熱するための放熱板を備える放熱板付き半導体装置の製造方法において、
金属箔をハーフエッチングして第１放熱板の一方の平面部、及び複数の端子の一方の端部を形成する工程と、
前記第１放熱板の一方の平面部に、前記半導体素子をはんだ付けする工程と、
前記第１放熱板の一方の平面部、複数の前記端子の一方の端部、及び前記半導体素子を封止樹脂により封止する工程と、
前記封止樹脂から外方へ露出した前記金属箔をエッチングして、前記第１放熱板の他方の平面部、及び複数の前記端子の他方の端部を形成する工程と、
前記端子の他方の端部に、はんだバンプを形成する工程と、
前記第１放熱板の他方の平面部に、第２放熱板をはんだ付けする工程と、
を含む。
本発明によれば、第１放熱板の一方の平面部に半導体素子をはんだ付けすることにより、半導体素子で発生した熱を速やかに外部へ熱伝導することができ、放熱性を向上することができる。また、第１放熱板の他方の平面部に第２放熱板をはんだ付けすることにより、パッケージの外に露出する放熱板を厚くすることができ、放熱性を向上することができる。さらに、第１放熱板の他方の平面部に第２放熱板をはんだ付けすることにより、実装後において半導体装置と回路基板との間隙を大きくすることができ、はんだバンプを大きく形成することができ、回路基板へ実装した際の熱応力に対する耐久性を向上することができる。
以下、図面を参照して、本発明を実施するための最良の形態の説明を行う。
図１は、本発明の放熱板付き半導体装置の構成の一実施例を示した断面図である。図２は、回路基板へ実装された放熱板付き半導体装置の構成の一実施例を示した断面図である。
本実施例の放熱板付き半導体装置１０は、図１に示したように、金属箔をエッチングして形成された第１放熱板１１、及び複数の端子１２ａ〜１２ｄと、第１放熱板１１の一方の平面部にはんだ付けされた半導体素子１３と、第１放熱板１１の一方の平面部、複数の端子１２ａ〜１２ｄの一方の端部、及び半導体素子１３を封止する封止樹脂１４と、半導体素子１３に形成された電極（図示せず）と各端子１２ａ〜１２ｄの一方の端部とを接続するボンディングワイヤ１５ａ〜１５ｄと、各端子１２ａ〜１２ｄの他方の端部に形成されたはんだバンプ１６ａ〜１６ｄと、第１放熱板１１の他方の平面部にはんだ付けされた第２放熱板２１と、を備える。つまり、放熱板付き半導体装置１０は、ＢＧＡ（Ｂａｌｌ Ｇｒｉｄ Ａｒｒａｙ）と同様に、パッケージの底面に、端子１２ａ〜１２ｄを有する。また、放熱板付き半導体装置１０は、パッケージの底面から一部露出する第１放熱板１１、及び全部露出する第２放熱板２１を有する。
尚、本明細書の説明において、上下方向とは、金属箔のエッチング方向、つまり端子１２ａ〜１２ｄの軸方向である。
第１放熱板１１は、平板状の形状であって、一方の（封止樹脂１４側の）平面部が封止樹脂１４により封止され、他方の（露出側の）平面部が封止樹脂１４の外方へ露出している。第１放熱板１１の周囲には、円柱状の複数の端子１２ａ〜１２ｄが配置されている。複数の端子１２ａ〜１２ｄと第１放熱板１１とは、１つの金属箔をエッチングして形成されるため、それぞれの上面及び下面が同一平面上に配置される。金属箔には、例えば、高熱伝導率、高電気伝導率のＣｕ又はＡｌが用いられる。
各端子１２ａ〜１２ｄは、一方の（封止樹脂１４側の）端部が封止樹脂１４により封止され、他方の（露出側の）端部が封止樹脂１４の外方へ露出している。各端子１２ａ〜１２ｄの露出側の端部は、回路基板３０へ接続されるためのはんだバンプ１６ａ〜１６ｄを１つずつ備える。また、各端子１２ａ〜１２ｄの封止樹脂１４側の端部は、Ａｕ線等のボンディングワイヤ１５ａ〜１５ｄを介して、後述の半導体素子１３に形成された電極（図示せず）へ接続されている。
半導体素子１３は、ＭＯＳＬＳＩ、ＩＧＢＴ、及びパワーＭＯＳＦＥＴ等の半導体素子である。半導体素子１３の上面及び下面には、それぞれ電極（図示せず）が形成されている。半導体素子１３の上面に形成された電極は、実装後において、図２に示したように、ボンディングワイヤ１５ａ〜１５ｄ、端子１２ａ〜１２ｄ、及びはんだバンプ１６ａ〜１６ｄを介して、回路基板３０の表面に形成された電極３１ａ〜３１ｄへ電気的に接続されている。また、半導体素子１３の下面に形成された電極は、実装後において、第１はんだ層１７ａ、第１放熱板１１、第２はんだ層１７ｂ、第２放熱板２１、及び第３はんだ層１７ｃを介して、回路基板の表面に形成された電極３２へ電気的に接続されている。半導体素子１３は、回路基板３０から供給された電気信号に基づき、所定の処理を行い、回路基板３０へ電気信号を供給する。
また、半導体素子１３は、封止樹脂１４により封止されている。封止樹脂１４は、例えば、カーボンを含有するエポキシ樹脂で形成され、光、空気中の水分等から半導体素子１３を保護している。
また、半導体素子１３は、第１放熱板１１の封止樹脂１４側の平面部の中央付近にはんだ付けされている。半導体素子１３は、上記従来の構成の放熱板付き半導体装置とは異なり、低熱伝導率の絶縁フィルムを介さず、高熱伝導率の第１はんだ層１７ａのみを介して、第１放熱板１１へはんだ付けされている。このため、半導体素子１３で発生した熱は、第１放熱板１１へ速やかに伝導され、外部へ放熱される。第１放熱板１１の露出側の平面部には、後述の第２放熱板２１がはんだ付けされている。
第２放熱板２１は、平板状の形状であって、第１放熱板１１と略同一の面形状を有する。この第２放熱板２１は、ＣｕやＡｌ等の高熱伝導率の金属箔をエッチング等により切削して形成される。第２放熱板２１は、一方の平面部に、第１放熱板１１へはんだ付けされるための第２はんだ層１７ｂを有し、他方の平面部に、回路基板３０へはんだ付けされるための第３はんだ層１７ｃを有する。第２放熱板２１を第１放熱板１１の露出側の平面部にはんだ付けすることにより、パッケージから外方へ露出する放熱板１１、２１を厚くすることができ、半導体装置の放熱性を向上することができる。さらに、第１放熱板１１の露出側の平面部に第２放熱板２１をはんだ付けすることにより、実装後において半導体装置１０と回路基板３０との間隙を大きくすることができ、はんだバンプ１６ａ〜１６ｄを大きく形成することができ、回路基板３０へ実装した際の熱応力に対する耐久性を向上することができる。
はんだバンプ１６ａ〜１６ｄは、Ｐｂを含むＳｎ−Ｐｂ合金であっても、Ｐｂを含まないＳｎ―Ａｇ−Ｃｕ合金、Ｓｎ―Ｚｎ合金、Ｓｎ−Ｂｉ合金等のＰｂフリー合金であってもよい。はんだバンプ１６ａ〜１６ｄは、実装後において回路基板３０と接触するよう、所定の大きさに構成されている。つまり、はんだバンプ１６ａ〜１６ｄは、図１に示したように、第３はんだ層１７ｃと同一面上に配置される。
第１はんだ層１７ａ、第２はんだ層１７ｂ、及び第３はんだ層１７ｃは、はんだバンプ１６ａ〜１６ｄと同様に、Ｐｂを含むＳｎ−Ｐｂ合金であっても、Ｐｂを含まないＳｎ―Ａｇ−Ｃｕ合金、Ｓｎ―Ｚｎ合金、Ｓｎ−Ｂｉ合金等のＰｂフリー合金であってもよい。
尚、第１はんだ層１７ａ、及び第２はんだ層１７ｂは、はんだバンプ１６ａ〜１６ｄ、及び第３はんだ層１７ｃと比較して、高融点のはんだ合金で形成されてよい。これにより、半導体素子１３と第１放熱板１１との連結、及び第１放熱板１１と第２放熱板２１との連結を解除することなく、放熱板付き半導体装置１０を回路基板３０の所定位置へはんだ接続することができる。例えば、はんだバンプ１６ａ〜１６ｄ、及び第３はんだ層１７ｃをＳｎ−５０Ｐｂ合金（固相線１８３℃、液相線２１５℃）で形成する場合、第１はんだ層１７ａ、及び第２はんだ層１７ｂをＰｂ−５Ｓｎ合金（固相線３００℃、液相線３１４℃）で形成してよい。また、第１はんだ層１７ａ、及び第２はんだ層１７ｂを高融点化するため、はんだ溶融時に、放熱板１１、２１からＣｕ成分を拡散させ、高融点のＳｎ−Ｃｕ金属間化合物（例えば、Ｃｕ６Ｓｎ５、Ｃｕ３Ｓｎ）を析出させてもよい。
以上説明したように、本実施例の放熱板付き半導体装置１０では、第１放熱板１１の封止樹脂１４側の平面部に半導体素子１３を直接はんだ付けすることにより、半導体素子１３で発生した熱を速やかに外部へ伝導することができ、半導体装置の放熱性を向上することができる。また、第１放熱板１１の露出側の平面部に第２放熱板２１をはんだ付けすることにより、パッケージから外方へ露出する放熱板１１、２１を厚くすることができ、半導体装置の放熱性を向上することができる。さらに、第１放熱板１１の露出側の平面部に第２放熱板２１をはんだ付けすることにより、実装後において半導体装置１０と回路基板３０との間隙を大きくすることができ、はんだバンプ１６ａ〜１６ｄを大きく形成することができ、回路基板３０へ実装した際の熱応力に対する耐久性を向上することができる。
図３は、放熱板付き半導体装置の構成の別の実施例を示した概略図であり、（ａ）は全体の構成を示した断面図、（ｂ）は第２放熱板２１の構成を示した斜視図である。以下、図３の放熱板付き半導体装置の構成について説明するが、図１と同一の構成については、同一の符号を付して説明を省略する。
第２放熱板２１は、図３（ｂ）に示したように、図１とは異なり、第１放熱板１１へはんだ付けされる平面部２１ａ、及び平面部２１ａとは反対側の平面部２１ｂに、それぞれ、断面視凹形状の溝部２２を備える。
溝部２２は、例えば、平面視十字状の形状であって、第２放熱板２１の中央付近で直交し、第２放熱板２１の端縁まで延設されている。この溝部２２は、例えば、溝部２２と同一形状の貫通孔を有するマスクを用いて、第２放熱板２１をハーフエッチングして形成される。
はんだ層１７ｂ、１７ｃは、図３（ａ）に示したように、溝部２２にも充填され、断面視Ｔ字状の層構造を有する。このため、箔状の層構造の場合と比較して、溶融はんだ層１７ｂ、１７ｃが対流し易く、はんだ層１７ｂ、１７ｃ内の気泡が外方へ搬送、消泡され易い。これにより、緻密なはんだ層１７ｂ、１７ｃを形成することができ、回路基板３０へ実装した際の熱応力に対する耐久性を向上することができる。
図４、図５は、本発明の放熱板付き半導体装置の製造工程の一実施例を示した断面図である。
本実施例の放熱板付き半導体装置の製造工程は、図４、図５に示したように、金属箔をハーフエッチングして第１放熱板１１の一方の平面部、及び複数の端子１２ａ〜１２ｄの一方の端部を形成する第１工程と、第１放熱板１１の一方の平面部に、第１はんだ層１７ａを介して、半導体素子１３をはんだ付けする第２工程と、半導体素子１３に形成された電極（図示せず）と端子１２ａ〜１２ｄの一方の端部とをワイヤボンディングする第３工程と、第１放熱板１１の一方の平面部、複数の端子１２ａ〜１２ｄの一方の端部、及び半導体素子１３を封止樹脂１４により封止する第４工程と、封止樹脂１４から外方へ露出した金属箔をエッチングして、第１放熱板１１の他方の平面部（以下、露出側平面部）、及び複数の前記端子１２ａ〜１２ｄの他方の端部（以下、露出側端部）を形成する第５工程と、端子１２ａ〜１２ｄの露出側端部に、はんだバンプ１６ａ〜１６ｄを形成する第６工程と、第２放熱板２１のはんだ付け面２１ａ、２１ｂにはんだ層１７ｂ、１７ｃを形成する第７工程と、第１放熱板１１の露出側平面部に、第２放熱板２１をはんだ付けする第８工程と、を含む。
第１工程では、図４（ａ）に示したように、Ｃｕ箔等の金属箔をハーフエッチングして第１放熱板１１の一方の平面部、及び端子１２ａ〜１２ｄの一方の端部を形成する。具体的には、まず、Ｃｕ箔の両面にフォトレジストを塗布し、ベーク、露光、現像を行い、所定形状のマスクを形成する。続いて、Ｃｕ箔の両面をＡｕめっき処理して、フォトレジストが略反転した形状のＡｕめっき層１８を形成する。続いて、有機溶剤を用いて、Ｃｕ箔の一方の面に残ったフォトレジストを除去する。続いて、フォトレジスト及びＡｕめっき層１８で保護されていない部位のＣｕ箔をハーフエッチングし、第１放熱板１１の一方の平面部、及び端子１２ａ〜１２ｄの一方の端部を形成する。最後に、Ｃｕ箔の他方の面に残ったフォトレジストを除去する。第１工程後、第１放熱板１１、及び端子１２ａ〜１２ｄは、金属箔で連結されたままである。このため、第２工程以降において、第１放熱板１１、及び端子１２ａ〜１２ｄを容易にハンドリングすることができる。
第２工程では、図４（ｂ）に示したように、第１放熱板１１の一方の平面部に、半導体素子１３をはんだ付けする。具体的には、まず、第１放熱板１１の一方の平面部に、箔状又はペースト状のはんだを介して、半導体素子１３を載置する。続いて、これを雰囲気炉へ搬送して加熱し、はんだを溶融、固化させて、第１放熱板１１の一方の平面部に半導体素子１３をはんだ付けする。尚、はんだ表面の酸化膜を化学的に除去するため、フラックスを用いてもよい。
第３工程では、図４（ｃ）に示したように、半導体素子１３に形成された電極（図示せず）と端子１２ａ〜１２ｄとをＡｕ線等でワイヤボンディングする。具体的には、まず、Ａｕ線の先端を火花放電により溶融し、半導体素子１３の電極へ圧着、固定する。続いて、Ａｕ線の腹部を端子１２ａへ圧着、固定しつつ、引っ張って切断する。これを繰り返して、電極と各端子１２ａ〜１２ｄとの間を連結する。
第４工程では、図４（ｄ）に示したように、第１放熱板１１の一方の平面部、複数の端子１２ａ〜１２ｄの一方の端部、及び半導体素子１３を樹脂封止する。具体的には、まず、所定形状の中空部を有する金型内に、半導体素子１３を搭載した金属箔を設置する。続いて、金型の中空部へ封止樹脂１４を注入し、熱硬化させる。最後に、金型を取り外し、封止樹脂１４により封止された半導体装置を取り出す。
第５工程では、図５（ｅ）に示したように、封止樹脂１４から外方へ露出した金属箔をエッチングして、第１放熱板１１の露出側平面部、及び複数の端子１２ａ〜１２ｄの露出側端部を形成する。具体的には、Ａｕめっき層１８で保護されていない部位のＣｕ箔をエッチングし、第１放熱板１１の露出側平面部、及び端子１２ａ〜１２ｄの下部を形成する。また、このエッチングにより、各パッケージ間を切断してよい。
第６工程では、図５（ｆ）に示したように、端子１２ａ〜１２ｄの露出側端部に、はんだバンプ１６ａ〜１６ｄを形成する。具体的には、まず、はんだボール１６ａ〜１６ｄをそれぞれ吸着プレートの吸着孔に真空吸着してピックアップする。続いて、吸着プレートを半導体装置の上方へ移動してはんだボール１６ａ〜１６ｄと端子１２ａ〜１２ｄとを位置合わせし、はんだボール１６ａ〜１６ｄを端子１２ａ〜１２ｄ上に載置する。続いて、はんだボール１６ａ〜１６ｄの真空吸着を解除し、吸着プレートを半導体装置から離脱させる。最後に、はんだボール１６ａ〜１６ｄが載置された回路基板を、雰囲気炉へ搬送して加熱し、はんだボール１６ａ〜１６ｄを溶融、固化させて、はんだバンプ１６ａ〜１６ｄを形成する。
第７工程では、図５（ｇ）に示したように、第２放熱板２１のはんだ付け面２１ａ、２１ｂにはんだ層１７ｂ、１７ｃを形成する。具体的には、まず、第２放熱板２１の一方の（第１放熱板１１側の）はんだ付け面２１ａに、はんだペーストを載置させ、真空脱泡した後、乾燥機で乾燥、固着させる。続いて、第２放熱板２１の他方の（回路基板３０側の）はんだ付け面２１ｂにも、はんだペーストを載置させ、真空脱泡した後、乾燥機で乾燥・固着させる。続いて、はんだペーストが塗布された第２放熱板２１を、真空加熱炉へ搬送して加熱し、はんだペーストを溶融、脱泡、固化させ、第２はんだ層１７ｂ、及び第３はんだ層１７ｃを形成する。このように、はんだペーストを真空中で溶融、脱泡させることにより、緻密なはんだ層１７ｂ、１７ｃを形成することができる。
尚、溶融はんだの脱泡を容易にするため、第２放熱板２１の下面２１ａに固着させたはんだペーストを、炉床から浮かせた状態で、溶融、脱泡させてよい。これにより、溶融はんだの真空雰囲気に対する接触面を増やすことができ、効率よく脱泡させることができる。この際、第２放熱板２１の下面２１ａの溶融はんだは、表面張力により、重力に逆らって、第２放熱板２１に付着する。
尚、はんだ付け性を改善するため、あらかじめ、第２放熱板２１のはんだ付け面２１ａ、２１ｂをＮｉめっき処理してよい。また、はんだ付け性を改善するため、フラックスを用いてもよい。
尚、はんだペーストの合金組成を、はんだ付け面２１ａとはんだ付け面２１ｂとで変更してよい。
第８工程では、図５（ｈ）に示したように、第１放熱板１１の露出側平面部に、第２放熱板２１をはんだ付けする。具体的には、第１放熱板１１の露出側平面部に、第２はんだ層１７ｂを介して、第２放熱板２１を載置し、雰囲気路へ搬送して加熱し、はんだを溶融、固化させて、はんだ付けする。
このようにして、放熱板付き半導体装置１０を製造することができる。尚、第６〜第８工程において、工程の順序を変更してもよいし、複数の工程を同時に行っても良く、工程の順序に制限はない。例えば、第７工程、第８工程、第６工程の順序であってもよい。また、第６工程後に、第７工程と第８工程とを同時に行ってもよい。また、第７工程後に、第６工程と第８工程とを同時に行ってもよい。
この放熱板付き半導体装置１０は、図２に示したように、回路基板３０へ実装される。具体的には、放熱板付き半導体装置１０が載置された回路基板を、雰囲気路へ搬送、加熱し、はんだバンプ１６ａ〜１６ｄ、及び第３はんだ層１７ｃを溶融、固化させて、回路基板３０へ実装させる。
以上、本発明の好ましい実施例について詳説したが、本発明は、上述した実施例に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施例に種々の変形及び置換を加えることができる。
例えば、本実施例の第２放熱板２１は、回路基板３０側のはんだ付け面２１ｂに第３はんだ層１７ｃを備えるとしたが、第２放熱板２１と回路基板３０とを電気的に接続する必要が無い場合、第３はんだ層１７ｃを備えなくてもよい。
また、本実施例の第１はんだ層１７ａ、及び第２はんだ層１７ｂは、はんだバンプ１６ａ〜１６ｄ、及び第３はんだ層１７ｃと比較して、高融点のはんだ合金で形成されてよいとしたが、第１はんだ層１７ａ、及び第２はんだ層１７ｂのいずれか一方のみを高融点化してもよい。
本発明の放熱板付き半導体装置の構成の一実施例を示した断面図である。 回路基板へ実装された放熱板付き半導体装置の構成の一実施例を示した断面図である。 放熱板付き半導体装置の構成の別の実施例を示した概略図である。 本発明の放熱板付き半導体装置の製造工程の一実施例を示した断面図である。 本発明の放熱板付き半導体装置の製造工程の一実施例を示した断面図である。 従来の放熱板付き半導体装置の構成の一例を示した断面図である。
符号の説明
１１ 第１放熱板
１２ａ、１２ｂ、１２ｃ、１２ｄ 端子
１３ 半導体素子
１４ 封止樹脂
１５ａ、１５ｂ、１５ｃ、１５ｄ ボンディングワイヤ
１６ａ、１６ｂ、１６ｃ、１６ｄ はんだバンプ
１７ａ 第１はんだ層
１７ｂ 第２はんだ層
１７ｃ 第３はんだ層
２１ 第２放熱板
２２ 溝部

Claims (3)

  1. 金属箔をエッチングして形成される第１放熱板、及び複数の端子と、前記第１放熱板の一方の平面部にはんだ付けされた半導体素子と、前記第１放熱板の一方の平面部、複数の前記端子の一方の端部、及び前記半導体素子を封止する封止樹脂と、を備える放熱板付き半導体装置であって、
    前記端子の他方の端部に形成されたはんだバンプと、
    前記第１放熱板の他方の平面部にはんだ付けされた第２放熱板と、
    を備える放熱板付き半導体装置。
  2. 前記第２放熱板は、前記第１放熱板へはんだ付けされる平面部、及び該平面部とは反対側の平面部に、溝部を備える放熱板付き半導体装置。
  3. 半導体素子で発生した熱を外部に放熱するための放熱板を備える放熱板付き半導体装置の製造方法において、
    金属箔をハーフエッチングして第１放熱板の一方の平面部、及び複数の端子の一方の端部を形成する工程と、
    前記第１放熱板の一方の平面部に、前記半導体素子をはんだ付けする工程と、
    前記第１放熱板の一方の平面部、複数の前記端子の一方の端部、及び前記半導体素子を封止樹脂により封止する工程と、
    前記封止樹脂から外方へ露出した前記金属箔をエッチングして、前記第１放熱板の他方の平面部、及び複数の前記端子の他方の端部を形成する工程と、
    前記端子の他方の端部に、はんだバンプを形成する工程と、
    前記第１放熱板の他方の平面部に、第２放熱板をはんだ付けする工程と、
    を含む放熱板付き半導体装置の製造方法。
JP2007277830A 2007-10-25 2007-10-25 放熱板付き半導体装置、及びその製造方法 Pending JP2009105327A (ja)

Priority Applications (1)

Application Number Priority Date Filing Date Title
JP2007277830A JP2009105327A (ja) 2007-10-25 2007-10-25 放熱板付き半導体装置、及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2007277830A JP2009105327A (ja) 2007-10-25 2007-10-25 放熱板付き半導体装置、及びその製造方法

Publications (1)

Publication Number Publication Date
JP2009105327A true JP2009105327A (ja) 2009-05-14

Family

ID=40706705

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2007277830A Pending JP2009105327A (ja) 2007-10-25 2007-10-25 放熱板付き半導体装置、及びその製造方法

Country Status (1)

Country Link
JP (1) JP2009105327A (ja)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2014020787A1 (ja) * 2012-08-03 2016-07-21 パナソニック株式会社 電子部品モジュールとその実装体
JP2017174849A (ja) * 2016-03-18 2017-09-28 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09312358A (ja) * 1996-05-21 1997-12-02 Sony Corp Ｉｃパッケージ
JP2002134555A (ja) * 2000-10-26 2002-05-10 Sanyo Electric Co Ltd 半導体モジュールおよびその製造方法
JP2002158315A (ja) * 2000-09-06 2002-05-31 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2003303919A (ja) * 2002-04-10 2003-10-24 Hitachi Ltd 半導体装置及びその製造方法
JP2005101259A (ja) * 2003-09-25 2005-04-14 Toyota Motor Corp パワーモジュールの組み付け構造及び組み付け方法

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH09312358A (ja) * 1996-05-21 1997-12-02 Sony Corp Ｉｃパッケージ
JP2002158315A (ja) * 2000-09-06 2002-05-31 Sanyo Electric Co Ltd 半導体装置およびその製造方法
JP2002134555A (ja) * 2000-10-26 2002-05-10 Sanyo Electric Co Ltd 半導体モジュールおよびその製造方法
JP2003303919A (ja) * 2002-04-10 2003-10-24 Hitachi Ltd 半導体装置及びその製造方法
JP2005101259A (ja) * 2003-09-25 2005-04-14 Toyota Motor Corp パワーモジュールの組み付け構造及び組み付け方法

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPWO2014020787A1 (ja) * 2012-08-03 2016-07-21 パナソニック株式会社 電子部品モジュールとその実装体
US9545026B2 (en) 2012-08-03 2017-01-10 Panasonic Corporation Electronic component module and an assembly including the same
JP2017174849A (ja) * 2016-03-18 2017-09-28 新光電気工業株式会社 半導体装置及び半導体装置の製造方法

Similar Documents

Publication Publication Date Title
JP2751912B2 (ja) 半導体装置およびその製造方法
JP4634230B2 (ja) 回路基板、電子部品及び電気接続箱
JP2009302564A (ja) 直付リード線を備えるｉｃチップパッケージ
JP2005191240A (ja) 半導体装置及びその製造方法
KR100629826B1 (ko) 접합재 및 이를 이용한 회로 장치
JP2007287712A (ja) 半導体装置、半導体装置の実装構造、及びそれらの製造方法
JP6206494B2 (ja) 半導体装置
JP5540857B2 (ja) リード部品及びそれを用いた半導体パッケージ並びにリード部品の製造方法
JP6835238B2 (ja) 半導体装置およびその製造方法
JP2007335538A (ja) 半導体装置の製法
JP2007281274A (ja) 半導体装置
JP2011159701A (ja) 半導体装置およびその製造方法
JP2007059485A (ja) 半導体装置、基板及び半導体装置の製造方法
JP2010097963A (ja) 回路基板及びその製造方法、電子部品モジュール
JP2006303173A (ja) 回路基板デバイスおよびその製造方法
JP2005340268A (ja) トランジスタパッケージ
JP2015188004A (ja) パッケージ、半導体装置及び半導体モジュール
JP2006339595A (ja) 半導体装置
US7646089B2 (en) Semiconductor package, method for manufacturing a semiconductor package, an electronic device, method for manufacturing an electronic device
JP2006351950A (ja) 半導体装置及び半導体装置の製造方法
JP2005129886A (ja) 半導体装置およびその製造方法
JP2009105327A (ja) 放熱板付き半導体装置、及びその製造方法
JP2009147123A (ja) 半導体装置及びその製造方法
JP4305424B2 (ja) 半導体装置及びその製造方法
JP2008192859A (ja) 半導体装置およびその製造方法

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20100223

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20110830

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20110906

A02 Decision of refusal

Free format text: JAPANESE INTERMEDIATE CODE: A02

Effective date: 20120117