JP2009302564A - 直付リード線を備えるｉｃチップパッケージ - Google Patents

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Abstract

【課題】オン抵抗を低減すると共に、放熱特性に優れた半導体デバイス構造を提供する。
【解決手段】半導体デバイスは上側或いは下側表面上にコンタクト領域を有する半導体チップを備える。第１及び第２のリードアセンブリはそれぞれ、導電性材料の半硬質シートから形成され、半導体チップのコンタクト領域のそれぞれ別々の１つに取着されるリードアセンブリコンタクトを備える。また第１及び第２のリードアセンブリはそれぞれ、リードアセンブリコンタクトに接続され、そこから延在する少なくとも１本のリード線を備える。封入体が半導体チップ、第１のリードアセンブリのリードアセンブリコンタクト及び第２のリードアセンブリのリードアセンブリコンタクトを封入する。リードアセンブリをチップに直結することによりパッケージが関与する電気的及び熱的抵抗は低くなる。
【選択図】図１

Description

本発明は半導体デバイスに関連し、詳細には直付リード線を備える集積回路（ＩＣ）チップパッケージに関連する。
電力半導体、特にパワーＭＯＳＦＥＴの分野では製品の性能は、高電流時に理想的なスイッチとして動作する能力により確定される。それゆえその性能は、オフ状態時にほぼ無限抵抗を与え、オン状態時にほぼゼロ抵抗を与える能力に依存する。
パワーＭＯＳＦＥＴ技術における最近の進歩により、パワーＭＯＳＦＥＴデバイスの半導体構成要素のオン状態抵抗は著しく低減されているが、コンタクト金属配線抵抗及びパッケージ抵抗がデバイスのオン状態抵抗のかなりの部分を占めている。従ってオン状態抵抗をさらに著しく低減するために、金属配線抵抗及びパッケージ抵抗が低減されなければならない。
さらにパワーＭＯＳＦＥＴデバイスの抵抗は熱を発生するが、高性能を維持するためには熱は除去されなければならない。パワーＭＯＳＦＥＴデバイスの冷却は現在のデバイス構造により根本的に制限される。縦型パワーＭＯＳＦＥＴデバイスの場合においても、パワーＭＯＳＦＥＴデバイスにおいて発生する熱の大部分は半導体ダイの上側１０ミクロンにおいて発生する。セラミックパッケージのような熱伝導性パッケージは高価であるため、典型的にはプラスチックのような断熱性パッケージ材料が用いられる。こうして冷却表面に到達するためには、ダイの上側表面付近で発生した熱は、熱の総量の一部しか伝導することができないボンディングワイヤ及びリード線或いはその半導体の何れかを介してダイの背面側まで伝達されなければならない。シリコンの熱伝導性は著しく変化させることはできないため、熱の除去を著しく改善ためには、ダイの上側から良好に熱を移動させるデバイス構造にする必要がある。
米国特許第５，６６５，９９６号
オン抵抗を低減すると共に、放熱特性に優れた半導体デバイス構造を提供する。
従って従来技術の不都合な点及び欠点を処理する半導体デバイスが必要とされる。特にパッケージからの電気的及び熱的抵抗を低減した半導体デバイスが必要とされる。
従って改善された半導体デバイスが開示される。ある実施例では、半導体デバイスは上側或いは下側表面の何れかに複数のコンタクト領域を有する半導体チップを備える。第１のリードアセンブリは、導電性材料からなる半硬質のシートから形成され、半導体チップのコンタクト領域の１つに取着されるリードアセンブリコンタクトを備える。第１のリードアセンブリは、リードアセンブリコンタクトに接続され、そこから延在する少なくとも１本のリード線を備える。第２のリードアセンブリも導電性材料の半硬質のシートから形成されており、半導体チップのコンタクト領域の別の１つに取着されるリードアセンブリコンタクトを備える。第２のリードアセンブリは、リードアセンブリコンタクトに接続され、そこから延在する少なくとも１本のリード線を備える。封入体が半導体チップ、第１のリードアセンブリのリードアセンブリコンタクト及び第２のリードアセンブリのリードコンタクトを封入する。
本発明の技術的な利点は、半導体デバイスにおいてパッケージが関与する電気的及び熱的抵抗が低いという点である。本発明の別の技術的な利点は、チップよりも小さなチップコンタクト領域を有するリードフレームが用いられ、それによりパッケージサイズが小さくなり、プリント回路基板上で利用可能な制限された表面積をより有効に利用できるという点である。さらに別の技術的な利点は、半導体デバイスがリード線付パッケージ或いはリードレスチップキャリアパッケージの何れとして形成されてもよいという点である。
本発明によれば、パッケージ関与するオン抵抗を低減し、チップ上側からプリント基板に対して良好に放熱し、さらにパッケージサイズを小型化できる半導体デバイスを実現することができる。
Ａ及びＢからなり、Ａは本発明の１つの実施例に従って構成された第１のパワーＭＯＳＦＥＴパッケージの平面図であり、Ｂは第１のパワーＭＯＳＦＥＴパッケージの断面図である。 Ａ乃至Ｄからなり、それぞれ種々の製造段階における第１のパワーＭＯＳＦＥＴパッケージの断面図である。 Ａ及びＢからなり、Ａは本発明の１つの実施例に従って構成された第２のパワーＭＯＳＦＥＴパッケージの平面図であり、Ｂは第２のパワーＭＯＳＦＥＴパッケージの断面図である。 Ａ及びＢからなり、Ａは本発明の１つの実施例に従って構成された第３のパワーＭＯＳＦＥＴパッケージの平面図であり、Ｂは第３のパワーＭＯＳＦＥＴパッケージの断面図である。 Ａ乃至Ｄからなり、それぞれ種々の製造段階における第３のパワーＭＯＳＦＥＴパッケージの断面図である。 Ａ及びＢからなり、Ａは本発明の１つの実施例に従って構成された第４のパワーＭＯＳＦＥＴパッケージの平面図であり、Ｂは第４のパワーＭＯＳＦＥＴパッケージの断面図である。 Ａ乃至Ｃからなり、それぞれ種々の製造段階における第４のパワーＭＯＳＦＥＴパッケージの断面図である。 Ａ及びＢからなり、Ａは本発明の１つの実施例に従って構成された第５のパワーＭＯＳＦＥＴパッケージの平面図であり、Ｂは第５のパワーＭＯＳＦＥＴパッケージの断面図である。
本発明の特徴及び利点をより完全に理解するために、ここで添付の図面と共に取り上げられる以下の説明を参照されたい。
本発明の好適な実施例及びその利点は、図１Ａ〜図８Ｂの図面を参照することにより明確に理解されよう。同様の参照番号が、種々の図面における同様の及び対応する部品を示すために用いられる。
図１Ａ及び図１Ｂでは、本発明に従って構成されたパワーＭＯＳＦＥＴパッケージ１０がそれぞれ平面図及び断面図にて示される。パワーＭＯＳＦＥＴパッケージ１０では、パワーＭＯＳＦＥＴチップ或いはダイ１２が共通のコンタクト領域により駆動される縦型ＭＯＳＦＥＴ（明示されず）のアレイを備える。パワーＭＯＳＦＥＴチップ１２は、例えば１９９７年９月９日にＲｉｃｈａｒｄ Ｋ．Ｗｉｌｌｉａｍｓ及びＭｏｈａｍｍａｄ Ｋａｓｅｍに付与された「Ｖｅｒｔｉｃａｌ Ｐｏｗｅｒ ＭＯＳＦＥＴ Ｈａｖｉｎｇ Ｔｈｉｃｋ Ｍｅｔａｌ Ｌａｙｅｒ ｔｏ Ｒｅｄｕｃｅ Ｄｉｓｔｒｉｂｕｔｅｄ Ｒｅｓｉｓｔａｎｃｅ」というタイトルの米国特許第５，６６５，９９６号に従って製造することができ、該特許は参照して本明細書の一部としている。別法ではチップ１２は任意の半導体集積回路チップであってもよい。
チップ１２の上側のソースコンタクト領域１４及びゲートコンタクト領域１６はそれぞれアルミニウム、ニッケル或いは銅のような導電性金属から形成される金属配線層で覆われる。同様にチップ下側のドレインコンタクト領域（図示せず）も金属配線層で覆われる。ソースリードアセンブリ１８はチップ１２のソースコンタクト領域１４と接触するコンタクト領域１８ａを備える。ソースリードアセンブリ１８のコンタクト領域１８ａは、電気的導電性接着層１９によりチップ１７ソースコンタクト領域１４と接触状態に保持される。３本のソースリード線１８ｂはコンタクト領域１８ａから延在し、プリント回路基板との電気的コンタクトを与える。
リードアセンブリ１８は、例えば２５０ミクロン（約０．０１インチ）の厚さを有する銅合金のような金属のシートから形成される。リードアセンブリ１８は、ここで記載される他のリードアセンブリも同様であるが、約１２７〜１２７０ミクロン（５〜５０ミル）の厚さを有することが好ましい。アルミニウムのような他の電気的導電性金属がソースリードアセンブリ１８に用いられてもよい。
ソースリードアセンブリ１８上のコンタクト領域１８ａは、ソースコンタクト領域１４の大部分との電気的コンタクトを保持する。コンタクト領域１８ａがソースコンタクト領域１４を形成する金属配線層より厚いため、コンタクト領域１８ａはソースコンタクト領域１４より分布抵抗が小さい。それゆえコンタクト領域１８ａはソースコンタクト領域１４の表面間で生じる電圧降下を排除するか或いは低減することができるが、そうでなければ従来のボンディングワイヤコンタクトのような小さな領域のコンタクトを用いて、ソースコンタクト領域１４の一部と電気的に接触する場合には、電圧降下が生じてしまうであろう。またソースリード線１８ｂは、従来のボンディングワイヤより低い電気的抵抗をもたらし、それによりパワーＭＯＳＦＥＴパッケージ１０のパッケージ抵抗を著しく低減する。
ソースリードアセンブリ１８と同様に、ゲートリードアセンブリ２０はチップ１２のゲートコンタクト領域１６と接触するコンタクト領域２０ａを備える。ゲートリードアセンブリ２０のコンタクト領域２０ａは、電気的導電性接着層１９によりチップ１２のゲートコンタクト領域１６と接触状態に保持される。ゲートリードアセンブリ２０をゲートコンタクト領域１６に固定する接着層１９部分は、当然ソースリードアセンブリ１８をチップ１２のソースコンタクト領域１４に固定する接着層１９部分から分離される（非接触状態になる）。１本のゲートリード線２０ｂがコンタクト領域２０ａから延在し、プリント回路基板との電気的コンタクトを与える。
同様にドレインリードアセンブリ２２は、チップ１２の下側のドレインコンタクト領域と接触するコンタクト領域２２ａ及びコンタクト領域２２ａから延在する４本のドレインリード線２２ｂを備え、プリント回路基板との電気的コンタクトを与える。ドレインリードアセンブリ２２のコンタクト領域２２ａは、電気的導電性接着層２３によりチップ１２のドレインコンタクト領域と接触状態に保持される。
プラスチック製封入体２４はチップ１２、リードアセンブリ１８、２０及び２２のコンタクト領域１８ａ、２０ａ及び２２ａ並びにリード線１８ｂ、２０ｂ及び２２ｂの部分を封入する。封入体２４は、チップ１２を外部から電気的及び熱的に絶縁し、同時にパワーＭＯＳＦＥＴパッケージ１０に構造的な支持及び剛性を与える。封入体２４は、エポキシノボラック系成形材料のような任意の既知の封入体であってもよい。
パワーＭＯＳＦＥＴパッケージ１０の製造工程を示すために、図２Ａ〜図２Ｄに、種々の製造段階におけるパワーＭＯＳＦＥＴパッケージ１０の断面図を示す。最初にパワーＭＯＳＦＥＴチップ１２がパターン形成され、半導体ウエハから切取られる。第１のリードフレームストリップ２６が、銅合金或いは他の金属からなる半硬質の２５０ミクロン厚シートから打抜かれる。リードフレームストリップ２６はソースリードアセンブリ１８及びゲートリードアセンブリ２０を含む。またリードフレームストリップ２６はソースリードアセンブリ１８及びゲートリードアセンブリ２０を共に保持し、さらにリードフレームストリップ２６を構造的に支持する接続部分（明示せず）を備える。またリードフレームストリップ２６の接続部分は、ソースリードアセンブリ１８及びゲートリードアセンブリ２０を、パワーＭＯＳＦＥＴパッケージ１０と同時に製造されるいくつかの他のパワーＭＯＳＦＥＴパッケージ（図示せず）用のソース及びゲートリードアセンブリに接続する。
図２Ａでは電気的導電性接着剤１９が、パワーＭＯＳＦＥＴチップ１２のソースコンタクト領域１４及びゲートコンタクト領域１６上に、別々に被着される。ここで記載される接着層１９及び他の接着層は、例えば銀充填エポキシ或いはポリイミドペーストであってもよい。別法では接着層１９は一連のハンダバンプ或いは他の電気的導電性接着材料からなる。その後リードフレームストリップ２６はチップ１２の上側表面上で押圧され、リードフレームストリップ２６のコンタクト領域１８ａ及び２０ａが、それぞれソース及びゲートコンタクト領域１４及び１６に配列される。
図２Ｂではチップ１２を反転し、第２の接着層２３がチップ１２の下側のドレインコンタクト領域上に被着される。第２の予備形成されたリードフレームストリップ３２は、ドレインリードアセンブリ２２及びいくつかの他のパワーＭＯＳＦＥＴパッケージのドレインリードアセンブリとトレインリードアセンブリ２２を接続することができる接続部分（図示せず）を備える。リードフレームストリップ３２のコンタクト領域２２ａはチップ１２のドレインコンタクト領域に対して押圧される。リードフレームストリップ３２は最初に、ドレインリード線２２ｂがリードフレームストリップ２６のソース及びゲートリード線１８ｂ及び２０ｂとほぼ同一面上をなすように成形される。その後チップ１２は図２Ｂに示される直立位置に再度反転される。その後接着層１９及び２３は、必要に応じて硬化炉内で硬化される。
上記ダイ取付過程に代わる方法として、チップ１２の下側のドレインコンタクト領域上ではなく、リードフレームストリップ３２のコンタクト領域２２ａ上に第２の接着層２３を被着する方法がある。その後チップ１２はリードフレームストリップ３２に対して押圧され、リードフレームストリップ３２のコンタクト領域２２ａがチップ１２上のドレインコンタクト領域に配列される。さらに接着層１９及び２３は上記のように硬化炉内で硬化されてもよい。この代替のダイ取付過程では、ダイの取付けに前にチップ１２を反転する必要がない。
接着層１９及び２３を硬化する前に、リードフレームストリップ２６及び３２の相対的な位置を保持するために、リードフレームストリップは溶接、圧締め或いははんだ付けのように機械的に固定する方法を用いて互いに取着されることが好ましい。この取着によりリードアセンブリ１８、２０、及び２２が、互いに接触してソースからドレイン或いはゲートからドレインへの短絡が発生するのを防ぐ。取着手段は、接着層１９及び２３が硬化した後、好ましくは以下に記載するトリミング及び形成過程前或いはその最中の任意の時点で除去されてもよい。
図２Ｃではチップ１２は型内に配置され、プラスチック製封入体２４がチップ１２及びリードフレームストリップ２６及び３２部分の周囲に射出成形される。図２Ｄではリードフレームストリップ２６はトリミングされ、リードフレームストリップの接続部分を除去し、それによりソースリード線１８ｂをゲートリード線２０ｂから分離し、ソース及びゲートリード線１８ｂ及び２０ｂをリードフレームストリップ２６により接続される他のパワーＭＯＳＦＥＴパッケージのソース及びゲートリード線から分離する。同様にリードフレームストリップ３２もトリミングされ、リードフレームストリップの接続部分を除去する。
またソース、ゲート及びドレインリード線１８ｂ、２０ｂ及び２２ｂは、プリント回路基板上に面実装するためにガルウイング形状に成形される。上記トリミング及び形成過程は、リードフレームストリップ２６及び３２により接続されるチップ数を収容することができる単一のプレスにより同時に行われることが好ましい。
製造後、パワーＭＯＳＦＥＴパッケージ１０はプリント回路基板上に実装され、ソース、ゲート及びドレインリード線１８ｂ、２０ｂ及び２２ｂが、プリント回路基板上の対応するコンタクト領域に配列される。標準的なはんだリフロープロセスを用いて、パワーＭＯＳＦＥＴパッケージ１０とプリント回路基板との間に剛性の構造的及び電気的コンタクトを与える。
上記のように、パワーＭＯＳＦＥＴパッケージ１０のソース、ゲート及びドレインリード線１８ｂ、２０ｂ及び２２ｂは、プリント回路基板とパワーＭＯＳＦＥＴチップ１２との間の電気的抵抗を低くする。またリード線１８ｂ及び２０ｂは従来のボンディングワイヤと異なり、プリント回路基板とパワーＭＯＳＦＥＴチップ１２の上側との間の熱的抵抗も低くする。それゆえリード線１８ｂ及び２０ｂはパワーＭＯＳＦＥＴチップ１２の上側に冷却能を与えるように冷却され、熱の大部分がパワーＭＯＳＦＥＴパッケージ１０において発生する。
図３Ａ及び図３Ｂでは、本発明に従って構成された第２のパワーＭＯＳＦＥＴパッケージ４０が、それぞれ平面図及び断面図にて示される。パワーＭＯＳＦＥＴパッケージ４０は、パワーＭＯＳＦＥＴパッケージ１０と同様に、共通のコンタクト領域により駆動されるパワーＭＯＳＦＥＴチップ４２を備える。チップ４２の上側のソースコンタクト領域４４及びゲートコンタクト領域４６は、アルミニウム、ニッケル或いは銅のような導電性金属から形成される金属配線層でそれぞれ覆われる。同様にチップ４２の下側のドレインコンタクト領域（図示せず）も金属配線層で覆われる。
ソースリードアセンブリ４８はチップ４２のソースコンタクト領域４４と接触するコンタクト領域４８ａを備える。ソースリードアセンブリ４８のコンタクト領域４８ａは、電気的導電性接着層４９によりチップ４２のソースコンタクト領域４４と接続状態に保持される。３本のソースリード線４８ｂはコンタクト領域４８ａから延在し、プリント回路基板との電気的コンタクトを与える。
ソースリードアセンブリ４８のコンタクト領域４８ａはソースコンタクト領域４４の大部分との電気的コンタクトを保持する。コンタクト領域４８ａ及びソースリード線４８ｂは、例えば２５０ミクロン（約０．０１インチ）の厚さを有する銅合金のような金属のシートから形成される。アルミニウムのような他の電気的導電性金属がソースリードアセンブリ４８に対して用いられてもよい。
コンタクト領域４８ａはソースコンタクト領域４４を形成する金属配線層より厚いため、コンタクト領域４８ａはソースコンタクト領域４４より小さな抵抗分布をもたらす。それゆえコンタクト領域４８ａは、ソースコンタクト領域４４の表面間の電圧降下を排除或いは低減することができるが、そうでなければ、従来のボンディングワイヤコンタクトのような小さな領域のコンタクトを用いて、ソースコンタクト領域４４の部分を電気的に接触する場合、電圧降下が生じてしまうであろう。またソースリード線４８ｂは従来のボンディングワイヤより低い電気的抵抗を与え、それによりパワーＭＯＳＦＥＴパッケージ４０のパッケージ抵抗を著しく低減する。
ソースリードアセンブリ４８と同様に、ゲートリードアセンブリ５０はチップ４２のゲートコンタクト領域４６と接触するコンタクト領域５０ａを備える。ゲートリードアセンブリ５０のコンタクト領域５０ａは、電気的導電性接着層（図示せず）によりチップ４２のゲートコンタクト領域４６と接続状態に保持される。１本のゲートリード線５０ｂがコンタクト領域５０ａから延在し、プリント回路基板との電気的コンタクトを与える。同様に、ドレインリードアセンブリ５２はチップ４２の下側のドレインコンタクト領域と接触するコンタクト領域５２ａ及びコンタクト領域５２ａから延在する４本のドレインリード線５２ｂを備え、プリント回路基板との電気的コンタクトを与える。ドレインリードアセンブリ５２のコンタクト領域５２ａは、電気的導電性接着層５３によりチップ４２のドレインコンタクト領域と接触状態に保持される。
プラスチック製封入体５４は、チップ４２、リードアセンブリ４８、５０及び５２のコンタクト領域４８ａ、５０ａ及び５２ａ、並びにリードアセンブリ４８、５０及び５２のリード線部分４８ｂ、５０ｂ及び５２ｂを封入する。封入体５４はチップ４２を外部から電気的及び熱的に絶縁し、同時にパワーＭＯＳＦＥＴパッケージ４０に構造的な支持及び剛性を与える。封入体５４はエポキシノボラック系成形材料のような任意の既知のプラスチック製封入体であってよい。封入体５４は、リード線４８ｂ、５０ｂ及び５２ｂの大部分を封入し、リードレスチップキャリアタイプのパッケージを形成する。
パワーＭＯＳＦＥＴパッケージ１０と異なり、パワーＭＯＳＦＥＴパッケージ４０は、リード線４８ｂ、５０ｂ及び５２ｂをほぼ完全に封入する封入体５４を備える。それゆえパワーＭＯＳＦＥＴパッケージ４０は、リード線４８ｂ、５０ｂ及び５２ｂの面実装コンタクト領域と同一平面をなす下側封入体表面５４ａを有する。
パワーＭＯＳＦＥＴパッケージ４０の製造はパワーＭＯＳＦＥＴパッケージ１０の製造と同様であり、それゆえ詳述はしないであろう。２つの製造工程間で１つ異なる点は、パワーＭＯＳＦＥＴパッケージ４０のリードアセンブリ４８、５０及び５２がチップ４２に取着される前に、ガルウイング状に予備形成されるという点である。こうしてパワーＭＯＳＦＥＴパッケージ１０の場合に上記したトリミング及び形成過程は、リード線４８ｂ、５０ｂ及び５２ｂを成形せず、余剰の材料及び接続部分をパワーＭＯＳＦＥＴパッケージ４０のそれぞれのリードフレームストリップから除去することのみが必要とされる。さらにパワーＭＯＳＦＥＴパッケージ４０の場合の封入過程は、下側封入体表面がリード線４８ｂ、５０ｂ及び５２ｂの面実装コンタクト領域と同一平面上に形成され、同時に後にプリント回路基板に取着するために面実装コンタクト領域を露出するように行われなければならない。
図４Ａ及び図４Ｂでは、本発明に従って構成された第３のパワーＭＯＳＦＥＴパッケージ６０が、それぞれ平面図及び断面図にて示される。パワーＭＯＳＦＥＴパッケージ６０は、パワーＭＯＳＦＥＴパッケージ１０及び４０と同様に、共通のコンタクト領域により駆動されるパワーＭＯＳＦＥＴチップ６２を備える。チップ６２の上側のソースコンタクト領域６４及びゲートコンタクト領域６６は、アルミニウム、ニッケル、或いは銅のような導電性金属から形成される金属配線層でそれぞれ覆われる。同様に、チップ６２の下側のドレインコンタクト領域（図示せず）も金属配線層で覆われる。
ソースリードアセンブリ６８はチップ６２のソースコンタクト領域６４と接触するコンタクト領域６８ａを備える。ソースリードアセンブリ６８のコンタクト領域６８ａは、電気的導電性接着層６９によりチップ６２のソースコンタクト領域６４と接触状態に保持される。３本のソースリード線６８ｂはコンタクト領域６８ａから延在し、プリント回路基板との電気的コンタクトを与える。
ソースリードアセンブリ６８のコンタクト領域６８ａはソースコンタクト領域６４の大部分との電気的コンタクトを保持する。コンタクト領域６８ａ及びソースリード線６８ｂは、例えば２５０ミクロン（約０．０１インチ）の厚さを有する銅合金のような金属のシートから形成される。アルミニウムのような他の電気的導電性金属がソースリードアセンブリ６８に対して用いられてもよい。
コンタクト領域６８ａがソースコンタクト領域６４を形成する金属配線層より厚いため、コンタクト領域６８ａはソースコンタクト領域６４より小さい分布抵抗をもたらす。それゆえコンタクト領域６８ａは、ソースコンタクト領域６４の表面間の電圧降下を排除或いは低減することができるが、そうでなければ、従来のボンディングワイヤコンタクトのような小さな領域のコンタクトを用いて、ソースコンタクト領域６４の一部と電気的に接触する場合、電圧降下が生じてしまうであろう。またソースリード線６８ｂは従来のボンディングワイヤより低い電気的抵抗を与え、それによりパワーＭＯＳＦＥＴパッケージ６０のパッケージ抵抗を著しく低減する。
ソースリードアセンブリ６８と同様に、ゲートリードアセンブリ７０はチップ６２のゲートコンタクト領域６６と接触するコンタクト領域７０ａを備える。ゲートリードアセンブリ７０のコンタクト領域７０ａは、電気的導電性接着層（図示せず）によりチップ６２のゲートコンタクト領域６６と接触状態に保持される。１本のゲートリード線７０ｂはコンタクト領域７０ａから延在し、プリント回路基板との電気的コンタクトを与える。同様にドレインリードアセンブリ７２はチップ６２の下側のドレインコンタクト領域と接触するコンタクト領域７２ａ及びコンタクト領域７２ａから延在する４本のドレインリード線７２ｂを備え、プリント回路基板との電気的コンタクトを与える。ドレインリードアセンブリ７２のコンタクト領域７２ａは電気的導電性接着層７３によるチップ６２のドレインコンタクト領域と接触状態に保持される。
プラスチック製封入体７４は、チップ６２、リードアセンブリ６８、７０及び７２のコンタクト領域６８ａ、７０ａ及び７２ａ、並びにリードアセンブリ６８、７０及び７２のリード線部分６８ｂ、７０ｂ及び７２ｂを封入する。封入体７４はチップ６２を外部から電気的及び熱的に絶縁し、同時にパワーＭＯＳＦＥＴパッケージ６０に構造的な支持及び剛性を与える。封入体７４はエポキシノボラック系成形材料のような任意の既知のプラスチック製封入体であってよい。
パワーＭＯＳＦＥＴパッケージ１０及び４０と異なり、パワーＭＯＳＦＥＴパッケージ６０は、下側封入体表面７４ａと同一平面をなす下側表面７２ｃを有するドレインリードアセンブリ７２を備える。ドレインリードアセンブリ７２の全下側表面７２ｃは露出され、プリント回路基板に取着するための大きな電気的及び熱的コンタクト領域をもたらす。
パワーＭＯＳＦＥＴパッケージ６０の製造工程が図５Ａ〜図５Ｄに示される。最初にリードフレームストリップ７６が銅合金或いは他の金属からなる半硬質の２５０ミクロン厚シートから打抜かれる。リードフレームストリップ７６はソースリードアセンブリ６８及びゲートリードアセンブリ７０を備える。またリードフレームストリップ７６は、ソースリードアセンブリ６８及びゲートリードアセンブリ７０を共に保持する接続部分（明示せず）を備え、リードフレームストリップ７６に対する構造的な支持を与える。リードフレームストリップ７６の接続部分は、ソースリードアセンブリ６８及びゲートリードアセンブリ７０を、パワーＭＯＳＦＥＴパッケージ１０と同時に製造される場合があるいくつかの他のパワーＭＯＳＦＥＴパッケージ（図示せず）のソース及びゲートリードアセンブリに接続することができる。
図５Ａでは、電気的導電性接着層６９が、パワーＭＯＳＦＥＴチップ６２のソースコンタクト領域６４及びゲートコンタクト領域６６上に、別々に被着される。接着層６９は、例えば銀充填エポキシ或いはポリイミドペーストであってよい。その後リードフレームストリップ７６はチップ６２の上側表面上で押圧され、リードフレームストリップ７６上のコンタクト領域６８ａ及び７０ａがそれぞれソース及びゲートコンタクト領域６４及び６６に配列される。
図５Ｂではチップ６２は反転され、第２の接着層７３がチップ６２の下側のドレインコンタクト領域上に被着される。第２の予備形成されたリードフレームストリップ７８は、ドレインリードアセンブリ７２及びドレインリードアセンブリ７２をいくつかの他のパワーＭＯＳＦＥＴパッケージのドレインリードアセンブリに接続することができる接続部分（図示せず）を備える。ドレインリードアセンブリ７２は、コンタクト領域７２ａ及びドレインリード線７２ｂの下側表面７２ｃが平坦になるように成形される。リードフレームストリップ７８のコンタクト領域７２ａはチップ６２のドレインコンタクト領域に対して押圧される。その後チップ６２は、図５Ｂに示される直立位置に再度反転される。その後接着層６９及び７３は必要に応じて硬化炉内で硬化される。
上記のダイ取付過程に代わる方法は、チップ６２の下側のドレインコンタクト領域上ではなく、リードフレームストリップ７８のコンタクト領域７２上に第２の接着層７３を被着することである。その後チップ６２はリードフレームストリップ７８に対して押圧され、リードフレームストリップ７８のコンタクト領域７２ａがチップ６２のドレインコンタクト領域に配列される。接着層６９及び７３は上記のように硬化炉内で硬化されてもよい。この代替のダイ取付過程は、リードフレームストリップ７８の取着前にチップ６２を反転する必要がない。
接着層６９及び７３の硬化前に、リードフレームストリップ７６及び７８の相対的な位置を保持するために、リードフレームストリップは圧締め、溶接或いははんだ付けのような機械的に固定する方法で互いに取着されることが好ましい。この取着により、リードアセンブリ６８、７０及び７２が互いに接触して、ソースからドレイン或いはゲートからドレインへの短絡が発生するのを防止する。取着手段は、接着層６９及び７３を硬化した後、好ましくは以下に記載するトリミング及び形成過程前或いはその最中の任意の時点で除去されてもよい。
図５Ｃではチップ６２が型内に配置され、プラスチック製封入体７４がチップ６２及びリードフレームストリップ７６及び７８の部分の周囲に射出成形される。ドレインリードアセンブリ７２の全下側表面がプリント回路基板上に実装するために露出したまま残される。
図５Ｄではリードフレームストリップ７６がトリミングされ、リードフレームストリップの接続部分を除去し、それによりソースリード線６８ｂをゲートリード線７０ｂから分離し、さらにソース及びゲートリード線６８ｂ及び７０ｂをリードフレームストリップ７６により接続される任意の他のパワーＭＯＳＦＥＴパッケージのソース及びゲートリード線から分離する。同様にリードフレームストリップ７８はトリミングされ、リードフレームストリップの接続部分を除去する。
またソース及びゲートリード線６８ｂ及び７０ｂは、プリント回路基板上に面実装するためにガルウイング形状に成形される。リード線６８ｂ及び７０ｂの先端部はドレインリードアセンブリ７２と同一平面をなすように形成される。上記トリミング及び形成過程は、リードフレームストリップ７６及び７８により接続されるチップ数を収容することができる単一のプレスにより同時に行われることが好ましい。
製造後パワーＭＯＳＦＥＴパッケージ６０はプリント回路基板上に実装され、ソース及びゲートリード線６８ｂ及び７０ｂ並びにドレインリードアセンブリ７２がプリント回路基板上の対応するコンタクト領域に配列されるようになる。標準的なはんだリフロープロセスを用いて、パワーＭＯＳＦＥＴパッケージ６０とプリント回路基板との間に硬質の構造的及び電気的コンタクトを設けることができる。
図６Ａ及び図６Ｂでは、本発明に従って構成される４つのパワーＭＯＳＦＥＴパッケージ８０が、それぞれ平面図及び断面図にて示される。パワーＭＯＳＦＥＴパッケージ８０は、パワーＭＯＳＦＥＴパッケージ１０、４０及び６０と同様に、共通なコンタクト領域により駆動されるパワーＭＯＳＦＥＴチップ８２を備える。
しかしながらパワーＭＯＳＦＥＴチップ８２は、パワーＭＯＳＦＥＴチップ８２のＭＯＳＦＥＴが並列には接続されないため、上記のパワーＭＯＳＦＥＴチップとは異なる。その代わりにパワーＭＯＳＦＥＴチップ８２のＭＯＳＦＥＴは２つのグループに分割される。第１のグループのＭＯＳＦＥＴは、チップ８２の上側に金属配線共通ソースコンタクト領域８４及び金属配線共通ゲートコンタクト領域８５を備える。また第１のグループのＭＯＳＦＥＴは、共通ドレイン（図示せず）も備え、それは例えばチップ８２の下側に金属配線層として実装されてもよい。上記の各金属配線層はアルミニウム、ニッケル或いは銅のような導電性金属から形成される。
第２のグループのＭＯＳＦＥＴは、チップ８２の上側に金属配線共通ソースコンタクト領域８６及び金属配線共通ゲートコンタクト領域８７を備える。また第２のグループのＭＯＳＦＥＴは、第１のグループのＭＯＳＦＥＴと共有される共通ドレイン（図示せず）も備える。こうして２つのグループのＭＯＳＦＥＴは、共通ドレイン接続部を介して直列に接続される２つのパワーＭＯＳＦＥＴデバイスを効率的に形成する。２つのＭＯＳＦＥＴデバイスは２つの個別ゲートにより個々に制御される。
第１のソースリードアセンブリ８７は、チップ８２の第１のソースコンタクト領域８４と接触するコンタクト領域８７ａを備える。ソースリードアセンブリ８７のコンタクト領域８７ａは、電気的導電性接着層８９によりチップ８２のソースコンタクト領域８４と接触状態に保持される。２つのソースリード線８７ｂはチップ８２の各側のコンタクト領域８７ａから延在し、プリント回路基板との電気的コンタクトを与える。
ソースリードアセンブリ８７のコンタクト領域８７ａは、ソースコンタクト領域８４の大部分との電気的コンタクトを保持する。コンタクト領域８７ａ及びソースリード線８７ｂは、例えば２５０ミクロン（約０．０１インチ）の厚さを有する銅合金のような金属のシートから形成される。アルミニウムのような他の電気的導電性金属がソースリードアセンブリ８７に用いられてもよい。
コンタクト領域８７ａはソースコンタクト領域８４を形成する金属配線層より厚いため、コンタクト領域８７ａはソースコンタクト領域８４より小さな分布抵抗をもたらす。それゆえコンタクト領域８７ａはソースコンタクト領域８４の表面間の電圧降下を排除或いは低減することができるが、そうでなければ、従来のボンディングワイヤコンタクトのような小さな領域のコンタクトを用いて、ソースコンタクト領域８４の一部と電気的に接続する場合、電圧降下が生じてしまうであろう。またソースリード線８７ｂは従来のボンディングワイヤより低い電気的抵抗を与え、それによりパワーＭＯＳＦＥＴパッケージ８０のパッケージ抵抗を著しく低減する。
ソースリードアセンブリ８７と同様に、ゲートリードアセンブリ８８はチップ８２のゲートコンタクト領域８６と接触するコンタクト領域８８ａを備える。ゲートリードアセンブリ８８のコンタクト領域８８ａは、電気的導電性接着層（図示せず）によりチップ８２のゲートコンタクト領域８６と接触状態に保持される。２つのゲートリード線８８ｂはチップ８２の各側のコンタクト領域８８ａから延在し、プリント回路基板との電気的コンタクトを与える。
同様に、ソースリードアセンブリ９０及びゲートリードアセンブリ９１はそれぞれソース及びゲートコンタクト領域８６及び８７に接続される。各リードアセンブリはチップ８２の何れか一方の側まで延在するリード線を備える。
プラスチック製封入体９４がチップ８２及びリードアセンブリ部分８７、８８、９０及び９１を封入する。封入体９４はチップ８２を外部から電気的及び熱的に絶縁し、同時にパワーＭＯＳＦＥＴパッケージ８０に構造的な支持及び剛性を与える。封入体９４はエポキシノボラック系成形材料のような任意の既知のプラスチック製封入体であってよい。
パワーＭＯＳＦＥＴパッケージ８０の製造工程が図７Ａ〜図７Ｃに示される。最初にリードフレームストリップ９６が銅合金或いは他の金属からなる半硬質の２５０ミクロン厚シートから打抜かれる。リードフレームストリップ９６はリードアセンブリ８７及び９０並びにゲートリードアセンブリ８８及び９１を備える。またリードフレームストリップ９６は、上記リードアセンブリを共に保持し、リードフレームストリップ９６に対する構造的な支持を与える接続部分（明示せず）を備える。またリードフレームストリップ９６の接続部分は、リードアセンブリ８７、８８、９０、９１を、パワーＭＯＳＦＥＴパッケージ１０と同時に製造される場合もあるいくつかの他のパワーＭＯＳＦＥＴパッケージ（図示せず）のソース及びゲートリードアセンブリに接続することができる。
図７Ａでは、電気的導電性接着層８９が、パワーＭＯＳＦＥＴチップ８２のソースコンタクト領域８４及びソースコンタクト領域８６並びにゲートコンタクト領域８５及び８７上に個別に被着される。接着層８９は、例えば銀充填エポキシ或いはポリイミドペーストであってよい。その後リードフレームストリップ９６はチップ８２の上側表面上に押圧され、リードアセンブリ８７、８８、９０及び９１のコンタクト領域がそれぞれのソース及びゲートコンタクト領域に配列される。その後接着層８９は必要に応じて硬化炉内で硬化される。
図７Ｂではチップ８２が型内に配置され、プラスチック製封入体９４がチップ８２及びリードフレームストリップ９６部分の周囲に射出成形される。図７Ｃではリードフレームストリップ９６はトリミングされ、リードフレームストリップの接続部分を除去し、それによりリードアセンブリ８７、８８、９０及び９１を互いから、さらにリードフレームストリップ９６により接続される任意の他のパワーＭＯＳＦＥＴパッケージのソース及びゲートリード線から分離する。
またソース及びゲートリード線８７ｂ、８８ｂ、９０ｂ及び９１ｂはプリント回路基板上に面実装するためにガルウイング状に形成される。上記トリミング及び形成過程は、リードフレームストリップ９６により接続されるチップ数を収容することができる単一のプレスにより同時に行われることが好ましい。
製造後、パワーＭＯＳＦＥＴパッケージ８０はプリント回路基板上に実装され、ソース及びゲートリード線８７ｂ、８８ｂ、９０ｂ及び９１ｂがプリント回路基板上の対応するコンタクト領域に配列されることができる。標準的なはんだリフロープロセスを用いて、パワーＭＯＳＦＥＴパッケージ８０とプリント回路基板との間に硬質の構造的及び電気的コンタクトを与えることができる。
図８Ａ及び図８Ｂでは、本発明に従って構成される第５のパワーＭＯＳＦＥＴパッケージ１００が、それぞれ平面図及び断面図にて示される。パワーＭＯＳＦＥＴパッケージ１００はパワーＭＯＳＦＥＴパッケージ８０に対する設計と同様であり、それゆえ詳細には記載されないであろう。
パワーＭＯＳＦＥＴパッケージ１００とパワーＭＯＳＦＥＴパッケージ８０との間で１つ異なる点は、ソース及びゲートコンタクト領域（図示せず）がパワーＭＯＳＦＥＴチップ１０２の下側にあるという点である。ソース及びゲートリードアセンブリ１０３はそれゆえチップ１０２の下側に取着される。
パワーＭＯＳＦＥＴパッケージ１００とパワーＭＯＳＦＥＴ８０との間で他の異なる点は、パワーＭＯＳＦＥＴパッケージ１００の封入体１０４が、ソース及びゲートリードアセンブリ１０３のさらに大きな部分を封入し、リードレスチップキャリアタイプのパッケージを形成するという点である。
パワーＭＯＳＦＥＴパッケージ１００とパワーＭＯＳＦＥＴパッケージ８０との間でさらに異なる点は、ソース及びゲートリードアセンブリ１０３がそれぞれ半分に分離されるという点である。それゆえ各リードアセンブリは、２つの個別のコンタクト領域を備え、図８Ｂに示されるように各コンタクト領域がそこから延在する１本のリード線を備える。リードアセンブリ１０３のいずれのコンタクト領域も、チップ１０２下側にソース或いはゲートコンタクト領域を形成する単一の連続的な金属配線層と接触する。またこの後者の特性のパワーＭＯＳＦＥＴパッケージ１００は、パワーＭＯＳＦＥＴパッケージ８０のような形状に実装され、ソース及びゲートコンタクト領域がパワーＭＯＳＦＥＴチップ８２の上側に存在する。
ここに記載される種々の実施例は、従来のリード線或いはリードレスＩＣパッケージより優れたいくつかの利点を有する。第１に、ここに記載されたパッケージは、リード線が従来のボンディングワイヤより低い抵抗を有し、さらにリード線がチップ上のそれぞれのコンタクト表面の大部分と接触し、コンタクト表面を効率的に短絡するため、パッケージが関与する電気的抵抗が低くなる。
第２にここに記載されるパッケージは、チップの上側からプリント回路基板まで良好な熱伝導をもたらし、熱の大部分が発生するチップの上側を冷却することができる。良好な熱伝導はリード線とチップとの間の良好な熱的コンタクト及びリード線の低い熱抵抗により可能となる。
第３にここで記載されるパッケージは全般的に、チップより小さいコンタクト領域を有するリードフレームを用いる。これは、チップがチップより大きい表面を有するダイパッドに結合される従来のＩＣパッケージと対照的である。ここに記載されるより小さいサイズのリードフレームにより、所与のチップサイズに対するパッケージサイズをより小さくすることができ、それによりプリント回路基板或いは他のチップ環境において利用可能な限られた表面積をより効率的に利用することができる。他の利点はＩＣパッケージ製造及び実装にかかわる当業者には明らかであろう。
本発明及びその利点が詳細に記載されてきたが、種々の変形例、代替例及び変更例が添付の請求の範囲により画定される本発明の精神及び範囲から逸脱することなく行われることができるということは理解されたい。
１０ パワーＭＯＳＦＥＴパッケージ
１２ パワーＭＯＳＦＥＴチップ
１４ ソースコンタクト領域
１６ ゲートコンタクト領域
１８ ソースリードアセンブリ
１８ａ コンタクト領域
１８ｂ ソースリード線
１９ 接着層
２０ ゲートリードアセンブリ
２２ ドレインリードアセンブリ
２２ａ コンタクト領域
２２ｂ ドレインリード線
２３ 接着層
２４ プラスチック製封入体
２６、３２ リードフレームストリップ
４０ パワーＭＯＳＦＥＴパッケージ
４２ パワーＭＯＳＦＥＴチップ
４４ ソースコンタクト領域
４６ ゲートコンタクト領域
４８ ソースリードアセンブリ
４８ａ コンタクト領域
４８ｂ ソースリード線
４９ 接着層
５０ ゲートリードアセンブリ
５０ａ コンタクト領域
５０ｂ ゲートリード線
５２ ドレインリードアセンブリ
５２ａ コンタクト領域
５２ｂ ドレインリード線
５３ 接着層
５４ 封入体
６０ パワーＭＯＳＦＥＴパッケージ
６２ パワーＭＯＳＦＥＴチップ
６４ ソースコンタクト領域
６６ ゲートコンタクト領域
６８ ソースリードアセンブリ
６８ａ コンタクト領域
６８ｂ ソースリード線
６９ 接着層
７０ ゲートリードアセンブリ
７０ａ コンタクト領域
７０ｂ ゲートリード線
７２ ドレインリードアセンブリ
７２ａ コンタクト領域
７２ｂ ドレインリード線
７２ｃ 下側表面
７３ 接着層
７４ 封入体
７４ａ 下側封入体表面
７６、７８ リードフレームストリップ
８０ パワーＭＯＳＦＥＴパッケージ
８２ パワーＭＯＳＦＥＴチップ
８４ 共通ソースコンタクト領域
８５ 共通ゲートコンタクト領域
８６ 共通ソースコンタクト領域
８７ 第１のソースリードアセンブリ
８７ａ コンタクト領域
８７ｂ ソースリード線
８８ ゲートリードアセンブリ
８８ａ コンタクト領域
８８ｂ ゲートリード線
８９ 接着層
９０ ソースリードアセンブリ
９１ ゲートリードアセンブリ
９４ 封入体
９６ リードフレームストリップ
１００ パワーＭＯＳＦＥＴパッケージ
１０２ パワーＭＯＳＦＥＴチップ
１０３ ゲートリードアセンブリ
１０４ 封入体

Claims (18)

  1. 半導体デバイスであって、
    上側及び下側表面を備え、前記上側及び下側表面のうちの選択された１つにおいて複数のコンタクト領域を備える半導体ダイ又はチップと、
    １以上のリードを含む第１の半硬質のリード要素であって、前記リード要素の各リードはそれぞれ平坦なリードコンタクトを有し、各前記リードコンタクトの実質的に全体が、導電性接着剤層によって前記半導体ダイ又はチップの前記コンタクト領域の第１の領域に取着された、該第１の半硬質のリード要素と、
    １以上のリードを含む第２の半硬質のリード要素であって、前記リード要素の各リードはそれぞれ平坦なリードコンタクトを有し、各前記リードコンタクトの実質的に全体が、導電性接着剤層によって前記半導体ダイ又はチップの前記コンタクト領域の第２の領域に取着された、該第２の半硬質のリード要素と、
    前記半導体ダイ又はチップ、及び前記リードコンタクトを封入する封入体とを備え、
    前記半導体ダイ又はチップの前記第１及び第２のコンタクト領域が前記半導体ダイ又はチップの下側表面上に形成され、前記封入体が、リードレスチップキャリアパッケージを形成するように前記第１及び第２のリード要素の各リードの一部を封入することを特徴とする半導体デバイス。
  2. 前記第１及び第２のリード要素が、それぞれ導電性材料の半硬質のシートから形成されていることを特徴とする請求項１に記載の半導体デバイス。
  3. 前記第１及び第２のリード要素のそれぞれの前記リードコンタクトが、前記半導体チップの表面積より小さい表面積を有することを特徴とする請求項２に記載に半導体デバイス。
  4. １以上のリードを備える第３の半硬質のリード要素であって、前記リード要素の各リードはそれぞれ平坦なリードコンタクトを有し、各前記リードコンタクトの実質的に全体が前記半導体ダイ又はチップの前記コンタクト領域の第３の領域に導電性接着剤で取着された、該第３のリード要素をさらに備え、
    前記第３の領域が前記第１及び第２の領域を備える前記表面と反対側の前記半導体ダイ又はチップの表面上に位置することを特徴とする請求項１に記載の半導体デバイス。
  5. 前記封入体が、前記第３のリード要素のリードコンタクトの下側表面を露出するように前記第３のリード要素の一部を封入することを特徴とする請求項４に記載の半導体デバイス。
  6. 前記第３のリード要素の前記リードコンタクトを前記半導体ダイ又はチップの前記第３のコンタクト領域に取着する接着剤層をさらに備えることを特徴とする請求項４に記載の半導体デバイス。
  7. 前記第１のリード要素の各リードがガルウイング形状をなすことを特徴とする請求項１に記載の半導体デバイス。
  8. 前記半導体ダイ又はチップが、前記上側及び下側表面間に電流を流すべく、前記半導体ダイ又はチップの上に形成された複数のパワーＭＯＳＦＥＴをさらに備えることを特徴とする請求項１に記載の半導体デバイス。
  9. 前記第１のリード要素が、前記平坦なリードコンタクトを含む第２のリードをさらに含むことを特徴とする請求項１に記載の半導体デバイス。
  10. パワーＭＯＳＦＥＴ集積回路チップパッケージであって、
    上側及び下側表面を備え、前記上側及び下側表面のうちの選択された１つにおいて複数のコンタクト領域を備え、かつ前記上側表面と前記下側表面との間で電流を流すべく形成された複数のパワーＭＯＳＦＥＴを備える半導体ダイと、
    １以上のリードを含む第１の半硬質のリード要素であって、前記リード要素の各リードはそれぞれ平坦なリードコンタクトを有し、各前記リードコンタクトの実質的に全体が、導電性接着剤層によって前記半導体ダイの前記コンタクト領域の第１の領域に取着された、該第１の半硬質のリード要素と、
    １以上のリードを含む第２の半硬質のリード要素であって、前記リード要素の各リードはそれぞれ平坦なリードコンタクトを有し、各前記リードコンタクトの実質的に全体が、導電性接着剤層によって前記半導体ダイの前記コンタクト領域の第２の領域に取着された、該第２の半硬質のリード要素と、
    前記半導体ダイ、及び前記リードコンタクトを封入する封入体とを備え、
    前記半導体ダイの前記第１及び第２のコンタクト領域が前記半導体ダイの前記下側表面上に形成され、前記封入体が、リードレスチップキャリアパッケージを形成するように前記第１及び第２のリード要素の一部を封入することを特徴とするパワーＭＯＳＦＥＴ集積回路チップパッケージ。
  11. パワーＭＯＳＦＥＴパッケージであって、
    それぞれ複数のＭＯＳＦＥＴからなる２つのＭＯＳＦＥＴのグループを含む半導体ダイであって、前記ＭＯＳＦＥＴの第１のグループは前記ダイの第１の側に第１の主端子と第１のゲート端子とを有し、前記ＭＯＳＦＥＴの第２のグループは前記ダイの前記第１の側に第２の主端子と第２のゲート端子とを有し、前記第１の主端子と前記第２の主端子とが相互に電気的に絶縁されており、前記ＭＯＳＦＥＴの前記第１及び第２のグループが前記ダイの第２の側上で第３の主端子を共通に有している、該半導体ダイと、
    前記ダイを封入するプラスチックの封入体と、
    １つの平坦なリードコンタクトと、前記封入体の両側から互いに反対方向に突出する２つのリードとを含む第１の半硬質のリード要素であって、その前記リードコンタクトの実質的に全体が、導電性接着剤層によって前記第１の主端子に取着された、該第１の半硬質のリード要素と、
    １つの平坦なリードコンタクトと、前記封入体の両側から互いに反対方向に突出する２つのリードとを含む第２の半硬質のリード要素であって、その前記リードコンタクトの実質的に全体が、導電性接着剤層によって前記第２の主端子に取着された、該第２の半硬質のリード要素と、
    １つの平坦なリードコンタクトと、前記封入体の両側から互いに反対方向に突出する２つのリードとを含む第３の半硬質のリード要素であって、その前記リードコンタクトの実質的に全体が、導電性接着剤層によって前記第１のゲート端子に取着された、第３の半硬質のリード要素とを有し、
    前記ダイの前記第１の側が上側であり、前記ダイの前記第２の側が下側であり、両側の前記リードが、前記封入体の下側と実質的に同一平面上にあることを特徴とするパワーＭＯＳＦＥＴパッケージ。
  12. １つの平坦なリードコンタクトと、前記封入体の両側から互いに反対方向に突出する２つのリードとを含む第４の半硬質のリード要素であって、その前記リードコンタクトの実質的に全体が、導電性接着剤層によって前記第２のゲート端子に取着された、該第４の半硬質のリード要素を更に有することを特徴とする請求項１１に記載のＭＯＳＦＥＴパッケージ。
  13. 前記第１及び第２の主端子がソース端子であり、前記第３の主端子がドレイン端子であることを特徴とする請求項１１に記載のＭＯＳＦＥＴパッケージ。
  14. 前記リードが、前記ダイの中心軸に対して対称に設けられていることを特徴とする請求項１１に記載のＭＯＳＦＥＴパッケージ。
  15. 半導体デバイスを製造するための方法であって、
    導電性材料の半硬質シートから前記リードフレームストリップを形成する過程と、
    半導体ダイの第１及び第２のコンタクト領域上に導電性接着剤を被着する過程と、
    前記半導体ダイに対して、第１及び第２の平坦なリードコンタクトを備える前記リードフレームストリップを配置する過程であって、前記第１及び第２のリードコンタクトの位置が、それぞれ前記半導体ダイの前記第１及び第２のコンタクト領域の位置に合うように前記リードフレームストリップを配置する、該過程と、
    前記導電性接着剤により前記半導体ダイに前記リードフレームストリップを取着し、前記リードフレームストリップの前記第１及び第２のリードコンタクトのそれぞれの実質的に全体と、前記半導体ダイの前記第１及び第２のコンタクト領域のそれぞれとの間に電気的コンタクトを確立する過程と、
    電気的絶縁性封入体において前記半導体ダイ及び前記第１及び第２のリードコンタクトを封入する過程とを有することを特徴とする方法。
  16. 接続用材料を除去するために前記リードフレームストリップ上の複数のリードをトリミングする過程と、
    前記リードをプリント回路基板上に実装するために選択された形状に成形する過程とをさらに有することを特徴とする請求項１５に記載の方法。
  17. プリント回路基板上に前記半導体デバイスを実装する過程をさらに有することを特徴とする請求項１５に記載の方法。
  18. 前記半導体ダイに対して、１つの平坦なリードコンタクトを備える第２のリードフレームストリップを配置する過程であって、前記第２のリードフレームストリップのリードコンタクトの位置が前記半導体ダイの第２の表面上のコンタクト領域の位置に合うように前記第２のリードフレームストリップを配置する、該過程と、
    前記第２のリードフレームストリップを前記半導体ダイに接着し、前記第２のリードフレームストリップの前記リードコンタクトの実質的に全体と、前記半導体ダイの第２の表面上の前記コンタクト領域との間に電気的コンタクトを確立する過程をさらに有することを特徴とする請求項１５に記載の方法。
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