JP3801989B2 - リードフレームパッドから張り出しているダイを有する半導体装置パッケージ - Google Patents

Description

【０００１】
（関連出願）
この出願は、２０００年１２月１４日に出願された米国仮出願第６０／２５５，４７０号の利益を主張する。
【０００２】
（発明の分野）
本発明は半導体装置パッケージに関し、より詳しくは、半導体ダイ上の機械的応力を減少させた新しいパッケージに関するものである。
【０００３】
（発明の背景）
半導体装置は良く知られている。薄くて脆い半導体ダイがリードフレームにはんだ付けや、あるいはエポキシのような導電性、あるいは非導電性接着剤を用いることによって固着されている。リードフレームは、一般に薄く平坦なめっきされた銅合金のストリップのような導電性金属であり、そのストリップにスタンプされた多数の同一のパターンを持っている。それらパターンは、それぞれのダイを固着することができる拡大されたパッド区域、および引き続きパッドから分離される、複数の一体的な端子部、すなわちリード、または“ピン”を提供し、これら端子部は、リードからダイの頂部表面上の電極へのワイヤボンドを受ける。ワイヤーボンディング後、個々のリードフレームデバイス部は、適切なプラスチックハウジングでモールド被覆される。個々のパッケージは、次に互いから分離され、そして種々の端子は分離され、端子部からのリードまたはピンおよびパッドコネクタをハウジングの壁を通して延在させて、そのパッケージ内に収容されたダイへの電気的接続を可能にする。
【０００４】
従来、シリコンダイを受けるパッドは、ダイより常に大きな区域であるので、ダイの底面全体は、パッドの表面にしっかりと接続されている。シリコンダイと金属、あるいは他のパッド基板の熱膨張係数は異なっているので、ダイは、はんだ付け、あるいは他の熱を生じる取り付け処理の間、およびテストや動作時の熱サイクル中に、ダイの表面区域全体にわたって機械的応力を発生する。これらの応力により、ダイの損傷や破損を生じさせる恐れがある。
【０００５】
（発明の簡単な説明）
本発明によれば、シリコンダイの寸法を適切に定めて、少なくとも一方向で、望ましくは全方向において、そのダイがダイ受容パッドより大きいようにする。その結果、ダイの区域のより小さい部分は、パッドに剛固に接続され、そして、ダイに加わる全応力は減少する。
【０００６】
好適な実施例において、張り出ている少なくとも２つのダイを、それぞれ、さらにより小さな区域を持つ２つのパッド領域と共に使用する。従って、２つのダイは、これまで使われてきた１つのダイと同じ全面積を持ち、および２つのダイ双方のパッド区域の接触は減少する。その結果、２つ（またはそれ以上）のダイにかかる応力は、実質的に減少される。
【０００７】
本発明の好適な実施例において、２つの張り出したＭＯＳＦＥＴダイを、６リードＴＳＯＴ（ｔｈｉｎ ｓｍａｌｌ Ｏｕｔｌｉｎｅ Ｔｒａｎｓｉｓｔｏｒ）型パッケージに使用することができる。そのダイを、所望に応じて（並列、または直列配列として）相互に連結することができる。他のデバイスのダイの組み合せ、例えばＭＯＳＦＥＴダイとショットキダイオードダイを、これら双方ともそれらの各リードフレームから張り出して、共通のパッケージ内に配設することもできる。
【０００８】
本発明の重要な利点は、非常に大きなシリコンダイ区域のハウジングを、外形の寸法を増加することなく、標準外形のプラスチックパッケージに収容することができることである。
【０００９】
（図面の詳細な説明）
最初に図１を参照すると、複数の同一パターンを提供するためにスタンプされた従来の大きなリードフレーム２０のうちの、小さい部分が示されている。このパターンは、それぞれ、一体の延在するピン２３および２４を有する２つのダイ受容パッド２１および２２を含む。リードフレームはさらに（各ＭＯＳＦＥＴのゲートに対する）ゲートリードピン２５および２６と、（各パッド２１および２２上の各ＭＯＳＦＥＴのソース電極に対する）ソースピン２７および２８を含む。
【００１０】
１つのパッケージに対して２つのパッドが示されているが、いかなる所望数のパッドを用いることもでき、および、１つのダイが２つ以上のパッドを共有することさえもできる。さらに、ＭＯＳＦＥＴダイ以外のダイは、リードフレームのピン取り出しを適切に変形することで用いることができる。
【００１１】
次に図２に示されるように、２つの半導体ダイ３０および３１を、パッド２１および２２に、それぞれ、固着する。ダイ３０および３１は、従来の底部にドレイン電極を持ち、およびソース電極、およびゲート電極を上側表面に持つ垂直導電型のＭＯＳＦＥＴである。電極パターンは、良く知られており、ここでは図示していない。ダイオード、ＩＧＢＴ，サイリスタ、およびバイポーラ・トランジスタを含む他のいかなる半導体を、用いることもできる。
【００１２】
本発明によれば、ダイ３０および３１の面積は、それぞれ、パッド２１および２２の面積よりも大きく、およびパッド２１および２２からその全周囲にわたって張り出している。発明の１実施例において、ダイ３０および３１はそれぞれ０．９９ｍｍ×１．０９２ｍｍの寸法を持ち、パッド２１および２２はそれぞれ０．７９ｍｍ×０．８９ｍｍの寸法を持つようにしても良い。２つのダイは等しい寸法で示され、および２つのパッドは等しい寸法で示されているが、パッド２１および２２はお互いに異なった大きさを持つことができ、ダイ３０および３１も同様とすることができることに留意されたい。
【００１３】
ダイ３０および３１の底部ドレイン電極は、パッド２１および２２の向かい合っている区域に、それぞれ、はんだ付け、あるいは接着剤によって慣例のように剛固に接続されている。
【００１４】
明らかに、ダイ３０および３１は、各パッド２１および２２から張り出して、接続区域が減少し、従って、シリコンダイとリードフレーム材料の差動的な熱膨張と熱収縮の間にダイ３０および３１に伝わる応力の量は減少する。
【００１５】
ダイ３０および３１をパッド２１および２２に固着した後，ダイ３０の上部電極を慣例のようにピン２５および２８にワイヤボンディングし、およびダイ３１の上部電極をピン２６および２７にワイヤボンディングする。
【００１６】
より大きいダイ区域を、その寸法を増加すること無しに、ハウジング５０の中に収容することができる。
【００１７】
ついで、リードフレームは、図３（点線）および図４に示されるプラスチックハウジング５０でモールド被覆される。ついで、リードフレームを切り取り、得られるパッケージの一方の側の端子、すなわちピン２３、２５および２７の間のブリッジ、および他方のピン２４および２６および２８の間のブリッジを除去する。
【００１８】
ピン２３〜２８は、全て、６ピンＴＳＯＴ型デバイスと規定するパッケージの側面を通して延在し、および図３および４に示されるようにＭＯＳＦＥＴ３０および３１のピンＤ₁、Ｄ₂、Ｇ₂、Ｇ₁、Ｓ₂およびＳ₁にそれぞれ対応する。“１”の添字を持つ全てのピンは、ＭＯＳＦＥＴ３０に対するピンであり、および“２”の添字を持つ全てのピンは、ＭＯＳＦＥＴ３１に対するピンである。種々のピンを、所望に応じて外部接続することができ、あるいは２つのダイの間に種々の接続を形成するように内部接続することができることに留意されたい。
【００１９】
本発明を、その特定の実施例に関して述べてきたが、他の多くの変形と変更および他の使用は、当業者には明らかになるであろう。従って、本発明はこの特定の開示によって制限されず、特許請求の範囲によってのみ制限されることが好ましい。
【図面の簡単な説明】
【図１】 本発明で使用できるリードフレームの小さい部分を示す図である。
【図２】 ２つのダイをそれぞれのリードフレームパッドに重なり合うようにして適切な場所に配置した図２のリードフレームを示す図である。
【図３】 プラスチックハウジングでモールド被覆した後、およびパッケージをリードフレームからトリミングした後の、１つの６ピンパッケージの上面概略図である。
【図４】 図３のパッケージの側面図である。

Claims (9)

1. 少なくとも１つのリードフレームパッドを持つ平坦な導電性リードフレームと、
   一方の面にドレイン電極を有し、該第１の面に対向する他方の面にソース電極およびゲート電極を有し、前記ドレイン電極を前記リードフレームパッドに接続して前記リードフレームパッドの上面に支持され、および前記リードフレームパッドに堅固に接続された、少なくとも１つのＭＯＳＦＥＴダイと、
   前記リードフレームパッドおよび前記ＭＯＳＦＥＴダイを収容するプラスチックのエンクロージャとを備え、
   前記ＭＯＳＦＥＴダイは、全てのディメンジョン（辺）において前記リードフレームパッドから張り出し、それにより前記パッドと前記ＭＯＳＦＥＴダイの差動的膨張と収縮による応力を減少させるようにしたことを特徴とする半導体デバイスパッケージ。
2. 前記リードフレームパッドは、前記エンクロージャの壁を通して延在する、横方向に延在する一体のピンを有することを特徴とする請求項１記載の半導体デバイスパッケージ。
3. 第１および第２のスイッチングデバイスであって、その各々が、一方の面にドレイン電極を有し、前記一方の面に対向する他方の面にゲート電極およびソース電極を有する、第１および第２のスイッチングデバイスと、
   少なくとも第１および第２のリードフレームパッドを持つ平坦な導電性リードフレームであって、前記第１のスイッチングデバイスが前記第１のリードフレームパッドの上面に支持され、および前記第１のリードフレームパッドに堅固に接続され、前記第２のスイッチングデバイスが前記第２のリードフレームパッドの上面に支持され、および前記第２のリードフレームパッドに堅固に接続された、平坦な導電性リードフレームと、
   前記第１および第２のリードフレームパッド、ならびに前記第１および第２のスイッチングデバイスを収容するエンクロージャであって、互いに対向する第１および第２の面を有するエンクロージャと、
   前記エンクロージャへの外部接続にアクセス可能にするために前記エンクロージャの第１の面を通して延在する、第１、第２、および第３の端子リードであって、前記第１のスイッチングデバイスのドレイン電極が前記第１の端子リードに電気的に接続され、前記第２のスイッチングデバイスのゲート電極およびソース電極がそれぞれ前記第２および第３の端子リードに電気的に接続された第１、第２、および第３の端子リードと、
   前記エンクロージャへの外部接続にアクセス可能にするために前記エンクロージャの第２の面を通して延在する、第４、第５、および第６の端子リードであって、前記第２のスイッチングデバイスのドレイン電極が前記第４の端子リードに電気的に接続され、前記第１のスイッチングデバイスのゲート電極およびソース電極がそれぞれ前記第５および第６の端子リードに電気的に接続された第４、第５、および第６の端子リードとを備え、
   前記第１のスイッチングデバイスは少なくとも１つのディメンジョンにおいて前記第１のリードフレームパッドから張り出し、前記第２のスイッチングデバイスは少なくとも１つのディメンジョンにおいて前記第２のリードフレームパッドから張り出していることを特徴とする半導体デバイスパッケージ。
4. 前記第１のスイッチングデバイスは、全てのディメンジョンにおいて前記第１のリードフレームパッドから張り出し、前記第２のスイッチングデバイスは、全てのディメンジョンにおいて前記第２のリードフレームパッドから張り出していることを特徴とする請求項３記載の半導体デバイスパッケージ。
5. 前記第１および第２のスイッチングデバイスはそれぞれ、はんだによって前記第１および第２のリードフレームパッドに接着されていることを特徴とする請求項３記載の半導体デバイスパッケージ。
6. 前記第１および第２のスイッチングデバイスはそれぞれ、エポキシ接着剤によって前記第１および第２のリードフレームパッドに接着されていることを特徴とする請求項３記載の半導体デバイスパッケージ。
7. 前記エンクロージャは、プラスチックエンクロージャであることを特徴とする請求項３記載の半導体デバイスパッケージ。
8. 前記第１の端子リードは前記第１のリードフレームパッドと一体であり、前記第４の端子リードと前記第２のリードフレームパッドと一体であることを特徴とする請求項３記載の半導体デバイスパッケージ。
9. 前記第１および第２のスイッチングデバイスはそれぞれ、ＭＯＳＦＥＴデバイスであることを特徴とする請求項３記載の半導体デバイスパッケージ。

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