JP2708320B2 - マルチチップ型半導体装置及びその製造方法 - Google Patents
マルチチップ型半導体装置及びその製造方法Info
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Description
やパワーMOSFETなどの半導体パワーチップと、そ
の半導体パワーチップを制御するための制御用半導体チ
ップとを同一パッケージ内に内蔵するマルチチップ型半
導体装置及びその製造方法に関するものである。
置を示す平面図である。また、図11はその断面図であ
る。このマルチチップ型半導体装置は、以下のようにし
て製造されていた。
ら複数の外部リード2〜4がそれぞれ伸びたリードフレ
ーム5を準備する。これらの外部リード2〜4のうち外
部リード2,3の先端部は半導体パワーチップ(以下単
に「パワーチップ」という)6及びそのパワーチップ6
を制御するための制御用半導体チップ(以下単に「制御
チップ」という)7を搭載するための搭載領域2a,3
aとしてそれぞれ機能する。
ップ6及び制御チップ7をそれぞれ取り付ける。それに
続いて、外部リード2〜4,パワーチップ6及び制御チ
ップ7をアルミワイヤ8や金線9によって電気的に配線
し、さらに外装樹脂10をトランスファーモールドによ
って一体樹脂成形する(図10)。その後、タイバー1
から外部リード2〜4を切り離して図11のマルチチッ
プ型半導体装置が形成される。なお、図10及び図11
において、11はスルーホールである。
にして製造されたマルチチップ型半導体装置では、パワ
ーチップ6を有しているために、そのパワーチップ6で
発生する熱の放熱を考慮する必要がある。そのため、リ
ードフレーム5の材料として熱伝導率が比較的大きな銅
などの金属を採用するとともに、リードフレーム5の厚
みを比較的厚くしていた。
あり、しかもその板厚が厚いために、リードフレーム5
の微細加工が困難になる場合がある。特に、近年、制御
チップ7の機能アップが望まれている為に、制御チップ
7の多ピン化やチップサイズの大型化がすすんでおり、
この要望に応えるにはリードフレーム5のファイン化が
必須条件となるが、リードフレーム5の厚みが増すにつ
れてそのファイン化の実現が難しくなる。
を考慮してリードフレーム5を薄くすると、放熱効率が
低下してパワーチップ6からの熱によってマルチチップ
型半導体装置が誤動作したり、半導体装置自体が破壊さ
れてしまうことがある。
来のマルチチップ型半導体装置を製造するためには、2
種類のワイヤボンド工程が必要である。というのも、パ
ワーチップ6は大電力用半導体素子であり、大電力に対
応する必要性からパワーチップ用としてアルミワイヤ8
が採用されている。これに対して、制御チップ7は小さ
くデリケートなため、アルミワイヤボンディング法は不
向きであるため、金線9が採用されている。そのため、
両ワイヤボンディング工程をシリアルに行う必要があ
り、その結果半導体装置の製造効率が低く、製造工期が
長くなっているという問題があった。
ためになされたもので、より短い製造工期で製造するこ
とができ、放熱性に優れ、かつ制御用半導体チップの多
ピン化やチップサイズの大型化に対応することができる
マルチチップ型半導体装置及びその製造方法を提供する
ことを目的とする。
体パワーチップと、前記半導体パワーチップを搭載する
ためのパワーチップ搭載領域を有する第1の外部リード
を含むパワーチップ用外部リード群と、前記半導体パワ
ーチップを制御するための制御用半導体チップと、前記
制御用半導体チップを搭載するための制御チップ搭載領
域を有する第2の外部リードを含む制御用外部リード群
とを備え、前記パワーチップ搭載領域に前記半導体パワ
ーチップを搭載するとともに、前記制御チップ搭載領域
に前記制御用半導体チップを搭載し、さらに前記半導体
パワーチップと、前記パワーチップ用外部リード群と、
前記制御用半導体チップと、前記制御用外部リード群と
を同一パッケージ内に内蔵したマルチチップ型半導体装
置であって、上記目的を達成するために、前記制御用外
部リード群の板厚を前記パワーチップ用外部リード群よ
り薄くする、及び/または前記制御用外部リード群を前
記パワーチップ用外部リード群より加工容易な材料で構
成している。
領域の一部に載置された絶縁シートをさらに備え、前記
絶縁シート上に前記制御チップ搭載領域が位置するよう
に、前記第1及び第2の外部リードを配置している。
に取り付けられ、前記半導体パワーチップで発生した熱
を放熱するための放熱手段をさらに備えている。
と、その半導体パワーチップを制御するための制御用半
導体チップとが同一パッケージ内に内蔵されたマルチチ
ップ型半導体装置の製造方法であって、上記目的を達成
するために、(a) 前記半導体パワーチップを搭載するた
めのパワーチップ搭載領域を有する第1の外部リードを
含む第1のリードフレームを用意する工程と、(b) 前記
制御用半導体チップを搭載するための制御チップ搭載領
域を有する第2の外部リードを含むとともに、その厚み
が前記第1のリードフレームより薄い、及び/または前
記第1のリードフレームより加工容易な材料で成形され
た第2のリードフレームとを用意する工程と、(c) 前記
半導体パワーチップを前記パワーチップ搭載領域に搭載
するとともに、前記第1のリードフレームと電気的に接
続する工程と、(d) 前記制御用半導体チップを前記制御
チップ搭載領域に搭載するとともに、前記第2のリード
フレームと電気的に接続する工程と、(e) 前記半導体パ
ワーチップが前記パワーチップ搭載領域に搭載されると
ともに、前記制御用半導体チップが前記制御チップ搭載
領域に搭載された状態で、前記半導体パワーチップ、前
記制御用半導体チップ及び前記第1及び第2のリードフ
レームを同一パッケージ内にパッケージする工程とを含
んでいる。
て、前記パワーチップ搭載領域のうち前記半導体パワー
チップが搭載されていない領域上に絶縁シートを載置し
た後、その絶縁シート上に前記制御チップ搭載領域が位
置するように、前記第1及び第2のリードフレームを配
置する工程をさらに備えている。
の板厚がパワーチップ用外部リード群より薄く仕上げら
れる、あるいは前記制御用外部リード群が前記パワーチ
ップ用外部リード群より加工容易な材料で構成されるた
めに、ファイン化が容易となる。
ワーチップ搭載領域の一部に載置されるとともに、前記
絶縁シート上に前記制御チップ搭載領域が位置するよう
に、前記第1及び第2の外部リードが配置される。その
ため、半導体装置を小型化することができる。
リードに取り付けられ、前記半導体パワーチップで発生
した熱を放熱するための放熱手段がさらに備えられてい
るので、放熱効率が向上する。
レームが第1のリードフレームより薄く、及び/または
前記第1のリードフレームより加工容易な材料で成形さ
れるので、前記第2のリードフレームのファイン化が容
易となる。
って、パワーチップ搭載領域のうち半導体パワーチップ
が搭載されていない領域上に、絶縁性のシートが載置さ
れた後、その絶縁シート上に制御チップ搭載領域が位置
するように、前記第1及び第2のリードフレームが配置
される。したがって、半導体装置を小型化することがで
きる。
体装置の第1実施例を示す平面図である。この半導体装
置Aは、SIP(=Single In-line Package )タイプの
半導体装置である。以下、その製造方法を説明しなが
ら、その構造的特徴を説明する。
体装置の製造方法を示す平面図である。まず、図2に示
すように、熱伝導率が大きい金属、例えば銅よりなるリ
ードフレーム21を準備する。このリードフレーム21
のタイバー22からは、パワーチップ6を搭載するため
のパワーチップ搭載領域23aを有する外部リード23
と、パワーチップ6に外部からの信号を与える及び/ま
たはパワーチップ6からの出力信号を外部に送るための
外部リード24,25がそれぞれ伸びている。
に、銅よりも加工性に優れた金属、例えば42アロイ
(42%Ni−58%Fe)製のリードフレーム31を
準備する。このリードフレーム31では、タイバー32
から7本の外部リード33〜39が伸びている。これら
の外部リードのうち外部リード33の先端部が制御チッ
プ7の制御チップ搭載領域33aとなっている。なお、
リードフレーム31の材料として、42アロイ以外にリ
ン青銅やコバール(商品名:54%Fe−29%Ni−
17%Co)等を用いてもよい。
31が相違する点は、その材質のみならず、その板厚の
点でも大きく相違する。すなわち、図示を省略している
が、放熱性を考慮してリードフレーム21は比較的厚く
なっているのに対し、リードフレーム31は加工性を考
慮して薄く仕上げられている。
対するアッセンブリ工程がそれぞれ独立して、しかも並
行して実行される。すなわち、パワーチップ6をパワー
チップ搭載領域23aに搭載した後、アルミワイヤ8を
他の外部リード24,25の一方端と電気的に接続する
(図2)。また、そのアッセンブリ工程と並行して、制
御チップ7を制御チップ搭載領域33aに搭載するとと
もに、外部リード34〜39の一方端と金線9によって
電気的に接続する(図3)。
られたリードフレーム21(図2)と,制御チップ7が
取り付けられた制御チップ7(図3)とを位置合わせし
た後、外装樹脂10をトランスファーモールドによって
一体樹脂成形する(図1)。そして、各外部リード23
〜25,33〜39の他方端を切断してリードフレーム
21,31から切り離す。こうして、SIPタイプの半
導体装置Aが製造される。
性に優れたリードフレーム、つまり熱伝導率が大きな金
属からなり、しかもその板厚が厚いリードフレーム21
にパワーチップ6をアッセンブリしているので、パワー
チップ6で発生した熱を効率よく放熱することができ
る。一方、制御チップ7のためのリードフレーム31に
ついては、加工容易な金属材料で、しかも薄く仕上げて
いるので、リードフレーム31の微細加工が容易であ
る。そのため、リードフレーム31のファイン化が可能
となり、制御チップ7の多ピン化やチップサイズの大型
化に対して柔軟に対応することができる。なお、リード
フレーム21より加工容易な金属材料でリードフレーム
31を構成するだけでも、上記と同様の効果が得られ
る。また、リードフレーム21と同質材料でリードフレ
ーム31を構成する場合でも単にリードフレーム31を
薄くするだけでも同様の効果が得られる。但し、より顕
著な効果を得るためには、上記実施例のごとくより加工
容易な金属材料で、しかも薄く仕上げるのが好適であ
る。
と並行して、制御チップ7のアッセンブリ工程を実行す
ることができるので、半導体装置の製造工期を大幅に短
縮することができる。
導体装置の第2実施例を示す平面図である。この半導体
装置Bは、QFP(=Quad Flat Package)タイプの半導
体装置である。この第2実施例が第1実施例と相違する
点は、パワーチップ搭載領域23aに2個のパワーチッ
プ6,6が搭載されている点と、第1実施例ではすべて
の外部リードが一定方向に伸びているのに対し、第2実
施例では外部リードが四方に伸びている点であり、その
他の構成はほぼ同一である。また、製造方法も以下に説
明するようにほぼ同一である。
6用のリードフレーム21を比較的板厚の厚い銅板より
加工成形するとともに、42アロイの薄板を微細加工し
て制御チップ7用のリードフレーム31を成形する。こ
のため、第1実施例と同様に、放熱性に優れたリードフ
レーム21が得られると同時に、リードフレーム31の
ファイン化を容易に行うことができる。
レーム21のパワーチップ搭載領域23aにパワーチッ
プ6,6を搭載した後、アルミワイヤ8を適当な外部リ
ードと電気的に接続する。また、上記アッセンブリ工程
と並行してリードフレーム31に対してもアッセンブリ
工程を施す。すなわち、リードフレーム31の制御チッ
プ搭載領域33aに制御チップ7を搭載した後、適当な
外部リードに金線9をワイヤボンドする。このように、
第2実施例においても、第1実施例と同様に、両アッセ
ンブリ工程を並行して行うことによって、半導体装置の
製造工期の短縮が可能となっている。
パワーチップ6,6が取り付けられたリードフレーム2
1と,制御チップ7が取り付けられた制御チップ7とを
位置合わせした後、外装樹脂10をトランスファーモー
ルドによって一体樹脂成形し、さらに各外部リードの他
方端を切断してリードフレーム21,31から切り離
す。こうして、QFPタイプの半導体装置Bが製造され
る。
タイプの半導体装置に本発明を適用した例について説明
したが、本発明の適用可能なタイプは上記に限定され
ず、別のタイプ、例えば図5に示すようにDIP(=Dua
l In-line Package)タイプの半導体装置Cにも適用す
ることができる。リードフレーム21及びリードフレー
ム31のピン数やパワーチップの個数は特に限定せず自
由に設定できるものとする。なお、その構成、製造方法
及び効果については、上記実施例とほぼ同様であること
から、同一あるいは相当符号を付してその説明を省略す
る。
導体装置の改良例を示す平面図であり、図7はその断面
図である。この改良例にかかる半導体装置Dでは、パワ
ーチップ搭載領域23aのうちパワーチップ6が搭載さ
れていない領域に絶縁シート41が載置され、さらにそ
の絶縁シート41上にリードフレーム31の制御チップ
搭載領域33a及び残りの外部リードの先端部が搭載さ
れている。そのため、先の実施例、例えば図1の半導体
装置Aに比べて半導体装置のサイズが小さくなってお
り、装置の小型化を図ることができる。
には、例えば半導体装置Cの外部リード23(パワーチ
ップ6と接続された外部リード)を通常の外部リードと
逆の方向に折り曲げ、金属ヒートシンク51に接続した
り(図8)、あるいは図9に示すように通常のリードと
同一方向に折り曲げ、高熱伝導金属基板52に取り付け
てもよい。いずれの場合も、パワーチップ6で発生した
熱を外部リードを介して金属ヒートシンク51や高熱伝
導金属基板52に伝え、放熱することができる。
ば、パワーチップ用外部リード群と、制御用外部リード
群とをそれぞれ設け、しかも前記制御用外部リード群の
板厚を前記パワーチップ用外部リード群より薄く仕上げ
る、あるいは前記制御用外部リード群を前記パワーチッ
プ用外部リード群より加工容易な材料で構成しているの
で、より短い製造工期で製造することができ、放熱性に
優れ、かつ制御用半導体チップの多ピン化やチップサイ
ズの大型化に対応することができる。
ワーチップ搭載領域の一部に載置するとともに、その絶
縁シート上に前記制御チップ搭載領域が位置するよう
に、前記第1及び第2の外部リードが配置される。その
ため、上記効果に加えて半導体装置を小型化することが
できる。
リードに取り付けられ、前記半導体パワーチップで発生
した熱を放熱するための放熱手段をさらに備えているの
で、放熱効率をより向上させることができる。
レームと、その第1のリードフレームより薄い、あるい
はその第1のリードフレームより加工容易な材料で成形
された第2のリードフレームを準備し、半導体パワーチ
ップを前記第1のリードフレームのパワーチップ搭載領
域に搭載した後、前記第1のリードフレームと電気的に
接続するのと並行して、制御用半導体チップを前記第2
のリードフレームの制御チップ搭載領域に搭載した後、
前記第2のリードフレームと電気的に接続するようにし
ているので、より短い製造工期で製造することができ、
放熱性に優れ、かつ制御用半導体チップの多ピン化やチ
ップサイズの大型化に対応することができる。
プ搭載領域のうち前記半導体パワーチップが搭載されて
いない領域上に、絶縁性のシートを載置した後、その絶
縁シート上に制御チップ搭載領域が位置するように、前
記第1及び第2のリードフレームを配置するようにして
いるので、上記効果に加えて半導体装置を小型化するこ
とができる。
第1実施例を示す平面図である。
す平面図である。
す平面図である。
第2実施例を示す平面図である。
他の実施例を示す平面図である。
改良例を示す平面図である。
る。
別の改良例を示す断面図である。
さらに別の改良例を示す断面図である。
図である。
である。
Claims (5)
- 【請求項1】 半導体パワーチップと、前記半導体パワ
ーチップを搭載するためのパワーチップ搭載領域を有す
る第1の外部リードを含むパワーチップ用外部リード群
と、前記半導体パワーチップを制御するための制御用半
導体チップと、前記制御用半導体チップを搭載するため
の制御チップ搭載領域を有する第2の外部リードを含む
制御用外部リード群とを備え、前記パワーチップ搭載領
域に前記半導体パワーチップを搭載するとともに、前記
制御チップ搭載領域に前記制御用半導体チップを搭載
し、さらに前記半導体パワーチップ,前記パワーチップ
用外部リード群,前記制御用半導体チップ及び前記制御
用外部リード群を同一パッケージ内に内蔵したマルチチ
ップ型半導体装置において、 前記制御用外部リード群の板厚が前記パワーチップ用外
部リード群より薄いこと、及び/または前記制御用外部
リード群が前記パワーチップ用外部リード群より加工容
易な材料で構成されたことを特徴とするマルチチップ型
半導体装置。 - 【請求項2】 前記パワーチップ搭載領域の一部に載置
された絶縁シートをさらに備え、 前記絶縁シート上に前記制御チップ搭載領域が位置する
ように、前記第1及び第2の外部リードを配置した請求
項1記載のマルチチップ型半導体装置。 - 【請求項3】 前記第1の外部リードに取り付けられ、
前記半導体パワーチップで発生した熱を放熱するための
放熱手段をさらに備えた請求項1記載のマルチチップ型
半導体装置。 - 【請求項4】 半導体パワーチップと、その半導体パワ
ーチップを制御するための制御用半導体チップとが同一
パッケージ内に内蔵されたマルチチップ型半導体装置の
製造方法において、 (a) 前記半導体パワーチップを搭載するためのパワーチ
ップ搭載領域を有する第1の外部リードを含む第1のリ
ードフレームを用意する工程と、 (b) 前記制御用半導体チップを搭載するための制御チッ
プ搭載領域を有する第2の外部リードを含むとともに、
その厚みが前記第1のリードフレームより薄い、及び/
または前記第1のリードフレームより加工容易な材料で
成形された第2のリードフレームとを用意する工程と、 (c) 前記半導体パワーチップを前記パワーチップ搭載領
域に搭載するとともに、前記第1のリードフレームと電
気的に接続する工程と、 (d) 前記制御用半導体チップを前記制御チップ搭載領域
に搭載するとともに、前記第2のリードフレームと電気
的に接続する工程と、 (e) 前記半導体パワーチップが前記パワーチップ搭載領
域に搭載されるとともに、前記制御用半導体チップが前
記制御チップ搭載領域に搭載された状態で、前記半導体
パワーチップ、前記制御用半導体チップ及び前記第1及
び第2のリードフレームを同一パッケージ内にパッケー
ジする工程とを含むことを特徴とするマルチチップ型半
導体装置の製造方法。 - 【請求項5】 前記工程(e) に先立って、前記パワーチ
ップ搭載領域のうち前記半導体パワーチップが搭載され
ていない領域上に絶縁シートを載置した後、その絶縁シ
ート上に前記制御チップ搭載領域が位置するように、前
記第1及び第2のリードフレームを配置する工程をさら
に備えた請求項4記載のマルチチップ型半導体装置の製
造方法。
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