JP2708320B2 - マルチチップ型半導体装置及びその製造方法 - Google Patents

マルチチップ型半導体装置及びその製造方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、パワートランジスタ
やパワーＭＯＳＦＥＴなどの半導体パワーチップと、そ
の半導体パワーチップを制御するための制御用半導体チ
ップとを同一パッケージ内に内蔵するマルチチップ型半
導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】図１０は従来のマルチチップ型半導体装
置を示す平面図である。また、図１１はその断面図であ
る。このマルチチップ型半導体装置は、以下のようにし
て製造されていた。
【０００３】まず、図１０に示すように、タイバー１か
ら複数の外部リード２〜４がそれぞれ伸びたリードフレ
ーム５を準備する。これらの外部リード２〜４のうち外
部リード２，３の先端部は半導体パワーチップ（以下単
に「パワーチップ」という）６及びそのパワーチップ６
を制御するための制御用半導体チップ（以下単に「制御
チップ」という）７を搭載するための搭載領域２ａ，３
ａとしてそれぞれ機能する。
【０００４】そして、各搭載領域２ａ，３ａにパワーチ
ップ６及び制御チップ７をそれぞれ取り付ける。それに
続いて、外部リード２〜４，パワーチップ６及び制御チ
ップ７をアルミワイヤ８や金線９によって電気的に配線
し、さらに外装樹脂１０をトランスファーモールドによ
って一体樹脂成形する（図１０）。その後、タイバー１
から外部リード２〜４を切り離して図１１のマルチチッ
プ型半導体装置が形成される。なお、図１０及び図１１
において、１１はスルーホールである。
【０００５】
【発明が解決しようとする課題】ところで、上記のよう
にして製造されたマルチチップ型半導体装置では、パワ
ーチップ６を有しているために、そのパワーチップ６で
発生する熱の放熱を考慮する必要がある。そのため、リ
ードフレーム５の材料として熱伝導率が比較的大きな銅
などの金属を採用するとともに、リードフレーム５の厚
みを比較的厚くしていた。
【０００６】しかしながら、リードフレーム５が銅製で
あり、しかもその板厚が厚いために、リードフレーム５
の微細加工が困難になる場合がある。特に、近年、制御
チップ７の機能アップが望まれている為に、制御チップ
７の多ピン化やチップサイズの大型化がすすんでおり、
この要望に応えるにはリードフレーム５のファイン化が
必須条件となるが、リードフレーム５の厚みが増すにつ
れてそのファイン化の実現が難しくなる。
【０００７】逆に、リードフレーム５のファイン化のみ
を考慮してリードフレーム５を薄くすると、放熱効率が
低下してパワーチップ６からの熱によってマルチチップ
型半導体装置が誤動作したり、半導体装置自体が破壊さ
れてしまうことがある。
【０００８】さらに、上記において説明したように、従
来のマルチチップ型半導体装置を製造するためには、２
種類のワイヤボンド工程が必要である。というのも、パ
ワーチップ６は大電力用半導体素子であり、大電力に対
応する必要性からパワーチップ用としてアルミワイヤ８
が採用されている。これに対して、制御チップ７は小さ
くデリケートなため、アルミワイヤボンディング法は不
向きであるため、金線９が採用されている。そのため、
両ワイヤボンディング工程をシリアルに行う必要があ
り、その結果半導体装置の製造効率が低く、製造工期が
長くなっているという問題があった。
【０００９】この発明は上記のような問題点を解消する
ためになされたもので、より短い製造工期で製造するこ
とができ、放熱性に優れ、かつ制御用半導体チップの多
ピン化やチップサイズの大型化に対応することができる
マルチチップ型半導体装置及びその製造方法を提供する
ことを目的とする。
【００１０】
【課題を解決するための手段】請求項１の発明は、半導
体パワーチップと、前記半導体パワーチップを搭載する
ためのパワーチップ搭載領域を有する第１の外部リード
を含むパワーチップ用外部リード群と、前記半導体パワ
ーチップを制御するための制御用半導体チップと、前記
制御用半導体チップを搭載するための制御チップ搭載領
域を有する第２の外部リードを含む制御用外部リード群
とを備え、前記パワーチップ搭載領域に前記半導体パワ
ーチップを搭載するとともに、前記制御チップ搭載領域
に前記制御用半導体チップを搭載し、さらに前記半導体
パワーチップと、前記パワーチップ用外部リード群と、
前記制御用半導体チップと、前記制御用外部リード群と
を同一パッケージ内に内蔵したマルチチップ型半導体装
置であって、上記目的を達成するために、前記制御用外
部リード群の板厚を前記パワーチップ用外部リード群よ
り薄くする、及び／または前記制御用外部リード群を前
記パワーチップ用外部リード群より加工容易な材料で構
成している。
【００１１】請求項２の発明は、前記パワーチップ搭載
領域の一部に載置された絶縁シートをさらに備え、前記
絶縁シート上に前記制御チップ搭載領域が位置するよう
に、前記第１及び第２の外部リードを配置している。
【００１２】請求項３の発明は、前記第１の外部リード
に取り付けられ、前記半導体パワーチップで発生した熱
を放熱するための放熱手段をさらに備えている。
【００１３】請求項４の発明は、半導体パワーチップ
と、その半導体パワーチップを制御するための制御用半
導体チップとが同一パッケージ内に内蔵されたマルチチ
ップ型半導体装置の製造方法であって、上記目的を達成
するために、(a) 前記半導体パワーチップを搭載するた
めのパワーチップ搭載領域を有する第１の外部リードを
含む第１のリードフレームを用意する工程と、(b) 前記
制御用半導体チップを搭載するための制御チップ搭載領
域を有する第２の外部リードを含むとともに、その厚み
が前記第１のリードフレームより薄い、及び／または前
記第１のリードフレームより加工容易な材料で成形され
た第２のリードフレームとを用意する工程と、(c) 前記
半導体パワーチップを前記パワーチップ搭載領域に搭載
するとともに、前記第１のリードフレームと電気的に接
続する工程と、(d) 前記制御用半導体チップを前記制御
チップ搭載領域に搭載するとともに、前記第２のリード
フレームと電気的に接続する工程と、(e) 前記半導体パ
ワーチップが前記パワーチップ搭載領域に搭載されると
ともに、前記制御用半導体チップが前記制御チップ搭載
領域に搭載された状態で、前記半導体パワーチップ、前
記制御用半導体チップ及び前記第１及び第２のリードフ
レームを同一パッケージ内にパッケージする工程とを含
んでいる。
【００１４】請求項５の発明は、前記工程(e) に先立っ
て、前記パワーチップ搭載領域のうち前記半導体パワー
チップが搭載されていない領域上に絶縁シートを載置し
た後、その絶縁シート上に前記制御チップ搭載領域が位
置するように、前記第１及び第２のリードフレームを配
置する工程をさらに備えている。
【００１５】
【作用】請求項１の発明によれば、制御用外部リード群
の板厚がパワーチップ用外部リード群より薄く仕上げら
れる、あるいは前記制御用外部リード群が前記パワーチ
ップ用外部リード群より加工容易な材料で構成されるた
めに、ファイン化が容易となる。
【００１６】請求項２の発明によれば、絶縁シートがパ
ワーチップ搭載領域の一部に載置されるとともに、前記
絶縁シート上に前記制御チップ搭載領域が位置するよう
に、前記第１及び第２の外部リードが配置される。その
ため、半導体装置を小型化することができる。
【００１７】請求項３の発明によれば、前記第１の外部
リードに取り付けられ、前記半導体パワーチップで発生
した熱を放熱するための放熱手段がさらに備えられてい
るので、放熱効率が向上する。
【００１８】請求項４の発明によれば、第２のリードフ
レームが第１のリードフレームより薄く、及び／または
前記第１のリードフレームより加工容易な材料で成形さ
れるので、前記第２のリードフレームのファイン化が容
易となる。
【００１９】請求項５の発明によれば、工程(e) に先立
って、パワーチップ搭載領域のうち半導体パワーチップ
が搭載されていない領域上に、絶縁性のシートが載置さ
れた後、その絶縁シート上に制御チップ搭載領域が位置
するように、前記第１及び第２のリードフレームが配置
される。したがって、半導体装置を小型化することがで
きる。
【００２０】
【実施例】図１はこの発明にかかるマルチチップ型半導
体装置の第１実施例を示す平面図である。この半導体装
置Ａは、ＳＩＰ（=Single In-line Package ）タイプの
半導体装置である。以下、その製造方法を説明しなが
ら、その構造的特徴を説明する。
【００２１】図２及び図３は、第１実施例にかかる半導
体装置の製造方法を示す平面図である。まず、図２に示
すように、熱伝導率が大きい金属、例えば銅よりなるリ
ードフレーム２１を準備する。このリードフレーム２１
のタイバー２２からは、パワーチップ６を搭載するため
のパワーチップ搭載領域２３ａを有する外部リード２３
と、パワーチップ６に外部からの信号を与える及び／ま
たはパワーチップ６からの出力信号を外部に送るための
外部リード２４，２５がそれぞれ伸びている。
【００２２】また、上記リードフレーム２１とは別個
に、銅よりも加工性に優れた金属、例えば４２アロイ
（４２％Ｎｉ−５８％Ｆｅ）製のリードフレーム３１を
準備する。このリードフレーム３１では、タイバー３２
から７本の外部リード３３〜３９が伸びている。これら
の外部リードのうち外部リード３３の先端部が制御チッ
プ７の制御チップ搭載領域３３ａとなっている。なお、
リードフレーム３１の材料として、４２アロイ以外にリ
ン青銅やコバール（商品名：５４％Ｆｅ−２９％Ｎｉ−
１７％Ｃｏ）等を用いてもよい。
【００２３】ところで、これらのリードフレーム２１，
３１が相違する点は、その材質のみならず、その板厚の
点でも大きく相違する。すなわち、図示を省略している
が、放熱性を考慮してリードフレーム２１は比較的厚く
なっているのに対し、リードフレーム３１は加工性を考
慮して薄く仕上げられている。
【００２４】次に、パワーチップ６及び制御チップ７に
対するアッセンブリ工程がそれぞれ独立して、しかも並
行して実行される。すなわち、パワーチップ６をパワー
チップ搭載領域２３ａに搭載した後、アルミワイヤ８を
他の外部リード２４，２５の一方端と電気的に接続する
（図２）。また、そのアッセンブリ工程と並行して、制
御チップ７を制御チップ搭載領域３３ａに搭載するとと
もに、外部リード３４〜３９の一方端と金線９によって
電気的に接続する（図３）。
【００２５】それに続いて、パワーチップ６が取り付け
られたリードフレーム２１（図２）と，制御チップ７が
取り付けられた制御チップ７（図３）とを位置合わせし
た後、外装樹脂１０をトランスファーモールドによって
一体樹脂成形する（図１）。そして、各外部リード２３
〜２５，３３〜３９の他方端を切断してリードフレーム
２１，３１から切り離す。こうして、ＳＩＰタイプの半
導体装置Ａが製造される。
【００２６】以上のように、この実施例によれば、放熱
性に優れたリードフレーム、つまり熱伝導率が大きな金
属からなり、しかもその板厚が厚いリードフレーム２１
にパワーチップ６をアッセンブリしているので、パワー
チップ６で発生した熱を効率よく放熱することができ
る。一方、制御チップ７のためのリードフレーム３１に
ついては、加工容易な金属材料で、しかも薄く仕上げて
いるので、リードフレーム３１の微細加工が容易であ
る。そのため、リードフレーム３１のファイン化が可能
となり、制御チップ７の多ピン化やチップサイズの大型
化に対して柔軟に対応することができる。なお、リード
フレーム２１より加工容易な金属材料でリードフレーム
３１を構成するだけでも、上記と同様の効果が得られ
る。また、リードフレーム２１と同質材料でリードフレ
ーム３１を構成する場合でも単にリードフレーム３１を
薄くするだけでも同様の効果が得られる。但し、より顕
著な効果を得るためには、上記実施例のごとくより加工
容易な金属材料で、しかも薄く仕上げるのが好適であ
る。
【００２７】また、パワーチップ６のアッセンブリ工程
と並行して、制御チップ７のアッセンブリ工程を実行す
ることができるので、半導体装置の製造工期を大幅に短
縮することができる。
【００２８】図４はこの発明にかかるマルチチップ型半
導体装置の第２実施例を示す平面図である。この半導体
装置Ｂは、ＱＦＰ（=Quad Flat Package）タイプの半導
体装置である。この第２実施例が第１実施例と相違する
点は、パワーチップ搭載領域２３ａに２個のパワーチッ
プ６，６が搭載されている点と、第１実施例ではすべて
の外部リードが一定方向に伸びているのに対し、第２実
施例では外部リードが四方に伸びている点であり、その
他の構成はほぼ同一である。また、製造方法も以下に説
明するようにほぼ同一である。
【００２９】まず、第１実施例と同様に、パワーチップ
６用のリードフレーム２１を比較的板厚の厚い銅板より
加工成形するとともに、４２アロイの薄板を微細加工し
て制御チップ７用のリードフレーム３１を成形する。こ
のため、第１実施例と同様に、放熱性に優れたリードフ
レーム２１が得られると同時に、リードフレーム３１の
ファイン化を容易に行うことができる。
【００３０】次に、上記のようにして得られたリードフ
レーム２１のパワーチップ搭載領域２３ａにパワーチッ
プ６，６を搭載した後、アルミワイヤ８を適当な外部リ
ードと電気的に接続する。また、上記アッセンブリ工程
と並行してリードフレーム３１に対してもアッセンブリ
工程を施す。すなわち、リードフレーム３１の制御チッ
プ搭載領域３３ａに制御チップ７を搭載した後、適当な
外部リードに金線９をワイヤボンドする。このように、
第２実施例においても、第１実施例と同様に、両アッセ
ンブリ工程を並行して行うことによって、半導体装置の
製造工期の短縮が可能となっている。
【００３１】これらのアッセンブリ工程が完了すると、
パワーチップ６，６が取り付けられたリードフレーム２
１と，制御チップ７が取り付けられた制御チップ７とを
位置合わせした後、外装樹脂１０をトランスファーモー
ルドによって一体樹脂成形し、さらに各外部リードの他
方端を切断してリードフレーム２１，３１から切り離
す。こうして、ＱＦＰタイプの半導体装置Ｂが製造され
る。
【００３２】なお、上記実施例では、ＳＩＰ及びＱＦＰ
タイプの半導体装置に本発明を適用した例について説明
したが、本発明の適用可能なタイプは上記に限定され
ず、別のタイプ、例えば図５に示すようにＤＩＰ（=Dua
l In-line Package）タイプの半導体装置Ｃにも適用す
ることができる。リードフレーム２１及びリードフレー
ム３１のピン数やパワーチップの個数は特に限定せず自
由に設定できるものとする。なお、その構成、製造方法
及び効果については、上記実施例とほぼ同様であること
から、同一あるいは相当符号を付してその説明を省略す
る。
【００３３】図６はこの発明にかかるマルチチップ型半
導体装置の改良例を示す平面図であり、図７はその断面
図である。この改良例にかかる半導体装置Ｄでは、パワ
ーチップ搭載領域２３ａのうちパワーチップ６が搭載さ
れていない領域に絶縁シート４１が載置され、さらにそ
の絶縁シート４１上にリードフレーム３１の制御チップ
搭載領域３３ａ及び残りの外部リードの先端部が搭載さ
れている。そのため、先の実施例、例えば図１の半導体
装置Ａに比べて半導体装置のサイズが小さくなってお
り、装置の小型化を図ることができる。
【００３４】また、半導体装置の放熱性をさらに高める
には、例えば半導体装置Ｃの外部リード２３（パワーチ
ップ６と接続された外部リード）を通常の外部リードと
逆の方向に折り曲げ、金属ヒートシンク５１に接続した
り（図８）、あるいは図９に示すように通常のリードと
同一方向に折り曲げ、高熱伝導金属基板５２に取り付け
てもよい。いずれの場合も、パワーチップ６で発生した
熱を外部リードを介して金属ヒートシンク５１や高熱伝
導金属基板５２に伝え、放熱することができる。
【００３５】
【発明の効果】以上のように、請求項１の発明によれ
ば、パワーチップ用外部リード群と、制御用外部リード
群とをそれぞれ設け、しかも前記制御用外部リード群の
板厚を前記パワーチップ用外部リード群より薄く仕上げ
る、あるいは前記制御用外部リード群を前記パワーチッ
プ用外部リード群より加工容易な材料で構成しているの
で、より短い製造工期で製造することができ、放熱性に
優れ、かつ制御用半導体チップの多ピン化やチップサイ
ズの大型化に対応することができる。
【００３６】請求項２の発明によれば、絶縁シートをパ
ワーチップ搭載領域の一部に載置するとともに、その絶
縁シート上に前記制御チップ搭載領域が位置するよう
に、前記第１及び第２の外部リードが配置される。その
ため、上記効果に加えて半導体装置を小型化することが
できる。
【００３７】請求項３の発明によれば、前記第１の外部
リードに取り付けられ、前記半導体パワーチップで発生
した熱を放熱するための放熱手段をさらに備えているの
で、放熱効率をより向上させることができる。
【００３８】請求項４の発明によれば、第１のリードフ
レームと、その第１のリードフレームより薄い、あるい
はその第１のリードフレームより加工容易な材料で成形
された第２のリードフレームを準備し、半導体パワーチ
ップを前記第１のリードフレームのパワーチップ搭載領
域に搭載した後、前記第１のリードフレームと電気的に
接続するのと並行して、制御用半導体チップを前記第２
のリードフレームの制御チップ搭載領域に搭載した後、
前記第２のリードフレームと電気的に接続するようにし
ているので、より短い製造工期で製造することができ、
放熱性に優れ、かつ制御用半導体チップの多ピン化やチ
ップサイズの大型化に対応することができる。
【００３９】請求項５の発明によれば、前記パワーチッ
プ搭載領域のうち前記半導体パワーチップが搭載されて
いない領域上に、絶縁性のシートを載置した後、その絶
縁シート上に制御チップ搭載領域が位置するように、前
記第１及び第２のリードフレームを配置するようにして
いるので、上記効果に加えて半導体装置を小型化するこ
とができる。
【図面の簡単な説明】
【図１】この発明にかかるマルチチップ型半導体装置の
第１実施例を示す平面図である。
【図２】第１実施例にかかる半導体装置の製造方法を示
す平面図である。
【図３】第１実施例にかかる半導体装置の製造方法を示
す平面図である。
【図４】この発明にかかるマルチチップ型半導体装置の
第２実施例を示す平面図である。
【図５】この発明にかかるマルチチップ型半導体装置の
他の実施例を示す平面図である。
【図６】この発明にかかるマルチチップ型半導体装置の
改良例を示す平面図である。
【図７】図６のマルチチップ型半導体装置の断面図であ
る。
【図８】この発明にかかるマルチチップ型半導体装置の
別の改良例を示す断面図である。
【図９】この発明にかかるマルチチップ型半導体装置の
さらに別の改良例を示す断面図である。
【図１０】従来のマルチチップ型半導体装置を示す平面
図である。
【図１１】図１０のマルチチップ型半導体装置の断面図
である。
【符号の説明】
６ 半導体パワーチップ ７ 制御用半導体チップ ２１，３１ リードフレーム ２３ａ パワーチップ搭載領域 ２３〜２５，３３〜３９ 外部リード ３３ａ 制御チップ搭載領域 ４１ 絶縁シート ５１ 金属ヒートシンク ５２ 高熱伝導金属基板

Claims (5)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体パワーチップと、前記半導体パワ
    ーチップを搭載するためのパワーチップ搭載領域を有す
    る第１の外部リードを含むパワーチップ用外部リード群
    と、前記半導体パワーチップを制御するための制御用半
    導体チップと、前記制御用半導体チップを搭載するため
    の制御チップ搭載領域を有する第２の外部リードを含む
    制御用外部リード群とを備え、前記パワーチップ搭載領
    域に前記半導体パワーチップを搭載するとともに、前記
    制御チップ搭載領域に前記制御用半導体チップを搭載
    し、さらに前記半導体パワーチップ，前記パワーチップ
    用外部リード群，前記制御用半導体チップ及び前記制御
    用外部リード群を同一パッケージ内に内蔵したマルチチ
    ップ型半導体装置において、 前記制御用外部リード群の板厚が前記パワーチップ用外
    部リード群より薄いこと、及び／または前記制御用外部
    リード群が前記パワーチップ用外部リード群より加工容
    易な材料で構成されたことを特徴とするマルチチップ型
    半導体装置。
  2. 【請求項２】 前記パワーチップ搭載領域の一部に載置
    された絶縁シートをさらに備え、 前記絶縁シート上に前記制御チップ搭載領域が位置する
    ように、前記第１及び第２の外部リードを配置した請求
    項１記載のマルチチップ型半導体装置。
  3. 【請求項３】 前記第１の外部リードに取り付けられ、
    前記半導体パワーチップで発生した熱を放熱するための
    放熱手段をさらに備えた請求項１記載のマルチチップ型
    半導体装置。
  4. 【請求項４】 半導体パワーチップと、その半導体パワ
    ーチップを制御するための制御用半導体チップとが同一
    パッケージ内に内蔵されたマルチチップ型半導体装置の
    製造方法において、 (a) 前記半導体パワーチップを搭載するためのパワーチ
    ップ搭載領域を有する第１の外部リードを含む第１のリ
    ードフレームを用意する工程と、 (b) 前記制御用半導体チップを搭載するための制御チッ
    プ搭載領域を有する第２の外部リードを含むとともに、
    その厚みが前記第１のリードフレームより薄い、及び／
    または前記第１のリードフレームより加工容易な材料で
    成形された第２のリードフレームとを用意する工程と、 (c) 前記半導体パワーチップを前記パワーチップ搭載領
    域に搭載するとともに、前記第１のリードフレームと電
    気的に接続する工程と、 (d) 前記制御用半導体チップを前記制御チップ搭載領域
    に搭載するとともに、前記第２のリードフレームと電気
    的に接続する工程と、 (e) 前記半導体パワーチップが前記パワーチップ搭載領
    域に搭載されるとともに、前記制御用半導体チップが前
    記制御チップ搭載領域に搭載された状態で、前記半導体
    パワーチップ、前記制御用半導体チップ及び前記第１及
    び第２のリードフレームを同一パッケージ内にパッケー
    ジする工程とを含むことを特徴とするマルチチップ型半
    導体装置の製造方法。
  5. 【請求項５】 前記工程(e) に先立って、前記パワーチ
    ップ搭載領域のうち前記半導体パワーチップが搭載され
    ていない領域上に絶縁シートを載置した後、その絶縁シ
    ート上に前記制御チップ搭載領域が位置するように、前
    記第１及び第２のリードフレームを配置する工程をさら
    に備えた請求項４記載のマルチチップ型半導体装置の製
    造方法。
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Families Citing this family (66)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2708320B2 (ja) * 1992-04-17 1998-02-04 三菱電機株式会社 マルチチップ型半導体装置及びその製造方法
KR940016724A (ko) * 1992-12-03 1994-07-23 빈센트 비. 인그라시아 표면 실장형 집적 회로 파워 패키지용 리드 프레임 어셈블리
JP3157362B2 (ja) * 1993-09-03 2001-04-16 株式会社東芝 半導体装置
JP3352840B2 (ja) * 1994-03-14 2002-12-03 株式会社東芝 逆並列接続型双方向性半導体スイッチ
DE4419005A1 (de) * 1994-05-31 1995-12-07 Hella Kg Hueck & Co Elektronischer Lastschalter für Kraftfahrzeuge
EP0696818B1 (de) * 1994-08-12 2004-07-07 Infineon Technologies AG Halbleiterbauelement mit isolierendem Gehäuse
US5504370A (en) * 1994-09-15 1996-04-02 National Semiconductor Corporation Electronic system circuit package directly supporting components on isolated subsegments
US5491360A (en) * 1994-12-28 1996-02-13 National Semiconductor Corporation Electronic package for isolated circuits
US5530284A (en) * 1995-03-06 1996-06-25 Motorola, Inc. Semiconductor leadframe structure compatible with differing bond wire materials
DE19513619C1 (de) * 1995-04-10 1996-09-19 Siemens Ag Anordnung von Leistungs- und Kontrollhalbleiterelementen zur Temperaturüberwachung
JP3907743B2 (ja) * 1995-05-11 2007-04-18 ローム株式会社 半導体装置
JP3299421B2 (ja) * 1995-10-03 2002-07-08 三菱電機株式会社 電力用半導体装置の製造方法およびリードフレーム
US6066890A (en) * 1995-11-13 2000-05-23 Siliconix Incorporated Separate circuit devices in an intra-package configuration and assembly techniques
JP3516789B2 (ja) * 1995-11-15 2004-04-05 三菱電機株式会社 半導体パワーモジュール
US5940686A (en) * 1996-04-12 1999-08-17 Conexant Systems, Inc. Method for manufacturing multi-chip modules utilizing direct lead attach
US5814884C1 (en) 1996-10-24 2002-01-29 Int Rectifier Corp Commonly housed diverse semiconductor die
US5939775A (en) * 1996-11-05 1999-08-17 Gcb Technologies, Llc Leadframe structure and process for packaging intergrated circuits
WO1998024128A1 (fr) * 1996-11-28 1998-06-04 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteur
WO1998024122A1 (fr) * 1996-11-28 1998-06-04 Mitsubishi Denki Kabushiki Kaisha Dispositif a semi-conducteur
KR100222030B1 (ko) * 1996-12-20 1999-10-01 김덕중 반도체모듈패키지
JP2967752B2 (ja) * 1997-03-12 1999-10-25 三菱電機株式会社 リードフレーム先端配置設計方法
JPH1166126A (ja) * 1997-08-20 1999-03-09 Mitsubishi Electric Corp リードフレーム先端配置設計方法
US6184585B1 (en) * 1997-11-13 2001-02-06 International Rectifier Corp. Co-packaged MOS-gated device and control integrated circuit
DE19808193B4 (de) * 1998-02-27 2007-11-08 Robert Bosch Gmbh Leadframevorrichtung und entsprechendes Herstellungsverfahren
GB2338827B (en) * 1998-06-27 2002-12-31 Motorola Gmbh Electronic package assembly
US6388319B1 (en) * 1999-05-25 2002-05-14 International Rectifier Corporation Three commonly housed diverse semiconductor dice
WO2001003184A1 (en) * 1999-07-02 2001-01-11 Rohm Co., Ltd. Electronic part
KR100342589B1 (ko) * 1999-10-01 2002-07-04 김덕중 반도체 전력 모듈 및 그 제조 방법
JP4037589B2 (ja) * 2000-03-07 2008-01-23 三菱電機株式会社 樹脂封止形電力用半導体装置
US6465875B2 (en) * 2000-03-27 2002-10-15 International Rectifier Corporation Semiconductor device package with plural pad lead frame
US6469907B1 (en) 2000-10-23 2002-10-22 Team Pacific, Corporation Packaging for power and other circuitry
KR100403608B1 (ko) * 2000-11-10 2003-11-01 페어차일드코리아반도체 주식회사 스택구조의 인텔리젠트 파워 모듈 패키지 및 그 제조방법
US6798044B2 (en) * 2000-12-04 2004-09-28 Fairchild Semiconductor Corporation Flip chip in leaded molded package with two dies
US6433424B1 (en) * 2000-12-14 2002-08-13 International Rectifier Corporation Semiconductor device package and lead frame with die overhanging lead frame pad
US6593622B2 (en) * 2001-05-02 2003-07-15 International Rectifier Corporation Power mosfet with integrated drivers in a common package
JP3875126B2 (ja) * 2002-03-22 2007-01-31 シャープ株式会社 半導体装置及びその製造方法
US6946740B2 (en) * 2002-07-15 2005-09-20 International Rectifier Corporation High power MCM package
CN100490140C (zh) * 2003-07-15 2009-05-20 飞思卡尔半导体公司 双规引线框
JP4100332B2 (ja) * 2003-11-12 2008-06-11 株式会社デンソー 電子装置およびその製造方法
TW200631154A (en) * 2004-11-03 2006-09-01 Koninkl Philips Electronics Nv Inner bridges for chip-to-chip interconnections in a multi-chip IC package
US8022522B1 (en) 2005-04-01 2011-09-20 Marvell International Ltd. Semiconductor package
US7230333B2 (en) 2005-04-21 2007-06-12 International Rectifier Corporation Semiconductor package
JP4459883B2 (ja) * 2005-04-28 2010-04-28 三菱電機株式会社 半導体装置
WO2007012911A1 (en) * 2005-07-28 2007-02-01 Infineon Technologies Ag Semiconductor module for a switched-mode power supply and method for its assembly
US7868432B2 (en) * 2006-02-13 2011-01-11 Fairchild Semiconductor Corporation Multi-chip module for battery power control
JP5291864B2 (ja) * 2006-02-21 2013-09-18 ルネサスエレクトロニクス株式会社 Ｄｃ／ｄｃコンバータ用半導体装置の製造方法およびｄｃ／ｄｃコンバータ用半導体装置
JP4595835B2 (ja) 2006-03-07 2010-12-08 株式会社日立製作所 鉛フリーはんだを用いたリード付き電子部品
US8120161B2 (en) * 2007-04-10 2012-02-21 Infineon Technologies Ag Semiconductor module including semiconductor chips coupled to external contact elements
US20090051019A1 (en) * 2007-08-20 2009-02-26 Chih-Feng Huang Multi-chip module package
KR101448849B1 (ko) * 2007-11-16 2014-10-14 페어차일드코리아반도체 주식회사 전력 모듈 및 그 제조 방법
CN101458366B (zh) * 2007-12-13 2010-12-01 旭丽电子(广州)有限公司 光耦合器导线架料带
JP4937951B2 (ja) * 2008-03-25 2012-05-23 三菱電機株式会社 電力用半導体装置およびその製造方法
US8947117B2 (en) 2009-11-05 2015-02-03 Rohm Co., Ltd. Signal transmission circuit device, semiconductor device, method and apparatus for inspecting semiconductor device, signal transmission device, and motor drive apparatus using signal transmission device
JP4985810B2 (ja) * 2010-03-23 2012-07-25 サンケン電気株式会社 半導体装置
JP4985809B2 (ja) 2010-03-23 2012-07-25 サンケン電気株式会社 半導体装置
CN102473700B (zh) * 2010-06-11 2015-05-20 松下电器产业株式会社 树脂封装型半导体装置及其制造方法
CN102339818B (zh) * 2010-07-15 2014-04-30 台达电子工业股份有限公司 功率模块及其制造方法
JP2012182250A (ja) * 2011-02-28 2012-09-20 Sanken Electric Co Ltd 半導体装置
JP5412559B2 (ja) * 2012-06-15 2014-02-12 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
DE102012216949B4 (de) * 2012-09-21 2023-05-04 Vitesco Technologies GmbH Bauelementträger, elektrotechnische Baueinheit mit Bauelementträger und Verfahren zur Herstellung eines Bauelementträgers
US20140210061A1 (en) * 2013-01-28 2014-07-31 Infineon Technologies Austria Ag Chip arrangement and chip package
CN107112317B (zh) * 2014-12-24 2019-07-05 日本精工株式会社 功率半导体模块以及使用其的电动助力转向装置
DE102016208431A1 (de) * 2016-05-17 2017-11-23 Osram Opto Semiconductors Gmbh Anordnung mit einem elektrischen Bauteil
DE102016112289B4 (de) 2016-07-05 2020-07-30 Danfoss Silicon Power Gmbh Leiterrahmen und Verfahren zur Herstellung desselben
JP2018018952A (ja) * 2016-07-28 2018-02-01 三菱電機株式会社 半導体装置
CN110660786B (zh) * 2019-08-21 2024-02-27 深圳市晶导电子有限公司 Led驱动电源的集成电路及其制造方法及led驱动电源

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5049527A (en) * 1985-06-25 1991-09-17 Hewlett-Packard Company Optical isolator
US4633582A (en) * 1985-08-14 1987-01-06 General Instrument Corporation Method for assembling an optoisolator and leadframe therefor
US4794431A (en) * 1986-04-21 1988-12-27 International Rectifier Corporation Package for photoactivated semiconductor device
JPH01137660A (ja) * 1987-11-25 1989-05-30 Hitachi Ltd 半導体装置
US5001545A (en) * 1988-09-09 1991-03-19 Motorola, Inc. Formed top contact for non-flat semiconductor devices
JPH0671061B2 (ja) * 1989-05-22 1994-09-07 株式会社東芝 樹脂封止型半導体装置
JPH0350758A (ja) * 1989-07-18 1991-03-05 Toshiba Corp 樹脂封止型半導体装置
US5147815A (en) * 1990-05-14 1992-09-15 Motorola, Inc. Method for fabricating a multichip semiconductor device having two interdigitated leadframes
JP2708320B2 (ja) * 1992-04-17 1998-02-04 三菱電機株式会社 マルチチップ型半導体装置及びその製造方法

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