KR100222030B1 - 반도체모듈패키지 - Google Patents

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Abstract

본 발명은 반도체모듈패키지에 관한 것으로서, 특히 방열판; 상기 방열판에 부착된 복수의 반도체모듈패키지들; 상기 복수의 반도체모듈패키지들 상부에 형성된 PCB 기판; 및 상기 PCB 기판에 부착되고, 상기 복수의 반도체모듈패키지들은 외부리드부들과 전기적으로 연결된 외부단자들을 구비하고, 상기 복수의 반도체모듈 서로 전기적으로 분리된 복수의 리드프레임들; 상기 각각의 리드프레임에 부착되고, 상호간 또는 상기 리드프레임의 리드부와 전기적으로 연결된 적어도 하나 이상의 반도체소자; 및 상기 적어도 하나 이상의 반도체소자가 부착된 리드프레임들의 외부리드부를 제외한 나머지 부분을, 전기적 절연을 위해 몰딩하는 에폭시를 구비하는 것을 특징으로 한다.

Description

반도체모듈패키지
본 발명은 반도체모듈패키지에 관한 것으로서, 특히 복수의 리드프레임들 각각에 하나 이상의 반도체소자들이 부착된 반도체모듈패키지에 관한 것이다.
반도체모듈패키지란 여러개의 스위칭소자를 하나의 패키지로 모은 것을 말한다. 다이오드, SCR, 파워트랜지스터(BJT), IGBT, 모스펫 등의 스위칭소자가 1개, 2개, 4개, 6개 등 다양하게 실장된 것이 있고, 경우에 따라서는 서로 다른 종류의 스위칭소자가 한 패키지에 실장될 수도 있다. 또한 내부에 여러개의 칩이 병렬연결될 수도 있어 그 종류가 매우 다양하다고 할 수 있겠다. 그러나 다양한 모듈패키지가 공통적으로 갖추어야 하는 특성은 대략 세가지로 요약할 수 있다. 내부결선과 외부단자와의 연결, 내부칩간 및 외부와의 절연, 좋은 방열특성이 그것이다.
현재 많이 쓰이고 있는 반도체모듈패키지의 간단한 구조가 제1도 및 제2도에 도시되어 있다. 그 기본적인 구조는 알루미나 PCB 기판(20a)위에 칩(30)과 외부연결단자(40)를 실장하고 실리콘겔(60)과 에폭시(70) 몰딩에 의해 형성된다. 제1도 및 제2도의 차이는 작은 알루미나 PCB 기판(20a)를 두꺼운 방열판(10a) 위에 붙여 열저항을 줄여 외부방열판(10a)에 붙이는 것과 큰 알루미나 PCB 기판(20a)를 직접 외부방열판(10a)에 붙이는 것이다.
이 방법들은 복잡한 제조공정으로 인하여 원가가 비싸질 수밖에 없으며, 제조공정을 자동화해도 설비가 복잡해질 것이고 무엇보다도 값비싼 원자재로 인해 원가를 낮추기는 어려운 구조인 것이다.
본 발명의 목적은 이와 같은 종래 기술의 문제점을 해결하기 위하여, 반도체모듈패키지 제조에 있어서, 기존의 반도체모듈패키지와는 다른 개념으로서, 종래의 단품 스위칭소자패키지 제조 공정을 이용한 새로운 구조를 제안하여, 그 제조에 있어 공정의 단순화 및 원가절감을 도모할 수 있는 반도체패키지모듈을 제공하는데 있다.
상기 목적을 달성하기 위하여, 본 발명의 제1장치는 서로 전기적으로 분리된 복수의 리드프레임들; 상기 각각의 리드프레임에 부착되고, 상호간 또는 상기 리드프레임의 리드부와 전기적으로 연결된 적어도 하나 이상의 반도체소자; 및 상기 적어도 하나 이상의 반도체소자가 부착된 리드프레임들의 외부리드부를 제외한 나머지 부분을, 전기적 절연을 위해 몰딩하는 몰딩물질을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 제2장치는 제1리드프레임; 상기 제1리드프레임에 부착되고, 상호간 또는 상기 제1리드프레임의 리드부와 전기적으로 연결된 복수의 반도체소자들; 서로 전기적으로 분리된 복수의 제2리드프레임들; 상기 각각의 제2리드프레임에 부착되고, 상호간 또는 상기 제2리드프레임의 리드부와 전기적으로 연결된 적어도 하나 이상의 반도체소자; 및 상기 복수의 반도체소자들이 부착된 제1리드프레임 및 상기 적어도 하나 이상의 반도체소자가 부착된 제2리드프레임들의 외부리드부를 제외한 나머지 부분을, 전기적 절연을 위해 몰딩하는 몰딩물질을 구비하는 것을 특징으로 한다.
상기 목적을 달성하기 위하여, 본 발명의 제3장치는 방열판; 상기 방열판에 부착된 복수의 반도체모듈패키지들; 상기 복수의 반도체모듈패키지들 상부에 형성된 기판; 및 상기 기판에 부착되고, 상기 복수의 반도체모듈패키지들의 외부리드부들과 전기적으로 연결된 외부단자들을 구비하는 것을 특징으로 한다.
제1도는 종래기술에 의한 반도체모듈패키지의 일예를 나타낸 도면.
제2도는 종래기술에 의한 반도체모듈패키지의 다른예를 나타낸 도면.
제3도는 본 발명에 의한 반도체모듈패키지의 일실시예를 나타낸 도면.
제4도는 제4도의 측면도.
제5도는 본 발명에 의한 반도체모듈패키지의 다른 실시예를 나타낸 도면.
제6도는 제5도의 측면도.
제7도는 본 발명에 의한 반도체모듈패키지의 또다른 실시예를 나타낸 도면.
제8도는 제7도의 A-A 단면도에 PCB, 볼트, 및 외부단자가 부가된 도면.
* 도면의 주요부분에 대한 부호의 설명
10,10a : 방열판 20,20a : PCB 기판
21 : 리드프레임 30 : 스위칭소자
31 : IGBT 32 : 다이오드
40,41 : 외부단자 50 : 플라스틱외벽
60 : 실리콘겔 61,70 : 에폭시
이하, 첨부도면을 참조하여 본 발명을 보다 상세히 설명하고자 한다.
제3도 및 제4도에 본 발명의 일실시예로서, 모듈 형태로 가장 많이 이용되는 IGBT(31) 및 다이오드(32)의 2세트 모듈을 도시하였다. 여기서 IGBT(31) 단독으로 리드프레임(21)에 부착될 수도 있다.
본 발명의 핵심은 모듈패키지를 기존의 단품 스위칭소자의 패키지와 같은 공정으로 제조하는 것이다. 즉 종래 기술과 같이 칩(30)과 외부단자(40)가 부착된 알루미나 PCB(20a)상에 실리콘 겔(60) 및 에폭시(70) 몰딩을 하는 대신, 칩(31)(32)이 부착된 리드프레임(21)을 EMC(Epoxy Molding Compound)만으로 몰딩하게 된다. 이 경우 전술한 모듈패키지의 세가지 특성을 어떻게 만족시키느냐가 문제가 될 수 있다.
첫째, 절연문제는 리드프레임(21)을 필요한 개수만큼 분리하고 풀 몰딩 패키지(full molding package)를 형성함으로써 해결한다. EMC의 절연 내압은 기존의 풀 몰딩 패키지에서 충분히 증명되어 있고 분리된 리드프레임(21)의 절연 또한 EMC로 이루어진다.
둘째, 칩(31)(32) 간의 전기적 연결은 본딩 와이어로 하고 외부와의 전기적 연결은 리드프레임(21)을 이용한다. 이는 기존의 제조공정으로 충분히 진행될 수 있는 결선방법이다.
셋째, 방열특성은 리드프레임(21)의 크기를 적당히 크게하여 해결한다. 절연을 위한 EMC가 리드프레임(21)과 방열판(10) 사이에 존재함에도 불구하고, 기존의 모듈패키지에 비해 상대적으로 두꺼운 리드프레임(21)상에 칩(31)(32)이 탑재됨으로 인해서, 모듈패키지의 열특성이 크게 나빠지지는 않는다. 이것은 기존의 풀몰딩패키지에서 충분히 증명되었다고 볼 수 있다.
제3도 및 제4도에는 2세트 모듈에 대한 실시예만 있지만 비슷한 개념을 3세트 이상의 모듈에도 적용할 수 있다.
제5도 및 제6도에는 6세트 모듈에 대한 실시예가 도시되어 있다. 이 경우에는 상부에 있는 하나의 리드프레임(21)에 스위칭 소자 칩(31)(32) 3세트가 부착되어 있고, 하부의 3개의 리드프레임(21) 각각에 1세트가 부착되어 있다. 상부에 있는 3세트의 스위칭 소자 칩(31)(32)의 밑면(IGBT의 콜렉터나 모스펫의 드레인)이 리드프레임(21)에 접촉되어 있으며, 하부의 스위칭 소자 칩(31)(32)의 에미터나 소스가 하나의 외부단자(41)에 연결되어있다.
제5도 및 제6도의 6세트 모듈은 공정의 복잡함으로 인하여 수율이 낮을 것으로 예측되며, 제7도 및 제8도와 같이 만들 경우 원가나 유용성 면에서 훨씬 유리할 것이다. 제7도의 6세트 모듈은 제3도의 2세트 모듈 3개를 보통의 에폭시나 페놀 PCB(20) 아래에 조립하여 만든 것이다.
즉, 주로 구리(Cu) 소재로 이루어진 방열판(10) 상에 IGBT(31)와 다이오드(32)와 같은 복수의 반도체 소자 및 리드프레임(21)이 여러조씩(도면에서는 두개의 리드프레임이 3세트) 구비된 복수의 반도체모듈패키지들이 부착되고, 상기 반도체모듈패키지들 상부에 PCB 기판(20)이 부착된다.
상기 반도체모듈패키지들의 외부리드부들은 외부단자(41)와 전기적으로 연결되고, 상기 외부리드부를 제외한 나머지 부분은 에폭시(61)가 전기적 절연을 위해 몰딩된다. 물론 복수의 패키지 모듈은 제5도 및 제6도에서 도시된 형태의 리드프레임(21)이 구비될 수 있다.
이렇게 하면 원하는 위치에 외부단자(41)들을 위치시킬 수 있어 기존 6세트 모듈을 대체하기 쉽고, 무엇보다 최근들어 중소용량 인버터에 폭넓게 쓰이고 있는 IPM(intelligent power module)을 저가에 구현할 수도 있다. 또한 일반적인 PCB를 사용함으로써 알루미나 기판보다 다양한 기능을 갖는 IPM을 구성할 수 있다. 이 개념은 1세트 모듈을 여러개 병렬로 연결하는 경우에도 적용할 수 있다. 즉 여러개의 단품 풀 몰딩 패키지(full molding package)를 제7도 및 제8도와 같이 조립하면 된다.
본 발명은 반도체모듈패키지에 있어서, 기존의 반도체모듈패키지와는 다른 개념으로서, 종래의 단품 스위칭소자패키지 제조 공정을 이용한 새로운 구조를 제안하여, 그 제조에 있어 공정의 단순화 및 원가절감을 도모할 수 있도록 하였다.

Claims (4)

  1. 방열판; 상기 방열판에 부착된 복수의 반도체모듈패키지들; 상기 복수의 반도체모듈패키지들 상부에 형성된 PCB 기판; 및 상기 PCB 기판에 부착되고, 상기 복수의 반도체모듈패키지들의 외부리드부들과 전기적으로 연결된 외부단자들을 구비하는 것을 특징으로 하는 반도체모듈패키지.
  2. 제1항에 있어서, 상기 복수의 반도체모듈패키지들은 각각, 리드프레임; 상기 리드프레임에 부착되고, 상호간 또는 상기 리드프레임의 리드부와 전기적으로 연결된 적어도 하나 이상의 반도체소자; 및 상기 적어도 하나 이상의 반도체소자가 부착된 리드프레임의 외부리드부를 제외한 나머지 부분을, 전기적 절연을 위해 몰딩하는 에폭시를 구비하는 것을 특징으로 하는 반도체모듈패키지.
  3. 제1항에 있어서, 상기 복수의 반도체모듈패키지들은 각각, 서로 전기적으로 분리된 다수의 리드프레임들; 상기 각각의 리드프레임에 부착되고, 상호간 또는 상기 리드프레임의 리드부와 전기적으로 연결된 적어도 하나 이상의 반도체소자; 및 상기 적어도 하나 이상의 반도체소자가 부착된 리드프레임들의 외부리드부를 제외한 나머지 부분을, 전기적 절연을 위해 몰딩하는 에폭시를 구비하는 것을 특징으로 하는 반도체모듈패키지.
  4. 제1항에 있어서, 상기 복수의 반도체모듈패키지들은 각각, 제1리드프레임; 상기 제1리드프레임에 부착되고, 상호간 또는 상기 제1리드프레임의 리드부와 전기적으로 연결된 복수의 반도체소자들; 서로 전기적으로 분리된 복수의 제2리드프레임들; 상기 각각의 제2리드프레임에 부착되고, 상호간 또는 상기 제2리드프레임의 리드부와 전기적으로 연결된 적어도 하나 이상의 반도체소자; 및 상기 복수의 반도체소자들이 부착된 제1리드프레임 및 상기 적어도 하나 이상의 반도체소자가 부착된 제2리드프레임들의 외부리드부를 제외한 나머지 부분을, 전기적 절연을 위해 몰딩하는 에폭시를 굽하는 것을 특징으로 하는 반도체모듈패키지.
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* Cited by examiner, † Cited by third party
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