JP3875126B2 - 半導体装置及びその製造方法 - Google Patents
半導体装置及びその製造方法 Download PDFInfo
- Publication number
- JP3875126B2 JP3875126B2 JP2002081083A JP2002081083A JP3875126B2 JP 3875126 B2 JP3875126 B2 JP 3875126B2 JP 2002081083 A JP2002081083 A JP 2002081083A JP 2002081083 A JP2002081083 A JP 2002081083A JP 3875126 B2 JP3875126 B2 JP 3875126B2
- Authority
- JP
- Japan
- Prior art keywords
- lead
- semiconductor device
- connecting portion
- semiconductor element
- mounting piece
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
Images
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L23/00—Details of semiconductor or other solid state devices
- H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
- H01L23/488—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor consisting of soldered or bonded constructions
- H01L23/495—Lead-frames or other flat leads
- H01L23/49541—Geometry of the lead-frame
- H01L23/49562—Geometry of the lead-frame for devices being provided for in H01L29/00
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/93—Batch processes
- H01L24/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L24/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/02—Bonding areas; Manufacturing methods related thereto
- H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
- H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
- H01L2224/0554—External layer
- H01L2224/05599—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
- H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
- H01L2224/45001—Core members of the connector
- H01L2224/45099—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/4805—Shape
- H01L2224/4809—Loop shape
- H01L2224/48091—Arched
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
- H01L2224/481—Disposition
- H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
- H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
- H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
- H01L2224/48257—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a die pad of the item
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L2224/42—Wire connectors; Manufacturing methods related thereto
- H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L2224/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
- H01L2224/491—Disposition
- H01L2224/4912—Layout
- H01L2224/49171—Fan-out arrangements
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
- H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
- H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
- H01L2224/85399—Material
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
- H01L2224/93—Batch processes
- H01L2224/95—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips
- H01L2224/97—Batch processes at chip-level, i.e. with connecting carried out on a plurality of singulated devices, i.e. on diced chips the devices being connected to a common substrate, e.g. interposer, said common substrate being separable into individual assemblies after connecting
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
- H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
- H01L24/42—Wire connectors; Manufacturing methods related thereto
- H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
- H01L24/49—Structure, shape, material or disposition of the wire connectors after the connecting process of a plurality of wire connectors
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/0001—Technical content checked by a classifier
- H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01005—Boron [B]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01006—Carbon [C]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01033—Arsenic [As]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/01—Chemical elements
- H01L2924/01082—Lead [Pb]
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
- H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
- H01L2924/181—Encapsulation
Description
【発明の属する技術分野】
本発明は、半導体装置及びその製造方法に関し、特に搭載される基板の回路配線パターンに柔軟に対応する半導体装置及びその製造方法に関するものである。
【0002】
【従来の技術】
図4は、従来の代表的な半導体装置を示す平面図である。この半導体装置は、半導体素子1と、この半導体素子1を搭載する載置片2及び4本の外部接続用のリード端子3,4,5,6とからなるリードフレーム7とを備えており、載置片2は、リード端子4にて接続・支持され、載置片2とリード端子3,4,5,6の一部とが封止樹脂8によって封止されたものである。
【0003】
また、リードフレーム7においては、リード端子3,4,5,6の中程がタイバー部11にて相互に連結されるとともに、一端が横枠9に接続・支持されており、複数のリードフレーム7がこの横枠9に並置されている。さらに、リードフレーム7において、載置片2がもう一方の横枠10に接続・支持されるとともに、リード端子4を介して前記横枠9に接続・支持されており、複数のリードフレーム7がこの横枠10に並置されている。
【0004】
図4(b)も、従来の半導体装置を示す平面図であるが、載置片2が上記とは別のリード端子5を介して横枠9に接続・支持されている点において、図4(a)に示すものと異なっている。
【0005】
次に、上記した従来の半導体装置の製造方法について、図5及び図6を参照しながら説明する。
【0006】
まず、図5に示すように、図4(a)のリードフレーム7の載置片2に、半導体素子1をダイボンドする。
【0007】
次いで、この半導体素子1とリード端子3,5,6及び載置片2とにそれぞれボンディングワイヤ12によって結線を施して回路を形成する。なお、半導体素子1の裏面と載置片2とは電気的に接続されている。
【0008】
続いて、リードフレーム7をトランスファーモールド法等により、封止樹脂8にて封止した後、横枠9,10とタイバー部11を切除し、これによって半導体装置が形成される(図6参照)。
【0009】
【発明が解決しようとする課題】
上記した従来の半導体装置の製造ラインの流れは図7に示す通り、リードフレーム製造工程、半導体素子ダイボンド工程、ワイヤボンド工程、樹脂モールド工程、タイバーカット工程と一連に続くものであるが、この製造ラインはリードフレームの形状毎に個々に独立したラインとなっている。すなわち、例えば、図4(a)のリードフレーム7を使用する半導体装置(a)と図4(b)のリードフレーム7を使用する半導体装置(b)とでは、リードフレーム7の形状が異なっているので、前者のリードフレーム製造工程と後者のそれとでは使用される金型その他の仕様が異なる。そして、このリードフレームの形状の相違に伴い、リードフレーム製造工程と同様半導体素子ダイボンド工程、ワイヤボンド工程、樹脂モールド工程、タイバーカット工程の各工程においてもその仕様が異なっていることから、製造ラインはリードフレームの形状の種類の数だけ必要であった。この点をさらに詳述する。
【0010】
上記した従来の半導体装置が基板に搭載される状態を図8に示している。図中の符号13は、電子機器の回路基板である。例えば、図4(a)のリードフレーム7を使用する半導体装置の場合、リード端子3は入力電圧端子、リード端子4は出力電圧端子、リード端子5はGND端子、リード端子6は出力電圧制御端子である。この半導体装置を回路基板上に搭載する場合、図8に示すように基板13上には半導体装置のリード端子配置に合わせた回路配線が必要となる。したがって、半導体装置のリード端子配置が分からなければ回路基板を設計することはできなかった。
【0011】
また、基板の回路配線の都合で、半導体装置の端子配置について出力電圧端子とGND端子のみ入れ替えたい場合、例えばリード端子4をGND端子、リード端子5を出力電圧端子にしたい場合、図4(b)のリードフレーム7を使用し、半導体装置を製造する必要があった。この場合、リードフレーム7の形状が図4(a)と(b)とでは異なるために、そのリードフレーム7の形状に合わせた製造ラインを設けなければならない。したがって、リードフレーム7の形状の種類の数だけ製造ラインを設ける必要があった。
【0012】
また、従来の半導体装置にあっては上記した問題とは別に次のような問題もあった。
【0013】
すなわち、半導体装置の製造時におけるインライン搬送等では、載置片2の曲がりが発生するおそれがあるが、この載置片2の曲がりが生じれば、製造工程に支障が発生することから、従来の半導体装置の製造前におけるリードフレーム7では、載置片2が横枠10により接続・支持されており、この載置片2の曲がりを防ぐ構造になっている。一方、リードフレーム7の材料コストの低減を行なう為には、タイバーカット工程において、できるだけ切除される不要な部分を少なくする必要があることから、大部分が切除される横枠10を取り除いたリードフレーム7が考えられる。しかし、横枠10を取り除いた場合、載置片2を支持するのはリード端子4のみになってしまい(図4(a)に示すリードフレーム7の場合)、載置片2の曲がりに対する強度は弱くなってしまう。このように従来の半導体装置にあっては、リードフレームの強度保持と材料コストの低減との両立が果たせないといった問題があった。
【0014】
本発明はこうした問題点を解決するためになされたもので、リード端子の配置転換を効率よく行なうことができるとともに、製造工程において載置片の曲がりに対する強度を保ちながらリードフレーム材料のコスト低減を図り、製造ラインを単一のラインとすることができる半導体装置及びその製造方法を提供することを目的とする。
【0015】
【課題を解決するための手段】
上記の目的を達成するため、本発明は、半導体素子と、半導体素子搭載用の載置片及び外部接続用の複数本のリード端子を備えたリードフレームとを有し、載置片と各リード端子の載置片側の端部とが一体に樹脂封止された半導体装置において、前記載置片から前記各リード端子間にそれぞれ連結部が延設されるとともに、各連結部の先端部がそれぞれ隣接する前記リード端子と接続され、前記各リード端子のうち外部の回路配線パターンに対応するリード端子と前記半導体素子とがワイヤボンディングされるとともに、前記半導体素子とワイヤボンディングされていないリード端子に隣接する連結部以外の他の連結部が切除されたことを特徴とする。
【0016】
この発明によれば、載置片から各リード端子間にそれぞれ連結部が延設されるとともに、各連結部の先端部がそれぞれ隣接するリード端子と接続されているので、載置片を接続・支持する横枠を設けなくても、半導体装置製造時に発生するおそれがある載置片の曲がりに対する強度を十分に保つことができる。また、各リード端子のうち外部の回路配線パターンに対応するリード端子と半導体素子とがワイヤボンディングされるとともに、前記半導体素子とワイヤボンディングされていないリード端子に隣接する連結部以外の他の連結部が切除されるので、基板の回路配線に合わせた端子配置の半導体装置を提供することができる。
【0017】
本発明は、前記構成の半導体装置において、前記連結部は、前記リード端子を連結しているタイバー部を介してリード端子と接続されたことを特徴とする。
【0018】
この発明によれば、連結部がタイバー部を介してリード端子と接続されているので、簡易な構成でリードフレームを形成することができ、また、載置片を接続・支持する横枠を設けなくても、半導体装置製造時に発生するおそれがある載置片の曲がりに対する強度を十分に保つことができる。
【0019】
本発明は、前記構成の半導体装置において、前記リード端子と連結部の接続位置が前記樹脂封止の外部に設定されたことを特徴とする。
【0020】
この発明によれば、樹脂封止の外部においてリード端子と連結部の接続を行なうので、樹脂封止後に連結部をカットすることができる。
【0021】
本発明は、前記記載の半導体装置の製造方法であって、半導体素子搭載用の載置片及び外部接続用の複数本のリード端子を備え、前記載置片から前記各リード端子間にそれぞれ連結部が延設されるとともに、各連結部の先端部がそれぞれ隣接する前記リード端子と接続されてなるリードフレームを製造するリードフレーム製造工程と、前記載置片に半導体素子を搭載する半導体素子ダイボンド工程と、前記半導体装置が搭載される外部の回路配線パターンに対応するリード端子と半導体素子とをワイヤボンディングするワイヤボンド工程と、前記載置片と各リード端子の載置片側の端部とを一体的に樹脂封止する樹脂モールド工程と、前記半導体素子とワイヤボンディングされていないリード端子に隣接するタイバー部及び連結部以外の他のタイバー部及び連結部を切除するタイバー部及び連結部のカット工程と、を含むことを特徴とする。
【0022】
この発明によれば、タイバー部及び連結部のカット工程において、タイバー部の切除と同時に半導体素子とワイヤボンディングされていないリード端子に隣接する連結部以外の他の連結部を切除することができる。したがって、リードフレームはタイバー部及び連結部のカット工程まで同一形状となるので、リードフレーム製造工程において同一のリードフレームを製造すれば良い。そして、この単一種類のリードフレームにおいて半導体素子とワイヤボンディングされていないリード端子に隣接する連結部以外の他の連結部を切除すれば種々の回路配線に対応したリードフレームが製造できるので、端子配置が異なる半導体装置の製造であっても、単一の製造ラインで行なうことができる。
【0023】
本発明は、前記の半導体装置の製造方法において、前記タイバー部及び連結部のカット工程は、樹脂モールド工程にて樹脂封止された後に行われることを特徴とする。
【0024】
この発明によれば、タイバー部及び連結部のカット工程が、樹脂封止後に行われるので、連結部のカット金型によって、リード端子と半導体素子との電気的な接続を行なうボンディングワイヤが切除されたり、変形等することが防止できる。
【0025】
【発明の実施の形態】
以下、本発明の実施の形態について図を参照して説明する。なお、以下の説明において上記した従来技術と同様の構成のものには、同一符号を付している。
【0026】
図1は、本発明の実施の形態に係る半導体装置を示す平面図である。
この半導体装置は、半導体素子1と、半導体素子搭載用の載置片2及び外部接続用の4本のリード端子3,4,5,6を備えたリードフレーム7とを有し、載置片2と各リード端子3,4,5,6の載置片側の端部とが一体に封止樹脂8によって樹脂封止されたものである。
【0027】
また、リードフレーム7においては、リード端子3,4,5,6の一端が横枠9に接続・支持されており、複数のリードフレーム7がこの横枠9に並置されている。なお、図中の符号11はタイバー部を示す。
【0028】
載置片2からは、各リード端子3,4,5,6間にそれぞれ連結部14,15,16が延設されるとともに、各連結部14,15,16の先端部がそれぞれ隣接するリード端子3,4,5,6とタイバー部11を介して接続されている。このリード端子3,4,5,6と連結部14,15,16との接続位置は、樹脂封止の外部に位置するよう設定されている。
【0029】
さらに、各リード端子3,4,5,6のうち外部の回路配線パターンに対応するリード端子と半導体素子1とは、ボンディングワイヤ12によってワイヤボンディング(電気的に接続)されるとともに、各連結部14,15,16のうち半導体素子1とワイヤボンディングされていないリード端子に隣接する連結部以外の他の連結部は切除される。
【0030】
図1(b)に示したリードフレーム7の斜線部分は、リード端子4と載置片2を接続する場合のタイバー部11と連結部16、及び横枠9における切除箇所の一例である。この図1(b)においては、連結部14及び15を残し、連結部16を切除している。したがってこの場合、リード端子4のみが、タイバー部11と連結部14,15とを介して載置片2に接続されることとなり、このリードフレーム7は、従来技術における図4(a)に示したリードフレーム7と同様の構成となっている。
【0031】
なお、本実施の形態に係るリードフレーム7では、従来のリードフレーム7に形成されていた載置片2を接続・支持する横枠10は設けられていない。横枠10を設けなくても、連結部14,15,16がタイバー部11に連結されているので、リードフレーム7の強度を確保することができるからである。
【0032】
次に、上記の構成の半導体装置の製造工程について、図2を参照しながら説明する。図2は、本発明の実施の形態に係る半導体装置の製造工程を示すフロー図である。
【0033】
まず、リードフレーム7を製造するリードフレーム製造工程を経て、半導体素子ダイボンド工程、ワイヤボンド工程、樹脂モールド工程、タイバーカット工程の順序で製造されるのは、上記した従来例と同様である。ただし、従来例におけるタイバーカット工程の代わりにタイバー部及び連結部のカット工程とされている点において、従来例とは異なっている。
【0034】
本実施の形態におけるリードフレーム製造時には、従来のように半導体装置のリード端子配置をあらかじめ考慮して所望のリードフレーム7を製造するのではなく、図1に示すような1種類のリードフレーム7を製造すればよい。そのため、リードフレーム製造用に打ち抜き金型を替える必要はなく、1種類の打ち抜き金型でリードフレーム7を製造する。
【0035】
その後、載置片2に半導体素子1を搭載する半導体素子ダイボンド工程、半導体装置が搭載される外部の回路配線パターンに対応するリード端子と半導体素子1とをワイヤボンディング(電気的に接続)するワイヤボンド工程、載置片2と各リード端子3,4,5,6の載置片側の端部とを一体的に樹脂封止する樹脂モールド工程、半導体素子1とワイヤボンディングされていないリード端子に隣接する連結部以外の他のタイバー部11及び連結部を切除するタイバー部及び連結部のカット工程によって、半導体装置が製造される。例えば、図2に示すようにリード端子が4端子の半導体装置の場合、これら4端子のうち、いずれか1つのリード端子を選択し、載置片2と接続するように、この選択したリード端子(半導体素子1とワイヤボンディングされていないリード端子)に隣接する連結部以外の他の連結部を切除することが可能である。この切除する連結部が変わったとしても、カット金型に対してリードフレーム7をずらしてセットすることにより、同一のカット金型にて、異なった連結部を切除することができる。
【0036】
なお、このタイバー部及び連結部のカット工程において、半導体素子1とワイヤボンディングされていないリード端子に隣接する連結部以外の他の連結部を切除する際に、載置片2と接続するリード端子の両端に連結部がある場合には、この両端の連結部を残して他の連結部を切除し、載置片2と接続するリード端子のいずれか片側にしか連結部がない場合には、この片側の連結部のみを残して他の連結部を切除する(図2のタイバー部及び連結部のカット工程図参照)。つまり、図1(b)において、リード端子3のように片側にのみ連結部14がある場合は、この連結部14のみを残して連結部15,16及びタイバー部11を切除し、リード端子4のように両端に連結部14,15がある場合には、この両端の連結部14,15を残して連結部16及びタイバー部11を切除する。
【0037】
また、タイバー部及び連結部のカット工程は、樹脂モールド工程後に行われる。半導体装置製造工程における載置片2の曲がり防止を考慮すると、ワイヤボンド工程と樹脂モールド工程との間で連結部を切除しなければならない。しかしその場合、連結部のカット金型によって、ボンディングワイヤが切除されたり変形等するおそれがある為に、樹脂封止後に連結部の切除を行なうのが望ましいからである。
【0038】
また、連結部の切除は、樹脂封止後にタイバー部11の切除と同時に行われる。1つのカット金型を用いて1回で切除でき、効率が良いからである。
【0039】
次に、上記構成の半導体装置を基板に搭載する方法について、従来における半導体装置と比較しながら、図3及び図4を参照しながら説明する。
【0040】
例えば、従来の半導体装置において、載置片2がリード端子4と接続しているリードフレーム7(図4(a)に示すリードフレーム)の場合、リード端子3は入力電圧端子、リード端子4は出力電圧端子、リード端子5はGND端子、リード端子6は出力電圧制御端子である。しかし、半導体装置を回路基板上に実装する際に、基板上の回路が既に、図3に示すようにホールAは入力電圧端子、ホールBはGND端子、ホールCは出力電圧端子、ホールDは出力電圧制御端子に対応した回路配線になっていた場合に、従来の半導体装置では、この回路配線に合わせて図4(b)に示すリードフレーム7を製造しなければならない。
【0041】
上記のような回路配線の回路基板に対して、本実施の形態に係る半導体装置のリードフレーム7では、同じリードフレーム7を用いて回路基板の設計を変更することなく、以下のように半導体装置にて端子転換を行ない、回路基板上に半導体装置を搭載することができる。
【0042】
すなわち、まず、図1(a)に示す半導体装置において、内部の半導体素子1からリード端子5に結線しているボンディングワイヤ12を半導体素子1からリード端子4に結線する。次いで、樹脂モールド工程にて樹脂封止した後、タイバー部及び連結部のカット工程にて、端子5の両側の連結部15,16を残すようにタイバー部11及び連結部14を切除する。以上の工程により、所望の端子配列の半導体装置を得ることができ、この半導体装置を回路基板上に搭載することができる(図3参照)。
【0043】
以上、本発明の半導体装置に係る実施の形態について、リード端子が4端子の半導体装置を例にとって説明したが、このような4端子のものに限られるものではなく、リード端子が3端子以上の半導体装置であれば、好適に実施できるものである。
【0044】
【発明の効果】
本発明の半導体装置によれば、載置片から各リード端子間にそれぞれ連結部が延設されるとともに、各連結部の先端部がそれぞれ隣接するリード端子と接続されているので、載置片を接続・支持する横枠を設けなくても、半導体装置製造時に発生するおそれがある載置片の曲がりに対する強度を十分に保つことができる。これにより、従来必要であった載置片を接続・支持するための横枠を無くすることができるので、リードフレームの材料のコスト低減を図ることができ、横枠を設ける代わりに連結部を設けることを考慮しても上記コスト低減の効果を得ることができる。
【0045】
また、各リード端子のうち外部の回路配線パターンに対応するリード端子と半導体素子とがワイヤボンディングされるとともに、前記半導体素子とワイヤボンディングされていないリード端子に隣接する連結部以外の他の連結部が切除されるので、基板の回路配線に合わせた端子配置の半導体装置を提供することができる。したがって、基板の回路設計を効率よく行なうことができる。加えて、半導体装置としても、半導体素子とワイヤボンディングされていないリード端子に隣接する連結部以外の他の連結部を切除することのみで異なる回路配線の回路基板に柔軟に対応することができるので、従来よりも迅速かつ低コストで所望の端子配列の半導体装置を提供することが可能である。
【0046】
さらに、連結部をタイバー部を介してリード端子と接続した場合は、簡易な構成でリードフレームを形成することができ、また、載置片を接続・支持する横枠を設けなくても、半導体装置製造時に発生するおそれがある載置片の曲がりに対する強度を十分に保つことができる。
【0047】
さらにまた、リード端子と連結部の接続位置を樹脂封止の外部に設定した場合は、樹脂封止の外部においてリード端子と連結部の接続を行なうので、樹脂封止後に連結部をカットすることができる。
【0048】
本発明の半導体装置の製造方法によれば、タイバー部及び連結部のカット工程において、タイバー部の切除と同時に半導体素子とワイヤボンディングされていないリード端子に隣接する連結部以外の他の連結部を切除することができる。したがって、リードフレームはタイバー部及び連結部のカット工程まで同一形状となるので、リードフレーム製造工程において同一のリードフレームを製造すれば良い。そして、この単一種類のリードフレームにおいて半導体素子とワイヤボンディングされていないリード端子に隣接する連結部以外の他の連結部を切除すれば種々の回路配線に対応したリードフレームが製造できるので、端子配置が異なる半導体装置の製造であっても、単一の製造ラインで行なうことができる。したがって、リードフレームの在庫管理を容易かつ効率的に行なうことができる。また、1種類のリードフレーム打ち抜き型によってリードフレームを製造することができるので、従来のような金型の載せ替え等が不要となり、製造作業を効率的に行なうことができる。また、タイバー部及び連結部のカット工程を、樹脂封止後に行うので、連結部のカット金型によって、ボンディングワイヤが切除されたり、変形等することが防止できる。
【図面の簡単な説明】
【図1】本発明の実施の形態における半導体装置を示す平面図である。
【図2】本発明の実施の形態における半導体装置の製造ラインを示すフロー図である。
【図3】本発明の実施の形態における半導体装置の基板搭載図である。
【図4】従来の半導体装置を示す平面図である。
【図5】従来の半導体装置の製造方法を説明する図である。
【図6】従来の半導体装置の外観を示す図である。
【図7】従来の半導体装置の製造ラインを示すフロー図である。
【図8】従来の半導体装置の基板搭載図である。
【符号の説明】
1 半導体素子
2 載置片
3,4,5,6 リード端子
7 リードフレーム
8 封止樹脂
11 タイバー部
14,15,16 連結部
Claims (5)
- 半導体素子と、半導体素子搭載用の載置片及び外部接続用の複数本のリード端子を備えたリードフレームとを有し、載置片と各リード端子の載置片側の端部とが一体に樹脂封止された半導体装置において、
前記載置片から前記各リード端子間にそれぞれ連結部が延設されるとともに、各連結部の先端部がそれぞれ隣接する前記リード端子と接続され、
前記各リード端子のうち外部の回路配線パターンに対応するリード端子と前記半導体素子とがワイヤボンディングされるとともに、前記半導体素子とワイヤボンディングされていないリード端子に隣接する連結部以外の他の連結部が切除されたことを特徴とする半導体装置。 - 前記連結部は、前記リード端子を連結しているタイバー部を介してリード端子と接続されたことを特徴とする請求項1に記載の半導体装置。
- 前記リード端子と連結部の接続位置が前記樹脂封止の外部に設定されたことを特徴とする請求項1又は2に記載の半導体装置。
- 請求項1乃至3のいずれかに記載された半導体装置の製造方法であって、
半導体素子搭載用の載置片及び外部接続用の複数本のリード端子を備え、前記載置片から各リード端子間にそれぞれ連結部が延設されるとともに、各連結部の先端部がそれぞれ隣接する前記リード端子と接続されてなるリードフレームを製造するリードフレーム製造工程と、
前記載置片に半導体素子を搭載する半導体素子ダイボンド工程と、
前記半導体装置が搭載される外部の回路配線パターンに対応するリード端子と半導体素子とをワイヤボンディングするワイヤボンド工程と、
前記載置片と各リード端子の載置片側の端部とを一体的に樹脂封止する樹脂モールド工程と、
前記半導体素子とワイヤボンディングされていないリード端子に隣接するタイバー部及び連結部以外の他のタイバー部及び連結部を切除するタイバー部及び連結部のカット工程と、
を含むことを特徴とする半導体装置の製造方法。 - 前記タイバー部及び連結部のカット工程は、樹脂モールド工程にて樹脂封止された後に行われることを特徴とする請求項4に記載の半導体装置の製造方法。
Priority Applications (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002081083A JP3875126B2 (ja) | 2002-03-22 | 2002-03-22 | 半導体装置及びその製造方法 |
US10/392,212 US6703695B2 (en) | 2002-03-22 | 2003-03-19 | Semiconductor device and method for producing the same |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2002081083A JP3875126B2 (ja) | 2002-03-22 | 2002-03-22 | 半導体装置及びその製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2003282810A JP2003282810A (ja) | 2003-10-03 |
JP3875126B2 true JP3875126B2 (ja) | 2007-01-31 |
Family
ID=28035721
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2002081083A Expired - Fee Related JP3875126B2 (ja) | 2002-03-22 | 2002-03-22 | 半導体装置及びその製造方法 |
Country Status (2)
Country | Link |
---|---|
US (1) | US6703695B2 (ja) |
JP (1) | JP3875126B2 (ja) |
Families Citing this family (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP3833464B2 (ja) * | 2000-11-01 | 2006-10-11 | 株式会社三井ハイテック | リードフレーム |
US8334583B2 (en) * | 2005-07-20 | 2012-12-18 | Infineon Technologies Ag | Leadframe strip and mold apparatus for an electronic component and method of encapsulating an electronic component |
US9059151B2 (en) * | 2010-07-20 | 2015-06-16 | Stats Chippac Ltd. | Integrated circuit packaging system with island terminals and embedded paddle and method of manufacture thereof |
US20140210061A1 (en) * | 2013-01-28 | 2014-07-31 | Infineon Technologies Austria Ag | Chip arrangement and chip package |
JP6193622B2 (ja) * | 2013-05-28 | 2017-09-06 | 日本特殊陶業株式会社 | 配線基板ユニットおよびリード付き配線基板の製造方法 |
JP6343455B2 (ja) * | 2014-02-06 | 2018-06-13 | 日立オートモティブシステムズ株式会社 | 半導体パッケージ構造 |
Family Cites Families (15)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS6116557A (ja) | 1985-06-07 | 1986-01-24 | Hitachi Ltd | 半導体装置 |
JPS625650A (ja) * | 1985-07-02 | 1987-01-12 | Oki Electric Ind Co Ltd | 半導体装置用リ−ドフレ−ム |
US5019893A (en) * | 1990-03-01 | 1991-05-28 | Motorola, Inc. | Single package, multiple, electrically isolated power semiconductor devices |
JP2708320B2 (ja) * | 1992-04-17 | 1998-02-04 | 三菱電機株式会社 | マルチチップ型半導体装置及びその製造方法 |
US5530284A (en) * | 1995-03-06 | 1996-06-25 | Motorola, Inc. | Semiconductor leadframe structure compatible with differing bond wire materials |
JP2716005B2 (ja) * | 1995-07-04 | 1998-02-18 | 日本電気株式会社 | ワイヤボンド型半導体装置 |
JP3299421B2 (ja) * | 1995-10-03 | 2002-07-08 | 三菱電機株式会社 | 電力用半導体装置の製造方法およびリードフレーム |
US5808325A (en) * | 1996-06-28 | 1998-09-15 | Motorola, Inc. | Optical transmitter package assembly including lead frame having exposed flange with key |
US6215174B1 (en) * | 1997-01-20 | 2001-04-10 | Matsushita Electronics Corporation | Lead frame, mold for producing a resin-sealed semiconductor device, resin-sealed semiconductor device using such a lead frame |
JP2001518692A (ja) * | 1997-07-29 | 2001-10-16 | オスラム オプト セミコンダクターズ ゲゼルシャフト ミット ベシュレンクテル ハフツング ウント コンパニー オッフェネ ハンデルスゲゼルシャフト | 光電素子 |
MY118338A (en) * | 1998-01-26 | 2004-10-30 | Motorola Semiconductor Sdn Bhd | A leadframe, a method of manufacturing a leadframe and a method of packaging an electronic component utilising the leadframe. |
US5903050A (en) * | 1998-04-30 | 1999-05-11 | Lsi Logic Corporation | Semiconductor package having capacitive extension spokes and method for making the same |
JP2000049184A (ja) * | 1998-05-27 | 2000-02-18 | Hitachi Ltd | 半導体装置およびその製造方法 |
JP3781926B2 (ja) | 1999-09-30 | 2006-06-07 | シャープ株式会社 | 光結合半導体装置 |
US6465875B2 (en) * | 2000-03-27 | 2002-10-15 | International Rectifier Corporation | Semiconductor device package with plural pad lead frame |
-
2002
- 2002-03-22 JP JP2002081083A patent/JP3875126B2/ja not_active Expired - Fee Related
-
2003
- 2003-03-19 US US10/392,212 patent/US6703695B2/en not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
US20030178712A1 (en) | 2003-09-25 |
US6703695B2 (en) | 2004-03-09 |
JP2003282810A (ja) | 2003-10-03 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US6627977B1 (en) | Semiconductor package including isolated ring structure | |
US8030741B2 (en) | Electronic device | |
JP2708320B2 (ja) | マルチチップ型半導体装置及びその製造方法 | |
US20040046237A1 (en) | Lead frame and method of manufacturing the same | |
US10373894B2 (en) | Package structure and the method to fabricate thereof | |
US7173321B2 (en) | Semiconductor package having multiple row of leads | |
JP3812447B2 (ja) | 樹脂封止形半導体装置 | |
US7531895B2 (en) | Integrated circuit package and method of manufacture thereof | |
US6774464B2 (en) | Semiconductor device and method of manufacturing the same | |
JP3875126B2 (ja) | 半導体装置及びその製造方法 | |
JPH11121680A (ja) | リードフレームおよび半導体装置 | |
JPH0399459A (ja) | 樹脂封止型半導体装置 | |
JP4207133B2 (ja) | 樹脂封止形半導体装置 | |
JP3194906B2 (ja) | 半導体パッケージの製造方法、及びこれにより製造される半導体パッケージ | |
US11862540B2 (en) | Mold flow balancing for a matrix leadframe | |
JPH0738036A (ja) | 半導体装置の製造方法 | |
JP4207671B2 (ja) | 半導体パッケージの製造方法 | |
JPS6050347B2 (ja) | シングルインライン半導体装置用リ−ドフレ−ム | |
JP2696619B2 (ja) | リードフレーム、およびこれを用いた電子装置の製造方法、ならびにこの製造方法により製造された電子装置 | |
JPH08241948A (ja) | 半導体集積回路のリードフレームとその製造方法 | |
KR19980020498A (ko) | 센터 본딩 패드를 갖는 반도체 칩 패키지와 그 제조 방법 | |
JPH05226534A (ja) | 樹脂封止型半導体装置の製造方法 | |
JPH09172042A (ja) | 半導体装置 | |
JPH03219663A (ja) | 半導体装置用リードフレーム | |
JPS59115551A (ja) | 半導体装置 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20040728 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050216 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20060725 |
|
A521 | Request for written amendment filed |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20060922 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20061024 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20061025 |
|
R150 | Certificate of patent or registration of utility model |
Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20091102 Year of fee payment: 3 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20101102 Year of fee payment: 4 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20111102 Year of fee payment: 5 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20121102 Year of fee payment: 6 |
|
FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20131102 Year of fee payment: 7 |
|
LAPS | Cancellation because of no payment of annual fees |