JP5165214B2 - 半導体装置 - Google Patents

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Description

本発明は、複数の半導体素子を1パッケージ内に封止し、半導体素子特性を向上させる半導体装置に関する。
従来の半導体装置の一実施例として、下記の電力用半導体装置パッケージが知られている。第1の電力用MOSFETチップと第2の電力用MOSFETチップとが積層構造
とされると共に並列接続され、一体的に樹脂封止されている。第1及び第2の電力用MOSFETチップは電気的に同一構造を有し、チップの表面側にソース電極及びゲート電極が形成され、チップの裏面側にドレイン電極が形成されている。そして、リードフレーム上に半田により第1の電力用MOSFETチップが固着されている。第1の電力用のMOSFETチップ上には、第2の電力用MOSFETチップの表面側が配置されている。両チップ間には電極配線金属板が配置され、電極配線金属板を介して、ソース電極同士及びゲート電極同士がそれぞれ固着されている。尚、第2の電力用MOSFETチップのドレイン電極は、金属フレームを介して、第1の電力用MOSFETチップのドレイン電極が固着されたリードフレームと電気的に接続している(例えば、特許文献1参照。)。
特開2005−302951号公報(第3−4頁、第1−2図)
従来の半導体装置では、上述したように、電気的に同一構造を有する第1及び第2の電力用MOSFETチップは並列接続され、ゲート電極への同一の制御信号に基づき、同一駆動する。この構造により、パッケージサイズの増大を回避しつつ、オン抵抗値が低く、定格電流が大きい電力用半導体装置パッケージを実現することができる。しかしながら、例えば、DC−DCコンバータ回路に用いた場合、第1及び第2のMOSFETチップが同一駆動するため、低電流領域では容量が大きく、電源変換エネルギー効率が低くなるという問題がある。
上述した各事情に鑑みて成されたものであり、本発明の半導体装置では、一主面上に主電流を流す主電極と制御信号を授受する制御電極とを有し、前記一主面と対向する反対主面に裏面電極を有する半導体素子と、複数の前記半導体素子が一体に接続された状態で1パッケージ内に封止される半導体装置において、前記複数の半導体素子の裏面電極は、共通のダイパッドに固着にされ、前記複数の半導体素子の主電極に対し、一体に接続する導電プレートと、前記複数の半導体素子の制御電極に対し、個々に接続する導電部材とを有し、少なくとも前記複数の半導体素子、前記導電プレート及び前記導電部材は、前記パッケージ内へと樹脂封止され、前記パッケージからは、前記主電極に前記導電プレートを介して電位を印加する第1の電極端子と、前記裏面電極に前記ダイパッドを介して電位を印加する第2の電極端子と、前記制御電極に前記導電部材を介して個別に電位を印加する複数の第3の電極端子とが導出し、前記複数の半導体素子は、前記複数の第3の電極端子からの前記制御信号に基づき個別に駆動可能であることを特徴とする。従って、本発明では、一体に接続された状態の複数の半導体素子の主電極に共通の導電プレートが固着されている。そして、半導体素子の制御電極に個々に導電部材が接続している。この構造により、複数の半導体素子を個々に駆動させることができ、目的に応じて電流量を変え、効率改善を行うことができる。
また、本発明の半導体装置では、一主面上に主電流を流す主電極と制御信号を授受する制御電極とを有し、前記一主面と対向する反対主面に裏面電極する半導体チップと、複数の半導体チップを1パッケージ内に封止する半導体装置において、前記複数の半導体チップの裏面電極は、共通のダイパッドに固着され、前記複数の半導体チップの主電極に対し、一体に接続する導電プレートと、前記複数の半導体チップの制御電極に対し、個々に接続する導電部材とを有し、少なくとも前記複数の半導体チップ、前記導電プレート及び前記導電部材は、前記パッケージ内へと樹脂封止され、前記パッケージからは、前記主電極に前記導電プレートを介して電位を印加する第1の電極端子と、前記裏面電極に前記ダイパッドを介して電位を印加する第2の電極端子と、前記制御電極に前記導電部材を介して個別に電位を印加する複数の第3の電極端子とが導出し、前記複数の半導体チップは、前記複数の第3の電極端子からの前記制御信号に基づき個別に駆動可能であることを特徴とする。従って、本発明では、複数の半導体チップの主電極に共通の導電プレートを固着する。そして、複数の半導体チップの制御電極に個々に導電部材が接続している。この構造により、複数の半導体チップを個々に駆動させることで、目的に応じて電流量を変え、効率改善を行うことができる。
また、本発明の半導体装置では、前記導電プレートは平板形状であることを特徴とする。従って、本発明では、導電プレートが平板形状となることで、パッケージの厚みを薄くすることができる。
また、本発明の半導体装置では、前記導電プレートは、前記半導体素子の主電極との接続領域のみ半田濡れ性を有することを特徴とする。従って、本発明では、半田濡れ性を利用した自己整合技術により、導電プレートと半導体素子の主電極とを固着させることができる。
また、本発明の半導体装置では、前記導電プレートには複数の凹凸形状が形成されており、前記半導体チップの主電極は、前記導電プレートの凹部形状領域にて接続していることを特徴とする。従って、本発明では、導電プレートには、半導体チップの主電極に対応した複数の凹部が形成されることで、導電プレートが半導体チップ端部で接触することを防止できる。
また、本発明の半導体装置では、前記導電部材は、金属細線であることを特徴とする。従って、本発明では、複数の半導体素子は、目的に応じて個々に駆動することが可能となる。
本発明では、複数の半導体素子の主電極に共通の導電プレートが固着している。複数の半導体素子の制御電極には、個別の導電部材により個別に電位を印加することができる。この構造により、複数の半導体素子を個々に駆動させることができる。例えば、当該半導体装置が、DC−DCコンバータ回路に用いられることで、電源変換エネルギー効率は、高効率状態で推移する。
また、本発明では、導電プレートは平板形状となる。そして、導電プレートには、半田濡れ性に優れた領域が形成されている。この構造により、半田の濡れ性を利用した自己整合技術が利用でき、更に、パッケージ厚みを薄くすることができる。
また、本発明では、導電プレートには、半導体チップの主電極に対応した複数の凹部が形成されている。この構造により、導電プレートが半導体チップ側面に露出するドレイン領域と短絡することなく、半導体チップがショートすることを防止できる。
また、本発明では、複数の半導体素子が1パッケージ内に封止されている。複数の半導体素子は一体に接続され、1チップである。この構造により、複数の半導体素子を1回のダイボンディング工程により固着することができる。
また、本発明では、複数の半導体素子の制御電極には、個別に金属細線が接続されている。この構造により、複数の半導体素子は、個別に駆動することが可能となる。
以下に、本発明の一実施の形態である半導体装置について、図1〜図3を参照し、詳細に説明する。図1は、本実施の形態である半導体装置を説明するための平面図である。図2(A)は、図1に示す半導体装置のA−A線に沿った断面図である。図2(B)は、図1に示す半導体装置のB−B線に沿った断面図である。図3(A)及び(B)は、本実施の形態である半導体装置を用いたDC−DCコンバータ回路の電源変換エネルギー効率を説明するための図である。尚、図1では、図2(A)及び(B)に示すパッシベーション膜は図示していない。
図1に示す如く、本実施の形態の半導体装置1では、例えば、3つのMOSFET素子2〜4が、導電性接着剤、例えば、半田ペースト、銀ペースト等の導電ペースト25(図2(A)参照)を介してダイパッド5上に固着されている。MOSFET素子2〜4は、同一セル構造であり、同一素子サイズである。そして、MOSFET素子2〜4は一体に接続され、1チップである。チップ表面側にはゲート電極6〜8及びソース電極9〜11が形成されている。また、チップ裏面側にはドレイン電極26、28、29(図2(B)参照)が形成されている。そして、点線はパッケージの外形を示すが、パッケージ12からはリード13〜20が導出し、外部端子として用いられる。つまり、半導体装置1では、複数個の半導体素子、例えば、3個のMOSFET素子2〜4が、1つのパッケージ12内に封止されている。
ダイパッド5及びリード13〜20は、銅(Cu)のリードフレーム(以下、Cuフレームと呼ぶ。)を成形し、形成されている。リード13〜16はダイパッド5と連続して形成されている。ダイパッド5はMOSFET素子2〜4のドレイン電極26、28、29と固着し、リード13〜16はドレイン端子として用いられる。尚、個々のMOSFET素子2〜4には、それぞれドレイン電極26、28、29が形成されているが、MOSFET素子2〜4は一体の状態であり、ドレイン電極26、28、29も一体の状態である。そして、ドレイン電極26、28、29にはダイパッド5を介して共通の電位が印加される。
MOSFET素子2のゲート電極6は金属細線21を介してリード18と電気的に接続し、リード18はゲート端子として用いられる。同様に、MOSFET素子3、4のゲート電極7、8は、それぞれ金属細線22、23を介してリード19、20と電気的に接続し、リード19、20はゲート端子として用いられる。
MOSFET素子2〜4のソース電極9〜11は、導電性接着剤、例えば、半田ペースト27、30、31(図2(B)参照)を介して、Cuフレーム等の導電性材料よりなる導電プレート24と固着されている。MOSFET素子2〜4は個々に独立したソース電極9〜11を有するが、ソース電極9〜11には導電プレート24を介して共通の電位が印加される。そして、導電プレート24から導出するリード17はソース端子として用いられる。
この構造により、パッケージ12内に封止されるMOSFET素子2〜4に対し、共通のドレイン電位及びソース電位を印加することができる。その一方で、MOSFET素子2〜4に対し、個別にゲート電位を印加することができる。その結果、パッケージ12内のMOSFET素子2〜4を個別に駆動させることが可能となり、1つのパッケージ12から出力される電流量を調整し、効率改善(後述する図3(A)及び(B)の説明参照)を行うことができる。
図2(A)に示す如く、ダイパッド5上面には、導電ペースト25を介してMOSFET素子2のドレイン電極26が固着されている。また、MOSFET素子2上面には、例えば、シリコン窒化膜(SiN)から成るパッシベーション膜35が形成されている。MOSFET素子2のソース電極9は、パッシベーション膜35に設けられた開口部から露出している。MOSFET素子2のソース電極9上面には、半田ペースト27を介して導電プレート24が固着されている。導電プレート24の接着面側には、メッキ法などによって半田濡れ性の高い金属薄膜32が、少なくともMOSFET素子2のソース電極9と固着する領域に形成されている。尚、蒸着法によって金属薄膜32を形成する場合でもよい。そして、半田ペースト27の半田濡れ性を利用することで、位置精度よく、MOSFET素子2のソース電極9と導電プレート24とを固着することができる。そして、導電プレート24から導出するリード17は、MOSFET素子2近傍で下方に屈折し、実質、ダイパッド5と同一平面に位置している。そして、リード13、17は、パッケージ12の側面から導出している。
図2(B)に示す如く、ダイパッド5上面には、導電ペースト25を介してMOSFET素子2〜4のドレイン電極26、28、29が固着されている。図示したように、半導体ウエハ(図示せず)をダイシングし、半導体チップを分割する際に、MOSFET素子2とMOSFET素子3との間及びMOSFET素子3とMOSFET素子4との間はダイシングしない。その結果、MOSFET素子2〜4は、一体の状態となり、1チップとして取り扱われる。そのため、MOSFET素子2〜4をダイパッド5上面に固着する際には1回のダイボンディング工程により行うことができる。
MOSFET素子2〜4のソース電極9〜11上面には、半田ペースト27、30、31を介して導電プレート24が固着されている。上述したように、導電プレート24の接着面側には、メッキ法などによって半田濡れ性の高い金属薄膜32〜34が、少なくともMOSFET素子2〜4のソース電極9〜11と固着する領域に形成されている。そして、半田ペースト27、30、31の半田濡れ性を利用することで、位置精度よく、MOSFET素子2〜4のソース電極9〜11と導電プレート24とを固着することができる。この構造により、導電プレート24は平板形状であり、パッケージ12(点線で図示)の厚みを薄くすることができる。
図3(A)及び(B)では、X軸にMOSFETチップの電流量を示し、Y軸にMOSFETチップをDC−DCコンバータ回路に用いた場合の電源変換エネルギー効率を示している。尚、図3(A)でいうチップとは、1つのMOSFET素子からできているチップの場合である。
図3(A)では、点線は、チップサイズの小さい(容量が小さい)1つのMOSFETチップをDC−DCコンバータ回路に用いた場合を示している。一点鎖線は、チップサイズの大きい(容量が大きい)1つのMOSFETチップをDC−DCコンバータ回路に用いた場合を示している。尚、一点鎖線で示す大チップのチップサイズ(面積)は、点線で示す小チップのチップサイズに対し約3倍である。
点線で示すように、チップサイズの小さいMOSFETチップを用いた場合、容量値が小さいため、低電流領域では電源変換エネルギー効率が高効率を示す。一方、大電流領域ではオン抵抗値が大きいため、電源変換エネルギー効率が低効率を示す。一点鎖線で示すように、チップサイズの大きいMOSFETチップを用いた場合、容量値が大きいため、低電流領域では電源変換エネルギー効率が低効率を示す。一方、大電流領域ではオン抵抗値が小さいため、電源変換エネルギー効率が高効率を示す。
図3(B)では、実線は、本実施の形態であり、個別に駆動可能な複数のMOSFET素子をDC−DCコンバータ回路に用いた場合を示している。本実施の形態では、上述したように、3個のMOSFET素子2〜4(図1参照)を並列接続し、MOSFET素子2〜4のゲート電極6〜8には、個別にゲート電圧を印加することができる。この構造により、DC−DCコンバータ回路における低電流領域では、MOSFET素子2のみを駆動させることで、電源変換エネルギー効率を高効率とすることができる。次に、MOSFET素子2を駆動させた状態において、MOSFET素子3を駆動させることで、DC−DCコンバータ回路における中電流領域での電源変換エネルギー効率を高効率とすることができる。最後に、MOSFET素子2、3を駆動させた状態において、MOSFET素子4を駆動させることで、DC−DCコンバータ回路における大電流領域での電源変換エネルギー効率を高効率とすることができる。
つまり、図3(A)を用いて説明したように、DC−DCコンバータ回路における電流領域に応じて、MOSFET素子2〜4の駆動を調整する。この調整により、図3(B)に示すように、電源変換エネルギー効率を高効率状態で推移させることができる。
尚、本実施の形態では、ダイパッド5及び導電プレート24がCuフレームから成形される場合について説明したが、この場合に限定するものではない。例えば、Cuフレームに換えてFe−Niを主材料としたフレームを用いる場合でも良く、他の金属材料でも良い。また、本実施の形態では、3つのMOSFET素子を1チップとし、1つのパッケージ内に封止する構造について説明したが、この場合に限定するものではない。例えば、4つ以上のMOSFET素子を1チップとし1つのパッケージ内に封止し、それぞれ個々に駆動できる場合でも良い。また、本実施の形態では、同一セル構造であり、同一素子サイズである3つのMOSFET素子を用いる場合について説明したが、この場合に限定するものではない。1つのパッケージ内に同一セル構造であるが、異なる素子サイズの半導体素子を封止する場合でもよい。また、本実施の形態では、導電プレート24に金属薄膜32〜34を形成する場合について説明したが、この場合に限定するものではない。例えば、ソース電極9〜11上に半田ペースト27、30、31を塗布した状態で導電プレート24を固着する場合には、金属薄膜32〜34が形成されていない場合でも同様な効果を得ることができる。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
次に、本発明の他の実施の形態である半導体装置について、図4〜図5を参照し、詳細に説明する。図4は、本実施の形態である半導体装置を説明するための平面図である。図5(A)は、図4に示す半導体装置のC−C線に沿った断面図である。図5(B)は、図4に示す半導体装置のD−D線に沿った断面図である。尚、図4及び図5に示す本実施の形態の半導体装置の説明の際に、上述した図3(A)及び(B)におけるDC−DCコンバータ回路の電源変換エネルギー効率の説明を参照することとする。尚、図4では、図5(A)及び(B)に示すパッシベーション膜は図示していない。
図4に示す如く、本実施の形態の半導体装置41では、例えば、3つのMOSFETチップ42〜44が、導電性接着剤、例えば、半田ペースト、銀ペースト等の導電ペースト65(図5(A)参照)を介してダイパッド45上に固着されている。MOSFETチップ42〜44は、同一セル構造であり、同一チップサイズであり、チップ表面側にはゲート電極46〜48及びソース電極49〜51が形成されている。また、チップ裏面側にはドレイン電極66、70、71(図5(B)参照)が形成されている。そして、点線はパッケージの外形を示すが、パッケージ52からはリード53〜60が導出し、外部端子として用いられる。つまり、半導体装置41では、複数個の半導体素子、例えば、3個のMOSFETチップ42〜44が、1つのパッケージ52内に封止されている。
ダイパッド45及びリード53〜60は、銅(Cu)のリードフレーム(以下、Cuフレームと呼ぶ。)を成形し、形成されている。リード53〜56はダイパッド45と連続して形成されている。ダイパッド45はMOSFETチップ42〜44のドレイン電極66、70、71と固着し、リード53〜56はドレイン端子として用いられる。MOSFETチップ42〜44は個々に独立したドレイン電極66、70、71を有するが、ドレイン電極66、70、71にはダイパッド45を介して共通の電位が印加される。
MOSFETチップ42のゲート電極46は金属細線61を介してリード58と電気的に接続し、リード58はゲート端子として用いられる。同様に、MOSFETチップ43、44のゲート電極47、48は、それぞれ金属細線62、63を介してリード59、60と電気的に接続し、リード59、60はゲート端子として用いられる。
MOSFETチップ42〜44のソース電極49〜51は、導電性接着剤、例えば、半田ペースト、銀ペースト等の導電ペースト67、72、73(図5(B)参照)を介して、Cuフレーム等の導電性材料よりなる導電プレート64と固着されている。MOSFETチップ42〜44は個々に独立したソース電極49〜51を有するが、ソース電極49〜51には導電プレート64を介して共通の電位が印加される。そして、導電プレート64から導出するリード57はソース端子として用いられる。
この構造により、パッケージ52内に封止されるMOSFETチップ42〜44に対し、共通のドレイン電位及びソース電位を印加することができる。その一方で、MOSFETチップ42〜44に対し、個別にゲート電位を印加することができる。その結果、パッケージ52内のMOSFETチップ42〜44を個別に駆動させることが可能となり、1つのパッケージ52から出力される電流量を調整し、効率改善を行う(上述した図3(A)及び(B)の説明参照)ことができる。
図5(A)に示す如く、ダイパッド45上面には、導電ペースト65を介してMOSFETチップ42のドレイン電極66が固着されている。また、MOSFET素子42上面には、例えば、シリコン窒化膜(SiN)から成るパッシベーション膜81が形成されている。MOSFET素子42のソース電極49は、パッシベーション膜81に設けられた開口部から露出している。MOSFETチップ42のソース電極49上面には、導電ペースト67を介して導電プレート64が固着されている。そして、導電プレート64から導出するリード57は、MOSFETチップ42近傍で下方に屈折し、実質、ダイパッド45と同一平面に位置している。そして、リード53、57は、パッケージ52の側面から導出している。
図5(B)に示す如く、ダイパッド45上面には、導電ペースト65、68、69を介してMOSFETチップ42〜44のドレイン電極66、70、71が固着されている。MOSFETチップ42〜44のソース電極49〜51上面には、導電ペースト67、72、73を介して導電プレート64が固着されている。図示したように、導電プレート64は凹凸形状を有し、導電プレート64は凹部形状74〜76の領域でソース電極49〜51と固着している。つまり、MOSFETチップ42、43が離間する領域77及びMOSFETチップ43、44が離間する領域78上方には、導電プレート64の凸部形状79、80が配置されている。その結果、導電プレート64とMOSFETチップ42〜44側面(丸印で示す領域)に露出するドレイン領域とが、導電ペースト67、72、73を介して短絡することはない。つまり、MOSFETチップ42〜44のソース−ドレイン間がショートすることを防止できる。尚、導電プレート64の凹部形状74〜76の領域は、MOSFETチップ42〜44のソース電極49〜51の形成領域に合わせて広く形成されることで、MOSFETチップ42〜44のオン抵抗値を低減させることができる。
そして、MOSFETチップ42〜44が、個々にダイパッド45上面に固着される構造においても、図3(A)及び(B)を用いて上述したように、DC−DCコンバータ回路における電流領域に応じて、MOSFETチップ42〜44の駆動を調整することができる。この調整により、図3(B)に示すように、電源変換エネルギー効率を高効率状態で推移させることができる。尚、図3(B)の説明では、3つのMOSFET素子が1チップである場合について説明したが、図4に示すように3つの半導体チップ(個々の半導体チップには1つの半導体素子が形成される構造)の場合でも同様な効果を得ることができる。
尚、本実施の形態では、ダイパッド45及び導電プレート64がCuフレームから成形される場合について説明したが、この場合に限定するものではない。例えば、Cuフレームに換えてFe−Niを主材料としたフレームを用いる場合でも良く、他の金属材料でも良い。また、本実施の形態では、3つのMOSFETチップを1つのパッケージ内に封止する構造について説明したが、この場合に限定するものではない。例えば、4つ以上のMOSFETチップを1つのパッケージ内に封止し、それぞれ個々に駆動できる場合でも良い。また、本実施の形態では、同一セル構造であり、同一チップサイズである3つのMOSFETチップを用いる場合について説明したが、この場合に限定するものではない。1つのパッケージ内に同一セル構造であるが、異なるチップサイズの半導体素子を封止する場合でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
本発明の実施の形態における半導体装置を説明するための平面図である。 本発明の実施の形態における半導体装置を説明するための断面図であり、(A)図1に示すA−A線に沿った断面図であり、(B)図1に示すB−B線に沿った断面図である。 (A)本発明の実施の形態における半導体装置を用いたDC−DCコンバータ回路の電源変換エネルギー効率を説明するための図であり、(B)本発明の実施の形態における半導体装置を用いたDC−DCコンバータ回路の電源変換エネルギー効率を説明するための図である。 本発明の実施の形態における半導体装置を説明するための平面図である。 本発明の実施の形態における半導体装置を説明するための断面図であり、(A)図4に示すC−C線に沿った断面図であり、(B)図4に示すD−D線に沿った断面図である。
符号の説明
1 半導体装置
2 MOSFET素子
3 MOSFET素子
4 MOSFET素子
5 ダイパッド
12 パッケージ
24 導電プレート
42 MOSFETチップ
43 MOSFETチップ
44 MOSFETチップ
64 導電プレート

Claims (7)

  1. 一主面上に主電流を流す主電極と制御信号を授受する制御電極とを有し、前記一主面と対向する反対主面に裏面電極を有する半導体素子と、複数の前記半導体素子が一体に接続された状態で1パッケージ内に封止される半導体装置において、
    前記複数の半導体素子の裏面電極は、共通のダイパッドに固着にされ、
    前記複数の半導体素子の主電極に対し、一体に接続する導電プレートと、
    前記複数の半導体素子の制御電極に対し、個々に接続する導電部材とを有し、
    少なくとも前記複数の半導体素子、前記導電プレート及び前記導電部材は、前記パッケージ内へと樹脂封止され、
    前記パッケージからは、前記主電極に前記導電プレートを介して電位を印加する第1の電極端子と、前記裏面電極に前記ダイパッドを介して電位を印加する第2の電極端子と、前記制御電極に前記導電部材を介して個別に電位を印加する複数の第3の電極端子とが導出し、
    前記複数の半導体素子は、前記複数の第3の電極端子からの前記制御信号に基づき個別に駆動可能であることを特徴とする半導体装置。
  2. 一主面上に主電流を流す主電極と制御信号を授受する制御電極とを有し、前記一主面と対向する反対主面に裏面電極する半導体チップと、複数の半導体チップを1パッケージ内に封止する半導体装置において、
    前記複数の半導体チップの裏面電極は、共通のダイパッドに固着され、
    前記複数の半導体チップの主電極に対し、一体に接続する導電プレートと、
    前記複数の半導体チップの制御電極に対し、個々に接続する導電部材とを有し、
    少なくとも前記複数の半導体チップ、前記導電プレート及び前記導電部材は、前記パッケージ内へと樹脂封止され、
    前記パッケージからは、前記主電極に前記導電プレートを介して電位を印加する第1の電極端子と、前記裏面電極に前記ダイパッドを介して電位を印加する第2の電極端子と、前記制御電極に前記導電部材を介して個別に電位を印加する複数の第3の電極端子とが導出し、
    前記複数の半導体チップは、前記複数の第3の電極端子からの前記制御信号に基づき個別に駆動可能であることを特徴とする半導体装置。
  3. 前記導電プレートは平板形状であることを特徴とする請求項1に記載の半導体装置。
  4. 一主面上に主電流を流す主電極と制御信号を授受する制御電極とを有する半導体素子と、複数の前記半導体素子が一体に接続された状態で1パッケージ内に封止される半導体装置において、
    前記複数の半導体素子の主電極に対し、一体に接続する平板形状の導電プレートと、
    前記複数の半導体素子の制御電極に対し、個々に接続する導電部材とを有し、
    前記導電プレートは、前記半導体素子の主電極との接続領域のみ半田濡れ性を有することを特徴とする半導体装置。
  5. 前記導電プレートには複数の凹凸形状が形成されており、前記半導体チップの主電極は、前記導電プレートの凹部形状領域にて接続していることを特徴とする請求項2に記載の半導体装置。
  6. 前記導電プレートは、銅板であることを特徴とする請求項1または請求項2に記載の半導体装置。
  7. 前記導電部材は、金属細線であることを特徴とする請求項1または請求項2に記載の半導体装置。
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