KR100849015B1 - 반도체 장치 - Google Patents

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다까시 아끼바
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Abstract

종래의 반도체 장치에서는，DC-DC 컨버터 회로의 전원 변환 에너지 효율이 MOSFET 특성에 영향을 받는다고 하는 문제가 있었다． 본 발명의 반도체 장치(1)에서는, 다이 패드(5) 상에 3개의 MOSFET 소자(2∼4)가 고착되어 있다. MOSFET 소자(2∼4)의 소스 전극(9∼11)은, 도전 플레이트(24)에 의해 공통 접속되어 있다. MOSFET 소자(2∼4)의 드레인 전극(26, 28, 29)은, 공통 접속되어 있다. 한편，MOSFET 소자(2∼4)의 게이트 전극(6∼8)은 개별로 접속되어 있다. 이 구조에 의해, MOSFET 소자(2∼4)는, 목적에 따라 개별로 구동하는 것이 가능하게 된다．
DC-DC 컨버터 회로, 전원 변환 에너지 효율, MOSFET 특성

Description

반도체 장치{SEMICONDUCTOR DEVICE}
도 1은 본 발명의 실시예에서의 반도체 장치를 설명하기 위한 평면도.
도 2는 본 발명의 실시예에서의 반도체 장치를 설명하기 위한 단면도로서, (A)는 도 1에 도시하는 A-A선을 따라 취한 단면도이며, (B)는 도 1에 도시하는 B-B선을 따라 취한 단면도.
도 3의 (A)는 본 발명의 실시예에서의 반도체 장치를 이용한 DC-DC 컨버터 회로의 전원 변환 에너지 효율을 설명하기 위한 도면이며, (B)는 본 발명의 실시예에서의 반도체 장치를 이용한 DC-DC 컨버터 회로의 전원 변환 에너지 효율을 설명하기 위한 도면.
도 4는 본 발명의 실시예에서의 반도체 장치를 설명하기 위한 평면도.
도 5는 본 발명의 실시예에서의 반도체 장치를 설명하기 위한 단면도로서, 도 5의 (A)는 도 4에 도시하는 C-C선을 따라 취한 단면도이며, (B)는 도 4에 도시하는 D-D선을 따라 취한 단면도.
<도면의 주요 부분에 대한 부호의 설명>
1 : 반도체 장치
2, 3, 4 : MOSFET 소자
5 : 다이 패드
12 : 패키지
24 : 도전 플레이트
42, 43, 44 : MOSFET 칩
64 : 도전 플레이트
[특허 문헌1] 일본 특개2005-302951호 공보(제3-4페이지, 제1-2도)
본 발명은, 복수의 반도체 소자를 1패키지 내에 밀봉하고, 반도체 소자 특성을 향상시키는 반도체 장치에 관한 것이다．
종래의 반도체 장치의 일 실시예로서, 하기의 전력용 반도체 장치 패키지가 알려져 있다. 제1 전력용 MOSFET 칩과 제2 전력용 MOSFET 칩이 적층 구조로 됨과 함께 병렬 접속되고, 일체적으로 수지 밀봉되어 있다. 제1 및 제2 전력용 MOSFET 칩은 전기적으로 동일 구조를 갖고, 칩의 표면측에 소스 전극 및 게이트 전극이 형성되고, 칩의 이면측에 드레인 전극이 형성되어 있다. 그리고, 리드 프레임 상에 땜납에 의해 제1 전력용 MOSFET 칩이 고착되어 있다. 제1 전력용의 MOSFET 칩 상에는, 제2 전력용 MOSFET 칩의 표면측이 배치되어 있다. 양 칩 사이에는 전극 배선 금속판이 배치되고, 전극 배선 금속판을 개재하여, 소스 전극끼리 및 게이트 전극끼리 각각 고착되어 있다. 또한, 제2 전력용 MOSFET 칩의 드레인 전극은, 금속 프레임을 통하여, 제1 전력용 MOSFET 칩의 드레인 전극이 고착된 리드 프레임과 전기적으로 접속하고 있다(예를 들면, 특허 문헌1 참조).
종래의 반도체 장치에서는, 전술한 바와 같이, 전기적으로 동일 구조를 갖는 제1 및 제2 전력용 MOSFET 칩은 병렬 접속되고, 게이트 전극에의 동일한 제어 신호에 기초하여, 동일 구동한다. 이 구조에 의해, 패키지 사이즈의 증대를 회피하면서, 온 저항값이 낮고, 정격 전류가 큰 전력용 반도체 장치 패키지를 실현할 수 있다． 그러나, 예를 들면, DC-DC 컨버터 회로에 이용한 경우, 제1 및 제2 MOSFET 칩이 동일 구동하기 때문에, 저전류 영역에서는 용량이 커서, 전원 변환 에너지 효율이 낮아진다고 하는 문제가 있다.
전술한 각 사정을 감안하여 이루어진 것으로, 본 발명의 반도체 장치에서는, 일주면 상에 주로 주전류를 흘리는 주전극과 제어 신호를 수수하는 제어 전극을 갖는 반도체 소자와, 복수의 상기 반도체 소자가 일체로 접속된 상태에서 1패키지 내에 밀봉되는 반도체 장치에 있어서, 상기 복수의 반도체 소자의 주전극에 대하여, 일체로 접속하는 도전 플레이트와, 상기 복수의 반도체 소자의 제어 전극에 대하여, 개개로 접속하는 도전 부재를 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 일체로 접속된 상태의 복수의 반도체 소자의 주전극에 공통의 도전 플레이트가 고착되어 있다. 그리고, 반도체 소자의 제어 전극에 개개로 도전 부재가 접속하고 있다. 이 구조에 의해, 복수의 반도체 소자를 개개로 구동시킬 수 있어, 목적에 따라 전류량을 바꾸어, 효율 개선을 행할 수 있다．
또한, 본 발명의 반도체 장치에서는, 일주면 상에 주로 주전류를 흘리는 주전극과 제어 신호를 수수하는 제어 전극을 갖는 반도체 칩과, 복수의 상기 반도체 칩을 1패키지 내에 밀봉하는 반도체 장치에서, 상기 복수의 반도체 칩의 주전극에 대하여, 일체로 접속하는 도전 플레이트와, 상기 복수의 반도체 칩의 제어 전극에 대하여, 개개로 접속하는 도전 부재를 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 복수의 반도체 칩의 주전극에 공통의 도전 플레이트를 고착한다. 그리고, 복수의 반도체 칩의 제어 전극에 개개로 도전 부재가 접속하고 있다. 이 구조에 의해, 복수의 반도체 칩을 개개로 구동시킴으로써, 목적에 따라 전류량을 바꾸어, 효율 개선을 행할 수 있다．
또한, 본 발명의 반도체 장치에서는, 상기 도전 플레이트는 평판 형상인 것을 특징으로 한다. 따라서, 본 발명에서는, 도전 플레이트가 평판 형상으로 됨으로써, 패키지의 두께를 얇게 할 수 있다．
또한, 본 발명의 반도체 장치에서는, 상기 도전 플레이트는, 상기 반도체 소자의 주전극과의 접속 영역만 땜납 습윤성을 갖는 것을 특징으로 한다. 따라서, 본 발명에서는, 땜납 습윤성을 이용한 자기 정합 기술에 의해, 도전 플레이트와 반도체 소자의 주전극을 고착시킬 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 도전 플레이트에는 복수의 요철 형상이 형성되어 있으며, 상기 반도체 칩의 주전극은, 상기 도전 플레이트의 오목부 형상 영역에서 접속하고 있는 것을 특징으로 한다. 따라서, 본 발명에서는, 도 전 플레이트에는, 반도체 칩의 주전극에 대응한 복수의 오목부가 형성됨으로써, 도전 플레이트가 반도체 칩 끝부에서 접촉하는 것을 방지할 수 있다.
또한, 본 발명의 반도체 장치에서는, 상기 도전 부재는, 금속 세선인 것을 특징으로 한다. 따라서, 본 발명에서는, 복수의 반도체 소자는, 목적에 따라 개개로 구동하는 것이 가능하게 된다．
<발명을 실시하기 위한 최량의 형태>
이하에, 본 발명의 일 실시예인 반도체 장치에 대해서, 도 1∼도 3을 참조하여, 상세하게 설명한다. 도 1은, 본 실시예인 반도체 장치를 설명하기 위한 평면도이다. 도 2의 (A)는, 도 1에 도시하는 반도체 장치의 A-A선을 따라 취한 단면도이다. 도 2의 (B)는, 도 1에 도시하는 반도체 장치의 B-B선을 따라 취한 단면도이다. 도 3의 (A) 및 도 3의 (B)는, 본 실시예인 반도체 장치를 이용한 DC-DC 컨버터 회로의 전원 변환 에너지 효율을 설명하기 위한 도면이다. 또한, 도 1에서는, 도 2의 (A) 및 도 2의 (B)에 도시하는 페시베이션막은 도시하지 않는다.
도 1에 도시한 바와 같이, 본 실시예의 반도체 장치(1)에서는, 예를 들면, 3개의 MOSFET 소자(2∼4)가, 도전성 접착제, 예를 들면, 땜납 페이스트, 은 페이스트 등의 도전 페이스트(25)(도 2의 (A) 참조)를 통하여 다이 패드(5) 상에 고착되어 있다. MOSFET 소자(2∼4)는, 동일 셀 구조이며, 동일 소자 사이즈이다. 그리고, MOSFET 소자(2∼4)는 일체로 접속되어, 1칩이다. 칩 표면측에는 게이트 전극(6∼8) 및 소스 전극(9∼11)이 형성되어 있다. 또한, 칩 이면측에는 드레인 전극(26, 28, 29)(도 2의 (B) 참조)이 형성되어 있다. 그리고, 점선은 패키지의 외 형을 나타내지만, 패키지(12)로부터는 리드(13∼20)가 도출하고, 외부 단자로서 이용된다. 즉, 반도체 장치(1)에서는, 복수개의 반도체 소자, 예를 들면, 3개의 MOSFET 소자(2∼4)가, 1개의 패키지(12) 내에 밀봉되어 있다.
다이 패드(5) 및 리드(13∼20)는, 구리(Cu)의 리드 프레임(이하, Cu 프레임이라고 부름)을 성형하여, 형성되어 있다. 리드(13∼16)는 다이 패드(5)와 연속하여 형성되어 있다. 다이 패드(5)는 MOSFET 소자(2∼4)의 드레인 전극(26, 28, 29)과 고착하고, 리드(13∼16)는 드레인 단자로서 이용된다. 또한, 개개의 MOSFET 소자(2∼4)에는, 각각 드레인 전극(26, 28, 29)이 형성되어 있지만, MOSFET 소자(2∼4)는 일체의 상태이며, 드레인 전극(26, 28, 29)도 일체의 상태이다. 그리고, 드레인 전극(26, 28, 29)에는 다이 패드(5)를 통하여 공통의 전위가 인가된다.
MOSFET 소자(2)의 게이트 전극(6)은 금속 세선(21)을 통하여 리드(18)와 전기적으로 접속하고, 리드(18)는 게이트 단자로서 이용된다. 마찬가지로, MOSFET 소자(3, 4)의 게이트 전극(7, 8)은, 각각 금속 세선(22, 23)을 통하여 리드(19, 20)와 전기적으로 접속하고, 리드(19, 20)는 게이트 단자로서 이용된다.
MOSFET 소자(2∼4)의 소스 전극(9∼11)은, 도전성 접착제, 예를 들면, 땜납 페이스트(27, 30, 31)(도 2의 (B) 참조)를 통하여, Cu 프레임 등의 도전성 재료로 이루어지는 도전 플레이트(24)와 고착되어 있다. MOSFET 소자(2∼4)는 개개로 독립한 소스 전극(9∼11)을 갖지만, 소스 전극(9∼11)에는 도전 플레이트(24)를 통하여 공통의 전위가 인가된다. 그리고, 도전 플레이트(24)로부터 도출하는 리드(17)는 소스 단자로서 이용된다.
이 구조에 의해, 패키지(12) 내에 밀봉되는 MOSFET 소자(2∼4)에 대하여, 공통의 드레인 전위 및 소스 전위를 인가할 수 있다． 그 한편，MOSFET 소자(2∼4)에 대하여, 개별로 게이트 전위를 인가할 수 있다． 그 결과, 패키지(12) 내의 MOSFET 소자(2∼4)를 개별로 구동시키는 것이 가능해져，1개의 패키지(12)로부터 출력되는 전류량을 조정하여, 효율 개선(후술하는 도 3의 (A) 및 도 3의 (B)의 설명 참조)을 행할 수 있다．
도 2의 (A)에 도시한 바와 같이, 다이 패드(5) 상면에는, 도전 페이스트(25)를 통하여 MOSFET 소자(2)의 드레인 전극(26)이 고착되어 있다. 또한，MOSFET 소자(2) 상면에는, 예를 들면, 실리콘 질화막(SiN)으로 이루어지는 페시베이션막(35)이 형성되어 있다. MOSFET 소자(2)의 소스 전극(9)은, 페시베이션막(35)에 형성된 개구부로부터 노출되어 있다. MOSFET 소자(2)의 소스 전극(9) 상면에는, 땜납 페이스트(27)를 통하여 도전 플레이트(24)가 고착되어 있다. 도전 플레이트(24)의 접착면측에는, 도금법 등에 의해 땜납 습윤성이 높은 금속박막(32)이, 적어도 MOSFET 소자(2)의 소스 전극(9)과 고착하는 영역에 형성되어 있다. 또한, 증착법에 의해 금속 박막(32)을 형성하는 경우이어도 된다. 그리고, 땜납 페이스트(27)의 땜납 습윤성을 이용함으로써, 위치 정밀도 좋게, MOSFET 소자(2)의 소스 전극(9)과 도전 플레이트(24)를 고착할 수 있다． 그리고, 도전 플레이트(24)로부터 도출하는 리드(17)는, MOSFET 소자(2) 근방에서 하방으로 굴절하여, 실질적으로, 다이 패드(5)와 동일 평면에 위치하고 있다． 그리고, 리드(13, 17)는, 패키지(12)의 측면으로부터 도출하고 있다．
도 2의 (B)에 도시한 바와 같이, 다이 패드(5) 상면에는, 도전 페이스트(25)를 통하여 MOSFET 소자(2∼4)의 드레인 전극(26, 28, 29)이 고착되어 있다. 도시한 바와 같이, 반도체 웨이퍼(도시하지 않음)를 다이싱하여, 반도체 칩을 분할할 때에, MOSFET 소자(2)와 MOSFET 소자(3) 사이 및 MOSFET 소자(3)와 MOSFET 소자(4) 사이에는 다이싱하지 않는다． 그 결과, MOSFET 소자(2∼4)는, 일체의 상태로 되어, 1칩으로서 취급된다. 그 때문에, MOSFET 소자(2∼4)를 다이 패드(5)상면에 고착할 때에는 1회의 다이 본딩 공정에 의해 행할 수 있다．
MOSFET 소자(2∼4)의 소스 전극(9∼11) 상면에는, 땜납 페이스트(27, 30, 31)를 통하여 도전 플레이트(24)가 고착되어 있다. 전술한 바와 같이, 도전 플레이트(24)의 접착면측에는, 도금법 등에 의해 땜납 습윤성이 높은 금속 박막(32∼34)이, 적어도 MOSFET 소자(2∼4)의 소스 전극(9∼11)과 고착하는 영역에 형성되어 있다. 그리고, 땜납 페이스트(27, 30, 31)의 땜납 습윤성을 이용함으로써, 위치 정밀도 좋게, MOSFET 소자(2∼4)의 소스 전극(9∼11)과 도전 플레이트(24)를 고착할 수 있다． 이 구조에 의해, 도전 플레이트(24)는 평판 형상이며, 패키지(12)(점선으로 도시)의 두께를 얇게 할 수 있다．
도 3의 (A) 및 도 3의 (B)에서는，X축에 MOSFET 칩의 전류량을 나타내고, Y 축에 MOSFET 칩을 DC-DC 컨버터 회로에 이용한 경우의 전원 변환 에너지 효율을 나타내고 있다. 또한, 도 3의 (A)에서 말하는 칩이란, 1개의 MOSFET 소자로 이루어져 있는 칩의 경우이다.
도 3의 (A)에서는, 점선은, 칩 사이즈의 작은(용량이 작은) 1개의 MOSFET 칩 을 DC-DC 컨버터 회로에 이용한 경우를 나타내고 있다. 일점쇄선은, 칩 사이즈가 큰(용량이 큰) 1개의 MOSFET 칩을 DC-DC 컨버터 회로에 이용한 경우를 나타내고 있다. 또한, 일점쇄선으로 나타내는 대칩의 칩 사이즈(면적)는, 점선으로 나타내는 소칩의 칩 사이즈에 비하여 약 3배이다.
점선으로 나타낸 바와 같이, 칩 사이즈가 작은 MOSFET 칩을 이용한 경우, 용량값이 작기 때문에, 저전류 영역에서는 전원 변환 에너지 효율이 고효율을 나타낸다. 한편, 대전류 영역에서는 온 저항값이 크기 때문에, 전원 변환 에너지 효율이 저효율을 나타낸다. 일점쇄선으로 나타낸 바와 같이, 칩 사이즈가 큰 MOSFET 칩을 이용한 경우, 용량값이 크기 때문에, 저전류 영역에서는 전원 변환 에너지 효율이 저효율을 나타낸다. 한편, 대전류 영역에서는 온 저항값이 작기 때문에, 전원 변환 에너지 효율이 고효율을 나타낸다.
도 3의 (B)에서는, 실선은, 본 실시예이며, 개별로 구동 가능한 복수의 MOSFET 소자를 DC-DC 컨버터 회로에 이용한 경우를 나타내고 있다. 본 실시예에서는, 전술한 바와 같이, 3개의 MOSFET 소자(2∼4)(도 1참조)를 병렬 접속하고, MOSFET 소자(2∼4)의 게이트 전극(6∼8)에는, 개별로 게이트 전압을 인가할 수 있다． 이 구조에 의해, DC-DC 컨버터 회로에서의 저전류 영역에서는，MOSFET 소자(2)만을 구동시킴으로써, 전원 변환 에너지 효율을 고효율로 할 수 있다． 다음으로，M0SFET 소자(2)를 구동시킨 상태에서，MOSFET 소자(3)를 구동시킴으로써, DC-DC 컨버터 회로에서의 중전류 영역에서의 전원 변환 에너지 효율을 고효율로 할 수 있다． 마지막으로, MOSFET 소자(2, 3)를 구동시킨 상태에서，MOSFET 소자(4)를 구동시킴으로써, DC-DC 컨버터 회로에서의 대전류 영역에서의 전원 변환 에너지 효율을 고효율로 할 수 있다．
즉, 도 3의 (A)를 이용하여 설명한 바와 같이, DC-DC 컨버터 회로에서의 전류 영역에 따라, MOSFET 소자(2∼4)의 구동을 조정한다. 이 조정에 의해, 도 3의 (B)에 도시한 바와 같이, 전원 변환 에너지 효율을 고효율 상태에서 추이시킬 수 있다.
또한, 본 실시예에서는, 다이 패드(5) 및 도전 플레이트(24)가 Cu 프레임으로 성형되는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, Cu 프레임을 대신하여 Fe-Ni를 주재료로 한 프레임을 이용하는 경우이어도 되고, 다른 금속 재료이어도 된다. 또한, 본 실시예에서는，3개의 MOSFET 소자를 1칩으로 하여, 1 개의 패키지 내에 밀봉하는 구조에 대하여 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 4개 이상의 MOSFET 소자를 1칩으로 하여 1개의 패키지 내에 밀봉하고, 각각 개개로 구동할 수 있는 경우이어도 된다. 또한, 본 실시예에서는, 동일 셀 구조이며, 동일 소자 사이즈인 3개의 MOSFET 소자를 이용하는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. 1개의 패키지 내에 동일 셀 구조이지만, 서로 다른 소자 사이즈의 반도체 소자를 밀봉하는 경우이어도 된다. 또한, 본 실시예에서는, 도전 플레이트(24)에 금속 박막(32∼34)을 형성하는 경우에 대하여 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 소스 전극(9∼11) 상에 땜납 페이스트(27, 30, 31)를 도포한 상태에서 도전 플레이트(24)를 고착하는 경우에는, 금속 박막(32∼34)이 형성되지 않은 경우이어도 마찬 가지의 효과를 얻을 수 있다. 기타, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
다음으로, 본 발명의 다른 실시예인 반도체 장치에 대해서, 도 4∼도 5를 참조하여, 상세하게 설명한다. 도 4는, 본 실시예인 반도체 장치를 설명하기 위한 평면도이다. 도 5의 (A)는, 도 4에 도시하는 반도체 장치의 C-C선을 따라 취한 단면도이다. 도 5의 (B)는, 도 4에 도시하는 반도체 장치의 D-D선을 따라 취한 단면도이다. 또한, 도 4 및 도 5에 도시하는 본 실시예의 반도체 장치의 설명 시에, 전술한 도 3의 (A) 및 도 3의 (B)에서의 DC-DC 컨버터 회로의 전원 변환 에너지 효율의 설명을 참조하는 것으로 한다. 또한, 도 4에서는, 도 5의 (A) 및 도 5의 (B)에 도시하는 페시베이션막은 도시하지 않는다.
도 4에 도시한 바와 같이, 본 실시예의 반도체 장치(41)에서는, 예를 들면, 3개의 MOSFET 칩(42∼44)이, 도전성 접착제, 예를 들면, 땜납 페이스트, 은 페이스트 등의 도전 페이스트(65)(도 5의 (A) 참조)를 통하여 다이 패드(45) 상에 고착되어 있다. MOSFET 칩(42∼44)은, 동일 셀 구조이며, 동일 칩 사이즈이며, 칩 표면측에는 게이트 전극(46∼48) 및 소스 전극(49∼51)이 형성되어 있다. 또한, 칩 이면측에는 드레인 전극(66, 70, 71)(도 5의 (B) 참조)이 형성되어 있다. 그리고, 점선은 패키지의 외형을 나타내지만, 패키지(52)로부터는 리드(53∼60)가 도출하고, 외부 단자로서 이용된다. 즉, 반도체 장치(41)에서는, 복수개의 반도체 소자, 예를 들면, 3개의 MOSFET 칩(42∼44)이, 1개의 패키지(52) 내에 밀봉되어 있다.
다이 패드(45) 및 리드(53∼60)는, 구리(Cu)의 리드 프레임(이하, Cu 프레임 이라고 부름)을 성형하여, 형성되어 있다. 리드(53∼56)는 다이 패드(45)와 연속하여 형성되어 있다. 다이 패드(45)는 MOSFET 칩(42∼44)의 드레인 전극(66, 70, 71)과 고착하고, 리드(53∼56)는 드레인 단자로서 이용된다. MOSFET 칩(42∼44)은 개개로 독립한 드레인 전극(66, 70, 71)을 갖지만, 드레인 전극(66, 70, 71)에는 다이 패드(45)를 통하여 공통의 전위가 인가된다.
MOSFET 칩(42)의 게이트 전극(46)은 금속 세선(61)을 통하여 리드(58)와 전기적으로 접속하고, 리드(58)는 게이트 단자로서 이용된다. 마찬가지로, MOSFET 칩(43, 44)의 게이트 전극(47, 48)은, 각각 금속 세선(62, 63)을 통하여 리드(59, 60)와 전기적으로 접속하고, 리드(59, 60)는 게이트 단자로서 이용된다.
MOSFET 칩(42∼44)의 소스 전극(49∼51)은, 도전성 접착제, 예를 들면, 땜납 페이스트, 은 페이스트 등의 도전 페이스트(67, 72, 73)(도 5의 (B) 참조)를 통하여, Cu 프레임 등의 도전성 재료로 이루어지는 도전 플레이트(64)와 고착되어 있다. MOSFET 칩(42∼44)은 개개로 독립한 소스 전극(49∼51)을 갖지만, 소스 전극(49∼51)에는 도전 플레이트(64)를 통하여 공통의 전위가 인가된다. 그리고, 도전 플레이트(64)로부터 도출하는 리드(57)는 소스 단자로서 이용된다.
이 구조에 의해, 패키지(52) 내에 밀봉되는 MOSFET 칩(42∼44)에 대하여, 공통의 드레인 전위 및 소스 전위를 인가할 수 있다． 그 한편，MOSFET 칩(42∼44)에 대하여, 개별로 게이트 전위를 인가할 수 있다． 그 결과, 패키지(52) 내의 MOSFET 칩(42∼44)을 개별로 구동시키는 것이 가능해져，1개의 패키지(52)로부터 출력되는 전류량을 조정하여, 효율 개선을 행할 수 있다(전술한 도 3의 (A) 및 도 3의 (B)의 설명 참조).
도 5의 (A)에 도시한 바와 같이, 다이 패드(45) 상면에는, 도전 페이스트(65)를 통하여 MOSFET 칩(42)의 드레인 전극(66)이 고착되어 있다. 또한，MOSFET 소자(42) 상면에는, 예를 들면, 실리콘 질화막(SiN)으로 이루어지는 페시베이션막(81)이 형성되어 있다. MOSFET 소자(42)의 소스 전극(49)은, 페시베이션막(81)에 형성된 개구부로부터 노출되어 있다. MOSFET 칩(42)의 소스 전극(49) 상면에는, 도전 페이스트(67)를 통하여 도전 플레이트(64)가 고착되어 있다. 그리고, 도전 플레이트(64)로부터 도출하는 리드(57)는, MOSFET 칩(42) 근방에서 하방으로 굴절하고, 실질적으로, 다이 패드(45)와 동일 평면에 위치하고 있다． 그리고, 리드(53, 57)는, 패키지(52)의 측면으로부터 도출하고 있다．
도 5의 (B)에 도시한 바와 같이, 다이 패드(45) 상면에는, 도전 페이스트(65, 68, 69)를 통하여 MOSFET 칩(42∼44)의 드레인 전극(66, 70, 71)이 고착되어 있다. MOSFET 칩(42∼44)의 소스 전극(49∼51) 상면에는, 도전 페이스트(67, 72, 73)를 통하여 도전 플레이트(64)가 고착되어 있다. 도시한 바와 같이, 도전 플레이트(64)는 요철 형상을 갖고, 도전 플레이트(64)는 오목부 형상(74∼76)의 영역에서 소스 전극(49∼51)과 고착하고 있다． 즉, MOSFET 칩(42, 43)이 이격하는 영역(77) 및 MOSFET 칩(43, 44)이 이격하는 영역(78) 상방에는, 도전 플레이트(64)의 볼록부 형상(79, 80)이 배치되어 있다. 그 결과, 도전 플레이트(64)와 MOSFET 칩(42∼44) 측면(○ 표시로 나타내는 영역)에 노출되는 드레인 영역이, 도전 페이스트(67, 72, 73)를 통하여 단락하지는 않는다. 즉, MOSFET 칩(42∼44)의 소스· 드레인간이 쇼트하는 것을 방지할 수 있다. 또한, 도전 플레이트(64)의 오목부 형상(74∼76)의 영역은, MOSFET 칩(42∼44)의 소스 전극(49∼51)의 형성 영역에 맞게 넓게 형성됨으로써, MOSFET 칩(42∼44)의 온 저항값을 저감시킬 수 있다.
그리고, MOSFET 칩(42∼44)이, 개개로 다이 패드(45) 상면에 고착되는 구조에서도, 도 3의 (A) 및 도 3의 (B)를 이용하여 전술한 바와 같이, DC-DC 컨버터 회로에서의 전류 영역에 따라, MOSFET 칩(42∼44)의 구동을 조정할 수 있다． 이 조정에 의해, 도 3의 (B)에 도시한 바와 같이, 전원 변환 에너지 효율을 고효율 상태에서 추이시킬 수 있다. 또한, 도 3의 (B)의 설명에서는，3개의 MOSFET 소자가 1칩인 경우에 대해 설명했지만, 도 4에 도시한 바와 같이, 3개의 반도체 칩(개개의 반도체 칩에는 1개의 반도체 소자가 형성되는 구조)의 경우에도 마찬가지의 효과를 얻을 수 있다.
또한, 본 실시예에서는, 다이 패드(45) 및 도전 플레이트(64)가 Cu 프레임으로 성형되는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, Cu 프레임을 대신하여 Fe-Ni를 주재료로 한 프레임을 이용한 경우이어도 되고, 다른 금속 재료이어도 된다. 또한, 본 실시예에서는，3개의 MOSFET 칩을 1개의 패키지 내에 밀봉하는 구조에 대하여 설명했지만, 이 경우에 한정되는 것은 아니다. 예를 들면, 4개 이상의 MOSFET 칩을 1개의 패키지 내에 밀봉하고, 각각 개개로 구동할 수 있는 경우이어도 된다. 또한, 본 실시예에서는, 동일 셀 구조이며, 동일 칩 사이즈의 3개의 MOSFET 칩을 이용하는 경우에 대해 설명했지만, 이 경우에 한정되는 것은 아니다. 1개의 패키지 내에 동일 셀 구조이지만, 다른 칩 사이즈의 반 도체 소자를 밀봉하는 경우이어도 된다. 기타, 본 발명의 요지를 일탈하지 않는 범위에서, 다양한 변경이 가능하다.
본 발명에서는, 복수의 반도체 소자의 주전극에 공통의 도전 플레이트가 고착하고 있다． 복수의 반도체 소자의 제어 전극에는, 개별의 도전 부재에 의해 개별로 전위를 인가할 수 있다． 이 구조에 의해, 복수의 반도체 소자를 개개로 구동시킬 수 있다. 예를 들면, 해당 반도체 장치가, DC-DC 컨버터 회로에 이용됨으로써, 전원 변환 에너지 효율은, 고효율 상태에서 추이한다.
또한, 본 발명에서는, 도전 플레이트는 평판 형상으로 된다. 그리고, 도전 플레이트에는, 땜납 습윤성이 우수한 영역이 형성되어 있다. 이 구조에 의해, 땜납의 습윤성을 이용한 자기 정합 기술을 이용할 수 있어, 더욱, 패키지 두께를 얇게 할 수 있다．
또한, 본 발명에서는, 도전 플레이트에는, 반도체 칩의 주전극에 대응한 복수의 오목부가 형성되어 있다. 이 구조에 의해, 도전 플레이트가 반도체 칩 측면에 노출되는 드레인 영역과 단락하지 않아, 반도체 칩이 쇼트되는 것을 방지할 수 있다.
또한, 본 발명에서는, 복수의 반도체 소자가 1패키지 내에 밀봉되어 있다. 복수의 반도체 소자는 일체로 접속되어, 1칩이다. 이 구조에 의해, 복수의 반도체 소자를 1회의 다이 본딩 공정에 의해 고착할 수 있다．
또한, 본 발명에서는, 복수의 반도체 소자의 제어 전극에는, 개별로 금속 세 선이 접속되어 있다. 이 구조에 의해, 복수의 반도체 소자는, 개별로 구동하는 것이 가능하게 된다．

Claims (7)

  1. 일주면 상에 소스 전극과 게이트 전극을 갖는 반도체 소자와, 복수의 상기 반도체 소자가 동일 평면 상에 일체로 접속된 상태에서 1패키지 내에 밀봉되는 반도체 장치에 있어서,
    상기 복수의 반도체 소자의 소스 전극에 대하여, 일체로 접속하는 도전 플레이트와,
    상기 복수의 반도체 소자의 게이트 전극에 대하여, 개개로 접속하는 도전 부재를 갖는 것을 특징으로 하는 반도체 장치.
  2. 일주면 상에 소스 전극과 게이트 전극을 갖는 반도체 칩과, 복수의 상기 반도체 칩을 1패키지 내에 동일 평면 상에 밀봉하는 반도체 장치에 있어서,
    상기 복수의 반도체 칩의 소스 전극에 대하여, 일체로 접속하는 도전 플레이트와,
    상기 복수의 반도체 칩의 게이트 전극에 대하여, 개개로 접속하는 도전 부재를 갖는 것을 특징으로 하는 반도체 장치.
  3. 제1항에 있어서,
    상기 도전 플레이트는 평판 형상인 것을 특징으로 하는 반도체 장치.
  4. 제3항에 있어서,
    상기 도전 플레이트는, 상기 반도체 소자의 소스 전극과의 접속 영역에만 땜납 습윤성을 갖는 것을 특징으로 하는 반도체 장치.
  5. 제2항에 있어서,
    상기 도전 플레이트에는 복수의 요철 형상이 형성되어 있고, 상기 반도체 칩의 소스 전극은, 상기 도전 플레이트의 오목부 형상 영역에서 접속하고 있는 것을 특징으로 하는 반도체 장치.
  6. 제1항 또는 제2항에 있어서,
    상기 도전 플레이트는, 동판인 것을 특징으로 하는 반도체 장치.
  7. 제1항 또는 제2항에 있어서,
    상기 도전 부재는 금속선인 것을 특징으로 하는 반도체 장치.
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