JP7180490B2 - 半導体装置およびその製造方法 - Google Patents

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Description

本発明は、第１支持部材と第２支持部材との間に第１半導体チップおよび第２半導体チップを配置した半導体装置およびその製造方法に関するものである。
従来より、第１支持部材と第２支持部材との間に第１半導体チップおよび第２半導体チップを配置し、これらをモールド樹脂で封止した半導体装置が提案されている。具体的には、この半導体装置では、第１支持部材と第１半導体チップとの間に第１下層接合部材が配置されていると共に、第１支持部材と第２半導体チップとの間に第２下層接合部材が配置されている。また、第２支持部材と第１半導体チップとの間に第１上層接合部材が配置されていると共に第２支持部材と第２半導体チップとの間に第２上層接合部材が配置されている。そして、モールド樹脂は、第１支持部材、第２支持部材、第１半導体チップ、第２半導体チップ、第１下層接合部材、第２下層接合部材、第１上層接合部材、および第２上層接合部材を封止するように配置されている。
なお、第１、第２下層接合部材および第１、第２上層接合部材は、それぞれ銀（以下では、Ａｇと称する）が焼結されたＡｇ焼結体で構成されている。また、第１支持部材および第２支持部材には、それぞれ各接合部材と接合される一面側に、ニッケル金メッキ膜（以下では、ＮｉＡｕと称する）等が形成されている。
このような半導体装置は、例えば、次のように製造される。すなわち、まず、第１支持部材上に銀焼結材料としての第１、第２下層Ａｇペーストおよび第１、第２半導体チップを順に配置する。そして、加圧、加熱して第１、第２下層Ａｇペーストから第１、第２下層接合部材を構成しつつ、第１、第２下層接合部材を介して第１支持部材と第１、第２半導体チップとを接合する。次に、第１半導体チップ上に第１上層Ａｇペーストを配置すると共に第２半導体チップ上に第２上層Ａｇペーストを配置し、第１上層Ａｇペーストおよび第２上層Ａｇペースト上に第２支持部材を配置する。そして、加圧、加熱して第１、第２上層Ａｇペーストから第１、第２上層接合部材を構成しつつ、第１、第２上層接合部材を介して第２支持部材と第１、第２半導体チップとを接合する。その後、半導体装置は、上記のようにモールド樹脂を形成することにより、製造される。
しかしながら、上記半導体装置の製造方法では、第１半導体チップおよび第２半導体チップの厚さが異なっていたり、部品公差等により、第１半導体チップを含む部分の高さと、第２半導体チップを含む部分の高さとが異なる場合がある。そして、第２支持部材を配置した際、第２支持部材が第１支持部材に対して傾いて配置される場合がある。この場合、加熱、加圧して第１、第２上層Ａｇペーストを焼結すると、第１半導体チップまたは第２半導体チップの一方に過大な加圧力が印加され、第１半導体チップまたは第２半導体チップが破壊されてしまう可能性がある。
このため、例えば、特許文献１には、加圧しなくてもＡｇ焼結体との接合性が高いメッキ膜として、コバルトタングステン（以下では、単にＣｏＷと称する）メッキ膜を用いることが提案されている。したがって、上記のような半導体装置では、メッキ膜としてＣｏＷ膜を用いることにより、Ａｇペーストを加圧しなくても、メッキ膜と各接合部材との接合性を向上できる可能性がある。
特開２０１８－０４６２７６号公報
しかしながら、ＣｏＷメッキ膜を用いた半導体装置について本発明者らがさらに検討したところ、半導体装置を製造する際に複数の熱処理工程が実施されると、ＣｏＷメッキ膜は、Ｃｏが酸化することにより、Ａｇ焼結体との接合性が低下することが確認された。つまり、メッキ膜としてＣｏＷメッキ膜を用いる場合、第１支持部材に形成されたメッキ膜は、第２支持部材と半導体チップとを接合するＡｇ焼結体等を構成する際等でもＣｏが酸化されることにより、Ａｇ焼結体との接合性が低下すると推定される。
なお、第１半導体チップおよび第２半導体チップの厚さが異なる場合、治具等を用い、第２支持部材を第１支持部材と平行にした状態で加圧、加熱することも考えられる。しかしながら、第２支持部材を第１支持部材と平行にした状態で加圧する場合、第１半導体チップと第２支持部材との間の第１上層Ａｇペーストと、第２半導体チップと第２支持部材との間の第２上層Ａｇペーストとの厚さが異なる。このため、このような場合においても、加圧して第１、第２上層接合部材を構成すると、第１半導体チップまたは第２半導体チップの一方に過大な加圧力が印加され、第１半導体チップまたは第２半導体チップが破壊されてしまう可能性がある。
本発明は上記点に鑑み、第１半導体チップまたは第２半導体チップが破壊されることを抑制しつつ、Ａｇ焼結体との接合性を向上できる半導体装置およびその製造方法を提供することを目的とする。
上記目的を達成するための請求項１では、対向する第１支持部材（１０）と第２支持部材（４０）との間に第１半導体チップ（２１）および第２半導体チップ（２２）が配置された半導体装置であって、第１支持部材および第２支持部材と、第１支持部材と第２支持部材との間に配置される第１半導体チップおよび第２半導体チップと、第１支持部材と第１半導体チップとの間に配置される第１下層接合部材（１０１）と、第１支持部材と第２半導体チップとの間に配置される第２下層接合部材（１０２）と、第２支持部材と第１半導体チップとの間に配置される第１上層接合部材（１２１）と、第２支持部材と第２半導体チップとの間に配置される第２上層接合部材（１２２）と、を備え、第１、第２下層接合部材および第１、第２上層接合部材は、Ａｇの焼結体で構成され、第１、第２下層接合部材の方が第１、第２上層接合部材より、焼結体を構成する粒子の間の空隙が小さくされており、第１、第２下層接合部材は、第１支持部材と接合され、第２支持部材における第１支持部材側の一面（４０ａ）は、ＣｏＷを主成分とし、第１、第２上層接合部材と接合されるメッキ膜（４２）で構成されており、第１支持部材の一面（１０ａ）は、第２支持部材のメッキ膜より酸化し難い材料で構成され、第１、第２下層接合部材と接合されるメッキ膜（１２）で構成されている。
これによれば、第１支持部材は、焼結体を構成する粒子の間の空隙が小さい第１、第２下層接合部材と接合されている。つまり、第１支持部材は、加圧焼結体と接合されている。このため、第１支持部材と第１、第２下層接合部材との接合性の向上を図ることができる。また、第２支持部材は、Ａｇ焼結体との接合性が高いＣｏＷを主成分とするメッキ膜を有している。このため、第２支持部材と第１、第２上層接合部材との接合性の向上を図ることができる。
そして、第１、第２上層接合部材は、第１、第２下層接合部材より焼結体を構成する粒子の間の空隙が大きくされている。つまり、第１、第２上層接合部材は、第１、第２下層接合部材より、小さい加圧力が印加された状態で焼結された低加圧焼結体である。したがって、第１、第２上層接合部材を第１、第２下層接合部材と同じ構成とする場合と比較して、第１半導体チップまたは第２半導体チップの一方に大きな加圧力が印加された状態となることが抑制され、第１半導体チップまたは第２半導体チップが破壊されることを抑制できる。
また、請求項３では、対向する第１支持部材（１０）と第２支持部材（４０）との間に第１半導体チップ（２１）および第２半導体チップ（２２）が配置された半導体装置の製造方法であって、一面（１０ａ）を有する第１支持部材を用意することと、第１支持部材の一面に、第１下層Ａｇ焼結材料（１０１ａ）および第２下層Ａｇ焼結材料（１０１ｂ）を配置することと、第１支持部材の一面側に、第１下層Ａｇ焼結材料を介して第１半導体チップを配置すると共に、第２下層Ａｇ焼結材料を介して第２半導体チップを配置することと、加熱しつつ加圧することにより、第１下層Ａｇ焼結材料から第１支持部材と接合される第１下層接合部材（１０１）を構成すると共に、第２下層Ａｇ焼結材料から第１支持部材と接合される第２下層接合部材（１０２）を構成する下層接合部材を構成することと、第１半導体チップ上に第１上層Ａｇ焼結材料（１２１ａ）を配置すると共に、第２半導体チップ上に第２上層Ａｇ焼結材料（１２２ａ）を配置することと、一面（４０ａ）を有する第２支持部材を用意することと、第１上層Ａｇ焼結材料および第２上層Ａｇ焼結材料と第２支持部材の一面が接触するように第２支持部材を配置することと、第１上層Ａｇ焼結材料から第２支持部材と接合される第１上層接合部材（１２１）を構成すると共に、第２上層Ａｇ焼結材料から第２支持部材と接合される第２上層接合部材（１２２）を構成する上層接合部材を構成することと、を行い、第２支持部材を用意することでは、一面がＣｏＷを主成分とするメッキ膜（４２）で構成されている第２支持部材を用意し、上層接合部材を構成することでは、加熱しつつ、下層接合部材を構成することよりも小さい加圧力を印加して、第１上層接合部材および第２上層接合部材を構成し、第１支持部材を用意することでは、一面がメッキ膜よりも酸化し難い材料で形成されたメッキ膜（１２）で構成される第１支持部材を用意する。
これによれば、加熱、加圧して構成した第１、第２下層接合部材を第１支持部材と接合している。このため、第１支持部材と第１、第２下層接合部材との接合性の向上を図ることができる。また、第２支持部材として、Ａｇ焼結体との接合性が高いＣｏＷを主成分とするメッキ膜が形成されたものを用意している。そして、このメッキ膜と、第１、第２上層接合部材とを接合している。このため、第２支持部材と第１、第２上層接合部材との接合性の向上を図ることができる。
そして、第１、第２上層接合部材は、第１、第２下層接合部材を構成する際よりも小さい加圧力が印加されて構成される。このため、第１、第２上層接合部材を第１、第２下層接合部材を構成する際と同じ加圧力で構成する場合と比較して、第１半導体チップまたは第２半導体チップの一方に大きな加圧力が印加されることが抑制され、第１半導体チップまたは第２半導体チップが破壊されることを抑制できる。
なお、各構成要素等に付された括弧付きの参照符号は、その構成要素等と後述する実施形態に記載の具体的な構成要素等との対応関係の一例を示すものである。
第１実施形態における半導体装置の断面図である。 図１に示す半導体装置の製造工程を示す断面図である。 図２Ａに続く半導体装置の製造工程を示す断面図である。 図２Ｂに続く半導体装置の製造工程を示す断面図である。 図２Ｃに続く半導体装置の製造工程を示す断面図である。 図２Ｄに続く半導体装置の製造工程を示す断面図である。 図２Ｅに続く半導体装置の製造工程を示す断面図である。 図２Ｅに続く半導体装置の製造工程を示す断面図である。 他の実施形態における半導体装置の断面図である。
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、同一符号を付して説明を行う。
（第１実施形態）
第１実施形態について、図面を参照しつつ説明する。本実施形態の半導体装置は、第１支持部材１０、第１半導体チップ２１、第２半導体チップ２２、第１ターミナル３１、第２ターミナル３２、第２支持部材４０、モールド樹脂５０等を備えた構成されている。また、半導体装置は、複数の接合部材１０１、１０２、１１１、１１２、１２１、１２２を備えた構成とされている。
第１支持部材１０は、例えば、Ｃｕ（銅）等で構成されるヒートシンクとしての板状部材１１を有し、一面１０ａ側に、第１メッキ膜１２が形成されて構成されている。本実施形態では、第１メッキ膜１２は、ＮｉＡｕメッキ膜で構成されている。なお、ＮｉＡｕメッキ膜は、ＣｏＷメッキ膜より酸化し難い材料である。
第１半導体チップ２１および第２半導体チップ２２は、シリコンや炭化珪素シリコン（以下では、単にＳｉＣと称する）等を用いて構成されており、例えば、ＭＯＳＦＥＴ、ＩＧＢＴ、ダイオード素子等の半導体素子が形成されている。ＭＯＳＦＥＴは、Metal Oxide Semiconductor Field Effect Transistorの略であり、ＩＧＢＴは、Insulated Gate Bipolar Transistorの略である。そして、第１半導体チップ２１および第２半導体チップ２２は、それぞれ表面２１ａ、２２ａおよび裏面２１ｂ、２２ｂに電極パッドが形成され、表面２１ａ、２２ａと裏面２１ｂ、２２ｂとの間に電流を流すように構成されている。なお、第１半導体チップ２１および第２半導体チップ２２は、ＭＯＳＦＥＴやＩＧＢＴ等が形成される場合には、表面２１ａ、２２ａにゲート電極と接合されるゲートパッドが形成され、図示しない制御端子と接合される。
そして、第１半導体チップ２１および第２半導体チップ２２は、第１支持部材１０の一面１０ａ上に、第１下層接合部材１０１および第２下層接合部材１０２を介して配置されている。つまり、第１支持部材１０は、第１メッキ膜１２が第１下層接合部材１０１および第２下層接合部材１０２と接合されることにより、第１半導体チップ２１および第２半導体チップ２２と接合されている。なお、本実施形態では、第１半導体チップ２１および第２半導体チップ２２は、表面２１ａ、２２ａと裏面２１ｂ、２２ｂとの間の長さである厚さが異なっており、第２半導体チップ２２の方が第１半導体チップ２１よりも厚くなっている。
第１ターミナル３１は、銅等で構成されてブロック状とされており、第１中層接合部材１１１を介して第１半導体チップ２１の表面２１ａ側に配置されている。第２ターミナル３２は、銅等で構成されるブロック状とされており、第２中層接合部材１１２を介して第２半導体チップ２２の表面２２ａ側に配置されている。
第２支持部材４０は、例えば、Ｃｕ等で構成されるヒートシンクとしての板状部材４１を有し、第１支持部材１０と対向する一面４０ａ側に、第２メッキ膜４２が形成されている。本実施形態では、第２メッキ膜４２は、ＣｏＷを主成分とするＣｏＷメッキ膜で構成されている。なお、本発明者らの検討によれば、ＣｏＷメッキ膜は、Ｗ濃度が２３ｗｔ％を超えるとメッキ膜としての形成が困難であることが確認された。また、本発明者らの検討によれば、ＣｏＷメッキ膜は、Ｗ濃度が５％以上である場合に特にＡｇ焼結体との接合性とモールド樹脂５０との密着性が高いことが確認された。このため、本実施形態では、第２メッキ膜４２は、Ｗ濃度が５～２３ｗｔ％とされたＣｏＷメッキ膜で構成されている。
そして、第２支持部材４０は、第２メッキ膜４２が第１上層接合部材１２１を介して第１ターミナル３１と接合されると共に、第２上層接合部材１２２を介して第２ターミナル３２と接合されるように、配置されている。
なお、本実施形態では、上記のように第２半導体チップ２２は、第１半導体チップ２１よりも厚くされている。このため、第２支持部材４０は、一面４０ａが第１支持部材１０の一面１０ａに対して傾いて配置されている。また、第２上層接合部材１２２は、第２ターミナル３２の側面にも広がって配置されている。ここでの第２ターミナル３２の側面とは、第２ターミナル３２が直方体状のブロック状とされているため、第２ターミナル３２のうちの第１支持部材１０の一面１０ａと対向する面と、第２支持部材４０の一面４０ａと対向する面とを繋ぐ面のことである。
第１、第２下層接合部材１０１、１０２、第１、第２中層接合部材１１１、１１２、および第１、第２上層接合部材１２１、１２２は、それぞれＡｇペーストを焼結させたＡｇ焼結体で構成されている。そして、具体的には後述するが、本実施形態では、第１、第２下層接合部材１０１、１０２および第１、第２中層接合部材１１１、１１２は、Ａｇペーストを加圧焼結した加圧焼結体で構成されている。一方、第１、第２上層接合部材１２１、１２２は、Ａｇペーストを無加圧焼結した無加圧焼結体で構成されている。つまり、第１メッキ膜１２は、加圧焼結体である第１、第２下層接合部材１０１、１０２と接合されており、第２メッキ膜４２は、無加圧焼結体である第１、第２上層接合部材１２１、１２２と接合されている。
そして、このように各接合部材１０１、１０２、１１１、１１２、１２１、１２２が構成されている。このため、第１、第２下層接合部材１０１、１０２および第１、第２中層接合部材１１１、１１２は、第１、第２上層接合部材１２１、１２２と比較すると、焼結体を構成する粒子間の空隙（すなわち、隙間）が小さい構成とされている。
モールド樹脂５０は、第１、第２半導体チップ２１、２２、第１、第２ターミナル３１、３２、各接合部材１０１、１０２、１１１、１１２、１２１、１２２、第１、第２支持部材１０、４０の一面１０ａ、４０ａ側を封止するように配置されている。また、モールド樹脂５０は、第１、第２支持部材１０、４０の他面１０ｂ、４０ｂ側が露出するように配置されている。
ここで、第１メッキ膜１２を構成するＮｉＡｕメッキ膜と、第２メッキ膜４２を構成するＣｏＷメッキ膜との特性について説明する。ＮｉＡｕメッキ膜およびＣｏＷメッキ膜は、共にモールド樹脂５０との密着性が高い材料である。そして、ＮｉＡｕメッキ膜は、ＣｏＷメッキ膜より酸化し難い材料であるが、酸化する前のＣｏＷメッキ膜よりＡｇ焼結体との接合性が低い材料である。言い換えると、ＣｏＷメッキ膜は、酸化する前ではＮｉＡｕメッキ膜よりＡｇ焼結体との接合性が高い材料であるが、酸化されることでＡｇ焼結体との接合性が低くなる材料である。
つまり、本実施形態では、第１メッキ膜１２および第２メッキ膜４２は、共にモールド樹脂５０との密着性が高い材料で構成されている。そして、第１メッキ膜１２は、第２メッキ膜４２より酸化し難い材料であるが、酸化する前の第２メッキ膜４２よりＡｇ焼結体との接合性が低い材料で構成されている。第２メッキ膜４２は、酸化する前では第１メッキ膜１２よりＡｇ焼結体との材料が高い材料で構成されている。
以上が本実施形態における半導体装置の構成である。次に、上記半導体装置の製造方法について、図２Ａ～図２Ｅを参照しつつ説明する。
まず、図２Ａに示されるように、一面１０ａにＮｉＡｕメッキ膜で構成される第１メッキ膜１２が形成された第１支持部材１０を用意する。そして、一面１０ａ上に、第１下層Ａｇペースト１０１ａおよび第２下層Ａｇペースト１０２ａを塗布する。なお、第１下層Ａｇペースト１０１ａおよび第２下層Ａｇペースト１０２ａは、Ａｇ粒子をアルコールやエチレングリコール等の溶剤に混入することで構成される。また、後述する各Ａｇペースト１１１ａ、１１２ａ、１２１ａ、１２２ａも同様に、Ａｇ粒子をアルコールやエチレングリコール等の溶剤に混入することで構成される。
次に、図２Ｂに示されるように、第１下層Ａｇペースト１０１ａ上に第１半導体チップ２１を配置すると共に、第２下層Ａｇペースト１０２ａ上に第２半導体チップ２２を配置する。そして、第１半導体チップ２１の表面２１ａ側および第２半導体チップ２２の表面２２ａ側から加圧装置２００によって加圧しつつ、加熱する。これにより、第１下層Ａｇペースト１０１ａを加圧焼結して第１下層接合部材１０１を構成すると共に、第２下層Ａｇペースト１０２ａを加圧焼結して第２下層接合部材１０２を構成する。
この際、第１下層接合部材１０１および第２下層接合部材１０２を加圧焼結して構成している。このため、第１下層接合部材１０１および第２下層接合部材１０２を無加圧焼結して構成する場合と比較して、第１メッキ膜１２と、第１下層接合部材１０１および第２下層接合部材１０２との接合性を向上できる。また、第１、第２下層接合部材１０１、１０２は、加圧および加熱して形成された加圧焼結体となるため、焼結体の内部では、隣接する粒子間の空隙が小さい状態となる。
続いて、図２Ｃに示されるように、第１半導体チップ２１の表面２１ａ側に第１中層Ａｇペースト１１１ａを配置すると共に、第１中層Ａｇペースト１１１ａ上に第１ターミナル３１を配置する。また、第２半導体チップ２２の表面２２ａ側に第２中層Ａｇペースト１１２ａを配置すると共に、第２中層Ａｇペースト１１２ｂ上に第２ターミナル３２を配置する。
その後、図２Ｄに示されるように、図２Ｂと同様に、第１半導体チップ２１の表面２１ａ側および第２半導体チップ２２の表面２２ａ側から加圧装置２００によって加圧しつつ、加熱する。これにより、第１中層Ａｇペースト１１１ａを加圧焼結して第１中層接合部材１１１を構成すると共に、第２中層Ａｇペースト１１２ａを加圧焼結して第２中層接合部材１１２を構成する。なお、本実施形態では、第１、第２中層接合部材１１１、１１２は、加圧および加熱して形成された加圧焼結体となるため、焼結体の内部では、隣接する粒子間の空隙が小さい状態となる。
次に、図２Ｅに示されるように、第１ターミナル３１上に第１上層Ａｇペースト１２１ａを配置すると共に、第２ターミナル３２上に第２上層Ａｇペースト１２２ａを配置する。
続いて、図２Ｆに示されるように、一面４０ａ側にＣｏＷメッキ膜で構成される第２メッキ膜４２が形成された第２支持部材４０を用意する。そして、第２支持部材４０の一面４０ａが第１支持部材１０の一面１０ａと対向すると共に第１、第２上層Ａｇペースト１２１ａ、１２２ａと接触するように、第２支持部材４０を第１、第２上層Ａｇペースト１２１ａ、１２２ａ上に配置する。
その後、本実施形態では、加圧せずに加熱することにより、第１上層Ａｇペースト１２１ａを焼結して第１上層接合部材１２１を構成すると共に、第２上層Ａｇペースト１２２ａを焼結して第２上層接合部材１２２を構成する。この際、第２メッキ膜４２が加圧しなくてもＡｇ焼結体との接合性が高いＣｏＷメッキ膜で構成されているため、加圧しなくても、第２メッキ膜４２と第１上層接合部材１２１および第２上層接合部材１２２との接合性が高い状態とすることができる。
なお、上記のように、第２半導体チップ２２は、第１半導体チップ２１よりも厚くされている。このため、第２支持部材４０を配置した際、第２半導体チップ２２上の第２上層Ａｇペースト１２２ａの方が第２支持部材４０の自重等が印加され易い。このため、第２上層Ａｇペースト１２２ａは、第２ターミナル３２の側面にも広がり、第２上層接合部材１２２は、第２ターミナル３２の側面にも広がった状態となる。但し、第２支持部材４０は、一面４０ａが第１支持部材１０の一面１０ａと完全な平行とはならず、第１支持部材１０の一面１０ａに対して傾いた状態となっている。
また、第１、第２上層接合部材１２１、１２２は、加圧装置２００等で加圧されずに焼結された無加圧焼結体であり、第１、第２下層接合部材１０１、１０２よりも低加圧状態で焼結された低加圧焼結体である。このため、第１、第２上層接合部材１２１、１２２は、焼結体の内部では、隣接する粒子間の空隙が大きい状態となる。
さらに、本発明者らは、この工程における加熱温度について検討を行い、２８０℃以上に加熱するとＣｏが酸化され始めることを確認した。このため、本実施形態では、この工程では、加熱温度を２８０℃未満にして行う。つまり、加熱温度は、第２メッキ膜４２を構成するＣｏが酸化し難くなる温度とされる。
その後、図２Ｇに示されるように、図２Ｆの工程まで行ったものを図示しない金型に配置し、トランスファーモールド法等によってモールド樹脂５０を形成することにより、上記図１に示す半導体装置が製造される。なお、本実施形態では、第１、第２下層Ａｇペースト１０１ａ、１０２ａが第１、第２下層Ａｇ焼結材料に相当し、第１、第２上層Ａｇペースト１２１ａ、１２２ａが第１、第２上層Ａｇ焼結材料に相当している。
以上説明したように、本実施形態では、第１、第２下層接合部材１０１、１０２は、第１、第２上層接合部材１２１、１２２より、焼結体を構成する粒子間の空隙が小さくなっている。つまり、第１、第２下層接合部材１０１、１０２は、第１、第２上層接合部材１２１、１２２よりも大きな加圧力が印加されて構成された加圧焼結体とされている。また、第１、第２上層接合部材１２１、１２２は、無加圧焼結体で構成されている。
このため、第１メッキ膜１２は、酸化される前の第２メッキ膜４２よりもＡｇ焼結体との接合性が低いが、第１、第２下層接合部材１０１、１０２が加圧焼結体であるため、第１、第２下層接合部材１０１、１０２との接合性を向上できる。また、第２メッキ膜４２は、加圧されなくてもＡｇ焼結体との接合性が高いＣｏＷメッキ膜で構成されている。そして、この第２メッキ膜４２には、第１支持部材１０と第１、第２下層接合部材１０１、１０２とを接合する工程等の熱処理の影響はない。したがって、第２メッキ膜４２が酸化されることを抑制でき、第２メッキ膜４２と第１、第２上層接合部材１２１、１２２との接合性が低下することを抑制できる。また、第２メッキ膜４２が酸化されることを抑制できるため、第２メッキ膜４２とモールド樹脂４２との密着性が低下することも抑制できる。
また、第１メッキ膜１２は、第２メッキ膜４２よりも酸化し難い材料で構成されている。このため、半導体装置を製造する工程中に第１メッキ膜１２が酸化され難く、第１メッキ膜１２と第１、第２下層接合部材１０１、１０２との接合性が低下することも抑制できる。さらに、第１メッキ膜１２は、酸化され難いため、モールド樹脂５０との密着性が低下することも抑制できる。
さらに、第１メッキ膜１２および第２メッキ膜４２は、モールド樹脂５０との密着性が高い材料で構成されている。つまり、本実施形態の半導体装置によれば、第１メッキ膜１２と第１、第２下層接合部材１０１、１０２およびモールド樹脂５０との密着性を向上しつつ、第２メッキ膜４２と第１、第２上層接合部材１２１、１２２との接合性を向上することができる。言い換えると、本実施形態の半導体装置によれば、第１、第２メッキ膜１２、４２と、第１、第２下層接合部材１０１、１０２および第１、第２上層接合部材１２１、１２２との接合性、およびモールド樹脂５０との密着性の両立を図ることができる。
そして、第１、第２上層接合部材１２１、１２２は、無加圧焼結体で構成されている。このため、第１半導体チップ２１または第２半導体チップ２２に過大な加圧力が印加されることがなくなり、第１半導体チップ２１または第２半導体チップ２２が破壊されることを抑制できる。
また、本実施形態では、２８０℃未満の加熱処理を行うことにより、第１、第２上層Ａｇペースト１２１ａ、１２２ａから第１、第２上層接合部材１２１、１２２を構成している。このため、第１、第２上層接合部材１２１、１２２を構成する際にＣｏが酸化することを抑制でき、第２メッキ膜４２と第１、第２上層接合部材１２１、１２２との接合性が低下することを抑制できる。
そして、本実施形態では、上記のように、高耐熱性に優れるＡｇ焼結体、およびＣｏＷメッキ膜を有する半導体装置としている。このため、本実施形態の半導体装置は、高温動作が期待されるＳｉＣデバイスを搭載したモジュールにおいて、より効果を発揮することができる。
（他の実施形態）
本発明は上記した実施形態に限定されるものではなく、特許請求の範囲に記載した範囲内において適宜変更が可能である。
上記第１実施形態において、第１支持部材１０および第２支持部材４０は、ＤＢＣ（Direct Bonded Copperの略）基板や、ＡＭＣ（Active Metal brazed Copperの略）基板等で構成されていてもよい。
また、上記第１実施形態において、第１、第２ターミナル３１、３２および第１、第２中層接合部材１１１、１１２を備えない構成としてもよい。すなわち、半導体装置は、第１半導体チップ２１の表面２１ａ側が第１上層接合部材１２１を介して第２支持部材４０と接合され、第２半導体チップ２２の表面２２ａ側が第２上層接合部材１２２を介して第２支持部材４０と接合されていてもよい。
そして、上記第１実施形態において、第１半導体チップ２１および第２半導体チップ２２は、同じ厚さとされていてもよい。このように、第１半導体チップ２１および第２半導体チップ２２が同じ厚さとされている場合であっても、部品公差や製造時の誤差等により、第１半導体チップ２１を含む部分の高さと第２半導体チップ２２を含む部分の高さとがばらつくことがある。このため、上記第１実施形態のように、第１上層Ａｇペースト１２１ａおよび第２上層Ａｇペースト１２２ａを無加圧で焼結することにより、上記第１実施形態と同様の効果を得ることができる。
さらに、上記第１実施形態において、図２Ｆの工程では、第１、第２上層Ａｇペースト１２１ａ、１２２ａに対し、図２Ｂの工程で第１、第２下層Ａｇペースト１０１ａ、１０２ａに印加する加圧力よりも低い加圧力を印加するようにしてもよい。つまり、第１、第２上層接合部材１２１、１２２は、低加圧焼結体で構成されていてもよい。このように半導体装置を製造したとしても、例えば、図２Ｆの工程で図２Ｂの工程と同じ加圧力を印加する場合と比較して、第２半導体チップ２２に過大な加圧力が印加されることを抑制でき、第２半導体チップ２２が破壊されることを抑制できる。
また、上記第１実施形態において、図２Ｆの工程では、図示しない治具を用い、第２支持部材４０の一面４０ａが第１支持部材１０の一面１０ａと平行となるようにしてもよい。そして、図３に示されるように、この状態で第１、第２上層Ａｇ接合部材１２１、１２２を構成すると共にモールド樹脂５０を配置した半導体装置としてもよい。
そして、上記第１実施形態において、第１メッキ膜１２は形成されていなくてもよい。このような半導体装置としても、第１、第２下層接合部材１０１、１０２が加圧焼結体で構成されているため、第１、第２下層接合部材１０１、１０２が無加圧焼結体で構成される場合と比較すれば、第１支持部材１０と第１、第２下層接合部材１０１、１０２との接合性を向上できる。
また、上記第１実施形態において、第１、第２下層Ａｇペースト１０１ａ、１０２ａを用いる代わりに、焼結材料として、シート状とされた第１、第２下層Ａｇシートを用いるようにしてもよい。同様に、第１、第２上層Ａｇペースト１２１ａ、１２２ａを用いる代わりに、焼結材料として、シート状とされた第１、第２上層Ａｇシートを用いるようにしてもよい。さらに、第１、第２中層Ａｇペースト１１１ａ、１１２ａを用いる代わりに、焼結材料として、シート状とされた第１、第２中層Ａｇシートを用いるようにしてもよい。
また、上記第１実施形態において、第１、第２中層接合部材１１１、１１２は、無加圧焼結体または低加圧焼結体で構成されていてもよい。
さらに、上記第１実施形態において、モールド樹脂５０と、各部材１０～４０、１０１、１０２、１１１、１１２、１２１、１２２との間に、モールド樹脂５０との密着性を向上させるプライマ樹脂を配置するようにしてもよい。なお、プライマ樹脂を配置する場合には、例えば、図２Ｆの工程を行った後、図２Ｇの工程を行う前にプライマ樹脂を配置するようにすればよい。
１０ 第１支持部材
２１ 第１半導体チップ
４０ 第２支持部材
４０ａ 一面
４２ メッキ膜
１０１ 第１下層接合部材
１０２ 第２下層接合部材
１２１ 第１上層接合部材
１２２ 第２上層接合部材

Claims (5)

  1. 対向する第１支持部材（１０）と第２支持部材（４０）との間に第１半導体チップ（２１）および第２半導体チップ（２２）が配置された半導体装置であって、
    前記第１支持部材および前記第２支持部材と、
    前記第１支持部材と前記第２支持部材との間に配置される前記第１半導体チップおよび前記第２半導体チップと、
    前記第１支持部材と前記第１半導体チップとの間に配置される第１下層接合部材（１０１）と、
    前記第１支持部材と前記第２半導体チップとの間に配置される第２下層接合部材（１０２）と、
    前記第２支持部材と前記第１半導体チップとの間に配置される第１上層接合部材（１２１）と、
    前記第２支持部材と前記第２半導体チップとの間に配置される第２上層接合部材（１２２）と、を備え、
    前記第１、第２下層接合部材および前記第１、第２上層接合部材は、銀の焼結体で構成され、前記第１、第２下層接合部材の方が前記第１、第２上層接合部材より、前記焼結体を構成する粒子の間の空隙が小さくされており、
    前記第１、第２下層接合部材は、前記第１支持部材と接合され、
    前記第２支持部材における前記第１支持部材側の一面（４０ａ）は、コバルトタングステンを主成分とし、前記第１、第２上層接合部材と接合されるメッキ膜（４２）で構成されており、
    前記第１支持部材の一面（１０ａ）は、前記第２支持部材のメッキ膜より酸化し難い材料で構成され、前記第１、第２下層接合部材と接合されるメッキ膜（１２）で構成されている半導体装置。
  2. 前記第１支持部材に形成されたメッキ膜は、ニッケル金を主成分とするメッキ膜である請求項１に記載の半導体装置。
  3. 対向する第１支持部材（１０）と第２支持部材（４０）との間に第１半導体チップ（２１）および第２半導体チップ（２２）が配置された半導体装置の製造方法であって、
    一面（１０ａ）を有する前記第１支持部材を用意することと、
    前記第１支持部材の一面に、第１下層銀焼結材料（１０１ａ）および第２下層銀焼結材料（１０１ｂ）を配置することと、
    前記第１支持部材の一面側に、前記第１下層銀焼結材料を介して前記第１半導体チップを配置すると共に、前記第２下層銀焼結材料を介して前記第２半導体チップを配置することと、
    加熱しつつ加圧することにより、前記第１下層銀焼結材料から前記第１支持部材と接合される第１下層接合部材（１０１）を構成すると共に、前記第２下層銀焼結材料から前記第１支持部材と接合される第２下層接合部材（１０２）を構成する下層接合部材を構成することと、
    前記第１半導体チップ上に第１上層銀焼結材料（１２１ａ）を配置すると共に、前記第２半導体チップ上に第２上層銀焼結材料（１２２ａ）を配置することと、
    一面（４０ａ）を有する前記第２支持部材を用意することと、
    前記第１上層銀焼結材料および前記第２上層銀焼結材料と前記第２支持部材の前記一面が接触するように前記第２支持部材を配置することと、
    前記第１上層銀焼結材料から前記第２支持部材と接合される第１上層接合部材（１２１）を構成すると共に、前記第２上層銀焼結材料から前記第２支持部材と接合される第２上層接合部材（１２２）を構成する上層接合部材を構成することと、を行い、
    前記第２支持部材を用意することでは、前記一面がコバルトタングステンを主成分とするメッキ膜（４２）で構成されている前記第２支持部材を用意し、
    前記上層接合部材を構成することでは、加熱しつつ、前記下層接合部材を構成することよりも小さい加圧力を印加して、前記第１上層接合部材および前記第２上層接合部材を構成し、
    前記第１支持部材を用意することでは、前記一面が前記メッキ膜よりも酸化し難い材料で形成されたメッキ膜（１２）で構成される前記第１支持部材を用意する半導体装置の製造方法。
  4. 前記第１支持部材を用意することでは、前記一面がニッケル金を主成分とするメッキ膜で構成される前記第１支持部材を用意する請求項３に記載の半導体装置の製造方法。
  5. 前記上層接合部材を構成することでは、２８０℃未満の温度に加熱する請求項３または４に記載の半導体装置の製造方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US11908767B2 (en) * 2021-01-13 2024-02-20 Mediatek Inc. Semiconductor package structure

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014127535A (ja) 2012-12-26 2014-07-07 Hitachi Power Semiconductor Device Ltd 半導体モジュール、及び半導体モジュールの製造方法
JP2018026417A (ja) 2016-08-09 2018-02-15 三菱電機株式会社 電力用半導体装置
JP2018046276A (ja) 2016-09-12 2018-03-22 株式会社デンソー 半導体装置
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Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4302607B2 (ja) * 2004-01-30 2009-07-29 株式会社デンソー 半導体装置
JP4407489B2 (ja) * 2004-11-19 2010-02-03 株式会社デンソー 半導体装置の製造方法ならびに半導体装置の製造装置
JP5165214B2 (ja) * 2006-06-26 2013-03-21 オンセミコンダクター・トレーディング・リミテッド 半導体装置
JP6112077B2 (ja) * 2014-07-03 2017-04-12 トヨタ自動車株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2014127535A (ja) 2012-12-26 2014-07-07 Hitachi Power Semiconductor Device Ltd 半導体モジュール、及び半導体モジュールの製造方法
JP2018026417A (ja) 2016-08-09 2018-02-15 三菱電機株式会社 電力用半導体装置
JP2018046276A (ja) 2016-09-12 2018-03-22 株式会社デンソー 半導体装置
JP2018152176A (ja) 2017-03-10 2018-09-27 日立化成株式会社 接合用銅ペースト及び半導体装置

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